JP4915701B2 - 被測定物の電気的パラメーターを測定する方法 - Google Patents

被測定物の電気的パラメーターを測定する方法 Download PDF

Info

Publication number
JP4915701B2
JP4915701B2 JP2008138071A JP2008138071A JP4915701B2 JP 4915701 B2 JP4915701 B2 JP 4915701B2 JP 2008138071 A JP2008138071 A JP 2008138071A JP 2008138071 A JP2008138071 A JP 2008138071A JP 4915701 B2 JP4915701 B2 JP 4915701B2
Authority
JP
Japan
Prior art keywords
voltage
dut
terminals
terminal
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008138071A
Other languages
English (en)
Other versions
JP2008304458A (ja
Inventor
シー ゲーケ ウエイン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Keithley Instruments LLC
Original Assignee
Keithley Instruments LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Keithley Instruments LLC filed Critical Keithley Instruments LLC
Publication of JP2008304458A publication Critical patent/JP2008304458A/ja
Application granted granted Critical
Publication of JP4915701B2 publication Critical patent/JP4915701B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26Testing of individual semiconductor devices
    • G01R31/27Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements
    • G01R31/275Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements for testing individual semiconductor components within integrated circuits
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/0023Measuring currents or voltages from sources with high internal resistance by means of measuring circuits with high input impedance, e.g. OP-amplifiers
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26Testing of individual semiconductor devices
    • G01R31/2607Circuits therefor
    • G01R31/2621Circuits therefor for testing field effect transistors, i.e. FET's

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Measurement Of Resistance Or Impedance (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Description

本発明は、精密交流測定に関し、特に、インピーダンス測定に関するものである。
被測定物(DUT)上のIV及びCV(あるいはLCR)の両方を測定することがしばしば望まれている。典型的には、少なくとも3つの端子を有するDUT(例えば、MOSFET又はBJT)上でのIV測定とCV測定との間の切り替えは、ケーブルの接続代え(リケーブル)をするか、DUT近くにスイッチング回路類を配置することを必要としている。その理由は、高周波反射を回避するために、2つ以上の端子が、DUT又はその付近で、短絡されるが、IV測定では、端子は、典型的には短絡されることがない。
図1を参照すると、DUT12(4-端子のMOSFET)用のCV測定のための典型的な先行技術の構成が示されている。コンデンサー14、16、18、20は、接地された漏れキャパシタンスである。電圧22は、DUT12の一側に印加される。DUT12の短絡点24は、オートバランスブリッジ(ABB)26に接続されている。ABB26は、短絡点24を強制的に仮想接地し、そのようにするのに必要な電流28を測定する。短絡点24は、仮想接地されているので、コンデンサー16、18、20に電位がなく、従って漏れ電流もない。電圧22及び電流28は、漏れキャパシタンスと無関係に、DUT12を横切ってインピーダンス(オームの法則)を定めるのに用いられる。電圧と電流の二重性によって、電圧及び電流は、それぞれ相互に交換することができ、それでもなお、同じ結果を生ずる。
本発明の課題は、DUT上のIVとCVとの測定間の切り替えに際して、ケーブルの接続変えをしたりDUT又はその付近にスイッチング回路類を設けたりする問題を回避しつつ、DUTの電気的パラメーターを測定することができる方法を提供することにある。
本発明は、少なくとも3つの端子を有するDUTの電気的パラメーターを測定する方法である。かかる方法は、先ず、DUTの第1の端子に第1の交流電圧を印加する。次に、DUTの第2及び第3の端子の電圧が仮想の第2の電圧になるのに必要な電流をこれら第2及び第3の端子にそれぞれ流して、これら第2及び第3の端子を仮想の第2の電圧にする。第1の交流電圧とそれぞれ仮想の第2の圧にある第2及び第3の端子に流す電流とに基づいてDUTの電気的パラメーターを測定することを含んでいる。
DUT上のIV測定とCV測定との間の切り替えに際して、ケーブルの接続変えをしたりDUT又はその付近にスイッチング回路類を設けたりする問題を回避しつつ、DUTの電気的パラメーターを測定することができる
図2を参照すると、端子を短絡することなく、CV測定を行なうための構成は、DUT110の1つの端子(例えば、MOSFETのゲート)用の電圧源102と、DUT110の他の3つの端子(例えば、MOSFETのソース、バルク、ドレイン)用のABB104、106、108を含んでいる。
ABB104、106、108は、それぞれの端子を仮想接地するように駆動する。これは、実際上短絡接続することなく、図1に示すのと同じCV測定が行われるようにソースとバルクとドレインとを一体に短絡している。IMeasure = ISource + IBulk + IDrain が成り立つ。これは、ケーブルの接続変えをしたり、DUT110又はその付近にスイッチング回路類を設けたりする問題を回避する。更に、ゲート端子に関する各端子の個々のインピーダンスは、ゲート電圧やそれぞれの端子電流を用いることにより得ることができる。
一般に、DUTが少なくとも3つの端子を有する場合、第1の交流電圧第1の端子に印加され、第2、第3の端子(又はそれ以上の端子)の電圧が仮想の第2の電圧になるのに必要な電流をこれら第2、第3の端子にそれぞれ流して、これら第2、第3の端子を仮想の第2の電圧にする。DUTの電気的パラメーターは、第1の交流電圧とそれぞれ仮想の第2の圧である第2、第3の端子に流す電流とに基づいて測定される。
図3を参照して説明すると、同様の構成が基本的には電圧と電流とを相互に変えている。第1の端子(例えば、MOSFETゲート)上のABB102’は、ゲート漏れキャパシタンスを排除してそのようにするのに必要な電流を測定する仮想接地を形成している。交流源104’、106’、108’は、それぞれ、ソース、バルク、ドレインで同じ大きさと位相を供給するように調節される(0である必要はない)。従って、測定電圧VSource、VBulk及びVDrainは、図2の方法と同様のインピーダンスをすべて決定するために測定ゲート電流と共に用いられることができる。
図4を参照して説明すると、本発明の方法の一層の拡張した態様を採用することができる。例えば、3-端子DUT210は、端子間毎に1つで、合計3つのインピーダンスを含むと考えることができる。それぞれのABB202、204、206は、各端子に接続される。インピーダンスの両端が同じ仮想ポテンシャル(等価的には、0電流)まで駆動されると、それが回路から有効になくなった時に、インピーダンスが保護されると言うことができる。従って、例えば、インピーダンスZ1を測定するために、ABB204及び206は、それぞれ仮想接地に駆動される。これは、インピーダンスZ2及びZ3を保護する(Z2、Z3を経てABB206へ電流が流れないので)。従って、ABB202からの電圧とABB206からの電流がZ1の値を決定する。
一般に、仮想電圧とそれぞれの電流とは、第1、第2及び第3の端子(又はそれ以上の端子)の少なくとも1対のインピーダンスを、他の対のインピーダンスを保護することにより、測定するのに用いられる。電圧は0以外の他の値を基準としてもよい。
典型的には合成値である交流値(例えば、大きさと位相)の他に、ABBは、バイアスの如き直流値を適用するのに用いることができる。
この開示は、例示的なものであり、この開示に含まれる教示の公平な範囲から逸脱することなく、細部を付加したり、修正したり、削除したりすることにより種々の変更を行なうことができることは明白である。従って、本発明は、請求項が必要的に限定している範囲を除いて、この開示の特定の細部に限定されるものではない。
先行技術による自動バランス・ブリッジ測定システムの回路図である。 本発明の一面を使用する測定システムの一例の回路図である。 本発明の他の面を使用する測定システムの他の例の回路図である。 本発明の付加的な面を使用する測定システムの付加的な例の回路図である。
符号の説明
102、102’、210 端子
104、106、108、104’、106’、108’、 202、204、206 ABB
110、210 DUT

Claims (2)

  1. 少なくとも3つ端子を有するDUTの電気的パラメーターを測定する方法であって、
    前記DUTの第1の端子に第1の交流電圧を印加する工程と;
    前記DUTの第2及び第3の端子の電圧が仮想の第2の電圧になるのに必要な電流を前記第2及び第3の端子にそれぞれ流して、前記第2及び第3の端子を前記仮想の第2の電圧にする程と;
    前記第1の交流電圧とそれぞれ前記仮想の第2の圧にある前記第2及び第3の端子に流す前記電流とに基づいて前記DUTの電気的パラメーターを測定する工程
    とから成電気的パラメーター測定方法。
  2. 少なくとも3つの端子を有するDUTの電気的パラメーターを測定する方法であって、
    前記DUTの第1の端子の電圧が仮想の第1の電圧になるのに必要な電流を前記第1の端子に流して、前記第1の端子を前記仮想の第1の電圧にする程と;
    前記DUTの第2及び第3の端子が第2の交流電圧になるのに必要な駆動電圧を印加して前記第2及び第3の端子を前記第2の交流電圧にする工程と;
    前記第1の端子に流す前記電流と、前記第2及び第3の端子の前記第2の交流電圧とに基づいて前記DUTの電気的パラメーターを測定する工程
    とから成電気的パラメーター測定方法。
JP2008138071A 2007-06-06 2008-05-27 被測定物の電気的パラメーターを測定する方法 Expired - Fee Related JP4915701B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/758,940 US7586314B2 (en) 2007-06-06 2007-06-06 Multi-pin CV measurement
US11/758,940 2007-06-06

Publications (2)

Publication Number Publication Date
JP2008304458A JP2008304458A (ja) 2008-12-18
JP4915701B2 true JP4915701B2 (ja) 2012-04-11

Family

ID=40095284

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008138071A Expired - Fee Related JP4915701B2 (ja) 2007-06-06 2008-05-27 被測定物の電気的パラメーターを測定する方法

Country Status (2)

Country Link
US (1) US7586314B2 (ja)
JP (1) JP4915701B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8547120B1 (en) * 2009-05-13 2013-10-01 Keithley Instruments, Inc. High speed AC current source
US8577316B2 (en) * 2009-09-30 2013-11-05 Silicon Laboratories Inc. Mechanically tuned radio utilizing ratiometric time measurements and related methods
US10060968B2 (en) * 2016-08-26 2018-08-28 Teradyne, Inc. Combining current sourced by channels of automatic test equipment
CN110596559B (zh) * 2019-10-12 2021-08-03 积成电子股份有限公司 一种基于分时接地多平衡桥的直流母线和馈线监测方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63246681A (ja) * 1987-04-01 1988-10-13 Manabu Koda 多数の電子部品のインピ−ダンスを同時に測定する装置
JP3269459B2 (ja) * 1998-07-28 2002-03-25 日本電気株式会社 Misfetのオーバラップ長の測定方法、測定装置、抽出プログラムを記録した記録媒体
US6906548B1 (en) * 2000-11-02 2005-06-14 Tokyo Electron Limited Capacitance measurement method of micro structures of integrated circuits
US6717415B2 (en) * 2002-02-05 2004-04-06 Logicvision, Inc. Circuit and method for determining the location of defect in a circuit
US6646462B1 (en) * 2002-06-24 2003-11-11 Advanced Micro Devices, Inc. Extraction of drain junction overlap with the gate and the channel length for ultra-small CMOS devices with ultra-thin gate oxides
US6812730B2 (en) * 2003-03-13 2004-11-02 Advanced Micro Devices, Inc. Method for independent measurement of mosfet source and drain resistances
US6885214B1 (en) * 2003-10-20 2005-04-26 Taiwan Semiconductor Manufacturing Company Method for measuring capacitance-voltage curves for transistors
TW200641373A (en) * 2005-04-28 2006-12-01 Agilent Technologies Inc System for measuring FET characteristics
KR100671742B1 (ko) * 2006-01-12 2007-01-19 삼성전자주식회사 전계 효과 트랜지스터의 유효 채널 길이 및 오버랩 길이추출 방법.
JP4800892B2 (ja) * 2006-09-28 2011-10-26 アジレント・テクノロジーズ・インク 補正係数取得方法およびインピーダンス測定装置
US7528645B2 (en) * 2007-09-13 2009-05-05 Infineon Technologies Ag Temperature dependent clamping of a transistor

Also Published As

Publication number Publication date
US7586314B2 (en) 2009-09-08
US20080303535A1 (en) 2008-12-11
JP2008304458A (ja) 2008-12-18

Similar Documents

Publication Publication Date Title
JP4915701B2 (ja) 被測定物の電気的パラメーターを測定する方法
WO2013063856A1 (zh) 高压漏电流对高压三相电流互感器误差影响量的测试方法
KR20130090776A (ko) 절연기의 소산 계수를 측정하기 위한 장치 및 방법
CN110402396A (zh) 检测漏电电流的漏电电流检测装置、方法及程序
US10197618B2 (en) Inter-terminal capacitance measurement method for three-terminal device and apparatus for the same
JP2007071774A (ja) 絶縁測定方法及び装置
JP4652236B2 (ja) 接地抵抗測定装置
JP2015210120A5 (ja)
EP3206041A1 (en) A system and a method for monitoring transformer bushings
JP6128921B2 (ja) 非停電絶縁診断装置及び非停電絶縁診断方法
CN107015133B (zh) Mos管导通电阻的测试结构及方法
US8604815B2 (en) Pin electronics circuit
RU2305293C1 (ru) СПОСОБ ОПРЕДЕЛЕНИЯ МЕСТА ПОВРЕЖДЕНИЯ ЭЛЕКТРИЧЕСКОЙ СЕТИ НАПРЯЖЕНИЯ 6( 10 ) - 35 кВ С ИЗОЛИРОВАННОЙ ИЛИ КОМПЕНСИРОВАННОЙ НЕЙТРАЛЬЮ
CN102662098A (zh) 用比率叠加方式测量高电压、高电阻的方法
JP5411396B2 (ja) 分路による計量計測用の計測回路
KR102622919B1 (ko) 선로 정수 측정 장치
JP4866998B2 (ja) 電子装置の測定装置
JP2021099226A (ja) 絶縁監視装置及びそれを有する電源装置
JP5664580B2 (ja) 3相コイル抵抗測定装置及び3相コイル抵抗測定方法
CN106970267B (zh) 导体对地绝缘电阻的测量方法、控制器及控制系统
KR20130090777A (ko) 절연기의 소산 계수를 측정하기 위한 장치 및 방법
JP4415857B2 (ja) 絶縁抵抗測定装置及び方法
JP5151392B2 (ja) 過電圧保護素子の検査方法
KR102014511B1 (ko) 커패시터의 손실 계수 측정 장치 및 방법
Balla et al. Extended wing technique approach for the detection of winding interturn faults in three-phase transformers

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110531

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110829

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110901

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110927

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110930

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111024

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20111024

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111227

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120116

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150203

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees