JP4913923B2 - Electronic device and method for manufacturing electronic device - Google Patents
Electronic device and method for manufacturing electronic device Download PDFInfo
- Publication number
- JP4913923B2 JP4913923B2 JP2011242471A JP2011242471A JP4913923B2 JP 4913923 B2 JP4913923 B2 JP 4913923B2 JP 2011242471 A JP2011242471 A JP 2011242471A JP 2011242471 A JP2011242471 A JP 2011242471A JP 4913923 B2 JP4913923 B2 JP 4913923B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- bonding
- hole
- electronic device
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000000034 method Methods 0.000 title description 9
- 239000000758 substrate Substances 0.000 claims description 150
- 239000004065 semiconductor Substances 0.000 claims description 77
- 238000007789 sealing Methods 0.000 claims description 46
- 239000000463 material Substances 0.000 claims description 19
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 238000003466 welding Methods 0.000 claims description 4
- 238000003825 pressing Methods 0.000 claims 1
- 239000006023 eutectic alloy Substances 0.000 description 25
- 229910052732 germanium Inorganic materials 0.000 description 17
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 17
- 229910052782 aluminium Inorganic materials 0.000 description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 16
- 238000005304 joining Methods 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 230000005496 eutectics Effects 0.000 description 8
- 239000010408 film Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 229910017401 Au—Ge Inorganic materials 0.000 description 2
- 229910015363 Au—Sn Inorganic materials 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 2
- -1 aluminum-germanium Chemical compound 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007373 indentation Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
本発明は、同電位となるように導通配線された2枚合わせの半導体基板を有する電子デバイスおよび電子デバイスの製造方法に関する。 The present invention relates to an electronic device having a two-layered semiconductor substrate that is conductively wired to have the same potential, and a method for manufacturing the electronic device.
この種の電子デバイスとして、MEMS構造体が形成されたMEMS素子(半導体基板)と集積回路が形成された半導体素子(半導体基板)とが、絶縁状態で接合され、半導体素子からMEMS素子に渡されたボンディングワイヤにより2の素子を電気的に接続したものが知られている(特許文献1参照)。
この電子デバイスは、MEMS素子よりも小径に作られた半導体素子の裏面からMEMS素子の表面に露出した電極にかけて複数のボンディングワイヤが接続されており、MEMS素子、半導体素子およびボンディングワイヤをモールド樹脂等により封止してパッケージ化されている。
As an electronic device of this type, a MEMS element (semiconductor substrate) on which a MEMS structure is formed and a semiconductor element (semiconductor substrate) on which an integrated circuit is formed are joined in an insulated state, and passed from the semiconductor element to the MEMS element. A device in which two elements are electrically connected by a bonding wire is known (see Patent Document 1).
In this electronic device, a plurality of bonding wires are connected from the back surface of a semiconductor element having a smaller diameter than the MEMS element to the electrode exposed on the surface of the MEMS element. The MEMS element, the semiconductor element, and the bonding wire are molded resin, etc. It is sealed and packaged.
しかし、上記のような電子デバイスは、半導体素子の裏面から渡されたボンディングワイヤにより、パッケージ化されたデバイスに占めるボンディングスペースが大きくなるため、デバイス全体が厚みをもって大型化する。また、ボンディングワイヤを接続するために、半導体素子の裏面に電極パッドを成膜しなければならず、製造工程の工程数が多くなるという問題もあった。 However, in the electronic device as described above, since the bonding space occupied in the packaged device is increased by the bonding wire passed from the back surface of the semiconductor element, the entire device is increased in size with thickness. In addition, in order to connect the bonding wires, an electrode pad must be formed on the back surface of the semiconductor element, which increases the number of manufacturing steps.
本願発明は、上記の点に鑑み、薄型化を実現すると共に、接合された2つの半導体基板の導通配線を簡単に行うことができる電子デバイスおよび電子デバイスの製造方法を提供することを課題とする。 This invention makes it a subject to provide the manufacturing method of an electronic device which can implement | achieve thinning, and can perform the conduction | electrical_connection of two semiconductor substrates joined easily in view of said point. .
本発明の電子デバイスは、絶縁膜を介して、接合突部が突設された第1半導体基板と、導電性接合材料を介して、第1半導体基板の接合突部に溶着接合された第2半導体基板と、接合方向において、接合突部を貫通する主ホール、および絶縁膜を貫通し主ホールに対し断面積が大きく形成された副ホールで構成されたスルーホールと、溶着接合に伴ってスルーホールに充填された導電性接合材料により構成され、第1半導体基板と第2半導体基板とを導通させる導通配線部と、を備えたことを特徴とする。 The electronic device according to the present invention includes a first semiconductor substrate having a bonding projection protruding through an insulating film, and a second semiconductor substrate bonded by welding to the bonding projection of the first semiconductor substrate through a conductive bonding material. A through-hole composed of a semiconductor substrate, a main hole that penetrates the joint protrusion in the joining direction, and a sub-hole that penetrates the insulating film and has a large cross-sectional area with respect to the main hole, and a through-hole that accompanies welding joining The conductive wiring material is composed of a conductive bonding material filled in the holes, and includes a conductive wiring portion that conducts the first semiconductor substrate and the second semiconductor substrate.
この構成によれば、接合突部のスルーホールに充填された導電性接合材料により、第1半導体基板および第2半導体基板を電気的に接続させるため、半導体基板の裏面からボンディングワイヤを接続する必要がなく、パッケージ段階において、ボンディングワイヤの配線スペースを削減することができる。すなわち、第1半導体基板および第2半導体基板に挟まれた空間内に導通配線部を有しているため、接合された2の半導体基板の外側にボンディングワイヤを配設する必要がなく、薄型化することができる。また、導電性接合材料により、物理的な半導体同士の接合と、電気的な半導体同士の接続を行っているため、製造工程の工程数を削減することができ、容易に製造することができる。もちろん、半導体基板の裏側にボンディングワイヤ接続のための電極パッドを成膜する必要もない。
なお、半導体基板は、シリコン基板または化合物半導体基板で構成されていることが好ましい。
また、この構成によれば、副ホールに充填した導電性接合材料が、電極パッドとして機能するため、確実に第1半導体基板および第2半導体基板を接続させることができる。なお、副ホールは絶縁膜のエッチングにより大きさを制御可能である。
According to this configuration, it is necessary to connect the bonding wire from the back surface of the semiconductor substrate in order to electrically connect the first semiconductor substrate and the second semiconductor substrate by the conductive bonding material filled in the through hole of the bonding protrusion. Therefore, the wiring space of the bonding wire can be reduced in the package stage. That is, since the conductive wiring portion is provided in the space between the first semiconductor substrate and the second semiconductor substrate, there is no need to dispose a bonding wire outside the bonded two semiconductor substrates, and the thickness is reduced. can do. Further, since the physical bonding between the semiconductors and the connection between the electrical semiconductors are performed by the conductive bonding material, the number of manufacturing steps can be reduced and the manufacturing can be easily performed. Of course, it is not necessary to form an electrode pad for bonding wire connection on the back side of the semiconductor substrate.
The semiconductor substrate is preferably composed of a silicon substrate or a compound semiconductor substrate.
Further, according to this configuration, the conductive bonding material filled in the subhole functions as an electrode pad, so that the first semiconductor substrate and the second semiconductor substrate can be reliably connected. Note that the size of the subhole can be controlled by etching the insulating film.
この場合、接合突部は、第1半導体基板の周縁部に四周枠状に突設され、第1半導体基板と第2半導体基板との間の空間を封止する封止部を有していることが好ましい。 In this case, the bonding protrusion has a sealing portion that protrudes in a quadrilateral frame shape at the peripheral edge of the first semiconductor substrate and seals the space between the first semiconductor substrate and the second semiconductor substrate. It is preferable.
この構成によれば、第1半導体基板および第2半導体基板の封止接合と同時に電気的接続(導通)を行うことができるため、電子デバイスの製造工程の工程数を削減することができる。特に、一方の半導体基板がMEMSセンサ等の可動部を有している場合、第1半導体基板および第2半導体基板の間に空間を存して封止するのと同時に、第1半導体基板と第2半導体基板とを導通させることができる。 According to this configuration, since the electrical connection (conduction) can be performed simultaneously with the sealing and joining of the first semiconductor substrate and the second semiconductor substrate, the number of steps of the electronic device manufacturing process can be reduced. In particular, when one of the semiconductor substrates has a movable part such as a MEMS sensor, the first semiconductor substrate and the second semiconductor substrate are sealed simultaneously with the space between the first semiconductor substrate and the second semiconductor substrate. 2 Conduction with the semiconductor substrate can be established.
また、この場合、接合突部は、第1半導体基板の周縁部に四周枠状に突設され、第1半導体基板と第2半導体基板との間の素子空間を封止する封止部を有し、スルーホールは、封止部の少なくとも1のコーナー部に配設されていることが好ましい。 Further, in this case, the joining protrusion has a sealing portion that is provided in a quadrilateral frame shape on the peripheral edge of the first semiconductor substrate and seals the element space between the first semiconductor substrate and the second semiconductor substrate. And it is preferable that the through-hole is arrange | positioned in the at least 1 corner part of the sealing part.
この構成によれば、第1半導体基板および第2半導体基板の間の構造を避けて導通配線部を配設することができる。また、コーナー部に接合方向の導電性接合材料が配設されるため、第1半導体基板および第2半導体基板の接合強度を上げることができる。さらに、溶着接合時の加熱および加圧により溶融された導電性接合材料が、コーナー部において接合面外にはみ出すのを防ぐことができる。すなわち、スルーホールをコーナー部に形成することにより、導電性接合材料がスルーホールに充填しやすく、且つ、余分な導電性接合材料が封止部の外にはみ出すのを防ぐことができる。 According to this configuration, the conductive wiring portion can be disposed avoiding the structure between the first semiconductor substrate and the second semiconductor substrate. In addition, since the conductive bonding material in the bonding direction is disposed at the corner portion, the bonding strength between the first semiconductor substrate and the second semiconductor substrate can be increased. Furthermore, it is possible to prevent the conductive bonding material melted by heating and pressurization during welding bonding from protruding from the bonding surface at the corner portion. That is, by forming the through hole in the corner portion, the conductive bonding material can be easily filled in the through hole, and excess conductive bonding material can be prevented from protruding outside the sealing portion.
また、この場合、接合突部は、第1半導体基板の周縁部に四周枠状に突設され、第1半導体基板と第2半導体基板との間の素子空間を封止する封止部と、封止部の少なくとも1の隅部に配置した隅部封止部と、を有し、スルーホールは、隅部封止部に配設されていることが好ましい。 Further, in this case, the joining protrusion is provided in a quadrilateral frame shape on the peripheral edge of the first semiconductor substrate, and a sealing portion that seals the element space between the first semiconductor substrate and the second semiconductor substrate; It is preferable that the through hole is disposed in the corner sealing portion. The corner sealing portion is disposed in at least one corner of the sealing portion.
この構成によれば、隅部封止部により、隅部の接合面積が大きくなるため、2の半導体基板の接合強度をより上げることができる。また、封止部空間のデットスペースとなる隅部を有効に利用することができる。 According to this configuration, since the corner sealing area is increased by the corner sealing portion, the bonding strength of the two semiconductor substrates can be further increased. Moreover, the corner | angular part used as the dead space of sealing part space can be utilized effectively.
また、この場合、第1半導体基板は、接合面側に形成したMEMS構造体を有し、第2半導体基板は、接合面側に形成され、MEMS構造体を制御する集積回路を有していることが好ましい。 In this case, the first semiconductor substrate has a MEMS structure formed on the bonding surface side, and the second semiconductor substrate has an integrated circuit formed on the bonding surface side and controlling the MEMS structure. It is preferable.
この構成によれば、MEMS構造体と集積回路とからなる、いわゆる集積化MEMSを簡単に製造することができると共に、その薄型化を達成することができる。 According to this configuration, it is possible to easily manufacture a so-called integrated MEMS composed of a MEMS structure and an integrated circuit, and to achieve a reduction in thickness thereof.
本発明の電子デバイスの製造方法は、上記の電子デバイスを製造する電子デバイスの製造方法であって、第1半導体基板の接合突部と第2半導体基板とを溶着接合するときに、加圧による押し込みまたは毛細管現象を利用して、溶融した導電性接合材料をスルーホールに充填することを特徴とする。 An electronic device manufacturing method according to the present invention is an electronic device manufacturing method for manufacturing the above-described electronic device. When the bonding projection of the first semiconductor substrate and the second semiconductor substrate are welded and bonded, pressurization is performed. A feature is that the through hole is filled with a molten conductive bonding material by using indentation or capillary action.
この構成によれば、物理的接合のための加圧および加熱の工程により、半導体基板同士を電気的に接続(導通)することができる。すなわち、電子デバイスの薄型化を実現すると共に、電子デバイスの製造工程の工程数の削減を実現することができる。 According to this configuration, the semiconductor substrates can be electrically connected (conducted) by the pressurizing and heating steps for physical bonding. That is, the electronic device can be made thinner and the number of steps of the electronic device manufacturing process can be reduced.
以下、添付の図面を参照し、本発明の一実施形態に係る電子デバイスおよび電子デバイスの製造方法を適用したMEMS(Micro Electro Mechanical System)デバイスについて説明する。図1に示すように、MEMSデバイス1は、MEMS構造体を有するMEMS基板2と、MEMS構造体を制御する集積回路を有したCMOS基板3と、MEMS基板2およびCMOS基板3を接合封止する接合部4と、を有し、2つの基板が接合されてパッケージ化されている。
なお、MEMS基板2に接合する基板として、CMOS基板3ではなく、バイポーラトランジスタ、または、バイポーラトランジスタとCMOSの両方を使って回路が形成されたBi−CMOS基板を用いてもよい。
Hereinafter, a micro electro mechanical system (MEMS) device to which an electronic device and a method for manufacturing an electronic device according to an embodiment of the present invention are applied will be described with reference to the accompanying drawings. As shown in FIG. 1, a MEMS device 1 includes a
In addition, as a substrate bonded to the
MEMS基板2は、シリコン(Si)から成るシリコン基板であり、接合部4(接合突部42)に囲繞された部分にセンシング部21を有している(図3(b)参照)。センシング部21には、微細加工技術によりリリース形成された多数の可動構造を有したMEMS構造体(図示省略)が形成されている。CMOS基板3は、同様にシリコン(Si)から成るシリコン基板であり、微細加工技術(半導体製造技術)により形成された集積回路(回路形成部31)を有している。集積回路は、MEMS基板2のMEMS構造体を制御するものであり、外部から入出力の信号線が接続されるようになっている(図示省略)。このように、本発明のMEMSデバイス1は、別々の工程で形成したMEMS構造体と集積回路とを対向させ、接合するようにしている。
The
図2は、図1のA−A線断面図である。接合部4は、加工前のシリコン基板(MEMS基板2)の非エッチング部分であり、絶縁層41を介してシリコン基板に貼り合わされた接合突部42と、接合突部42とCMOS基板3とを溶着接合した溶着部43と、接合突部42に接合方向に貫通した導通配線部44と、を有している。接合突部42は厚みを有し、MEMS基板2およびCMOS基板3は、間に空間10を存して接合されている。この空間10に、MEMS基板2のMEMS構造体がリリース形成されている(センシング部21)。また、導通配線部44により、MEMS基板2およびCMOS基板3は、電気的に接続されている。
2 is a cross-sectional view taken along line AA in FIG. The
図2および図3(b)に示すように、接合突部42は、MEMS基板2の周縁に四周枠状に突設され、センシング部21を囲繞するように平面視方形環状に配設された封止部51と、封止部51の4つの隅部11に配設された隅部封止部52と、を有している。封止部51は、絶縁層41を介してMEMS基板2に突設されており、MEMS基板2およびCMOS基板3を絶縁状態で封止している。4つの隅部封止部52は、枠状の封止部51と一体形成され、隅部11を埋めるように多角扇形状を有している。封止部51と隅部封止部52とは同様の厚みを有し、封止部51の枠状接合面53aと隅部封止部52の隅部接合面53bとが一面の接合面53を構成している。そして、各隅部封止部52は、隅部11内側に接合方向に貫通形成されたスルーホール54を有している。
As shown in FIG. 2 and FIG. 3B, the
図2および図4に示すように、スルーホール54は、隅部封止部52を貫通した主ホール54aと、隅部封止部52とMEMS基板2との間に介在した絶縁層41を貫通した副ホール54bと、を有している。主ホール54aおよび副ホール54bは、同心上に形成され、副ホール54bの径が主ホール54aの径よりも大きく形成されている。主ホール54aは、隅部封止部52をエッチング(異方性エッチング)して形成される。副ホール54bは、主ホール54aが形成されて露出した絶縁層41をエッチング(等方性エッチング)して形成される。なお、副ホール54bの径は、等方性エッチングのエッチング制御によって調整することができる。
As shown in FIGS. 2 and 4, the through
図2に示すように、溶着部43は、アルミニウとゲルマニウムとを共晶させたアルミニウム−ゲルマニウム合金(以下、共晶合金という)で構成され、接合突部42の接合面53と、この接合面53に対面するCMOS基板3の接合面32(図3(a)参照)と、の間を溶着接合している。この場合、溶着部43は、CMOS基板3の接合面32に含アルミニウム層61およびゲルマニウム層62を成膜し、これに接合突部42の接合面53を突き合わせて加熱・加圧し、共晶反応させて形成されている(後に詳述する)。これにより、MEMSデバイス1の周縁を四周に亘って高い封止性を得ることができる。
As shown in FIG. 2, the welded
導通配線部44は、導電性の共晶合金(導電性接合材料)で構成され、共晶合金が隅部封止部52を貫通した主ホール54aに充填されて形成された配線部本体44aと、共晶合金が絶縁層41を貫通した副ホール54bに充填されて形成された電極部44bと、を有している。配線部本体44aは柱状に、電極部44bは配線部本体44aよりも断面積の大きい平板状に形成されるため、配線部本体44aはいわゆる電気配線として、電極部44bはいわゆる電極パットとして機能する。このように、導通配線部44は、絶縁状態で接合されたMEMS基板2およびCMOS基板3を同電位となるように導通させる。なお、導通配線部44は、溶着部43と同様の共晶合金で構成され、溶着部43形成時(接合時)の加熱・加圧によって、溶融状態の共晶合金が毛細管現象によりスルーホール54に充填されて形成される(後に詳述する)。すなわち、MEMS基板2およびCMOS基板3が絶縁状態で溶着接合されるところ、スルーホール54を形成し、当該スルーホール54に共晶合金が充填されることによって、MEMS基板2およびCMOS基板3が電気的に導通する。
The
このように、2つの基板間に挟まれた接合部4に、導通配線部44を有することで、2つの基板の外側に電気接続するためのボンディングワイヤを配設する必要が無いため、ボンディングスペースを削減し、MEMSデバイス1を大幅に薄型化および小型化することができる。
As described above, since the
続いて、本実施形態に係るMEMSデバイス1の製造方法について説明する。
先ず、CMOS基板3に溶着部43(共晶合金)となる金属層を成膜する。図3(a)に示すように、CMOS基板3は、MEMS基板2に突設された接合突部42の接合面53と平面視略同形の接合面32を有している。この接合面32は、枠状接合面32aと隅部接合面32bとを有している。CMOS基板3の回路形成部31に形成された集積回路は、アルミニウム配線を有しており、このアルミニウム配線形成時に成膜された含アルミニウム層61が、接合面32の表面に予め一様に成膜されている。そして、この含アルミニウム層61上に、例えばスパッタまたは蒸着技術によって、ゲルマニウム層62を成膜する。
Then, the manufacturing method of the MEMS device 1 which concerns on this embodiment is demonstrated.
First, a metal layer to be a welded portion 43 (eutectic alloy) is formed on the
図5は、接合前のCMOS基板3を表裏反転して、隅部接合面32b廻りを拡大したものであり、本実施形態に係る含アルミニウム層61およびゲルマニウム層62の成膜配置を示している。同図に示すように、含アルミニウム層61が接合面32上に一様に成膜され、含アルミニウム層61の上に成膜されたゲルマニウム層62は、複数の筋状層部62aと複数の枝状層部62bとで構成されている。具体的には、ゲルマニウム層62は、相似形を為す同心の3本の筋状層部62aと、中間に位置する筋状層部62aの各部から両側に直角に分岐する複数の枝状層部62bとで構成されている。一方、MEMS基板2側の接合面53(接合突部42の接合面53)には、金属層は一切成膜されていない。
FIG. 5 shows the
このように、ゲルマニウム層62を複数の筋状層部62aおよび枝状層部62bとして成膜することで、ゲルマニウム層62の端部の総面積を増やし、接合面53の面積を増やすことなく強固な接合を可能とする構成としている。また、隅部接合面53bにゲルマニウム層62が集中することにより、スルーホール54に共晶合金が入り込みやすい成膜配置となっている。なお、効率よく共晶反応を起こすため、ゲルマニウム層62は、含アルミニウム層61よりも薄膜に成膜することが好ましい。また、ゲルマニウム層62の成膜配置は上記に限らない。
Thus, by forming the
また、接合の前にMEMS基板2側に金属層を成膜しないことによって、MEMS構造体形成後の成膜工程を簡略化することができ、薄膜であるMEMS構造体の可動構造に変形・付着・破損等の成膜による悪影響を回避することができる。また、含アルミニウム層61は、集積回路のアルミニウム配線を利用しているため、実際の接合に要する金属成膜は、CMOS基板3の接合面53へのゲルマニウム成膜のみであり、接合工程を簡略化することができる。
In addition, since the metal layer is not formed on the
次に、MEMS基板2とCMOS基板3とを突き合せ、加熱・加圧を行う。接合突部42の接合面53と、含アルミニウム層61およびゲルマニウム層62が成膜されたCMOS基板3の接合面32と、を突き合わせ、真空環境下でMEMS基板2側およびCMOS基板3側の両側から加熱し、MEMS基板2側から加圧を行う。これにより、成膜されたゲルマニウム層62が含アルミニウム層61との境界面において共晶反応を起こし、アルミニウム−ゲルマニウム合金(共晶合金)が生成される。
Next, the
加熱によって形成された溶融状態の共晶合金は、枠状接合面53a,32a間において、MEMS基板2側からの加圧によって、接合突部42の枠状接合面53aに押し当てられて溶着する。一方、隅部接合面53b,32b間において、溶融状態の共晶合金は、接合突部42の隅部接合面53bに押し当てられると共に、加圧により真空中において毛細管現象により接合突部42の各スルーホール54に浸入し、行き渡る。図6は、この状態の共晶合金(溶着部43)を示している(CMOS基板3の図示は省略している)。
The molten eutectic alloy formed by heating is pressed against and welded to the frame-shaped
そして、接合突部42の枠状接合面53aおよび隅部接合面53bに押し当てられた共晶合金は、そのまま固着する。一方、各スルーホール54に充填された共晶合金は、主ホール54aを満たした後MEMS基板2に到達し、副ホール54bにおいて主ホール54aの径よりも大きく広がって固着する(図1参照)。このようにして、MEMS基板2とCMOS基板3とが共晶接合されると共に、導通配線部44が形成される。
Then, the eutectic alloy pressed against the frame-shaped
なお、接合時の加熱温度は、本実施形態においてMEMS構造体および集積回路への熱的ダメージを考慮し、450℃程度とすることが好ましい。また、本実施形態では、導電性接合材料としてゲルマニウムとアルミニウムとを共晶させた共晶合金を適用したが、Au−Ge共晶合金やAu−Sn共晶合金等を適用可能である。この場合、接合時の加熱温度は、Au−Ge共晶合金による接合においては400℃程度、Au−Sn共晶合金による接合においては300℃程度、とすることが好ましい。また、接合時の加圧は、CMOS基板3側のから行っても、MEMS基板2側およびCMOS基板3側の両側から行ってもよい。ちなみに、この共晶接合は、ウェハ状態のまま一括して封止した後、各チップに分離するウェハ・レベル・パッケージ技術(WLP技術)を用いている。
The heating temperature at the time of bonding is preferably about 450 ° C. in consideration of thermal damage to the MEMS structure and the integrated circuit in this embodiment. In this embodiment, a eutectic alloy in which germanium and aluminum are eutectic is applied as the conductive bonding material, but an Au—Ge eutectic alloy, an Au—Sn eutectic alloy, or the like can be applied. In this case, it is preferable that the heating temperature at the time of bonding is about 400 ° C. for bonding with an Au—Ge eutectic alloy and about 300 ° C. for bonding with an Au—Sn eutectic alloy. Further, pressurization at the time of bonding may be performed from the
これまで説明したMEMSデバイス1およびMEMSデバイス1の製造方法によれば、共晶接合のための加圧および溶融状態の共晶合金の毛細管現象によって、MEMS基板2とCMOS基板3とを物理的に接合すると同時に、導通配線部44を形成して2つの基板の電気的な接続を行うことができるため、製造工程の工程数を大幅に削減することができる。また、2つの基板間内に導通配線部44を有するため、接合された2の基板の外側にボンディングワイヤ等を配設する必要がなく、MEMSデバイス1を薄型化することができる。
According to the MEMS device 1 and the method for manufacturing the MEMS device 1 described so far, the
また、導通配線部44を隅部11に形成することで、MEMS構造体や集積回路を避けて配線を形成することができる。また同時に、隅部封止部52を形成することで、2つの基板の接合強度を向上することができる。また、導通配線部44形成時において、スルーホール54を隅部11に形成することにより、共晶合金がスルーホール54に充填しやすく、且つ、余分な共晶合金が接合面53,32の外にはみ出して望まない電極への導通を防止することができ、デバイスの生産性(歩留り)を向上させることができる。
Further, by forming the
なお、本実施形態では、導通配線部44を隅部封止部52に形成したが、MEMSデバイス1の構造に応じて、枠状の封止部51に貫通形成してもよい。この場合、枠状の封止部51のコーナー部(隅部11を囲む角部)に形成してもよいし、封止部51の辺上に形成してもよい。また、MEMSデバイス1の構造に応じて、MEMS基板2の周縁に形成した枠状の封止部51の内外に柱状の接合突部42を設け、この接合突部42に導通配線部44を貫通形成してもよい。この場合、柱状の接合突部42は絶縁層41を介してMEMS基板2に突設されていることが好ましい。
In the present embodiment, the
また、本実施形態では、2つの基板を接合封止する接合突部42をMEMS基板2に予め突設させた構成としたが、CMOS基板3に予め突設させてもよい。すなわち、MEMS基板2およびCMOS基板3を上下逆にして接合させてもよい。
In the present embodiment, the
また、本実施形態では、MEMS構造体およびこれを制御する集積回路が形成されたシリコン基板用いたが、シリコン基板に形成される構造体は、これに限らず、どのような回路であっても良い。さらには、シリコンを材料としたシリコン基板でなく、その他の素材を母材とした半導体基板(化合物半導体)を用いてもよい。 In this embodiment, the silicon substrate on which the MEMS structure and the integrated circuit for controlling the MEMS structure are used is used. However, the structure formed on the silicon substrate is not limited to this, and any circuit may be used. good. Furthermore, instead of a silicon substrate using silicon as a material, a semiconductor substrate (compound semiconductor) using another material as a base material may be used.
1:MEMSデバイス 2:MEMS基板 3:CMOS基板 41:絶縁層 42:接合突部 44:導通配線部 44a:配線部本体 44b:電極部 52:隅部封止部 51:封止部 54:スルーホール 54a:主ホール 54b:副ホール 61:含アルミニウム層 62:ゲルマニウム層
1: MEMS device 2: MEMS substrate 3: CMOS substrate 41: Insulating layer 42: Junction protrusion 44:
Claims (6)
導電性接合材料を介して、前記第1半導体基板の前記接合突部に溶着接合された第2半導体基板と、
接合方向において、前記接合突部を貫通する主ホール、および前記絶縁膜を貫通し前記主ホールに対し断面積が大きく形成された副ホールで構成されたスルーホールと、
前記溶着接合に伴って前記スルーホールに充填された前記導電性接合材料により構成され、前記第1半導体基板と前記第2半導体基板とを導通させる導通配線部と、を備えたことを特徴とする電子デバイス。 A first semiconductor substrate having a joint protrusion projecting through an insulating film;
A second semiconductor substrate welded and bonded to the bonding protrusion of the first semiconductor substrate via a conductive bonding material;
In the bonding direction, a through hole composed of a main hole that penetrates the bonding protrusion, and a sub-hole that penetrates the insulating film and has a large cross-sectional area with respect to the main hole;
A conductive wiring portion that is made of the conductive bonding material filled in the through-hole along with the welding bonding and that electrically connects the first semiconductor substrate and the second semiconductor substrate. Electronic devices.
前記スルーホールは、前記封止部の少なくとも1のコーナー部に配設されていることを特徴とする請求項1に記載の電子デバイス。 The bonding protrusion has a sealing portion that protrudes from the periphery of the first semiconductor substrate in a quadrilateral frame shape and seals an element space between the first semiconductor substrate and the second semiconductor substrate. ,
The electronic device according to claim 1, wherein the through hole is disposed in at least one corner portion of the sealing portion.
前記スルーホールは、前記隅部封止部に配設されていることを特徴とする請求項1に記載の電子デバイス。 The bonding protrusion is provided in a quadrilateral frame shape on a peripheral edge of the first semiconductor substrate, and a sealing portion that seals an element space between the first semiconductor substrate and the second semiconductor substrate; A corner sealing portion disposed in at least one corner of the sealing portion, and
The electronic device according to claim 1, wherein the through hole is disposed in the corner sealing portion.
前記第2半導体基板は、接合面側に形成され、前記MEMS構造体を制御する集積回路を有していることを特徴とする請求項1に記載の電子デバイス。 The first semiconductor substrate has a MEMS structure formed on a bonding surface side,
The electronic device according to claim 1, wherein the second semiconductor substrate has an integrated circuit that is formed on a bonding surface side and controls the MEMS structure.
前記第1半導体基板の前記接合突部と前記第2半導体基板とを溶着接合するときに、加圧による押し込みまたは毛細管現象を利用して、溶融した前記導電性接合材料を前記スルーホールに充填することを特徴とする電子デバイスの製造方法。 An electronic device manufacturing method for manufacturing the electronic device according to claim 1,
When the bonding protrusions of the first semiconductor substrate and the second semiconductor substrate are welded and bonded, the through hole is filled with the molten conductive bonding material by using pressing or capillary action. The manufacturing method of the electronic device characterized by the above-mentioned.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011242471A JP4913923B2 (en) | 2011-11-04 | 2011-11-04 | Electronic device and method for manufacturing electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011242471A JP4913923B2 (en) | 2011-11-04 | 2011-11-04 | Electronic device and method for manufacturing electronic device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011546518A Division JP4913928B2 (en) | 2010-06-21 | 2010-06-21 | Electronic device and method for manufacturing electronic device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012060145A JP2012060145A (en) | 2012-03-22 |
JP4913923B2 true JP4913923B2 (en) | 2012-04-11 |
Family
ID=46056786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011242471A Active JP4913923B2 (en) | 2011-11-04 | 2011-11-04 | Electronic device and method for manufacturing electronic device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4913923B2 (en) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07283365A (en) * | 1994-04-05 | 1995-10-27 | Fujitsu Ltd | Semiconductor device and its manufacture as well as pedestal |
JP2005060771A (en) * | 2003-08-12 | 2005-03-10 | Canon Inc | Nanostructure, and method for manufacturing the same |
JP4471730B2 (en) * | 2004-05-10 | 2010-06-02 | Hoya株式会社 | Double-sided wiring board and manufacturing method thereof |
JP4751714B2 (en) * | 2005-12-22 | 2011-08-17 | オリンパス株式会社 | Stacked mounting structure |
JP5011820B2 (en) * | 2006-05-24 | 2012-08-29 | オムロン株式会社 | Multilayer device and manufacturing method thereof |
JP2010028025A (en) * | 2008-07-24 | 2010-02-04 | Toyota Motor Corp | Electronic device |
-
2011
- 2011-11-04 JP JP2011242471A patent/JP4913923B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012060145A (en) | 2012-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5367842B2 (en) | Semiconductor substrate bonding method and MEMS device | |
CA2715344C (en) | Semiconductor element module and method for manufacturing the same | |
JP4588753B2 (en) | Electronic device package manufacturing method and electronic device package | |
JP2009074979A (en) | Semiconductor device | |
US8564969B2 (en) | Component arrangement and method for production thereof | |
JP5367841B2 (en) | Semiconductor substrate bonding method and MEMS device | |
JP2007035918A (en) | Packaging method of semiconductor device | |
JP2010230655A (en) | Sensor device and manufacturing method thereof | |
CN105174195A (en) | WLP (wafer-level packaging) structure and method for cavity MEMS (micro-electromechanical system) device | |
US10872845B2 (en) | Process for manufacturing a flip chip semiconductor package and a corresponding flip chip package | |
JP2008182014A (en) | Packaging board and its manufacturing method | |
JP5021098B2 (en) | Semiconductor substrate bonding method and MEMS device | |
JP4913928B2 (en) | Electronic device and method for manufacturing electronic device | |
JP4913923B2 (en) | Electronic device and method for manufacturing electronic device | |
JP2002368159A (en) | Semiconductor device and manufacturing method therefor | |
JP3092585B2 (en) | Semiconductor chip suction tool and semiconductor device manufacturing method using the tool | |
US9162879B2 (en) | Electronic device | |
JP2021145072A (en) | Package and package manufacturing method | |
JP2014130877A (en) | Semiconductor device and manufacturing method of the same | |
JP2004273980A (en) | Method and structure for joining wiring electrode between substrates | |
TWI290350B (en) | Device and method of bonding an image sensor chip to a glass substrate | |
JP2005353704A (en) | Multilayered semiconductor device and its manufacturing method | |
JP2019029426A (en) | Semiconductor device manufacturing method | |
JP2007013017A (en) | Electronic device and its manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20111221 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111227 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120119 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4913923 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150127 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |