JP4912431B2

JP4912431B2 - Buck power supply

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Publication number: JP4912431B2
Application number: JP2009144236A
Authority: JP
Inventors: 仁山田; 峰男野口
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2009-06-17
Filing date: 2009-06-17
Publication date: 2012-04-11
Anticipated expiration: 2024-07-26
Also published as: JP2009217844A

Description

本発明は、外部から供給される電源電圧を基準電圧に等しい電圧に降圧して負荷に供給する降圧電源装置に関する。 The present invention relates to a step-down power supply apparatus that steps down a power supply voltage supplied from the outside to a voltage equal to a reference voltage and supplies the voltage to a load.

図１３において、４００は外部から供給される電源電圧ＶＣＣを内部電源電圧ＶＤＤに降圧して各周辺回路４０５に供給する降圧電源装置であり、基準電圧と内部電源電圧ＶＤＤとを比較する差動増幅器（コンパレータ）４０１と、ゲートが制御ノードＧ０を介して差動増幅器４０１の出力に接続され、差動増幅器４０１の出力に応じて電流供給能力を調整するドライバとして機能するＰＭＯＳトランジスタ４０２とから構成される。 In FIG. 13, reference numeral 400 denotes a step-down power supply apparatus that steps down a power supply voltage VCC supplied from the outside to an internal power supply voltage VDD and supplies it to each peripheral circuit 405, and compares the reference voltage with the internal power supply voltage VDD. (Comparator) 401 and a PMOS transistor 402 whose gate is connected to the output of the differential amplifier 401 via the control node G0 and functions as a driver for adjusting the current supply capability according to the output of the differential amplifier 401. The

メモリセルからの電圧を増幅するセンスアンプの駆動時等、降圧電源装置の負荷の消費電流が増大すると、降圧電源装置の出力電圧（内部電源電圧ＶＤＤ）が低下するが、差動増幅器はこれを検知し、ドライバの電流供給能力を増加させることにより、低下した出力電圧を正常な値に戻すことができる。しかし、図１４に示すように、負荷の消費電流が急激に増加すると応答遅延により降圧電源装置の出力電圧がある程度低下することは避けられない。この出力電圧の低下の程度は、電流供給能力の大きなドライバを用いれば小さくすることができるが、降圧電源装置を集積回路に形成する場合にはチップ面積の点で不利であり、また、降圧電源装置の消費電流も大きくなる。 When the current consumption of the load of the step-down power supply increases, such as when driving a sense amplifier that amplifies the voltage from the memory cell, the output voltage (internal power supply voltage VDD) of the step-down power supply decreases. By detecting and increasing the current supply capability of the driver, the reduced output voltage can be returned to a normal value. However, as shown in FIG. 14, when the current consumption of the load suddenly increases, it is inevitable that the output voltage of the step-down power supply device decreases to some extent due to a response delay. The degree of decrease in the output voltage can be reduced by using a driver having a large current supply capability, but it is disadvantageous in terms of chip area when the step-down power supply device is formed in an integrated circuit, and the step-down power supply The current consumption of the device also increases.

そのため、図１５に示すように、ＳＡ（センスアンプ）活性化信号が入力されると制御ノードＧ０の電圧を接地電圧ＶＳＳに強制的に降下させるプルダウン回路４０３を設けることが知られている（例えば特許文献１参照）。
図１６に示すように、センスアンプ駆動時に不図示の外部制御回路が発生するＳＡ活性化信号を受けると、プルダウン回路４０３は一定時間「Ｈ」レベルとなるプルダウン信号を生成し、制御ノードＧ０をプルダウン信号が「Ｈ」レベルにある間接地電圧ＶＳＳに接続するのでドライバの電流供給能力が急激に増加し、ＶＤＤの落ち込みを抑制することができる。 Therefore, as shown in FIG. 15, it is known to provide a pull-down circuit 403 that forcibly drops the voltage of the control node G0 to the ground voltage VSS when an SA (sense amplifier) activation signal is input (for example, Patent Document 1).
As shown in FIG. 16, when the SA activation signal generated by an external control circuit (not shown) is driven when the sense amplifier is driven, the pull-down circuit 403 generates a pull-down signal that is at “H” level for a certain period of time, and controls the control node G0. While the pull-down signal is at the “H” level, it is connected to the ground voltage VSS, so that the current supply capability of the driver increases rapidly, and the drop in VDD can be suppressed.

図１７に従来の降圧電源装置の他の構成例を示す。この降圧電源装置１は、外部から供給される、例えば３．３Ｖの電源電圧ＶＣＣを基準電圧Ｖｒｅｆと同じ電圧に降圧し、負荷回路２に内部電源電圧ＶＤＤ（例えば２．５Ｖ）として印加するための装置であり、基準電圧Ｖｒｅｆを出力する基準電圧発生回路１０と、負荷回路２の消費電流の値に応じて「Ｈ」レベルと「Ｌ」レベルとの間で切り換わる降圧制御信号Ｓ３０を出力する制御回路３０と、入力される基準電圧Ｖｒｅｆ及び降圧制御信Ｓ３０の応じた値の内部電源電圧ＶＤＤを出力する降圧電圧出力回路４０とから構成される。 FIG. 17 shows another configuration example of a conventional step-down power supply device. This step-down power supply device 1 steps down a power supply voltage VCC, for example, 3.3 V supplied from the outside to the same voltage as the reference voltage Vref, and applies it to the load circuit 2 as an internal power supply voltage VDD (for example, 2.5 V). A reference voltage generation circuit 10 that outputs a reference voltage Vref, and a step-down control signal S30 that switches between an “H” level and an “L” level according to the current consumption value of the load circuit 2 And a step-down voltage output circuit 40 that outputs an internal power supply voltage VDD having a value corresponding to the input reference voltage Vref and step-down control signal S30.

降圧電圧出力回路４０は、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）４１，４２，４７と、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）４３，４４，４５と、定電流源４６とで構成されている。ＰＭＯＳトランジスタ４１はソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ４２に接続され、ゲートがノードＮ４１に接続されている。ＰＭＯＳトランジスタ４２はソースが電源電圧ＶＣＣに接続され、ドレインとゲートがノードＮ４１に接続されている。ＮＭＯＳトランジスタ４３はソースがノードＮ４３に接続され、ドレインがノードＮ４２に接続され、ゲートがノードＮ４５に接続されている。ＮＭＯＳトランジスタ４４はソースがノードＮ４３に接続され、ドレインがノードＮ４１に接続され、ゲートがノードＮ４４に接続されている。ＮＭＯＳトランジスタ４５はソースが接地電圧ＶＳＳに接続され、ドレインがノードＮ４３に接続され、ゲートがノードＮ４６に接続されている。ＰＭＯＳトランジスタ４７はソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ４４に接続され、ゲートがノードＮ４２に接続されている。定電流源４６はノードＮ４３と接地電圧ＶＳＳとの間に接続されている。ノードＮ４５には基準電圧Ｖｒｅｆが印加され、ノードＮ４６には降圧制御信号Ｓ３０に接続される。ノードＮ４４から内部電源電圧ＶＤＤが出力される。 The step-down voltage output circuit 40 includes P-channel MOS transistors (PMOS transistors) 41, 42, 47, N-channel MOS transistors (NMOS transistors) 43, 44, 45, and a constant current source 46. The PMOS transistor 41 has a source connected to the power supply voltage VCC, a drain connected to the node N42, and a gate connected to the node N41. The PMOS transistor 42 has a source connected to the power supply voltage VCC, and a drain and a gate connected to the node N41. The NMOS transistor 43 has a source connected to the node N43, a drain connected to the node N42, and a gate connected to the node N45. The NMOS transistor 44 has a source connected to the node N43, a drain connected to the node N41, and a gate connected to the node N44. The NMOS transistor 45 has a source connected to the ground voltage VSS, a drain connected to the node N43, and a gate connected to the node N46. The PMOS transistor 47 has a source connected to the power supply voltage VCC, a drain connected to the node N44, and a gate connected to the node N42. The constant current source 46 is connected between the node N43 and the ground voltage VSS. Reference voltage Vref is applied to node N45, and node N46 is connected to step-down control signal S30. Internal power supply voltage VDD is output from node N44.

図１８に上記降圧電圧出力回路４０の各部の電圧波形を示す。ＰＭＯＳトランジスタ４１とＰＭＯＳトランジスタ４２は共にソースが電源電圧ＶＣＣに接続され、ゲートがノードＮ４１に接続され、ソース・ゲート間には常に同じ電圧が印加されているカレントミラーの構造になっているため、ＰＭＯＳトランジスタ４１のソース・ドレイン間（ＶＣＣ・Ｎ４２）電流Ｉ４１とＰＭＯＳトランジスタ４２のソース・ドレイン間（ＶＣＣ・Ｎ４１）電流Ｉ４２は等しい（Ｉ４１＝Ｉ４２）。このときのノードＮ４２の電圧はＶＣＣ−Ｖｔｐｌであり（Ｖｔｐ１はＰＭＯＳトランジスタ４１のソース・ドレイン間電圧）、ＰＭＯＳトランジスタ４７のソース・ドレイン間（ＶＣＣ・Ｎ４４）電流Ｉ４７は負荷回路２の消費電流Ｉと同じ（Ｉ４７＝Ｉ）である。負荷回路２が待機状態にあり、消費電流Ｉが少なく、Ｓ３０＝「Ｌ」の場合には、基準電圧Ｖｒｅｆと降圧電圧（内部電源電圧）ＶＤＤとは同じ電圧（ここではＶ４０とする）であり、ＮＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４はともにソースがノードＮ４３に接続されているため、ゲート・ソース間電圧も等しくＩ４１＝Ｉ４２＝Ｉ４３＝Ｉ４４になっている。 FIG. 18 shows voltage waveforms at various parts of the step-down voltage output circuit 40. Since both the PMOS transistor 41 and the PMOS transistor 42 have a current mirror structure in which the source is connected to the power supply voltage VCC, the gate is connected to the node N41, and the same voltage is always applied between the source and the gate. The source-drain (VCC / N42) current I41 of the PMOS transistor 41 is equal to the source-drain (VCC / N41) current I42 of the PMOS transistor 42 (I41 = I42). At this time, the voltage of the node N42 is VCC−Vtpl (Vtp1 is the voltage between the source and drain of the PMOS transistor 41), and the current I47 between the source and drain of the PMOS transistor 47 (VCC · N44) is the consumption current I of the load circuit 2. (I47 = I). When the load circuit 2 is in a standby state, the current consumption I is small, and S30 = “L”, the reference voltage Vref and the step-down voltage (internal power supply voltage) VDD are the same voltage (here, V40). Since both the NMOS transistor 43 and the NMOS transistor 44 have their sources connected to the node N43, the gate-source voltages are also equal to I41 = I42 = I43 = I44.

ここで基準電圧ＶｒｅｆがＶ４０からＶ４１（＞Ｖ４０）に上昇すると、ＮＭＯＳトランジスタ４３のゲート・ソース（Ｎ４５・Ｎ４３）間電圧がＮＭＯＳトランジスタ４４のゲート・ソース（Ｎ４４・Ｎ４３）間電圧よりも大きくなり、ＮＭＯＳトランジスタ４３のドレイン・ソース（Ｎ４２・Ｎ４３）間電流Ｉ４３はＮＭＯＳトランジスタ４４のドレイン・ソース（Ｎ４１・Ｎ４３）間電流Ｉ４４よりも大きくなる（Ｉ４３＞Ｉ４４）ため、ノードＮ４２の電圧はＶＣＣ−Ｖｔｐｌより低くなる。これにより、ＰＭＯＳトランジスタ４７のソース・ゲート（ＶＣＣ・Ｎ４２）間電圧が上昇するためＰＭＯＳトランジスタ４７のソース・ドレイン（ＶＣＣ・Ｎ４４）間電流Ｉ４７は負荷回路２の消費電流Ｉより大きくなり（Ｉ４７＞Ｉ）、ＶＤＤ（Ｎ４４）が上昇する。ＶＤＤ（Ｎ４４）がＶｒｅｆ（Ｎ４５）と同じ電圧、ここではＶ４１まで上昇すると、ＮＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４のゲート・ソース間電圧が等しくなるためドレイン・ソース間電流もＩ４３＝Ｉ４４と等しくなり、ノードＮ４２の電圧が上昇してＶＣＣ−Ｖｔｐ１に戻り、ＰＭＯＳトランジスタ４７のソース・ゲート（ＶＣＣ・Ｎ４２）間電圧が初めと同じ値になる。その結果、ＰＭＯＳトランジスタ４７のソース・ドレイン（ＶＣＣ・Ｎ４４）間電流Ｉ４７も負荷回路２の消費電流Ｉと同じ（Ｉ４７＝Ｉ）になるのでＶＤＤの上昇はＶ４１で止まる。 When the reference voltage Vref increases from V40 to V41 (> V40), the gate-source (N45 / N43) voltage of the NMOS transistor 43 becomes larger than the gate-source (N44 / N43) voltage of the NMOS transistor 44. Since the drain-source (N42 / N43) current I43 of the NMOS transistor 43 is larger than the drain-source (N41 / N43) current I44 of the NMOS transistor 44 (I43> I44), the voltage at the node N42 is VCC−. It becomes lower than Vtpl. As a result, the voltage between the source and gate (VCC · N42) of the PMOS transistor 47 rises, so that the current I47 between the source and drain (VCC · N44) of the PMOS transistor 47 becomes larger than the consumption current I of the load circuit 2 (I47> I), VDD (N44) rises. When VDD (N44) rises to the same voltage as Vref (N45), here V41, the gate-source voltage of NMOS transistor 43 and NMOS transistor 44 becomes equal, so the drain-source current also becomes equal to I43 = I44, The voltage at the node N42 increases to return to VCC-Vtp1, and the voltage between the source and gate (VCC · N42) of the PMOS transistor 47 becomes the same value as the beginning. As a result, the current I47 between the source and drain (VCC · N44) of the PMOS transistor 47 also becomes the same as the consumption current I of the load circuit 2 (I47 = I), so that the rise in VDD stops at V41.

以上説明したように、降圧電圧出力回路４０は常にＶｒｅｆ＝ＶＤＤとなるように動作する。負荷回路２が動作を開始し、消費電流Ｉが増加し、Ｓ３０（Ｎ４６）＝「Ｈ」になると、ＮＭＯＳトランジスタ４５がオンし、Ｎ４３・ＶＳＳ間電流がＩ４６からＩ４５＋Ｉ４６に増加するのでＩ４３＋Ｉ４４及びＩ４１＋Ｉ４２も増加する。
負荷回路２が動作状態にあり、消費電流が大きい場合、ＮＭＯＳトランジスタ４５をオンとすればＩ４３の値が大きくなり、基準電圧Ｖｒｅｆと降圧電圧ＶＤＤとに差が生じたときのノードＮ４２の電圧変化量が大きくなるので図１８に示すように、負荷回路の消費電流が少なくＮＭＯＳトランジスタ４５がオフである場合に比べ、短時間でＶｒｅｆ＝ＶＤＤとすることができる。一方、負荷回路２が待機状態にある間はその消費電流Ｉは少なく且つ比較的安定しているため、Ｓ３０（Ｎ４６）＝「Ｌ」に設定して降圧電源装置全体の消費電流を低減することができる。即ち、図１７の降圧電源装置は待機時の低消費電流と動作時の高速応答性を両立させている。 As described above, the step-down voltage output circuit 40 always operates so that Vref = VDD. When the load circuit 2 starts to operate and the consumption current I increases and S30 (N46) = “H”, the NMOS transistor 45 is turned on, and the current between N43 and VSS increases from I46 to I45 + I46, so I43 + I44 and I41 + I42. Will also increase.
When the load circuit 2 is in an operating state and the current consumption is large, the value of I43 increases when the NMOS transistor 45 is turned on, and the voltage change at the node N42 when a difference occurs between the reference voltage Vref and the step-down voltage VDD Since the amount increases, as shown in FIG. 18, Vref = VDD can be set in a shorter time than when the current consumption of the load circuit is small and the NMOS transistor 45 is off. On the other hand, since the current consumption I is small and relatively stable while the load circuit 2 is in the standby state, S30 (N46) = “L” is set to reduce the current consumption of the entire step-down power supply device. Can do. That is, the step-down power supply device of FIG. 17 achieves both low current consumption during standby and high-speed response during operation.

特開平１１−２１４６１７号公報JP 11-214617 A

しかしながら、図１５に示した従来の降圧電源装置では、負荷として動作開始と共に消費電流が急激に増加し、瞬時に減少する回路を含むときには、差動増幅器を含む帰還制御系の応答速度が遅い場合には、図１９に示すように負荷の消費電流がもとの値に戻ったにも係らず、制御ノードＧ０の電圧が依然として低いままであり、そのため、ドライバの電流供給能力が過剰になり、降圧電圧（内部電源電圧）ＶＤＤが上昇するという問題がある。 However, in the conventional step-down power supply device shown in FIG. 15, when the circuit includes a circuit in which current consumption increases rapidly as the load starts and decreases instantaneously, the response speed of the feedback control system including the differential amplifier is slow. As shown in FIG. 19, although the current consumption of the load returns to the original value, the voltage of the control node G0 remains low, so that the current supply capability of the driver becomes excessive, There is a problem that the step-down voltage (internal power supply voltage) VDD increases.

また、図１７に示した従来の他の降圧電源装置は、降圧制御信号のレベルの切換時に誤動作が発生し易いという問題がある。降圧電圧出力回路４０の各部の電圧または電流波形を示す装置の動作波形を示す図２０のタイムチャートを参照してその理由を以下に説明する。
負荷回路２の状態が待機状態から動作状態となり、消費電流ＩがＩ１からＩ２に増加するのに合わせて降圧制御信号Ｓ３０（Ｎ４６）が「Ｌ」から「Ｈ」に切り換わると、Ｎ４３・ＶＳＳ間電流がＩ４６からＩ４６＋Ｉ４５に増加するためノードＮ４３の電圧は使用するＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの特性に応じた値のＶｔｎからＶｔｎ−αに降下する。ノードＮ４３の電圧降下はＮＭＯＳトランジスタ４３のゲート・ソース（Ｎ４５・Ｎ４３）間容量により基準電圧Ｖｒｅｆ（Ｎ４５）に伝播し、基準電圧Ｖｒｅｆは一時的にＶ４０からＶ４０−ΔＶｌに降下する。また、基準電圧ＶｒｅｆがＶ４０からＶ４０−ΔＶ１に降下したことを受けて、ノードＮ４２の電圧（待機時はＶＣＣ−Ｖｔｐ３、動作時はＶＣＣ−Ｖｔｐ４）が変化し、高圧電圧ＶＤＤも基準電圧Ｖｒｅｆに追従して変化する。その後、遅延時間を経て基準電圧Ｖｒｅｆ（Ｎ４５）がＶ４０−ΔＶ１からＶ４０に戻るとＶＤＤ（Ｎ４４）もＶ４０に戻る。
負荷回路２の状態が動作状態から待機状態に戻り、負荷回路２の消費電流ＩがＩ２からＩ１に減少するのに合わせて降圧制御信号Ｓ３０（Ｎ４６）が「Ｈ」から「Ｌ」に切り換わると、Ｎ４３・ＶＳＳ間電流がＩ４６＋Ｉ４５からＩ４６に減少する（戻る）ので、ノードＮ４３の電圧はＶｔｎ−αからＶｔｎに上昇する。ノードＮ４３の電圧上昇はＮＭＯＳトランジスタ４３のゲート・ソース（Ｎ４５・Ｎ４３）間容量によりＶｒｅｆ（Ｎ４５）に伝播し、Ｖｒｅｆは一時的にＶ４０＋ΔＶ２に上昇する。降圧電圧ＶＤＤも基準電圧ＶｒｅｆがＶ４０＋ΔＶ２に上昇したことを受けて同じ電圧に調整される。その後、基準電圧Ｖｒｅｆが遅延時間を経てＶ４０＋ΔＶ２からＶ４０に戻ると降圧電圧ＶＤＤ（Ｎ４４）もＶ４０に戻る。 Further, another conventional step-down power supply device shown in FIG. 17 has a problem that malfunction is likely to occur when the level of the step-down control signal is switched. The reason will be described below with reference to the time chart of FIG. 20 showing the operation waveforms of the device showing the voltage or current waveform of each part of the step-down voltage output circuit 40.
When the step-down control signal S30 (N46) switches from “L” to “H” as the current consumption I increases from I1 to I2 as the load circuit 2 changes from the standby state to the operating state, N43 · VSS Since the inter-current current increases from I46 to I46 + I45, the voltage at the node N43 drops from Vtn to Vtn−α according to the characteristics of the PMOS transistor and NMOS transistor to be used. The voltage drop at the node N43 is propagated to the reference voltage Vref (N45) by the capacitance between the gate and source (N45 / N43) of the NMOS transistor 43, and the reference voltage Vref temporarily drops from V40 to V40−ΔVl. Further, in response to the drop of the reference voltage Vref from V40 to V40−ΔV1, the voltage of the node N42 (VCC−Vtp3 during standby, VCC−Vtp4 during operation) changes, and the high voltage VDD also changes to the reference voltage Vref. Follow and change. Thereafter, when the reference voltage Vref (N45) returns from V40−ΔV1 to V40 through a delay time, VDD (N44) also returns to V40.
The step-down control signal S30 (N46) switches from “H” to “L” as the load circuit 2 returns from the operating state to the standby state and the current consumption I of the load circuit 2 decreases from I2 to I1. Then, since the current between N43 and VSS decreases (returns) from I46 + I45 to I46, the voltage of the node N43 increases from Vtn−α to Vtn. The voltage rise at the node N43 is propagated to Vref (N45) by the gate-source capacitance (N45 · N43) of the NMOS transistor 43, and Vref temporarily rises to V40 + ΔV2. The step-down voltage VDD is also adjusted to the same voltage in response to the increase of the reference voltage Vref to V40 + ΔV2. Thereafter, when the reference voltage Vref returns from V40 + ΔV2 to V40 through a delay time, the step-down voltage VDD (N44) also returns to V40.

このように負荷回路２の状態が待機状態から動作状態に切り換わった直後には降圧電圧ＶＤＤが一時的に低下し、また、負荷回路２が動作状態から待機状態に切り換わった直後には降圧電圧ＶＤＤが一時的に上昇することになる。このＶＤＤの一時的な低下と上昇は負荷回路２内の各部の応答速度、タイミング余裕、入力信号電圧余裕の一時的低下を引き起こし、誤動作を引き起こす原因となる。
本発明は上記の従来の降圧電源装置の問題を解消するためになされたものであり、周辺回路の急激な消費電流の増加に対して、周辺回路に対する電流供給能力を速やかに増加させることを目的とする。 Thus, immediately after the state of the load circuit 2 switches from the standby state to the operation state, the step-down voltage VDD temporarily decreases, and immediately after the load circuit 2 switches from the operation state to the standby state, the step-down voltage VDD decreases. The voltage VDD temporarily rises. This temporary decrease and increase in VDD cause a temporary decrease in response speed, timing margin, and input signal voltage margin of each part in the load circuit 2 and cause malfunction.
The present invention is all SANYO has been made to solve the problems of the conventional step-down power supply device described above with respect to the rapid increase in current consumption of the peripheral circuit, thereby quickly increasing the current supply capability to the peripheral circuit With the goal.

本発明によれば、
外部から供給される外部電源電圧を基準電圧に等しい内部電源電圧に降圧し、該内部電源電圧を降圧電圧ノードを介して負荷に供給する降圧電源装置において、
前記基準電圧と前記内部電源電圧とを比較するコンパレータと、
入力が前記外部電源電圧に接続され、制御入力が前記コンパレータの出力に接続された制御ノードに接続され、出力が前記降圧電圧ノードに接続され、前記制御ノードの電圧に応じた値の電圧を前記内部電源電圧として前記降圧電圧ノードに出力するＰＭＯＳトランジスタで構成されたドライバと、
前記負荷が形成されているチップを活性化すべく該負荷の活性化に先立って生成されるチップ活性化信号が外部から入力されたときに、前記降圧電圧ノードを一定時間接地電圧に接続することにより、前記制御ノードから電流をリークさせるリーク回路と
を備えることを特徴とする降圧電源装置が提供される。 According to the present invention ,
The external power supply voltage supplied from outside and stepped down to the internal power supply voltage equal to the reference voltage, the step-down power supply device for supplying the internal power supply voltage to the load via a step-down voltage node,
A comparator for comparing the reference voltage and the internal power supply voltage;
An input is connected to the external power supply voltage, a control input is connected to a control node connected to the output of the comparator, an output is connected to the step-down voltage node, and a voltage having a value corresponding to the voltage of the control node is A driver composed of a PMOS transistor that outputs to the step-down voltage node as an internal power supply voltage;
By connecting the step-down voltage node to the ground voltage for a predetermined time when a chip activation signal generated prior to the activation of the load is input from the outside in order to activate the chip in which the load is formed. And a leakage circuit for leaking current from the control node.

本発明によれば、周辺回路の急激な消費電流の増加に対して、周辺回路に対する電流供給能力を速やかに増加させることができる。 According to the present invention, with respect to the rapid increase in current consumption of the peripheral circuit, Ru can be quickly increased current supply capability to the peripheral circuit.

本発明の第１の実施形態の降圧電源装置の構成図である。1 is a configuration diagram of a step-down power supply device according to a first embodiment of the present invention. 図１の降圧電源装置のプルダウン回路の構成図である。FIG. 2 is a configuration diagram of a pull-down circuit of the step-down power supply device of FIG. 1. 図１の降圧電源装置の各部の電圧及び電流波形を示すタイムチャートである。It is a time chart which shows the voltage and current waveform of each part of the step-down power supply device of FIG. 本発明の第２の実施形態の降圧電源装置の構成図である。It is a block diagram of the step-down power supply device of the 2nd Embodiment of this invention. 図４の降圧電源装置のワンショット回路の構成図である。FIG. 5 is a configuration diagram of a one-shot circuit of the step-down power supply device of FIG. 4. 図４の降圧電源装置の各部の電圧及び電流波形を示すタイムチャートである。5 is a time chart showing voltage and current waveforms of respective parts of the step-down power supply device of FIG. 4. 本発明の第３の実施形態の降圧電源装置の構成図である。It is a block diagram of the step-down power supply device of the 3rd Embodiment of this invention. 図７の降圧電源装置の降圧電圧出力回路内の各部の電圧波形を示すタイムチャートである。It is a time chart which shows the voltage waveform of each part in the step-down voltage output circuit of the step-down power supply device of FIG. 本発明の第４の実施形態の降圧電源装置の構成図である。It is a block diagram of the step-down power supply device of the 4th Embodiment of this invention. 図９の降圧電源装置の降圧電圧出力回路内の各部の電圧波形を示すタイムチャートである。10 is a time chart showing voltage waveforms of respective parts in a step-down voltage output circuit of the step-down power supply device of FIG. 9. 本発明の第５の実施形態の降圧電源装置の構成図である。It is a block diagram of the step-down power supply device of the 5th Embodiment of this invention. 図１１の降圧電源装置の降圧電圧出力回路内の各部の電圧波形を示す図である。It is a figure which shows the voltage waveform of each part in the step-down voltage output circuit of the step-down power supply device of FIG. 従来の降圧電源回路の構成図である。It is a block diagram of the conventional step-down power supply circuit. 図１３の降圧電源装置の各部の電圧及び電流波形を示すタイムチャートであるIt is a time chart which shows the voltage and current waveform of each part of the step-down power supply device of FIG. 従来の降圧電源装置の構成図である。It is a block diagram of the conventional step-down power supply device. 図１５の降圧電源装置の各部の電圧及び電流波形を示すタイムチャートである。16 is a time chart showing voltage and current waveforms of respective parts of the step-down power supply device of FIG. 15. 従来の降圧電源装置の構成図である。It is a block diagram of the conventional step-down power supply device. 図１７の降圧電源装置の降圧電圧出力回路内の各部の電圧波形を示すタイムチャートである。18 is a time chart showing voltage waveforms of respective parts in the step-down voltage output circuit of the step-down power supply device of FIG. 図１５の降圧電源装置の各部の電圧及び電流波形を示すタイムチャートである。16 is a time chart showing voltage and current waveforms of respective parts of the step-down power supply device of FIG. 15. 図１７の降圧電源装置の降圧電圧出力回路内の各部の電圧波形を示すタイムチャートである。18 is a time chart showing voltage waveforms of respective parts in the step-down voltage output circuit of the step-down power supply device of FIG.

第１の実施形態
図１に、上記第１の目的を達成する降圧電源装置の構成を示す。この降圧電源装置２００は、外部電源電圧ＶＣＣを内部電源電圧ＶＤＤに降圧して各周辺回路２０５に供給する装置であり、基準電圧と内部電源電圧ＶＤＤとを比較する差動増幅器２０１と、差動増幅器２０１の出力に応じて電流供給能力を調整するドライバとしてのＰＭＯＳトランジスタ２０２と、プルダウン回路２０３と、プルアップ回路２０４とを含む。 First Embodiment FIG. 1 shows a configuration of a step-down power supply device that achieves the first object. This step-down power supply device 200 is a device that steps down the external power supply voltage VCC to the internal power supply voltage VDD and supplies it to each peripheral circuit 205, and includes a differential amplifier 201 that compares the reference voltage with the internal power supply voltage VDD, A PMOS transistor 202 as a driver that adjusts the current supply capability according to the output of the amplifier 201, a pull-down circuit 203, and a pull-up circuit 204 are included.

プルダウン回路１３は、周辺回路の一つであるメモリセルからの電圧を増幅するセンスアンプを活性化するＳＡ活性化信号が不図示の外部制御回路により生成されたときに、差動増幅器２０１の出力とＰＭＯＳトランジスタ２０２のゲートとに接続された制御ノードＧ０の電圧を一時的に低下させる役割を有する。また、プルアップ回路２０４は、プルダウン回路２０３が低下させた制御ノードＧ０の電圧を一時的に上昇させる役割を有する。
図２（ａ）にプルダウン回路２０３の構成を示す。同図に示すようにプルダウン回路２０３はＳＡ活性化信号が入力されると一定のパルス幅のプルダウン信号を生成するプルダウン信号生成回路２０３ａ、ＳＡ活性化信号とプルダウン信号のＡＮＤを出力するＡＮＤ回路２０３ｂ、ゲートがＡＮＤ回路２０３ｂの出力に接続され、ドレインが制御ノードＧ０に接続され、ソースが接地電圧ＶＳＳに接続されたＮＭＯＳトランジスタ２０３ｃから構成される。
図２（ｂ）にプルアップ回路２０４の構成を示す。同図に示すようにプルアップ回路２０４はＳＡ活性化信号が入力されると一定のパルス幅のプルアップ信号を生成するプルアップ信号生成回路２０４ａ、ＳＡ活性化信号とプルアップ信号のＮＡＮＤを出力するＮＡＮＤ回路２０４ｂ、ゲートがＮＡＮＤ回路２０４ｂの出力に接続され、ソースが外部電源電圧ＶＣＣに接続され、ドレインが制御ノードＧ０に接続されたＰＭＯＳトランジスタ２０４ｃから構成される。プルアップ信号生成回路２０４ａは、ＳＡ活性化信号の入力からプルダウン信号のパルス幅に等しい遅延時間が経過した後にプルアップ信号を立ち上げる。 The pull-down circuit 13 outputs the output of the differential amplifier 201 when an SA activation signal that activates a sense amplifier that amplifies a voltage from a memory cell that is one of the peripheral circuits is generated by an external control circuit (not shown). And the voltage of the control node G0 connected to the gate of the PMOS transistor 202 is temporarily reduced. In addition, the pull-up circuit 204 has a role of temporarily increasing the voltage of the control node G0 that has been lowered by the pull-down circuit 203.
FIG. 2A shows the configuration of the pull-down circuit 203. As shown in the figure, when the SA activation signal is input, the pull-down circuit 203 generates a pull-down signal having a constant pulse width, and an AND circuit 203b that outputs an AND of the SA activation signal and the pull-down signal. The NMOS transistor 203c has a gate connected to the output of the AND circuit 203b, a drain connected to the control node G0, and a source connected to the ground voltage VSS.
FIG. 2B shows the configuration of the pull-up circuit 204. As shown in the figure, the pull-up circuit 204 outputs a pull-up signal generation circuit 204a that generates a pull-up signal having a constant pulse width when an SA activation signal is input, and outputs an SA activation signal and a pull-up signal NAND. And a PMOS transistor 204c having a gate connected to the output of the NAND circuit 204b, a source connected to the external power supply voltage VCC, and a drain connected to the control node G0. The pull-up signal generation circuit 204a raises the pull-up signal after a delay time equal to the pulse width of the pull-down signal has elapsed from the input of the SA activation signal.

次に、降圧電源装置２００の各部の電圧・電流波形を示す図３のタイムチャートを参照して降圧電源装置２００の動作を説明する。
不図示の外部制御回路がＳＡ活性化信号を発生すると、プルダウン回路２０３のプルダウン信号生成回路２０３ａは一定のパルス幅のプルダウン信号を生成する。ＳＡ活性化信号とプルダウン信号が入力されたＡＮＤ回路２０３ｂは「Ｈ」レベルの電圧をＰＭＯＳトランジスタ２０３ｃのゲートに印加する。それにより、ＰＭＯＳトランジスタ２０３ｃがオンとなって制御ノードＧ０の電圧を急激に低下させ、ＰＭＯＳトランジスタ２０２の電流供給能力を上昇させる。従って、センスアンプが動作を開始したときのような負荷電流の急激な上昇による内部電源電圧ＶＤＤの低下が抑制される。
プルダウン信号が立ち下がるとプルアップ信号生成回路２０４ａは直ちにプルアップ信号を立ち上げ、それによりＮＡＮＤ回路２０４ｂは「Ｌ」レベルの電圧をＰＭＯＳトランジスタ２０４ｃのゲートに印加する。それにより、ＰＭＯＳトランジスタ２０４ｃがオンとなって制御ノードＧ０の電圧を上昇させ、ＰＭＯＳトランジスタ２０２の電流供給能力を低下させる。従って、センスアンプのように、動作開始と共に大電流が流れ、瞬時に電流値が０に戻るような負荷を周辺回路に含む場合にも、電流供給能力が過剰になることが防止され、プルダウンによる内部電源電圧ＶＤＤの上昇が抑制される。 Next, the operation of the step-down power supply apparatus 200 will be described with reference to the time chart of FIG. 3 showing the voltage / current waveforms of each part of the step-down power supply apparatus 200.
When an external control circuit (not shown) generates an SA activation signal, the pull-down signal generation circuit 203a of the pull-down circuit 203 generates a pull-down signal having a constant pulse width. The AND circuit 203b to which the SA activation signal and the pull-down signal are input applies an “H” level voltage to the gate of the PMOS transistor 203c. As a result, the PMOS transistor 203c is turned on, and the voltage of the control node G0 is suddenly reduced, and the current supply capability of the PMOS transistor 202 is increased. Therefore, a decrease in internal power supply voltage VDD due to a sudden increase in load current as when the sense amplifier starts operation is suppressed.
When the pull-down signal falls, the pull-up signal generation circuit 204a immediately raises the pull-up signal, whereby the NAND circuit 204b applies the “L” level voltage to the gate of the PMOS transistor 204c. As a result, the PMOS transistor 204c is turned on to increase the voltage of the control node G0, and the current supply capability of the PMOS transistor 202 is decreased. Therefore, even when the peripheral circuit includes a load in which a large current flows as the operation starts and the current value instantaneously returns to 0, such as a sense amplifier, it is possible to prevent the current supply capability from becoming excessive, and pull-down An increase in internal power supply voltage VDD is suppressed.

第２の実施形態
図４に、本発明の第１の目的を達成する降圧電源装置の他の構成を示す。
周辺回路が動作を開始する場合、それに先立ち、該周辺回路が形成されているチップを活性化するためのチップセレクト信号等のチップ活性化信号が不図示の制御回路から出力される。第２の実施形態ではこのチップ活性化信号を利用している。 Second Embodiment FIG. 4 shows another configuration of a step-down power supply device that achieves the first object of the present invention.
When the peripheral circuit starts operation, a chip activation signal such as a chip select signal for activating the chip in which the peripheral circuit is formed is output from a control circuit (not shown). In the second embodiment, this chip activation signal is used.

第２の実施形態の降圧電源装置３００は、外部電源電圧ＶＣＣを内部電源電圧ＶＤＤに降圧して各周辺回路３０５に供給するためのものであり、基準電圧と内部電源電圧ＶＤＤとを比較する差動増幅器３０１と、差動増幅器３０１の出力に応じて電流供給能力を調整するドライバとしてのＰＭＯＳトランジスタ３０２と、チップ活性化信号が入力されたときに一定のパルス幅のリーク信号を出力するワンショット回路３０３と、ワンショット回路３０３から出力されるリーク信号がゲートに印加されるとオンとなり、ＶＤＤノードからＶＳＳノードに向けて一定時間電流をリークさせるＮＭＯＳトランジスタ３０４とを含む。
ワンショット回路３０３とＮＭＯＳトランジスタ３０４とがリーク回路を構成する。 The step-down power supply apparatus 300 of the second embodiment is for stepping down the external power supply voltage VCC to the internal power supply voltage VDD and supplying it to each peripheral circuit 305. The difference between the reference voltage and the internal power supply voltage VDD is compared. Dynamic amplifier 301, PMOS transistor 302 as a driver that adjusts the current supply capability according to the output of differential amplifier 301, and one-shot that outputs a leak signal with a constant pulse width when a chip activation signal is input The circuit 303 includes an NMOS transistor 304 that is turned on when a leak signal output from the one-shot circuit 303 is applied to the gate and leaks current from the VDD node to the VSS node for a predetermined time.
The one-shot circuit 303 and the NMOS transistor 304 constitute a leak circuit.

図５にワンショット回路３０３の構成を示す。同図に示すように、ワンショット回路３０３は直列に接続された偶数個（図５では４個）のインバータからなり、チップ活性化信号を遅延させる遅延回路３０３ａと、チップ活性化信号と遅延回路３０３ａの出力とが入力され、リーク信号を出力する排他的論理和回路３０３ｂとから構成される。 FIG. 5 shows the configuration of the one-shot circuit 303. As shown in the figure, the one-shot circuit 303 includes an even number of inverters (four in FIG. 5) connected in series, a delay circuit 303a for delaying a chip activation signal, a chip activation signal, and a delay circuit. And an exclusive OR circuit 303b that outputs a leak signal.

次に、降圧電源装置３００の各部の電圧・電流波形を示す図６のタイムチャートを参照して降圧電源装置３００の動作を説明する。
チップ活性化信号が入力されると、ワンショット回路３０３は一定のパルス幅のリーク信号をＮＭＯＳトランジスタ３０４のゲートに印加する。それにより、ＮＭＯＳトランジスタ３０４がオンとなり、周辺回路の消費電流が増加する前に、ＶＤＤノードからＶＳＳノードに向けてリーク電流が流れ、降圧電圧ＶＤＤの電圧が低下し、差動増幅器３０１の出力電圧、即ち制御ノードＧ０の電圧が低下し、ＰＭＯＳトランジスタ３０２の電流供給能力が上昇する。この状態で周辺回路の消費電流が増加すると、ＶＤＤが更に低下するので差動増幅器３０１の出力電圧が更に低下し、ＰＭＯＳトランジスタ３０２の電流供給能力は更に上昇する。
ノイズ等により、降圧電圧（内部電源電圧）ＶＤＤが上昇した場合、差動増幅器３０１はＰＭＯＳトランジスタ３０２を完全にオフにするため、制御ノードＧ０の電圧をＶＣＣ近くまで上昇させる場合がある。周辺回路の消費電流が急激に増加するとＶＤＤが急速に低下するため、制御ノードＧ０の電圧を急速に低下させる必要があるが、図６に点線で示したように制御ノードＧ０の電圧がＶＣＣ近くまで上昇していた場合には、ＰＭＯＳトランジスタ３０２がオンになる電圧との差が大きいのでＶＤＤが上昇を開始するまでの時間が長くなり、応答性が悪化する。
本実施形態では、周辺回路の消費電流が増加する前に、ＶＤＤノードからＶＳＳノードに電流をリークさせ、図６に実線で示したように予め制御ノードＧ０の電圧を低下させておくため、ノイズ等により応答性が悪化することはない。 Next, the operation of the step-down power supply apparatus 300 will be described with reference to the time chart of FIG. 6 showing the voltage / current waveforms of each part of the step-down power supply apparatus 300.
When the chip activation signal is input, the one-shot circuit 303 applies a leak signal having a constant pulse width to the gate of the NMOS transistor 304. Thereby, before the NMOS transistor 304 is turned on and the consumption current of the peripheral circuit increases, a leakage current flows from the VDD node to the VSS node, the voltage of the step-down voltage VDD decreases, and the output voltage of the differential amplifier 301 That is, the voltage of the control node G0 decreases, and the current supply capability of the PMOS transistor 302 increases. When the current consumption of the peripheral circuit increases in this state, VDD further decreases, so that the output voltage of the differential amplifier 301 further decreases and the current supply capability of the PMOS transistor 302 further increases.
When the step-down voltage (internal power supply voltage) VDD rises due to noise or the like, the differential amplifier 301 may raise the voltage of the control node G0 to near VCC in order to completely turn off the PMOS transistor 302. When the current consumption of the peripheral circuit rapidly increases, VDD rapidly decreases. Therefore, it is necessary to rapidly decrease the voltage of the control node G0. However, as shown by the dotted line in FIG. 6, the voltage of the control node G0 is close to VCC. When the voltage rises to the voltage level, the difference from the voltage at which the PMOS transistor 302 is turned on is large, so that the time until the voltage VDD starts to rise increases and the responsiveness deteriorates.
In the present embodiment, since the current leaks from the VDD node to the VSS node and the voltage of the control node G0 is lowered in advance as shown by the solid line in FIG. The responsiveness does not deteriorate due to the above.

第３の実施形態
図７に、本発明の第２の目的を達成する降圧電源装置の構成を示す。この降圧電源装置１は、外部から供給される、例えば３．３Ｖの電源電圧ＶＣＣを基準電圧Ｖｒｅｆと同じ電圧に降圧し、負荷回路２に内部電源電圧（降圧電圧）ＶＤＤ（例えば２．５Ｖ）として印加するための装置であり、基準電圧Ｖｒｅｆを出力する基準電圧発生回路１０と、負荷回路２の消費電流の値に応じてレベルが「Ｈ」と「Ｌ」の間で切り換わる降圧制御信号Ｓ３０を発生する制御回路３０と、基準電圧Ｖｒｅｆ及び降圧御信Ｓ３０が入力され、降圧電圧（内部電源電圧）ＶＤＤを出力する降圧電圧出力回路２０とから構成される。 Third Embodiment FIG. 7 shows a configuration of a step-down power supply device that achieves the second object of the present invention. The step-down power supply 1 steps down a power supply voltage VCC, for example, 3.3 V supplied from the outside to the same voltage as the reference voltage Vref, and supplies an internal power supply voltage (step-down voltage) VDD (for example, 2.5 V) to the load circuit 2. And a step-down control signal whose level is switched between “H” and “L” according to the current consumption value of the load circuit 2. The control circuit 30 generates S30, and the step-down voltage output circuit 20 receives the reference voltage Vref and the step-down signal S30 and outputs the step-down voltage (internal power supply voltage) VDD.

降圧電圧出力回路２０は、ＰＭＯＳトランジスタ２１，２２，２７と、ＮＭＯＳトランジスタ２３，２４，２５と、定電流源２６とで構成されている。ＰＭＯＳトランジスタ２１はソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ２２に接続され、ゲートがノードＮ２１に接続されている。ＰＭＯＳトランジスタ２２はソースが電源電圧ＶＣＣに接続され、ドレインとゲートがノードＮ２１に接続されている。ＮＭＯＳトランジスタ２３はソースがノードＮ２３に接続され、ドレインがノードＮ２２に接続され、ゲートがノードＮ２５に接続されている。ＮＭＯＳトランジスタ２４はソースがノードＮ２３に接続され、ドレインがノードＮ２１に接続され、ゲートがノードＮ２４に接続されている。ＮＭＯＳトランジスタ２５はソースが接地電圧ＶＳＳに接続され、ドレインがノードＮ２３に接続され、ゲートがノードＮ２６に接続されている。ＰＭＯＳトランジスタ２７はソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ２４に接続され、ゲートがノードＮ２２に接続されている。定電流源２６はノードＮ２３と接地電圧ＶＳＳとの間に接続されている。ノードＮ２５とノードＮ２６との間に容量２８が接続されている。ノードＮ２５には基準電圧Ｖｒｅｆが印加され、ノードＮ２６には降圧制御信号Ｓ３０が印加される。ノードＮ２４から降圧電圧ＶＤＤが出力される。
ＮＭＯＳトランジスタ２３が第１の手段を構成し、ＮＭＯＳトランジスタ２５が第２の手段を構成し、ＰＭＯＳトランジスタ２７が第３の手段を構成する。 The step-down voltage output circuit 20 includes PMOS transistors 21, 22, 27, NMOS transistors 23, 24, 25, and a constant current source 26. The PMOS transistor 21 has a source connected to the power supply voltage VCC, a drain connected to the node N22, and a gate connected to the node N21. The PMOS transistor 22 has a source connected to the power supply voltage VCC, and a drain and a gate connected to the node N21. The NMOS transistor 23 has a source connected to the node N23, a drain connected to the node N22, and a gate connected to the node N25. The NMOS transistor 24 has a source connected to the node N23, a drain connected to the node N21, and a gate connected to the node N24. The NMOS transistor 25 has a source connected to the ground voltage VSS, a drain connected to the node N23, and a gate connected to the node N26. The PMOS transistor 27 has a source connected to the power supply voltage VCC, a drain connected to the node N24, and a gate connected to the node N22. The constant current source 26 is connected between the node N23 and the ground voltage VSS. A capacitor 28 is connected between the node N25 and the node N26. A reference voltage Vref is applied to the node N25, and a step-down control signal S30 is applied to the node N26. The step-down voltage VDD is output from the node N24.
The NMOS transistor 23 constitutes a first means, the NMOS transistor 25 constitutes a second means, and the PMOS transistor 27 constitutes a third means.

図８は第３の実施形態の降圧電源装置の降圧電圧出力回路内の各部の電圧波形を示すタイムチャートである。
負荷回路２の状態が待機状態から動作状態に切り換わり、負荷回路２の消費電流ＩＶＤＤがＩ１からＩ２に増加するのに合わせて降圧制御信号Ｓ３０（Ｎ２６）の電圧レベルが「Ｌ」から「Ｈ」に変わると、Ｎ２３・ＶＳＳ間電流がＩ２６からＩ２６＋Ｉ２５に増加するため、ノードＮ２３の電圧は使用するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性に応じてＶｔｎからＶｔｎ−αまで降下する。ノードＮ２３の電圧降下はＮＭＯＳトランジスタ２３のゲート・ソース（Ｎ２５・Ｎ２３）間容量により基準電圧Ｖｒｅｆ（Ｎ２５）に伝播し、基準電圧は一時的にΔＶ１だけ降下しようとする。また、ノードＮ２２の電圧（待機時はＶＣＣ−Ｖｔｐ３、動作時はＶＣＣ−Ｖｔｐ１）も変化し、ＶＤＤもこれに追従して変化しようとする。 FIG. 8 is a time chart showing voltage waveforms of respective parts in the step-down voltage output circuit of the step-down power supply apparatus according to the third embodiment.
The voltage level of the step-down control signal S30 (N26) is changed from “L” to “H” as the state of the load circuit 2 switches from the standby state to the operating state and the current consumption IVDD of the load circuit 2 increases from I1 to I2. , The current between N23 and VSS increases from I26 to I26 + I25, so that the voltage at the node N23 drops from Vtn to Vtn−α depending on the characteristics of the PMOS transistor and NMOS transistor to be used. The voltage drop at the node N23 propagates to the reference voltage Vref (N25) due to the capacitance between the gate and source (N25 / N23) of the NMOS transistor 23, and the reference voltage temporarily drops by ΔV1. Further, the voltage of the node N22 (VCC-Vtp3 during standby, VCC-Vtp1 during operation) also changes, and VDD tends to change following this.

しかし、本実施形態においては、ノードＮ２５とノードＮ２６の間には容量２８が接続されているので、降圧制御信号Ｓ３０（Ｎ２６）の電圧レベルが「Ｌ」から「Ｈ」に変わったとき、ノードＮ２５の電圧を上昇させようとするので、ＮＭＯＳトランジスタ２３のゲート・ソース（Ｎ２５・Ｎ２３）間容量による電圧下降が相殺されることとなる。従って、一時的な降圧電圧ＶＤＤの降下は応答遅延に起因する電圧降下分ΔＶ３（＜＜ΔＶ１）のみになる。
反対に負荷回路２が動作状態から待機状態に戻り、負荷回路２の消費電流ＩＶＤＤがＩ２からＩ１に減少するのに合わせて降圧制御信号Ｓ３０（Ｎ２６）の電圧レベルが「Ｈ」から「Ｌ」に変わると、Ｎ２３・ＶＳＳ間電流がＩ２６＋Ｉ２５からＩ２６に減少する（戻る）ためノードＮ２３の電圧は上昇する。このノードＮ２３の電圧上昇はＮＭＯＳトランジスタ２３のゲート・ソース（Ｎ２５・Ｎ２３）間容量によりＶｒｅｆ（Ｎ２５）に伝播し、基準電圧は一時的にΔＶ２だけ上昇しようとする。しかし、本実施形態においては、ノードＮ２５とノードＮ２６の間には容量２８が接続されているので、降圧制御信号Ｓ３０（Ｎ２６）の電圧レベルが「Ｈ」から「Ｌ」に変わったとき、ノードＮ２５の電圧を降下させようとするので、ＮＭＯＳトランジスタ２３のゲート・ソース間容量による電圧上昇が相殺されることとなる。従って、一時的な降圧電圧ＶＤＤの上昇は応答遅延に起因する電圧降下分ΔＶ４（＜＜ΔＶ２）のみになる。 However, in this embodiment, since the capacitor 28 is connected between the node N25 and the node N26, when the voltage level of the step-down control signal S30 (N26) changes from “L” to “H”, the node Since the voltage of N25 is to be raised, the voltage drop due to the gate-source (N25 / N23) capacitance of the NMOS transistor 23 is canceled out. Therefore, the temporary drop of the step-down voltage VDD is only the voltage drop ΔV3 (<< ΔV1) due to the response delay.
On the contrary, the voltage level of the step-down control signal S30 (N26) is changed from “H” to “L” as the load circuit 2 returns from the operating state to the standby state and the consumption current IVDD of the load circuit 2 decreases from I2 to I1. Is changed, the current between N23 and VSS decreases (returns) from I26 + I25 to I26, so that the voltage at the node N23 increases. This voltage rise at the node N23 propagates to Vref (N25) due to the capacitance between the gate and source (N25 / N23) of the NMOS transistor 23, and the reference voltage temporarily increases by ΔV2. However, in this embodiment, since the capacitor 28 is connected between the node N25 and the node N26, when the voltage level of the step-down control signal S30 (N26) changes from “H” to “L”, the node Since the voltage of N25 is to be decreased, the voltage increase due to the gate-source capacitance of the NMOS transistor 23 is offset. Therefore, the temporary rise of the step-down voltage VDD is only the voltage drop ΔV4 (<< ΔV2) due to the response delay.

以上説明したように、ノードＮ２５とノードＮ２６の間に接続した容量２８により、降圧制御信号Ｓ３０のレベル切り換わり時の基準電圧Ｖｒｅｆ（ノードＮ２５の電圧）の電圧変化分が相殺されるため、負荷回路２が待機状態から動作状態になった直後のＶＤＤの一時的降下、及び動作状態から待機状態に戻ったときのＶＤＤの一時的上昇を抑制することができ、負荷回路２における応答速度やタイミング余裕、入力信号電圧余裕の一時的低下に起因する動作を防止することができる。 As described above, the capacitance 28 connected between the node N25 and the node N26 cancels out the voltage change of the reference voltage Vref (voltage of the node N25) when the level of the step-down control signal S30 is switched. The temporary drop of VDD immediately after the circuit 2 changes from the standby state to the operating state, and the temporary increase of VDD when the circuit 2 returns from the operating state to the standby state can be suppressed. It is possible to prevent an operation caused by a temporary decrease in the margin and the input signal voltage margin.

第４の実施形態
図９に、本発明の第２の目的を達成する降圧電源装置の他の構成例を示す。
本実施形態の降圧電源装置１は、基準電圧Ｖｒｅｆを出力する基準電圧発生回路１０と、負荷回路２の消費電流の値に応じてレベルが「Ｈ」と「Ｌ」の間で切り換わる降圧制御信号Ｓ３０を発生する制御回路３０と、降圧制御信号Ｓ３０が入力され、後述するパルス信号Ｓ６０Ｐ及びパルス信号Ｓ６０Ｎを出力する固定電圧印加手段としてのパルス発生回路６０と、基準電圧Ｖｒｅｆ、降圧制御信Ｓ３０、パルス信号Ｓ６０Ｐ、パルス信号Ｓ６０Ｎが入力され、降圧電圧ＶＤＤ（内部電源電圧）ＶＤＤを出力する降圧電圧出力回路５０とで構成される。 Fourth Embodiment FIG. 9 shows another configuration example of the step-down power supply device that achieves the second object of the present invention.
The step-down power supply device 1 according to the present embodiment includes a reference voltage generation circuit 10 that outputs a reference voltage Vref, and a step-down control in which the level is switched between “H” and “L” according to the current consumption value of the load circuit 2. A control circuit 30 for generating a signal S30, a step-down control signal S30, and a pulse generation circuit 60 as fixed voltage applying means for outputting a pulse signal S60P and a pulse signal S60N, which will be described later, a reference voltage Vref, and a step-down control signal S30. The step-down voltage output circuit 50 is supplied with the pulse signal S60P and the pulse signal S60N and outputs the step-down voltage VDD (internal power supply voltage) VDD.

パルス発生回路６０は降圧制御信号Ｓ３０のレベルが「Ｌ」から「Ｈ」に変化したときに「Ｈ」レベルがｔ１時間継続するパルス信号、すなわちパルス幅がｔ１の正極性のパルス信号Ｓ６０Ｎを発生し、降圧制御信号Ｓ３０のレベルが「Ｈ」から「Ｌ」に変化したときに「Ｌ」レベルがｔ２時間継続するパルス信号、すなわちパルス幅がｔ２の負極性のパルス信号Ｓ６０Ｐを発生する回路である。 The pulse generation circuit 60 generates a pulse signal in which the "H" level continues for t1 time when the level of the step-down control signal S30 changes from "L" to "H", that is, a positive pulse signal S60N having a pulse width of t1. When the level of the step-down control signal S30 changes from “H” to “L”, the circuit generates a pulse signal in which the “L” level continues for t2 time, that is, a negative pulse signal S60P having a pulse width of t2. is there.

降圧電圧出力回路５０は、ＰＭＯＳトランジスタ５１，５２，５７，５８とＮＭＯＳトランジスタ５３，５４，５５，５９と定電流源５６とから構成されている。ＰＭＯＳトランジスタ５１は、ソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ５２に接続され、ゲートがノードＮ５１に接続されている。ＰＭＯＳトランジスタ５２は、ソースが電源電圧ＶＣＣに接続され、ドレインとゲートがノードＮ５１に接続されている。ＮＭＯＳトランジスタ５３は、ソースがＮ５３に接続され、ドレインがノードＮ５２に接続され、ゲートがノードＮ５５に接続されている。ＮＭＯＳトランジスタ５４は、ソースがＮ５３に接続され、ドレインがノードＮ５１に接続され、ゲートがノードＮ５４に接続されている。ＮＭＯＳトランジスタ５５は、ソースが接地電圧ＶＳＳに接続され、ドレインがノードＮ５３に接続され、ゲートがノードＮ５６に接続されている。ＰＭＯＳトランジスタ５７は、ソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ５４に接続され、ゲートがノードＮ５２に接続されている。ＰＭＯＳトランジスタ５８は、ソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ５２に接続され、ゲートがノードＮ５７に接続されている。ＮＭＯＳトランジスタ５９は、ソースが接地電圧ＶＳＳに接続され、ドレインがノードＮ５２に接続され、ゲートがノードＮ５８に接続されている。定電流源５６は接地電圧ＶＳＳとノードＮ５３の間に接続されている。ノードＮ５５には基準電圧Ｖｒｅｆが印加され、ノードＮ５６には降圧制御信号Ｓ３０が印加される。ノードＮ５７にはパルス信号Ｓ６０Ｐが印加され、ノードＮ５８にはパルス信号Ｓ６０Ｎが印加される。ノードＮ５４から降圧電圧（内部電源電圧）ＶＤＤが出力される。
ＮＭＯＳトランジスタ５３が第１の手段を構成し、ＮＭＯＳトランジスタ５５が第２の手段を構成し、ＰＭＯＳトランジスタ５７が第３の手段を構成する。 The step-down voltage output circuit 50 includes PMOS transistors 51, 52, 57, and 58, NMOS transistors 53, 54, 55, and 59, and a constant current source 56. The PMOS transistor 51 has a source connected to the power supply voltage VCC, a drain connected to the node N52, and a gate connected to the node N51. The PMOS transistor 52 has a source connected to the power supply voltage VCC, and a drain and a gate connected to the node N51. The NMOS transistor 53 has a source connected to the N53, a drain connected to the node N52, and a gate connected to the node N55. The NMOS transistor 54 has a source connected to the node N53, a drain connected to the node N51, and a gate connected to the node N54. The NMOS transistor 55 has a source connected to the ground voltage VSS, a drain connected to the node N53, and a gate connected to the node N56. The PMOS transistor 57 has a source connected to the power supply voltage VCC, a drain connected to the node N54, and a gate connected to the node N52. The PMOS transistor 58 has a source connected to the power supply voltage VCC, a drain connected to the node N52, and a gate connected to the node N57. The NMOS transistor 59 has a source connected to the ground voltage VSS, a drain connected to the node N52, and a gate connected to the node N58. The constant current source 56 is connected between the ground voltage VSS and the node N53. The reference voltage Vref is applied to the node N55, and the step-down control signal S30 is applied to the node N56. Pulse signal S60P is applied to node N57, and pulse signal S60N is applied to node N58. Step-down voltage (internal power supply voltage) VDD is output from node N54.
The NMOS transistor 53 constitutes a first means, the NMOS transistor 55 constitutes a second means, and the PMOS transistor 57 constitutes a third means.

図１０は上記構成を有する降圧電源装置の降圧電圧出力回路内の各部の電圧波形を示すタイムチャートである。
負荷回路２が待機状態から動作状態に切り換わり、負荷回路２の消費電流ＩＶＤＤがＩ１からＩ２に増加するのに合わせて降圧制御信号Ｓ３０のレベルが「Ｌ」から「Ｈ」に変わると、Ｎ５３・ＶＳＳ間電流がＩ５６からＩ５６＋Ｉ５５に増加するためノードＮ５３の電圧は使用するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性に応じてＶｔｎからＶｔｎ−αまで降下する。ノードＮ５３の電圧降下はＮＭＯＳトランジスタ５３のゲート・ソース（Ｎ５５・Ｎ５３）間容量により基準電圧Ｖｒｅｆ（Ｎ５５）に伝播し、基準電圧は一時的にＶ４０からＶ４０-ΔＶ１に降下する。
基準電圧Ｖｒｅｆの電圧降下に伴い、降下電圧ＶＤＤを基準電圧Ｖｒｅｆと同一電圧に調整する制御が始まるが、このとき降圧制御信号Ｓ３０のレベルが「Ｌ」から「Ｈ」に変化しているため、パルス発生回路６０はノードＮ５８にパルス幅がｔ１のパルス信号Ｓ６０Ｎを出力するのでＮＭＯＳトランジスタ５９はｔｌ時間の間オンとなる。その結果、ノードＮ５２の電圧はｔｌ時間の間ＶＣＣ−Ｖｔｐ３からＶＳＳに降下する。即ち、本実施形態では基準電位Ｖｒｅｆの電圧降下に係りなくＰＭＯＳトランジスタ５９はｔｌ時間の間オンになるので、ＶＤＤの降下は応答遅延に起因する電圧降下分ΔＶ５（＜＜ΔＶ１）のみになる。
反対に負荷回路２が動作状態から待機状態に戻るときは、消費電流ＩＶＤＤがＩ２からＩ１に戻るのに合わせて降圧制御信号Ｓ３０のレベルが「Ｈ」から「Ｌ」に変わると、Ｎ５３・ＶＳＳ間電流が減少し、Ｉ５６＋Ｉ５５からＩ５６に戻る。従って、ノードＮ５３の電圧はＶｔｎ−αからＶｔｎに上昇する。ノードＮ５３の電圧上昇はＮＭＯＳトランジスタ５３のゲート・ソース（Ｎ５５・Ｎ５３）間容量により、基準電圧Ｖｒｅｆ（Ｎ５５）に伝播し、基準電圧Ｖｒｅｆは一時的にＶ４０からＶ４０＋ΔＶ２まで上昇する。
基準電圧Ｖｒｅｆの電圧上昇に伴い、降圧電圧ＶＤＤを基準電圧Ｖｒｅｆと同一電圧に調整する制御が始まるが、このとき降圧制御信号Ｓ３０のレベルは「Ｈ」から「Ｌ」に変化しているため、パルス発生回路６０はノードＮ５７にパルス幅がｔ２のパルス信号Ｓ６０Ｐを出力するのでＰＭＯＳトランジスタ５８はｔ２時間の間オンになる。その結果、ノードＮ５２の電圧はＶＣＣ-Ｖｔｐ４からＶＣＣに上昇する。即ち、基準電位Ｖｒｅｆの電圧上昇に係りなく、ＰＭＯＳトランジスタ５８はｔ２時間の間オンになるので、ＶＤＤの上昇は応答遅延に起因する電圧上昇分ΔＶ６（＜＜ΔＶ２）のみになる。 FIG. 10 is a time chart showing voltage waveforms of respective parts in the step-down voltage output circuit of the step-down power supply apparatus having the above-described configuration.
When the level of the step-down control signal S30 changes from “L” to “H” as the load circuit 2 switches from the standby state to the operating state and the current consumption IVDD of the load circuit 2 increases from I1 to I2, N53 Since the current between VSS increases from I56 to I56 + I55, the voltage at the node N53 drops from Vtn to Vtn−α depending on the characteristics of the PMOS transistor and NMOS transistor used. The voltage drop at the node N53 propagates to the reference voltage Vref (N55) due to the capacitance between the gate and source (N55 and N53) of the NMOS transistor 53, and the reference voltage temporarily drops from V40 to V40−ΔV1.
With the voltage drop of the reference voltage Vref, control for adjusting the drop voltage VDD to the same voltage as the reference voltage Vref starts. At this time, the level of the step-down control signal S30 changes from “L” to “H”. Since the pulse generation circuit 60 outputs a pulse signal S60N having a pulse width t1 to the node N58, the NMOS transistor 59 is turned on for the time t1. As a result, the voltage at the node N52 drops from VCC-Vtp3 to VSS for the time t1. That is, in this embodiment, the PMOS transistor 59 is turned on for the time t1 regardless of the voltage drop of the reference potential Vref, so that the VDD drop is only the voltage drop ΔV5 (<< ΔV1) due to the response delay.
On the contrary, when the load circuit 2 returns from the operating state to the standby state, when the level of the step-down control signal S30 changes from “H” to “L” as the consumption current IVDD returns from I2 to I1, N53 · VSS Current decreases and returns from I56 + I55 to I56. Accordingly, the voltage at the node N53 rises from Vtn−α to Vtn. The voltage rise at the node N53 is propagated to the reference voltage Vref (N55) by the gate-source capacitance (N55 · N53) of the NMOS transistor 53, and the reference voltage Vref temporarily rises from V40 to V40 + ΔV2.
As the reference voltage Vref increases, control for adjusting the step-down voltage VDD to the same voltage as the reference voltage Vref starts. At this time, the level of the step-down control signal S30 changes from “H” to “L”. Since the pulse generation circuit 60 outputs the pulse signal S60P having a pulse width t2 to the node N57, the PMOS transistor 58 is turned on for the time t2. As a result, the voltage at the node N52 rises from VCC-Vtp4 to VCC. That is, regardless of the voltage increase of the reference potential Vref, the PMOS transistor 58 is turned on for t2 time, so that the increase of VDD is only the voltage increase ΔV6 (<< ΔV2) due to the response delay.

以上説明したように、本実施形態はＰＭＯＳトランジスタ５８，ＮＭＯＳトランジスタ５９を一定の時間オンにしてノードＮ２５の電圧をＶＳＳまたはＶＣＣに固定するようにしたので、負荷回路２が待機状態から動作状態に切り換わった直後の基準電圧Ｖｒｅｆの変動に起因する、ＶＤＤの一時的降下、及び動作状態から待機状態に戻った直後の基準電圧Ｖｒｅｆの変動に起因する、ＶＤＤの一時的上昇を抑制することができ、負荷回路２における応答速度やタイミング余裕、入力信号電圧余裕の一時的低下に起因する誤動作を防止することができる。 As described above, in the present embodiment, the PMOS transistor 58 and the NMOS transistor 59 are turned on for a certain time to fix the voltage of the node N25 to VSS or VCC, so that the load circuit 2 is changed from the standby state to the operating state. Suppressing the temporary rise of VDD caused by the fluctuation of the reference voltage Vref immediately after switching and the fluctuation of the reference voltage Vref immediately after returning from the operation state to the standby state can be suppressed. It is possible to prevent malfunction caused by a temporary decrease in response speed, timing margin, and input signal voltage margin in the load circuit 2.

第５の実施形態
図１１に、本発明の第２の目的を達成する降圧電源装置のさらに他の構成を示す。
本実施形態の降圧電源装置１は、値の異なる３種類の基準電圧Ｖｒｅｆｈ, Ｖｒｅｆｍ, ＶｒｅｆｌＶｒｅｆを出力する基準電圧発生回路８０と、負荷回路２の消費電流の値に応じてレベルが「Ｈ」と「Ｌ」の間で切り換わる降圧制御信号Ｓ３０を発生する制御回路３０と、降圧制御信Ｓ３０が入力され、基準電圧選択信号Ｓ９０，Ｓ９１，Ｓ９２を出力する基準電圧選択回路７０と、制御信Ｓ３０、基準電圧Ｖｒｅｆｈ, Ｖｒｅｆｍ, ＶｒｅｆｌＶｒｅｆ及び基準電圧選択信号Ｓ９０，Ｓ９１，Ｓ９２が入力され、降圧電圧（内部電源電圧）ＶＤＤを出力する降圧電圧出力回路９０とから構成される。 Fifth Embodiment FIG. 11 shows still another configuration of the step-down power supply device that achieves the second object of the present invention.
The step-down power supply device 1 of the present embodiment has a reference voltage generation circuit 80 that outputs three types of reference voltages Vrefh, Vrefm, and VreflVref having different values, and the level is “H” according to the current consumption value of the load circuit 2. A control circuit 30 that generates a step-down control signal S30 that switches between “L”, a step-down control signal S30, a reference voltage selection circuit 70 that outputs reference voltage selection signals S90, S91, and S92, and a control signal S30. The reference voltage Vrefh, Vrefm, VreflVref and the reference voltage selection signals S90, S91, S92 are input, and the step-down voltage output circuit 90 outputs the step-down voltage (internal power supply voltage) VDD.

降圧電圧出力回路９０は、ＰＭＯＳトランジスタ９１，９２，９７，９８，９９，１００とＮＭＯＳトランジスタ９３，９４，９５と、定電流源９６とから構成される。ＰＭＯＳトランジスタ９１は、ソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ９２に接続され、ゲートがノードＮ９１に接続されている。ＰＭＯＳトランジスタ９２は、ソースが電源電圧ＶＣＣに接続され、ドレインとゲートがノードＮ９１に接続されている。ＮＭＯＳトランジスタ９３は、ソースがノードＮ９３に接続され、ドレインがＮ９２に接続され、ゲートがＮ９５に接続されている。ＮＭＯＳトランジスタ９４は、ソースがノードＮ９３に接続され、ドレインがノードＮ９１に接続され、ゲートがＮ９４に接続されている。ＮＭＯＳトランジスタ９５は、ソースが接地電圧ＶＳＳに接続され、ドレインがノードＮ９３に接続され、ゲートがノードＮ９６に接続されている。ＰＭＯＳトランジスタ９７は、ソースが電源電圧ＶＣＣに接続され、ドレインがノードＮ９４に接続され、ゲートがノードＮ９２に接続されている。ＰＭＯＳトランジスタ９８は、ソースがノードＮ９７に接続され、ドレインがノードＮ９５に接続され、ゲートがノードＮ９Ｃに接続されている。ＰＭＯＳトランジスタ９９は、ソースがノードＮ９８に接続され、ドレインがノードＮ９５に接続され、ゲートがノードＮ９Ｂに接続されている。ＰＭＯＳトランジスタ１００は、ソースがノードＮ９９に接続され、ドレインがノードＮ９５に接続され、ゲートがノードＮ９Ａに接続されている。定電流源９６は接地電圧ＶＳＳとノードＮ９３の間に接続されている。ノードＮ９７には基準電圧Ｖｒｅｆｈが印加され、ノードＮ９８には基準電圧Ｖｒｅｆｍが印加され、ノードＮ９９には基準電圧Ｖｒｅｆｌが印加され、ノードＮ９６には降圧制御信号Ｓ３０が印加される。ノードＮ９４から降圧電圧ＶＤＤが出力される。
ＮＭＯＳトランジスタ９３が第１の手段を構成し、ＮＭＯＳトランジスタ９５が第２の手段を構成し、ＰＭＯＳトランジスタ９７が第３の手段を構成する。 The step-down voltage output circuit 90 includes PMOS transistors 91, 92, 97, 98, 99, 100, NMOS transistors 93, 94, 95, and a constant current source 96. The PMOS transistor 91 has a source connected to the power supply voltage VCC, a drain connected to the node N92, and a gate connected to the node N91. The PMOS transistor 92 has a source connected to the power supply voltage VCC, and a drain and a gate connected to the node N91. The NMOS transistor 93 has a source connected to the node N93, a drain connected to the N92, and a gate connected to the N95. The NMOS transistor 94 has a source connected to the node N93, a drain connected to the node N91, and a gate connected to the N94. The NMOS transistor 95 has a source connected to the ground voltage VSS, a drain connected to the node N93, and a gate connected to the node N96. The PMOS transistor 97 has a source connected to the power supply voltage VCC, a drain connected to the node N94, and a gate connected to the node N92. The PMOS transistor 98 has a source connected to the node N97, a drain connected to the node N95, and a gate connected to the node N9C. The PMOS transistor 99 has a source connected to the node N98, a drain connected to the node N95, and a gate connected to the node N9B. The PMOS transistor 100 has a source connected to the node N99, a drain connected to the node N95, and a gate connected to the node N9A. The constant current source 96 is connected between the ground voltage VSS and the node N93. Reference voltage Vrefh is applied to node N97, reference voltage Vrefm is applied to node N98, reference voltage Vrefl is applied to node N99, and step-down control signal S30 is applied to node N96. The step-down voltage VDD is output from the node N94.
The NMOS transistor 93 constitutes a first means, the NMOS transistor 95 constitutes a second means, and the PMOS transistor 97 constitutes a third means.

図１２は本実施形態の降圧電源装置の降圧電圧出力回路内の各部の電圧波形を示すタイムチャートである。
基準電圧発生回路８０は基準電圧Ｖｒｅｆｈとして電圧Ｖ４０＋β（βは所定の正の値）、基準電圧Ｖｒｅｆｍとして電圧Ｖ４０、基準電圧Ｖｒｅｆｌとして電圧Ｖ４０−βを出力する。負荷回路２が待機状態から動作状態に切り換わり、負荷回路２の消費電流ＩＶＤＤがＩ１からＩ２に増加するのに合わせて降圧制御信号Ｓ３０の電圧レベルが「Ｌ」から「Ｈ」に変わると、Ｎ９３・ＶＳＳ間電流がＩ９６からＩ９６＋Ｉ９５に増加するためノードＮ９３の電圧はＶｔｎからＶｔｎ−αに降下する。
ノードＮ９３の電圧降下はＮＭＯＳトランジスタ９３のゲート・ソース（Ｎ９５・Ｎ９３）間容量により基準電圧Ｖｒｅｆ（Ｎ９５）に伝播し、基準電圧は一時的にＶ４０からＶ４０−ΔＶ１へ降下しようとする。しかし、このとき降圧制御信号Ｓ３０のレベルが「Ｌ」から「Ｈ」に変化しているので、基準電圧選択回路７０は、パルス幅がｔ３の負極性のパルス信号を基準電圧選択信号Ｓ９２としてノードＮ９Ｃに出力し、これと同時にパルス幅がｔ３の正極性のパルス信号を基準電圧選択信号Ｓ９１としてノードＮ９Ｂに出力する。これによりこのｔ３期間だけＰＭＯＳトランジスタ９８はオフからオンに、ＰＭＯＳトランジスタ９９はオンからオフに切り換わるためノードＮ９５の電圧はＶ４０からＶ４０＋βに上昇し、従ってノードＮ９５に現れるＮＭＯＳトランジスタ９３のゲート・ソース（Ｎ９５・Ｎ９３）間容量に起因する一時的な電圧降下を相殺する。そのため、ＶＤＤの低下は応答遅延に起因する電圧降下分ΔＶ７（＜＜ΔＶ１）のみになる。
反対に負荷回路２が動作状態から待機状態に戻るときは、負荷回路２の消費電流がＩＶＤＤがＩ２からＩ１に戻るのに合わせて降圧制御信号Ｓ３０の電圧レベルが「Ｈ」から「Ｌ」に変わると、Ｎ９３・ＶＳＳ間電流はＩ９６＋Ｉ９５からＩ９６に減少する（戻る）。従ってノードＮ９３の電圧はＶｔｎ−αからＶｔｎに上昇する。ノードＮ９３の電圧上昇はＮＭＯＳトランジスタ９３のゲート・ソース（Ｎ９５・Ｎ９３）間容量により基準電圧Ｖｒｅｆ（Ｎ９５）に伝播し、基準電圧は一時的にＶ４０からＶ４０＋ΔＶ２へ上昇しようとする。ｓｈかし、このとき降圧制御信号Ｓ３０の電圧レベルが「Ｈ」から「Ｌ」に変化しているので、基準電圧選択回路７０は、パルス幅がｔ４の負極性のパルス信号を基準電圧選択信号Ｓ９０としてノードＮ９Ａに出力し、これと同時にパルス幅がｔ４の正極性のパルス信号を基準電圧選択信号Ｓ９１としてノードＮ９Ｂに出力する。これによりこのｔ４の期間だけＰＭＯＳトランジスタ１００はオフからオンになり、ＰＭＯＳトランジスタ９９はオンからオフになるためノードＮ９５に現れる電圧はＶ４０からＶ４０−βに降下し、ＮＭＯＳトランジスタ９３のゲート・ソース（Ｎ９５・Ｎ９３）間容量に起因してノードＮ９５に現れる一時的な電圧上昇を相殺する。その結果、ＶＤＤの上昇は応答遅延に起因する電圧上昇分ΔＶ８（＜＜ΔＶ２）のみになる。 FIG. 12 is a time chart showing voltage waveforms of respective parts in the step-down voltage output circuit of the step-down power supply device of this embodiment.
The reference voltage generation circuit 80 outputs the voltage V40 + β (β is a predetermined positive value) as the reference voltage Vrefh, the voltage V40 as the reference voltage Vrefm, and the voltage V40-β as the reference voltage Vrefl. When the voltage level of the step-down control signal S30 changes from “L” to “H” as the load circuit 2 switches from the standby state to the operating state and the current consumption IVDD of the load circuit 2 increases from I1 to I2, Since the current between N93 and VSS increases from I96 to I96 + I95, the voltage at the node N93 drops from Vtn to Vtn−α.
The voltage drop at the node N93 propagates to the reference voltage Vref (N95) due to the capacitance between the gate and source (N95 / N93) of the NMOS transistor 93, and the reference voltage temporarily tries to drop from V40 to V40−ΔV1. However, since the level of the step-down control signal S30 is changed from “L” to “H” at this time, the reference voltage selection circuit 70 uses the negative pulse signal having the pulse width t3 as a reference voltage selection signal S92 as a node. At the same time, a positive pulse signal having a pulse width of t3 is output to the node N9B as the reference voltage selection signal S91. As a result, the PMOS transistor 98 is switched from off to on and the PMOS transistor 99 is switched from on to off only during the period t3, so that the voltage at the node N95 rises from V40 to V40 + β. The temporary voltage drop due to the capacitance between (N95 and N93) is canceled out. Therefore, the decrease in VDD is only the voltage drop ΔV7 (<< ΔV1) due to the response delay.
On the contrary, when the load circuit 2 returns from the operating state to the standby state, the voltage level of the step-down control signal S30 changes from “H” to “L” as the current consumption of the load circuit 2 returns from I2 to I1. When it changes, the current between N93 and VSS decreases (returns) from I96 + I95 to I96. Therefore, the voltage at the node N93 rises from Vtn−α to Vtn. The rise in voltage at the node N93 propagates to the reference voltage Vref (N95) due to the capacitance between the gate and source (N95 and N93) of the NMOS transistor 93, and the reference voltage temporarily increases from V40 to V40 + ΔV2. However, since the voltage level of the step-down control signal S30 changes from “H” to “L” at this time, the reference voltage selection circuit 70 converts the negative pulse signal having a pulse width of t4 to the reference voltage selection signal. At S90, the signal is output to the node N9A. At the same time, a positive pulse signal having a pulse width t4 is output to the node N9B as the reference voltage selection signal S91. As a result, the PMOS transistor 100 is turned from OFF to ON only during the period t4, and the PMOS transistor 99 is turned from ON to OFF, so that the voltage appearing at the node N95 drops from V40 to V40-β. N95 and N93) cancels the temporary voltage rise appearing at node N95. As a result, the rise in VDD is only the voltage rise ΔV8 (<< ΔV2) due to the response delay.

以上説明したように、ノードＮ９５に印加される基準電圧を通常時のＶ４０からＶ４０＋βに一時的に高くすることにより、負荷回路２が待機状態から動作状態に切り換わった直後にＮＭＯＳトランジスタ９３のゲート・ソース（Ｎ９５・Ｎ９３）間容量に起因してノードＮ９５に現れる電圧降下を相殺し、また、ノードＮ９５に印加される基準電圧を通常時のＶ４０からＶ４０−βに一時的に低くすることにより、負荷回路２が動作状態から待機状態に切り換わった直後にＮＭＯＳトランジスタ９３のゲート・ソース（Ｎ９５・Ｎ９３）間容量に起因してノードＮ９５に現れる電圧上昇を相殺するので、負荷回路２における応答速度やタイミング余裕、入力信号電圧余裕の一時的低下に起因する誤動作を防止することができる。 As described above, by temporarily increasing the reference voltage applied to the node N95 from V40 in the normal state to V40 + β, the gate of the NMOS transistor 93 is immediately after the load circuit 2 is switched from the standby state to the operating state. -By canceling the voltage drop that appears at the node N95 due to the capacitance between the sources (N95 and N93), and by temporarily lowering the reference voltage applied to the node N95 from V40 in the normal state to V40-β. Immediately after the load circuit 2 switches from the operating state to the standby state, the voltage increase appearing at the node N95 due to the gate-source (N95 / N93) capacitance of the NMOS transistor 93 is canceled out. It is possible to prevent malfunction caused by a temporary decrease in speed, timing margin and input signal voltage margin.

上に説明した第３から第５の実施形態では、基準電圧をＮＭＯＳトランジスタ２３，ＮＭＯＳトランジスタ５３，ＮＭＯＳトランジスタ９３のゲート（Ｎ４５，Ｎ５５，Ｎ９５）に直接印加しているが、基準電圧とこれらのＮＭＯＳトランジスタのゲート（Ｎ４５，Ｎ５５，Ｎ９５）との間及び／又はこれらのＮＭＯＳトランジスタのゲート（Ｎ４５，Ｎ５５，Ｎ９５）とＶＳＳとの間に抵抗素子をそれぞれ接続し、抵抗素子を介して基準電圧を印加してもよい。また、ＰＭＯＳトランジスタ４７，ＰＭＯＳトランジスタ５７，ＰＭＯＳトランジスタ９７のドレインをＮＭＯＳトランジスタ２４，ＮＭＯＳトランジスタ５４，ＮＭＯＳトランジスタ９４のゲートにそれぞれノードＮ４４，Ｎ５４，Ｎ９４を介して接続しているが、これらのＰＭＯＳトランジスタのドレインとこれらのＮＭＯＳトランジスタのゲートとの間及び／又はこれらのＮＭＯＳトランジスタのゲートとＶＳＳとの間に抵抗素子をそれぞれ接続してもよい。上記抵抗素子はＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタであってもよい。 In the third to fifth embodiments described above, the reference voltage is directly applied to the gates (N45, N55, N95) of the NMOS transistor 23, the NMOS transistor 53, and the NMOS transistor 93. A resistance element is connected between the gates (N45, N55, N95) of the NMOS transistors and / or between the gates (N45, N55, N95) of these NMOS transistors and VSS, and the reference voltage is passed through the resistance elements. May be applied. The drains of the PMOS transistor 47, the PMOS transistor 57, and the PMOS transistor 97 are connected to the gates of the NMOS transistor 24, the NMOS transistor 54, and the NMOS transistor 94 through nodes N44, N54, and N94, respectively. A resistive element may be connected between the drain of the NMOS transistor and the gate of these NMOS transistors and / or between the gate of these NMOS transistors and VSS. The resistance element may be a PMOS transistor or an NMOS transistor.

第３の実施形態の容量素子２８はＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタであってもよい。
第４の実施形態では、パルス発生回路６０はＰＭＯＳトランジスタ５８とＮＭＯＳトランジスタ５９の両方にパルス信号を出力する構成であるが、いずれか一方のＰＭＯＳトランジスタのみを使用する構成とすることもできる。
第５の実施形態は、ノードＮ９７，Ｎ９８，Ｎ９９とノードＮ９５とを電気的に接続するスイッチ手段としてＰＭＯＳトランジスタを使用したが、ＮＭＯＳトランジスタを使用することも可能であり、また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの並列接続とすることも可能である。また、第５の実施形態では３種類の基準電圧（Ｖｒｅｆｈ，Ｖｒｅｆｍ，Ｖｒｅｆｌ）を用いているが、４種類以上の基準電圧を使用してもよい。 The capacitive element 28 of the third embodiment may be a PMOS transistor or an NMOS transistor.
In the fourth embodiment, the pulse generation circuit 60 is configured to output a pulse signal to both the PMOS transistor 58 and the NMOS transistor 59, but may be configured to use only one of the PMOS transistors.
In the fifth embodiment, the PMOS transistor is used as the switch means for electrically connecting the nodes N97, N98, N99 and the node N95. However, an NMOS transistor can also be used. It is also possible to connect transistors in parallel. In the fifth embodiment, three types of reference voltages (Vrefh, Vrefm, Vrefl) are used, but four or more types of reference voltages may be used.

１降圧電源装置、２負荷回路、１０，８０基準電圧発生回路、２０，４０，５０，９０降圧電圧出力回路、３０制御回路、６０パルス発生回路、７０基準電圧選択回路、２００，３００，４００降圧電源装置、２０１，３０１，４０１差動増幅器、２０３，３０３プルダウン回路、２０４プルアップ回路、２０５，３０５，４０５周辺回路、３０３ワンショット回路。
1 step-down power supply device, 2 load circuit, 10, 80 reference voltage generation circuit, 20, 40, 50, 90 step-down voltage output circuit, 30 control circuit, 60 pulse generation circuit, 70 reference voltage selection circuit, 200, 300, 400 step-down Power supply device, 201, 301, 401 differential amplifier, 203, 303 pull-down circuit, 204 pull-up circuit, 205, 305, 405 peripheral circuit, 303 one-shot circuit.

Claims

In a step-down power supply apparatus that steps down an external power supply voltage supplied from outside to an internal power supply voltage equal to a reference voltage, and supplies the internal power supply voltage to a load via a step-down voltage node.
A comparator for comparing the reference voltage and the internal power supply voltage;
An input is connected to the external power supply voltage, a control input is connected to a control node connected to the output of the comparator, an output is connected to the step-down voltage node, and a voltage having a value corresponding to the voltage of the control node is A driver composed of a PMOS transistor that outputs to the step-down voltage node as an internal power supply voltage;
By connecting the step-down voltage node to the ground voltage for a predetermined time when a chip activation signal generated prior to the activation of the load is input from the outside in order to activate the chip in which the load is formed. And a leakage circuit that leaks current from the control node.

The leak circuit is
A one-shot circuit that generates a leak signal having a constant pulse width when the chip activation signal is input;
The step-down power supply device according to claim 1, further comprising: an NMOS transistor that receives the leak signal at its gate, is turned on by the leak signal, and connects the step-down voltage node to the ground voltage.

The one-shot circuit is
A delay circuit for receiving and delaying the chip activation signal;
The step-down power supply device according to claim 2, further comprising: a logic circuit that receives the chip activation signal and an output of the delay circuit and outputs a logical operation result.

The step-down power supply device according to claim 3, wherein the delay circuit includes an even number of inverters connected in series.