JP4895966B2 - 多重系構成における異常発振検出回路 - Google Patents

多重系構成における異常発振検出回路 Download PDF

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Description

本発明は、鉄道保安装置において、安全に現場機器を制御する装置、特に、多重系構成における異常発振検出回路に関する。
転轍機や信号灯等を制御する鉄道保安装置は、装置の故障が重大事故につながる可能性がある。従って、鉄道保安装置では装置が故障した場合においても、装置全体を安全側に制御するフェールセーフな構成が不可欠である。
ここで、「フェールセーフ」とは、部品等の故障により、重大事故を招くような危険側制御とならないことをいう。危険側制御にならないようにするため、部品故障を確実に検出する回路を付加することにより安全側制御となるような構成としている。
汎用的なシステムにおいては、１つのＣＰＵを１つの発振器によりＣＰＵ、その周辺回路を動作させ、装置の制御を行う。この構成では、異常を検出するため、ウォッチドッグタイマ（以下、ＷＤＴとする）がよく用いられる。
図２に、ＷＤＴを用いた回路を示す。回路は、発振器２７、ＣＰＵ ２９、ＷＤＴ ３３で構成される。通常、ＷＤＴ ３３内部のカウンタ３４は、源クロック信号２８よりＣＰＵ内部ＰＬＬ／分周器３０経由のクロック信号３１で動作させ、且つアクセス信号４５によりオーバーフロー値を設定する。
内部カウンタ３４へクロック信号３１が供給されることでカウントアップが開始され、設定したオーバーフロー値に達するまでに、ＣＰＵ ２９が内部カウンタ３４を周期的にクリアすることで、正常動作していることを確認する。
もし、オーバーフローしてしまった場合、異常発生のエラー信号３６としてステータス３７経由でＣＰＵ ２９へステータス信号３８によりエラー報告が行われる。この方法では、ＣＰＵ ２９のソフトウェアの動作監視やＣＰＵ ２９に接続した外部デバイスに起因する不具合の検出を行うことが可能である。
しかし、発振器２７やＣＰＵ内部ＰＬＬ／分周器３０が故障し、クロック信号３１の周波数が変動した場合、図２の方法では故障を検出することはできない。この結果、ＣＰＵ２９は異常なクロック周波数のまま動作を継続し、危険側制御を行ってしまう可能性がある。
この問題を解決するため、図３のようなモノマルチＩＣを使用した構成がある。図３の回路は、図２のＷＤＴをモノマルチＩＣ４０に置き換えたものであり、ＣＰＵの動作としては変わりないため説明は省略する。この回路では、図２のＷＤＴ３３の内部カウンタ３４で時間生成していたものを、モノマルチＩＣ４０で使用する抵抗４２、コンデンサ４３の時定数により時間生成を行う。
しかし、この方法では、高い周波数へ変化した場合の異常検出が不可能であることや、時間生成において誤差が発生することから、異常検出の困難な状態があるといった問題がある。
これらの問題に対し、特許文献１のような方式が提案されている。特許文献１では、周波数の異なる２つの発振器に対する周波数異常検出をするという方式が提案されている。
特開平７−２３５８３１号公報
従来の周波数の異なる２つの発振器に対する周波数異常検出をするという方式では、部品点数増加により回路規模が大きくなってしまうという問題があった。
本発明は、背景技術で記述した問題を多重系構成であることを利用し、クロック発振器の高精度な異常発振検出、及び系間相互の状態監視を可能とした回路を提供することを目的とする。
本発明のＣＰＵボードの多重系構成における異常発振検出回路は、発振器とＣＰＵと異常発振検出回路で構成されるＣＰＵボードの多重系構成における異常発振検出回路であって、自系の異常発振検出回路内のカウンタと他系のＣＰＵ内の内部カウンタとを他系の発振器からのクロック信号を分周したクロック信号で動作させ、同様に他系の異常発振検出回路内のカウンタと自系のＣＰＵ内の内部カウンタとを自系の発振器のクロック信号を分周したクロック信号で動作させる回路構成とし、各系のＣＰＵにより、各系のＣＰＵ内の内部カウンタと各系の異常発振検出回路内のカウンタのクロック値同士を比較することにより、相互のクロックの異常発振検出を可能にすることを特徴とする。
本発明によれば、多重系構成という点を利用し、自系のカウンタを他系のクロックにより動作させることにより高精度なクロック異常発振検出が可能となった。更に、この構成とすることで、多重系構成の系間相互の監視を行うことも可能となった。
以下、本発明の実施の形態について図面を用いて説明する。
図１は、本発明の実施例１であるＣＰＵボードの２重系構成における異常発振検出回路を示す。
図１において、回路は、発振器１，１３、ＣＰＵ５，１７、異常発振検出回路１２，２４で構成される。異常発振検出回路１２，２４は、カウンタ７，１９、デコーダ８，２０、ステータス９，２１で構成される。２重系であることから、これらの構成が２系統用意され、それぞれ他系のクロック信号により自系のカウンタを動作させることで、異常発振検出、及び相互監視が可能となる。
詳細動作を以下に示す。Ａ系ＣＰＵ５は、Ａ系発振器１から出力されるＡ系源クロック信号２を基に、Ａ系ＣＰＵ５の内部のＡ系ＰＬＬ／分周回路３を経由後、Ａ系クロック信号６としてＡ系ＣＰＵコア４、Ｂ系異常発振検出回路２４内のＢ系カウンタ１９に供給される。
ここで、Ａ系クロック信号６をＢ系異常発振検出回路２４内のＢ系カウンタ１９へ供給することで余分な部品を使用せずに、Ａ系発振器１とは独立したクロック信号が使用できるという、多重系構成ならではのメリットがある。
Ｂ系カウンタ１９へのクロック供給と同様に、Ａ系カウンタ７には、Ｂ系クロック信号１８が供給されることでカウントアップする。また、Ａ系ＣＰＵ５は自身にもＡ系クロック信号６で動作するＡ系ＣＰＵ内部カウンタ２５を持つ。
異常発振を確認するため、Ａ系ＣＰＵ５は、Ａ系ＣＰＵ内部カウンタ２５とＡ系カウンタ７をカウントアップさせ、それぞれのカウンタ値同士を比較する。この処理を定期的に実施することで、Ａ系クロック信号６、及びＡ系源クロック信号２に異常発振がないことを高精度に監視することが可能となる。
また、Ａ系異常発振検出回路１２は、従来技術で説明した、ＷＤＴ ３３と同様な監視動作を行うことも可能である。本回路動作は、Ｂ系についてもＡ系と同様な動作により、異常発振検出が行われるためＢ系の動作説明については省略する。
また、Ａ系エラー信号２３、Ｂ系エラー信号１１を相互に接続することから、相互の異常状態監視を行うことができる。
図１は、本発明の実施例１であるＣＰＵボードの２重系構成における異常発振検出回路のブロック構成図である。 図２は、ＷＤＴを使用した異常発振検出回路を示すブロック構成図である。 図３は、モノマルチＩＣを使用した異常発振検出回路を示すブロック構成図である。
符号の説明
１ Ａ系発振器
２ Ａ系源クロック信号
３ Ａ系ＣＰＵ内部ＰＬＬ／分周器
４ Ａ系ＣＰＵコア
５ Ａ系ＣＰＵ
６ Ａ系クロック信号
７ Ａ系カウンタ
８ Ａ系デコーダ
９ Ａ系ステータス
１０ Ａ系ステータス信号
１１ Ｂ系エラー信号
１２ Ａ系異常発振検出回路
１３ Ｂ系発振器
１４ Ｂ系源クロック信号
１５ Ｂ系ＣＰＵ内部ＰＬＬ／分周器
１６ Ｂ系ＣＰＵコア
１７ Ｂ系ＣＰＵ
１８ Ｂ系クロック信号
１９ Ｂ系カウンタ
２０ Ｂ系デコーダ
２１ Ｂ系ステータス
２２ Ｂ系ステータス信号
２３ Ａ系エラー信号
２４ Ｂ系異常発振検出回路
２５ Ａ系ＣＰＵ内部カウンタ
２６ Ｂ系ＣＰＵ内部カウンタ
２７ 発振器
２８ 源クロック信号
２９ ＣＰＵ
３０ ＣＰＵ内部ＰＬＬ／分周器
３１ クロック信号
３２ ＣＰＵコア
３３ ＷＤＴ（ウォッチドッグタイマ）
３４ カウンタ
３５ デコーダ
３６ エラー信号
３７ ステータス
３８ ステータス信号
３９ トリガ信号
４０ モノマルチＩＣ
４１ 電源
４２ 抵抗
４３ コンデンサ
４４ グランド
４５ Ａ系アクセス信号
４６ Ｂ系アクセス信号
４７ アクセス信号

Claims (1)

  1. 発振器とＣＰＵと異常発振検出回路で構成されるＣＰＵボードの多重系構成における異常発振検出回路において、
    自系の異常発振検出回路内のカウンタと他系のＣＰＵ内の内部カウンタとを他系の発振器からのクロック信号を分周したクロック信号で動作させ、同様に他系の異常発振検出回路内のカウンタと自系のＣＰＵ内の内部カウンタとを自系の発振器のクロック信号を分周したクロック信号で動作させる回路構成とし、
    各系のＣＰＵにより、各系のＣＰＵ内の内部カウンタと各系の異常発振検出回路内のカウンタのクロック値同士を比較することにより、相互のクロックの異常発振検出を可能にすることを特徴とする異常発振検出回路。
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