JP4894218B2 - Semiconductor integrated circuit - Google Patents
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Description
本発明は、ＦＩＦＯメモリとしての機能を有する半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit having a function as a FIFO memory.
コンピュータやプリンタ等に使用されているインタフェース制御用／メモリ制御用の半導体集積回路の中には、ＦＩＦＯメモリ（例えば、特許文献１参照。）としての機能を有するものが、存在している。 Among semiconductor integrated circuits for interface control / memory control used in computers, printers, etc., there are those having a function as a FIFO memory (for example, see Patent Document 1).
本発明の課題は、既存のものよりも，その動作時の消費電力が少ない、ＦＩＦＯメモリとしての機能を有する半導体集積回路を、提供することにある。 An object of the present invention is to provide a semiconductor integrated circuit having a function as a FIFO memory that consumes less power during operation than the existing one.
上記課題を解決するために、本発明の、ＦＩＦＯメモリとしての機能を有する半導体集積回路は、Ｎ（≧２）個のシフトレジスタと、一時記憶すべきデータを，Ｎ個のシフトレジスタのそれぞれに供給するためのデータ供給回路と、Ｎ個のシフトレジスタの中の１個のシフトレジスタのみに，そのシフトレジスタを動作させるためのクロックを供給する回路であると共に、クロックを供給しているシフトレジスタの全レジスタにデータが記憶されたときに、クロックを供給するシフトレジスタを変更する回路であるクロック供給回路と、Ｎ個のシフトレジスタ内に記憶されている各データを、各シフトレジスタへの記憶順通りに出力する機能を有するデータ出力回路とを備え、前記クロック供給回路が、各シフトレジスタを構成している先頭側の任意数のレジスタにクロックを供給可能な回路であると共に、各シフトレジスタの先頭側の，そのシフトレジスタに記憶すべきデータ数と等しい数のレジスタにクロックを供給する回路である。
In order to solve the above problems, a semiconductor integrated circuit having a function as a FIFO memory according to the present invention includes N (≧ 2) shift registers and data to be temporarily stored in each of the N shift registers. a data supply circuit for supplying, N-number of only one shift register in the shift register, as well as a circuit for supplying a clock for operating the shift register, the shift register which supplies clock When data is stored in all the registers, a clock supply circuit that is a circuit for changing a shift register that supplies a clock and each data stored in the N shift registers are stored in each shift register. the top and a data output circuit having a function of outputting the order street, said clock supply circuit, constitutes the respective shift registers The clocks to any number of registers with a circuit that can supply of the leading side of each shift register is a circuit for supplying a clock to the register number equal to the number of data to be stored in the shift register.
このような構成を有する本発明の半導体集積回路は、従来の同機能の半導体集積回路（レジスタ／ＦＩＦＯの段数が等しい従来の半導体集積回路）に比して、その動作時の消費電力が少ないものとなる。何故ならば、従来の半導体集積回路が、シフトレジスタ（本発明のＮ個のシフトレジスタに相当するもの）を構成している全てのレジスタにクロックが供給される回路であるのに対し、本発明の半導体集積回路は、その動作時に、Ｎ個のシフトレジスタの中の１個のシフトレジスタにしかクロックが供給されない回路となっているためである。そしてクロック供給回路として、各シフトレジスタを構成している先頭側の任意数のレジスタにクロックを供給可能な回路であると共に、各シフトレジスタの先頭側の，そのシフトレジスタに記憶すべきデータ数と等しい数のレジスタにクロックを供給するそのような回路を採用した半導体集積回路は、その動作時の消費電力がより少ない回路として機能することになる。
The semiconductor integrated circuit of the present invention having such a configuration consumes less power during operation than a conventional semiconductor integrated circuit having the same function (a conventional semiconductor integrated circuit having the same number of register / FIFO stages). It becomes. This is because the conventional semiconductor integrated circuit is a circuit in which clocks are supplied to all the registers constituting the shift register (corresponding to N shift registers of the present invention). This is because the semiconductor integrated circuit is a circuit in which the clock is supplied to only one of the N shift registers during the operation. As a clock supply circuit, a clock can be supplied to an arbitrary number of registers on the head side constituting each shift register, and the number of data to be stored in the shift register on the head side of each shift register A semiconductor integrated circuit employing such a circuit that supplies a clock to an equal number of registers functions as a circuit that consumes less power during its operation.
なお、本発明の半導体集積回路のデータ供給回路は、データを，クロック供給回路によってクロックが供給されているシフトレジスタのみに供給する回路であっても良く、単に、データを分配してＮ個のシフトレジスタに供給する回路（配線）であっても良い。 The data supply circuit of the semiconductor integrated circuit according to the present invention may be a circuit that supplies data only to the shift register to which the clock is supplied by the clock supply circuit. It may be a circuit (wiring) supplied to the shift register.
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。 Hereinafter, the best mode for carrying out the present invention will be described in detail with reference to the drawings.
《第１実施形態》
図１に示してあるように、本発明の第１実施形態に係る半導体集積回路１０は、セレクタ１１，第０ＦＩＦＯ１２０，第１ＦＩＦＯ１２１，マルチプレクサ１３，アンドゲート１４０，アンドゲート１４１，入力制御部１５及び出力制御部１６を備えた回路である。なお、本実施形態に係る半導体集積回路１０は、セレクタ１１が本発明のデータ供給回路に相当し、各ＦＩＦＯ１２が本発明のシフトレジスタに相当し、２個のアンドゲート１４と入力制御部１５とからなる回路が本発明のデータ供給回路に相当し、マルチプレクサ１３と出力制御部１６とからなる回路が本発明のデータ出力回路に相当するものとなっている。
<< First Embodiment >>
As shown in FIG. 1, the semiconductor integrated circuit 10 according to the first embodiment of the present invention includes a selector 11, a 0th FIFO 12 0 , a 1st FIFO 12 1 , a multiplexer 13, an AND gate 14 0 , an AND gate 14 1 , an input. The circuit includes a control unit 15 and an output control unit 16. In the semiconductor integrated circuit 10 according to this embodiment, the selector 11 corresponds to the data supply circuit of the present invention, each FIFO 12 corresponds to the shift register of the present invention, the two AND gates 14, the input control unit 15, The circuit comprising the above corresponds to the data supply circuit of the present invention, and the circuit comprising the multiplexer 13 and the output control unit 16 corresponds to the data output circuit of the present invention.
この半導体集積回路１０が備える第０ＦＩＦＯ１２０（以下、ＦＩＦＯ０とも表記する）、第１ＦＩＦＯ１２１（以下、ＦＩＦＯ１とも表記する）は、いずれも、４段のシフトレジスタ（本実施形態では、１６ビットシフトレジスタ）である。セレクタ１１は、入力されたデータ（“DATA”）を，入力制御回路１５からの制御信号が示している方のＦＩＦＯ（ＦＩＦＯ０或いはＦＩＦＯ１）に供給する回路である。なお、セレクタ１１は、入力制御回路１５から，ハイレベルの制御信号が入力されているときに、データをＦＩＦＯ１に供給する状態をとる回路となっている。 Each of the 0th FIFO 12 0 (hereinafter also referred to as FIFO 0 ) and the 1st FIFO 12 1 (hereinafter also referred to as FIFO 1 ) included in the semiconductor integrated circuit 10 is a four-stage shift register (in this embodiment, a 16-bit shift register). ). The selector 11 is a circuit that supplies input data (“DATA”) to the FIFO (FIFO 0 or FIFO 1) indicated by the control signal from the input control circuit 15. The selector 11 is a circuit that takes a state of supplying data to the FIFO 1 when a high-level control signal is input from the input control circuit 15.
アンドゲート１４０は、ＦＩＦＯ０を機能させるためのクロックであるGO_CLK1を、ＦＩＦＯ０（ＦＩＦＯ０を構成している各レジスタ）に供給する回路である。図から明らかなように、アンドゲート１４０は、入力制御部１５からハイレベルの信号が入力されている場合にのみ、GO_CLK1をＦＩＦＯ０に供給する（CLK1をGO_CLK1として出力する）回路となっている。 AND gate 14 0, the GO_CLK1 a clock for operating the FIFO0, a circuit for supplying the (respective registers constituting the FIFO0) FIFO0. As is apparent from the figure, the AND gate 14 0, the input control unit 15 only when the high level signal is input, (outputs the CLK1 as GO_CLK1) supplying GO_CLK1 to FIFO0 has a circuit .
アンドゲート１４１は、ＦＩＦＯ１を機能させるためのクロックであるG1_CLK1を、ＦＩＦＯ１（ＦＩＦＯ１を構成している各レジスタ）に供給する回路である。アンドゲート１４１は、アンドゲート１４０と同様に、入力制御部１５からハイレベルの信号が入力されている場合にのみ、G1_CLK1をＦＩＦＯ１に供給する（CLK1をG1_CLK1として出力する）回路となっている。 AND gate 14 1, the G1_CLK1 a clock for operating the FIFO1, a circuit for supplying the (respective registers constituting the FIFO1) FIFO1. AND gate 14 1, similar to the AND gate 14 0, the input control unit 15 only when the high level signal is input, (outputs the CLK1 as G1_CLK1) supplying G1_CLK1 to FIFO1 becomes circuit Yes.
マルチプレクサ１３は、出力制御部１６からの制御信号によって指定される，ＦＩＦＯ０／ＦＩＦＯ１内のデータ（ＦＩＦＯ０／ＦＩＦＯ１内の１個のレジスタが保持しているデータ）を出力する回路である。 The multiplexer 13 is a circuit that outputs data in the FIFO 0 / FIFO 1 (data held in one register in the FIFO 0 / FIFO 1) specified by a control signal from the output control unit 16.
入力制御部１５，出力制御部１６は、以下のような機能を有する回路である。 The input control unit 15 and the output control unit 16 are circuits having the following functions.
入力制御部１５は、DATA_ENABLEが入力される（DATA_ENABLEがハイレベルに変化する）と、アンドゲート１４０への制御信号をハイレベルに変化させると共に、CLK1のカウントを開始する。そして、入力制御部１５は、カウント結果が４となった際（ＦＩＦＯ０の各レジスタにデータが記憶された際）には、アンドゲート１４０への制御信号，アンドゲート１４１への制御信号、セレクタ１１への制御信号を、それぞれ、ローレベル（ＦＩＦＯ０へG0_CLK1が供給されないレベル），ハイレベル（ＦＩＦＯ１へG1_CLK1が供給されるレベル）、ハイレベル（データがＦＩＦＯ１に供給されるレベル）に変化させる。また、入力制御部１５は、ＦＩＦＯ０からのデータ出力が可能であることを出力制御部１６に通知するために、FIFO0_READYのレベルに変化させる。 The input control unit 15 includes a DATA_ENABLE is input (DATA_ENABLE is changed to the high level), the changes the control signal to the AND gate 14 0 to the high level, starts counting CLK1. Then, the input control unit 15, count result when became 4 (when data stored in each register of FIFO0), the control signal to the AND gate 14 0, the control signal to the AND gate 14 1, The control signal to the selector 11 is changed to a low level (a level where G0_CLK1 is not supplied to FIFO0), a high level (a level where G1_CLK1 is supplied to FIFO1), and a high level (a level where data is supplied to FIFO1). . The input control unit 15 changes the level to FIFO0_READY to notify the output control unit 16 that data output from the FIFO 0 is possible.
この通知を受けた出力制御部１６は、ＦＩＦＯ０内の各データを，格納順に出力させるための制御（ＣＬＫ２に同期した制御）をマルチプレクサ１３に対して行い、ＦＩＦＯ０内の全データの出力が終了した際には、その旨を入力制御部１５に通知するために、FIFO0_ENDのレベルに変化させる。 Upon receiving this notification, the output control unit 16 performs control (control synchronized with CLK2) for outputting each data in the FIFO0 in the order of storage, and the output of all the data in the FIFO0 is completed. At this time, in order to notify the input control unit 15 to that effect, the level is changed to the level of FIFO0_END.
また、上記したように各種制御信号のレベルを変化させた入力制御部１５は、CLK1のカウントを開始する。そして、入力制御部１５は、カウント結果が４となった際（ＦＩＦＯ１の各レジスタにデータが記憶された際）には、アンドゲート１４０への制御信号，アンドゲート１４１への制御信号、セレクタ１１への制御信号を、それぞれ、ハイレベル，ローレベル、ローレベルに変化させる。また、入力制御部１５は、ＦＩＦＯ１からのデータ出力が可能であることを出力制御部１６に通知するために、FIFO1_READYのレベルに変化させる。この通知を受けた出力制御部１６は、ＦＩＦＯ０からのデータ出力が可能であることが通知された場合と同様に、ＦＩＦＯ１内の各データを，格納順に出力させるための制御をマルチプレクサ１３に対して行い、ＦＩＦＯ１内の全データの出力が終了した際には、その旨を入力制御部１５に通知するためにFIFO0_ENDのレベルに変化させる。 Further, as described above, the input control unit 15 that has changed the levels of the various control signals starts counting CLK1. Then, the input control unit 15, count result when became 4 (when the data is stored in each register FIFO1), the control signal to the AND gate 14 0, the control signal to the AND gate 14 1, Control signals to the selector 11 are changed to a high level, a low level, and a low level, respectively. Further, the input control unit 15 changes the level to FIFO1_READY to notify the output control unit 16 that data output from the FIFO 1 is possible. Upon receiving this notification, the output control unit 16 controls the multiplexer 13 to output the data in the FIFO 1 in the order of storage, in the same way as when it is notified that the data output from the FIFO 0 is possible. When the output of all the data in the FIFO 1 is completed, the level is changed to the FIFO0_END level to notify the input control unit 15 to that effect.
入力制御部１５，出力制御部１６は、DATA_ENABLEが入力されている間は、上記のような動作を繰り返す回路となっている。なお、入力制御部１５は、DATA_ENABLEの入力が停止された（DATA_ENABLEがローレベルに変化した）際に、アンドゲート１４０への制御信号，アンドゲート１４１への制御信号，セレクタ１１への制御信号が、全てローレベルとなっている状態（DATA_ENABLEが入力されるのを待機している状態）に移行する回路となっている。 The input control unit 15 and the output control unit 16 are circuits that repeat the above operation while DATA_ENABLE is input. The input control unit 15, upon input of DATA_ENABLE is stopped (DATA_ENABLE changes to the low level), the control signal to the AND gate 14 0, the control signal to the AND gate 14 1, the control of the selector 11 This is a circuit that shifts to a state where all signals are at a low level (a state waiting for the input of DATA_ENABLE).
以上の説明から明らかなように、本実施形態に係る半導体集積回路１０は、８段のＦＩＦＯメモリとしての機能を有する回路であるにも拘わらず、その動作時（データの格納時）に、４個のレジスタだけ（いずれか一方のＦＩＦＯだけ）にクロックが供給される回路となっている。従って、この半導体集積回路１０を用いれば、８段のＦＩＦＯメモリとしての機能を有する従来の回路（その動作時に、８個のレジスタにクロックが供給される回路）を用いた場合よりも、消費電力が少ない装置を実現できることになる。 As is clear from the above description, the semiconductor integrated circuit 10 according to the present embodiment is a circuit having a function as an 8-stage FIFO memory, but at the time of its operation (when data is stored), 4 In this circuit, the clock is supplied to only one register (only one of the FIFOs). Therefore, when this semiconductor integrated circuit 10 is used, power consumption is higher than when a conventional circuit having a function as an eight-stage FIFO memory (a circuit in which clocks are supplied to eight registers during its operation) is used. Therefore, it is possible to realize a device with less.
《第２実施形態》
図２に示してあるように、本発明の第２実施形態に係る半導体集積回路２０は、セレクタ２１，第０ＦＩＦＯ２２０，第１ＦＩＦＯ２２１，マルチプレクサ２３，アンドゲート２４００〜２４０３及び２４１０〜２４１３，入力制御部２５及び出力制御部２６を備えた回路である。
<< Second Embodiment >>
As shown in FIG. 2, the semiconductor integrated circuit 20 according to the second embodiment of the present invention includes a selector 21, a 0th FIFO 22 0 , a 1st FIFO 22 1 , a multiplexer 23, and AND gates 24 00 to 24 03 and 24 10 to 24 13 , a circuit including an input control unit 25 and an output control unit 26.
この半導体集積回路２０が備えるセレクタ２１，第０ＦＩＦＯ２２０（以下、ＦＩＦＯ０と表記する），第１ＦＩＦＯ２２１（以下、ＦＩＦＯ１と表記する），マルチプレクサ２３，出力制御部２６は、それぞれ、第１実施形態に係る半導体集積回路１０が備えるセレクタ１１，第０ＦＩＦＯ１２０，第１ＦＩＦＯ１２１，マルチプレクサ１３，出力制御部１６と同じ回路である。 The selector 21, the 0th FIFO 22 0 (hereinafter referred to as FIFO 0 ), the 1st FIFO 22 1 (hereinafter referred to as FIFO 1 ), the multiplexer 23, and the output control unit 26 included in the semiconductor integrated circuit 20 are respectively in the first embodiment. This is the same circuit as the selector 11, 0th FIFO 12 0 , 1st FIFO 12 1 , multiplexer 13, and output control unit 16 included in the semiconductor integrated circuit 10.
アンドゲート２４ＸＹ（Ｘ＝０or１；Ｙ＝０〜３）は、ＦＩＦＯＸ内の特定のレジスタに、GXY_CLK1を供給するための回路である。図から明らかなように、アンドゲート２４ＸＹは、入力制御部１５からハイレベルの信号が入力されている場合にのみ、GXY_CLK1をＦＩＦＯＸ内の特定のレジスタに供給する（CLK1をGXY_CLK1として出力する）回路となっている。 The AND gate 24 XY (X = 0or1; Y = 0 to 3) is a circuit for supplying GXY_CLK1 to a specific register in the FIFOX. As is apparent from the figure, the AND gate 24 XY from the input control unit 15 only when the high level signal is input, (outputs the CLK1 as GXY_CLK1) the GXY_CLK1 supplied to a particular register in the FIFOX It is a circuit.
入力制御部２５は、以下のような機能を有する回路である。 The input control unit 25 is a circuit having the following functions.
ＦＩＦＯ０／１へのデータの格納時、入力制御部２５には、DATA_ENABLEとDATA_SIZEとが入力される。ここで、DATA_SIZEとは、ＦＩＦＯ０／１へ一時記憶すべきデータの総数を示すデータ（信号）のことである。 When data is stored in the FIFO 0/1, DATA_ENABLE and DATA_SIZE are input to the input control unit 25. Here, DATA_SIZE is data (signal) indicating the total number of data to be temporarily stored in FIFO 0/1.
DATA_ENABLE及びDATA_SIZEが入力されると、入力制御部２５は、DATA_SIZEを内部に記憶し、そのDATA_SIZEが４以上であった場合には、ＦＩＦＯ０と接続されている４個のアンドゲート２４００〜２４０３への制御信号をハイレベルに変化させる処理を行う。一方、DATA_SIZEが４未満であった場合、入力制御部２５は、ＦＩＦＯ０内の先頭側の，DATA_SIZEと等しい数のレジスタに接続されている各アンドゲート２４への制御信号をハイレベルに変化させる処理を行う。次いで、入力制御部２５は、CLK1をカウントする処理と、内部に記憶しているDATA_SIZEの値を，CLK1に同期した形で“１”ずつ減少させていく処理とを開始する。 When DATA_ENABLE and DATA_SIZE are input, the input control unit 25 stores DATA_SIZE therein, and when the DATA_SIZE is 4 or more, four AND gates 24 00 to 24 03 connected to the FIFO 0. A process for changing the control signal to the high level is performed. On the other hand, when DATA_SIZE is less than 4, the input control unit 25 changes the control signal to each AND gate 24 connected to the number of registers equal to DATA_SIZE on the head side in FIFO 0 to high level. I do. Next, the input control unit 25 starts a process of counting CLK1 and a process of decreasing the value of DATA_SIZE stored therein by “1” in a manner synchronized with CLK1.
そして、入力制御部２５は、内部に記憶しているDATA_SIZEが“０”ではない状態でCLK1のカウント結果が４となった場合には、ＦＩＦＯ０と接続されている４個のアンドゲート２４００〜２４０３への制御信号をローレベルに変化させる処理と、ＦＩＦＯ０からのデータ出力が可能であることを出力制御部１６に通知するための処理（FIFO0_READYのレベルに変化させる処理）とを行う。さらに、入力制御部は、内部に記憶しているDATA_SIZEが４以上であった場合には、ＦＩＦＯ１と接続されている４個のアンドゲート２４１０〜２４１３への制御信号をハイレベルに変化させ、DATA_SIZEが４未満であった場合には、ＦＩＦＯ１内の先頭側の，DATA_SIZEと等しい数のレジスタに接続されている各アンドゲート２４への制御信号をハイレベルに変化させる処理，セレクタ２１への制御信号をハイレベルに変化させる処理も、行う。
When the count result of CLK1 becomes 4 when the DATA_SIZE stored therein is not “0”, the input control unit 25 has four AND gates 24 00 to 24 00 connected to the FIFO 0. a process for changing the control signal to 24 03 to a low level, and a process for notifying the output control unit 16 that the data output is possible from FIFO0 (process of changing the level of FIFO0_READY) performed. Further, when the DATA_SIZE stored therein is 4 or more, the input control unit changes the control signals to the four AND gates 24 10 to 24 13 connected to the FIFO 1 to a high level. When DATA_SIZE is less than 4, processing for changing the control signal to each AND gate 24 connected to the number of registers equal to DATA_SIZE on the first side in FIFO 1 to high level, A process of changing the control signal to a high level is also performed.
入力制御部２５は、DATA_SIZEが“０”ではない状態では、このような動作を繰り返す回路となっている。また、入力制御部２５は、CLK1のカウント結果が４となる前に，内部に記憶しているDATA_SIZEが“０”となった場合には、ハイレベルにしていた各アンドゲート２４への制御信号をローレベルに変化させる処理と、ＦＩＦＯ０或いはＦＩＦＯ１からのデータ出力が可能であることを出力制御部２６に通知するための処理（FIFO0_READY或いはFIFO1_READYのレベルに変化させる処理）とを行ってから、DATA_ENABLE等が入力されるのを待機している状態に移行する回路ともなっている。 The input control unit 25 is a circuit that repeats such an operation when DATA_SIZE is not “0”. Further, when the DATA_SIZE stored therein becomes “0” before the count result of CLK1 becomes 4, the input control unit 25 controls the control signal to each AND gate 24 that has been set to the high level. DATA_ENABLE after performing processing to change the signal to low level and processing to notify the output control unit 26 that data output from FIFO0 or FIFO1 is possible (processing to change to FIFO0_READY or FIFO1_READY level) It is also a circuit that shifts to a state waiting for the input of.
以上の説明から明らかなように、第２実施形態に係る半導体集積回路２０は、８段のＦＩＦＯメモリとしての機能を有する回路であるにも拘わらず、その動作時（データの格納時）に、４個以下のレジスタだけにクロックが供給される回路となっている。従って、この半導体集積回路２０を用いれば、８段のＦＩＦＯメモリとしての機能を有する従来の回路（その動作時に、８個のレジスタにクロックが供給される回路）や半導体集積回路１０を用いた場合よりも、消費電力が少ない装置を実現できることになる。 As is clear from the above description, the semiconductor integrated circuit 20 according to the second embodiment is a circuit having a function as an 8-stage FIFO memory, but at the time of operation (during data storage), In this circuit, only four or less registers are supplied with a clock. Therefore, when this semiconductor integrated circuit 20 is used, a conventional circuit having a function as an eight-stage FIFO memory (a circuit in which clocks are supplied to eight registers during its operation) or the semiconductor integrated circuit 10 is used. As a result, an apparatus with less power consumption can be realized.
《変形形態》
上記した半導体集積回路１０，２０は、各種の変形を行うことが出来る。例えば、半導体集積回路１０，２０は、４段のＦＩＦＯ（シフトレジスタ）を、２個、備えたものであったが、半導体集積回路１０，２０を、各ＦＩＦＯ（シフトレジスタ）の段数やＦＩＦＯの個数が，４や２ではない回路（Ｍ段のＦＩＦＯを、Ｎ個、備えた回路）に変形することが出来る。また、ＦＩＦＯは、クロックを供給しない限りデータを取り込まないので、ＦＩＦＯ０／１に、セレクタ１１，２１を介さずにデータが供給される回路に、半導体集積回路１０，２０を変形することも出来る。
<Deformation>
The semiconductor integrated circuits 10 and 20 described above can be variously modified. For example, the semiconductor integrated circuits 10 and 20 are provided with two four-stage FIFOs (shift registers). However, the semiconductor integrated circuits 10 and 20 are provided with the number of FIFOs (shift registers) or the number of FIFOs. The circuit can be transformed into a circuit whose number is not 4 or 2 (a circuit provided with N M-stage FIFOs). Since the FIFO does not capture data unless a clock is supplied, the semiconductor integrated circuits 10 and 20 can be modified into a circuit in which data is supplied to the FIFO 0/1 without passing through the selectors 11 and 21.
１０，２０ 半導体集積回路、 １１，２１ セレクタ、 １２，２２ ＦＩＦＯ、
１３，２３ マルチプレクサ、 １４，２４ アンドゲート、
１５，２５ 入力制御部、 １６，２６ 出力制御部
10, 20 semiconductor integrated circuit, 11, 21 selector, 12, 22 FIFO,
13,23 multiplexer, 14,24 AND gate,
15, 25 Input control unit, 16, 26 Output control unit
Claims (1)
Ｎ個のシフトレジスタと、
一時記憶すべきデータを，前記Ｎ個のシフトレジスタのそれぞれに供給するためのデータ供給回路と、
前記Ｎ個のシフトレジスタの中の１個のシフトレジスタのみに，そのシフトレジスタを動作させるためのクロックを供給する回路であると共に、クロックを供給しているシフトレジスタの全レジスタにデータが記憶されたときに、クロックを供給するシフトレジスタを変更する回路であるクロック供給回路と、
前記Ｎ個のシフトレジスタ内に記憶されている各データを、各シフトレジスタへの記憶順通りに出力する機能を有するデータ出力回路と、
を、備え
前記クロック供給回路が、各シフトレジスタを構成している先頭側の任意数のレジスタにクロックを供給可能な回路であると共に、前記シフトレジスタに記憶すべきデータ数がそのシフトレジスタを構成しているレジスタの数より小さい場合に、各シフトレジスタの先頭側の，そのシフトレジスタに記憶すべきデータ数と等しい数のレジスタだけにクロックを供給する回路である、
ことを特徴とする半導体集積回路。 A semiconductor integrated circuit having a function as a FIFO memory,
N shift registers;
A data supply circuit for supplying data to be temporarily stored to each of the N shift registers;
This is a circuit for supplying a clock for operating the shift register to only one shift register among the N shift registers, and the data is stored in all the registers of the shift register supplying the clock. A clock supply circuit that is a circuit for changing a shift register that supplies a clock,
A data output circuit having a function of outputting each data stored in the N shift registers in the order of storage to each shift register;
The clock supply circuit is a circuit capable of supplying a clock to an arbitrary number of registers on the head side constituting each shift register, and the number of data to be stored in the shift register constitutes the shift register. This is a circuit that supplies a clock to only the number of registers equal to the number of data to be stored in the shift register on the head side of each shift register when the number of registers is smaller than
A semiconductor integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005294623A JP4894218B2 (en) | 2005-10-07 | 2005-10-07 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007102973A JP2007102973A (en) | 2007-04-19 |
| JP4894218B2 true JP4894218B2 (en) | 2012-03-14 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005294623A Expired - Fee Related JP4894218B2 (en) | 2005-10-07 | 2005-10-07 | Semiconductor integrated circuit |
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| JP (1) | JP4894218B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014164788A (en) * | 2013-02-27 | 2014-09-08 | Casio Comput Co Ltd | Semiconductor storage device |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57158095A (en) * | 1981-03-25 | 1982-09-29 | Seiko Instr & Electronics Ltd | Shift register circuit |
| JPH0789143B2 (en) * | 1988-12-08 | 1995-09-27 | 日本電気株式会社 | Semiconductor integrated circuit device |
| JPH02260300A (en) * | 1989-03-31 | 1990-10-23 | Nec Corp | Shift register |
| JPH0789959B2 (en) * | 1989-07-18 | 1995-10-04 | 株式会社島津製作所 | Oligonucleotide for detecting C. perfringens and detection method using the same |
| JPH05325584A (en) * | 1992-05-21 | 1993-12-10 | Fujitsu Ltd | Multistage shift register |
| JPH0757492A (en) * | 1993-08-12 | 1995-03-03 | Seiko Epson Corp | Data shifting circuit |
| JPH07248741A (en) * | 1994-03-09 | 1995-09-26 | New Japan Radio Co Ltd | Data shift circuit |
| JPH09182004A (en) * | 1995-12-21 | 1997-07-11 | Sharp Corp | Scanning circuit and image display device |
| JP3856316B2 (en) * | 1996-05-23 | 2006-12-13 | シャープ株式会社 | Shift register circuit and image display device |
| JP3325780B2 (en) * | 1996-08-30 | 2002-09-17 | シャープ株式会社 | Shift register circuit and image display device |
| JP3385301B2 (en) * | 1997-04-23 | 2003-03-10 | シャープ株式会社 | Data signal line drive circuit and image display device |
| JP3744285B2 (en) * | 1999-10-29 | 2006-02-08 | 日本電気株式会社 | Shift register and control method thereof |
-
2005
- 2005-10-07 JP JP2005294623A patent/JP4894218B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007102973A (en) | 2007-04-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071121 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20071207 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080605 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110524 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110615 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110913 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111110 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111129 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111212 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150106 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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|
| LAPS | Cancellation because of no payment of annual fees |