JP4894141B2

JP4894141B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4894141B2
Application number: JP2004356579A
Authority: JP
Inventors: 明彦大井
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-07-23
Filing date: 2004-12-09
Publication date: 2012-03-14
Anticipated expiration: 2024-12-09
Also published as: JP2006060184A

Description

この発明は、半導体装置の製造方法に関し、特にトレンチ内に絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造を有するトランジスタ等の半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device such as a transistor having a trench gate structure in which a gate electrode is embedded in a trench via an insulating film.

従来より、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチゲート構造を有するＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する電界効果トランジスタ）素子が作製されている。このトレンチゲート型ＭＯＳＦＥＴでは、最近の微細加工技術の進展によりセルピッチの縮小化が進み、図３４に示すデバイス構造のものが提案されている（例えば、特許文献１参照。）。図３４は、従来のトレンチゲート型ＭＯＳＦＥＴの素子活性部を横切る断面の構成を示す図である。図３４に示すように、ｎ^-エピタキシャル層２は、ｎ型シリコン基板１の上に設けられている。ｐウェル領域３は、ｎ^-エピタキシャル層２の表面領域に設けられている。そして、ｐウェル領域３よりも深いトレンチ４が形成されている。 Conventionally, in a power semiconductor element, a MOSFET (field effect transistor having a metal-oxide film-semiconductor structure) element having a trench gate structure has been manufactured in order to reduce the on-resistance of the element. In this trench gate type MOSFET, the cell pitch has been reduced due to the recent progress of microfabrication technology, and the device structure shown in FIG. 34 has been proposed (see, for example, Patent Document 1). FIG. 34 is a diagram showing a cross-sectional configuration across the element active portion of a conventional trench gate type MOSFET. As shown in FIG. 34, n ⁻ epitaxial layer 2 is provided on n-type silicon substrate 1. P well region 3 is provided in the surface region of n ⁻ epitaxial layer 2. A trench 4 deeper than the p well region 3 is formed.

ｎソース領域５は、トレンチ４の側壁に沿ってｐウェル領域３の表面領域に設けられている。また、ｐウェル領域３に対する高濃度のｐ⁺コンタクト領域６がｐウェル領域３の表面領域に設けられている。ゲート酸化膜７は、トレンチ４の内周面に沿って設けられている。トレンチ４のゲート酸化膜７の内側部分は、ポリシリコンよりなるゲート電極８で埋め込まれている。表面に設けられたアルミニウムよりなるソース電極９は、ｎソース領域５とｐ⁺コンタクト領域６の両方に接触している。ソース電極９とゲート電極８とは、トレンチ４の上半部内に設けられたシリコン酸化膜よりなる層間絶縁膜１０により、絶縁されている。なお、ｎ型シリコン基板１の裏面には、図示省略したドレイン電極が設けられている。 The n source region 5 is provided in the surface region of the p well region 3 along the side wall of the trench 4. A high concentration p ⁺ contact region 6 for the p well region 3 is provided in the surface region of the p well region 3. The gate oxide film 7 is provided along the inner peripheral surface of the trench 4. An inner portion of the gate oxide film 7 of the trench 4 is buried with a gate electrode 8 made of polysilicon. The source electrode 9 made of aluminum provided on the surface is in contact with both the n source region 5 and the p ⁺ contact region 6. The source electrode 9 and the gate electrode 8 are insulated by an interlayer insulating film 10 made of a silicon oxide film provided in the upper half of the trench 4. A drain electrode (not shown) is provided on the back surface of the n-type silicon substrate 1.

図３４に示す構成のトレンチゲート型ＭＯＳＦＥＴ素子は、以下のようにして作製される。まず、ｎ型シリコン基板１上にｎ^-エピタキシャル層２をエピタキシャル成長させる。このエピタキシャル基板の表面に酸化膜を形成し、その酸化膜を介してｎ^-エピタキシャル層２にｐ型のドーパントをイオン注入する。そして、注入されたドーパントを拡散させて、ｐウェル領域３を形成する。ついで、エピタキシャル基板の表面を覆う酸化膜をフォトリソグラフィーでパターニングして、マスク（マスク酸化膜）を形成する。そして、トレンチエッチングを行い、ｎ^-エピタキシャル層２に達するトレンチ４を形成する。 The trench gate type MOSFET device having the configuration shown in FIG. 34 is manufactured as follows. First, the n ⁻ epitaxial layer 2 is epitaxially grown on the n-type silicon substrate 1. An oxide film is formed on the surface of this epitaxial substrate, and p-type dopant is ion-implanted into n ⁻ epitaxial layer 2 through the oxide film. Then, the implanted dopant is diffused to form the p-well region 3. Next, an oxide film covering the surface of the epitaxial substrate is patterned by photolithography to form a mask (mask oxide film). Then, trench etching is performed to form a trench 4 reaching the n ⁻ epitaxial layer 2.

その後、トレンチ４内に残留するシリコン酸化膜系ポリマーとマスク酸化膜をＨＦ（フッ酸）系のエッチング液を用いてエッチングする。ついで、エッチングによるダメージ層を除去するために、ソフトエッチングと犠牲酸化を行う。犠牲酸化膜とマスク酸化膜を除去した後に、ゲート酸化膜７を形成する。ついで、エピタキシャル基板の表面にポリシリコンを堆積し、トレンチ４をポリシリコンで埋める。そして、エピタキシャル基板の表面上のポリシリコンをエッチングして、ゲート電極８を形成する。ついで、ｎソース領域５を設けるためのパターニングを行い、ｎ型のドーパントをイオン注入して拡散させる。 Thereafter, the silicon oxide film polymer and the mask oxide film remaining in the trench 4 are etched using an HF (hydrofluoric acid) etching solution. Next, soft etching and sacrificial oxidation are performed to remove the damaged layer due to etching. After removing the sacrificial oxide film and the mask oxide film, a gate oxide film 7 is formed. Next, polysilicon is deposited on the surface of the epitaxial substrate, and the trench 4 is filled with polysilicon. Then, the polysilicon on the surface of the epitaxial substrate is etched to form the gate electrode 8. Next, patterning for providing the n source region 5 is performed, and an n-type dopant is ion-implanted and diffused.

ついで、ゲート電極８とｎソース領域５とを絶縁するためのシリコン酸化膜を堆積し、シリコン酸化膜のエッチバックを行って、トレンチ４内に層間絶縁膜１０を埋め込む。その後、シリコン表面が露出するまで、素子活性部のメサ部をドライエッチングする。そして、ｎソース領域５とｐウェル領域３とソース電極９とのｐ⁺コンタクト領域６を形成するためのパターニングをそれぞれ行ない、ｐ型のドーパントのイオン注入を行う。その後、熱処理を行って、注入されたドーパントを活性化させる。ついで、ソース電極９を形成する。また、図示しないドレイン電極を形成する。 Next, a silicon oxide film for insulating the gate electrode 8 and the n source region 5 is deposited, and the silicon oxide film is etched back to bury the interlayer insulating film 10 in the trench 4. Thereafter, the mesa portion of the element active portion is dry etched until the silicon surface is exposed. Then, patterning for forming the p ⁺ contact region 6 of the n source region 5, the p well region 3, and the source electrode 9 is performed, and ion implantation of a p-type dopant is performed. Thereafter, heat treatment is performed to activate the implanted dopant. Next, the source electrode 9 is formed. Further, a drain electrode (not shown) is formed.

また、半導体基板表面にトレンチ素子分離領域を形成する際に、化学的機械研磨（ＣＭＰ）プロセスにより絶縁膜を研磨する方法が公知である（例えば、特許文献２参照。）。特許文献２には、半導体基板表面に第１の絶縁膜と耐酸化性のある第２の絶縁膜とをこの順に積層しパターニングする工程と、第２の絶縁膜パターンをエッチングマスクにして半導体基板をドライエッチングし溝を形成する工程と、第２の絶縁膜パターンを酸化マスクにして半導体基板を熱酸化し溝の内壁に酸化膜を形成する工程と、熱酸化工程において第２の絶縁膜表面に形成される改質層をフッ素含有の中性ラジカルで除去する工程と、改質層を除去した後、第２の絶縁膜表面を所定の膜厚量エッチングする工程と、第２の絶縁膜表面のエッチング後に溝を充填するように全面に埋込み絶縁膜を堆積させ第２の絶縁膜を研磨ストッパとして埋込み絶縁膜を化学的機械研磨し溝埋込み絶縁体物を形成する工程と、を含む方法が開示されている。 Also, a method of polishing an insulating film by a chemical mechanical polishing (CMP) process when forming a trench element isolation region on the surface of a semiconductor substrate is known (see, for example, Patent Document 2). Patent Document 2 discloses a step of laminating and patterning a first insulating film and an oxidation-resistant second insulating film in this order on the surface of a semiconductor substrate, and a semiconductor substrate using the second insulating film pattern as an etching mask. Forming a groove by dry etching, thermally oxidizing the semiconductor substrate using the second insulating film pattern as an oxidation mask to form an oxide film on the inner wall of the groove, and a surface of the second insulating film in the thermal oxidation process Removing the modified layer formed in the step with a fluorine-containing neutral radical, removing the modified layer, and then etching the surface of the second insulating film by a predetermined thickness, and the second insulating film And a step of depositing a buried insulating film over the entire surface so as to fill the groove after etching the surface, and chemically mechanically polishing the buried insulating film using the second insulating film as a polishing stopper to form a groove-filled insulator. Is disclosed .

さらに、縦型パワーＭＯＳＦＥＴの製造方法において、トレンチ内に埋め込まれた絶縁膜を化学的機械研磨プロセスにより研磨する方法が公知である（例えば、特許文献３参照。）。特許文献３には、トレンチに埋め込まれるポリシリコンなどのゲート電極をシリコンなどの半導体基板主面から所定の深さだけ後退させ、この所定の深さをトレンチ端部からゲート絶縁膜の終端部までの距離より長くし、さらに、そのトレンチ内にリフロー性のある絶縁膜を埋め込み、トレンチの直上部のみに絶縁膜が残るようにドライエッチングもしくは異方性エッチングもしくは化学的機械研磨処理を行ったあとに絶縁膜をリフローさせ、その後ソース領域およびベース領域に電気的に接続されるソース電極およびドレイン電極となるメタルを形成する方法が開示されている。 Furthermore, a method for polishing an insulating film embedded in a trench by a chemical mechanical polishing process is known as a method for manufacturing a vertical power MOSFET (see, for example, Patent Document 3). In Patent Document 3, a gate electrode such as polysilicon embedded in a trench is retracted by a predetermined depth from a main surface of a semiconductor substrate such as silicon, and this predetermined depth is extended from the end of the trench to the end of the gate insulating film. After performing a dry etching, anisotropic etching or chemical mechanical polishing process so that an insulating film having a reflow property is buried in the trench and the insulating film remains only immediately above the trench. Discloses a method of forming a metal to be a source electrode and a drain electrode which are reflowed in an insulating film and then electrically connected to a source region and a base region.

特開２０００−２５２４６８号公報JP 2000-252468 A 特開２００２−１１０７８２号公報JP 2002-110782 A 特開２００２−２８０５５３号公報JP 2002-280553 A

しかしながら、図３４に示すトレンチゲート型ＭＯＳＦＥＴの製造方法は、横方向（素子の深さ方向に垂直な方向）の微細化、すなわちセルピッチの微細化には適しているが、深さ方向の微細化に対しては、以下のような問題点がある。すなわち、トレンチ４内でのゲート電極８の落ち込み量（以下、ゲート落ち込み量ｔｐとする）が大きくなるため、ｐウェル領域３とｎ^-エピタキシャル層２との接合位置が深くなり、精度よくチャネル長を制御することが難しい。ここで、ゲート落ち込み量ｔｐについて考察すると、ゲート落ち込み量ｔｐは以下の要因で決定される。 However, the trench gate type MOSFET manufacturing method shown in FIG. 34 is suitable for miniaturization in the lateral direction (direction perpendicular to the depth direction of the element), that is, miniaturization of the cell pitch. Have the following problems. That is, since the amount of gate electrode 8 falling in trench 4 (hereinafter referred to as gate depression amount tp) increases, the junction position between p well region 3 and n ⁻ epitaxial layer 2 becomes deep, and the channel length is accurately determined. Difficult to control. Here, considering the gate drop amount tp, the gate drop amount tp is determined by the following factors.

ゲート電極８とソース電極９とを絶縁するための層間絶縁膜１０は、エッチバックによりトレンチ４の上部に埋め込まれる。そのエッチバックにより、図３４に示すように、トレンチ４内で層間絶縁膜１０の中央部が落ち込むため、トレンチ４の中央部で層間絶縁膜１０が薄くなる。その一方で、ゲート電極８とソース電極９との絶縁性を確保するためには、層間絶縁膜１０を一定の厚さ（ｔｂとする）以上にする必要がある。 An interlayer insulating film 10 for insulating the gate electrode 8 and the source electrode 9 is buried above the trench 4 by etch back. Due to the etch back, as shown in FIG. 34, the central portion of the interlayer insulating film 10 falls in the trench 4, so that the interlayer insulating film 10 becomes thin in the central portion of the trench 4. On the other hand, in order to ensure the insulation between the gate electrode 8 and the source electrode 9, the interlayer insulating film 10 needs to have a certain thickness (tb) or more.

つまり、トレンチ４の中央部の、層間絶縁膜１０が落ち込んで薄くなっている箇所において、層間絶縁膜１０の厚さが一定の厚さｔｂ以上になっている必要がある。従って、ゲート落ち込み量ｔｐは、層間絶縁膜１０の落ち込み量と層間絶縁膜１０の一定の厚さｔｂを足した値となる。ただし、エッチングのばらつきによってゲート電極８と層間絶縁膜１０の落ち込み量がウエハー面内で分布するので、ゲート電極８については最小の落ち込み量を基準とし、一方、層間絶縁膜１０については最大の落ち込み量を基準とする。 In other words, the thickness of the interlayer insulating film 10 needs to be equal to or greater than a certain thickness tb at the central portion of the trench 4 where the interlayer insulating film 10 is lowered and thinned. Accordingly, the gate drop amount tp is a value obtained by adding the drop amount of the interlayer insulating film 10 and the constant thickness tb of the interlayer insulating film 10. However, since the amount of sagging between the gate electrode 8 and the interlayer insulating film 10 is distributed in the wafer plane due to etching variations, the gate electrode 8 is based on the minimum sagging amount, while the thickness of the interlayer insulating film 10 is the maximum sagging. Based on quantity.

また、層間絶縁膜１０はトレンチ４内に埋め込まれるため、層間絶縁膜１０の表面形状は凸凹状になる。例えば、トレンチ４内に層間絶縁膜１０としてＢＰＳＧを埋め込んだ後にリフローした形状を図３５に示す。図３５に示すような形状であると、層間絶縁膜１０の落ち込み量がさらに大きくなるため、ゲート落ち込み量ｔｐを大きくする必要がある。以上、考察した通り、従来の製造方法において素子の深さ方向の微細化を妨げる主な要因は、ゲート電極８のエッチバック量のウエハー面内ばらつきと、埋め込み層間絶縁膜１０の平坦性と、層間絶縁膜１０のエッチバック量の面内分布の３つである。 Further, since the interlayer insulating film 10 is embedded in the trench 4, the surface shape of the interlayer insulating film 10 becomes uneven. For example, FIG. 35 shows a reflow shape after BPSG is buried as the interlayer insulating film 10 in the trench 4. When the shape is as shown in FIG. 35, the amount of drop of the interlayer insulating film 10 is further increased, so that the gate drop amount tp needs to be increased. As discussed above, the main factors hindering the miniaturization of the element in the depth direction in the conventional manufacturing method are the in-wafer variation in the etch back amount of the gate electrode 8, the flatness of the buried interlayer insulating film 10, and There are three in-plane distributions of the etch back amount of the interlayer insulating film 10.

この発明は、上述した従来技術による問題点を解消するため、トレンチ内に埋め込まれる層間絶縁膜のエッチングに化学的機械研磨プロセスを用いることによって、層間絶縁膜の平坦性が低くても、トレンチ内での層間絶縁膜の落ち込み量を極めて小さくすることができる半導体装置の製造方法を提供することを目的とする。 In order to solve the above-described problems caused by the prior art, the present invention uses a chemical mechanical polishing process for etching an interlayer insulating film embedded in the trench, so that even if the flatness of the interlayer insulating film is low, An object of the present invention is to provide a method of manufacturing a semiconductor device that can reduce the amount of dropping of an interlayer insulating film in the semiconductor device.

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型シリコン基板の主面に、素子外周部のフィールド酸化膜を形成する工程と、前記フィールド酸化膜に囲まれる素子活性部の、前記主面側の領域に、第２導電型半導体領域を形成する工程と、素子活性部内に前記第２導電型半導体領域を貫通するトレンチを形成する工程と、前記トレンチの内側に酸化膜を形成する工程と、素子活性部および素子外周部にポリシリコンを堆積して、前記トレンチ内の前記酸化膜の内側領域をポリシリコン膜で埋める工程と、素子活性部において前記ポリシリコン膜が前記主面よりも下になるまで、前記ポリシリコン膜をエッチバックする工程と、少なくとも、エッチバック後に前記フィールド酸化膜上に残った前記ポリシリコン膜、またはエッチバック後に前記フィールド酸化膜上に残った前記ポリシリコン膜の表面の酸化膜の上に、シリコン窒化膜を形成する工程と、前記シリコン窒化膜上に絶縁膜を形成する工程と、化学的機械研磨法により前記絶縁膜の表面を平坦化する工程と、素子活性部において前記絶縁膜が前記主面よりも下になるまで、平坦化された前記絶縁膜をエッチバックする工程と、を含むことを特徴とする。 To solve the above problems and achieve an object, a method of manufacturing a semiconductor device according to this invention, the main surface of the first conductivity type silicon substrate, forming a field oxide film of the element peripheral portion, wherein A step of forming a second conductive type semiconductor region in a region on the main surface side of an element active portion surrounded by a field oxide film; and a step of forming a trench penetrating the second conductive type semiconductor region in the element active portion A step of forming an oxide film inside the trench, a step of depositing polysilicon on an element active portion and an outer periphery of the device, and filling a region inside the oxide film in the trench with a polysilicon film, a device Etching back the polysilicon film until the polysilicon film is below the main surface in the active portion, and at least remaining on the field oxide film after the etch back Forming a silicon nitride film on the polysilicon film or an oxide film on the surface of the polysilicon film remaining on the field oxide film after the etch back; and forming an insulating film on the silicon nitride film A step of planarizing the surface of the insulating film by a chemical mechanical polishing method; and etching back the planarized insulating film until the insulating film is below the main surface in an element active portion. And a process.

この発明によれば、化学的機械研磨法により、ポリシリコン上の絶縁膜の表面が平坦化される。その際、フィールド酸化膜上のシリコン窒化膜が研磨ストッパーとなる。その後、その凹凸のない絶縁膜をシリコン基板の主面よりも低くなるまでエッチバックすることによって、トレンチ内での絶縁膜の落ち込み量を低減することができる。 According to inventions of this, by means of chemical mechanical polishing, the surface of the insulating film on polysilicon is planarized. At that time, the silicon nitride film on the field oxide film serves as a polishing stopper. Thereafter, the insulating film without unevenness is etched back until it becomes lower than the main surface of the silicon substrate, whereby the amount of the insulating film falling in the trench can be reduced.

また、この発明にかかる半導体装置の製造方法は、第１導電型シリコン基板の主面に、素子外周部のフィールド酸化膜を形成する工程と、前記フィールド酸化膜に囲まれる素子活性部の、前記主面側の領域に、第２導電型半導体領域を形成する工程と、素子活性部内に前記第２導電型半導体領域を貫通するトレンチを形成する工程と、前記トレンチの内側に酸化膜を形成する工程と、素子活性部および素子外周部にポリシリコンを堆積して、前記トレンチ内の前記酸化膜の内側領域をポリシリコン膜で埋める工程と、素子活性部において前記ポリシリコン膜が前記主面よりも下になるまで、前記ポリシリコン膜をエッチバックする工程と、ポリシリコン膜のエッチバック後、前記素子活性部および前記素子外周部に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の形成後に、素子全面にシリコン窒化膜を堆積する工程と、前記シリコン窒化膜上に第２の層間絶縁膜を形成する工程と、素子活性部において前記シリコン窒化膜が露出するまで、化学的機械研磨法により前記第２の層間絶縁膜を研磨する工程と、前記第２の層間絶縁膜を研磨することによって薄膜化した前記第２の層間絶縁膜の上部をレジストで被覆した後に、前記シリコン窒化膜および前記第１の層間絶縁膜をエッチングする工程と、を含むことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記ポリシリコン膜のエッチバック後、前記第１の層間絶縁膜を形成する前に、前記トレンチ側壁にイオン注入し当該トレンチ側壁に沿って第１導電型半導体領域を形成する工程をさらに含むことを特徴とする。 According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming a field oxide film on an outer periphery of an element on a main surface of a first conductivity type silicon substrate; and the element active portion surrounded by the field oxide film. Forming a second conductivity type semiconductor region in a region on the main surface side, forming a trench penetrating the second conductivity type semiconductor region in the element active portion, and forming an oxide film inside the trench A step of depositing polysilicon on the device active portion and the device outer peripheral portion and filling an inner region of the oxide film in the trench with a polysilicon film; and the polysilicon film in the device active portion from the main surface A step of etching back the polysilicon film until a lower level is formed, and after the polysilicon film is etched back, a first interlayer insulating film is formed on the device active portion and the device outer peripheral portion. A step of depositing a silicon nitride film over the entire surface of the device after forming the first interlayer insulating film; a step of forming a second interlayer insulating film on the silicon nitride film; and until the nitride film is exposed, chemical mechanical polishing and polishing the second interlayer insulating film by, the second interlayer insulating reducing the thickness forming a film by the polishing the second interlayer insulating film after coating the top of the membrane at Les resist, characterized in that it and a step of etching the silicon nitride film and the first interlayer insulating film. Further, in the semiconductor device according to the present invention, in the above-described invention, after the polysilicon film is etched back and before the first interlayer insulating film is formed, ions are implanted into the trench side wall along the trench side wall. The method further includes the step of forming a first conductivity type semiconductor region.

この発明によれば、化学的機械研磨法により、素子活性部においてシリコン窒化膜が露出するまで第２の層間絶縁膜の研磨を行うことによって、トレンチ内に埋め込まれた第２の層間絶縁膜の表面は、素子活性部におけるシリコン窒化膜の露出面と面一となる。従って、トレンチ内での第２の層間絶縁膜の落ち込みをなくすことができる。 According to inventions of this, by means of chemical mechanical polishing, by performing the polishing of the second interlayer insulating film until the silicon nitride film is exposed in the element active portion, a second interlayer insulating buried in the trenches The surface of the film is flush with the exposed surface of the silicon nitride film in the element active portion. Accordingly, it is possible to eliminate the drop of the second interlayer insulating film in the trench.

また、この発明にかかる半導体装置の製造方法は、シリコン基板の主面に、素子活性部に設けられる複数の活性部トレンチと、前記複数の活性部トレンチの長手方向の端部を互いに連結する連結部トレンチとを形成する工程と、前記活性部トレンチおよび前記連結部トレンチの内側に酸化膜を形成する工程と、前記活性部トレンチおよび前記連結部トレンチ内の前記酸化膜の内側領域の、前記主面よりも下の部分をポリシリコン膜で埋める工程と、前記ポリシリコン膜および前記主面の上に第１の絶縁膜およびシリコン窒化膜を順次堆積する工程と、前記シリコン窒化膜の上に第２の絶縁膜を堆積する工程と、化学的機械研磨法により前記第２の絶縁膜の表面を平坦化し、前記シリコン窒化膜が露出するまで、前記第２の絶縁膜を研磨する工程と、前記連結部トレンチ内のポリシリコン膜に接触する導電性材料よりなる配線を形成する工程と、を含み、前記配線を形成する工程は、前記シリコン窒化膜の、前記連結部トレンチの周囲の前記シリコン基板表面を覆う部分の一部をエッチングして、前記シリコン基板を露出させる工程と、熱酸化により、前記シリコン基板の露出部分にのみ選択的に厚い酸化膜を形成する工程と、前記連結部トレンチ内の前記第１の絶縁膜および前記シリコン窒化膜の、前記厚い酸化膜に隣接する部分を除去して、前記連結部トレンチ内の前記ポリシリコン膜の一部を露出させる工程と、導電性材料を堆積し、パターニングして、前記連結部トレンチ内のポリシリコン膜の露出部分に接触する配線を形成する工程と、を含むことを特徴とする。 Also, in the method of manufacturing a semiconductor device according to the present invention, a plurality of active portion trenches provided in the element active portion and a longitudinal end portion of the plurality of active portion trenches are connected to each other on the main surface of the silicon substrate. A step of forming a trench, a step of forming an oxide film inside the active portion trench and the connecting portion trench, and an inner region of the oxide film in the active portion trench and the connecting portion trench. A step of filling a portion below the surface with a polysilicon film, a step of sequentially depositing a first insulating film and a silicon nitride film on the polysilicon film and the main surface, and a step of depositing a first insulating film and a silicon nitride film on the silicon nitride film. And a step of polishing the second insulating film until the silicon nitride film is exposed by planarizing the surface of the second insulating film by a chemical mechanical polishing method. When the step of forming the connecting portion wiring made of a conductive material in contact with the polysilicon film in the trench, only including, the step of forming the wiring, the silicon nitride film, around the connection portion trench Etching a part of a portion covering the surface of the silicon substrate to expose the silicon substrate, forming a thick oxide film selectively only on the exposed portion of the silicon substrate by thermal oxidation, Removing a portion of the first insulating film and the silicon nitride film in the connecting portion trench adjacent to the thick oxide film to expose a part of the polysilicon film in the connecting portion trench; Depositing and patterning a conductive material to form a wiring in contact with the exposed portion of the polysilicon film in the connecting portion trench .

この発明によれば、化学的機械研磨法により、活性部トレンチおよび連結部トレンチの周囲のシリコン窒化膜が露出するまで第２の絶縁膜の研磨を行うことによって、活性部トレンチおよび連結部トレンチ内に埋め込まれた第２の絶縁膜の表面は、活性部トレンチおよび連結部トレンチの周囲におけるシリコン窒化膜の露出面と面一となる。従って、活性部トレンチおよび連結部トレンチ内での第２の絶縁膜の落ち込みをなくすことができる。また、シリコン基板の主面よりも低くなるように連結部トレンチ内に埋め込まれたポリシリコン膜から配線を引き出すことができる。 According to the present invention, the second insulating film is polished by chemical mechanical polishing until the silicon nitride film around the active portion trench and the connection portion trench is exposed, so that the inside of the active portion trench and the connection portion trench is obtained. The surface of the second insulating film embedded in the trench is flush with the exposed surface of the silicon nitride film around the active portion trench and the connecting portion trench. Accordingly, it is possible to eliminate the drop of the second insulating film in the active portion trench and the connecting portion trench. In addition, the wiring can be drawn from the polysilicon film embedded in the connecting portion trench so as to be lower than the main surface of the silicon substrate.

また、この発明にかかる半導体方法は、上述した発明において、前記活性部トレンチおよび前記連結部トレンチ内の前記酸化膜の内側領域を前記ポリシリコン膜で埋めた後、前記第１の絶縁膜および前記シリコン窒化膜を堆積する前に、前記活性部トレンチ側壁にイオン注入し当該活性部トレンチ側壁に沿って第１導電型半導体領域を形成する工程をさらに含むことを特徴とする。この発明によれば、シリコン基板の主面よりも低くなるように連結部トレンチ内に埋め込まれたポリシリコン膜から配線を引き出すことができる。 Also, the semiconductor process according to the present invention, in the invention described above, after the inner area of the oxide film of the active portion trench and the connecting portion in the trench was filled with the polysilicon film, the first insulating film and Before depositing the silicon nitride film, the method further includes a step of ion-implanting the sidewall of the active portion trench to form a first conductivity type semiconductor region along the sidewall of the active portion trench. According to the present invention, the wiring can be drawn from the polysilicon film embedded in the connecting portion trench so as to be lower than the main surface of the silicon substrate.

また、この発明にかかる半導体装置の製造方法は、第１導電型シリコン基板の主面に、素子外周部に沿って第１のトレンチを形成する工程と、少なくとも前記第１のトレンチ内にフィールド酸化膜を形成する工程と、素子活性部の前記主面側の領域と素子外周部のガードリングとなる領域に、第２導電型半導体領域を形成する工程と、素子活性部内に前記第１のトレンチよりも深く、かつ前記第１のトレンチに接続する第２のトレンチを形成する工程と、前記第１のトレンチおよび前記第２のトレンチの内側に酸化膜を形成する工程と、素子活性部および素子外周部にポリシリコンを堆積して、前記第１のトレンチおよび前記第２のトレンチ内の前記酸化膜の内側領域をポリシリコン膜で埋める工程と、素子活性部において前記ポリシリコン膜が前記主面よりも下になるまで、前記ポリシリコン膜をエッチバックする工程と、ポリシリコン膜のエッチバック後、素子全面にシリコン窒化膜を堆積する工程と、前記シリコン窒化膜上に絶縁膜を形成する工程と、化学的機械研磨法により前記シリコン窒化膜上の前記絶縁膜を研磨して平坦にする工程と、を含むことを特徴とする。 A method of manufacturing a semiconductor device according to this invention, the field on the main surface of the first conductivity type silicon substrate, forming a first trench along the element peripheral portion, at least the first trench A step of forming an oxide film, a step of forming a second conductivity type semiconductor region in a region on the main surface side of the device active portion and a region to be a guard ring of the device outer peripheral portion, and the first active region in the device active portion. Forming a second trench deeper than the trench and connected to the first trench; forming an oxide film inside the first trench and the second trench; and an element active portion; Depositing polysilicon on the outer periphery of the device and filling the inner region of the oxide film in the first trench and the second trench with a polysilicon film; and A step of etching back the polysilicon film until the thickness is lower than the main surface, a step of depositing a silicon nitride film on the entire surface of the device after the etch back of the polysilicon film, and an insulating film on the silicon nitride film And a step of polishing and flattening the insulating film on the silicon nitride film by a chemical mechanical polishing method.

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１のトレンチの深さは、前記第２のトレンチの幅よりも浅いことを特徴とする。上述した発明によれば、化学的機械研磨法により、シリコン窒化膜上の絶縁膜の表面が平坦になるので、平坦性の低い絶縁膜を用いても、トレンチ内での絶縁膜の落ち込み量を低減することができる。 A method of manufacturing a semiconductor device according to this invention is the invention described above, the depth of the first trench, and wherein the shallower than the width of the second trench. According to the above-described invention, the surface of the insulating film on the silicon nitride film is flattened by the chemical mechanical polishing method. Therefore, even if an insulating film with low flatness is used, the amount of dropping of the insulating film in the trench is reduced. Can be reduced.

本発明にかかる半導体装置の製造方法によれば、トレンチ内に埋め込まれる層間絶縁膜の平坦性が低くても、化学的機械研磨プロセスを用いることによって、トレンチ内での層間絶縁膜の落ち込み量を極めて小さくすることができる。その結果、従来よりもトレンチを浅くすることができるので、精度のよい拡散構造を形成することができ、素子特性のばらつきを低減することができる。 According to the method for manufacturing a semiconductor device according to the present invention, even if the flatness of the interlayer insulating film embedded in the trench is low, the amount of the interlayer insulating film dropped in the trench can be reduced by using a chemical mechanical polishing process. It can be made extremely small. As a result, since the trench can be made shallower than in the prior art, a highly accurate diffusion structure can be formed, and variations in device characteristics can be reduced.

以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、実施の形態においては、第１導電型シリコン基板として、ｎ型シリコン基板上にｎ^-エピタキシャル層をエピタキシャル成長させたｎ型シリコンエピタキシャル基板を用いている。そして、添付図面において、素子の断面構成を示す図では、このｎ型シリコンエピタキシャル基板の主面の位置が点線で示されている。 Exemplary embodiments of a method for manufacturing a semiconductor device according to the present invention will be explained below in detail with reference to the accompanying drawings. In the embodiment, an n-type silicon epitaxial substrate obtained by epitaxially growing an n ⁻ epitaxial layer on an n-type silicon substrate is used as the first conductivity type silicon substrate. In the accompanying drawings, in the drawing showing the cross-sectional configuration of the element, the position of the main surface of the n-type silicon epitaxial substrate is indicated by a dotted line.

実施の形態１．
図１１は、実施の形態１におけるトレンチの平面パターンを示す平面図である。特に限定しないが、実施の形態１では、図１１に示すように、トレンチ４の平面パターンをストライプパターンとする。図１〜図１０は、実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。図１、図３、図５、図７および図９には、図１１において切断線Ａ−Ａで示すように、トレンチ４の終端部を通って、トレンチ４をその長手方向に切断した断面の様子が示されている。また、図２、図４、図６、図８および図１０には、図１１において切断線Ｂ−Ｂで示すように、トレンチ４をその短手方向に切断した断面の様子が示されている。 Embodiment 1 FIG.
FIG. 11 is a plan view showing a planar pattern of trenches in the first embodiment. Although not particularly limited, in the first embodiment, the planar pattern of the trench 4 is a stripe pattern as shown in FIG. 1 to 10 are cross-sectional views illustrating a state in the process of manufacturing a semiconductor device manufactured by the manufacturing method according to the first embodiment. 1, 3, 5, 7, and 9, as shown by a cutting line AA in FIG. 11, the cross-section of the trench 4 is cut in the longitudinal direction through the end portion of the trench 4. The situation is shown. 2, 4, 6, 8, and 10, as shown by a cutting line BB in FIG. 11, a cross-sectional view of the trench 4 cut in the short direction is shown. .

まず、ｎ型シリコン基板１上にｎ^-エピタキシャル層２をエピタキシャル成長させて、ｎ型シリコンエピタキシャル基板１００を作製する。そして、このｎ型シリコンエピタキシャル基板１００の主面を選択的に酸化して、素子外周部のフィールド酸化膜１１を形成する。ついで、素子活性部と素子外周部の耐圧構造部に、例えば３０ｋｅＶの加速電圧で、例えば５×１０¹²ｃｍ^-2のドーズ量のｐ型のドーパント、例えばボロンをイオン注入し、拡散させる。これにより、素子活性部では、チャネル領域となるｐウェル領域３が形成される。一方、耐圧構造部では、図には現れていないが、ガードリングが形成される。 First, the n ⁻ epitaxial layer 2 is epitaxially grown on the n-type silicon substrate 1 to produce the n-type silicon epitaxial substrate 100. Then, the main surface of the n-type silicon epitaxial substrate 100 is selectively oxidized to form a field oxide film 11 on the outer periphery of the element. Next, a p-type dopant, for example, boron having a dose amount of, for example, 5 × 10 ¹² cm ⁻² is ion-implanted and diffused into the breakdown voltage structure portion of the device active portion and the device outer peripheral portion at an acceleration voltage of, for example, 30 keV. As a result, a p-well region 3 serving as a channel region is formed in the element active portion. On the other hand, although not shown in the drawing, a guard ring is formed in the breakdown voltage structure.

ついで、ｎ型シリコンエピタキシャル基板１００の主面上に例えば厚さ４００ｎｍの酸化膜を形成する。そして、フォトリソグラフィーにより、ｎ型シリコンエピタキシャル基板１００上の酸化膜を例えば幅０．５μｍの線状にパターニングして、トレンチエッチング用のマスクを形成する。その後、トレンチエッチングを行い、素子活性部において、ｎ型シリコンエピタキシャル基板１００の主面側の領域に、ｐウェル領域３よりも深いトレンチ４を形成する。トレンチ４の深さは、例えば２μｍである。 Next, an oxide film having a thickness of, for example, 400 nm is formed on the main surface of the n-type silicon epitaxial substrate 100. Then, the oxide film on the n-type silicon epitaxial substrate 100 is patterned into a line having a width of 0.5 μm, for example, by photolithography to form a trench etching mask. Thereafter, trench etching is performed to form a trench 4 deeper than the p-well region 3 in a region on the main surface side of the n-type silicon epitaxial substrate 100 in the element active portion. The depth of the trench 4 is, for example, 2 μm.

トレンチエッチングのダメージ層を除去した後、ゲート酸化膜７を形成し、ポリシリコンを堆積する。そして、素子活性部においてポリシリコンの表面がｎ型シリコンエピタキシャル基板１００の主面よりも下になるまで、ポリシリコンをエッチバックして、ゲート電極８を形成する。このときのゲート落ち込み量ｔｐは、例えば０．５μｍである。ついで、ソース領域５を形成するために、ＨＦ（フッ酸）系のエッチング液を用いてゲート酸化膜７をエッチングする。そして、素子活性部内のトレンチ側壁にｎ型のドーパント、例えばヒ素をイオン注入し、拡散させ、トレンチ側壁に沿ってソース領域５を形成する。 After removing the damaged layer of the trench etching, a gate oxide film 7 is formed and polysilicon is deposited. Then, the polysilicon is etched back until the surface of the polysilicon is below the main surface of the n-type silicon epitaxial substrate 100 in the element active portion, thereby forming the gate electrode 8. The gate depression amount tp at this time is, for example, 0.5 μm. Next, in order to form the source region 5, the gate oxide film 7 is etched using an HF (hydrofluoric acid) -based etchant. Then, an n-type dopant, for example, arsenic is ion-implanted and diffused into the trench sidewall in the element active portion, and the source region 5 is formed along the trench sidewall.

ついで、第１の層間絶縁膜１２をＣＶＤ酸化膜もしくは熱酸化膜で形成し、その上にシリコン窒化膜１３を堆積し、さらにその上にＢＰＳＧなどの第２の層間絶縁膜１０を堆積し、リフローする。ここまでの状態が、図３および図４に示されている。なお、第２の層間絶縁膜１０を堆積する前に、シリコン窒化膜１３をパターニングして、シリコン窒化膜１３がフィールド酸化膜１１の上の部分にだけ残るようにしてもよい。 Next, a first interlayer insulating film 12 is formed of a CVD oxide film or a thermal oxide film, a silicon nitride film 13 is deposited thereon, and a second interlayer insulating film 10 such as BPSG is further deposited thereon, Reflow. The state up to this point is shown in FIG. 3 and FIG. Alternatively, the silicon nitride film 13 may be patterned before the second interlayer insulating film 10 is deposited so that the silicon nitride film 13 remains only on the field oxide film 11.

ついで、図１および図２に示すように、化学的機械研磨プロセスにより第２の層間絶縁膜１０を研磨する。その際、シリコン窒化膜１３の、フィールド酸化膜１１上の部分は、素子活性部よりも高い位置にあるので、シリコン窒化膜１３の、フィールド酸化膜１１上の部分をストッパーとして、この部分のシリコン窒化膜１３が露出するまで研磨を行う。ついで、図５および図６に示すように、ＲＩＥ（反応性イオンエッチング）法などにより、第２の層間絶縁膜１０の、平坦化された素子活性部の部分をエッチングする。 Next, as shown in FIGS. 1 and 2, the second interlayer insulating film 10 is polished by a chemical mechanical polishing process. At this time, the portion of the silicon nitride film 13 on the field oxide film 11 is located higher than the element active portion. Therefore, the portion of the silicon nitride film 13 on the field oxide film 11 is used as a stopper, and this portion of silicon. Polishing is performed until the nitride film 13 is exposed. Next, as shown in FIGS. 5 and 6, the planarized element active portion of the second interlayer insulating film 10 is etched by RIE (reactive ion etching) or the like.

ついで、図７および図８に示すように、フィールド酸化膜１１上に露出したシリコン窒化膜１３とその下の第１の層間絶縁膜１２をエッチングする。これによって、第２の層間絶縁膜１０の、ｎ型シリコンエピタキシャル基板１００の主面からの落ち込み量は、例えば０．２μｍである。ついで、図９および図１０に示すように、ソース領域５と、ｐウェル領域３に対するｐ⁺コンタクト領域６を形成するためのパターニングを行い、ｐ型のドーパント、例えばボロンをイオン注入し、拡散させる。 Next, as shown in FIGS. 7 and 8, the silicon nitride film 13 exposed on the field oxide film 11 and the first interlayer insulating film 12 therebelow are etched. As a result, the amount of sagging of the second interlayer insulating film 10 from the main surface of the n-type silicon epitaxial substrate 100 is, for example, 0.2 μm. Next, as shown in FIGS. 9 and 10, patterning for forming the source region 5 and the p ⁺ contact region 6 for the p-well region 3 is performed, and a p-type dopant, for example, boron is ion-implanted and diffused. .

これによって、ソース領域５に対するコンタクト領域（図示省略）およびｐウェル領域３に対するｐ⁺コンタクト領域６は、ｎ型シリコンエピタキシャル基板１００の主面に沿ってトレンチ４の短手方向に交互に形成される。ついで、電極材料を堆積し、これをパターニングして、ソース領域５とｐ⁺コンタクト領域６の両方に接触するソース電極９と、フィールド酸化膜１１の上の部分でゲート電極８に接触するゲート配線１４を形成する。ここまでの状態が、図９および図１０に示されている。そして、表面保護膜を形成し、また、ｎ型シリコン基板１の裏面にドレイン電極を形成し、素子が完成する。 As a result, contact regions (not shown) for the source region 5 and p ⁺ contact regions 6 for the p well region 3 are alternately formed along the main surface of the n-type silicon epitaxial substrate 100 in the short direction of the trench 4. . Next, an electrode material is deposited and patterned to form a source electrode 9 that contacts both the source region 5 and the p ⁺ contact region 6, and a gate wiring that contacts the gate electrode 8 at a portion above the field oxide film 11. 14 is formed. The state up to this point is shown in FIG. 9 and FIG. Then, a surface protective film is formed, and a drain electrode is formed on the back surface of the n-type silicon substrate 1 to complete the device.

実施の形態１によれば、化学的機械研磨法により第２の層間絶縁膜１０の表面を平坦化した後に、この凹凸のない第２の層間絶縁膜１０をｎ型シリコンエピタキシャル基板１００の主面よりも低くなるまでエッチバックするので、トレンチ４内での第２の層間絶縁膜１０の落ち込み量を低減することができる。従って、従来よりもトレンチ４を浅くすることができるので、精度のよい拡散構造を形成することができ、素子特性のばらつきを低減することができる。 According to the first embodiment, after planarizing the surface of the second interlayer insulating film 10 by a chemical mechanical polishing method, the second interlayer insulating film 10 without unevenness is formed on the main surface of the n-type silicon epitaxial substrate 100. Since etching back is performed until it becomes lower than that, the amount of sagging of the second interlayer insulating film 10 in the trench 4 can be reduced. Therefore, since the trench 4 can be made shallower than in the prior art, a highly accurate diffusion structure can be formed, and variations in element characteristics can be reduced.

実施の形態２．
特に限定しないが、実施の形態２では、図１１に示すように、トレンチ４の平面パターンをストライプパターンとする。図１２〜図１７は、実施の形態２にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。図１２、図１４および図１６には、図１１において切断線Ａ−Ａで示すように、トレンチ４の終端部を通って、トレンチ４をその長手方向に切断した断面の様子が示されている。また、図１３、図１５および図１７には、図１１において切断線Ｂ−Ｂで示すように、トレンチ４をその短手方向に切断した断面の様子が示されている。 Embodiment 2. FIG.
Although not particularly limited, in the second embodiment, as shown in FIG. 11, the planar pattern of the trench 4 is a stripe pattern. 12-17 is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 2. FIGS. 12, 14, and 16, as shown by a cutting line AA in FIG. 11, a state of a cross section in which the trench 4 is cut in the longitudinal direction through the end portion of the trench 4 is shown. . Further, FIGS. 13, 15 and 17 show a state of a cross section obtained by cutting the trench 4 in the lateral direction as indicated by a cutting line BB in FIG.

実施の形態２にかかる製造方法が実施の形態１と異なるのは、化学的機械研磨プロセスにより第２の層間絶縁膜１０を研磨する際に、図１２および図１３に示すように、シリコン窒化膜１３の、素子活性部における部分をストッパーにすることである。図１２および図１３は、化学的機械研磨プロセスが終了した時点での素子の断面構造を示している。その他のプロセスは、実施の形態１と同じであるので、図の記載も含めて、説明を省略する。実施の形態２は、素子活性部がシリコン窒化膜１３で覆われている場合に適している。 The manufacturing method according to the second embodiment differs from the first embodiment in that when the second interlayer insulating film 10 is polished by a chemical mechanical polishing process, as shown in FIGS. 12 and 13, a silicon nitride film 13 is to use a portion in the element active portion as a stopper. 12 and 13 show the cross-sectional structure of the device when the chemical mechanical polishing process is completed. Since the other processes are the same as those in the first embodiment, the description is omitted including the description of the drawings. The second embodiment is suitable when the element active portion is covered with the silicon nitride film 13.

なお、図１４および図１５に示すように、化学的機械研磨プロセスによって薄膜化した素子外周部の第２の層間絶縁膜１０を保護するために、レジストでパターニングした後に、シリコン窒化膜１３と第１の層間絶縁膜１２をエッチングしてもよい。ソース電極９およびゲート配線１４を形成した時点での素子の断面構造を図１６および図１７に示す。 As shown in FIGS. 14 and 15, in order to protect the second interlayer insulating film 10 at the outer periphery of the element thinned by the chemical mechanical polishing process, after patterning with a resist, the silicon nitride film 13 and the One interlayer insulating film 12 may be etched. 16 and 17 show the cross-sectional structure of the element when the source electrode 9 and the gate wiring 14 are formed.

実施の形態２によれば、化学的機械研磨法によりトレンチ４内に埋め込まれた第２の層間絶縁膜１０の表面は、素子活性部におけるシリコン窒化膜１３の露出面と面一となるので、トレンチ４内での第２の層間絶縁膜１０の落ち込みをなくすことができる。従って、従来よりもトレンチ４を浅くすることができるので、精度のよい拡散構造を形成することができ、素子特性のばらつきを低減することができる。例えば、実施の形態２では、トレンチ４の深さを１．８μｍとし、ゲート落ち込み量ｔｐを０．３μｍとすることができる。 According to the second embodiment, the surface of the second interlayer insulating film 10 embedded in the trench 4 by the chemical mechanical polishing method is flush with the exposed surface of the silicon nitride film 13 in the element active portion. The drop of the second interlayer insulating film 10 in the trench 4 can be eliminated. Therefore, since the trench 4 can be made shallower than in the prior art, a highly accurate diffusion structure can be formed, and variations in element characteristics can be reduced. For example, in the second embodiment, the depth of the trench 4 can be 1.8 μm, and the gate depression amount tp can be 0.3 μm.

実施の形態３．
図２５は、実施の形態３におけるトレンチの平面パターンを示す平面図である。特に限定しないが、実施の形態３では、図２５に示すように、トレンチ４の平面パターンを、ストライプパターンの終端部を連結したパターンとする。図１８〜図２４は、実施の形態３にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。図１８および図２２には、図２５において切断線Ｃ−Ｃで示すように、トレンチ４の終端部を連結する部分を横切るように切断した断面の様子が示されている。また、図１９、図２１および図２４には、図２５において切断線Ｄ−Ｄで示すように、トレンチ４をその短手方向に切断した断面の様子が示されている。また、図２０および図２３には、図２５において切断線Ｅ−Ｅで示すように、トレンチ４の終端部を通って、トレンチ４をその長手方向に切断した断面の様子が示されている。 Embodiment 3 FIG.
FIG. 25 is a plan view showing a planar pattern of trenches in the third embodiment. Although not particularly limited, in the third embodiment, as shown in FIG. 25, the planar pattern of the trench 4 is a pattern in which the end portions of the stripe pattern are connected. 18-24 is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 3. FIGS. 18 and 22 show the state of the cross section cut across the portion connecting the terminal ends of the trench 4 as indicated by the cutting line CC in FIG. 19, FIG. 21, and FIG. 24 show the state of the cross section of the trench 4 cut in the short direction, as indicated by the cutting line DD in FIG. 20 and FIG. 23 show the state of a cross section obtained by cutting the trench 4 in the longitudinal direction through the end portion of the trench 4 as indicated by a cutting line EE in FIG.

まず、実施の形態１と同様に、ｎ型シリコンエピタキシャル基板１００を作製する。そして、このｎ型シリコンエピタキシャル基板１００の素子活性部と素子外周部の耐圧構造部に、例えば３０ｋｅＶの加速電圧で、例えば５×１０¹²ｃｍ^-2のドーズ量のｐ型のドーパント、例えばボロンをイオン注入し、拡散させる。これにより、素子活性部では、チャネル領域となるｐウェル領域３が形成される。一方、耐圧構造部では、図には現れていないが、ガードリングが形成される。 First, as in the first embodiment, an n-type silicon epitaxial substrate 100 is manufactured. Then, a p-type dopant such as boron having a dose amount of 5 × 10 ¹² cm ⁻² , for example, at an acceleration voltage of 30 keV, for example, is applied to the device active portion and the breakdown voltage structure portion of the device outer periphery of the n-type silicon epitaxial substrate 100. Ion implantation and diffusion. As a result, a p-well region 3 serving as a channel region is formed in the element active portion. On the other hand, although not shown in the drawing, a guard ring is formed in the breakdown voltage structure.

ついで、ｎ型シリコンエピタキシャル基板１００の主面上に例えば厚さ４００ｎｍの酸化膜を形成する。そして、フォトリソグラフィーにより、ｎ型シリコンエピタキシャル基板１００上の酸化膜を例えば幅０．５μｍの線状部分と、その線状部分の終端部を連結する例えば幅２μｍの部分をパターニングして、トレンチエッチング用のマスクを形成する。その後、実施の形態１と同様に、トレンチエッチングを行って、ｐウェル領域３よりも深いトレンチ４を形成する。トレンチ４の深さは、例えば１．８μｍである。 Next, an oxide film having a thickness of, for example, 400 nm is formed on the main surface of the n-type silicon epitaxial substrate 100. Then, the oxide film on the n-type silicon epitaxial substrate 100 is patterned by photolithography, for example, by patterning a linear portion having a width of 0.5 μm and a portion having a width of 2 μm, for example, connecting the end portion of the linear portion, and performing trench etching. A mask is formed. Thereafter, in the same manner as in the first embodiment, trench etching is performed to form a trench 4 deeper than the p-well region 3. The depth of the trench 4 is, for example, 1.8 μm.

トレンチエッチングのダメージ層を除去した後、ゲート酸化膜７を形成する。続いて、ポリシリコンを例えば１．２μｍの厚さに堆積し、ポリシリコンをエッチバックして、ゲート電極８を形成する。このときのゲート落ち込み量ｔｐは、例えば０．３μｍである。ついで、実施の形態１と同様に、ゲート酸化膜７をエッチングし、ｎ型のドーパントをイオン注入し、拡散させて、トレンチ側壁に沿ってソース領域５を形成する。ついで、実施の形態１と同様に、第１の層間絶縁膜１２、シリコン窒化膜１３および第２の層間絶縁膜１０を順次堆積し、リフローする。ここまでの状態が、図１８および図１９に示されている。 After removing the damaged layer of trench etching, a gate oxide film 7 is formed. Subsequently, polysilicon is deposited to a thickness of, for example, 1.2 μm, and the polysilicon is etched back to form the gate electrode 8. The gate depression amount tp at this time is, for example, 0.3 μm. Next, as in the first embodiment, the gate oxide film 7 is etched, and an n-type dopant is ion-implanted and diffused to form the source region 5 along the trench sidewall. Next, as in the first embodiment, the first interlayer insulating film 12, the silicon nitride film 13, and the second interlayer insulating film 10 are sequentially deposited and reflowed. The state so far is shown in FIG. 18 and FIG.

ついで、図２０および図２１に示すように、化学的機械研磨プロセスにより、シリコン窒化膜１３をストッパーとして、シリコン窒化膜１３が露出するまで、第２の層間絶縁膜１０を研磨する。これによって、トレンチ４の上部内に埋め込まれた第２の層間絶縁膜１０の表面は、トレンチ４の周囲のシリコン窒化膜１３の表面と面一になる。ついで、図２２に示すように、トレンチ４の終端部のゲート配線引き出しメサ領域において、シリコン窒化膜１３を除去する。さらに、そのメサ領域における第１の層間絶縁膜１２と、第２の層間絶縁膜１０の、トレンチ４の終端連結部分内に埋め込まれた部分を除去した後、熱酸化を行う。それによって、このメサ領域が選択的に酸化され、メサ領域に厚い酸化膜としてフィールド酸化膜１１が形成される。 Next, as shown in FIGS. 20 and 21, the second interlayer insulating film 10 is polished by a chemical mechanical polishing process using the silicon nitride film 13 as a stopper until the silicon nitride film 13 is exposed. As a result, the surface of the second interlayer insulating film 10 embedded in the upper portion of the trench 4 is flush with the surface of the silicon nitride film 13 around the trench 4. Next, as shown in FIG. 22, the silicon nitride film 13 is removed in the gate wiring lead-out mesa region at the end of the trench 4. Further, the first interlayer insulating film 12 and the second interlayer insulating film 10 in the mesa region are removed from the portions embedded in the terminal connection portion of the trench 4, and then thermal oxidation is performed. Thereby, this mesa region is selectively oxidized, and a field oxide film 11 is formed as a thick oxide film in the mesa region.

ついで、表面のシリコン窒化膜１３と第１の層間絶縁膜１２を除去する。その後、実施の形態１と同様に、ソース領域５に対するコンタクト領域とｐウェル領域３に対するｐ⁺コンタクト領域６を形成する。ついで、実施の形態１と同様に、ソース電極９とゲート配線１４を形成する。ゲート配線１４は、トレンチ４の終端部において第２の層間絶縁膜１０が除去された部分でゲート電極８に接触する。ここまでの状態が、図２３および図２４に示されている。そして、表面保護膜を形成し、また、ｎ型シリコン基板１の裏面にドレイン電極を形成し、素子が完成する。 Next, the silicon nitride film 13 and the first interlayer insulating film 12 on the surface are removed. Thereafter, as in the first embodiment, a contact region for source region 5 and ap ⁺ contact region 6 for p well region 3 are formed. Next, as in the first embodiment, the source electrode 9 and the gate wiring 14 are formed. The gate wiring 14 is in contact with the gate electrode 8 at a portion where the second interlayer insulating film 10 is removed at the end portion of the trench 4. The state so far is shown in FIG. 23 and FIG. Then, a surface protective film is formed, and a drain electrode is formed on the back surface of the n-type silicon substrate 1 to complete the device.

実施の形態３によれば、化学的機械研磨法によりトレンチ４内に埋め込まれた第２の層間絶縁膜１０の表面は、トレンチ４の周囲におけるシリコン窒化膜１３の露出面と面一となるので、トレンチ４内での第２の層間絶縁膜１０の落ち込みをなくすことができる。従って、従来よりもトレンチ４を浅くすることができるので、精度のよい拡散構造を形成することができ、素子特性のばらつきを低減することができる。 According to the third embodiment, the surface of the second interlayer insulating film 10 embedded in the trench 4 by chemical mechanical polishing is flush with the exposed surface of the silicon nitride film 13 around the trench 4. The drop of the second interlayer insulating film 10 in the trench 4 can be eliminated. Therefore, since the trench 4 can be made shallower than in the prior art, a highly accurate diffusion structure can be formed, and variations in element characteristics can be reduced.

実施の形態４．
図２６、図２８〜図３０、図３２および図３３は、実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。また、図２７および図３１は、実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す平面図である。図２８には、図２７において切断線Ｆ−Ｆで示すように、第１のトレンチ４１を横切るとともに、第２のトレンチ４２の終端部を通り、第２のトレンチ４２をその長手方向に切断した断面の様子が示されており、図２９には、図２７において切断線Ｇ−Ｇで示すように、第１のトレンチ４１を横切るとともに、第２のトレンチ４２の終端部を連結する部分を横切るように切断した断面の様子が示されている。 Embodiment 4 FIG.
26, FIG. 28 to FIG. 30, FIG. 32, and FIG. 33 are cross-sectional views showing a state in the middle of manufacturing a semiconductor device manufactured by the manufacturing method according to the fourth embodiment. 27 and 31 are plan views showing a state in the middle of manufacturing of the semiconductor device manufactured by the manufacturing method according to the fourth embodiment. In FIG. 28, as indicated by the cutting line FF in FIG. 27, the first trench 41 is traversed, and the second trench 42 is cut in the longitudinal direction through the end portion of the second trench 42. FIG. 29 shows a cross-sectional view. In FIG. 29, as shown by a cutting line GG in FIG. 27, the first trench 41 is crossed and a portion connecting the end portions of the second trench 42 is crossed. The state of the cross section cut in this way is shown.

図３０は、図２９と同じ箇所における断面図である。また、図３２には、図３１において切断線Ｈ−Ｈで示すように、第１のトレンチ４１を横切るとともに、第２のトレンチ４２の終端部を連結する部分を横切るように切断した断面の様子が示されており、図３３には、図３１において切断線Ｊ−Ｊで示すように、第１のトレンチ４１を横切るとともに、第２のトレンチ４２の終端部を通り、第２のトレンチ４２をその長手方向に切断した断面の様子が示されている。なお、いずれの断面図も、素子表面の主要な構成のみを示しており、ｎ型シリコンエピタキシャル基板１００内やその裏面の構成については省略している。 30 is a cross-sectional view at the same location as FIG. Also, FIG. 32 shows a cross-sectional view cut across the first trench 41 and across the portion connecting the end portions of the second trench 42 as indicated by the cutting line HH in FIG. In FIG. 33, as shown by the section line JJ in FIG. 31, the first trench 41 is traversed, and the second trench 42 is passed through the terminal portion of the second trench 42. The state of the cross section cut in the longitudinal direction is shown. In any of the cross-sectional views, only the main configuration of the element surface is shown, and the configuration of the n-type silicon epitaxial substrate 100 and the back surface thereof are omitted.

まず、実施の形態１と同様に、ｎ型シリコンエピタキシャル基板１００を作製する。ついで、図２６に示すように、素子外周部に沿って例えば２０μｍの幅でパターニングして、例えば０．４μｍの深さの第１のトレンチ４１を形成する。第１のトレンチ４１を形成するにあたっては、例えば２０μｍの幅でパターニングしたマスクを用いて、トレンチエッチングを行えばよい。あるいは、耐熱性のマスクをパターニングし、その開口した部分に例えば８００ｎｍの厚さのＬＯＣＯＳ酸化膜を形成し、このＬＯＣＯＳ酸化膜をウェットエッチングにより剥離させることにより、第１のトレンチ４１を形成してもよい。 First, as in the first embodiment, an n-type silicon epitaxial substrate 100 is manufactured. Next, as shown in FIG. 26, the first trench 41 having a depth of, for example, 0.4 μm is formed by patterning with a width of, for example, 20 μm along the outer periphery of the element. In forming the first trench 41, trench etching may be performed using a mask patterned with a width of 20 μm, for example. Alternatively, the first trench 41 is formed by patterning a heat-resistant mask, forming a LOCOS oxide film having a thickness of, for example, 800 nm on the opening, and removing the LOCOS oxide film by wet etching. Also good.

ついで、ｎ型シリコンエピタキシャル基板１００の主面を選択的に酸化して、素子外周部にフィールド酸化膜１１を形成する。そして、素子活性部と素子外周部の耐圧構造部に、例えば３０ｋｅＶの加速電圧で、例えば５×１０¹³ｃｍ^-2のドーズ量のｐ型のドーパント、例えばボロンをイオン注入し、拡散させる。これにより、素子活性部では、チャネル領域となるｐウェル領域３が形成される。一方、耐圧構造部では、図には現れていないが、ガードリングが形成される。 Next, the main surface of the n-type silicon epitaxial substrate 100 is selectively oxidized to form a field oxide film 11 on the outer periphery of the element. Then, a p-type dopant, for example, boron having a dose of, for example, 5 × 10 ¹³ cm ⁻² is ion-implanted and diffused into the breakdown voltage structure of the element active portion and the outer peripheral portion of the element at an acceleration voltage of, for example, 30 keV. As a result, a p-well region 3 serving as a channel region is formed in the element active portion. On the other hand, although not shown in the drawing, a guard ring is formed in the breakdown voltage structure.

ついで、図２７〜図２９に示すように、ｎ型シリコンエピタキシャル基板１００の主面上に例えば厚さ４００ｎｍのマスク酸化膜（図示せず）を形成する。そして、フォトリソグラフィーにより、このマスク酸化膜を例えば幅０．５μｍの線状にパターニングして、トレンチエッチング用のマスクを形成する。その後、トレンチエッチングを行い、素子活性部において、ｎ型シリコンエピタキシャル基板１００の主面側の領域に、第２のトレンチ４２を第１のトレンチ４１に接続するように形成する。実施の形態４では、第２のトレンチ４２の終端部が第１のトレンチ４１の中央部に位置するように、パターニングされている。第２のトレンチ４２の深さは、例えば２μｍである。 Next, as shown in FIGS. 27 to 29, a mask oxide film (not shown) having a thickness of 400 nm, for example, is formed on the main surface of the n-type silicon epitaxial substrate 100. Then, the mask oxide film is patterned into a line having a width of 0.5 μm, for example, by photolithography to form a trench etching mask. Thereafter, trench etching is performed to form the second trench 42 so as to be connected to the first trench 41 in the region on the main surface side of the n-type silicon epitaxial substrate 100 in the element active portion. In the fourth embodiment, the second trench 42 is patterned so that the terminal portion is located at the center of the first trench 41. The depth of the second trench 42 is, for example, 2 μm.

トレンチエッチングのダメージ層を除去した後、ゲート酸化膜７を形成し、例えば０．５μｍの厚さのポリシリコンを堆積する。そして、素子活性部においてポリシリコンの表面がｎ型シリコンエピタキシャル基板１００の主面よりも下になるまで、ポリシリコンをエッチバックして、ゲート電極８を形成する。このときのゲート落ち込み量ｔｐは、例えば０．２μｍである。 After removing the damaged layer of the trench etching, a gate oxide film 7 is formed, and polysilicon having a thickness of 0.5 μm, for example, is deposited. Then, the polysilicon is etched back until the surface of the polysilicon is below the main surface of the n-type silicon epitaxial substrate 100 in the element active portion, thereby forming the gate electrode 8. The gate depression amount tp at this time is, for example, 0.2 μm.

ついで、図示省略するが、ソース領域５を形成するために、ＨＦ（フッ酸）系のエッチング液を用いてゲート酸化膜７をエッチングする。イオン注入を行うためのスクリーン酸化膜を例えば２５ｎｍの厚さに形成する。そして、素子活性部内の第２のトレンチ４２の側壁にｎ型のドーパント、例えばヒ素をイオン注入する。また、ｐウェル領域３に対するｐ⁺コンタクト領域６を形成するためのパターニングを行い、ｐ型のドーパント、例えばボロンをイオン注入する。その後、注入されたドーパントを拡散させる。 Then, although not shown, the gate oxide film 7 is etched using an HF (hydrofluoric acid) -based etchant to form the source region 5. A screen oxide film for ion implantation is formed to a thickness of, for example, 25 nm. Then, an n-type dopant, for example, arsenic is ion-implanted into the side wall of the second trench 42 in the element active portion. Further, patterning for forming the p ⁺ contact region 6 for the p well region 3 is performed, and a p-type dopant, for example, boron is ion-implanted. Thereafter, the implanted dopant is diffused.

ついで、図３０に示すように、第１の層間絶縁膜１２をＣＶＤ酸化膜もしくは熱酸化膜で形成し、その上に例えば１００ｎｍの厚さのシリコン窒化膜１３を堆積する。さらにその上に、第２の層間絶縁膜１０となるＣＶＤ酸化膜を堆積する。ついで、化学的機械研磨プロセスにより、シリコン窒化膜１３をストッパーとして、シリコン窒化膜１３が露出するまで、第２の層間絶縁膜１０を研磨する。これによって、第１のトレンチ４１および第２のトレンチ４２の上部内に埋め込まれた第２の層間絶縁膜１０の表面は、その周囲のシリコン窒化膜１３の表面と面一になる。 Next, as shown in FIG. 30, the first interlayer insulating film 12 is formed of a CVD oxide film or a thermal oxide film, and a silicon nitride film 13 having a thickness of, for example, 100 nm is deposited thereon. Further thereon, a CVD oxide film to be the second interlayer insulating film 10 is deposited. Next, the second interlayer insulating film 10 is polished by a chemical mechanical polishing process using the silicon nitride film 13 as a stopper until the silicon nitride film 13 is exposed. Thus, the surface of the second interlayer insulating film 10 embedded in the upper portions of the first trench 41 and the second trench 42 is flush with the surface of the surrounding silicon nitride film 13.

ついで、図３１〜図３３に示すように、素子活性部とゲート電極８のコンタクト領域を形成するために、コンタクト部をパターニングにより開口し、第２の層間絶縁膜１０、シリコン窒化膜１３および第１の層間絶縁膜１２をエッチングする。そして、電極材料を堆積し、これをパターニングして、ソース領域５とｐ⁺コンタクト領域６の両方に接触するソース電極９と、第１のトレンチ４１内においてゲート電極８に接触するゲート配線１４を形成する。 Next, as shown in FIGS. 31 to 33, in order to form a contact region between the element active part and the gate electrode 8, the contact part is opened by patterning, and the second interlayer insulating film 10, the silicon nitride film 13 and the first One interlayer insulating film 12 is etched. Then, an electrode material is deposited and patterned to form a source electrode 9 that contacts both the source region 5 and the p ⁺ contact region 6, and a gate wiring 14 that contacts the gate electrode 8 in the first trench 41. Form.

ここまでの状態が、図３１〜図３３に示されている。そして、表面保護膜を形成し、また、ｎ型シリコン基板１の裏面にドレイン電極を形成し、素子が完成する。ここで、上述したように、第１のトレンチ４１は、ゲート電極８とゲート配線１４との接続部分を形成するために設けられているので、第２のトレンチ４２よりも浅くてよい。例えば、第１のトレンチ４１の深さは、第２のトレンチ４２の幅の寸法よりも浅くてよい。 The state up to here is shown in FIGS. Then, a surface protective film is formed, and a drain electrode is formed on the back surface of the n-type silicon substrate 1 to complete the device. Here, as described above, the first trench 41 is provided to form a connection portion between the gate electrode 8 and the gate wiring 14, and therefore may be shallower than the second trench 42. For example, the depth of the first trench 41 may be shallower than the width dimension of the second trench 42.

実施の形態４によれば、化学的機械研磨法により第１のトレンチ４１および第２のトレンチ４２内に埋め込まれた第２の層間絶縁膜１０の表面は、その周囲におけるシリコン窒化膜１３の露出面と面一となるので、第２のトレンチ４２内での第２の層間絶縁膜１０の落ち込みをなくすことができる。従って、従来よりも第２のトレンチ４２を浅くすることができるので、精度のよい拡散構造を形成することができ、素子特性のばらつきを低減することができる。 According to the fourth embodiment, the surface of second interlayer insulating film 10 embedded in first trench 41 and second trench 42 by chemical mechanical polishing is exposed to silicon nitride film 13 around the surface. Since it is flush with the surface, it is possible to eliminate the drop of the second interlayer insulating film 10 in the second trench 42. Therefore, since the second trench 42 can be made shallower than in the prior art, a highly accurate diffusion structure can be formed, and variations in device characteristics can be reduced.

以上において、本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、上述した各実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は、第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、トレンチゲート型ＭＯＳＦＥＴに限らず、トレンチゲート構造を有する半導体装置の製造に適用可能である。 As described above, the present invention is not limited to the above-described embodiments, and various modifications can be made. For example, in each of the embodiments described above, the first conductivity type is n-type and the second conductivity type is p-type. However, in the present invention, the first conductivity type is p-type and the second conductivity type is n-type. The same holds true. Further, the present invention is not limited to the trench gate type MOSFET but can be applied to the manufacture of a semiconductor device having a trench gate structure.

以上のように、本発明にかかる半導体装置の製造方法は、トレンチゲート構造を有するパワー半導体装置の製造に有用であり、特に、トレンチゲート型ＭＯＳＦＥＴの製造に適している。 As described above, the method for manufacturing a semiconductor device according to the present invention is useful for manufacturing a power semiconductor device having a trench gate structure, and is particularly suitable for manufacturing a trench gate type MOSFET.

本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 1 of this invention. 本発明の実施の形態１にかかる製造方法により製造される半導体装置のトレンチの平面パターンを示す平面図である。It is a top view which shows the plane pattern of the trench of the semiconductor device manufactured by the manufacturing method concerning Embodiment 1 of this invention. 本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 2 of this invention. 本発明の実施の形態２にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 2 of this invention. 本発明の実施の形態３にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 3 of this invention. 本発明の実施の形態３にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 3 of this invention. 本発明の実施の形態３にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 3 of this invention. 本発明の実施の形態３にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 3 of this invention. 本発明の実施の形態３にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 3 of this invention. 本発明の実施の形態３にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 3 of this invention. 本発明の実施の形態３にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 3 of this invention. 本発明の実施の形態３にかかる製造方法により製造される半導体装置のトレンチの平面パターンを示す平面図である。It is a top view which shows the plane pattern of the trench of the semiconductor device manufactured by the manufacturing method concerning Embodiment 3 of this invention. 本発明の実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 4 of this invention. 本発明の実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す平面図である。It is a top view which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 4 of this invention. 本発明の実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 4 of this invention. 本発明の実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 4 of this invention. 本発明の実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 4 of this invention. 本発明の実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す平面図である。It is a top view which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 4 of this invention. 本発明の実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 4 of this invention. 本発明の実施の形態４にかかる製造方法により製造される半導体装置の製造途中の様子を示す断面図である。It is sectional drawing which shows the mode in the middle of manufacture of the semiconductor device manufactured by the manufacturing method concerning Embodiment 4 of this invention. 従来のトレンチゲート型ＭＯＳＦＥＴの素子活性部の構成を示す断面図である。It is sectional drawing which shows the structure of the element active part of the conventional trench gate type MOSFET. トレンチを埋める層間絶縁膜として堆積したＢＰＳＧをリフローした後の素子活性部の断面の様子を示すＳＥＭ像を示す説明図である。It is explanatory drawing which shows the SEM image which shows the mode of the cross section of the element active part after reflowing BPSG deposited as the interlayer insulation film which fills a trench.

Explanation of symbols

３第２導電型半導体領域（ｐウェル領域）
４トレンチ
７酸化膜（ゲート酸化膜）
８ポリシリコン膜（ゲート電極）
１０絶縁膜（第２の層間絶縁膜）
１１フィールド酸化膜、厚い酸化膜
１２酸化膜（第１の層間絶縁膜）
１３シリコン窒化膜
１４配線（ゲート配線）
４１第１のトレンチ
４２第２のトレンチ
１００第１導電型シリコン基板（ｎ型シリコンエピタキシャル基板）
3 Second conductivity type semiconductor region (p-well region)
4 Trench 7 Oxide film (Gate oxide film)
8 Polysilicon film (gate electrode)
10 Insulating film (second interlayer insulating film)
11 Field oxide film, thick oxide film 12 Oxide film (first interlayer insulating film)
13 Silicon nitride film 14 Wiring (gate wiring)
41 1st trench 42 2nd trench 100 1st conductivity type silicon substrate (n-type silicon epitaxial substrate)

Claims

Forming a field oxide film on the outer periphery of the element on the main surface of the first conductivity type silicon substrate;
Forming a second conductivity type semiconductor region in a region on the main surface side of the element active portion surrounded by the field oxide film;
Forming a trench penetrating the second conductive semiconductor region in the element active portion;
Forming an oxide film inside the trench;
Depositing polysilicon on the device active portion and the device outer peripheral portion, and filling the inner region of the oxide film in the trench with a polysilicon film;
Etching back the polysilicon film until the polysilicon film is below the main surface in the element active portion;
Forming a silicon nitride film on at least the polysilicon film remaining on the field oxide film after the etch-back or the oxide film on the surface of the polysilicon film remaining on the field oxide film after the etch-back. When,
Forming an insulating film on the silicon nitride film;
Flattening the surface of the insulating film by a chemical mechanical polishing method;
Etching back the planarized insulating film until the insulating film is below the main surface in the element active portion; and
A method for manufacturing a semiconductor device, comprising:

Forming a field oxide film on the outer periphery of the element on the main surface of the first conductivity type silicon substrate;
Forming a second conductivity type semiconductor region in a region on the main surface side of the element active portion surrounded by the field oxide film;
Forming a trench penetrating the second conductive semiconductor region in the element active portion;
Forming an oxide film inside the trench;
Depositing polysilicon on the device active portion and the device outer peripheral portion, and filling the inner region of the oxide film in the trench with a polysilicon film;
Etching back the polysilicon film until the polysilicon film is below the main surface in the element active portion;
A step of forming a first interlayer insulating film on the device active portion and the device outer peripheral portion after the polysilicon film is etched back;
Depositing a silicon nitride film over the entire surface of the device after forming the first interlayer insulating film;
Forming a second interlayer insulating film on the silicon nitride film;
Polishing the second interlayer insulating film by chemical mechanical polishing until the silicon nitride film is exposed in the element active portion;
After coating the upper portion of the second interlayer insulating film thin form a film by the polishing the second interlayer insulating film Les resist, etching the silicon nitride film and the first interlayer insulating film Process,
A method for manufacturing a semiconductor device, comprising:

After the polysilicon film is etched back and before forming the first interlayer insulating film, the method further includes a step of ion-implanting the trench sidewall to form a first conductivity type semiconductor region along the trench sidewall. The method of manufacturing a semiconductor device according to claim 2, wherein:

Forming, on the main surface of the silicon substrate, a plurality of active portion trenches provided in the element active portion and a connecting portion trench that connects ends in the longitudinal direction of the plurality of active portion trenches;
Forming an oxide film inside the active portion trench and the connecting portion trench;
Filling a portion below the main surface of the inner region of the oxide film in the active portion trench and the connecting portion trench with a polysilicon film;
Sequentially depositing a first insulating film and a silicon nitride film on the polysilicon film and the main surface;
Depositing a second insulating film on the silicon nitride film;
Planarizing the surface of the second insulating film by a chemical mechanical polishing method, and polishing the second insulating film until the silicon nitride film is exposed;
Forming a wiring made of a conductive material in contact with the polysilicon film in the connecting portion trench;
Only including,
The step of forming the wiring includes
Etching a portion of the silicon nitride film that covers the silicon substrate surface around the coupling portion trench to expose the silicon substrate;
A step of selectively forming a thick oxide film only on an exposed portion of the silicon substrate by thermal oxidation;
Removing a portion of the first insulating film and the silicon nitride film in the connecting portion trench adjacent to the thick oxide film to expose a part of the polysilicon film in the connecting portion trench; ,
Depositing and patterning a conductive material to form a wiring in contact with the exposed portion of the polysilicon film in the connection portion trench;
A method for manufacturing a semiconductor device, comprising:

After filling the inner region of the oxide film in the active part trench and the connection part trench with the polysilicon film, before depositing the first insulating film and the silicon nitride film, 5. The method of manufacturing a semiconductor device according to claim 4, further comprising a step of ion-implanting and forming a first conductivity type semiconductor region along the active portion trench sidewall.

Forming a first trench along the outer periphery of the element on the main surface of the first conductivity type silicon substrate;
  Forming a field oxide film in at least the first trench;
  Forming a second conductivity type semiconductor region in a region on the main surface side of the element active portion and a region serving as a guard ring on the outer periphery of the device;
  Forming a second trench deeper than the first trench and connected to the first trench in the element active portion;
  Forming an oxide film inside the first trench and the second trench;
  Depositing polysilicon on the device active portion and the device outer peripheral portion, and filling an inner region of the oxide film in the first trench and the second trench with a polysilicon film;
  Etching back the polysilicon film until the polysilicon film is below the main surface in the element active portion;
  A step of depositing a silicon nitride film on the entire surface of the device after the polysilicon film is etched back;
  Forming an insulating film on the silicon nitride film;
  Polishing and flattening the insulating film on the silicon nitride film by a chemical mechanical polishing method;
  A method for manufacturing a semiconductor device, comprising:

The depth of the first trench is shallower than the width of the second trench.
A method for manufacturing a semiconductor device according to claim 6.