JP4894059B2 - Waveform measuring device - Google Patents

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Description

本発明は波形測定装置に関するものであり、詳しくは、所定のトリガ条件が成立してから所定時間経過後にトリガをかけるように構成された波形測定装置の改善に関するものである。   The present invention relates to a waveform measuring apparatus, and more particularly to an improvement of a waveform measuring apparatus configured to trigger after a predetermined time has elapsed after a predetermined trigger condition is satisfied.

波形測定装置の一種に、所定のトリガ条件が成立してから所定時間経過後にトリガをかけるように構成されたものがある。このような遅延トリガ形の波形測定装置は、例えばコンピュータである条件設定を行ってから所定時間経過後にアクチュエータが応答動作するような制御系統の動きを、電気信号波形に変換して測定する場合に用いられる。   One type of waveform measuring apparatus is configured to trigger after a predetermined time elapses after a predetermined trigger condition is satisfied. Such a delay trigger type waveform measuring apparatus is used, for example, when measuring the movement of a control system in which an actuator responds after a predetermined time has elapsed after performing a condition setting as a computer by converting it into an electric signal waveform. Used.

図６は、従来の遅延トリガ形波形測定装置の一例を示すブロック図である。図６において、入力端子１にはアナログ測定信号が入力される。このアナログ測定信号は、トリガ制御回路２およびＡ／Ｄ変換器３に入力される。   FIG. 6 is a block diagram showing an example of a conventional delay trigger type waveform measuring apparatus. In FIG. 6, an analog measurement signal is input to the input terminal 1. This analog measurement signal is input to the trigger control circuit 2 and the A / D converter 3.

トリガ制御回路２は、アナログ測定信号と装置全体を統括制御するＣＰＵ４により設定される条件に基づき、トリガ信号を発生出力する。このトリガ信号は、ＣＰＵ４により設定される条件に基づき所定時間遅延させる遅延回路５を介して、ＣＰＵ４により制御されるアクイジション制御回路６に入力される。   The trigger control circuit 2 generates and outputs a trigger signal based on an analog measurement signal and a condition set by the CPU 4 that controls the entire apparatus. This trigger signal is input to an acquisition control circuit 6 controlled by the CPU 4 via a delay circuit 5 that delays for a predetermined time based on conditions set by the CPU 4.

Ａ／Ｄ変換器３の出力データは、アクイジション制御回路６の制御に基づき、トリガ信号が出力されるごとに格納領域を切り替えながら、複数ｎ個の等しい格納容量領域を有するアクイジションメモリ７に格納される。   The output data of the A / D converter 3 is stored in the acquisition memory 7 having a plurality of n equal storage capacity areas while switching the storage area every time a trigger signal is output based on the control of the acquisition control circuit 6. The

Ａ／Ｄ変換器３でデジタル信号に変換されアクイジションメモリ７に格納されたアナログ測定信号波形は、ＣＰＵ４により制御される表示部８に表示される。   The analog measurement signal waveform converted into a digital signal by the A / D converter 3 and stored in the acquisition memory 7 is displayed on the display unit 8 controlled by the CPU 4.

図７は、図６の動作を説明するタイミングチャートである。時刻ｔ１でアナログ測定信号に対するトリガ条件が成立すると、遅延回路５により与えられる遅延時間Ｔｄが経過した時刻ｔ２からデータアクイジションが行われる。遅延時間Ｔｄが表示時間幅Ｔｗよりも長い場合には、時刻ｔ３はトリガ成立時刻ｔ１よりも後の時刻となるので、遅延時間Ｔｄ経過後の時刻ｔ２のアナログ信号は観測できるが、トリガ条件成立時刻ｔ１のアナログ信号は観測できないことになる。

FIG. 7 is a timing chart for explaining the operation of FIG. When the trigger condition for the analog measurement signal is satisfied at time t1, data acquisition is performed from time t2 when the delay time Td given by the delay circuit 5 has elapsed . When the delay time Td is longer than the display time width Tw, the time t3 is later than the trigger establishment time t1, so that an analog signal at the time t2 after the delay time Td has elapsed can be observed, but the trigger condition is established. The analog signal at time t1 cannot be observed.

このような測定例として、回転数は早いが反応速度は遅い動力用エンジンのような系を含む装置において、回転数の変更設定を行ってある時間経過後、回転数の変化を確認するとともに反応結果に基づき設定の妥当性も確認する場合が考えられる。   As an example of such measurement, in a device that includes a system such as a power engine that has a fast rotation speed but a slow reaction speed, after a certain time has elapsed, the change in the rotation speed is confirmed and the reaction is confirmed. There may be a case where the validity of the setting is also confirmed based on the result.

登録実用新案第２５４３７２１号公報Registered Utility Model No. 2543721

特許文献１には、トリガを遅延させて測定を行う波形測定装置として、ＬＳＩテスタの波形測定装置の例が開示されている。この特許文献１に開示された装置では、モジュールコントローラのシステムトリガを遅延した信号により、被測定信号を、被検査対象物の出力側に設けられたＡＤ変換部からモジュールコントローラに取り込み、測定している。   Patent Document 1 discloses an example of a waveform measuring device of an LSI tester as a waveform measuring device that performs measurement by delaying a trigger. In the apparatus disclosed in Patent Document 1, a signal to be measured is taken into a module controller from an AD converter provided on the output side of an object to be inspected and measured by a signal obtained by delaying a system trigger of the module controller. Yes.

従来の波形測定装置で反応結果に基づく設定の妥当性を測定確認するためには、回転数の変更設定をトリガ条件として遅延回路５でトリガ信号を所定時間遅延させればよいが、反面、トリガ条件成立時近傍における回転数の変化は測定確認できないことになる。   In order to measure and confirm the validity of the setting based on the reaction result with a conventional waveform measuring device, the delay circuit 5 may delay the trigger signal for a predetermined time using the change setting of the rotation speed as a trigger condition. The change in the rotational speed near the time when the condition is satisfied cannot be measured and confirmed.

トリガ条件成立時近傍における回転数の変化も測定確認したい場合には、トリガ信号を遅延させた場合と遅延させない場合とで遅延時間を変更させて、２回のデータアクイジションを行わなければならず、工数がかかってしまう。   If you want to measure and confirm the change in the rotation speed in the vicinity of when the trigger condition is met, you must change the delay time depending on whether the trigger signal is delayed or not, and perform data acquisition twice. It will take.

また、遅延時間を含むトリガ条件を変更した場合には、アクイジションメモリ７をクリアするので、それぞれのアクイジションデータを別途保存する必要がある。   Further, when the trigger condition including the delay time is changed, the acquisition memory 7 is cleared, so that each acquisition data needs to be stored separately.

本発明は、このような従来の問題点を解決するものであり、その目的は、遅延時間を変更することなく、遅延される前後のトリガ信号に基づく測定波形データをそれぞれアクイジションメモリに取り込み表示できる波形測定装置を提供することにある。   The present invention solves such a conventional problem, and an object of the present invention is to acquire and display measurement waveform data based on trigger signals before and after being delayed in an acquisition memory without changing the delay time. The object is to provide a waveform measuring apparatus.

このような課題を達成する本発明の請求項１記載の発明は、
所定のトリガ条件が成立してから遅延回路により設定される所定時間経過後にトリガをかけるように構成された波形測定装置において、
前記遅延回路に入力されるトリガ信号と前記遅延回路から出力されるトリガ信号との論理和を出力する論理ゲートとアクイジション制御回路とアクイジションメモリよりなり、前記論理ゲートを介してトリガ信号が入力される毎にアクイジションメモリの格納領域を切り換えながら波形測定データを取り込む波形測定データ取込手段と、
波形測定データ取込手段に取り込まれた波形測定データを表示する表示部、
を設けたことを特徴とする。 The invention according to claim 1 of the present invention that achieves such a problem,
In the waveform measuring device configured to trigger after a predetermined time set by the delay circuit after a predetermined trigger condition is satisfied,
A logic gate that outputs a logical sum of a trigger signal input to the delay circuit and a trigger signal output from the delay circuit, an acquisition control circuit, and an acquisition memory. The trigger signal is input via the logic gate. Waveform measurement data capturing means for capturing waveform measurement data while switching the storage area of the acquisition memory every time ,
A display unit for displaying the waveform measurement data fetched by the waveform measurement data fetching means;
Is provided.

請求項２記載の発明は、
所定のトリガ条件が成立してから遅延回路により設定される所定時間経過後にトリガをかけるように構成された波形測定装置において、
前記遅延回路に入力されるトリガ信号により制御される第１のアクイジション制御回路と、
この第１のアクイジション制御回路の制御に基づき波形測定データを格納する第１のアクイジションメモリと、
前記遅延回路から出力されるトリガ信号により制御される第２のアクイジション制御回路と、
この第２のアクイジション制御回路の制御に基づき波形測定データを格納する第２のアクイジションメモリと、
表示部に表示するための入力信号として、これら第１のアクイジションメモリと第２のアクイジションメモリの出力データのいずれか一方に切り換える表示入力切換回路、
を設けたことを特徴とする。 The invention according to claim 2
In the waveform measuring device configured to trigger after a predetermined time set by the delay circuit after a predetermined trigger condition is satisfied,
A first acquisition control circuit controlled by a trigger signal input to the delay circuit;
A first acquisition memory for storing waveform measurement data based on the control of the first acquisition control circuit;
A second acquisition control circuit controlled by a trigger signal output from the delay circuit;
A second acquisition memory for storing waveform measurement data based on the control of the second acquisition control circuit;
A display input switching circuit for switching to one of the output data of the first acquisition memory and the second acquisition memory as an input signal to be displayed on the display unit;
Is provided .

本発明によれば、遅延時間を変更することなく、遅延される前後のトリガ信号に基づく測定波形データをそれぞれアクイジションメモリに取り込み表示できる波形測定装置を実現できる。   According to the present invention, it is possible to realize a waveform measuring apparatus that can acquire and display measured waveform data based on trigger signals before and after being delayed in an acquisition memory without changing the delay time.

以下、図面を用いて本発明を詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図６と共通する部分には同一の符号を付けている。図１において、遅延回路５とアクイジション制御回路６の間には、遅延回路５に入力されるトリガ信号と遅延回路５から出力されるトリガ信号との論理和を出力する論理ゲート９が設けられている。すなわち、アクイジション制御回路６には、論理ゲート９を介して、遅延回路５に入力されるトリガ信号と遅延回路５から出力されるトリガ信号との論理和出力信号が入力される。   Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention, and the same reference numerals are given to portions common to FIG. In FIG. 1, between the delay circuit 5 and the acquisition control circuit 6, a logic gate 9 that outputs a logical sum of the trigger signal input to the delay circuit 5 and the trigger signal output from the delay circuit 5 is provided. Yes. That is, the acquisition control circuit 6 receives a logical sum output signal of the trigger signal input to the delay circuit 5 and the trigger signal output from the delay circuit 5 via the logic gate 9.

このような構成において、論理ゲート９は、トリガ条件成立時に遅延回路５に入力されるトリガ信号をアクイジション制御回路６に出力するとともに、遅延回路５により設定される遅延時間Ｔｄが経過した時点においてもトリガ信号をアクイジション制御回路６に出力する。   In such a configuration, the logic gate 9 outputs the trigger signal input to the delay circuit 5 to the acquisition control circuit 6 when the trigger condition is satisfied, and also when the delay time Td set by the delay circuit 5 has elapsed. A trigger signal is output to the acquisition control circuit 6.

アクイジション制御回路６は、論理ゲート９を介してトリガ信号が入力される毎にアクイジションメモリ７の格納領域を切り換えながら、Ａ／Ｄ変換器３から変換出力されるアクイジションデータを格納する。例えば、トリガ条件成立時に遅延回路５に入力されるトリガ信号に基づいて第１の格納領域７１にＡ／Ｄ変換器３から変換出力されるアクイジションデータを格納し、遅延回路５から出力されるトリガ信号に基づいて第２の格納領域７２にＡ／Ｄ変換器３から変換出力されるアクイジションデータを格納する。その後さらに別のトリガ条件が成立すれば遅延回路５に入力されるトリガ信号に基づいて第３の格納領域７３にＡ／Ｄ変換器３から変換出力されるアクイジションデータを格納し、遅延回路５から出力されるトリガ信号に基づいて第４の格納領域７４にＡ／Ｄ変換器３から変換出力されるアクイジションデータを格納する。 The acquisition control circuit 6 stores the acquisition data converted and output from the A / D converter 3 while switching the storage area of the acquisition memory 7 every time a trigger signal is input via the logic gate 9. For example, stores acquisition data to be converted outputted from the A / D converter 3 into a first storage region 7 1 based on the trigger signal input to the delay circuit 5 when met trigger condition is outputted from the delay circuit 5 storing acquisition data to be converted outputted from the a / D converter 3 into the second storage region 7 2 based on the trigger signal. Thereafter, if another trigger condition is satisfied, the acquisition data converted and output from the A / D converter 3 is stored in the third storage area 73 based on the trigger signal input to the delay circuit 5, and the delay circuit 5 storing acquisition data to be converted outputted from the a / D converter 3 to the fourth storage area 7 4 based on the trigger signals outputted from the.

なお、アクイジション制御回路６は、遅延回路５により設定される遅延時間Ｔｄが短くて遅延回路５に入力されるトリガ信号に基づいてアクイジションメモリ７の所定の格納領域へのＡ／Ｄ変換器３から変換出力されるアクイジションデータの格納が終わらない場合には、遅延回路５から出力されるトリガ信号に基づくアクイジションメモリ７の所定の格納領域へのＡ／Ｄ変換器３から変換出力されるアクイジションデータの格納が行われないように制御する。   The acquisition control circuit 6 has a short delay time Td set by the delay circuit 5 and is supplied from the A / D converter 3 to a predetermined storage area of the acquisition memory 7 based on a trigger signal input to the delay circuit 5. When the storage of the acquisition data to be converted and output does not end, the acquisition data converted and output from the A / D converter 3 to a predetermined storage area of the acquisition memory 7 based on the trigger signal output from the delay circuit 5 is stored. Control to prevent storage.

図２はこのような図１の動作を説明するタイミングチャートであり、図７と共通する部分には同一の符号を付けている。時刻ｔ１でアナログ測定信号に対するトリガ条件が成立すると、遅延回路５に入力されるトリガ信号に基づいて１回目のデータアクイジションが行われる。そして、遅延回路５により与えられる遅延時間Ｔｄが経過した時刻ｔ２において、２回目のデータアクイジションが行われる。   FIG. 2 is a timing chart for explaining the operation of FIG. 1, and the same reference numerals are given to portions common to FIG. When the trigger condition for the analog measurement signal is satisfied at time t1, the first data acquisition is performed based on the trigger signal input to the delay circuit 5. Then, the second data acquisition is performed at time t2 when the delay time Td given by the delay circuit 5 has elapsed.

これにより、測定者は、Ａ／Ｄ変換器３から変換出力されてアクイジションメモリ７の各格納領域に格納されているアクイジションデータの中から、測定用途に応じた適切なアクイジションデータを任意に選択して表示部８に表示させることができ、測定用途に応じて効率よく測定が行える。   Thereby, the measurer arbitrarily selects appropriate acquisition data corresponding to the measurement application from the acquisition data converted and output from the A / D converter 3 and stored in each storage area of the acquisition memory 7. Can be displayed on the display unit 8, and can be measured efficiently according to the measurement application.

図３は本発明の他の実施例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図３では、図１の論理ゲート９に代えて、第２のアクイジション制御回路１０と第２のアクイジションメモリ１１および表示入力切換回路１２を設けている。   FIG. 3 is a block diagram showing another embodiment of the present invention, and the same reference numerals are given to portions common to FIG. 3, a second acquisition control circuit 10, a second acquisition memory 11, and a display input switching circuit 12 are provided in place of the logic gate 9 of FIG.

第２のアクイジション制御回路１０もＣＰＵ４により制御されるものであり、遅延回路５に入力されるトリガ信号が入力されている。第２のアクイジションメモリ１１には、第２のアクイジション制御回路１０の出力信号およびＡ／Ｄ変換器３から変換出力されるアクイジションデータが入力される。   The second acquisition control circuit 10 is also controlled by the CPU 4, and a trigger signal input to the delay circuit 5 is input. The output signal of the second acquisition control circuit 10 and the acquisition data converted and output from the A / D converter 3 are input to the second acquisition memory 11.

表示入力切換回路１２はＣＰＵ４により制御されるものであり、表示部８に表示のために入力される信号を、アクイジションメモリ７とアクイジションメモリ１１の出力データのいずれか一方に切り換える。   The display input switching circuit 12 is controlled by the CPU 4, and switches a signal input for display on the display unit 8 to one of the output data of the acquisition memory 7 and the acquisition memory 11.

図３の構成によれば、遅延回路５から出力されるトリガ信号によりデータをアクイジションするように第１のアクイジション制御回路５と第１のアクイジションメモリ７とで構成される系統と、遅延回路５に入力されるトリガ信号によりデータをアクイジションするように第２のアクイジション制御回路１０と第２のアクイジションメモリ１１とで構成される系統とが独立しているので、遅延回路５により設定される遅延時間Ｔｄが短くて遅延回路５に入力されるトリガ信号に基づいてアクイジションメモリ７の所定の格納領域へのＡ／Ｄ変換器３から変換出力されるアクイジションデータの格納が終わらない場合であっても、図１のようなアクイジション制御回路６によるアクイジションデータを格納させないための制御は不要になる。   According to the configuration of FIG. 3, a system constituted by the first acquisition control circuit 5 and the first acquisition memory 7 so as to acquire data by the trigger signal output from the delay circuit 5, and the delay circuit 5 Since the system constituted by the second acquisition control circuit 10 and the second acquisition memory 11 is independent so as to acquire data by the input trigger signal, the delay time Td set by the delay circuit 5 is obtained. Even if the acquisition data converted and output from the A / D converter 3 to the predetermined storage area of the acquisition memory 7 based on the trigger signal input to the delay circuit 5 is short, Control for preventing the acquisition data from being stored by the acquisition control circuit 6 such as 1 is not necessary.

これにより、表示部８の表示画面上に表示される信号の表示時間幅Ｔｗが遅延時間Ｔｄよりも大きいか小さいかは関係なく、遅延回路５により遅延させられる前後のトリガ信号に基づきアクイジションされるいずれかの波形を表示部８に選択的に測定表示できる。   Thereby, the acquisition is performed based on the trigger signals before and after being delayed by the delay circuit 5 regardless of whether the display time width Tw of the signal displayed on the display screen of the display unit 8 is larger or smaller than the delay time Td. Any waveform can be selectively measured and displayed on the display unit 8.

図４も本発明の他の実施例を示すブロック図であり、図１と共通する部分には同一の符号を付けている。図１と図４の異なる点は、図４の表示部１３は、遅延回路５によりトリガ信号を遅延させる前後のアクイジションデータの波形を、同一画面上に重ね合わせて表示できるように構成されていることである。   FIG. 4 is a block diagram showing another embodiment of the present invention, and the same reference numerals are given to the portions common to FIG. 4 differs from FIG. 4 in that the display unit 13 in FIG. 4 is configured so that the waveforms of acquisition data before and after the trigger circuit is delayed by the delay circuit 5 can be superimposed on the same screen. That is.

図４の構成によれば、遅延回路５により遅延させられる前後のトリガ信号に基づいてアクイジションされるアクイジションデータの波形を表示部１３の同一画面上に重ね合わせて表示できるので、より効率のよい測定解析が行える。   According to the configuration of FIG. 4, the waveform of the acquisition data acquired based on the trigger signals before and after being delayed by the delay circuit 5 can be displayed superimposed on the same screen of the display unit 13, so that more efficient measurement can be performed. Analysis is possible.

図５も本発明の他の実施例を示すブロック図であり、図３と共通する部分には同一の符号を付けている。図３と図５の異なる点は、図５の表示部１４は、図３の表示入力切換回路１２の代わりに、遅延回路５によりトリガ信号を遅延させる前後のアクイジションデータの波形を、同一画面上に重ね合わせて表示できるように構成されていることである。   FIG. 5 is also a block diagram showing another embodiment of the present invention, and the same reference numerals are given to portions common to FIG. 3 differs from FIG. 5 in that the display unit 14 of FIG. 5 displays the waveform of the acquisition data before and after delaying the trigger signal by the delay circuit 5 on the same screen instead of the display input switching circuit 12 of FIG. It is configured so that it can be displayed in a superimposed manner.

図５の構成によれば、遅延回路５により遅延させられる前後のトリガ信号に基づいてアクイジションされるアクイジションデータの波形を表示部１４の同一画面上に重ね合わせて表示できるので、より効率のよい測定解析が行える。   According to the configuration of FIG. 5, the waveform of the acquisition data acquired based on the trigger signals before and after being delayed by the delay circuit 5 can be displayed on the same screen of the display unit 14, so that more efficient measurement can be performed. Analysis is possible.

以上説明したように、本発明によれば、遅延時間を変更することなく遅延される前後のトリガ信号に基づく測定波形データをそれぞれアクイジションメモリに取り込んで表示できる波形測定装置を実現できる。   As described above, according to the present invention, it is possible to realize a waveform measuring apparatus that can capture and display measured waveform data based on trigger signals before and after being delayed without changing the delay time in an acquisition memory.

これにより、回転数は早いが反応速度は遅い動力用エンジンのような系を含む装置において、回転数の変更設定を行ってある時間経過後に回転数の変化を確認するとともに反応結果に基づき設定の妥当性も確認するような測定に好適である。   As a result, in a device including a system such as a power engine having a high speed but a slow reaction speed, a change in the rotational speed is confirmed after a certain period of time and a setting based on the reaction result is set. It is suitable for measurements that also confirm validity.

本発明の一実施例を示すブロック図である。It is a block diagram which shows one Example of this invention. 図１の動作を説明するタイミングチャートである。2 is a timing chart illustrating the operation of FIG. 1. 本発明の他の実施例を示すブロック図である。It is a block diagram which shows the other Example of this invention. 本発明の他の実施例を示すブロック図である。It is a block diagram which shows the other Example of this invention. 本発明の他の実施例を示すブロック図である。It is a block diagram which shows the other Example of this invention. 従来の遅延トリガ形波形測定装置の一例を示すブロック図である。It is a block diagram which shows an example of the conventional delay trigger type | mold waveform measuring apparatus. 図６の動作を説明するタイミングチャートである。7 is a timing chart for explaining the operation of FIG. 6.

符号の説明Explanation of symbols

１ 入力端子
２ トリガ制御回路
３ Ａ／Ｄ変換器
４ ＣＰＵ
５ 遅延回路
６，１０ アクイジション制御回路
７，１１ アクイジションメモリ
８，１３，１４ 表示部
９ 論理ゲート
１２ 表示入力切換回路 1 Input Terminal 2 Trigger Control Circuit 3 A / D Converter 4 CPU
DESCRIPTION OF SYMBOLS 5 Delay circuit 6,10 Acquisition control circuit 7,11 Acquisition memory 8,13,14 Display part 9 Logic gate 12 Display input switching circuit

Claims (2)

所定のトリガ条件が成立してから遅延回路により設定される所定時間経過後にトリガをかけるように構成された波形測定装置において、
前記遅延回路に入力されるトリガ信号と前記遅延回路から出力されるトリガ信号との論理和を出力する論理ゲートとアクイジション制御回路とアクイジションメモリよりなり、前記論理ゲートを介してトリガ信号が入力される毎にアクイジションメモリの格納領域を切り換えながら波形測定データを取り込む波形測定データ取込手段と、
波形測定データ取込手段に取り込まれた波形測定データを表示する表示部、
を設けたことを特徴とする波形測定装置。 In the waveform measuring device configured to trigger after a predetermined time set by the delay circuit after a predetermined trigger condition is satisfied,
A logic gate that outputs a logical sum of a trigger signal input to the delay circuit and a trigger signal output from the delay circuit, an acquisition control circuit, and an acquisition memory. The trigger signal is input via the logic gate. Waveform measurement data capturing means for capturing waveform measurement data while switching the storage area of the acquisition memory every time,
A display unit for displaying the waveform measurement data fetched by the waveform measurement data fetching means;
A waveform measuring device characterized by comprising: 所定のトリガ条件が成立してから遅延回路により設定される所定時間経過後にトリガをかけるように構成された波形測定装置において、In the waveform measuring device configured to trigger after a predetermined time set by the delay circuit after a predetermined trigger condition is satisfied,
前記遅延回路に入力されるトリガ信号により制御される第１のアクイジション制御回路と、A first acquisition control circuit controlled by a trigger signal input to the delay circuit;
この第１のアクイジション制御回路の制御に基づき波形測定データを格納する第１のアクイジションメモリと、A first acquisition memory for storing waveform measurement data based on the control of the first acquisition control circuit;
前記遅延回路から出力されるトリガ信号により制御される第２のアクイジション制御回路と、A second acquisition control circuit controlled by a trigger signal output from the delay circuit;
この第２のアクイジション制御回路の制御に基づき波形測定データを格納する第２のアクイジションメモリと、A second acquisition memory for storing waveform measurement data based on the control of the second acquisition control circuit;
表示部に表示するための入力信号として、これら第１のアクイジションメモリと第２のアクイジションメモリの出力データのいずれか一方に切り換える表示入力切換回路、A display input switching circuit for switching to one of the output data of the first acquisition memory and the second acquisition memory as an input signal to be displayed on the display unit;
を設けたことを特徴とする波形測定装置。A waveform measuring device characterized by comprising:
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