JP4881627B2

JP4881627B2 - 半導体集積回路および無線通信用半導体集積回路

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Publication number: JP4881627B2
Application number: JP2006035671A
Authority: JP
Inventors: 豊五十嵐; 勇作勝部; 昭夫山本
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-02-13
Filing date: 2006-02-13
Publication date: 2012-02-22
Anticipated expiration: 2026-02-13
Also published as: US7565120B2; US20070190961A1; JP2007215140A

Description

本発明は、半導体集積回路の技術に関し、特に、クロック信号を必要とする回路ブロックと、低雑音受信特性を必要とする回路ブロックが同一チップ内に配置された無線通信用半導体集積回路に適用して有効な技術に関する。

従来、無線通信用半導体集積回路において、無線信号処理回路は、各機能ブロック（信号を増幅する増幅器、信号の周波数を変換するミキサ、信号の所望の帯域のみ通過させるフィルタなど）ごとに個別部品を用いて構成していた。これが近年の半導体技術の向上により、無線信号処理回路を構成する機能ブロックを複数、１つの半導体チップへ内蔵することが可能となってきた。１つあるいは数個の半導体チップへ内蔵された無線信号処理回路は、アンテナから受信した高周波信号を高い品質（低雑音、所望以外の帯域の信号を抑圧など）でより低い周波数帯の信号に変換する。

無線信号処理回路を低コストで実現するためには、より多くの無線信号処理回路を構成する機能ブロックを１つの半導体チップへ内蔵する必要がある。この無線信号処理回路の一例として、図４に本発明者が本発明の前提として検討したダイレクトコンバージョン方式の受信回路のブロック図を示す。

図４において、１０はＬＮＡ（ＬｏｗＮｏｉｓｅＡｍｐｌｉｆｉｒｅ、以下ＬＮＡと記す）入力端子、２０はＬＮＡ、３０はフィルタ、４０は直交ミキサ、４１，４２はミキサ、５０は低周波信号処理部、５１，５２は可変利得増幅器、５３，５４はフィルタ、６０，６１は出力端子、１００はクロック信号発振器、１１０，１２０はクロック信号バッファ、１３０はＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ、以下ＰＬＬと記す）、１４０はＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｅｄＯｓｃｉｌｌａｔｏｒ、以下ＶＣＯと記す）、１５０は９０度移相回路、１６０は制御信号入力端子、１７０は制御回路、１０００は半導体チップ、ＶＣＣは電源、ＧＮＤはＧＮＤ、ＣＥ１〜２は容量、ＬＥ１〜４は伝送線路である。

ＬＮＡ入力端子１０には、図示しないアンテナから入力された無線信号が入力する。ＬＮＡ２０は、この無線信号をより低雑音、低歪特性で増幅し、出力する。ＬＮＡ２０は、受信回路の系全体の歪特性が満たされる限り、できるだけ高利得であるようにすると、受信回路の系での低雑音特性に有利となる。ＬＮＡ２０の出力信号は、フィルタ３０へ入力する。フィルタ３０の出力は、再び半導体チップ１０００へ入力する。

無線信号処理回路を低コストで実現するためには、より多くの無線信号処理回路を構成する機能ブロックを１つの半導体チップへ内蔵する必要があるが、一般に、フィルタ３０は、ＳＡＷ（ＳｕｒｆａｃｅＡｃｏｕｓｔｉｃＷａｖｅ）フィルタ、誘電体フィルタなどが用いられる。フィルタ３０により所望以外の帯域に存在する信号を抑圧するのであるが、ＳＡＷフィルタや誘電体フィルタの半導体チップ内蔵化はできない。従って、フィルタ３０は半導体チップ１０００の外部に存在する。

クロック信号発振器１００より発生したクロック信号は、半導体チップ１０００へ入力し、クロック信号バッファ１１０，１２０で増幅され、ＰＬＬ１３０、制御回路１７０へ供給される。制御回路１７０は、制御信号入力端子１６０から入力された制御信号により、ＬＮＡ２０、可変利得増幅器５１，５２の利得切り替え、ＰＬＬ１３０の分周比の設定などを行う。

ＬＮＡ２０の利得切り替えは、図示しないアンテナからＬＮＡ入力端子１０に入力された無線信号の信号レベルがフィルタ３０以降の受信回路の系の歪特性が悪くなる程高いとき、低い利得へ切り替わる。逆に、図示しないアンテナからＬＮＡ入力端子１０に入力された無線信号の信号レベルがフィルタ３０以降の受信回路の系の歪特性に影響を及ぼすほど高くないとき、高い利得へ切り替わる。このようにすることで、この受信回路の系の雑音特性、歪特性は最適となる。

可変利得増幅器５１，５２の利得切り替えは、出力端子６０，６１以降に存在する図示しない復調回路で定められた信号レベル範囲に出力端子６０，６１から出力される信号レベルが存在するように利得切り替えされる。

ＰＬＬ１３０は、ＶＣＯ１４０の発振周波数を制御回路１７０からの制御信号により定められた分周比だけ分周した信号と、クロック信号バッファ１２０からのクロック信号周波数を制御回路１７０からの制御信号により定められた分周比だけ分周した信号との周波数を比較し、その誤差が所望のレベル以下になるように制御することで、ＶＣＯ１４０の発振周波数を決定する出力電圧をＶＣＯ１４０へ出力する。

例えば、クロック信号バッファ１２０からのクロック信号周波数がｆＲ、クロック信号バッファ１２０からのクロック信号周波数を制御回路１７０からの制御信号により定められた分周比をＲ、ＶＣＯ１４０の発振周波数を制御回路１７０からの制御信号により定められた分周比をＮとすると、ＶＣＯ１７０の発振周波数ｆＶＣＯは、
ｆＶＣＯ＝ｆＲ×Ｎ／Ｒ
となる。これにより、ＶＣＯ１４０は、受信チャネルにより異なる周波数で発振するように制御される。図４は、ダイレクトコンバージョン方式の受信回路であるので、受信チャネルの中心周波数とミキサ４１，４２へ供給される発振信号の周波数は等しくなるように制御する。

ＶＯＣ１４０からの発振信号は、その同一位相でミキサ４１へ、９０度移相回路１５０で９０度異なる位相に変換され、ミキサ４２へ入力される。ミキサ４１の出力信号は、可変利得増幅器５１で所望のレベルに増幅され、フィルタ５３により所望チャネル帯域以外の信号を抑圧し、出力端子６０より出力される。ミキサ４２の出力信号は、可変利得増幅器５２で所望のレベルに増幅され、フィルタ５４により所望チャネル帯域以外の信号を抑圧し、出力端子６１より出力される。

ミキサ４１，４２は、直交ミキサと呼ばれ、図４では直交ミキサ４０と記している。可変利得増幅器５１，５２、フィルタ５３，５４は、直交ミキサ４０により所望チャネル帯域の低周波信号に周波数変換された低周波信号の処理を行い、図４では、低周波信号処理部５０と記している。

電源ＶＣＣは、半導体チップ１０００の電源を供給する電源である。この電源は、伝送線路ＬＥ１〜４を経て半導体チップ１０００へ入力する。ＬＮＡ２０の電源には容量ＣＥ２が、クロック信号バッファ１１０，１２０の電源には容量ＣＥ１が挿入され、伝送線路ＬＥ１〜４の影響により高くなってしまう電源ＶＣＣのインピーダンスを交流的に短絡することにより、雑音などによる特性劣化や誤動作を抑える。
３ＧＰＰＴＳ２５．１０１

ところで、上記図４のダイレクトコンバージョン方式の受信回路は、１つの小さな半導体チップ上に、低雑音動作を要求されるＬＮＡ２０と、クロック信号を必要とするＰＬＬ１３０が混在している。

クロック信号が周波数ｆ［Ｈｚ］、最高振幅Ａ［Ｖ］、最高振幅期間１／（２ｆ）［ｓｅｃ］、最低振幅０［Ｖ］、最低振幅期間１／（２ｆ）［ｓｅｃ］の矩形波であるとする。この矩形波は、時間ｔの関数ｆ（ｔ）として、

という無限級数で表すことができる。

この式は、クロック信号は、クロック信号の周波数ｆの奇数倍の周波数成分を有する信号の和信号で表現できることを表す。即ち、クロック信号の奇数倍の周波数帯に無線信号処理回路で処理する受信信号の周波数帯が存在すると、この奇数倍の高調波がＬＮＡの入力ラインへ飛び込み、受信特性を劣化させる。実際は、クロック信号の波形は、上記理想矩形波ではないため、奇数倍だけでなく偶数倍の高調波も存在し、この高調波がＬＮＡの入力ラインへ飛び込み、受信特性を劣化させることになる。

例えば、クロック信号を２６ＭＨｚ、０ｄＢｍの矩形波で供給したものとする。また、半導体チップ１０００へのクロック信号入力端子とＬＮＡ２０への入力端子のアイソレーションが５０ｄＢとする。ＬＮＡの受信帯域がＷＣＤＭＡのＢａｎｄ１（２１１０〜２１７０ＭＨｚ）とすると、２６ＭＨｚの８３倍高調波、即ち２６×８３＝２１５８ＭＨｚが受信帯域に入ることになる。

上式から、８３倍高調波は基本波レベルの１／８３になるので、［半導体チップ１０００へのクロック信号入力端子へのクロックレベル］−２０×ｌｏｇ（８３）−［半導体チップ１０００へのクロック信号入力端子とＬＮＡ２０への入力端子のアイソレーション］＝０−２０×ｌｏｇ（８３）−５０＝−８８．４ｄＢｍとなる。ＷＣＤＭＡの規格（非特許文献１）では、−１００ｄＢｍよりも小さな信号を受信しなければならないと定められているため、−８８．４ｄＢｍものクロック信号高調波が存在する限り、実用化できない。

半導体チップ１０００へのクロック信号入力端子とＬＮＡ２０への入力端子のアイソレーションを大きくする手段は、半導体チップやパッケージサイズを大きくすることと等価であるため、実装面積だけでなくコストが増大するので好ましくない。

ＬＮＡ２０を半導体チップ１０００とは別チップとする案も、実装面積だけでなくコストが増大する。ＬＮＡ２０を差動型にし、クロック信号高調波をキャンセルする案は、ピン数増大、消費電流増大となり、これも好ましくない。

そこで、本発明の目的は、上記課題を解決し、クロック信号を必要とする回路ブロックと、低雑音受信特性を必要とする回路ブロックが同一チップ内に配置しても、所望の受信特性を確保することができる半導体集積回路の技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、半導体集積回路に適用され、電源電圧ラインとグランドライン間に、直列接続したスイッチと容量をＮ個並列に挿入した第１の回路と、信号ラインとグランドライン間に、直列接続したスイッチと容量をＮ個並列に挿入した第２の回路と、第１の回路のＮ個のスイッチと第２の回路のＮ個のスイッチとを任意にオンオフする２Ｎビットのレジスタとを有することを特徴とする。これにより、任意の半導体集積回路間の結合度を可変にすることができる。

また、本発明は、無線通信用半導体集積回路に応用することも可能であり、入力端子からの信号を増幅して出力するＬＮＡと、入力電圧の電圧値により発振周波数を可変するＶＣＯと、制御信号入力端子からの制御信号をＶＣＯとＬＮＡへ送出する制御回路と、制御回路からの制御信号を受け、クロック信号発振器の出力とＶＣＯの発振周波数を比較し、ＶＣＯ発振周波数を制御信号とクロック信号周波数の関数になるように制御するＰＬＬと、ＶＣＯの発振信号を９０度異なる位相にシフトする９０度移相回路と、９０度移相回路の出力信号またはＶＣＯの発振信号とフィルタの出力信号を乗算し、９０度移相回路の出力信号周波数またはＶＣＯの発振信号周波数とフィルタの出力信号周波数の和周波数成分あるいは差周波数成分を出力するミキサ回路とを有し、ＰＬＬの入力段に、ＬＮＡの入力端子とＬＮＡのグランド端子への結合度を可変する可変結合線路が設けられていることを特徴とする。これにより、クロック信号を必要とする回路ブロックと、低雑音受信特性を必要とする回路ブロックが同一チップ内に配置しても、所望の受信特性を確保することができる。

具体的に、本発明の無線通信用半導体集積回路は、入力端子からの信号を低雑音、低歪特性で、かつ所望の利得で増幅して出力するＬＮＡと、入力電圧の電圧値により発振周波数を可変するＶＣＯと、入力信号をより所望の利得で増幅して出力する第１の可変利得増幅器と、第１の可変利得増幅器と等しい第２の可変利得増幅器と、ＶＣＯの発振周波数を設定する第１の制御信号とＬＮＡの利得値を設定する第２の制御信号と第１および第２の可変利得増幅器の利得値を設定する第３の制御信号とを入力する制御信号入力端子と、制御信号入力端子からの第１、第２、第３の制御信号をそれぞれＶＣＯ、ＬＮＡ、第１および第２の可変利得増幅器へ送出する制御回路と、クロック信号発振器の出力を増幅する第１のクロック信号バッファと、第１のクロック信号バッファの出力を増幅する第２のクロック信号バッファと、制御回路からの第１の制御信号を受け、第２のクロック信号バッファの出力とＶＣＯの発振周波数を比較し、ＶＣＯ発振周波数を第１の制御信号とクロック信号周波数の関数になるように制御するＰＬＬと、ＶＣＯの発振信号とフィルタの出力信号を乗算し、ＶＣＯの発振信号周波数とフィルタの出力信号周波数の和周波数成分あるいは差周波数成分を出力する第１のミキサと、ＶＣＯの発振信号を９０度異なる位相にシフトする９０度移相回路と、９０度移相回路の出力信号とフィルタの出力信号を乗算し、９０度移相回路の出力信号周波数とフィルタの出力信号周波数の和周波数成分あるいは差周波数成分を出力する第２のミキサと、第１のミキサの出力を第１の可変利得増幅器で所望の利得に増幅したのち出力した信号から所望以外の帯域に存在する信号を抑圧する第１のフィルタと、第２のミキサの出力を第２の可変利得増幅器で所望の利得に増幅したのち出力した信号から所望以外の帯域に存在する信号を抑圧する第２のフィルタとを有し、第１のクロック信号バッファと第２のクロック信号バッファの間に、ＬＮＡの入力端子とＬＮＡのグランド端子への結合度を可変する可変結合線路が設けられていることを特徴とする。

さらに、本発明の無線通信用半導体集積回路において、可変結合線路は、電源電圧ラインとグランドライン間に、直列接続したスイッチと容量をＮ個並列に挿入した第１の回路と、信号ラインとグランドライン間に、直列接続したスイッチと容量をＮ個並列に挿入した第２の回路と、第１の回路のＮ個のスイッチと第２の回路のＮ個のスイッチとを任意にオンオフする２Ｎビットのレジスタとを有することを特徴とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

本発明によれば、クロック信号を必要とする回路ブロックと、低雑音受信特性を必要とする回路ブロックが同一チップ内に配置しても、所望の受信特性を確保することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

図１に、本発明の無線通信用半導体集積回路を適用した一実施の形態であるダイレクトコンバージョン方式の受信回路のブロック図を示す。

図１において、１０はＬＮＡ入力端子、２０はＬＮＡ、３０はフィルタ、４０は直交ミキサ、４１，４２はミキサ、５０は低周波信号処理部、５１，５２は可変利得増幅器、５３，５４はフィルタ、６０，６１は出力端子、１００はクロック信号発振器、１１０，１２０はクロック信号バッファ、１３０はＰＬＬ、１４０はＶＣＯ、１５０は９０度移相回路、１６０は制御信号入力端子、１７０は制御回路、１８０は可変結合線路、１０００は半導体チップ、ＶＣＣは電源、ＧＮＤはＧＮＤ、ＣＥ１〜２は容量、ＬＥ１〜４は伝送線路である。

本実施の形態のダイレクトコンバージョン方式の受信回路は、ＬＮＡ２０、ＶＣＯ１４０、第１の可変利得増幅器５１、第２の可変利得増幅器５２、制御信号入力端子１６０、制御回路１７０、第１のクロック信号バッファ１１０、第２のクロック信号バッファ１２０、ＰＬＬ１３０、第１のミキサ４１、９０度移相回路１５０、第２のミキサ４２、第１のフィルタ５３、第２のフィルタ５４、可変結合線路１８０などを有し、これらの機能ブロックが同一の半導体チップ１０００内に配置して構成されている。これらの各機能ブロックは、主に以下のような機能を備えている。

ＬＮＡ２０は、ＬＮＡ入力端子１０からの信号を低雑音、低歪特性で、かつ所望の利得で増幅して出力する。ＶＣＯ１４０は、ＰＬＬ１３０からの入力電圧の電圧値により発振周波数を可変する。

可変利得増幅器５１は、ミキサ４１からの入力信号をより所望の利得で増幅して出力する。可変利得増幅器５２は、可変利得増幅器５１と等しく、ミキサ４２からの入力信号をより所望の利得で増幅して出力する。

制御信号入力端子１６０は、ＶＣＯ１４０の発振周波数を設定する第１の制御信号とＬＮＡ２０の利得値を設定する第２の制御信号と可変利得増幅器５１，５２の利得値を設定する第３の制御信号とを入力する。

制御回路１７０は、制御信号入力端子１６０からの第１、第２、第３の制御信号をそれぞれＶＣＯ１４０、ＬＮＡ２０、可変利得増幅器５１，５２へ送出する。

クロック信号バッファ１１０は、クロック信号発振器１００の出力を増幅する。クロック信号バッファ１２０は、クロック信号バッファ１１０の出力を増幅する。

ＰＬＬ１３０は、制御回路１７０からの第１の制御信号を受け、クロック信号バッファ１２０の出力とＶＣＯ１４０の発振周波数を比較し、ＶＣＯ発振周波数を第１の制御信号とクロック信号周波数の関数になるように制御する。９０度移相回路１５０は、ＶＣＯ１４０の発振信号を９０度異なる位相にシフトする。

ミキサ４１は、ＶＣＯ１４０の発振信号とフィルタ３０の出力信号を乗算し、ＶＣＯ１４０の発振信号周波数とフィルタ３０の出力信号周波数の和周波数成分あるいは差周波数成分を出力する。ミキサ４２は、９０度移相回路１５０の出力信号とフィルタ３０の出力信号を乗算し、９０度移相回路１５０の出力信号周波数とフィルタ３０の出力信号周波数の和周波数成分あるいは差周波数成分を出力する。

フィルタ５３は、ミキサ４１の出力を可変利得増幅器５１で所望の利得に増幅したのち出力した信号から所望以外の帯域に存在する信号を抑圧する。フィルタ５４は、ミキサ４２の出力を可変利得増幅器５２で所望の利得に増幅したのち出力した信号から所望以外の帯域に存在する信号を抑圧する。

可変結合線路１８０は、クロック信号バッファ１１０とクロック信号バッファ１２０の間に、ＬＮＡ２０の入力端子とＬＮＡ２０のグランド端子への結合度を可変する。

次に、本実施の形態のダイレクトコンバージョン方式の受信回路の動作を、図１を用いて説明する。

無線信号処理回路を低コストで実現するためには、より多くの無線信号処理回路を構成する機能ブロックを１つの半導体チップへ内蔵する必要があるが、一般に、フィルタ３０は、ＳＡＷフィルタ、誘電体フィルタなどが用いられる。フィルタ３０により所望以外の帯域に存在する信号を抑圧するのであるが、ＳＡＷフィルタや誘電体フィルタの半導体チップ内蔵化はできない。従って、フィルタ３０は半導体チップ１０００の外部に存在する。

クロック信号発振器１００より発生したクロック信号は、半導体チップ１０００へ入力し、クロック信号バッファ１１０，１２０で増幅され、ＰＬＬ１３０、制御回路１７０へ供給される。

図１には図４と異なり、クロック信号バッファ１１０とクロック信号バッファ１２０の間に可変結合線路１８０がある。可変結合線路１８０は、クロック信号とＬＮＡ２０の入力端子、ＧＮＤ端子の結合を等しくする目的で挿入される。ＬＮＡ２０の入力端子、ＧＮＤ端子が同位相で励起されるのであれば、ＬＮＡ２０の出力には何も出力されない。つまり、結合度を可変にし、クロックの高調波がＬＮＡ２０の入力端子、ＧＮＤ端子を同位相で励起するようにすれば、クロックの高調波に関するＬＮＡ２０の出力信号はキャンセルされることになる。

可変結合線路１８０の一例を図２に示す。図２において、Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２，・・・，ＣＮ１，ＣＮ２は容量、ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２，・・・，ＳＷＮ１，ＳＷＮ２はスイッチ、ＬＶＣＣ１，ＬＶＣＣ２，・・・，ＬＶＣＣＮは伝送線路、ＬＧＮＤ１，ＬＧＮＤ２，・・・，ＬＧＮＤＮは伝送線路、ＬＣＬＫ１，ＬＣＬＫ２，・・・，ＬＣＬＫＮは伝送線路、５００は２Ｎビットレジスタである。

可変結合線路１８０には、３本の線路が存在する。電源電圧ラインであるＶＣＣライン（ＶＣＣｉｎ〜ＶＣＣｏｕｔ）、クロック信号が通過する信号ラインであるＣＬＫライン（ＣＬＫｉｎ〜ＣＬＫｏｕｔ）、グランドラインであるＧＮＤライン（ＧＮＤｉｎ〜ＧＮＤｏｕｔ）である。

ＶＣＣ−ＧＮＤライン間には、直列接続したスイッチＳＷｎ１と容量Ｃｎ１（ｎ＝１，２，・・・，Ｎ）が挿入される。ＣＬＫ−ＧＮＤライン間には、直列接続したスイッチＳＷｎ２と容量Ｃｎ２（ｎ＝１，２，・・・，Ｎ）が挿入される。

ＶＣＣラインには、伝送線路ＬＶＣＣ１の他、スイッチＳＷａ１（ａ＝１，２，・・・，Ｎ−１）とスイッチＳＷｂ１（ｂ＝ａ＋１）の間に伝送線路ＬＶＣＣｂが挿入される。ＧＮＤラインには、伝送線路ＬＧＮＤ１の他、容量Ｃａ１（ａ＝１，２，・・・，Ｎ−１）と容量Ｃｂ１（ｂ＝ａ＋１）の間に伝送線路ＬＧＮＤｂが挿入される。ＣＬＫラインには、伝送線路ＬＣＬＫ１の他、スイッチＳＷａ２（ａ＝１，２，・・・，Ｎ−１）とスイッチＳＷｂ２（ｂ＝ａ＋１）の間に伝送線路ＬＣＬＫｂが挿入される。

ＶＣＣ−ＧＮＤライン間のＮ個のスイッチＳＷｎ１と、ＣＬＫ−ＧＮＤライン間のＮ個のスイッチＳＷｎ２は、２Ｎビットレジスタ５００で任意にオンオフされる。スイッチＳＷｎ１がオンされるとＶＣＣラインは容量Ｃｎ１と短絡され、オフされると開放される。スイッチＳＷｎ２がオンされるとＣＬＫラインは容量Ｃｎ２と短絡され、オフされると開放される。

一般に、ラインのインダクタンスはラインの長さの関数である。従って、スイッチＳＷｎ１、スイッチＳＷｎ２をオンオフすることでラインのインダクタンスを可変することができる。ラインのインダクタンスが可変すると、ラインからＬＮＡ２０の入力端子への結合度とラインからＬＮＡ２０のＧＮＤ端子への結合度を可変させ、等しくすることができる。

しかし、クロック信号バッファ１１０，１２０やそのＶＣＣ、ＧＮＤ、ＣＬＫラインとＬＮＡ２０のチップ上の相対的な位置関係に関係し、シミュレーションなどで事前に高調波の発生を想定した設計をするのは困難である。従って、完成したボード上に半導体チップ１０００を実装し、２Ｎビットレジスタ５００のレジスタ値をスイープし、各高調波毎に最適レジスタ値を実験的に決める。

複数の金属が存在すると、それらは相互に相互インダクタンスを有する。ここで問題となるのは、可変結合線路１８０にある３本の線路とＬＮＡ２０の入力端子のライン、ＬＮＡ２０のＧＮＤ端子のラインである。可変結合線路１８０の３本の線路中、ＶＣＣラインとＧＮＤラインはその間に必ず容量を意図的に挿入するので、クロック信号の高調波のような高周波信号ではほぼ短絡状態とみなされるため、回路的には同一金属とみなされる。

従って、可変結合線路１８０は、可変結合線路１８０のＶＣＣラインとＧＮＤラインペアとＬＮＡ２０の入力端子のライン間の相互インダクタンス、可変結合線路１８０のＶＣＣラインとＧＮＤラインペアとＬＮＡ２０のＧＮＤ端子のライン間の相互インダクタンス、可変結合線路１８０のＣＬＫラインとＬＮＡ２０の入力端子のライン間の相互インダクタンス、可変結合線路１８０のＣＬＫラインとＬＮＡ２０のＧＮＤ端子のライン間の相互インダクタンスを、２Ｎビットレジスタ５００のレジスタ値をスイープすることで変化させ、各高調波毎にクロックの高調波がＬＮＡ２０の入力端子、ＧＮＤ端子を同位相で励起するように最適レジスタ値を実験的に求め、所望帯域内のクロック信号高調波を抑圧する機能を有するものである。

図１に戻り、ダイレクトコンバージョン方式の受信回路の動作の続きを説明する。

制御回路１７０は、制御信号入力端子１６０から入力された制御信号により、ＬＮＡ２０、可変利得増幅器５１，５２の利得切り替え、ＰＬＬ１３０の分周比の設定などを行う。

例えば、クロック信号バッファ１２０からのクロック信号周波数がｆＲ、クロック信号バッファ１２０からのクロック信号周波数を制御回路１７０からの制御信号により定められた分周比をＲ、ＶＣＯ１４０の発振周波数を制御回路１７０からの制御信号により定められた分周比をＮとすると、ＶＣＯ１７０の発振周波数ｆＶＣＯは、
ｆＶＣＯ＝ｆＲ×Ｎ／Ｒ
となる。これにより、ＶＣＯ１４０は受信チャネルにより異なる周波数で発振するように制御される。図１は図４と同様、ダイレクトコンバージョン方式の受信回路であるので、受信チャネルの中心周波数とミキサ４１，４２へ供給される発振信号の周波数は等しくなるように制御する。

ミキサ４１，４２は、直交ミキサと呼ばれ、図１では直交ミキサ４０と記している。可変利得増幅器５１，５２、フィルタ５３，５４は、直交ミキサ４０により所望チャネル帯域の低周波信号に周波数変換された低周波信号の処理を行い、図１では、低周波信号処理部５０と記している。

電源ＶＣＣは、半導体チップ１０００の電源を供給する電源である。この電源は、伝送線路ＬＥ１〜４を経て半導体チップ１０００へ入力する。ＬＮＡ２０の電源には容量ＣＥ２が、クロック信号バッファ１１０，１２０の電源には容量ＣＥ１が挿入され、伝送線路ＬＥ１〜４の影響により高くなってしまう電源ＶＣＣのインピーダンスを交流的に短絡することにより、雑音などによる特性劣化や誤動作を抑える。

図３は、本実施の形態のダイレクトコンバージョン方式の受信回路において、クロック高調波による受信妨害調整手順を示すフローチャートである。

まず、クロック高調波による受信妨害調整が開始されると（ステップ１１００）、ステップ１１１０でＬＮＡ入力端子１０は所望のインピーダンスで終端し、ステップ１１２０でクロック高調波による受信妨害が予想されるチャネル（クロック周波数の整数倍が受信チャネル内に存在するチャネル）の受信状態になるように制御信号入力端子１６０より制御信号を入力する。

次に、ステップ１１３０で２Ｎビットレジスタ５００のレジスタ値を０に設定する。そして、ステップ１１４０に示すように、図１のダイレクトコンバージョン方式の受信回路により、クロック高調波が直交ミキサ４０にダウンコンバートされた信号を出力端子６０，６１より測定する。この測定結果をステップ１１５０で判定し、所望レベル未満であれば（ＹＥＳ）、問題ないので別の未測定な未調整のクロック高調波による受信妨害が予想されるチャネルの調整に移り（ステップ１１６０，１１７０）、所望レベル以上であれば（ＮＯ）、２Ｎビットレジスタ５００のレジスタ値を１増やす（ステップ１２００）。

さらに、２Ｎビットレジスタ５００のレジスタ値を増やした後、ステップ１１８０で２Ｎビットレジスタ５００の値が（２の２Ｎ乗）−１を越えるか否かを判定し、越えないようであれば（ＮＯ）、出力端子６０，６１のレベル測定を繰り返す（ステップ１１４０）。

もし、ステップ１１８０で２Ｎビットレジスタ５００の値が（２の２Ｎ乗）−１を超えるようであれば（ＹＥＳ）、半導体チップ１０００内に作り込んだ可変結合線路１８０では対策できないことになるので、該当チャネルは、半導体チップ１０００の実装ボードで対策するか、半導体チップ１０００の改修が必要となる（ステップ１１９０）。

そして、ステップ１１７０でクロック高調波による受信妨害が予想される未調整チャネルの受信状態になるように制御信号入力端子１６０より制御信号を入力し、ステップ１１６０で全てのクロック高調波による受信妨害が予想される未調整チャネルの調整が終わり（ＮＯ）、各チャネルに最適な２Ｎビットレジスタ５００の値が決定すれば、図１のダイレクトコンバージョン方式の受信回路のクロック高調波による受信妨害対策は終了したことになる（ステップ１２１０）。

以上説明した本実施の形態によれば、クロック信号バッファ１１０とクロック信号バッファ１２０の間に可変結合線路１８０を設け、クロック信号の高調波の周波数における可変結合線路１８０とＬＮＡ２０の入力端子、ＧＮＤ端子の結合を等しくすることにより、クロック信号を必要とするＰＬＬ１３０などの回路ブロックと、低雑音受信特性を必要とするＬＮＡ２０などの回路ブロックが同一の半導体チップ１０００内に配置しても、所望の受信特性を確保することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態においては、ダイレクトコンバージョン方式の受信回路に適用した場合を説明したが、本発明は、クロック信号がＬＮＡへ及ぼす影響を改善するものであるから、ダイレクトコンバージョン方式の受信回路であるかないかは問題ではなく、他の受信方式へ応用することができる。

さらに、本発明は、無線通信用半導体集積回路に限らず、他の任意の半導体集積回路に適用することも可能である。この場合には、任意の半導体集積回路間の結合度を可変にすることができる。

本発明は、半導体集積回路の技術に関し、特に、クロック信号を必要とする回路ブロックと、低雑音受信特性を必要とする回路ブロックが同一チップ内に配置された無線通信用半導体集積回路に適用して有効である。

本発明の無線通信用半導体集積回路を適用した一実施の形態であるダイレクトコンバージョン方式の受信回路を示すブロック図である。本発明の無線通信用半導体集積回路を適用した一実施の形態であるダイレクトコンバージョン方式の受信回路において、可変結合線路の一例を示す図である。本発明の無線通信用半導体集積回路を適用した一実施の形態であるダイレクトコンバージョン方式の受信回路において、クロック高調波による受信妨害調整手順を示すフローチャートである。本発明の前提として検討したダイレクトコンバージョン方式の受信回路を示すブロック図である。

符号の説明

１０…ＬＮＡ入力端子、２０…ＬＮＡ、３０…フィルタ、４０…直交ミキサ、４１，４２…ミキサ、５０…低周波信号処理部、５１，５２…可変利得増幅器、５３，５４…フィルタ、６０，６１…出力端子、１００…クロック信号発振器、１１０，１２０…クロック信号バッファ、１３０…ＰＬＬ、１４０…ＶＣＯ、１５０…９０度移相回路、１６０…制御信号入力端子、１７０…制御回路、１８０…可変結合線路、５００…２Ｎビットレジスタ、１０００…半導体チップ、ＶＣＣ…電源、ＧＮＤ…ＧＮＤ、ＣＥ１〜２…容量、ＬＥ１〜４…伝送線路、Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２，・・・，ＣＮ１，ＣＮ２…容量、ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２，・・・，ＳＷＮ１，ＳＷＮ２…スイッチ、ＬＶＣＣ１，ＬＶＣＣ２，・・・，ＬＶＣＣＮ…伝送線路、ＬＧＮＤ１，ＬＧＮＤ２，・・・，ＬＧＮＤＮ…伝送線路、ＬＣＬＫ１，ＬＣＬＫ２，・・・，ＬＣＬＫＮ…伝送線路。

Claims

電源電圧ラインとグランドライン間に、直列接続したスイッチと容量をＮ個並列に挿入した第１の回路と、
信号ラインとグランドライン間に、直列接続したスイッチと容量をＮ個並列に挿入した第２の回路と、
前記第１の回路のＮ個のスイッチと前記第２の回路のＮ個のスイッチとを任意にオンオフする２Ｎビットのレジスタとを有することを特徴とする半導体集積回路。
入力端子からの信号を増幅して出力するＬＮＡと、
入力電圧の電圧値により発振周波数を可変するＶＣＯと、
制御信号入力端子からの制御信号を前記ＶＣＯと前記ＬＮＡへ送出する制御回路と、
前記制御回路からの制御信号を受け、クロック信号発振器の出力と前記ＶＣＯの発振周波数を比較し、ＶＣＯ発振周波数を制御信号とクロック信号周波数の関数になるように制御するＰＬＬと、
前記ＶＣＯの発振信号を９０度異なる位相にシフトする９０度移相回路と、
前記９０度移相回路の出力信号または前記ＶＣＯの発振信号とフィルタの出力信号を乗算し、前記９０度移相回路の出力信号周波数または前記ＶＣＯの発振信号周波数と前記フィルタの出力信号周波数の和周波数成分あるいは差周波数成分を出力するミキサ回路とを有し、
前記ＰＬＬの入力段に、前記クロック信号発振器の出力を前記ＰＬＬに供給するクロック信号線と前記ＬＮＡの入力端子との結合度、および前記クロック信号線と前記ＬＮＡのグランド端子との結合度を可変にする可変結合線路が設けられていることを特徴とする無線通信用半導体集積回路。
請求項２記載の無線通信用半導体集積回路において、
前記可変結合線路は、
電源電圧ラインとグランドライン間に、直列接続したスイッチと容量をＮ個並列に挿入した第１の回路と、
信号ラインとグランドライン間に、直列接続したスイッチと容量をＮ個並列に挿入した第２の回路と、
前記第１の回路のＮ個のスイッチと前記第２の回路のＮ個のスイッチとを任意にオンオフする２Ｎビットのレジスタとを有することを特徴とする無線通信用半導体集積回路。
入力端子からの信号を低雑音、低歪特性で、かつ所望の利得で増幅して出力するＬＮＡと、
入力電圧の電圧値により発振周波数を可変するＶＣＯと、
入力信号をより所望の利得で増幅して出力する第１の可変利得増幅器と、
前記第１の可変利得増幅器と等しい第２の可変利得増幅器と、
前記ＶＣＯの発振周波数を設定する第１の制御信号と前記ＬＮＡの利得値を設定する第２の制御信号と前記第１および第２の可変利得増幅器の利得値を設定する第３の制御信号とを入力する制御信号入力端子と、
前記制御信号入力端子からの第１、第２、第３の制御信号をそれぞれ前記ＶＣＯ、前記ＬＮＡ、前記第１および第２の可変利得増幅器へ送出する制御回路と、
クロック信号発振器の出力を増幅する第１のクロック信号バッファと、
前記第１のクロック信号バッファの出力を増幅する第２のクロック信号バッファと、
前記制御回路からの第１の制御信号を受け、前記第２のクロック信号バッファの出力と前記ＶＣＯの発振周波数を比較し、ＶＣＯ発振周波数を第１の制御信号とクロック信号周波数の関数になるように制御するＰＬＬと、
前記ＶＣＯの発振信号とフィルタの出力信号を乗算し、前記ＶＣＯの発振信号周波数と前記フィルタの出力信号周波数の和周波数成分あるいは差周波数成分を出力する第１のミキサと、
前記ＶＣＯの発振信号を９０度異なる位相にシフトする９０度移相回路と、
前記９０度移相回路の出力信号と前記フィルタの出力信号を乗算し、前記９０度移相回路の出力信号周波数と前記フィルタの出力信号周波数の和周波数成分あるいは差周波数成分を出力する第２のミキサと、
前記第１のミキサの出力を前記第１の可変利得増幅器で所望の利得に増幅したのち出力した信号から所望以外の帯域に存在する信号を抑圧する第１のフィルタと、
前記第２のミキサの出力を前記第２の可変利得増幅器で所望の利得に増幅したのち出力した信号から所望以外の帯域に存在する信号を抑圧する第２のフィルタとを有し、
前記第１のクロック信号バッファと前記第２のクロック信号バッファとの間に、前記第１のクロック信号バッファの出力を前記第２のクロック信号バッファに供給するクロック信号線と前記ＬＮＡの入力端子との結合度、および前記クロック信号線と前記ＬＮＡのグランド端子との結合度を可変にする可変結合線路が設けられていることを特徴とする無線通信用半導体集積回路。
請求項４記載の無線通信用半導体集積回路において、
前記可変結合線路は、
電源電圧ラインとグランドライン間に、直列接続したスイッチと容量をＮ個並列に挿入した第１の回路と、
信号ラインとグランドライン間に、直列接続したスイッチと容量をＮ個並列に挿入した第２の回路と、
前記第１の回路のＮ個のスイッチと前記第２の回路のＮ個のスイッチとを任意にオンオフする２Ｎビットのレジスタとを有することを特徴とする無線通信用半導体集積回路。