JP4871171B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に、メーカー名等を特定するための捺印を外面に有する半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a seal for specifying a manufacturer name and the like on an outer surface and a manufacturing method thereof.

従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。これらの条件を満たすために、CSP(Chip Scale Package)と呼ばれる、内蔵される半導体素子と同等のサイズを有する半導体装置が開発されている。   2. Description of the Related Art Conventionally, a circuit device set in an electronic device is used in a mobile phone, a portable computer, and the like. In order to satisfy these conditions, a semiconductor device called a CSP (Chip Scale Package) having a size equivalent to a built-in semiconductor element has been developed.

これらのCSPの中でも、特に小型化なものとしてWLP(Wafer Level Package)がある。このWLPの製造方法と構造を、図8を参照して説明する(例えば下記特許文献1を参照。)。   Among these CSPs, there is WLP (Wafer Level Package) as a particularly miniaturized one. The manufacturing method and structure of this WLP will be described with reference to FIG. 8 (see, for example, Patent Document 1 below).

図8(A)を参照して、先ず、半導体ウェハ100には、多数の半導体装置部102が形成されている。各半導体装置部102には、拡散工程によりトランジスタ等が形成されている。更に、半導体装置部102の上面は、基板内部の素子と接続された電極103が形成され、この電極103の上部を露出させた状態で絶縁層101が形成されている。この絶縁層101の上面には配線104がパターニングされる。また、配線104の上面には、例えば半田等から成る外部電極105が溶着されている。このような構成の半導体ウェハ100の裏面は、ダイシングシート106の上面に貼着される。更に、配線104がカバーされるように絶縁層101の上面は被覆層110により被覆されている。また、外部電極105が形成される領域の被覆層110には開口部が設けられている。   Referring to FIG. 8A, first, a large number of semiconductor device portions 102 are formed on a semiconductor wafer 100. Transistors and the like are formed in each semiconductor device portion 102 by a diffusion process. Further, an electrode 103 connected to an element inside the substrate is formed on the upper surface of the semiconductor device portion 102, and an insulating layer 101 is formed with the upper portion of the electrode 103 exposed. A wiring 104 is patterned on the upper surface of the insulating layer 101. An external electrode 105 made of, for example, solder is welded to the upper surface of the wiring 104. The back surface of the semiconductor wafer 100 having such a configuration is attached to the upper surface of the dicing sheet 106. Further, the upper surface of the insulating layer 101 is covered with a covering layer 110 so as to cover the wiring 104. In addition, an opening is provided in the covering layer 110 in a region where the external electrode 105 is formed.

図8(B)を参照して、次に、高速で回転するブレード107を用いてウェハ100を切断して各半導体装置部102を分離する。ブレード107により半導体ウェハ100および絶縁層101が完全に切断される。分離された半導体装置部102が半導体装置と成る。   Referring to FIG. 8B, next, the semiconductor device unit 102 is separated by cutting the wafer 100 using a blade 107 that rotates at high speed. The semiconductor wafer 100 and the insulating layer 101 are completely cut by the blade 107. The separated semiconductor device portion 102 becomes a semiconductor device.

図8(C)に上記工程により製造される半導体装置108の断面を示す。図から明白なように、半導体装置108の平面的なサイズは、半導体基板109と略同様である。半導体装置108の平面的なサイズは、例えば5mm×5mm程度であり極めて小型である。また、半導体基板109の上面には、半導体装置の製造年月日や機種等を示す捺印(不図示)が形成されている。   FIG. 8C shows a cross section of the semiconductor device 108 manufactured by the above process. As is apparent from the drawing, the planar size of the semiconductor device 108 is substantially the same as that of the semiconductor substrate 109. The planar size of the semiconductor device 108 is, for example, about 5 mm × 5 mm and is extremely small. In addition, on the upper surface of the semiconductor substrate 109, a seal (not shown) indicating the date of manufacture and model of the semiconductor device is formed.

ここで、捺印とは、半導体装置108を製造したメーカー名、製品の特性、製品の種別、製造年月日、製造番号等のいずれかまたは複数を含む情報であり、製品を特定できるものである。この捺印の形成方法としては、レーザー照射またはインク印刷等がある。一般的に、捺印は、半導体装置の外面に印刷される。
特願2004−128526号公報
Here, the seal is information including one or more of the name of the manufacturer that manufactured the semiconductor device 108, the characteristics of the product, the type of the product, the date of manufacture, the serial number, etc., and can identify the product. . As a method for forming the seal, there is laser irradiation or ink printing. Generally, the seal is printed on the outer surface of the semiconductor device.
Japanese Patent Application No. 2004-128526

しかしながら、上述したCSPである半導体装置108に捺印を形成しようとすると、半導体装置108の特性を劣化させてしまう問題があった。具体的には、例えば、図8(C)を参照して、半導体基板109の上面に導電材料を配置して、この導電材料を電流が通過する経路として用いる場合がある。この場合、上記した捺印は、半導体基板109の上面を被覆する導電材料の表面に形成される。そして、この導電材料の上面にインクを使用して捺印すると、捺印が容易に劣化してしまい、捺印文字の認識性が低下してしまう。一方、半導体基板109の上面を被覆する導電材料が部分的に削り込まれてしまう程度に、レーザーを照射すると、認識性の高い捺印が形成できる。しかしながら、導電材料が部分的に除去されてしまうので、導電材料の電気抵抗が高くなり、結果的に半導体装置108のオン抵抗が上昇してしまう問題が発生する。   However, when a stamp is formed on the semiconductor device 108 that is the CSP described above, there is a problem that the characteristics of the semiconductor device 108 are deteriorated. Specifically, for example, referring to FIG. 8C, a conductive material may be arranged on the upper surface of the semiconductor substrate 109 and used as a path through which a current passes. In this case, the above-described seal is formed on the surface of the conductive material that covers the upper surface of the semiconductor substrate 109. If the top surface of the conductive material is marked using ink, the marking is easily deteriorated and the recognition of the stamped character is lowered. On the other hand, a highly recognizable seal can be formed by irradiating the laser to such an extent that the conductive material covering the upper surface of the semiconductor substrate 109 is partially cut away. However, since the conductive material is partially removed, the electrical resistance of the conductive material increases, resulting in a problem that the on-resistance of the semiconductor device 108 increases.

更に、一般的な樹脂封止型の半導体装置に於いても、樹脂モールド体の外面にレーザーを照射して捺印すると、レーザー照射によりモールド体が劣化して、半導体装置全体の機械的強度が低下してしまう問題があった。   Furthermore, even in a general resin-encapsulated semiconductor device, when the outer surface of the resin mold body is irradiated with a laser and printed, the mold body is deteriorated by the laser irradiation, and the mechanical strength of the entire semiconductor device is reduced. There was a problem.

本発明はこのような問題を鑑みて成されたものであり、本発明の主な目的は、認識性の高い捺印を外面に有する半導体装置およびその製造方法を提供することにある。   The present invention has been made in view of such problems, and a main object of the present invention is to provide a semiconductor device having a highly recognizable seal on its outer surface and a method for manufacturing the same.

更に、本発明の半導体装置は、半導体基板と、前記半導体基板に形成された2つのMOSFETと、前記半導体基板の第1主面に設けられた、両前記MOSFETのゲート電極およびソース電極と、前記半導体基板の第2主面に設けられ、両前記MOSFETのドレイン領域に共通に接続された導電材料と、を具備し、前記導電材料の表面には捺印が設けられ、前記捺印が形成される前記導電材料の表面を、他の前記導電材料の表面よりも平滑にすることを特徴とする。   Furthermore, a semiconductor device of the present invention includes a semiconductor substrate, two MOSFETs formed on the semiconductor substrate, gate electrodes and source electrodes of both MOSFETs provided on the first main surface of the semiconductor substrate, A conductive material provided on the second main surface of the semiconductor substrate and connected in common to the drain regions of both of the MOSFETs, the surface of the conductive material is provided with a mark, and the mark is formed. The surface of the conductive material is smoother than the surfaces of the other conductive materials.

更に、本発明の半導体装置の製造方法は、半導体基板に2つの集積されたMOSFETを形成する工程と、前記半導体基板の第1主面に、各々の前記MOSFETのゲート電極およびソース電極を形成する工程と、前記半導体基板の第2主面に、前記両MOSFETのドレイン領域に共通に接続された導電材料を配置する工程と、前記導電材料の表面を部分的に溶融させることにより、前記導電材料の表面に捺印を形成する工程と、を有することを特徴とする。   Furthermore, in the method for manufacturing a semiconductor device of the present invention, a step of forming two integrated MOSFETs on a semiconductor substrate, and a gate electrode and a source electrode of each MOSFET are formed on a first main surface of the semiconductor substrate. A step of disposing a conductive material commonly connected to drain regions of the two MOSFETs on the second main surface of the semiconductor substrate; and partially melting the surface of the conductive material to thereby form the conductive material. And a step of forming a seal on the surface.

本発明の半導体装置およびその製造方法によれば、外面を構成する導電材料に捺印が形成されているので、捺印の経時劣化を抑止して、捺印の認識性を一定以上に保持することができる。更に、レーザーを照射することによる半導体装置の機械的強度の低下も抑止される。   According to the semiconductor device and the method of manufacturing the same of the present invention, since the seal is formed on the conductive material constituting the outer surface, it is possible to suppress the deterioration of the seal over time and maintain the recognition of the seal above a certain level. . Furthermore, a decrease in mechanical strength of the semiconductor device due to laser irradiation is also suppressed.

更に、本発明の半導体装置およびその製造方法によれば、導電材料の表面に捺印を設け、捺印が形成される領域を、他の領域よりも平滑にすることにより、捺印の外縁を識別可能としている。従って、導電材料の厚みを実質的に変化させることなく、導電材料表面に捺印が形成されるので、捺印に伴うオン抵抗の増加が抑止される。   Furthermore, according to the semiconductor device and the manufacturing method thereof of the present invention, it is possible to identify the outer edge of the seal by providing a seal on the surface of the conductive material and making the region where the seal is formed smoother than other regions. Yes. Accordingly, since the stamp is formed on the surface of the conductive material without substantially changing the thickness of the conductive material, an increase in on-resistance due to the stamp is suppressed.

本実施の形態では、図1から図3を参照して、半導体装置の構成および、半導体装置が含まれる回路の構成を説明する。図1および図2は、本実施の形態の半導体装置10の構成を示す図であり、図3は半導体装置が含まれる回路モジュールに組み込まれる電気回路を示す回路図である。   In this embodiment, a structure of a semiconductor device and a structure of a circuit including the semiconductor device are described with reference to FIGS. 1 and 2 are diagrams showing a configuration of a semiconductor device 10 according to the present embodiment, and FIG. 3 is a circuit diagram showing an electric circuit incorporated in a circuit module including the semiconductor device.

図1を参照して、本発明の半導体装置10の構成を説明する。図1(A)は半導体装置10の斜視図であり、図1(B)は導電材料14の上面の凹凸の度合いを示す拡大断面図である。   With reference to FIG. 1, the structure of the semiconductor device 10 of the present invention will be described. FIG. 1A is a perspective view of the semiconductor device 10, and FIG. 1B is an enlarged cross-sectional view showing the degree of unevenness on the upper surface of the conductive material 14.

本実施の形態の半導体装置10は、捺印16を外面に有する半導体装置であり、外面の一部であり金属から成る導電材料14(金属面)に捺印16が設けられ、捺印16が形成される導電材料14の表面を、他の導電材料14の表面よりも平滑面とする構成となっている。   The semiconductor device 10 of the present embodiment is a semiconductor device having a seal 16 on the outer surface, and the stamp 16 is formed on a conductive material 14 (metal surface) made of metal which is a part of the outer surface and is formed. The surface of the conductive material 14 is configured to be smoother than the surfaces of the other conductive materials 14.

半導体基板12は、例えばシリコン(Si)、ゲルマニウム(Ge)、ガリウムヒ素(GaAs)等からなる基板であり、内部には所定の素子が拡散技術により形成されている。本実施の形態では、半導体基板12は、シリコンからなる厚みが数十μm程度の基板であり、内部には2つのMOSFETが拡散技術を用いて形成されている。そして、両MOSFETのドレイン領域は、半導体基板12の上面を覆うように形成された導電材料14により共通に接続されている。また、半導体基板12の上面は導電材料14により被覆され、半導体基板12の下面は、2つのMOSFETのゲート電極およびソース電極が形成される(不図示)。   The semiconductor substrate 12 is a substrate made of, for example, silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like, and predetermined elements are formed therein by a diffusion technique. In the present embodiment, the semiconductor substrate 12 is a substrate made of silicon and having a thickness of about several tens of μm, and two MOSFETs are formed therein using a diffusion technique. The drain regions of both MOSFETs are connected in common by a conductive material 14 formed so as to cover the upper surface of the semiconductor substrate 12. Further, the upper surface of the semiconductor substrate 12 is covered with a conductive material 14, and the gate electrode and the source electrode of two MOSFETs are formed on the lower surface of the semiconductor substrate 12 (not shown).

ここで、半導体基板12の内部に構成される素子としては、MOSFET以外の素子も採用可能であり、例えば、IGBT、バイポーラ型トランジスタ、ダイオード等の素子も考えられる。そして、これらの素子が、半導体基板12の上面を被覆する導電材料14により接続されても良い。   Here, as an element configured inside the semiconductor substrate 12, an element other than a MOSFET can be employed. For example, an element such as an IGBT, a bipolar transistor, or a diode is also conceivable. These elements may be connected by a conductive material 14 that covers the upper surface of the semiconductor substrate 12.

導電材料14は、半導体基板12の上面を全面的に被覆する金属膜から成る。導電材料14は、例えば、厚みが数μm程度の金属膜から成り、半導体基板12側からチタン(Ti)、ニッケル(Ni)、金(Au)が順次積層されて形成されている。これらの中でも、ニッケル膜が最も厚みを有する層である。導電材料14は、これらの金属膜をCVDにより積層することで形成されている。   The conductive material 14 is made of a metal film that covers the entire top surface of the semiconductor substrate 12. The conductive material 14 is made of, for example, a metal film having a thickness of about several μm, and is formed by sequentially stacking titanium (Ti), nickel (Ni), and gold (Au) from the semiconductor substrate 12 side. Among these, the nickel film is the thickest layer. The conductive material 14 is formed by laminating these metal films by CVD.

ここで、導電材料14は、半導体基板12の上面の全域を被覆する必要はなく、半導体基板12の上面に於いて、導電材料14が部分的に形成されても良い。更には、半導体基板12の外周端部よりも内側に、導電材料14の外周端部が位置しても良い。導電材料14としては、半田等の金属を溶融して半導体基板12の上面に塗布したものでも良いし、導電性接着材を介して半導体基板12の上面に貼着された金属板でも良いし、メッキ膜でも良い。   Here, the conductive material 14 does not need to cover the entire upper surface of the semiconductor substrate 12, and the conductive material 14 may be partially formed on the upper surface of the semiconductor substrate 12. Furthermore, the outer peripheral end portion of the conductive material 14 may be located inside the outer peripheral end portion of the semiconductor substrate 12. The conductive material 14 may be a material such as a solder melted and applied to the upper surface of the semiconductor substrate 12, or a metal plate attached to the upper surface of the semiconductor substrate 12 with a conductive adhesive, A plating film may be used.

捺印16は、導電材料14の上面に形成されている。上記したが、捺印とは、半導体装置10を製造したメーカー名、製品の特性、製品の種別、製造年月日、製造番号等のいずれかまたは複数を含む情報であり、製品を特定するためのものである。ここでは、導電材料14の上面にレーザーを照射して、部分的に導電材料14を溶融して平坦化することにより、捺印16がされる領域と、捺印16が形成されない他の領域との境界を、視覚的に識別可能にしている。   The stamp 16 is formed on the upper surface of the conductive material 14. As described above, the seal is information including one or more of the name of the manufacturer that manufactured the semiconductor device 10, the characteristics of the product, the type of the product, the date of manufacture, the serial number, and the like. Is. Here, the upper surface of the conductive material 14 is irradiated with a laser, and the conductive material 14 is partially melted and flattened, whereby the boundary between the region where the stamp 16 is formed and the other region where the stamp 16 is not formed. Are visually identifiable.

図1(B)を参照して、半導体基板12の上面を被覆する導電材料14の上面は、捺印が形成される捺印領域18と、捺印が形成されない他の領域である非捺印領域20とに大別することができる。上述したように、本実施の形態では、導電材料14はCVDにより成膜されることから、非捺印領域20の上面は凹凸を有する粗面となっている。具体的には、非捺印領域20の上面は、例えば高低差が1μm程度の凹凸が形成されている面となっている。一方、捺印領域18は、上記した非捺印領域20よりは平滑な面となっている。例えば、捺印領域18では、高低差が0.5m程度のなだらかな凹凸形状となっている。これは、レーザー照射により捺印領域18の上層が一端溶融された後に、再結晶するからである。   Referring to FIG. 1B, the upper surface of the conductive material 14 covering the upper surface of the semiconductor substrate 12 is divided into a stamped region 18 where a stamp is formed and a non-marked region 20 which is another region where a stamp is not formed. It can be divided roughly. As described above, in the present embodiment, since the conductive material 14 is formed by CVD, the upper surface of the non-printing region 20 is a rough surface having irregularities. Specifically, the upper surface of the non-printing region 20 is a surface on which irregularities having a height difference of about 1 μm are formed, for example. On the other hand, the stamped area 18 has a smoother surface than the non-printed area 20 described above. For example, the marking area 18 has a gentle uneven shape with a height difference of about 0.5 m. This is because the upper layer of the stamped region 18 is melted by laser irradiation and then recrystallized.

このことにより、粗面である非捺印領域20と、平滑面である捺印領域18との間の輪郭が明瞭となり、両者の境界を目視で判別可能となる。樹脂材料等と比較すると、金属からなる導電材料14は経時劣化が少ないので、長時間が経過しても、捺印16の劣化の虞は小さい。   As a result, the contour between the non-printing area 20 which is a rough surface and the marking area 18 which is a smooth surface becomes clear, and the boundary between both can be visually determined. Compared to a resin material or the like, the conductive material 14 made of metal is less likely to deteriorate with time, so that the possibility of deterioration of the stamp 16 is small even after a long time has passed.

更に、捺印領域18は、導電材料14の上部をレーザーにより部分的に溶融させることにより平坦化されている。従って、レーザーにより捺印領域18は除去されていないので、捺印領域18と非捺印領域20とでは、実質的な厚みの差は無い。従って、使用状況下では、導電材料14の主表面と平行に電流が流れるが、捺印領域18を設けることによる断面積の減少は無いので、捺印領域18を設けることは、オン抵抗に悪影響を及ぼさない。   Further, the stamped region 18 is flattened by partially melting the upper portion of the conductive material 14 with a laser. Accordingly, since the marking area 18 is not removed by the laser, there is no substantial difference in thickness between the marking area 18 and the non-printing area 20. Accordingly, a current flows in parallel with the main surface of the conductive material 14 under use conditions, but since there is no reduction in the cross-sectional area due to the provision of the stamp region 18, the provision of the stamp region 18 has an adverse effect on the on-resistance. Absent.

更にまた、本実施の形態では、導電材料14の主表面にレーザーを照射することにより、導電材料14を部分的に溶融して、捺印領域18を形成している。従って、捺印領域18では、一端溶融されることにより、導電材料14を構成している結晶粒(結晶の直径)が大型化している。即ち、捺印領域18の導電材料14を構成する金属の結晶粒は、非捺印領域20のものよりも大きい。このことにより電気抵抗が低下して、装置全体のオン抵抗が低減されている。   Furthermore, in the present embodiment, the main surface of the conductive material 14 is irradiated with a laser so that the conductive material 14 is partially melted to form the stamped region 18. Therefore, in the marking region 18, the crystal grains (crystal diameter) constituting the conductive material 14 are enlarged by being melted at one end. That is, the metal crystal grains constituting the conductive material 14 in the stamped region 18 are larger than those in the non-printed region 20. As a result, the electrical resistance is lowered, and the on-resistance of the entire apparatus is reduced.

図2を参照して、次に、半導体装置10の構成を更に詳述する。図2(A)は半導体装置10を、ゲート電極等が形成される側から見た平面図であり、図2(B)は図2(A)のX−X線に沿って半導体装置10を切開した断面図である。   Next, the configuration of the semiconductor device 10 will be described in more detail with reference to FIG. 2A is a plan view of the semiconductor device 10 as viewed from the side where the gate electrode and the like are formed, and FIG. 2B is a plan view of the semiconductor device 10 along the line XX in FIG. It is sectional drawing cut out.

本実施の形態の半導体装置10は、スイッチング素子であるパワーMOSFET(Q1、Q2)を1チップに集積化したMOSFETチップである。   The semiconductor device 10 of the present embodiment is a MOSFET chip in which power MOSFETs (Q1, Q2) that are switching elements are integrated on one chip.

具体的には、図2(B)を参照して、半導体装置10は、ドレイン領域となるN+型/N型半導体基板334と、P型のチャネル領域335と、チャネル領域335を貫通して設けたトレンチ336と、トレンチ336にゲート酸化膜337を介して埋め込まれたポリシリコンより成るゲート電極338と、トレンチ336に隣接して設けたN+型のソース領域339と、ソース領域339に隣接して設けた基板ダイオードを形成するP+型のボディ領域340とを有する。半導体基板334の絶縁膜341上にはソース領域339とボディ領域340にコンタクトしたアルミニウムのスパッタで形成された下地ソース電極342と、ゲート電極338に接続された下地ゲート電極343が設けられる。この下地ソース電極342と下地ゲート電極343上にはPd/TiあるいはAu/TiWのバリアメタル層344を設け、この上に約25μmの高さに金メッキ層で形成した金バンプのソース電極331とゲート電極332を設けられる。また、半導体基板334の裏面全体にはドレイン電極333が設けられており、このドレイン電極が図1の導電材料14に対応しており、そしてドレイン電極333の下面に捺印が行われる。   Specifically, referring to FIG. 2B, the semiconductor device 10 penetrates through the N + / N type semiconductor substrate 334 serving as the drain region, the P-type channel region 335, and the channel region 335. A trench 336 provided, a gate electrode 338 made of polysilicon embedded in the trench 336 with a gate oxide film 337 interposed therebetween, an N + type source region 339 provided adjacent to the trench 336, and adjacent to the source region 339. And a P + type body region 340 forming a substrate diode. Over the insulating film 341 of the semiconductor substrate 334, a base source electrode 342 formed by sputtering aluminum in contact with the source region 339 and the body region 340, and a base gate electrode 343 connected to the gate electrode 338 are provided. A Pd / Ti or Au / TiW barrier metal layer 344 is provided on the base source electrode 342 and the base gate electrode 343, and a gold bump source electrode 331 and a gate formed of a gold plating layer at a height of about 25 μm thereon. An electrode 332 is provided. Further, a drain electrode 333 is provided on the entire back surface of the semiconductor substrate 334, and this drain electrode corresponds to the conductive material 14 in FIG. 1, and marking is performed on the lower surface of the drain electrode 333.

パワーMOSFETQ1、Q2のソース電極331およびゲート電極332は図2(A)より明白なように、チップの中心線Y−Yに対して線対称に配置され、半導体基板334の大部分にソース電極331が設けられ、ゲート電極332は半導体基板334のコーナー部分に大きく離間して線対称に設けられている。これはフリップチップ法で対応する導電路に固着し易くするためである。   As apparent from FIG. 2A, the source electrodes 331 and the gate electrodes 332 of the power MOSFETs Q 1 and Q 2 are arranged symmetrically with respect to the center line YY of the chip, and the source electrode 331 is disposed on most of the semiconductor substrate 334. The gate electrode 332 is provided in line symmetry with a large distance from the corner portion of the semiconductor substrate 334. This is to make it easy to adhere to the corresponding conductive path by the flip chip method.

なお、ソース電極331とゲート電極332としては導電ボールに半田等のロウ材を付着した半田電極で形成しても良いし、半田付け可能な通常の平坦な電極でも良い。   Note that the source electrode 331 and the gate electrode 332 may be formed of a solder electrode in which a brazing material such as solder is attached to a conductive ball, or may be a normal flat electrode that can be soldered.

図3を参照して、上記した半導体装置10が組み込まれた電気回路の構成を説明する。ここでは、バッテリーマネージメントを行う保護回路が示されている。リチュウムイオン電池LiBに直列に2個のパワーMOSFETQ1、Q2を接続し、リチュウムイオン電池LiBの電圧をコントロールICで検知しながら2個のパワーMOSFETQ1、Q2 のオンオフ制御を行って過充電、過放電あるいは負荷ショートからリチュウムイオン電池LiBを保護している。2個のパワーMOSFETQ1、Q2はドレイン電極Dを共通接続し、両端にそれぞれのソース電極Sが配置され、各々のゲート電極GはコントロールICに接続されている。本実施の形態では、2つのMOSFETが1つの半導体装置10に組み込まれている。   With reference to FIG. 3, a configuration of an electric circuit in which the semiconductor device 10 described above is incorporated will be described. Here, a protection circuit for performing battery management is shown. Two power MOSFETs Q1 and Q2 are connected in series to the lithium ion battery LiB, and the on / off control of the two power MOSFETs Q1 and Q2 is performed while the voltage of the lithium ion battery LiB is detected by a control IC. The lithium ion battery LiB is protected from a load short circuit. The two power MOSFETs Q1 and Q2 have a drain electrode D connected in common, source electrodes S are arranged at both ends, and each gate electrode G is connected to a control IC. In the present embodiment, two MOSFETs are incorporated in one semiconductor device 10.

充電時には両端に電源が接続され、リチュウムイオン電池LiBに充電電流が矢印の方向に供給され充電を行う。リチュウムイオン電池LiBが過充電になるとコントロールICで電圧の検出をして、パワーMOSFETQ2のゲート電圧がH(ハイレベル)からL(ローレベル)になり、パワーMOSFETQ2がオフして回路を遮断してリチュウムイオン電池LiBの保護をする。   During charging, power is connected to both ends, and charging is performed by supplying a charging current to the lithium ion battery LiB in the direction of the arrow. When the lithium ion battery LiB is overcharged, the control IC detects the voltage, the gate voltage of the power MOSFET Q2 changes from H (high level) to L (low level), the power MOSFET Q2 turns off and the circuit is shut off. The lithium ion battery LiB is protected.

放電時には両端は負荷に接続され、所定の電圧までは携帯端末の動作を行う。しかしリチュウムイオン電池LiBが過放電となるとコントロールICで電圧を検知して、パワーMOSFETQ1のゲート電圧をHからLにしてパワーMOSFETQ1をオフして回路を遮断してリチュウムイオン電池LiBの保護を行う。   At the time of discharging, both ends are connected to a load, and the mobile terminal is operated up to a predetermined voltage. However, when the lithium ion battery LiB is overdischarged, the voltage is detected by the control IC, the gate voltage of the power MOSFET Q1 is changed from H to L, the power MOSFET Q1 is turned off, the circuit is shut off, and the lithium ion battery LiB is protected.

更に負荷ショート時あるいは過電流が流れた時はパワーMOSFETQ1、Q2に大電流が流れ、パワーMOSFETQ1、Q2の両端電圧が急激に上昇するので、この電圧をコントロールICで検出して放電時と同様にパワーMOSFETQ1をオフして回路を遮断してリチュウムイオン電池LiBの保護を行う。しかし保護回路が動作するまでの短期間に大電流が流れるため、パワーMOSFETQ1、Q2に対してせん頭ドレイン電流の大電流化が要求される。   Further, when the load is short-circuited or when an overcurrent flows, a large current flows through the power MOSFETs Q1 and Q2, and the voltage at both ends of the power MOSFETs Q1 and Q2 rapidly rises. The power MOSFET Q1 is turned off to cut off the circuit to protect the lithium ion battery LiB. However, since a large current flows in a short time until the protection circuit operates, it is required to increase the peak drain current for the power MOSFETs Q1 and Q2.

上記した保護回路ではリチュウムイオン電池LiBに直列に2個のNチャンネル型のパワーMOSFETQ1、Q2が接続されるので、この2個のパワーMOSFETQ1、Q2の低オン抵抗(RDS(o n))が最も要求される項目である。本実施の形態では、図1を参照して、導電材料14を部分的に溶融して結晶粒を大きくすることにより、導電材料の電気抵抗を少なくしてオン抵抗を低減させている。   In the above protection circuit, two N-channel type power MOSFETs Q1 and Q2 are connected in series to the lithium ion battery LiB, so the low on-resistance (RDS (on)) of the two power MOSFETs Q1 and Q2 is most required. It is an item to be. In the present embodiment, referring to FIG. 1, the conductive material 14 is partially melted to enlarge the crystal grains, thereby reducing the electrical resistance of the conductive material and reducing the on-resistance.

次に、図4から図7を参照して、上記した構成の半導体装置の製造方法を説明する。   Next, with reference to FIGS. 4 to 7, a method of manufacturing the semiconductor device having the above-described configuration will be described.

先ず、図4を参照して、半導体ウェハ33にマトリックス状に配置された半導体装置部32を形成する。図4(A)は半導体ウェハ33の斜視図であり、図4(B)はその断面図である。ここで、半導体装置部32とは、1つの半導体装置(半導体素子)を構成する部位のことである。ここでは、十数個の半導体装置部32が模式的に描かれているが、実際は、数百個〜数千個の半導体装置部32が、1枚の半導体ウェハ33(半導体基板38)に形成される。   First, referring to FIG. 4, semiconductor device portions 32 arranged in a matrix on semiconductor wafer 33 are formed. 4A is a perspective view of the semiconductor wafer 33, and FIG. 4B is a cross-sectional view thereof. Here, the semiconductor device unit 32 is a part constituting one semiconductor device (semiconductor element). Here, dozens of semiconductor device portions 32 are schematically drawn, but actually, hundreds to thousands of semiconductor device portions 32 are formed on one semiconductor wafer 33 (semiconductor substrate 38). Is done.

本実施の形態では、1つの半導体装置部32に、2つのMOSFET(Q1、Q2)が拡散工程により形成されている。そして、半導体基板38の上面を被覆する絶縁層の上面には、拡散された領域と電気的に接続された電極が形成されている。具体的には、各半導体装置部32に、2つのソース電極36および2つのゲート電極34が形成される。   In the present embodiment, two MOSFETs (Q1, Q2) are formed in one semiconductor device portion 32 by a diffusion process. An electrode electrically connected to the diffused region is formed on the upper surface of the insulating layer covering the upper surface of the semiconductor substrate 38. Specifically, two source electrodes 36 and two gate electrodes 34 are formed in each semiconductor device portion 32.

図5を参照して、次に、半導体基板38(半導体ウェハ)のゲート電極34等が設けられる面とは対向する面(図面では上面)に、導電材料14を全面的に形成する。ここでは、CVDにより、チタン(Ti)、ニッケル(Ni)、金(Au)からなる金属膜が順次堆積される。本工程により形成される導電材料14の上面は、例えば1μm程度の高低差を有する凹凸面(粗面)となっている。   Referring to FIG. 5, next, a conductive material 14 is formed on the entire surface of the semiconductor substrate 38 (semiconductor wafer) opposite to the surface on which the gate electrode 34 and the like are provided (upper surface in the drawing). Here, a metal film made of titanium (Ti), nickel (Ni), and gold (Au) is sequentially deposited by CVD. The upper surface of the conductive material 14 formed by this step is an uneven surface (rough surface) having a height difference of about 1 μm, for example.

本工程により、各半導体装置部32に形成されたMOSFETであるQ1およびQ2のドレイン領域は、導電材料14により共通に接続される。   Through this step, the drain regions of Q1 and Q2, which are MOSFETs formed in each semiconductor device portion 32, are commonly connected by the conductive material.

ここで、導電材料14は、例えば、無電界メッキ法や電解メッキ法により形成されても良いし、半田等により導電材料14が形成されても良い。   Here, the conductive material 14 may be formed by, for example, an electroless plating method or an electrolytic plating method, or the conductive material 14 may be formed by solder or the like.

図6を参照して、次に、半導体ウェハ33の各半導体装置部32に捺印を行う。図6(A)は本工程で捺印16が形成された半導体ウェハ33の斜視図であり、図6(B)は半導体基板38の断面図であり、図6(C)は捺印される捺印領域の断面図である。   Next, referring to FIG. 6, each semiconductor device portion 32 of the semiconductor wafer 33 is marked. 6A is a perspective view of the semiconductor wafer 33 on which the stamp 16 is formed in this step, FIG. 6B is a cross-sectional view of the semiconductor substrate 38, and FIG. 6C is a stamped region to be stamped. FIG.

図6(A)および図6(B)を参照して、各半導体装置部32を被覆する導電材料14の上面に、レーザーを照射することにより、捺印16を形成する。本工程では、レーザーの強度は、導電材料14を切削しない程度に調整されている。   With reference to FIGS. 6A and 6B, the seal 16 is formed by irradiating the upper surface of the conductive material 14 covering each semiconductor device portion 32 with a laser. In this step, the laser intensity is adjusted to such an extent that the conductive material 14 is not cut.

図6(C)を参照して、導電材料14の上面にレーザーを照射すると、導電材料14の上面が部分的に溶融されて再び硬化する。従って、レーザーが照射されて形成される捺印領域18は、レーザーが照射されない領域である非捺印領域20と比較して、平滑な面となっている。一例として、非捺印領域20の表面が高低差1.0μm程度の凹凸を有するのに対して、捺印領域18では高低差が0.5μm程度の凹凸となっている。   Referring to FIG. 6C, when the upper surface of the conductive material 14 is irradiated with laser, the upper surface of the conductive material 14 is partially melted and hardened again. Therefore, the stamped region 18 formed by irradiating the laser has a smooth surface as compared with the non-printed region 20 which is a region not irradiated with the laser. As an example, the surface of the non-printing region 20 has unevenness with a height difference of about 1.0 μm, whereas the marking region 18 has unevenness with a height difference of about 0.5 μm.

本工程により、平坦化された捺印領域18と、レーザーが照射されてない非捺印領域20との境界が明瞭となり、捺印16の外縁を容易に認識することができる。   By this step, the boundary between the flattened stamped region 18 and the non-printed region 20 not irradiated with the laser becomes clear, and the outer edge of the stamped 16 can be easily recognized.

更に、本工程により、捺印領域18の導電材料14が溶融されるので、この部分の導電材料を構成する結晶粒子が大型化されて電気抵抗が低減し、結果的に半導体装置のオン抵抗が引き下げられる。   Furthermore, since the conductive material 14 in the stamped region 18 is melted by this process, the crystal grains constituting the conductive material in this portion are enlarged, the electric resistance is reduced, and as a result, the on-resistance of the semiconductor device is lowered. It is done.

図7を参照して、次に、半導体ウェハの半導体基板38を、高速で回転するダイシングブレード44により切断して、各半導体装置部32に分離する。具体的には、半導体ウェハの半導体基板38と導電材料14とを、ダイシングにより分離している。ここでは、ダイシングシート42に半導体基板38を貼着した後に、上記したダイシングを行っている。   Referring to FIG. 7, next, the semiconductor substrate 38 of the semiconductor wafer is cut by a dicing blade 44 that rotates at a high speed and separated into the respective semiconductor device portions 32. Specifically, the semiconductor substrate 38 of the semiconductor wafer and the conductive material 14 are separated by dicing. Here, after attaching the semiconductor substrate 38 to the dicing sheet 42, the dicing described above is performed.

ダイシングが終了した後は、分離された半導体装置部32の上面に吸着コレット(不図示)を吸着させた後に、所定の箇所に搬送する。   After the dicing is completed, an adsorbing collet (not shown) is adsorbed on the upper surface of the separated semiconductor device unit 32 and then conveyed to a predetermined location.

以上の工程により、図1等に構造を示す半導体装置が製造される。   Through the above steps, the semiconductor device having the structure shown in FIG.

ここで、上記説明では、CSP型の半導体装置を一例に説明を行ったが、他のタイプの半導体装置に対して本実施の形態の捺印を適用させることもできる。例えば、半導体素子等の回路素子が樹脂封止されるタイプの半導体装置に、本実施の形態が適用される場合は素子を封止する樹脂封止体の一部分を導電材料により被覆し、この導電材料の表面に上記した捺印16を形成する。   Here, in the above description, the CSP type semiconductor device has been described as an example. However, the seal according to the present embodiment can be applied to other types of semiconductor devices. For example, when this embodiment is applied to a semiconductor device in which a circuit element such as a semiconductor element is resin-sealed, a part of a resin sealing body that seals the element is covered with a conductive material, and this conductive The above-mentioned stamp 16 is formed on the surface of the material.

本発明の半導体装置を示す図であり、(A)は斜視図であり、(B)は断面図である。1A and 1B are diagrams illustrating a semiconductor device of the present invention, in which FIG. 1A is a perspective view, and FIG. 本発明の半導体装置を示す図であり、(A)は平面図であり、(B)は断面図である。1A and 1B are diagrams illustrating a semiconductor device of the present invention, where FIG. 1A is a plan view and FIG. 1B is a cross-sectional view. 本発明の半導体装置を含む充電回路の回路図である。It is a circuit diagram of a charging circuit including a semiconductor device of the present invention. 本発明の半導体装置の製造方法を示す図であり、(A)は斜視図であり、(B)は断面図である。It is a figure which shows the manufacturing method of the semiconductor device of this invention, (A) is a perspective view, (B) is sectional drawing. 本発明の半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法を示す図であり、(A)は斜視図であり、(B)は断面図であり、(C)は断面図である。It is a figure which shows the manufacturing method of the semiconductor device of this invention, (A) is a perspective view, (B) is sectional drawing, (C) is sectional drawing. 本発明の半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device of this invention. 従来の半導体装置の製造方法および半導体装置の構成を示す図であり、(A)から(C)は断面図である。It is a figure which shows the manufacturing method of the conventional semiconductor device, and the structure of a semiconductor device, (A) to (C) is sectional drawing.

符号の説明Explanation of symbols

10 半導体装置
12 半導体基板
14 導電材料
16 捺印
18 捺印領域
20 非捺印領域
32 半導体装置部
33 半導体ウェハ
34 ゲート電極
36 ソース電極
38 半導体基板
42 ダイシングシート
44 ブレード
DESCRIPTION OF SYMBOLS 10 Semiconductor device 12 Semiconductor substrate 14 Conductive material 16 Stamping 18 Stamping area 20 Non-printing area 32 Semiconductor device part 33 Semiconductor wafer 34 Gate electrode 36 Source electrode 38 Semiconductor substrate 42 Dicing sheet 44 Blade

Claims (10)

半導体基板と、
前記半導体基板に形成された2つのMOSFETと、
前記半導体基板の第1主面に設けられた、両前記MOSFETのゲート電極およびソース電極と、
前記半導体基板の第2主面に設けられ、両前記MOSFETのドレイン領域に共通に接続された導電材料と、を具備し、
前記導電材料の表面には捺印が設けられ、
前記捺印が形成される前記導電材料の表面を、他の前記導電材料の表面よりも平滑にすることを特徴とする半導体装置。
A semiconductor substrate;
Two MOSFETs formed on the semiconductor substrate;
A gate electrode and a source electrode of both MOSFETs provided on the first main surface of the semiconductor substrate;
A conductive material provided on the second main surface of the semiconductor substrate and connected in common to the drain regions of both the MOSFETs,
A stamp is provided on the surface of the conductive material,
A semiconductor device characterized in that the surface of the conductive material on which the seal is formed is smoother than the surfaces of the other conductive materials.
前記捺印は、前記導電材料の表面にレーザーを照射することで形成されることを特徴とする請求項1に記載の半導体装置。 The semiconductor device according to claim 1, wherein the seal is formed by irradiating a surface of the conductive material with a laser. 前記捺印には、メーカー名、特性、種別、製造年月日または製造番号のいずれかが含まれることを特徴とする請求項1または請求項2に記載の半導体装置。 3. The semiconductor device according to claim 1 , wherein the seal includes any one of a manufacturer name, a characteristic, a type, a manufacturing date, and a manufacturing number. 前記捺印がされる部分の前記導電材料を構成する結晶は、前記導電材料の他の部分よりも大きく形成されることを特徴とする請求項1から請求項3の何れかに記載の半導体装置。 4. The semiconductor device according to claim 1 , wherein a crystal constituting the conductive material in a portion to be marked is formed larger than another portion of the conductive material. 前記捺印がされる領域の前記導電材料の厚みは、他の領域の前記導電材料と実質的に同一であることを特徴とする請求項1から請求項4の何れかに記載の半導体装置。 5. The semiconductor device according to claim 1 , wherein a thickness of the conductive material in a region to be marked is substantially the same as that of the conductive material in another region. 前記捺印は、前記導電材料にレーザーを照射して部分的に溶融させることで形成されることを特徴とする請求項1から請求項5の何れかに記載の半導体装置。 6. The semiconductor device according to claim 1 , wherein the seal is formed by irradiating the conductive material with a laser and partially melting the conductive material. 前記捺印が成された前記導電材料の表面と、他の前記導電材料の表面との境界は、目視で判別することが可能であることを特徴とする請求項1から請求項6の何れかに記載の半導体装置。 The surface of the conductive material, wherein the seal is made, the boundary between the other surface of said conductive material, claim 1, characterized in that it is possible to determine visually to claim 6 The semiconductor device described. 半導体基板に2つの集積されたMOSFETを形成する工程と、
前記半導体基板の第1主面に、各々の前記MOSFETのゲート電極およびソース電極を形成する工程と、
前記半導体基板の第2主面に、前記両MOSFETのドレイン領域に共通に接続された導電材料を配置する工程と、
前記導電材料の表面を部分的に溶融させることにより、前記導電材料の表面に捺印を形成する工程と、を有することを特徴とする半導体装置の製造方法。
Forming two integrated MOSFETs on a semiconductor substrate;
Forming a gate electrode and a source electrode of each of the MOSFETs on the first main surface of the semiconductor substrate;
Disposing a conductive material commonly connected to drain regions of both MOSFETs on the second main surface of the semiconductor substrate;
And a step of forming a mark on the surface of the conductive material by partially melting the surface of the conductive material.
レーザーを照射することで前記捺印を行うことを特徴とする請求項8に記載の半導体装置の製造方法。 9. The method of manufacturing a semiconductor device according to claim 8 , wherein the marking is performed by irradiating a laser. 前記レーザーを前記導電材料に照射することにより、前記導電材料を構成する結晶の粒径を大きくして、前記導電材料の抵抗値を引き下げることを特徴とする請求項8または請求項9に記載の半導体装置の製造方法。
10. The method according to claim 8 , wherein the conductive material is irradiated with the laser to increase the crystal grain size of the conductive material and reduce the resistance value of the conductive material. 11 . A method for manufacturing a semiconductor device.
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