JP4864270B2 - Method for forming ohmic electrode - Google Patents

Method for forming ohmic electrode Download PDF

Info

Publication number
JP4864270B2
JP4864270B2 JP2002283295A JP2002283295A JP4864270B2 JP 4864270 B2 JP4864270 B2 JP 4864270B2 JP 2002283295 A JP2002283295 A JP 2002283295A JP 2002283295 A JP2002283295 A JP 2002283295A JP 4864270 B2 JP4864270 B2 JP 4864270B2
Authority
JP
Japan
Prior art keywords
layer
ratio
annealing
ohmic electrode
alloy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2002283295A
Other languages
Japanese (ja)
Other versions
JP2004119821A (en
Inventor
徳治 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2002283295A priority Critical patent/JP4864270B2/en
Publication of JP2004119821A publication Critical patent/JP2004119821A/en
Application granted granted Critical
Publication of JP4864270B2 publication Critical patent/JP4864270B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Description

【0001】
【発明の属する技術分野】
本発明はオーミック電極の形成方法に関し、特に電界効果トランジスタ(Field Effect Transistor,FET)などの半導体装置における電極として用いるオーミック電極の形成方法に関する。
【0002】
【従来の技術】
近年、AlGaN/GaNヘテロ接合を利用して、GaN結晶層を電子走行層とするFETの開発が活発である。
【0003】
図14はAlGaN/GaNヘテロ接合型FETの素子構造の例を示す図である。
AlGaN/GaNヘテロ接合型FET100は、サファイアなどの基板101上に、GaN電子走行層102、AlzGa1-zN電子供給層103(Al組成比zは0から1の範囲)が順に積層された構造を有している。AlzGa1-zN電子供給層103上には、ゲート電極104が形成されている。同じくAlzGa1-zN電子供給層103上には、ゲート電極104を挟んで、ソース電極105およびドレイン電極106が形成されている。さらに、AlzGa1-zN電子供給層103の表面露出部分にはパッシベーション膜107が形成されている。
【0004】
この図14に例示したようなAlGaN/GaNヘテロ接合型FET100などに用いられるGaNは、ワイドバンドギャップ、高い破壊電界強度、大きい飽和電子速度を持つ材料であり、高電圧動作、高出力デバイス材料として注目されている。現在、携帯電話基地局用パワーデバイスにおいては、40V以上の高電圧動作が求められており、AlGaN/GaNヘテロ接合型FET100のような構造を有するFETは非常に有望視されている。
【0005】
一般に、FETの効率を上げるためには、低抵抗なオーミック電極が必要不可欠である。GaN系半導体は、従来広く用いられているGaAs,Siなどと異なり、表面のピニングが弱いことが知られている。そのため、GaN系半導体にオーミック電極を形成する際には、GaAs,Siなどに形成する場合(例えば、特許文献1参照。)とは異なる設計指針が必要となってくる。
【0006】
これまで、GaN系半導体では、通常、金属の種類を選び、その金属の組み合わせに応じて、合金化のためのアニール条件を最適化することによりオーミック電極を形成していた(例えば、非特許文献1参照。)。従来は、例えば、n−GaNに対するオーミック電極であれば、Alなど仕事関数の小さい金属や、TiなどGaNと反応する密着性の良い金属が使用されることが多い。
【0007】
【特許文献1】
特開平5−003214号公報(段落番号[0018]〜[0023],図1)
【非特許文献1】
笠原健資,外9名,「AlGaN/GaN HJFETにおける低抵抗コンタクト形成とK帯高出力特性」,電気学会論文誌C,第122巻,第1号,p29−35
【0008】
【発明が解決しようとする課題】
しかし、GaN系半導体へのオーミック電極の形成においては、アニールによる合金化の前に、オーミック電極とする金属をどのような膜厚で組み合わせて積層しアニールによって合金化するか、といった明確な設計指針に欠けていた。
【0009】
そのため、金属本来のポテンシャルを引き出すことができず、アニール後でも電極内に合金化されていない領域が残ってしまうことで、充分に接触抵抗を下げることができない場合があった。さらに、合金化を促進するために高いアニール温度が必要になり、半導体プロセスの効率や歩留まりを低下させる原因のひとつとなる場合があった。
【0010】
本発明はこのような点に鑑みてなされたものであり、最適温度のアニールによって均一性良く合金化し、低抵抗なオーミック電極を形成するためのオーミック電極の形成方法を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明では上記課題を解決するために、図1に示すフローで実現可能なオーミック電極の形成方法が提供される。本発明のオーミック電極の形成方法は、半導体層上に積層した複数種の金属をアニールによって合金化することによって形成され、半導体装置の電極として用いられるオーミック電極の形成方法において、前記複数種の金属が、NbとAlあるいはVとZrのいずれかの組み合わせからなり、前記オーミック電極が形成される前記半導体層が、Al組成比zが0から1の範囲であるi−Al z Ga 1-z N層またはi−GaN層であり、アニール前に積層する前記複数種の金属の原子数比を、アニール後に前記複数種の金属から形成する合金の組成比に設定し、前記複数種の金属を前記原子数比となる膜厚比で前記半導体層上に積層して形成し、前記合金を形成可能な温度でアニールする、ことを特徴とする。
【0012】
このようなオーミック電極の形成方法によれば、オーミック電極の形成にあたり、アニール前に半導体層上に積層する複数種の金属の原子数比を、アニール後に形成する合金の組成比に設定し(ステップS3)、その原子数比となるような膜厚比で各金属を積層形成する(ステップS4)。これをアニールすることにより(ステップS5)、各金属が過不足なく合金化されるあるいは過不足なく合金化される傾向が強まり、アニール前に想定していた組成比の合金が均一性良く形成されるようになる。
【0013】
【発明の実施の形態】
まず、本発明の概略について説明する。
図2は合金を形成する際のアニール前後の状態を模式的に示した図である。
【0014】
オーミック電極の形成に際し、アニール前に金属Aと金属Bを積層し、アニールによってAxy合金を形成する場合を想定する。なお、図2において、アニール条件(温度、時間、雰囲気など)は一定とする。
【0015】
まず、アニール前に積層形成される金属A層と金属B層の原子数比A/Bが、アニール後に形成すべきAxy合金の組成比A/B=x/yよりも小さくなる場合を想定する。例えば、金属A層の膜厚が金属B層の膜厚よりも薄く形成され、Axy合金の組成比x/yを満たすだけの原子数が金属A層に含まれていない場合などである。このような場合には、アニール後には、例えば、Axy合金が層内に部分的に形成されるとともに、合金化されずに余った金属Bが残り、全体としてAxy合金が不均一に形成されるようになる。
【0016】
また、アニール前の原子数比A/Bが、アニール後のAxy合金の組成比x/yよりも大きくなる場合を想定する。例えば、金属A層の膜厚が金属B層の膜厚よりも厚く形成され、Axy合金の組成比x/yを満たすだけの原子数以上の原子数が金属A層に含まれている場合などである。このような場合には、アニール後には、例えば、Axy合金が層内に形成されるとともに、合金化されずに余った金属Aが層内下部に残り、全体としてAxy合金が不均一に形成されるようになる。
【0017】
一方、アニール前の原子数比A/Bが、アニール後のAxy合金の組成比x/yに等しく、金属A層と金属B層が原子数比A/Bに応じた膜厚比A/Bで形成されている場合には、これが最適条件となり、アニール後には、層内にAxy合金が均一に形成されるようになる。このように、均一な合金を形成することにより、接触抵抗の低いオーミック電極を得ることができる。
【0018】
ただし、原子数比A/BがAxy合金の組成比x/yよりも小さい場合あるいは大きい場合であっても、アニール温度をより高くすることでAxy合金とは異なる形態の合金を含んだ電極を形成することも可能な場合がある。しかし、FETなどの半導体装置において、オーミック電極以外の部分への熱的影響を抑制するためには、アニール温度は高すぎない方がよい。したがって、より低温のアニール条件で、低抵抗のオーミック電極を形成するためには、上記のように、アニール前の原子数比A/Bがアニール後のAxy合金の組成比x/yに等しくなるような膜厚比A/Bで金属A層と金属B層を形成するようにする。
【0019】
なお、積層時の原子数比A/Bを厳密にAxy合金の組成比x/yに等しくする場合だけでなく、原子数比A/Bを、Axy合金の組成比x/yに近似する比となるように設定し、その原子数比A/Bとなるような膜厚比A/Bで各層を積層してもよい。この場合も、均一性の良い合金を形成することができる。
【0020】
図1は本発明のオーミック電極形成のフローを示す図である。
オーミック電極の形成においては、まず、オーミック電極として用いる金属を選定する(ステップS1)。例えば、Ti−Al合金でオーミック電極を形成する場合には、金属としてTiおよびAlが選定されることになる。なお、このステップS1で選定される金属は2種以上とする。また、ここで選定される1種の金属には、既に合金となっているものも含まれるものとする。
【0021】
金属の選定後、それらの金属で形成する合金を特定する(ステップS2)。その際は、例えば従来公知の相図(状態図)を用い、アニール温度なども考慮して、形成しやすいあるいは形成されやすい合金を特定する。例えば、Ti−Al合金の場合であれば、一般に、TiAl3合金が形成されやすいことが知られている(例えば、「日本金属学会誌第64巻第2号(2000)p85−94」参照。)。
【0022】
合金の特定後は、積層する金属の原子数比を、形成する合金の組成比またはそれに近似した比に設定する(ステップS3)。例えば、TiAl3合金は、組成比Ti/Al=1/3であるので、1/3に、あるいは0.3などその組成比Ti/Alに近似した比に原子数比Ti/Alを設定するようにする。
【0023】
原子数比の設定後は、その原子数比となるような膜厚比で各金属を積層形成する(ステップS4)。すなわち、設定した原子数比となる数の原子が積層する各層内に含まれるような膜厚あるいは膜厚比を求め、これを用いて各金属を積層形成する。
【0024】
最後に、ステップS2で特定した合金を形成可能なアニール温度でアニールし(ステップS5)、アニール前に積層した金属を合金化する。このときのアニール温度としては、所定の合金を形成可能な温度のうち、できるだけ低温でその合金を形成することができる温度を設定することが好ましい。アニール温度が高い場合には、合金化を促進できる反面、例えばオーミック電極を形成する半導体装置を構成している各半導体層など、オーミック電極以外の部分への熱的影響が生じ得るためである。
【0025】
このように、アニール前に、形成する合金を特定しておき、その合金を構成する金属を積層形成する際には、その原子数比を、特定した合金の組成比またはその組成比に近似する比に設定し、設定したその原子数比に合わせた膜厚比で積層形成する。これにより、均一性良く合金を形成することができ、低抵抗なオーミック電極を形成することが可能になる。さらに、その合金の形成に最適なアニール温度を設定することができるので、アニール温度が高くなりすぎることがなく、半導体プロセスの効率化や歩留まりの向上が図られる。
【0026】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、AlGaN/GaNヘテロ接合型FETにTiとAlを積層してオーミック電極を形成する場合について説明する。
【0027】
図3はTiとAlを積層してオーミック電極を形成する場合のAlGaN/GaNヘテロ接合型FETの素子構造の例を示す図である。
図3に示すAlGaN/GaNヘテロ接合型FET10は、サファイア基板11上に、膜厚1μmのGaN電子走行層12が形成され、その上に、膜厚20nmのノンドープAlzGa1-zN(i−AlzGa1-zN)電子供給層13(Al組成比zは0から1の範囲)が形成されている。このノンドープAlzGa1-zN電子供給層13上のソース電極およびドレイン電極の形成領域には、Ti層14およびAl層15がそれぞれ所定の膜厚で積層される。ソース電極およびドレイン電極の形成領域の間には、ゲート電極16が形成され、このゲート電極16とソース電極との間、およびゲート電極16とドレイン電極との間には、パッシベーション膜17が形成される。
【0028】
AlGaN/GaNヘテロ接合型FET10の形成には、通常のMOVPE(Metal Organic Vapor Phase Epitaxy)法などを用いることができる。AlGaN/GaNヘテロ接合型FET10の形成は、まず、サファイア基板11上に、GaN電子走行層12、ノンドープAlzGa1-zN電子供給層13を形成した後、TiおよびAlをそれぞれ蒸着してTi層14とAl層15を積層して形成する。このTi層14とAl層15の積層後にアニールを行い、これらを合金化してAlGaN/GaNヘテロ接合型FET10のソース電極およびドレイン電極を形成する。ゲート電極16は、Ti層14とAl層15を合金化するためのアニール前またはアニール後に形成し、パッシベーション膜17は、アニール後に形成する。
【0029】
図4はAl−Ti系状態図の概略を示す図である。この図4では、横軸はAl組成(atom%)、縦軸は温度(℃)をそれぞれ示している。
TiとAlを組み合わせる場合には、図4より、Al組成約75%で、温度500℃程度の低温からTiAl3合金が形成されやすい。オーミック電極としてTiAl3合金を形成する場合、その組成比はTi/Al=1/3である。すなわち、Ti層14とAl層15のアニール後に形成されるオーミック電極には、均一性の良いTiAl3合金を形成するために、組成比Ti/Al=1/3と同じ比となる数の原子が含まれていればよい。したがって、アニール前に積層するTi層14とAl層15の原子数比Ti/Alを、TiAl3合金の組成比Ti/Alに設定し、それに合わせた膜厚でTi層14とAl層15を積層形成すればよい。
【0030】
ただし、前述したように、設定する原子数比Ti/Alは、必ずしも厳密に、アニール後に形成されるTiAl3合金の組成比Ti/Alと同じにしなくてもよく、原子数比Ti/AlをTiAl3合金の組成比Ti/Alに近似した比に設定するようにしてもよい。その場合には、TiAl3合金の組成比Ti/Alに近似した比に設定した原子数比Ti/Alに合わせてTi層14とAl層15の膜厚を設定するようにする。
【0031】
ここで、Tiは、密度a1=4.54g/cm3、原子番号b1=22であり、一方、Alは、密度a2=2.69g/cm3、原子番号b2=13である。Ti層14の膜厚をc1、Al層15の膜厚をc2とすれば、その原子数比Ti/Alは、(a1×c1/b1)/(a2×c2/b2)と簡略化して表すことが可能である。TiとAlの場合には、a1/b2とa2/b2の各値がほぼ同じになることから、ここでは、Ti層14とAl層15の膜厚比Ti/Al=c1/c2が、ほぼそのまま原子数比Ti/Alに相当すると考えることができる。
【0032】
したがって、図3に示したAlGaN/GaNヘテロ接合型FET10においては、組成比Ti/Alまたはそれに近似する比に設定した原子数比Ti/Alを、Ti層14とAl層15の膜厚比Ti/Alにして、各層を積層形成すればよい。
【0033】
図5はアニール温度と接触抵抗率の関係を示す図である。図5において、横軸はアニール温度(℃)、縦軸は接触抵抗率(Ωcm2)をそれぞれ示している。図5は、図3に示したAlGaN/GaNヘテロ接合型FET10において、Ti層14およびAl層15の原子数比Ti/Alを、0.15,0.3,0.5,0.75と変化させた場合、すなわち膜厚比Ti/Alをそれらの比で変化させて積層形成した場合の接触抵抗率のアニール温度依存性を示している。ここで、各アニール温度におけるアニール時間は30秒としている。
【0034】
原子数比Ti/Al=0.3では、測定したすべてのアニール温度において、最も接触抵抗率が低くなり、特に500℃という低温アニール条件においても、接触抵抗率を低く抑えることができている。温度500℃よりも高い温度範囲においては、アニール温度の上昇に伴い接触抵抗率が高くなる傾向が認められる。
【0035】
原子数比Ti/Al=0.15では、測定したすべてのアニール温度において、原子数比Ti/Al=0.3の場合に比べて、接触抵抗率は高くなる。この場合、Alの融点付近までは、接触抵抗率がアニール温度の上昇に伴い低下し、その後は、アニール温度の上昇に伴い高くなる傾向が認められる。
【0036】
原子数比Ti/Al=0.5の場合には、比較的低温のアニール条件で、また、原子数比Ti/Al=0.75の場合には、測定したすべてのアニール温度で、ショットキー接触となってしまう。
【0037】
したがって、Ti層14とAl層15の膜厚比Ti/Alを、原子数比Ti/Al=0.3、すなわちTiAl3合金の組成比Ti/Al=1/3に近似する比としたときに、最も低温のアニール条件(アニール温度500℃)で、最も低い接触抵抗率を示すようになる。
【0038】
図6はアニール温度500℃で合金化した場合の電流−電圧特性を示す図であって、(a)は原子数比Ti/Al=0.15、(b)は原子数比Ti/Al=0.3、(c)は原子数比Ti/Al=0.5、(d)は原子数比Ti/Al=0.75の場合を示している。図6において、横軸は電圧(2V/div)、縦軸は電流(1mA/div)をそれぞれ示している。
【0039】
Ti層14とAl層15を、原子数比Ti/Al=0.15,0.3,0.5,0.75とし、アニール温度500℃、アニール時間30秒でアニールを行うと、図6(b)に示すように、原子数比Ti/Al=0.3のとき、すなわち膜厚比Ti/Al=0.3のときに、良好なオーミック特性が得られる。これ以外の原子数比Ti/Al(あるいは膜厚比Ti/Al)の場合には、図6(a),(c),(d)に示すように、オーミック特性は得られない。
【0040】
図5および図6に示した測定結果より、オーミック電極の形成においては、アニール前に積層するTi層14とAl層15の原子数比Ti/Alを、アニール後に形成するTiAl3合金の組成比Ti/Alまたはその組成比Ti/Alに近似する比に設定し、その原子数比Ti/Alとなる膜厚比Ti/Alで各層を形成することで、アニール後にTiAl3合金を均一性良く形成することができるようになる。
【0041】
また、従来は、TiとAlの組み合わせでオーミック電極を形成しようとする場合には、温度600℃以上でアニールを行うのが主流であり、Alの融点(約660℃)に近いアニール温度では、Alの凝集などによるモフォロジーの悪化が問題となる場合があった。しかし、上記のように膜厚比Ti/Alを、形成するTiAl3合金の組成比Ti/Alに応じて最適に設定して積層形成することにより、アニール温度500℃という従来に比べて低温のアニールで、かつ、低抵抗なオーミック電極を形成することができるようになる。
【0042】
さらに、図3に示したAlGaN/GaNヘテロ接合型FET10において、オーミック電極が形成される層(ノンドープAlzGa1-zN電子供給層13)は、ノンドープ層であって、一般に、例えばn−AlzGa1-zN層(z=0〜1)のようなドープ層に比べてオーミック接触が得られにくい層であるといえる。本発明によれば、比較的オーミック接触が得られやすいドープ層は勿論、このようなオーミック接触が得られにくい層であっても、低抵抗なオーミック電極を形成することが可能である。
【0043】
AlGaN/GaNヘテロ接合型FETとして、ゲート耐圧を例えば100V以上といった高い値で安定して維持させる目的で、ゲート電極下にn−GaN層またはノンドープGaN(i−GaN)層を形成した構造とすることも可能である。このようなn−GaN層上またはi−GaN層上にオーミック電極を形成する場合であっても、上記のオーミック電極の形成方法を適用することができる。
【0044】
図7はn−GaN層を形成したAlGaN/GaNヘテロ接合型FETの素子構造の例を示す図である。ただし、図7において、図1に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【0045】
図7に示すAlGaN/GaNヘテロ接合型FET20は、SiC基板21上に、通常のMOVPE法を用いて、インテンショナリーアンドープGaN電子走行層22、インテンショナリーアンドープAl0.25Ga0.75N層23、n−Al0.25Ga0.75N電子供給層24、n−GaN層25が、順に堆積された構造を有している。なお、ここではAl0.25Ga0.75Nを用いたが、一般に、Al組成比zが0から1の範囲であるAlzGa1-zNを用いることが可能である。
【0046】
ここで、インテンショナリーアンドープGaN電子走行層22は膜厚3μmで、インテンショナリーアンドープAl0.25Ga0.75N層23は膜厚3nmで、それぞれ形成されている。n−Al0.25Ga0.75N電子供給層24は、膜厚20nm、Siドーピング濃度2×1018cm-3で形成されている。また、n−GaN層25は、膜厚10nm以下、例えば膜厚5nmで形成され、例えばSiドーピング濃度2×1018cm-3で形成されている。
【0047】
n−GaN層25上のソース電極およびドレイン電極の形成領域に、Ti層14とAl層15が積層され、その後のアニールによりそれらの合金が形成される。ゲート電極16は、このアニール前またはアニール後にソース電極とドレイン電極の間に形成され、パッシベーション膜17はアニール後に形成される。
【0048】
このように形成されるAlGaN/GaNヘテロ接合型FET20においては、ゲート電極16とn−Al0.25Ga0.75N電子供給層24の間にn−GaN層25が形成されることで、ゲート耐圧の向上が図られている。その一方で、Ti層14とAl層15によって形成されるソース電極およびドレイン電極については、インテンショナリーアンドープGaN電子走行層22までの距離が大きくなることで、電子のトンネルが妨げられ、通常は、オーミック特性を得ることが難しくなる。
【0049】
このようなAlGaN/GaNヘテロ接合型FET20のn−GaN層25に対しても、上記のオーミック電極の形成方法が適用可能であり、すなわち、積層するTi層14とAl層15の原子数比Ti/Alを、アニール後に形成するTiAl3合金の組成比Ti/Alまたはその組成比Ti/Alに近似する比に設定し、その原子数比Ti/Alとなるような膜厚比Ti/Alで各層を積層形成する。これにより、アニール後にTiAl3合金を均一性良く形成することができる。
【0050】
このように、n−GaN層25上に均一性良くTiAl3合金を形成することにより、低抵抗なオーミック電極を形成することができる。さらに、従来よりも低温でアニールすることができるので、半導体プロセスの効率化や歩留まりの向上が可能となる。
【0051】
また、このように、本発明のオーミック電極の形成方法は、形成すべきオーミック電極の下に配置される層の材料およびその層がドーパントを含むか否かに依らず、様々なFETの形成に適用することが可能である。
【0052】
以上の説明では、TiとAlを組み合わせた場合のオーミック電極の形成を例にして述べたが、例えばAlとNb、VとZrなど、他の金属の組み合わせでオーミック電極を形成する場合も同様である。
【0053】
まず、AlとNbを組み合わせたオーミック電極の形成について説明する。
図8はAlとNbを積層してオーミック電極を形成する場合のAlGaN/GaNヘテロ接合型FETの素子構造の例を示す図である。ただし、図8において、図1に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【0054】
この図8に示すAlGaN/GaNヘテロ接合型FET30は、図1に示したAlGaN/GaNヘテロ接合型FET10のTi層14に替えてNb層31を形成し、Nb層31とAl層15がノンドープAlzGa1-zN電子供給層13上に積層形成された構造を有している。そのほかは、図1に示したAlGaN/GaNヘテロ接合型FET10と同じ構造であり、その形成方法も同様である。
【0055】
図9はAl−Nb系状態図の概略を示す図である。この図9では、横軸はAl組成(atom%)、縦軸は温度(℃)をそれぞれ示している。
NbとAlを組み合わせる場合には、Nb3Al合金が形成されやすい。オーミック電極としてNb3Al合金を形成する場合、その組成比はAl/Nb=1/3である。したがって、アニール前に積層するNb層31とAl層15の原子数比Al/Nbを、Nb3Al合金の組成比Al/Nb=1/3またはこれに近似する比に設定し、その原子数比Al/Nbとなるような膜厚比Al/Nbで各層を積層形成するようにする。
【0056】
ここで、Nbは、密度8.56g/cm3、原子番号41であり、一方、Alは、密度2.69g/cm3、原子番号13であることから、Nb層31とAl層15の膜厚比Al/Nbが、ほぼそのまま原子数比Al/Nbに相当するようになる。したがって、図8に示したAlGaN/GaNヘテロ接合型FET30においては、Nb層31とAl層15を、Nb3Al合金の組成比Al/Nb=1/3またはそれに近似する比に設定された原子数比Al/Nbと同じ比の膜厚で、積層形成すればよい。
【0057】
図10はAlとNbを積層して合金化した場合の電流−電圧特性を示す図であって、(a)は原子数比Al/Nb=0.15、(b)は原子数比Al/Nb=0.3、(c)は原子数比Al/Nb=0.5、(d)は原子数比Al/Nb=0.75の場合を示している。図10において、横軸は電圧(2V/div)、縦軸は電流(1mA/div)をそれぞれ示している。
【0058】
図8に示したNb層31とAl層15を原子数比Al/Nb=0.15,0.3,0.5,0.75として、すなわちNb層31とAl層15の膜厚比Al/Nbをそれらの比として、アニール温度500℃、アニール時間30秒でアニールを行う。この場合、組成比Al/Nb=1/3に近似する比である原子数比Al/Nb=0.3のとき、すなわち膜厚比Al/Nb=0.3のときに、図10(b)に示すように、良好なオーミック特性が得られる。これ以外の原子数比Al/Nb(膜厚比Al/Nb)の場合には、図10(a),(c),(d)に示すように、オーミック特性は得られない。
【0059】
なお、n−AlzGa1-zN層(Al組成比zは0から1の範囲)のようなドープ層上や、図7に示したようなn−GaN層25上あるいはi−GaN層上に、AlとNbの組み合わせでオーミック電極を形成する場合もこれと同じである。
【0060】
次に、VとZrを組み合わせたオーミック電極の形成について説明する。
図11はVとZrを積層してオーミック電極を形成する場合のAlGaN/GaNヘテロ接合型FETの素子構造の例を示す図である。ただし、図11において、図1に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【0061】
この図11に示すAlGaN/GaNヘテロ接合型FET40は、図1に示したAlGaN/GaNヘテロ接合型FET10のTi層14、Al層15に替えてV層41、Zr層42をそれぞれ形成し、V層41とZr層42がノンドープAlzGa1-zN電子供給層13上に積層形成された構造を有している。そのほかは、図1に示したAlGaN/GaNヘテロ接合型FET10と同じ構造であり、その形成方法も同様である。
【0062】
図12はZr−V系状態図の概略を示す図である。この図12では、横軸はV組成(atom%)、縦軸は温度(℃)をそれぞれ示している。
VとZrを組み合わせる場合には、V2Zr合金が形成されやすい。オーミック電極としてV2Zr合金を形成する場合、その組成比はZr/V=1/2である。したがって、アニール前に積層するV層41とZr層42の原子数比Zr/Vを、組成比Zr/V=1/2またはこれに近似する比に設定し、その原子数比Zr/Vとなるような膜厚比Zr/Vで各層を積層形成する。
【0063】
ここで、Vは、密度5.8g/cm3、原子番号23であり、一方、Zrは、密度6.53g/cm3、原子番号40であることから、V層41とZr層42の原子数比Zr/V=16/25のときに、膜厚比Zr/V=1/1に相当するようになる。したがって、図11に示したAlGaN/GaNヘテロ接合型FET40においては、V層41とZr層42の原子数比Zr/Vを、組成比Zr/V=1/2に設定し、これと同じ比の原子数比Zr/Vに相当するように合わせた膜厚比Zr/V=1/(16×2/25)で、V層41とZr層42を積層形成すればよい。あるいは、V層41とZr層42の原子数比Zr/Vを、組成比Zr/V=1/2に近似する比に設定し、その原子数比Zr/Vに相当するように合わせた膜厚比Zr/Vで、V層41とZr層42を積層形成すればよい。
【0064】
図13はVとZrを合金化した場合の電流−電圧特性を示す図であって、(a)は原子数比Zr/V=0.15、(b)は原子数比Zr/V=0.3、(c)は原子数比Zr/V=0.5、(d)は原子数比Zr/V=0.75の場合を示している。図13において、横軸は電圧(2V/div)、縦軸は電流(1mA/div)をそれぞれ示している。
【0065】
図11に示したV層41およびZr層42を、原子数比Zr/V=0.15,0.3,0.5,0.75に相当する膜厚比Zr/Vで積層した後、アニール温度500℃、アニール時間30秒でアニールを行う。この場合、組成比Zr/V=1/2の原子数比Zr/V=0.5に合わせた膜厚比Zr/Vのときに、図13(c)に示すように、良好なオーミック特性が得られる。これ以外の原子数比Zr/Vの場合には、図13(a),(b),(d)に示すように、オーミック特性は得られない。
【0066】
ただし、V層41とZr層42の膜厚比Zr/Vは、組成比Zr/V=1/2と厳密に等しい原子数比Zr/Vに相当する値に限定されるものではなく、原子数比Zr/Vを組成比Zr/V=1/2に近似した比に設定した場合であってもオーミック特性を得ることが可能である。
【0067】
なお、n−AlzGa1-zN層(Al組成比zは0から1の範囲)のようなドープ層上や、図7に示したようなn−GaN層25上あるいはi−GaN層上に、VとZrの組み合わせでオーミック電極を形成する場合もこれと同じである。
【0068】
このように、本発明は、種々の金属を用いてオーミック電極を形成する場合に適用可能である。例えば、オーミック電極形成の目的で積層される金属としては、GaNと反応しやすい金属であるTi,V,Zr,Nb,Taや、仕事関数の小さな金属であるAl,Nb,Mo,Hf,Zr,V、あるいは酸化しにくい金属であるAu,Pt,Pd,Ag,W,Mo,Cu,Niなどを2種以上組み合わせて積層することができる。例えば、一般式Almnで表される合金を形成する場合には、その合金の組成比(l:m:n)またはこれに近似する比に原子数比(A:B:C)を設定し、その原子数比(A:B:C)となるような膜厚比(A:B:C)で、A層,B層,C層の各層を積層形成すればよい。積層後は、大体温度400℃〜900℃程度のアニールにより合金を形成してオーミック電極を形成する。
【0069】
なお、以上の説明では、GaN系材料を用いて形成されるFETにオーミック電極を形成する場合を例にして述べたが、本発明はこれに限定されるものではない。すなわち、GaN系材料を用いて形成される化合物半導体装置のほか、GaAs系材料あるいはInP系材料を用いて形成される化合物半導体装置の電極としてのオーミック電極の形成にも適用することが可能である。
【0070】
(付記1) 半導体層上に積層した複数種の金属をアニールによって合金化することによって形成され、半導体装置の電極として用いられるオーミック電極の形成方法において、
アニール前に積層する前記複数種の金属の原子数比を、アニール後に前記複数種の金属から形成する合金の組成比またはそれに近似する比に設定し、
前記複数種の金属を前記原子数比となる膜厚比で前記半導体層上に積層して形成し、
前記合金を形成可能な温度でアニールする、
ことを特徴とするオーミック電極の形成方法。
【0071】
(付記2) 前記オーミック電極が形成される前記半導体装置は、Al組成比zが0から1の範囲であるAlzGa1-zNを含む電子供給層と、GaNを含む電子走行層とを有するAlGaN/GaNヘテロ接合型電界効果トランジスタであることを特徴とする付記1記載のオーミック電極の形成方法。
【0072】
(付記3) 前記オーミック電極が形成される前記半導体装置は、GaAs系材料を用いて形成される化合物半導体装置であることを特徴とする付記1記載のオーミック電極の形成方法。
【0073】
(付記4) 前記オーミック電極が形成される前記半導体装置は、InP系材料を用いて形成される化合物半導体装置であることを特徴とする付記1記載のオーミック電極の形成方法。
【0074】
(付記5) 前記オーミック電極が形成される前記半導体層は、Al組成比zが0から1の範囲であるn−AlzGa1-zN層またはi−AlzGa1-zN層であることを特徴とする付記1記載のオーミック電極の形成方法。
【0075】
(付記6) 前記オーミック電極が形成される前記半導体層は、n−GaN層またはi−GaN層であることを特徴とする付記1記載のオーミック電極の形成方法。
【0076】
(付記7) 前記複数種の金属は、Ti,V,Zr,Nb,Ta,Al,Mo,Hf,Au,Pt,Pd,Ag,W,Cu,Niからなる群から選択される2種以上の金属であることを特徴とする付記1記載のオーミック電極の形成方法。
【0077】
(付記8) 前記複数種の金属は、TiとAlの組み合わせ、NbとAlの組み合わせ、ZrとVの組み合わせのうちいずれかの組み合わせであることを特徴とする付記1記載のオーミック電極の形成方法。
【0078】
【発明の効果】
以上説明したように本発明では、オーミック電極の形成にあたり、アニール前に半導体層上に積層する複数種の金属の原子数比を、アニール後に形成する合金の組成比またはそれに近似する比に設定し、その原子数比となる膜厚比で金属を積層形成する。これにより、アニール後には均一性の良い合金が得られ、低抵抗なオーミック電極を形成することができる。
【0079】
さらに、形成する合金に応じたアニール温度を設定することができるので、半導体プロセスの効率化や歩留まりの向上を図れる。
【図面の簡単な説明】
【図1】本発明のオーミック電極形成のフローを示す図である。
【図2】合金を形成する際のアニール前後の状態を模式的に示した図である。
【図3】TiとAlを積層してオーミック電極を形成する場合のAlGaN/GaNヘテロ接合型FETの素子構造の例を示す図である。
【図4】Al−Ti系状態図の概略を示す図である。
【図5】アニール温度と接触抵抗率の関係を示す図である。
【図6】アニール温度500℃で合金化した場合の電流−電圧特性を示す図であって、(a)は原子数比Ti/Al=0.15、(b)は原子数比Ti/Al=0.3、(c)は原子数比Ti/Al=0.5、(d)は原子数比Ti/Al=0.75の場合を示している。
【図7】n−GaN層を形成したAlGaN/GaNヘテロ接合型FETの素子構造の例を示す図である。
【図8】AlとNbを積層してオーミック電極を形成する場合のAlGaN/GaNヘテロ接合型FETの素子構造の例を示す図である。
【図9】Al−Nb系状態図の概略を示す図である。
【図10】AlとNbを積層して合金化した場合の電流−電圧特性を示す図であって、(a)は原子数比Al/Nb=0.15、(b)は原子数比Al/Nb=0.3、(c)は原子数比Al/Nb=0.5、(d)は原子数比Al/Nb=0.75の場合を示している。
【図11】VとZrを積層してオーミック電極を形成する場合のAlGaN/GaNヘテロ接合型FETの素子構造の例を示す図である。
【図12】Zr−V系状態図の概略を示す図である。
【図13】VとZrを合金化した場合の電流−電圧特性を示す図であって、(a)は原子数比Zr/V=0.15、(b)は原子数比Zr/V=0.3、(c)は原子数比Zr/V=0.5、(d)は原子数比Zr/V=0.75の場合を示している。
【図14】AlGaN/GaNヘテロ接合型FETの素子構造の例を示す図である。
【符号の説明】
10,20,30,40 AlGaN/GaNヘテロ接合型FET
11 サファイア基板
12 GaN電子走行層
13 ノンドープAlzGa1-zN電子供給層
14 Ti層
15 Al層
16 ゲート電極
17 パッシベーション膜
21 SiC基板
22 インテンショナリーアンドープGaN電子走行層
23 インテンショナリーアンドープAl0.25Ga0.75N層
24 n−Al0.25Ga0.75N電子供給層
25 n−GaN層
31 Nb層
41 V層
42 Zr層
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for forming an ohmic electrode, and more particularly to a method for forming an ohmic electrode used as an electrode in a semiconductor device such as a field effect transistor (FET).
[0002]
[Prior art]
In recent years, FETs using an GaN crystal layer as an electron transit layer using an AlGaN / GaN heterojunction have been actively developed.
[0003]
FIG. 14 is a diagram showing an example of the element structure of an AlGaN / GaN heterojunction FET.
The AlGaN / GaN heterojunction FET 100 is formed on a substrate 101 such as sapphire, a GaN electron transit layer 102, AlzGa1-zIt has a structure in which N electron supply layers 103 (Al composition ratio z is in the range of 0 to 1) are sequentially stacked. AlzGa1-zA gate electrode 104 is formed on the N electron supply layer 103. Also AlzGa1-zA source electrode 105 and a drain electrode 106 are formed on the N electron supply layer 103 with the gate electrode 104 interposed therebetween. In addition, AlzGa1-zA passivation film 107 is formed on the exposed surface of the N electron supply layer 103.
[0004]
GaN used in the AlGaN / GaN heterojunction FET 100 and the like illustrated in FIG. 14 is a material having a wide band gap, a high breakdown electric field strength, and a large saturation electron velocity, and is used as a high voltage operation and high output device material. Attention has been paid. At present, power devices for mobile phone base stations are required to operate at a high voltage of 40 V or higher, and FETs having a structure like the AlGaN / GaN heterojunction FET 100 are very promising.
[0005]
In general, a low-resistance ohmic electrode is indispensable for increasing the efficiency of an FET. GaN-based semiconductors are known to have weak surface pinning, unlike GaAs, Si, and the like that have been widely used. Therefore, when forming an ohmic electrode on a GaN-based semiconductor, a design guideline different from the case of forming it on GaAs, Si or the like (see, for example, Patent Document 1) is required.
[0006]
Until now, in GaN-based semiconductors, an ohmic electrode is usually formed by selecting the type of metal and optimizing the annealing conditions for alloying according to the combination of the metals (for example, non-patent literature) 1). Conventionally, for example, in the case of an ohmic electrode for n-GaN, a metal having a small work function such as Al or a metal having good adhesion such as Ti that reacts with GaN is often used.
[0007]
[Patent Document 1]
Japanese Patent Laid-Open No. 5-003214 (paragraph numbers [0018] to [0023], FIG. 1)
[Non-Patent Document 1]
Kensuke Kasahara, 9 others, “Low-resistance contact formation and K-band high-power characteristics in AlGaN / GaN HJFET”, IEEJ Transaction C, Vol. 122, No. 1, p29-35
[0008]
[Problems to be solved by the invention]
However, in the formation of ohmic electrodes on GaN-based semiconductors, before the alloying by annealing, a clear design guideline on how to combine and form the ohmic electrode metal to be alloyed by annealing. Was lacking.
[0009]
For this reason, the original potential of the metal cannot be extracted, and there are cases where the contact resistance cannot be lowered sufficiently because an unalloyed region remains in the electrode even after annealing. Furthermore, a high annealing temperature is required to promote alloying, which may be one of the causes of reducing the efficiency and yield of semiconductor processes.
[0010]
The present invention has been made in view of these points, and an object thereof is to provide a method of forming an ohmic electrode for forming a low-resistance ohmic electrode by alloying with good uniformity by annealing at an optimum temperature. .
[0011]
[Means for Solving the Problems]
  In order to solve the above problems, the present invention provides a method of forming an ohmic electrode that can be realized by the flow shown in FIG. The ohmic electrode forming method of the present invention is formed by alloying a plurality of types of metals stacked on a semiconductor layer by annealing, and in the method of forming an ohmic electrode used as an electrode of a semiconductor device, the plurality of types of metals Consists of any combination of Nb and Al or V and Zr,The semiconductor layer in which the ohmic electrode is formed is i-Al whose Al composition ratio z is in the range of 0 to 1. z Ga 1-z N layer or i-GaN layer,The atomic ratio of the plurality of types of metals stacked before annealing is set to the composition ratio of an alloy formed from the plurality of types of metals after annealing, and the plurality of types of metals are formed at a film thickness ratio that is the atomic number ratio. It is formed by stacking on the semiconductor layer and annealed at a temperature capable of forming the alloy.
[0012]
  According to such a method for forming an ohmic electrode, in forming the ohmic electrode, the atomic ratio of the plurality of kinds of metals stacked on the semiconductor layer before annealing is determined by the composition of the alloy formed after annealing.RatioSet (step S3), each metal is laminated and formed at a film thickness ratio that is the atomic ratio (step S4). By annealing this (step S5), the tendency for each metal to be alloyed without excess or deficiency or to be alloyed without excess or deficiency increases, and an alloy having a composition ratio assumed before annealing is formed with good uniformity. Become so.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
First, the outline of the present invention will be described.
FIG. 2 is a diagram schematically showing the state before and after annealing when forming an alloy.
[0014]
When forming the ohmic electrode, the metal A and the metal B are laminated before annealing, and the AxByAssume that an alloy is formed. In FIG. 2, the annealing conditions (temperature, time, atmosphere, etc.) are constant.
[0015]
First, the atomic ratio A / B between the metal A layer and the metal B layer formed by lamination before annealing is determined by the A to be formed after annealing.xByIt is assumed that the alloy composition ratio A / B is smaller than x / y. For example, the metal A layer is formed thinner than the metal B layer, and AxByFor example, the metal A layer does not contain enough atoms to satisfy the alloy composition ratio x / y. In such a case, after annealing, for example, AxByThe alloy is partially formed in the layer, and the remaining metal B that is not alloyed remains,xByThe alloy is formed unevenly.
[0016]
In addition, the atomic ratio A / B before annealing is A after annealing.xByThe case where it becomes larger than the composition ratio x / y of an alloy is assumed. For example, the metal A layer is formed thicker than the metal B layer, and AxByThis is the case, for example, when the number of atoms equal to or more than the number of atoms satisfying the alloy composition ratio x / y is included in the metal A layer. In such a case, after annealing, for example, AxByAs the alloy is formed in the layer, the remaining metal A that is not alloyed remains in the lower part of the layer, and as a whole AxByThe alloy is formed unevenly.
[0017]
On the other hand, the atomic ratio A / B before annealing is A after annealing.xByWhen the metal A layer and the metal B layer are formed with a film thickness ratio A / B corresponding to the atomic ratio A / B, which is equal to the composition ratio x / y of the alloy, this is the optimum condition. , A in the layerxByAn alloy is formed uniformly. Thus, an ohmic electrode with low contact resistance can be obtained by forming a uniform alloy.
[0018]
However, the atomic ratio A / B is AxByEven when the alloy composition ratio x / y is smaller or larger, the annealing temperature is increased to increase AxByIt may be possible to form an electrode that includes an alloy of a different form than the alloy. However, in a semiconductor device such as an FET, the annealing temperature should not be too high in order to suppress the thermal influence on the portion other than the ohmic electrode. Therefore, in order to form a low-resistance ohmic electrode under a lower temperature annealing condition, as described above, the atomic ratio A / B before annealing is A after annealing.xByThe metal A layer and the metal B layer are formed at a film thickness ratio A / B that is equal to the alloy composition ratio x / y.
[0019]
Note that the atomic ratio A / B at the time of stacking is strictly AxByNot only when the composition ratio x / y of the alloy is equal, but the atomic ratio A / B isxByThe layers may be stacked at a film thickness ratio A / B that is set to a ratio that approximates the composition ratio x / y of the alloy and that has an atomic ratio A / B. Also in this case, an alloy with good uniformity can be formed.
[0020]
FIG. 1 is a diagram showing a flow of forming an ohmic electrode according to the present invention.
In forming the ohmic electrode, first, a metal used as the ohmic electrode is selected (step S1). For example, when an ohmic electrode is formed from a Ti—Al alloy, Ti and Al are selected as the metals. In addition, the metal selected by this step S1 shall be 2 or more types. In addition, the one kind of metal selected here includes an already alloyed metal.
[0021]
After the selection of metals, an alloy formed from those metals is specified (step S2). In this case, for example, a conventionally known phase diagram (state diagram) is used, and an alloy that is easily formed or easily formed is specified in consideration of an annealing temperature and the like. For example, in the case of a Ti-Al alloy, generally TiAlThreeIt is known that an alloy is likely to be formed (for example, see “Journal of the Japan Institute of Metals, Vol. 64, No. 2 (2000) p85-94”).
[0022]
After the alloy is specified, the atomic number ratio of the metal to be laminated is set to the composition ratio of the alloy to be formed or a ratio approximate thereto (step S3). For example, TiAlThreeSince the alloy has a composition ratio Ti / Al = 1/3, the atomic ratio Ti / Al is set to a ratio approximate to the composition ratio Ti / Al, such as 1/3 or 0.3.
[0023]
After the atomic number ratio is set, the respective metals are laminated and formed at a film thickness ratio that provides the atomic number ratio (step S4). That is, a film thickness or a film thickness ratio such that the number of atoms corresponding to the set atomic ratio is included in each layer to be stacked is obtained, and each metal is stacked by using this.
[0024]
Finally, annealing is performed at an annealing temperature capable of forming the alloy specified in step S2 (step S5), and the laminated metal is alloyed before annealing. As the annealing temperature at this time, it is preferable to set a temperature at which the alloy can be formed at the lowest possible temperature among the temperatures at which the predetermined alloy can be formed. This is because, when the annealing temperature is high, alloying can be promoted, but on the other hand, for example, each semiconductor layer constituting the semiconductor device forming the ohmic electrode may have a thermal influence on portions other than the ohmic electrode.
[0025]
Thus, before annealing, the alloy to be formed is specified, and when the metal constituting the alloy is laminated, the atomic ratio is approximated to the specified alloy composition ratio or the composition ratio. The ratio is set, and the layers are formed at a film thickness ratio that matches the set atomic ratio. Thereby, an alloy can be formed with good uniformity and a low-resistance ohmic electrode can be formed. Furthermore, since the optimum annealing temperature for the formation of the alloy can be set, the annealing temperature does not become too high, and the efficiency of the semiconductor process and the yield are improved.
[0026]
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
First, a case where an ohmic electrode is formed by stacking Ti and Al on an AlGaN / GaN heterojunction FET will be described.
[0027]
FIG. 3 is a diagram showing an example of an element structure of an AlGaN / GaN heterojunction FET when Ti and Al are stacked to form an ohmic electrode.
In the AlGaN / GaN heterojunction FET 10 shown in FIG. 3, a GaN electron transit layer 12 having a thickness of 1 μm is formed on a sapphire substrate 11, and a non-doped Al having a thickness of 20 nm is formed thereon.zGa1-zN (i-AlzGa1-zN) An electron supply layer 13 (Al composition ratio z is in the range of 0 to 1) is formed. This non-doped AlzGa1-zIn the formation region of the source electrode and the drain electrode on the N electron supply layer 13, a Ti layer 14 and an Al layer 15 are laminated with a predetermined film thickness, respectively. A gate electrode 16 is formed between the source electrode and drain electrode formation regions, and a passivation film 17 is formed between the gate electrode 16 and the source electrode and between the gate electrode 16 and the drain electrode. The
[0028]
A normal MOVPE (Metal Organic Vapor Phase Epitaxy) method or the like can be used to form the AlGaN / GaN heterojunction FET 10. First, the AlGaN / GaN heterojunction FET 10 is formed on the sapphire substrate 11 on the GaN electron transit layer 12, non-doped Al.zGa1-zAfter the N electron supply layer 13 is formed, Ti and Al are vapor-deposited, and the Ti layer 14 and the Al layer 15 are stacked. After the Ti layer 14 and the Al layer 15 are stacked, annealing is performed and these are alloyed to form the source electrode and the drain electrode of the AlGaN / GaN heterojunction FET 10. The gate electrode 16 is formed before or after annealing for alloying the Ti layer 14 and the Al layer 15, and the passivation film 17 is formed after annealing.
[0029]
FIG. 4 is a diagram showing an outline of the Al—Ti phase diagram. In FIG. 4, the horizontal axis indicates the Al composition (atom%), and the vertical axis indicates the temperature (° C.).
In the case of combining Ti and Al, from FIG. 4, it is shown that the Al composition is about 75% and the temperature is about 500 ° C.ThreeAlloys are easily formed. TiAl as ohmic electrodeThreeWhen an alloy is formed, the composition ratio is Ti / Al = 1/3. That is, the ohmic electrode formed after annealing of the Ti layer 14 and the Al layer 15 has a uniform TiAlThreeIn order to form an alloy, it is only necessary to include a number of atoms having the same ratio as the composition ratio Ti / Al = 1/3. Therefore, the atomic ratio Ti / Al between the Ti layer 14 and the Al layer 15 to be laminated before annealing is expressed as TiAl.ThreeThe alloy composition ratio Ti / Al may be set, and the Ti layer 14 and the Al layer 15 may be laminated to have a film thickness corresponding to the composition ratio.
[0030]
However, as described above, the atomic ratio Ti / Al to be set is not strictly limited to TiAl formed after annealing.ThreeThe composition ratio of the alloy may not be the same as Ti / Al.ThreeYou may make it set to the ratio approximated to the composition ratio Ti / Al of an alloy. In that case, TiAlThreeThe film thicknesses of the Ti layer 14 and the Al layer 15 are set in accordance with the atomic ratio Ti / Al set to a ratio approximate to the alloy composition ratio Ti / Al.
[0031]
Where Ti is the density a1= 4.54 g / cmThree, Atomic number b1= 22, while Al is the density a2= 2.69 g / cmThree, Atomic number b2= 13. The film thickness of the Ti layer 14 is c1The thickness of the Al layer 15 is c2Then, the atomic ratio Ti / Al is (a1× c1/ B1) / (A2× c2/ B2) And can be simplified. In the case of Ti and Al, a1/ B2And a2/ B2In this case, the film thickness ratio of the Ti layer 14 and the Al layer 15 is Ti / Al = c.1/ C2However, it can be considered that it corresponds to the atomic ratio Ti / Al almost as it is.
[0032]
Therefore, in the AlGaN / GaN heterojunction FET 10 shown in FIG. 3, the atomic ratio Ti / Al set to a composition ratio Ti / Al or a ratio close thereto is used as the film thickness ratio Ti between the Ti layer 14 and the Al layer 15. / Al and each layer may be stacked.
[0033]
FIG. 5 is a graph showing the relationship between the annealing temperature and the contact resistivity. In FIG. 5, the horizontal axis represents the annealing temperature (° C.), and the vertical axis represents the contact resistivity (Ωcm).2) Respectively. FIG. 5 shows the atomic number ratio Ti / Al of the Ti layer 14 and the Al layer 15 in the AlGaN / GaN heterojunction FET 10 shown in FIG. 3 as 0.15, 0.3, 0.5, and 0.75. The graph shows the annealing temperature dependence of the contact resistivity when the film thickness is changed, that is, when the film thickness ratio Ti / Al is changed at those ratios to form a laminate. Here, the annealing time at each annealing temperature is 30 seconds.
[0034]
At the atomic ratio Ti / Al = 0.3, the contact resistivity is lowest at all measured annealing temperatures, and the contact resistivity can be kept low even under low temperature annealing conditions of 500 ° C. in particular. In the temperature range higher than the temperature of 500 ° C., it is recognized that the contact resistivity tends to increase as the annealing temperature increases.
[0035]
When the atomic ratio Ti / Al = 0.15, the contact resistivity is higher at all measured annealing temperatures than when the atomic ratio Ti / Al = 0.3. In this case, it is recognized that the contact resistivity decreases as the annealing temperature increases up to the vicinity of the melting point of Al, and thereafter increases as the annealing temperature increases.
[0036]
When the atomic ratio Ti / Al = 0.5, Schottky is used at relatively low temperature annealing conditions, and when the atomic ratio Ti / Al = 0.75, all measured annealing temperatures are used. It becomes a contact.
[0037]
Therefore, the film thickness ratio Ti / Al of the Ti layer 14 and the Al layer 15 is set to the atomic ratio Ti / Al = 0.3, that is, TiAl.ThreeWhen the alloy composition ratio Ti / Al = 1/3, the lowest contact resistivity is exhibited under the lowest temperature annealing conditions (annealing temperature 500 ° C.).
[0038]
FIG. 6 is a diagram showing current-voltage characteristics when alloyed at an annealing temperature of 500 ° C., (a) is the atomic ratio Ti / Al = 0.15, (b) is the atomic ratio Ti / Al = 0.3, (c) shows the case of atomic number ratio Ti / Al = 0.5, and (d) shows the case of atomic number ratio Ti / Al = 0.75. In FIG. 6, the horizontal axis represents voltage (2 V / div), and the vertical axis represents current (1 mA / div).
[0039]
When the Ti layer 14 and the Al layer 15 are annealed at an atomic number ratio of Ti / Al = 0.15, 0.3, 0.5, 0.75, an annealing temperature of 500 ° C., and an annealing time of 30 seconds, FIG. As shown in (b), good ohmic characteristics are obtained when the atomic ratio Ti / Al = 0.3, that is, when the film thickness ratio Ti / Al = 0.3. In the case of other atomic ratio Ti / Al (or film thickness ratio Ti / Al), as shown in FIGS. 6A, 6C, and 6D, ohmic characteristics cannot be obtained.
[0040]
From the measurement results shown in FIG. 5 and FIG. 6, in the formation of the ohmic electrode, the atomic ratio Ti / Al of the Ti layer 14 and the Al layer 15 laminated before annealing is changed to TiAl formed after annealing.ThreeThe composition ratio Ti / Al of the alloy or a ratio approximate to the composition ratio Ti / Al is set, and each layer is formed with a film thickness ratio Ti / Al that becomes the atomic ratio Ti / Al, so that TiAl is formed after annealing.ThreeAn alloy can be formed with good uniformity.
[0041]
Conventionally, when an ohmic electrode is to be formed using a combination of Ti and Al, annealing is generally performed at a temperature of 600 ° C. or higher. At an annealing temperature close to the melting point of Al (about 660 ° C.), In some cases, deterioration of morphology due to agglomeration of Al becomes a problem. However, as described above, the film thickness ratio Ti / Al is formed as TiAl.ThreeIt is possible to form an ohmic electrode that is annealed at a lower temperature than the conventional annealing temperature of 500 ° C. and has a low resistance by optimally setting and stacking according to the alloy composition ratio Ti / Al. Become.
[0042]
Further, in the AlGaN / GaN heterojunction FET 10 shown in FIG. 3, a layer in which an ohmic electrode is formed (non-doped AlzGa1-zThe N-electron supply layer 13) is a non-doped layer and is generally, for example, n-AlzGa1-zIt can be said that it is a layer in which ohmic contact is difficult to be obtained as compared with a doped layer such as an N layer (z = 0 to 1). According to the present invention, it is possible to form a low-resistance ohmic electrode not only for a doped layer that is relatively easy to obtain ohmic contact, but also for a layer that is difficult to obtain such ohmic contact.
[0043]
The AlGaN / GaN heterojunction FET has a structure in which an n-GaN layer or a non-doped GaN (i-GaN) layer is formed under the gate electrode in order to stably maintain the gate breakdown voltage at a high value such as 100 V or higher. It is also possible. Even when an ohmic electrode is formed on such an n-GaN layer or an i-GaN layer, the above-mentioned method for forming an ohmic electrode can be applied.
[0044]
FIG. 7 is a diagram showing an example of the element structure of an AlGaN / GaN heterojunction FET in which an n-GaN layer is formed. However, in FIG. 7, the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0045]
An AlGaN / GaN heterojunction FET 20 shown in FIG. 7 is formed by using an ordinary MOVPE method on an SiC substrate 21 with an intentionally undoped GaN electron transit layer 22 and an intentionally undoped Al.0.25Ga0.75N layer 23, n-Al0.25Ga0.75The N electron supply layer 24 and the n-GaN layer 25 have a structure in which they are sequentially deposited. Here, Al0.25Ga0.75N is generally used, but in general, the Al composition ratio z is in the range of 0 to 1.zGa1-zN can be used.
[0046]
Here, the intentionally undoped GaN electron transit layer 22 has a film thickness of 3 μm, and is intentionally undoped Al.0.25Ga0.75The N layer 23 is formed with a film thickness of 3 nm. n-Al0.25Ga0.75The N electron supply layer 24 has a thickness of 20 nm and a Si doping concentration of 2 × 10.18cm-3It is formed with. Further, the n-GaN layer 25 is formed with a film thickness of 10 nm or less, for example, with a film thickness of 5 nm, for example, with a Si doping concentration of 2 × 10.18cm-3It is formed with.
[0047]
A Ti layer 14 and an Al layer 15 are stacked in the source electrode and drain electrode formation regions on the n-GaN layer 25, and alloys thereof are formed by subsequent annealing. The gate electrode 16 is formed between the source electrode and the drain electrode before or after the annealing, and the passivation film 17 is formed after the annealing.
[0048]
In the AlGaN / GaN heterojunction FET 20 formed in this way, the gate electrode 16 and n-Al0.25Ga0.75By forming the n-GaN layer 25 between the N electron supply layers 24, the gate breakdown voltage is improved. On the other hand, for the source electrode and drain electrode formed by the Ti layer 14 and the Al layer 15, the distance to the intentionally undoped GaN electron transit layer 22 is increased, thereby preventing the tunneling of electrons. , It becomes difficult to obtain ohmic characteristics.
[0049]
The above ohmic electrode formation method can also be applied to the n-GaN layer 25 of such an AlGaN / GaN heterojunction FET 20, that is, the atomic ratio Ti of the Ti layer 14 and the Al layer 15 to be laminated. / Al is formed after annealing TiAlThreeThe composition ratio Ti / Al of the alloy is set to a ratio that approximates the composition ratio Ti / Al, and the respective layers are laminated and formed at a film thickness ratio Ti / Al that is the atomic ratio Ti / Al. This allows TiAl after annealingThreeAn alloy can be formed with good uniformity.
[0050]
In this way, TiAl on the n-GaN layer 25 with good uniformity.ThreeBy forming an alloy, a low-resistance ohmic electrode can be formed. Furthermore, since annealing can be performed at a lower temperature than in the prior art, it is possible to increase the efficiency of the semiconductor process and improve the yield.
[0051]
As described above, the ohmic electrode forming method of the present invention can be used to form various FETs regardless of the material of the layer disposed under the ohmic electrode to be formed and whether or not the layer contains a dopant. It is possible to apply.
[0052]
In the above description, the formation of the ohmic electrode when Ti and Al are combined has been described as an example. However, the same applies to the case where the ohmic electrode is formed using a combination of other metals such as Al and Nb and V and Zr. is there.
[0053]
First, formation of an ohmic electrode combining Al and Nb will be described.
FIG. 8 is a diagram showing an example of an element structure of an AlGaN / GaN heterojunction FET when an ohmic electrode is formed by laminating Al and Nb. However, in FIG. 8, the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0054]
The AlGaN / GaN heterojunction FET 30 shown in FIG. 8 forms an Nb layer 31 instead of the Ti layer 14 of the AlGaN / GaN heterojunction FET 10 shown in FIG. 1, and the Nb layer 31 and the Al layer 15 are non-doped Al.zGa1-zIt has a structure in which it is stacked on the N electron supply layer 13. The other structure is the same as that of the AlGaN / GaN heterojunction FET 10 shown in FIG. 1, and the formation method thereof is also the same.
[0055]
FIG. 9 is a diagram schematically showing the Al—Nb phase diagram. In FIG. 9, the horizontal axis represents the Al composition (atom%), and the vertical axis represents the temperature (° C.).
When Nb and Al are combined, NbThreeAl alloy is easily formed. Nb as ohmic electrodeThreeWhen an Al alloy is formed, the composition ratio is Al / Nb = 1/3. Therefore, the atomic ratio Al / Nb between the Nb layer 31 and the Al layer 15 laminated before annealing is expressed as NbThreeThe composition ratio of the Al alloy is set to Al / Nb = 1/3 or a ratio close thereto, and the layers are laminated at a film thickness ratio of Al / Nb so that the atomic ratio is Al / Nb.
[0056]
Here, Nb has a density of 8.56 g / cm.ThreeAtomic number 41, while Al has a density of 2.69 g / cm.ThreeSince the atomic number is 13, the film thickness ratio Al / Nb between the Nb layer 31 and the Al layer 15 almost corresponds to the atomic number ratio Al / Nb as it is. Therefore, in the AlGaN / GaN heterojunction FET 30 shown in FIG. 8, the Nb layer 31 and the Al layer 15 areThreeThe Al alloy composition ratio Al / Nb = 1/3 or an atomic number ratio Al / Nb set to a ratio close thereto may be formed to have a film thickness of the same ratio.
[0057]
FIG. 10 is a diagram showing current-voltage characteristics when Al and Nb are laminated and alloyed, where (a) shows the atomic ratio Al / Nb = 0.15, and (b) shows the atomic ratio Al / N /. Nb = 0.3, (c) shows an atomic ratio Al / Nb = 0.5, and (d) shows an atomic ratio Al / Nb = 0.75. In FIG. 10, the horizontal axis represents voltage (2 V / div), and the vertical axis represents current (1 mA / div).
[0058]
The Nb layer 31 and the Al layer 15 shown in FIG. 8 have an atomic ratio of Al / Nb = 0.15, 0.3, 0.5, 0.75, that is, the film thickness ratio Al of the Nb layer 31 and the Al layer 15. / Nb is the ratio thereof, and annealing is performed at an annealing temperature of 500 ° C. and an annealing time of 30 seconds. In this case, when the atomic ratio Al / Nb = 0.3, which is a ratio approximate to the composition ratio Al / Nb = 1/3, that is, when the film thickness ratio Al / Nb = 0.3, FIG. ), Good ohmic characteristics can be obtained. In the case of other atomic number ratio Al / Nb (film thickness ratio Al / Nb), as shown in FIGS. 10A, 10C, and 10D, ohmic characteristics cannot be obtained.
[0059]
N-AlzGa1-zOn the doped layer such as the N layer (Al composition ratio z is in the range of 0 to 1), on the n-GaN layer 25 or on the i-GaN layer as shown in FIG. The same applies to the formation of electrodes.
[0060]
Next, formation of an ohmic electrode combining V and Zr will be described.
FIG. 11 is a diagram showing an example of the element structure of an AlGaN / GaN heterojunction FET when V and Zr are stacked to form an ohmic electrode. However, in FIG. 11, the same elements as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
[0061]
In this AlGaN / GaN heterojunction FET 40 shown in FIG. 11, a V layer 41 and a Zr layer 42 are formed in place of the Ti layer 14 and Al layer 15 of the AlGaN / GaN heterojunction FET 10 shown in FIG. Layer 41 and Zr layer 42 are non-doped AlzGa1-zIt has a structure in which it is stacked on the N electron supply layer 13. The other structure is the same as that of the AlGaN / GaN heterojunction FET 10 shown in FIG. 1, and the formation method thereof is also the same.
[0062]
FIG. 12 is a diagram showing an outline of the Zr-V system phase diagram. In FIG. 12, the horizontal axis indicates the V composition (atom%), and the vertical axis indicates the temperature (° C.).
When combining V and Zr, V2Zr alloys are easily formed. V as ohmic electrode2When forming a Zr alloy, the composition ratio is Zr / V = 1/2. Therefore, the atomic ratio Zr / V between the V layer 41 and the Zr layer 42 laminated before annealing is set to the composition ratio Zr / V = 1/2 or a ratio close thereto, and the atomic ratio Zr / V Each layer is formed by lamination at such a film thickness ratio Zr / V.
[0063]
Here, V is a density of 5.8 g / cm.ThreeAtomic number 23, while Zr has a density of 6.53 g / cm.ThreeSince the atomic number is 40, the atomic ratio Zr / V = 16/25 of the V layer 41 and the Zr layer 42 corresponds to the film thickness ratio Zr / V = 1/1. Therefore, in the AlGaN / GaN heterojunction FET 40 shown in FIG. 11, the atomic ratio Zr / V between the V layer 41 and the Zr layer 42 is set to the composition ratio Zr / V = 1/2, and the same ratio as this is set. The V layer 41 and the Zr layer 42 may be stacked and formed at a film thickness ratio Zr / V = 1 / (16 × 2/25) corresponding to the atomic ratio Zr / V. Alternatively, the atomic number ratio Zr / V between the V layer 41 and the Zr layer 42 is set to a ratio that approximates the composition ratio Zr / V = 1/2, and the film is adjusted so as to correspond to the atomic number ratio Zr / V The V layer 41 and the Zr layer 42 may be stacked and formed with the thickness ratio Zr / V.
[0064]
FIG. 13 is a diagram showing current-voltage characteristics when V and Zr are alloyed. FIG. 13A shows an atomic ratio Zr / V = 0.15, and FIG. 13B shows an atomic ratio Zr / V = 0. .3, (c) shows the case where the atomic ratio Zr / V = 0.5, and (d) shows the case where the atomic ratio Zr / V = 0.75. In FIG. 13, the horizontal axis represents voltage (2 V / div), and the vertical axis represents current (1 mA / div).
[0065]
After the V layer 41 and the Zr layer 42 shown in FIG. 11 are stacked at a film thickness ratio Zr / V corresponding to the atomic ratio Zr / V = 0.15, 0.3, 0.5, 0.75, Annealing is performed at an annealing temperature of 500 ° C. and an annealing time of 30 seconds. In this case, when the film thickness ratio Zr / V is adjusted to the atomic ratio Zr / V = 0.5 with the composition ratio Zr / V = 1/2, as shown in FIG. Is obtained. In the case of other atomic ratios Zr / V, ohmic characteristics cannot be obtained as shown in FIGS. 13 (a), (b), and (d).
[0066]
However, the film thickness ratio Zr / V of the V layer 41 and the Zr layer 42 is not limited to a value corresponding to the atomic ratio Zr / V strictly equal to the composition ratio Zr / V = 1/2. Even when the number ratio Zr / V is set to a ratio approximate to the composition ratio Zr / V = 1/2, ohmic characteristics can be obtained.
[0067]
N-AlzGa1-zAn ohmic combination of V and Zr on a doped layer such as an N layer (Al composition ratio z ranges from 0 to 1), an n-GaN layer 25 or an i-GaN layer as shown in FIG. The same applies to the formation of electrodes.
[0068]
Thus, the present invention can be applied to the case where an ohmic electrode is formed using various metals. For example, as a metal laminated for the purpose of forming an ohmic electrode, Ti, V, Zr, Nb, Ta, which are metals that easily react with GaN, and Al, Nb, Mo, Hf, Zr, which are metals having a small work function, are used. , V, or Au, Pt, Pd, Ag, W, Mo, Cu, Ni, etc., which are difficult to oxidize, can be laminated in combination. For example, the general formula AlBmCnWhen an alloy represented by the following formula is formed, an atomic ratio (A: B: C) is set to a composition ratio (l: m: n) of the alloy or a ratio close thereto, and the atomic ratio ( A layer, a B layer, and a C layer may be stacked and formed at a film thickness ratio (A: B: C) such that A: B: C). After the lamination, an ohmic electrode is formed by forming an alloy by annealing at a temperature of about 400 ° C. to 900 ° C.
[0069]
In the above description, the case where an ohmic electrode is formed on an FET formed using a GaN-based material has been described as an example, but the present invention is not limited to this. That is, in addition to a compound semiconductor device formed using a GaN-based material, it can be applied to the formation of an ohmic electrode as an electrode of a compound semiconductor device formed using a GaAs-based material or an InP-based material. .
[0070]
(Additional remark 1) In the formation method of the ohmic electrode formed by alloying the multiple types of metal laminated | stacked on the semiconductor layer by annealing, and being used as an electrode of a semiconductor device,
The atomic number ratio of the plurality of kinds of metals laminated before annealing is set to a composition ratio of an alloy formed from the plurality of kinds of metals after annealing or a ratio approximate thereto,
The plurality of types of metals are stacked on the semiconductor layer at a film thickness ratio that is the atomic ratio,
Annealing at a temperature capable of forming the alloy;
A method for forming an ohmic electrode.
[0071]
(Supplementary Note 2) The semiconductor device in which the ohmic electrode is formed has an Al composition ratio z in the range of 0 to 1.zGa1-zThe method for forming an ohmic electrode according to claim 1, wherein the method is an AlGaN / GaN heterojunction field effect transistor having an electron supply layer containing N and an electron transit layer containing GaN.
[0072]
(Supplementary note 3) The method for forming an ohmic electrode according to supplementary note 1, wherein the semiconductor device on which the ohmic electrode is formed is a compound semiconductor device formed using a GaAs-based material.
[0073]
(Additional remark 4) The said semiconductor device in which the said ohmic electrode is formed is a compound semiconductor device formed using InP type material, The formation method of the ohmic electrode of Additional remark 1 characterized by the above-mentioned.
[0074]
(Additional remark 5) The said semiconductor layer in which the said ohmic electrode is formed is n-Al whose Al composition ratio z is the range of 0-1.zGa1-zN layer or i-AlzGa1-zThe method for forming an ohmic electrode according to attachment 1, wherein the method is an N layer.
[0075]
(Additional remark 6) The said semiconductor layer in which the said ohmic electrode is formed is an n-GaN layer or an i-GaN layer, The formation method of the ohmic electrode of Additional remark 1 characterized by the above-mentioned.
[0076]
(Appendix 7) The plurality of types of metals are two or more selected from the group consisting of Ti, V, Zr, Nb, Ta, Al, Mo, Hf, Au, Pt, Pd, Ag, W, Cu, and Ni. The method for forming an ohmic electrode according to supplementary note 1, wherein the ohmic electrode is a metal.
[0077]
(Supplementary note 8) The method for forming an ohmic electrode according to supplementary note 1, wherein the plurality of kinds of metals are any combination of a combination of Ti and Al, a combination of Nb and Al, and a combination of Zr and V. .
[0078]
【The invention's effect】
As described above, in the present invention, in forming the ohmic electrode, the atomic ratio of the plurality of kinds of metals stacked on the semiconductor layer before annealing is set to the composition ratio of the alloy formed after annealing or a ratio approximate thereto. The metal is laminated and formed at a film thickness ratio that is the atomic ratio. Thereby, an alloy with good uniformity can be obtained after annealing, and a low-resistance ohmic electrode can be formed.
[0079]
Furthermore, since the annealing temperature can be set according to the alloy to be formed, the efficiency of the semiconductor process and the yield can be improved.
[Brief description of the drawings]
FIG. 1 is a diagram showing a flow of forming an ohmic electrode according to the present invention.
FIG. 2 is a diagram schematically showing a state before and after annealing when forming an alloy.
FIG. 3 is a diagram showing an example of an element structure of an AlGaN / GaN heterojunction FET when an ohmic electrode is formed by stacking Ti and Al.
FIG. 4 is a diagram showing an outline of an Al—Ti phase diagram.
FIG. 5 is a graph showing the relationship between annealing temperature and contact resistivity.
6A and 6B are diagrams showing current-voltage characteristics when alloyed at an annealing temperature of 500 ° C., where FIG. 6A shows an atomic ratio Ti / Al = 0.15, and FIG. 6B shows an atomic ratio Ti / Al. = 0.3, (c) shows an atomic ratio Ti / Al = 0.5, and (d) shows an atomic ratio Ti / Al = 0.75.
FIG. 7 is a diagram showing an example of an element structure of an AlGaN / GaN heterojunction FET in which an n-GaN layer is formed.
FIG. 8 is a diagram showing an example of an element structure of an AlGaN / GaN heterojunction FET when an ohmic electrode is formed by stacking Al and Nb.
FIG. 9 is a diagram schematically showing an Al—Nb phase diagram.
FIGS. 10A and 10B are diagrams showing current-voltage characteristics when Al and Nb are laminated and alloyed, in which FIG. 10A shows an atomic ratio Al / Nb = 0.15, and FIG. 10B shows an atomic ratio Al; /Nb=0.3, (c) shows an atomic number ratio Al / Nb = 0.5, and (d) shows an atomic number ratio Al / Nb = 0.75.
FIG. 11 is a diagram showing an example of an element structure of an AlGaN / GaN heterojunction FET when an ohmic electrode is formed by stacking V and Zr.
FIG. 12 is a diagram showing an outline of a Zr-V system phase diagram.
FIGS. 13A and 13B are diagrams showing current-voltage characteristics when alloying V and Zr, wherein FIG. 13A shows an atomic ratio Zr / V = 0.15, and FIG. 13B shows an atomic ratio Zr / V = 0.3 and (c) show the case where the atomic ratio Zr / V = 0.5, and (d) shows the atomic ratio Zr / V = 0.75.
FIG. 14 is a diagram showing an example of an element structure of an AlGaN / GaN heterojunction FET.
[Explanation of symbols]
10, 20, 30, 40 AlGaN / GaN heterojunction FET
11 Sapphire substrate
12 GaN electron transit layer
13 Non-doped AlzGa1-zN electron supply layer
14 Ti layer
15 Al layer
16 Gate electrode
17 Passivation film
21 SiC substrate
22 Intentionally undoped GaN electron transit layer
23 Intentionally undoped Al0.25Ga0.75N layers
24 n-Al0.25Ga0.75N electron supply layer
25 n-GaN layer
31 Nb layer
41 V layer
42 Zr layer

Claims (2)

半導体層上に積層した複数種の金属をアニールによって合金化することによって形成され、半導体装置の電極として用いられるオーミック電極の形成方法において、
前記複数種の金属が、NbとAlあるいはVとZrのいずれかの組み合わせからなり、
前記オーミック電極が形成される前記半導体層が、Al組成比zが0から1の範囲であるi−Al z Ga 1-z N層またはi−GaN層であり、
アニール前に積層する前記複数種の金属の原子数比を、アニール後に前記複数種の金属から形成する合金の組成比に設定し、
前記複数種の金属を前記原子数比となる膜厚比で前記半導体層上に積層して形成し、
前記合金を形成可能な温度でアニールする、
ことを特徴とするオーミック電極の形成方法。
In a method for forming an ohmic electrode, which is formed by alloying a plurality of kinds of metals laminated on a semiconductor layer by annealing, and used as an electrode of a semiconductor device,
The plurality of types of metals are composed of any combination of Nb and Al or V and Zr,
Wherein said semiconductor layer ohmic electrode is formed is the i-Al z Ga 1-z N layer or i-GaN layer Al composition ratio z ranges from 0 to 1,
The atomic number ratio of the plurality of types of metals laminated before annealing is set to the composition ratio of the alloy formed from the plurality of types of metals after annealing,
The plurality of types of metals are stacked on the semiconductor layer at a film thickness ratio that is the atomic ratio,
Annealing at a temperature capable of forming the alloy;
A method for forming an ohmic electrode.
前記オーミック電極が形成される前記半導体装置は、Al組成比zが0から1の範囲であるAlzGa1-zNを含む電子供給層と、GaNを含む電子走行層とを有するAlGaN/GaNヘテロ接合型電界効果トランジスタであることを特徴とする請求項1記載のオーミック電極の形成方法。The semiconductor device in which the ohmic electrode is formed has an AlGaN / GaN having an electron supply layer containing Al z Ga 1 -z N whose Al composition ratio z is in the range of 0 to 1, and an electron transit layer containing GaN. 2. The method of forming an ohmic electrode according to claim 1, which is a heterojunction field effect transistor.
JP2002283295A 2002-09-27 2002-09-27 Method for forming ohmic electrode Expired - Lifetime JP4864270B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002283295A JP4864270B2 (en) 2002-09-27 2002-09-27 Method for forming ohmic electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002283295A JP4864270B2 (en) 2002-09-27 2002-09-27 Method for forming ohmic electrode

Publications (2)

Publication Number Publication Date
JP2004119821A JP2004119821A (en) 2004-04-15
JP4864270B2 true JP4864270B2 (en) 2012-02-01

Family

ID=32277197

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002283295A Expired - Lifetime JP4864270B2 (en) 2002-09-27 2002-09-27 Method for forming ohmic electrode

Country Status (1)

Country Link
JP (1) JP4864270B2 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006134935A (en) * 2004-11-02 2006-05-25 Mitsubishi Electric Corp Semiconductor apparatus and manufacturing method thereof
JP5231719B2 (en) 2006-03-30 2013-07-10 富士通株式会社 Method for manufacturing field effect transistor

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2651143B2 (en) * 1987-01-19 1997-09-10 株式会社日立製作所 Superconducting transistor
JPS6420616A (en) * 1987-07-15 1989-01-24 Sanyo Electric Co Formation of p-type sic electrode
JP3118957B2 (en) * 1992-05-20 2000-12-18 ソニー株式会社 Electrode formation method
JP4022708B2 (en) * 2000-06-29 2007-12-19 日本電気株式会社 Semiconductor device
JP2002261326A (en) * 2001-03-02 2002-09-13 Nagoya Kogyo Univ Method of manufacturing gallium nitride compound semiconductor element

Also Published As

Publication number Publication date
JP2004119821A (en) 2004-04-15

Similar Documents

Publication Publication Date Title
EP1659622B1 (en) Field effect transistor and method of manufacturing the same
JP3751791B2 (en) Heterojunction field effect transistor
JP4866007B2 (en) Compound semiconductor device
JP3512659B2 (en) Nitride III-V compound semiconductor device
JP2007273545A (en) Semiconductor device and its manufacturing method
US6770922B2 (en) Semiconductor device composed of a group III-V nitride semiconductor
JP5202897B2 (en) Field effect transistor and manufacturing method thereof
JP4023121B2 (en) N-type electrode, group III nitride compound semiconductor device, method for manufacturing n-type electrode, and method for manufacturing group III nitride compound semiconductor device
JP2010171416A (en) Semiconductor device, manufacturing method therefor, and leakage-current reduction method therefor
US6809352B2 (en) Palladium silicide (PdSi) schottky electrode for gallium nitride semiconductor devices
JP2011238866A (en) Semiconductor device and method for producing the same
JP2006165207A (en) Compound semiconductor device and its manufacturing method
JP4864270B2 (en) Method for forming ohmic electrode
JP3344416B2 (en) Semiconductor device and method of manufacturing the same
US7238970B2 (en) Semiconductor device and method for fabricating the same
JP3599592B2 (en) Method for forming electrode on group III-V nitride compound semiconductor
JP4977466B2 (en) Schottky electrode for nitride semiconductor device and method for manufacturing the same
JP5877967B2 (en) Compound semiconductor device
JP6650867B2 (en) Method for manufacturing heterojunction field effect transistor
JP6090474B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP4629955B2 (en) GaN-based III-V nitride semiconductor switching device
JP3292193B2 (en) Method of manufacturing ohmic electrode and method of manufacturing semiconductor device
JP2746241B2 (en) Alloy ohmic contact electrode and method of forming the same
JP2020194851A (en) Manufacturing method of semiconductor device
JP5846779B2 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050902

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070419

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070424

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070622

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090427

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090518

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20090605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110929

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111109

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141118

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4864270

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

EXPY Cancellation because of completion of term