JP4629955B2 - GaN-based III-V nitride semiconductor switching device - Google Patents

GaN-based III-V nitride semiconductor switching device Download PDF

Info

Publication number
JP4629955B2
JP4629955B2 JP2002319185A JP2002319185A JP4629955B2 JP 4629955 B2 JP4629955 B2 JP 4629955B2 JP 2002319185 A JP2002319185 A JP 2002319185A JP 2002319185 A JP2002319185 A JP 2002319185A JP 4629955 B2 JP4629955 B2 JP 4629955B2
Authority
JP
Japan
Prior art keywords
gan
semiconductor layer
nitride semiconductor
anode electrode
iii
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2002319185A
Other languages
Japanese (ja)
Other versions
JP2004153189A (en
Inventor
清輝 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
THE FURUKAW ELECTRIC CO., LTD.
Original Assignee
THE FURUKAW ELECTRIC CO., LTD.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by THE FURUKAW ELECTRIC CO., LTD. filed Critical THE FURUKAW ELECTRIC CO., LTD.
Priority to JP2002319185A priority Critical patent/JP4629955B2/en
Publication of JP2004153189A publication Critical patent/JP2004153189A/en
Application granted granted Critical
Publication of JP4629955B2 publication Critical patent/JP4629955B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Description

【0001】
【発明の属する技術分野】
本発明はGaN系III−V族窒化物半導体スイッチング素子に関するものである。より詳しくは、GaN系III−V族窒化物半導体スイッチング素子であって、サイリスタ等に関するものである。
【0002】
【従来の技術】
スイッチング素子として、サイリスタが知られている。代表的なサイリスタは図5のように、p1122構造からなり、接合J1、J2、J3を有している。p1層にはアノード電極A、n2層にはカソード電極C、p2層にはゲート電極Gが接続されている。なお、p層、n層を構成する半導体層の材料は主としてSiが用いられている。
【0003】
アノード電極−カソード電極間に電圧を加えたときに、アノード電極とカソード電極間を流れる電流と電圧の関係を図6に示した。アノード電極Aに正方向の電圧Vを加えるとJ2に逆バイアス、J1、J3に順バイアスが加わる。そのため、電流はほとんど流れない。しかし、電圧がVBOを超えると、J2の空乏層内の電界が強くなり電子雪崩が発生し、電流が急激に流れるようになる(ターンオン現象)。
【0004】
なお、ここでゲート電極Gに正の電圧を加え、正孔を注入してやると、V<VBOであってもターンオンさせることができる。すなわち、ゲート電極Gに加える電圧を制御することにより、アノード電極−カソード電極間に流れる電流を制御するスイッチング素子が実現される。一方、アノード電極に負の電圧を加えると、J2に順バイアス、J1、J3に逆バイアスが加わり、負の電圧がJ1、J3が有する耐圧VBRを超えると、図6のように電流が急激に流れるようになる。
【0005】
【非特許文献1】
古川静二郎著 『半導体デバイス』 コロナ社 第14刷 p189〜192
【0006】
【発明が解決しようとする課題】
Si系の半導体でサイリスタを構成した場合、バンドギャップが1eV程度と小さいため、耐圧を大きくすることができない。そのため、VBO、VBRを高くすることができないという問題があった。 さらに、バンドギャップが小さいため、高温度動作ができず、大電力を制御する場合にサイリスタが発熱し、これを冷却するための手段を設けなければならないという問題があった。
【0007】
図5のような従来のサイリスタでは、ゲート電極Gが接続されたp2層のドーピング濃度は正孔を発生させるために、n1層のドーピング濃度よりも高くしなければならない。そのため、アノード電極Aに正の電圧を加えたとき、空乏層はn1層側に広がる。したがって、VBOを低下させないためにはn1層を十分厚くしなければならない。そのため、n1層における電子の走行時間が増大し、ターンオン時間が長くなり、スイッチング速度が遅くなるという問題があった。
【0008】
本発明は、上記従来技術の欠点に鑑みてなされたものであって、サイリスタをはじめとしたスイッチング素子において、耐圧が高く、高温動作が可能なものを提供することを目的とする。さらに、スイッチング素子のスイッチング速度を向上させることも目的とする。
【0009】
【課題を解決するための手段】
上記目的を達成するため、本発明の第一は、請求項1記載のように、アノード電極、カソード電極、ゲート電極及びn型GaN系III−V族窒化物半導体層とp型GaN系III−V族窒化物半導体層からなる3つ以上のpn接合を有するGaN系III−V族窒化物半導体スイッチング素子において、前記アノード電極に正または負の電圧を加えたとき、逆バイアスが加わるpn接合が存在し、該pn接合を構成するp型半導体層、およびn型半導体層のうち、何れかの半導体層が前記ゲート電極に接続され、前記pn接合のうち、前記アノード電極に接続されたpn接合及び前記カソード電極に接続されたpn接合を構成する、n型GaN系III−V族窒化物半導体層とp型GaN系III−V族窒化物半導体層の間にi型のGaN系III−V族窒化物半導体層を挿入したことを特徴とする。
【0010】
本発明の第一では、アノード電極、カソード電極、ゲート電極及び3つ以上のpn接合を有し、アノード電極に正または負の電圧を加えたとき、逆バイアスが加わるpn接合が存在するスイッチング素子において、そのpn接合を構成する半導体材料に、バンドギャップがSi等よりも大きいGaN系III−V族窒化物半導体を用いていることを特徴とする。
【0011】
そのため、アノード電極に正の電圧を加えたときに逆バイアスがかかるpn接合の耐圧を高くすることができ、また、アノード電極に負の電圧を加えたときには残りのpn接合は逆バイアスされるがその耐圧も高くすることができる。そのためアノード電極−カソード電極間にかけることが可能な電圧を高くすることができる。さらに、GaN系III−V族窒化物半導体を用いているため、高温動作が可能となり、その素子を大電力用に用いた場合においても冷却機構が不要となる。また、アノード電極とカソード電極に接続されたpn接合を構成するn型GaN系III−V族窒化物半導体層とp型GaN系III−V族窒化物半導体層の間にi型のGaN系III−V族窒化物半導体層を挿入したため、逆方向の耐圧を一層向上させることができる。
【0012】
本発明の第二は請求項記載のように、前記カソード電極、アノード電極は金属シリサイドからなることを特徴とする。
【0013】
本発明の第二では電極として金属シリサイド合金を用いているため、電極のコンタクト抵抗を小さくすることが可能である。そのため、発熱が抑えられ、上記第一の発明の効果をさらに上げることができる。
【0014】
本発明の第三は請求項3記載のように、前記アノード電極と前記アノード電極に接続されたpn接合を構成する前記アノード電極側の半導体層の間、および、前記カソード電極と前記カソード電極に接続されたpn接合を構成する前記カソード電極側の半導体層の間に、前記アノード電極に接続されたpn接合を構成する前記アノード電極側の半導体層および、前記カソード電極に接続されたpn接合を構成する前記カソード電極側の半導体層を構成する半導体のバンドギャップよりもバンドギャップの小さいGaN系III−V族窒化物半導体層を挿入したことを特徴とする。
【0015】
本発明の第三によれば、アノード電極とアノード電極に接続するp型半導体層の間、および、カソード電極とカソード電極に接続するn型半導体層の間に、アノード電極に接続するp型半導体層および、カソード電極に接続するn型半導体層を構成する半導体のバンドギャップよりもバンドギャップの小さいGaN系III−V族窒化物半導体層を挿入しているため、電極のコンタクト抵抗を小さくすることができる。そのため、発熱が抑えられ、上記第一または第二の発明の効果を向上させることができる。
【0018】
本発明の第五は請求項記載のように、前記GaN系III−V族窒化物半導体スイッチング素子を構成するGaN系III−V族窒化物半導体層がAlGaN、AlInGaN、AlGaNP、AlGaNAs、AlGaNP、AlGaNAs、AlInGaNAsPであることを特徴とする。
【0020】
【発明の実施の形態】
以下に図面を参照して、本発明にかかるGaN系III−V族窒化物半導体スイッチング素子の好適な実施の形態について説明する。図面の記載において、同一または類似部分には同一あるいは類似な符号、名称を付している。また、図面は模式的なものであり、現実のものとは異なることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0021】
まず、実施の形態にかかるGaN系III−V族窒化物半導体スイッチング素子を説明する。
図2のように、p−AlwGa1-wN(0≦w≦1)からなるp型半導体層3、n−AlzGa1-zN(0≦x≦1)からなるn型半導体層4、p−AlyGa1-yN(0≦y≦1)からなるp型半導体層5、n−AlzGa1- zN(0≦z≦1)からなるn型半導体層6が形成されている。この構造によりpn接合J1、J2、J3が3箇所構成される。そしてp型半導体層3に接続するアノード電極7及び、n型半導体層6に接続するカソード電極8、及びn型半導体層4に接続するゲート電極9が形成されている。これらの構成によりnpnp型構造が形成される。
【0022】
上述したGaN系III−V族窒化物半導体スイッチング素子の製造方法は以下の通りである。
まず、ガスソース分子線エピタキシャル成長法(GSMBE法)で図1に示した積層構造を製造した。
すなわち、サファイア基板1上に、N源としてジメチルヒドラジン(5×10-5Torr)、Ga源として金属Ga(5×10-7Torr)、p型ドーパントである金属Mg(5×10-9Torr)を用い、成長温度640℃で厚み50nmのGaNバッファ層2を成膜した。更にその上に、N源としてアンモニア(5×10-6Torr)、Ga源として金属Ga(5×10-7Torr)、Al源としてAl(1×10-7Torr)およびp型ドーパントである金属Mg(5×10-9Torr)を加え、成長温度850℃で厚み2μmのp−AlwGa1-wNからなるp型半導体層3(ドーピング濃度5×1018cm-3)を成膜した。
【0023】
そして、上記したN源、Ga源とAl源に、n型ドーパントである金属Si(5×10-9Torr)を用い、成長温度850℃で厚み2μmのn−AlxGa1-xNからなる層(n型半導体層4)(ドーピング濃度5×1018-3)を成膜した。
【0024】
ついで、上記したN源、Ga源とAl源に、p型ドーパントである金属Mg(5×10-9Torr)を加え、成長温度850℃でGSMBEの成長を行い、厚み2μmのp−AlyGa1-yNからなるp型半導体層5(ドーピング濃度5×1018cm-3)を成膜する。最後に、上記したN源、Ga源とAl源に、n型ドーパントである金属Si(5×10-9Torr)を用い、成長温度850℃で厚み2μmのn−AlzGa1- zNからなる層(n型半導体層6)(ドーピング濃度5×1018cm-3)を成膜した。これによりpn接合J1、J2、J3が3箇所形成され図1の積層構造が完成する。
【0025】
図1の積層構造はアノード電極7、カソード電極8、ゲート電極9を形成するプロセスを経て、スイッチング素子が完成する。 すなわち、n−AlzGa1-zN(n型半導体層6)の表面にプラズマCVD法でSiO2膜を成膜したのち、フォトレジストでパターニングし、このSiO2膜をマスクとして湿式エッチングを行って層構造の一部をn−AlxGa1-xN層(n型半導体層4)の面が露出するまでエッチング除去して、n−AlxGa1-xN層(n型半導体層4)の一部表面を表出させた。
【0026】
次にSiO2膜を除去したのち、全面に再度SiO2膜を成膜し、n−AlxGa1-xN層(n型半導体層4)面上にゲート電極9の開口部を形成し、n−AlxGa1-xN層(n型半導体層4)の上にAl/Ti/Auを蒸着してゲート電極9を形成し、更にn−AlzGa1- zN(n型半導体層6)の上にAl/Ti/Auを蒸着してカソード電極8を形成する。そしてサファイア基板1の裏面からレーザを照射しサファイア基板1、バッファ層2を除去する。最後にp−AlwGa1-w層(p型半導体層3)の裏面にTi/Ptを蒸着してアノード電極7を形成して図2で示したスイッチング素子が完成する。
【0027】
図2のスイッチング素子をサイリスタとして用いた場合は以下のような特性が得られた。このときw=0.3、x=0.5、y=0.3、z=0.3である。
アノード電極7−カソード電極8間に電圧を加えていき、流れる電流を測定した。測定結果は図6と同様のものが得られた。
【0028】
すなわち、アノード電極7に正の電圧を加えたとき、pn接合J1、J3には順バイアスが、pn接合J2には逆バイアスが加わる。pn接合J2を構成するn型半導体層4、p型半導体層5がGaN系III−V族窒化物半導体からなるものを用いているため、pn接合J2の耐圧をSi系の半導体のものと比較して大幅に高くすることが可能である。測定の結果、VBOが600V以上のものを得ることができた。
【0029】
また、アノード電極7に負の電圧を加えたとき、pn接合J1、J3には逆バイアスが、pn接合J2には順バイアスが加わる。pn接合J1、J3を構成するp型半導体層3、n型半導体層4、p型半導体層5、n型半導体層6がGaN系III−V族窒化物半導体を用いているため、pn接合J2同様にpn接合J1、J3の耐圧も大幅に高くすることが可能である。測定の結果、VBRが600V以上のものを得ることができた。
【0030】
さらに、図2のスイッチング素子は、ゲート電極9に加える電圧を制御することにより、従来のSiサイリスタのように図6に示す特性が得られた。このスイッチング素子はサイリスタとしての機能を有するためである。
【0031】
さらに、Si系のサイリスタが正常に動作可能な周囲温度の上限が200℃であるのに対し、上述したスイッチング素子は600℃の高温下においても正常に動作することが判明した。
【0032】
上述したスイッチング素子のw、x、y、zの値はw=0.3、x=0.5、y=0.3、z=0.3であったが、これに限定されるものではない。そのため、用途に合わせたサイリスタを作製することが可能である。また、本実施に係るスイッチング素子ではnpnp構造であるが、pnpn構造も勿論可能である。
【0033】
また、p−AlGaN層(p型半導体層3、5)、n−AlGaN層(n型半導体層4、6)のドーピング濃度は5×1018cm-3であったが、これに限定されるものではなく、1×1017cm-3〜1×1019cm-3の範囲で変化させることができる。Si系の半導体からなるサイリスタでは、高濃度ドーピングを行うとVBO、VBRが著しく小さくなるという問題があった。しかし、本発明に係るスイッチング素子では、高濃度ドーピングにおいても、VBOが、VBRを下げることなく素子抵抗を下げることができる。
【0034】
本発明の実施の形態ではアノード電極7、カソード電極8の材料にTi/Pt、Al/Ti/Auを用いていたが、これらに代えて金属シリサイド合金を用いると、電極のコンタクト抵抗を大幅に下げることができる。金属シリサイド合金の金属材料として、Ta、Al、Ti、Cu、Pt、Pd、Ag、Ni、W、Mo、Cr、In、Sn、Mnがあげられる。
【0035】
本発明の実施の形態では、アノード電極7、カソード電極8をp型半導体層3面、n型半導体層6面に直接形成していたが、図3のようにアノード電極7とp型半導体層3、カソード電極8とn型半導体層6の間にp+型コンタクト層11、n+型コンタクト層10を形成してもよい。ここで、コンタクト層の厚さは50〜500nm、ドーピング濃度は1×1019〜5×1020cm-3が適当である。
【0036】
特に、p+型コンタクト層11、n+型コンタクト層10のバンドギャップをp型半導体層3、n型半導体層6のバンドギャップよりも小さくすることで電極のコンタクト抵抗を低減させることができる。また、前述の金属シリサイド合金の電極と組み合わせることでその効果を一層あげることができる。図3では、p+型コンタクト層11、n+型コンタクト層10としてInGaNを用いている。
【0037】
さらに図3のように、n型半導体層4とp型半導体層3の間、n型半導体層6とp型半導体層5の間にi型GaN系III−V族窒化物半導体層12、13を挿入することも可能である。n型半導体層とp型半導体層を直接接合した場合は、2つの層の不純物が相互に拡散するため、VBO、VBRが若干低下する場合もあるが、i型半導体層12、13を挿入することにより、相互拡散を防ぐことができる。特に絶縁性の高いi型半導体層を形成する方法として、特開2001−247399に記載されているように、C、Mg、Znのうちいずれかをドーピングする方法がある。
【0038】
また、本発明の実施の形態ではp型半導体層5の厚さを2μmとしたが、この厚さは500nm以下にまで薄くすることも可能である。図5のSi系のサイリスタでは、ゲート電極Gが接続されたp2層のドーピング濃度は正孔を発生させるために、n1層のドーピング濃度よりも高くしなければならず、VBOを維持するためにはn1層を十分厚くしなければならなかった。しかし、本発明ではVBOを下げることなくn1層に相当する層を薄くすることができる。したがって、ターンオン時間を短くすることができ、スイッチング速度を向上させることができる。
【0039】
本発明の実施の形態では、スイッチング素子としてサイリスタを説明したが、これに限られるものでない。すなわち、アノード電極、カソード電極、ゲート電極及び3つ以上のpn接合を有するGaN系III−V族窒化物半導体スイッチング素子であって、アノード電極に正または負の電圧を加えたとき、逆バイアスが加わるpn接合が存在し、また、その接合を構成する2つの層のうちいずれかの層のキャリア濃度をゲート電極に加える電圧で制御することにより、アノード電極−カソード電極の間を流れる電流を制御するものであれば何にでも適用できる。例えば、図4のようなゲート電極9に接触する半導体層の間に絶縁膜14を挿入したゲートターンオフサイリスタがあげられる。
【0040】
本発明の実施の形態では、p型半導体層、n型半導体層、i型半導体層の半導体材料としてAlGaNを用いていたが、これらに限定されることはなく、すべてのGaN系III−V族窒化物半導体を用いることができる。このことは、p+型コンタクト層11、n+型コンタクト層10についても、p型半導体層3、n型半導体層6よりもバンドギャップが小さいという条件を満たす限り、同様である。GaN系III−V族窒化物半導体として例えば、AlInGaN、AlGaNP、AlGaNAs、AlGaNP、AlGaNAs、AlInGaNAsPなどを挙げることができる。
【0041】
【発明の効果】
以上説明したように、本発明のスイッチング素子によれば、耐圧が高く、高温動作が可能なものを実現することができる。さらに、スイッチング素子のスイッチング速度を速くすることも可能である。
【0042】
【図面の簡単な説明】
【図1】本発明の実施の形態に用いられた半導体積層構造を示したものである。
【図2】本発明の実施の形態の積層構造を示したものである。
【図3】本発明の他の実施の形態の積層構造を示したものである。
【図4】本発明のさらに他の実施の形態の積層構造を示したものである。
【図5】サイリスタの積層構造の模式図を示したものである。
【図6】サイリスタの電圧−電流特性を示したものである。
【符号の説明】
1 サファイア基板
2 バッファ層
3 p型半導体層
4 n型半導体層
5 p型半導体層
6 n型半導体層
7 アノード電極
8 カソード電極
9 ゲート電極
10 n+型コンタクト層
11 p+型コンタクト層
12 i型半導体層
13 i型半導体層
14 絶縁膜
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a GaN-based group III-V nitride semiconductor switching element. More specifically, the present invention relates to a GaN-based III-V nitride semiconductor switching element, which relates to a thyristor and the like.
[0002]
[Prior art]
A thyristor is known as a switching element. As shown in FIG. 5, a typical thyristor has a p 1 n 1 p 2 n 2 structure and has junctions J 1 , J 2 , and J 3 . The anode electrode A is connected to the p 1 layer, the cathode electrode C is connected to the n 2 layer, and the gate electrode G is connected to the p 2 layer. Note that Si is mainly used as the material of the semiconductor layers constituting the p layer and the n layer.
[0003]
FIG. 6 shows the relationship between the current and voltage flowing between the anode electrode and the cathode electrode when a voltage is applied between the anode electrode and the cathode electrode. When a positive voltage V is applied to the anode electrode A, a reverse bias is applied to J 2 and a forward bias is applied to J 1 and J 3 . Therefore, almost no current flows. However, when the voltage exceeds V BO , the electric field in the depletion layer of J 2 becomes strong, an electron avalanche occurs, and a current flows rapidly (turn-on phenomenon).
[0004]
Here, if a positive voltage is applied to the gate electrode G to inject holes, the gate electrode G can be turned on even when V <V BO . That is, by controlling the voltage applied to the gate electrode G, a switching element that controls the current flowing between the anode electrode and the cathode electrode is realized. On the other hand, when applying a negative voltage to the anode electrode, forward bias to J 2, applied reverse bias to J 1, J 3, when a negative voltage exceeds the breakdown voltage V BR with the J 1, J 3, 6 So that the current flows rapidly.
[0005]
[Non-Patent Document 1]
Furukawa Shizujiro “Semiconductor Device” Corona 14th Print p189-192
[0006]
[Problems to be solved by the invention]
When a thyristor is formed of a Si-based semiconductor, the breakdown voltage cannot be increased because the band gap is as small as about 1 eV. Therefore, there is a problem that V BO and V BR cannot be increased. Further, since the band gap is small, the high temperature operation cannot be performed, and there is a problem that a thyristor generates heat when high power is controlled, and a means for cooling it must be provided.
[0007]
In the conventional thyristor as shown in FIG. 5, the doping concentration of the p 2 layer to which the gate electrode G is connected must be higher than the doping concentration of the n 1 layer in order to generate holes. Therefore, when a positive voltage is applied to the anode electrode A, the depletion layer spreads to the n 1 layer side. Therefore, in order not to reduce V BO , the n 1 layer must be made sufficiently thick. For this reason, there is a problem that the traveling time of electrons in the n 1 layer increases, the turn-on time becomes long, and the switching speed becomes slow.
[0008]
The present invention has been made in view of the above-mentioned drawbacks of the prior art, and an object of the present invention is to provide a switching element such as a thyristor that has a high withstand voltage and can operate at a high temperature. Furthermore, it aims at improving the switching speed of a switching element.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, according to the first aspect of the present invention, an anode electrode, a cathode electrode, a gate electrode, an n-type GaN-based III-V nitride semiconductor layer, and a p-type GaN-based III- In a GaN-based III-V nitride semiconductor switching device having three or more pn junctions made of a group V nitride semiconductor layer, a pn junction to which a reverse bias is applied when a positive or negative voltage is applied to the anode electrode. One of the p-type semiconductor layer and the n-type semiconductor layer that is present and constitutes the pn junction is connected to the gate electrode, and the pn junction is connected to the anode electrode among the pn junctions And an i-type GaN-based III-V layer between an n-type GaN-based III-V group nitride semiconductor layer and a p-type GaN-based group III-V nitride semiconductor layer constituting a pn junction connected to the cathode electrode. Group nitride semiconductor Characterized in that the insertion of the layers.
[0010]
In the first aspect of the present invention, the switching element has an anode electrode, a cathode electrode, a gate electrode, and three or more pn junctions, and has a pn junction to which a reverse bias is applied when a positive or negative voltage is applied to the anode electrode. In the present invention, a GaN-based III-V group nitride semiconductor having a larger band gap than Si or the like is used as a semiconductor material constituting the pn junction.
[0011]
Therefore, the breakdown voltage of the pn junction that is reverse-biased when a positive voltage is applied to the anode electrode can be increased, and when the negative voltage is applied to the anode electrode, the remaining pn junction is reverse-biased. The breakdown voltage can also be increased. Therefore, the voltage that can be applied between the anode electrode and the cathode electrode can be increased. Furthermore, since a GaN-based III-V group nitride semiconductor is used, high-temperature operation is possible, and a cooling mechanism is not required even when the device is used for high power. In addition, an i-type GaN-based III III is interposed between an n-type GaN-based III-V group nitride semiconductor layer and a p-type GaN-based III-V group nitride semiconductor layer constituting a pn junction connected to the anode electrode and the cathode electrode. Since the −V group nitride semiconductor layer is inserted, the reverse breakdown voltage can be further improved.
[0012]
According to a second aspect of the present invention, the cathode electrode and the anode electrode are made of metal silicide as described in claim 4 .
[0013]
In the second aspect of the present invention, since a metal silicide alloy is used as the electrode, the contact resistance of the electrode can be reduced. Therefore, heat generation is suppressed and the effect of the first invention can be further improved.
[0014]
Third, as according to claim 3 of the present invention, and the anode electrode, between the anode electrode side of the semiconductor layer constituting the connected pn junction to the anode electrode, and said cathode electrode, said cathode Between the semiconductor layer on the cathode electrode side constituting the pn junction connected to the electrode, the semiconductor layer on the anode electrode side constituting the pn junction connected to the anode electrode, and the pn connected to the cathode electrode A GaN-based group III-V nitride semiconductor layer having a smaller band gap than the semiconductor band gap constituting the semiconductor layer on the cathode electrode side constituting the junction is inserted.
[0015]
According to the third aspect of the present invention, the p-type semiconductor connected to the anode electrode is connected between the anode electrode and the p-type semiconductor layer connected to the anode electrode, and between the cathode electrode and the n-type semiconductor layer connected to the cathode electrode. Since the GaN-based III-V nitride semiconductor layer having a band gap smaller than the band gap of the semiconductor constituting the n-type semiconductor layer connected to the layer and the cathode electrode is inserted, the contact resistance of the electrode should be reduced Can do. Therefore, heat generation is suppressed and the effects of the first or second invention can be improved.
[0018]
Fifth, as according to claim 5 of the present invention, the GaN-based III-V nitride semiconductor GaN-based III-V constituting the switching element nitride semiconductor layer is AlGaN, AlInGaN, AlGaNP, AlGaNAs, AlGaNP, They are AlGaNAs and AlInGaNAsP.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Exemplary embodiments of a GaN-based III-V group nitride semiconductor switching element according to the present invention will be described below with reference to the drawings. In the description of the drawings, the same or similar parts are given the same or similar reference numerals and names. Also, it should be noted that the drawings are schematic and are different from actual ones. Of course, the drawings include portions having different dimensional relationships and ratios.
[0021]
First, a GaN-based III-V group nitride semiconductor switching element according to an embodiment will be described.
As shown in FIG. 2, a p-type semiconductor layer 3 made of p-Al w Ga 1-w N (0 ≦ w ≦ 1) and an n-type made of n-Al z Ga 1-z N (0 ≦ x ≦ 1). semiconductor layer 4, p-Al y Ga 1 -y n (0 ≦ y ≦ 1) p -type semiconductor layer 5, n-Al z Ga 1- z n n -type semiconductor layer made of (0 ≦ z ≦ 1) consisting of 6 is formed. With this structure, three pn junctions J 1 , J 2 and J 3 are formed. An anode electrode 7 connected to the p-type semiconductor layer 3, a cathode electrode 8 connected to the n-type semiconductor layer 6, and a gate electrode 9 connected to the n-type semiconductor layer 4 are formed. These structures form an npnp type structure.
[0022]
The manufacturing method of the above-described GaN-based III-V group nitride semiconductor switching element is as follows.
First, the laminated structure shown in FIG. 1 was manufactured by a gas source molecular beam epitaxial growth method (GSMBE method).
That is, on the sapphire substrate 1, dimethylhydrazine (5 × 10 −5 Torr) as an N source, metal Ga (5 × 10 −7 Torr) as a Ga source, and metal Mg (5 × 10 −9 Torr) as a p-type dopant. ) Was used to form a GaN buffer layer 2 having a growth temperature of 640 ° C. and a thickness of 50 nm. Further, ammonia (5 × 10 −6 Torr) as the N source, metal Ga (5 × 10 −7 Torr) as the Ga source, Al (1 × 10 −7 Torr) as the Al source, and a p-type dopant. Metal Mg (5 × 10 −9 Torr) is added to form a p-type semiconductor layer 3 (doping concentration 5 × 10 18 cm −3 ) made of p-Al w Ga 1-w N with a growth temperature of 850 ° C. and a thickness of 2 μm. Filmed.
[0023]
Then, using the metal Si (5 × 10 −9 Torr) as an n-type dopant for the N source, Ga source, and Al source described above, the growth temperature is 850 ° C., and the thickness is 2 μm from n-Al x Ga 1-x N. A layer (n-type semiconductor layer 4) (doping concentration 5 × 10 18 m −3 ) to be formed was formed.
[0024]
Then, N sources described above, the Ga source and the Al source, added metal Mg (5 × 10 -9 Torr) is a p-type dopant, carried out growth GSMBE at a growth temperature of 850 ° C., the thickness 2 [mu] m p-Al y A p-type semiconductor layer 5 (doping concentration 5 × 10 18 cm −3 ) made of Ga 1-y N is formed. Finally, N source as described above, the Ga source and the Al source, n-type dopant using a metal Si (5 × 10 -9 Torr) is, the thickness of 2μm at a growth temperature of 850 ℃ n-Al z Ga 1- z N A layer (n-type semiconductor layer 6) made of (doping concentration 5 × 10 18 cm −3 ) was formed. As a result, three pn junctions J 1 , J 2 , and J 3 are formed, and the stacked structure in FIG. 1 is completed.
[0025]
In the laminated structure of FIG. 1, the switching element is completed through a process of forming the anode electrode 7, the cathode electrode 8, and the gate electrode 9. That is, after forming a SiO 2 film on the surface of n-Al z Ga 1 -z N (n-type semiconductor layer 6) by plasma CVD, patterning is performed with a photoresist, and wet etching is performed using this SiO 2 film as a mask. Then, a part of the layer structure is removed by etching until the surface of the n-Al x Ga 1 -x N layer (n-type semiconductor layer 4) is exposed, and the n-Al x Ga 1 -x N layer (n-type semiconductor) A partial surface of layer 4) was exposed.
[0026]
Then after removing the SiO 2 film was formed again SiO 2 film on the entire surface, n-Al x Ga 1- x N layer (n-type semiconductor layer 4) to form an opening of the gate electrode 9 on the surface , n-Al x Ga 1- x n layer to form a gate electrode 9 by depositing Al / Ti / Au on the (n-type semiconductor layer 4), further n-Al z Ga 1- z n (n -type A cathode electrode 8 is formed by evaporating Al / Ti / Au on the semiconductor layer 6). Then, laser is irradiated from the back surface of the sapphire substrate 1 to remove the sapphire substrate 1 and the buffer layer 2. Finally, Ti / Pt is vapor-deposited on the back surface of the p-Al w Ga 1-w layer (p-type semiconductor layer 3) to form the anode electrode 7, thereby completing the switching element shown in FIG.
[0027]
When the switching element of FIG. 2 was used as a thyristor, the following characteristics were obtained. At this time, w = 0.3, x = 0.5, y = 0.3, and z = 0.3.
A voltage was applied between the anode electrode 7 and the cathode electrode 8, and the flowing current was measured. The measurement result was the same as in FIG.
[0028]
That is, when a positive voltage is applied to the anode electrode 7, a forward bias is applied to the pn junctions J 1 and J 3 and a reverse bias is applied to the pn junction J 2 . Since the n-type semiconductor layer 4 and the p-type semiconductor layer 5 constituting the pn junction J 2 are made of a GaN-based III-V group nitride semiconductor, the breakdown voltage of the pn junction J 2 is that of a Si-based semiconductor. It can be significantly higher than As a result of the measurement, it was possible to obtain V BO of 600V or more.
[0029]
Further, when a negative voltage is applied to the anode electrode 7, a reverse bias is applied to the pn junctions J 1 and J 3 and a forward bias is applied to the pn junction J 2 . Since the p-type semiconductor layer 3, the n-type semiconductor layer 4, the p-type semiconductor layer 5, and the n-type semiconductor layer 6 constituting the pn junctions J 1 and J 3 use a GaN-based III-V group nitride semiconductor, pn As with the junction J 2 , the breakdown voltage of the pn junctions J 1 and J 3 can be significantly increased. As a result of the measurement, a V BR of 600 V or more was obtained.
[0030]
Further, the switching element of FIG. 2 has the characteristics shown in FIG. 6 as in the conventional Si thyristor by controlling the voltage applied to the gate electrode 9. This is because the switching element has a function as a thyristor.
[0031]
Furthermore, while the upper limit of the ambient temperature at which a Si-based thyristor can operate normally is 200 ° C., it has been found that the switching element described above operates normally even at a high temperature of 600 ° C.
[0032]
The values of w, x, y, and z of the switching element described above were w = 0.3, x = 0.5, y = 0.3, and z = 0.3. However, the present invention is not limited to this. Absent. Therefore, it is possible to manufacture a thyristor suitable for the application. Moreover, although the switching element according to the present embodiment has an npnp structure, a pnpn structure is also possible.
[0033]
The doping concentration of the p-AlGaN layer (p-type semiconductor layers 3 and 5) and the n-AlGaN layer (n-type semiconductor layers 4 and 6) was 5 × 10 18 cm −3 , but is not limited thereto. It not, can be varied in a range of 1 × 10 17 cm -3 ~1 × 10 19 cm -3. A thyristor made of a Si-based semiconductor has a problem that V BO and V BR are remarkably reduced when high concentration doping is performed. However, in the switching element according to the present invention, V BO can lower the element resistance without lowering V BR even at high concentration doping.
[0034]
In the embodiment of the present invention, Ti / Pt and Al / Ti / Au are used as the material of the anode electrode 7 and the cathode electrode 8, but if a metal silicide alloy is used instead of these, the contact resistance of the electrode is greatly increased. Can be lowered. Examples of the metal material of the metal silicide alloy include Ta, Al, Ti, Cu, Pt, Pd, Ag, Ni, W, Mo, Cr, In, Sn, and Mn.
[0035]
In the embodiment of the present invention, the anode electrode 7 and the cathode electrode 8 are directly formed on the surface of the p-type semiconductor layer 3 and the surface of the n-type semiconductor layer 6, but the anode electrode 7 and the p-type semiconductor layer are formed as shown in FIG. 3. A p + -type contact layer 11 and an n + -type contact layer 10 may be formed between the cathode electrode 8 and the n-type semiconductor layer 6. Here, the thickness of the contact layer is 50 to 500 nm, and the doping concentration is suitably 1 × 10 19 to 5 × 10 20 cm −3 .
[0036]
In particular, the contact resistance of the electrode can be reduced by making the band gaps of the p + -type contact layer 11 and the n + -type contact layer 10 smaller than the band gaps of the p-type semiconductor layer 3 and the n-type semiconductor layer 6. The effect can be further enhanced by combining with the metal silicide alloy electrode described above. In FIG. 3, InGaN is used as the p + -type contact layer 11 and the n + -type contact layer 10.
[0037]
Further, as shown in FIG. 3, i-type GaN-based III-V group nitride semiconductor layers 12, 13 are disposed between the n-type semiconductor layer 4 and the p-type semiconductor layer 3 and between the n-type semiconductor layer 6 and the p-type semiconductor layer 5. It is also possible to insert When the n-type semiconductor layer and the p-type semiconductor layer are directly joined, the impurities in the two layers diffuse to each other, so that V BO and V BR may be slightly reduced. By inserting, mutual diffusion can be prevented. As a method for forming an i-type semiconductor layer having a particularly high insulating property, there is a method of doping any one of C, Mg, and Zn as described in JP-A-2001-247399.
[0038]
In the embodiment of the present invention, the thickness of the p-type semiconductor layer 5 is 2 μm, but this thickness can be reduced to 500 nm or less. In the Si-based thyristor of FIG. 5, the doping concentration of the p 2 layer to which the gate electrode G is connected must be higher than the doping concentration of the n 1 layer in order to generate holes, and V BO is maintained. In order to do so, the n 1 layer had to be made sufficiently thick. However, in the present invention, the layer corresponding to the n 1 layer can be made thin without lowering V BO . Therefore, the turn-on time can be shortened and the switching speed can be improved.
[0039]
In the embodiment of the present invention, the thyristor has been described as the switching element, but the present invention is not limited to this. That is, a GaN-based III-V group nitride semiconductor switching element having an anode electrode, a cathode electrode, a gate electrode, and three or more pn junctions, and when a positive or negative voltage is applied to the anode electrode, a reverse bias is generated. There is an added pn junction, and the current flowing between the anode electrode and the cathode electrode is controlled by controlling the carrier concentration of one of the two layers constituting the junction with the voltage applied to the gate electrode. It can be applied to anything you do. For example, a gate turn-off thyristor in which an insulating film 14 is inserted between semiconductor layers in contact with the gate electrode 9 as shown in FIG.
[0040]
In the embodiment of the present invention, AlGaN is used as the semiconductor material of the p-type semiconductor layer, the n-type semiconductor layer, and the i-type semiconductor layer. However, the present invention is not limited to these, and all GaN-based III-V groups are used. A nitride semiconductor can be used. This also applies to the p + -type contact layer 11 and the n + -type contact layer 10 as long as the condition that the band gap is smaller than that of the p-type semiconductor layer 3 and the n-type semiconductor layer 6 is satisfied. Examples of the GaN-based III-V group nitride semiconductor include AlInGaN, AlGaNP, AlGaNAs, AlGaNP, AlGaNAs, and AlInGaNAsP.
[0041]
【The invention's effect】
As described above, according to the switching element of the present invention, it is possible to realize a high breakdown voltage and capable of high temperature operation. Further, the switching speed of the switching element can be increased.
[0042]
[Brief description of the drawings]
FIG. 1 shows a semiconductor multilayer structure used in an embodiment of the present invention.
FIG. 2 shows a laminated structure according to an embodiment of the present invention.
FIG. 3 shows a laminated structure according to another embodiment of the present invention.
FIG. 4 shows a laminated structure of still another embodiment of the present invention.
FIG. 5 is a schematic diagram of a laminated structure of thyristors.
FIG. 6 shows voltage-current characteristics of a thyristor.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Sapphire substrate 2 Buffer layer 3 p-type semiconductor layer 4 n-type semiconductor layer 5 p-type semiconductor layer 6 n-type semiconductor layer 7 Anode electrode 8 Cathode electrode 9 Gate electrode 10 n + type contact layer 11 p + type contact layer 12 i type Semiconductor layer 13 i-type semiconductor layer 14 Insulating film

Claims (6)

アノード電極、カソード電極、ゲート電極及びn型GaN系III−V族窒化物半導体層とp型GaN系III−V族窒化物半導体層からなる3つ以上のpn接合を有するGaN系III−V族窒化物半導体スイッチング素子において、
前記アノード電極に正または負の電圧を加えたとき、逆バイアスが加わるpn接合が存在し、該pn接合を構成するp型半導体層、およびn型半導体層のうち、何れかの半導体層が前記ゲート電極に接続され、
前記pn接合のうち、前記アノード電極に接続されたpn接合及び前記カソード電極に接続されたpn接合を構成する、n型GaN系III−V族窒化物半導体層とp型GaN系III−V族窒化物半導体層の間にi型のGaN系III−V族窒化物半導体層を挿入した
ことを特徴とするGaN系III−V族窒化物半導体スイッチング素子。
GaN-based III-V group having three or more pn junctions composed of an anode electrode, a cathode electrode, a gate electrode, an n-type GaN-based group III-V nitride semiconductor layer and a p-type GaN-based group III-V nitride semiconductor layer In the nitride semiconductor switching element,
When a positive or negative voltage is applied to the anode electrode, there is a pn junction to which a reverse bias is applied, and any one of the p-type semiconductor layer and the n-type semiconductor layer constituting the pn junction is Connected to the gate electrode,
Among the pn junctions, an n-type GaN-based III-V nitride semiconductor layer and a p-type GaN-based III-V group constituting a pn junction connected to the anode electrode and a pn junction connected to the cathode electrode A GaN-based group III-V nitride semiconductor switching element, wherein an i-type GaN-based group III-V nitride semiconductor layer is inserted between the nitride semiconductor layers .
前記i型のGaN系III−V族窒化物半導体層は、Cをドーピングすることにより絶縁化されていることを特徴とする請求項1記載のGaN系III−V族窒化物半導体スイッチング素子。The i-type GaN-based III-V nitride semiconductor layer, a GaN-based Group III-V nitride semiconductor switching element according to claim 1, wherein that it has been insulated by doping C. 前記アノード電極と前記アノード電極に接続されたpn接合を構成する前記アノード電極側の半導体層の間、および、前記カソード電極と前記カソード電極に接続されたpn接合を構成する前記カソード電極側の半導体層の間に、
前記アノード電極に接続されたpn接合を構成する前記アノード電極側の半導体層および、前記カソード電極に接続されたpn接合を構成する前記カソード電極側の半導体層を構成する半導体のバンドギャップよりもバンドギャップの小さいGaN系III−V族窒化物半導体層を挿入したことを特徴とする請求項1または2記載のGaN系III−V族窒化物半導体スイッチング素子。
And the anode electrode, between the anode electrode side of the semiconductor layer constituting the connected pn junction to the anode electrode, and the cathode electrode side constituting said cathode electrode, the connected pn junction to the cathode electrode Between the semiconductor layers of
The semiconductor layer on the anode electrode side constituting the pn junction connected to the anode electrode and the band gap of the semiconductor constituting the semiconductor layer on the cathode electrode side constituting the pn junction connected to the cathode electrode The GaN-based III-V group nitride semiconductor switching device according to claim 1 or 2, wherein a GaN-based III-V group nitride semiconductor layer having a small gap is inserted.
前記カソード電極、アノード電極は金属シリサイドからなることを特徴とする請求項1乃至3のいずれか1項に記載のGaN系III−V族窒化物半導体スイッチング素子。4. The GaN-based III-V nitride semiconductor switching element according to claim 1 , wherein the cathode electrode and the anode electrode are made of metal silicide . 5. 前記GaN系III−V族窒化物半導体スイッチング素子を構成するGaN系III−V族窒化物半導体層がAlGaN、AlInGaN、AlGaNP、AlGaNAs、AlGaNP、AlGaNAs、AlInGaNAsPであることを特徴とする請求項1乃至4のいずれか1項に記載のGaN系III−V族窒化物半導体スイッチング素子。Claim 1 GaN-based III-V nitride semiconductor layer forming the GaN-based III-V nitride semiconductor switching element is characterized AlGaN, AlInGaN, AlGaNP, AlGaNAs, AlGaNP, AlGaNAs, the AlInGaNAsP der Rukoto 5. The GaN-based III-V nitride semiconductor switching element according to any one of items 1 to 4 . 前記GaN系III−V族窒化物半導体スイッチング素子はサイリスタまたはゲートターンオフトランジスタであることを特徴とする請求項1乃至5のいずれか1項に記載のGaN系III−V族窒化物半導体スイッチング素子。The GaN-based III-V group nitride semiconductor switching device according to any one of claims 1 to 5, wherein the GaN-based III-V group nitride semiconductor switching device is a thyristor or a gate turn-off transistor .
JP2002319185A 2002-11-01 2002-11-01 GaN-based III-V nitride semiconductor switching device Expired - Lifetime JP4629955B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002319185A JP4629955B2 (en) 2002-11-01 2002-11-01 GaN-based III-V nitride semiconductor switching device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002319185A JP4629955B2 (en) 2002-11-01 2002-11-01 GaN-based III-V nitride semiconductor switching device

Publications (2)

Publication Number Publication Date
JP2004153189A JP2004153189A (en) 2004-05-27
JP4629955B2 true JP4629955B2 (en) 2011-02-09

Family

ID=32462097

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002319185A Expired - Lifetime JP4629955B2 (en) 2002-11-01 2002-11-01 GaN-based III-V nitride semiconductor switching device

Country Status (1)

Country Link
JP (1) JP4629955B2 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101928629B1 (en) * 2016-12-01 2018-12-12 한양대학교 산학협력단 Two-terminal vertical 1-t dram and manufacturing method thereof
KR102425306B1 (en) * 2017-12-08 2022-07-26 한양대학교 산학협력단 Two-terminal vertical 1-t dram and manufacturing method thereof
CN117219666B (en) * 2023-11-07 2024-01-26 湖北九峰山实验室 Gallium oxide heterogeneous thyristor with double trigger gate electrodes and preparation method thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03209730A (en) * 1984-08-08 1991-09-12 Res Dev Corp Of Japan Tunnel-injection type electrostatic induction transistor
JPH04130773A (en) * 1990-09-21 1992-05-01 Hitachi Ltd Thyristor element
JPH0837294A (en) * 1994-07-25 1996-02-06 Hitachi Ltd Semiconductor device and inverter device provided therewith
JPH09501270A (en) * 1993-08-09 1997-02-04 クリー・リサーチ・インコーポレイテッド Silicon carbide thyristor
JPH11297713A (en) * 1998-04-14 1999-10-29 Furukawa Electric Co Ltd:The Field effect transistor
JP2000286213A (en) * 1999-03-30 2000-10-13 Furukawa Electric Co Ltd:The Electrode forming method on iii-v nitride base compound semiconductor
JP2001320042A (en) * 2000-05-02 2001-11-16 Furukawa Electric Co Ltd:The Garium nitride transistor

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03209730A (en) * 1984-08-08 1991-09-12 Res Dev Corp Of Japan Tunnel-injection type electrostatic induction transistor
JPH04130773A (en) * 1990-09-21 1992-05-01 Hitachi Ltd Thyristor element
JPH09501270A (en) * 1993-08-09 1997-02-04 クリー・リサーチ・インコーポレイテッド Silicon carbide thyristor
JPH0837294A (en) * 1994-07-25 1996-02-06 Hitachi Ltd Semiconductor device and inverter device provided therewith
JPH11297713A (en) * 1998-04-14 1999-10-29 Furukawa Electric Co Ltd:The Field effect transistor
JP2000286213A (en) * 1999-03-30 2000-10-13 Furukawa Electric Co Ltd:The Electrode forming method on iii-v nitride base compound semiconductor
JP2001320042A (en) * 2000-05-02 2001-11-16 Furukawa Electric Co Ltd:The Garium nitride transistor

Also Published As

Publication number Publication date
JP2004153189A (en) 2004-05-27

Similar Documents

Publication Publication Date Title
JP4866007B2 (en) Compound semiconductor device
US6580101B2 (en) GaN-based compound semiconductor device
JP4221697B2 (en) Semiconductor device
JP3751791B2 (en) Heterojunction field effect transistor
EP1659622B1 (en) Field effect transistor and method of manufacturing the same
JPH10335637A (en) Hetero-junction field effect transistor
JP4134575B2 (en) Semiconductor device and manufacturing method thereof
JP2010171416A (en) Semiconductor device, manufacturing method therefor, and leakage-current reduction method therefor
JP2007201093A (en) Nitride semiconductor device
JP5628681B2 (en) Bipolar transistor
JP2010206020A (en) Semiconductor device
JP5691138B2 (en) Field effect transistor and manufacturing method thereof
JP2007059719A (en) Nitride semiconductor
JPH11261052A (en) High electron mobility transistor
JP4850997B2 (en) GaN transistor
JP2011238866A (en) Semiconductor device and method for producing the same
JP2015126016A (en) Nitride semiconductor element and method of manufacturing the same
JP4629955B2 (en) GaN-based III-V nitride semiconductor switching device
JPH0697463A (en) Electrostatic induction type semiconductor device
JP2001308196A (en) Insulating gate type semiconductor device
JP3853341B2 (en) Bipolar transistor
JP2015126034A (en) Field effect semiconductor element
JP4850410B2 (en) Nitride semiconductor device and manufacturing method thereof
JP5877967B2 (en) Compound semiconductor device
JP2011054809A (en) Nitride semiconductor device, and method of manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051101

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060512

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090721

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090918

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100405

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101022

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101112

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131119

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4629955

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131119

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term