JP4855016B2 - 情報処理装置 - Google Patents

Description

本発明は、リコンフィギュラブルハードウエア及びプロセッサから構成された信号処理部を有する情報処理装置に関し、特に、リコンフィギュラブルハードウエア及びプロセッサの機能を様々に変更することが可能な情報処理装置に関する。

例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などでは、プログラムなどのソフトウエアを伝送するシリアル回線などのインターフェースを介して、基板上に実装されている若しくは当該ＣＰＵなどに内蔵されている不揮発性メモリ内に記憶されたプログラムなどを書き換えることにより、プログラムなどの変更が行われる。

また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などのリコンフィギュラブルハードウエア及びＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などのプロセッサでは、汎用のインターフェースを有していないため、不揮発性メモリを実装して、当該リコンフィギュラブルハードウエア及び当該プロセッサに固有なダウンロード手順（例えば、ＪＴＡＧなど）により、当該不揮発性メモリにプログラムを書き込んで保存することが行われる。そして、装置の電源投入時又はパワーオンリセット信号のネゲート時に、固有のダウンロード手順で、不揮発性メモリからプログラムのダウンロードが行われる。

また、ＦＰＧＡなどでは、上記の方法以外にも、プログラムのダウンロードを行う方法があるが、いずれの方法においても、外部からＦＰＧＡなどに対して書き込み動作を施す必要がある。
なお、従来技術の一例として、特許文献１には、プログラムの変更に関する技術が記載されている（特許文献１参照。）。

特開２０００−２３２５１号公報

しかしながら、ＦＰＧＡ及びＤＳＰなどでは、プログラムの変更に関して、未だに不十分な点があった。例えば、複数のプログラムの中から所望のプログラムを選択して使用するような場合や、或いは、機能を変更するためにプログラムを変更するような場合に、自ずからプログラムの変更を行うことができない構造であった。このように、ＦＰＧＡ及びＤＳＰなどでは、限られた方法でプログラムのコンフィギュレーション（設定）及びブート（起動）が行われるため、プログラムの変更が必要な時にプログラムの変更を自動的に行うことができなかった。
本発明は、このような従来の事情に鑑み為されたもので、リコンフィギュラブルハードウエア及びプロセッサから構成された信号処理部を有する構成において、リコンフィギュラブルハードウエア及びプロセッサの機能を様々に変更することが可能な情報処理装置を提供することを目的とする。

上記目的を達成するため、本発明に係る情報処理装置では、次のような構成とした。
すなわち、リコンフィギュラブルハードウエア及びプロセッサから構成された信号処理部を有する。
第１の記憶手段が、前記リコンフィギュラブルハードウエアをコンフィギュレーションするためのプログラムを記憶する。コンフィギュレーション手段が、前記第１の記憶手段に記憶されたプログラムに基づいて、前記リコンフィギュラブルハードウエアをコンフィギュレーションする。
第２の記憶手段が、前記プロセッサにより使用されるプログラムを記憶する。
第１の制御手段が、前記コンフィギュレーション手段によるコンフィギュレーションが非実行であるとき（つまり、実行されていないとき）に、前記第１の記憶手段にプログラムを書き込む。
リセット手段が、前記プロセッサをリセット状態にする。第２の制御手段が、前記リセット手段により前記プロセッサがリセット状態にされている間に、前記第２の記憶手段にプログラムを書き込む。

従って、リコンフィギュラブルハードウエア及びプロセッサから構成された信号処理部を有する構成において、リコンフィギュラブルハードウエアをコンフィギュレーションするためのプログラムの記憶部の記憶内容を制御部から変更することや、プロセッサにより使用されるプログラムを記憶する記憶部の記憶内容を制御部から変更することができるため、リコンフィギュラブルハードウエア及びプロセッサの機能を様々に変更することが可能である。

ここで、情報処理装置としては、信号処理部により種々な処理を行う装置に適用されてもよい。一例として、情報処理装置を通信装置に適用して、信号処理部を構成するリコンフィギュラブルハードウエア及びプロセッサにより通信（送信や受信）に関する処理を行うことができる。
また、リコンフィギュラブルハードウエアとしては、コンフィギュレーションすることが可能な種々なハードウエアを用いることができ、例えば、ＦＰＧＡなどのプログラマブルロジック素子を用いることができる。
また、プロセッサとしては、種々なものが用いられてもよく、例えば、ＤＳＰなどのプロセッサを用いることができる。

また、第１の記憶手段や、第２の記憶手段としては、それぞれ、種々なメモリが用いられてもよい。
また、第１の制御手段や、第２の制御手段としては、それぞれ、例えば、ＣＰＵ或いはＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）などを用いることができる。
また、第１の制御手段と第２の制御手段としては、例えば、共通化されて構成されてもよい。
また、リセット手段としては、例えば、一部或いは全部の機能が第２の制御手段と一体化されて構成されてもよく、或いは、第２の制御手段とは別体として構成されてもよい。

一構成例として、第１の記憶手段へ書き込むためのプログラム（リコンフィギュラブルハードウエアをコンフィギュレーションするためのプログラム）を記憶する第３の記憶手段を備えた。この場合、第１の制御手段は、第３の記憶手段に記憶されたプログラムを読み出して第１の記憶手段へ書き込む。
一構成例として、第２の記憶手段へ書き込むためのプログラム（プロセッサにより使用されるプログラム）を記憶する第４の記憶手段を備えた。この場合、第２の制御手段は、第４の記憶手段に記憶されたプログラムを読み出して第２の記憶手段へ書き込む。
ここで、第３の記憶手段や、第４の記憶手段としては、それぞれ、種々なメモリが用いられてもよい。
また、第３の記憶手段と第４の記憶手段としては、例えば、共通化されて構成されてもよい。

一構成例として、リコンフィギュラブルハードウエアをコンフィギュレーションするためのプログラムを受信する第１の受信手段を備えた。この場合、例えば、第１の受信手段により受信されたプログラムが第３の記憶手段に記憶される、或いは、第１の制御手段は、第１の受信手段により受信されたプログラムを（直接的に）第１の記憶手段へ書き込む。
一構成例として、プロセッサにより使用されるプログラムを受信する第２の受信手段を備えた。この場合、例えば、第２の受信手段により受信されたプログラムが第４の記憶手段に記憶される、或いは、第２の制御手段は、第２の受信手段により受信されたプログラムを（直接的に）第２の記憶手段へ書き込む。
ここで、第１の受信手段と第２の受信手段としては、例えば、共通化されて構成されてもよい。

一構成例として、リコンフィギュラブルハードウエアとプロセッサは、連動して所定の処理を行う。
この場合、例えば、リコンフィギュラブルハードウエアをコンフィギュレーションするためのプログラムとプロセッサにより使用されるプログラムとで対応するものが組となっており、これらの対応するプログラムがリコンフィギュラブルハードウエアとプロセッサのそれぞれに対して設定や変更などされ、そして、リコンフィギュラブルハードウエアとプロセッサは、互いに対応するプログラムに基づいて、連動して所定の処理を行う。

以上説明したように、本発明に係る情報処理装置によると、リコンフィギュラブルハードウエア及びプロセッサから構成された信号処理部を有し、リコンフィギュラブルハードウエアをコンフィギュレーションするためのプログラムを記憶する第１の記憶部に記憶されたプログラムに基づいてリコンフィギュラブルハードウエアをコンフィギュレーションし、第２の記憶部に記憶されたプログラムをプロセッサにより使用する構成において、制御部が、コンフィギュレーションが非実行であるときに前記第１の記憶部にプログラムを書き込み、プロセッサがリセット状態にされている間に前記第２の記憶部にプログラムを書き込むようにしたため、リコンフィギュラブルハードウエア及びプロセッサの機能を様々に変更することが可能である。

本発明に係る一実施例を図面を参照して説明する。
図１には、本発明の一実施例に係る情報処理装置が有する信号処理部のハードウエア構成の一例を示してある。なお、本例の情報処理装置は無線或いは有線により通信する通信装置に設けられており、信号処理部では通信（送信や受信）に関する処理を行う。
本例の信号処理部には、各種の処理や制御を行う制御部として機能するＣＰＵ１と、プログラム保存部２と、ＤＰＲＡＭ（Ｄｕａｌ Ｐｏｒｔ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３と、プログラムの変更対象となるプロセッサであるＤＳＰ４と、プログラムの変更対象となるリコンフィギュラブルハードウエアであるＦＰＧＡ５と、不揮発性メモリ６と、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）７と、スイッチ８が備えられている。
なお、ＣＰＵ１の代わりに、ＭＰＵなどを用いることも可能である。

また、本例の信号処理部には、ＣＰＵ１とＤＰＲＡＭ３とスイッチ８の一端を接続するデータバス１１ａと、ＤＰＲＡＭ３とＤＳＰ４を接続するデータバス１１ｂと、ＤＳＰ４とＦＰＧＡ５を接続するデータバス１１ｃと、不揮発性メモリ６とＰＬＤ７とスイッチ８の他端を接続するデータバス１１ｄと、ＣＰＵ１とプログラム保存部２を接続するデータバス１１ｅが備えられている。
また、本例の信号処理部では、汎用インターフェース２１がＣＰＵ１に接続されており、また、信号処理インターフェース（Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｉ／Ｆ）２２がＦＰＧＡ５に接続されている。
なお、汎用インターフェース２１、ＣＰＵ１、ＤＰＲＡＭ３、ＤＳＰ４、ＦＰＧＡ５、信号処理インターフェース２２の順で並ぶ信号処理系では、通常行われる信号処理のデータなどが流れる。

ここで、プログラム保存部２は、例えばＲＡＭやＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などのメモリから構成されており、本例では、ＦＰＧＡ５のためのプログラムや、ＤＳＰ４のためのプログラムを記憶して格納する。ＦＰＧＡ５のためのプログラムとしては、例えば、ＦＰＧＡ５のコンフィギュレーション（或いは、リコンフィギュレーション）を行うためのコンフィギュレーションプログラムが用いられる。ＤＳＰ４のためのプログラムとしては、例えば、ＤＳＰ４が起動する際に使用されるブートプログラムが用いられる。
これらのプログラムとしては、例えば、予めプログラム保存部２に記憶されていてもよく、或いは、ＣＰＵ１が汎用インターフェース２１を介して外部の装置から受信したプログラムがプログラム保存部２に記憶されて用いられてもよい。

不揮発性メモリ６は、例えば書き換え可能なＲＯＭなどのメモリから構成されており、ＦＰＧＡ５のためのプログラムを記憶する。本例では、不揮発性メモリ６に記憶されたプログラムは、ＣＰＵ１により書き換えることが可能である。
ＰＬＤ７は、不揮発性メモリ６に記憶されたプログラムを読み込んで、当該プログラムに基づいてコンフィギュレーションのためのデータをＦＰＧＡ５へ出力することにより、ＦＰＧＡ５をプログラムする（ＦＰＧＡ５の設定を行う）機能を有している。また、ＰＬＤ７は、ＣＰＵ１からＤＳＰ４へのリセットを発呼するためのレジスタを実装している。

スイッチ８は、ＣＰＵ１と不揮発性メモリ６やＰＬＤ７との間を接続する閉じた状態と、この間を解放する開いた状態とを切り替える機能を有している。本例では、スイッチ８の開閉状態を制御する機能が、ＰＬＤ７或いはＣＰＵ１の一方又は両方に備えられている。
本例では、ＣＰＵ１が不揮発性メモリ６にＦＰＧＡ５のためのプログラムを書き込むときなどに、スイッチ８が閉じるように制御され、また、不揮発性メモリ６に記憶されたプログラムの内容をＦＰＧＡ５に対して書き込むに際して、ＰＬＤ７が不揮発性メモリ６に記憶されたプログラムを読み込むときに、スイッチ８が開くように制御される。

次に、本例の信号処理部において行われるプログラムの更新動作の例を示す。
図２には、ＦＰＧＡ５及びＤＳＰ４を初期化して、プログラムを設定及び起動させる処理の手順の一例を示してある。
本例の情報処理装置の電源（パワー）がオンにされて立ち上がると（ステップＳ１）、ＰＬＤ７のコンフィギュレーションが行われて（ステップＳ２）、ＰＬＤ７もオンとなって立ち上がって動作可能な状態となる。
ＣＰＵ１は、ＰＬＤ７が立ち上がったか否かを検査するとともに、ＰＬＤ７のプログラムの識別子（ＩＤ）及びバージョン（Ｖｅｒｓｉｏｎ）の値を格納するＩＤ／Ｖｅｒレジスタの値を検査して認証し、ＰＬＤ７のコンフィギュレーションが正常に完了してＰＬＤ７が正常に動作する状態であることを確認する（ステップＳ３）。これに際して、タイマにより時間を計時して、タイムアウトであるかを判定し（ステップＳ４）、タイムアウトであればＰＬＤ７のコンフィギュレーションのエラーが発生した場合の処理を行う一方（ステップＳ２１）、タイムアウトの前にＰＬＤ７のコンフィギュレーションが正常に完了した場合には以降の処理を続けて行う。

必要な場合には、ＣＰＵ１がＦＰＧＡ５のコンフィギュレーションのためのプログラムを不揮発性メモリ６に書き込む（ステップＳ５）。この場合、スイッチ８は閉じた状態に制御される。なお、このようなプログラムが以前に不揮発性メモリ６に書き込まれているために書き込みが不要であるような場合には、この書き込みは行われない。
ＣＰＵ１により不揮発性メモリ６にプログラムが書き込まれる場合にはその書き込みが終了した後に、或いは、このような書き込みが行われない場合にはその判断があった後に、ＣＰＵ１がＰＬＤ７に対してＦＰＧＡ５へのプログラムの書き込みの開始（ＦＰＧＡ５のコンフィギュレーションの開始）を指示する（ステップＳ６）。この場合、スイッチ８は閉じた状態とされる。なお、このような指示は、例えば、ＰＬＤ７に備えられたＦＰＧＡコンフィギュレーション開始レジスタに対する値の設定により行われる。

ＰＬＤ７により不揮発性メモリ６に記憶されたプログラムを読み込んでＦＰＧＡ５に対するコンフィギュレーションを行うときには、スイッチ８は開いた状態に制御される。これは、ＣＰＵバスを占有しないようにするためである。
コンフィギュレーションが正常に終了して、コンフィギュレーションの正常終了を示す正常終了ステータス信号がＦＰＧＡ５から出力されると、ＰＬＤ７は、当該正常終了ステータス信号を受信して、この旨をＣＰＵ１に対して割り込みにより通知する。これにより、ＣＰＵ１は、ＰＬＤ７のレジスタを検査して、ＦＰＧＡ５におけるコンフィギュレーションの正常終了を検知する（ステップＳ７）。この場合、スイッチ８は閉じた状態に制御される。
これに際して、タイマにより時間を計時して、タイムアウトであるかを判定し（ステップＳ８）、タイムアウトであればＦＰＧＡ５のコンフィギュレーションのエラーが発生した場合の処理を行う一方（ステップＳ２２）、タイムアウトの前にＦＰＧＡ５のコンフィギュレーションが正常に完了した場合には以降の処理を続けて行う。このように、ＣＰＵ１は、ＦＰＧＡ５に対するコンフィギュレーション作業の終了が正常であるか否かをＰＬＤ７のレジスタで確認し、それぞれの結果に応じて必要な処理を行う。

ＣＰＵ１がＤＳＰ４をリセット状態にする（ステップＳ９）。本例では、ＣＰＵ１は、ＰＬＤ７に予め実装されているＤＳＰリセットレジスタをアサートすることにより、ＤＳＰ４をリセット状態にする。この場合、スイッチ８は閉じた状態とされる。
ＣＰＵ１が、ＤＳＰ４がリセット状態とされている間に、ＤＰＲＡＭ３に、ＤＳＰ４のスタート番地からＤＳＰ４のためのプログラムを書き込んで設定する（ステップＳ１０）。
ＣＰＵ１が、ＤＰＲＡＭ３にプログラムを書き込み終えた後に、ＤＳＰ４のリセット状態を解除する（ステップＳ１１）。本例では、ＣＰＵ１は、ＰＬＤ７でアサートしたＤＳＰリセットレジスタをネゲートすることにより、ＤＳＰ４のリセット状態を解除する。

その後、ＤＳＰ４は、ＤＰＲＡＭ３のスタート番地から、書き込まれたプログラムをブート（起動）する（ステップＳ１２）。これにより、ＤＳＰ４の動作が開始される。
ハードウエアのコンフィギュレーションやパラメータの設定により、要求されるハードウエア状態となる（ステップＳ１３）。
ＤＳＰ４が、自己診断やインターフェースの確認などの検査を行い（ステップＳ１４）、正常であるか否かをＣＰＵ１へ割り込みで通知する。ＣＰＵ１は、ＤＳＰ４による自己診断などが失敗したことを検出した場合、或いは、所定の時間内にＤＳＰ４からの診断報告が通知されないことからＤＳＰ４が動作していないことを判定した場合には（ステップＳ２３）、ＤＳＰ４のエラーが発生した場合の処理を行う（ステップＳ２４）。
一方、ＤＳＰ４による自己診断などが正常に完了した場合には、ＤＳＰ４は、ＣＰＵ１へ割り込んで、プログラムされた信号処理を開始するための全ての準備が正常に完了したことを通知する（ステップＳ１５）。これにより、信号処理部は、例えば送信処理や受信処理を開始することが可能な状態となる（ステップＳ１６）。

なお、ＣＰＵ１が不揮発性メモリ６に書き込むＦＰＧＡ５のためのプログラムやＤＰＲＡＭ３に書き込むＤＳＰ４のためのプログラムとしては、例えば、プログラム保存部２に記憶されたものが読み出されて用いられてもよく、或いは、汎用インターフェース２１を介して外部から受信されたものが（プログラム保存部２に保存されずに）用いられてもよい。
また、ＦＰＧＡ５のためのプログラム及びＤＳＰ４のためのプログラムは、例えば、同一のバージョンのもののように対応するものが組になって供給や保存などされてもよく、或いは、これらが別個に管理されて供給や保存などされてもよい。

次に、本例の信号処理部において行われるＦＰＧＡ５のコンフィギュレーション処理の例を示す。
図３には、ＦＰＧＡ５のコンフィギュレーション処理の手順の一例を示してある。なお、ＦＰＧＡ５のコンフィギュレーション処理は、ＤＳＰ４のコンフィギュレーションの前に完了される。
まず、不揮発性メモリ６にコンフィギュレーションのためのプログラムなどのデータが書き込まれ（ステップＳ３１）、ＦＰＧＡ５のコンフィギュレーションを行うことがＣＰＵ１からＰＬＤ７のレジスタに指示される（ステップＳ３２）。

その後、ＰＬＤ７或いはＣＰＵ１がスイッチ８を開くことによりデータバスのゲートをＣＰＵ１から解放し、ＰＬＤ７がＦＰＧＡ５のコンフィギュレーションを開始する（ステップＳ３３）。
コンフィギュレーションが正常に完了すると、ＰＬＤ７は、ＣＰＵ１に割り込んでその完了結果を通知する（ステップＳ３４）。これにより、ＣＰＵ１は、ＰＬＤ７のレジスタに基づいてコンフィギュレーションの成功を検知する（ステップＳ３５）。或いは、コンフィギュレーションが失敗した場合には、ＣＰＵ１は、ＰＬＤ７のレジスタに基づいてコンフィギュレーションの失敗を検知する。
これに際して、ＰＬＤ７やＣＰＵ１は、コンフィギュレーションに関してタイムアウト又はエラーが発生したかを検査し（ステップＳ３６）、タイムアウト又はエラーの発生を検出した場合には、ＦＰＧＡ５のコンフィギュレーションのエラーが発生した場合の処理を行う（ステップＳ３７）。

以上のように、本例の情報処理装置では、信号処理部を保有し、信号処理部のプログラムを必要に応じて変更することが可能な構造を有する。また、本例では、図１に示されるように、信号処理部は、ＦＰＧＡ５とＤＳＰ４から構成される。また、本例では、図２に示されるような手順により、信号処理部のプログラムを変更する。
具体的には、本例の情報処理装置では、ＦＰＧＡ５及びＤＳＰ４から構成された信号処理部を有する構成において、汎用インターフェース２１を介してダウンロードされたプログラム或いはプログラム保存部２に保持されたプログラムをＣＰＵ１からＦＰＧＡ５及びＤＳＰ４に対して供給して、これらのプログラミングの変更を行い、これらの機能を変更する。

従って、本例の情報処理装置では、ＣＰＵ１を介することで、ＦＰＧＡ５やＤＳＰ４のプログラムを自動的に変更することができ、プログラムの変更を容易に行うことができる。
例えば、ソフトウエアラジオにおいて変復調方式の変更やフィルタの帯域の変更を行うような場合や、或いは、ＤＶＤプレイヤーなどにおいて規格方式の変更を行うような場合などに、本例の情報処理装置を備えて、信号処理部のＦＰＧＡ５やＤＳＰ４が変更を要する処理を実行する構成とすることにより、共通のハードウエアでソフトウエアの変更だけで機能の変更を実現することができ、非常に有効である。
また、従来では、ソフトウエアの修正が必要になった場合などには、例えば、装置のケースを開けてＲＯＭの交換を行うことや或いは専用のインターフェース（例えば、ＪＴＡＧなど）を用いてプログラムを変更するといった煩わしい作業が必要であったが、本例では、このような煩わしさから開放され、汎用のインターフェースを用いてファームウエアのダウンロードを行うことなどが可能である。

また、本例の情報処理装置では、例えば、ＦＰＧＡ５やＤＳＰ４のプログラムの種類の数が多く、これらが不揮発性メモリ６やＤＰＲＡＭ３といったハードウエア資源内に収まらないような場合に、汎用インターフェース２１を用いてプログラムを切り替えることや、或いは、ＣＰＵ１が有するプログラム保存部２にプログラムを保存しておいてプログラムを切り替えることができる。また、例えば、プログラムの修正が生じたためにプログラムを書き換えることが必要になった場合に、同様にして、プログラムを切り替えることができる。また、例えば、外部と接続されている汎用インターフェース２１を用いてＦＰＧＡ５やＤＳＰ４のプログラムの変更を行う仕様においても、有効である。また、例えば、不揮発性メモリ６或いはＤＰＲＡＭ３に複数種類のプログラムをまとめてダウンロードしておいて、その中で必要に応じて使用するプログラムを切り替えるようなことも可能であり、本例の構成と併用することも可能である。

なお、本例の情報処理装置では、ＦＰＧＡ５によりプログラム変更可能なリコンフィギュラブルハードウエアが構成されており、ＤＳＰ４によりプログラム変更可能なプロセッサが構成されており、不揮発性メモリ６の機能によりＦＰＧＡ５のためのプログラムを記憶する記憶手段（第１の記憶手段）が構成されており、ＰＬＤ７の機能によりＦＰＧＡ５に対するコンフィギュレーションを行うコンフィギュレーション手段が構成されており、ＤＰＲＡＭ３の機能によりＤＳＰ４のためのプログラムを記憶する記憶手段（第２の記憶手段）が構成されており、ＣＰＵ１からの指示に応じてＰＬＤ７がＤＳＰ４をリセット状態にする機能によりリセット手段が構成されており、ＣＰＵ１が不揮発性メモリ６へＦＰＧＡ５のためのプログラムを書き込む機能により制御手段（第１の制御手段）が構成されており、ＣＰＵ１がＤＰＲＡＭ３へＤＳＰ４のためのプログラムを書き込む機能により制御手段（第２の制御手段）が構成されている。

また、本例の情報処理装置では、プログラム保存部２の機能により、ＦＰＧＡ５のための予備のプログラムを記憶する記憶手段（第３の記憶手段）や、ＤＳＰ４のための予備のプログラムを記憶する記憶手段（第４の記憶手段）が構成されており、ＣＰＵ１が汎用インターフェース２１を介して外部からプログラムを受信する機能により、ＦＰＧＡ５のためのプログラムを受信する受信手段（第１の受信手段）や、ＤＳＰ４のためのプログラムを受信する受信手段（第２の受信手段）が構成されている。

ここで、本発明に係る情報処理装置や信号処理部などの構成としては、必ずしも以上に示したものに限られず、種々な構成が用いられてもよい。また、本発明は、例えば、本発明に係る処理を実行する方法或いは方式や、このような方法や方式を実現するためのプログラムや当該プログラムを記録する記録媒体などとして提供することも可能であり、また、種々な装置やシステムとして提供することも可能である。
また、本発明の適用分野としては、必ずしも以上に示したものに限られず、本発明は、種々な分野に適用することが可能なものである。
また、本発明に係る情報処理装置や信号処理部などにおいて行われる各種の処理としては、例えばプロセッサやメモリ等を備えたハードウエア資源においてプロセッサがＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に格納された制御プログラムを実行することにより制御される構成が用いられてもよく、また、例えば当該処理を実行するための各機能手段が独立したハードウエア回路として構成されてもよい。
また、本発明は上記の制御プログラムを格納したフロッピー（登録商標）ディスクやＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）−ＲＯＭ等のコンピュータにより読み取り可能な記録媒体や当該プログラム（自体）として把握することもでき、当該制御プログラムを当該記録媒体からコンピュータに入力してプロセッサに実行させることにより、本発明に係る処理を遂行させることができる。

本発明の一実施例に係る情報処理装置が有する信号処理部の構成例を示す図である。 ＦＰＧＡ及びＤＳＰの初期設定の処理の手順の一例を示す図である。 ＦＰＧＡのコンフィギュレーション処理の手順の一例を示す図である。

符号の説明

１・・ＣＰＵ、 ２・・プログラム保存部、 ３・・ＤＰＲＡＭ、 ４・・ＤＳＰ、 ５・・ＦＰＧＡ、 ６・・不揮発性メモリ、 ７・・ＰＬＤ、 ８・・スイッチ、 １１ａ〜１１ｅ・・データバス、 ２１・・汎用インターフェース、 ２２・・信号処理インターフェース、

Claims (1)

1. ＣＰＵ、ＤＰＲＡＭ、ＤＳＰ、ＦＰＧＡ、不揮発性メモリ、ＰＬＤ及びスイッチを備えた信号処理部を有する情報処理装置において、
   前記ＣＰＵが、前記不揮発性メモリに前記ＦＰＧＡのコンフィギュレーションプログラムの書き込みを行い、その後、前記ＰＬＤに前記ＦＰＧＡのコンフィギュレーションの開始を指示し、
   前記ＦＰＧＡのコンフィギュレーションの開始の指示を受けた前記ＰＬＤが、前記不揮発性メモリに記憶されている前記コンフィギュレーションプログラムに基づいて前記ＦＰＧＡのコンフィギュレーションを行い、
   前記ＦＰＧＡのコンフィギュレーションが正常終了した後に、前記ＣＰＵが、前記ＰＬＤを介して前記ＤＳＰをリセット状態にし、前記ＤＳＰがリセット状態とされている間に、前記ＤＰＲＡＭに前記ＤＳＰのブートプログラムの書き込みを行い、その後、前記ＰＬＤを介して前記ＤＳＰのリセット状態を解除し、
   前記ＤＳＰが、リセット状態から解除されたことに応じて、前記ＤＰＲＡＭに記憶されている前記ブートプログラムに基づいてブートを行い、
   前記ＤＳＰのブートが正常終了した場合に、前記信号処理部による信号処理が開始可能な状態となり、
   前記ＣＰＵと前記不揮発性メモリ及び前記ＰＬＤとの間のデータバスを接続する状態と当該データバスを解放する状態とを切り替え可能な前記スイッチが、前記ＰＬＤによる前記ＦＰＧＡのコンフィギュレーションの間は、前記ＣＰＵ又は前記ＰＬＤによって前記データバスを解放する状態に制御される、
   ことを特徴とする情報処理装置。

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