JP4853951B2 - Data processing device - Google Patents
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Description
本発明は、データ処理技術、さらには割り込み処理を可能とするデータ処理装置に関する。 The present invention relates to a data processing technique, and further to a data processing apparatus that enables interrupt processing.
コンピュータシステムの内部で割込みを制御する際に、ソフトウェアのオーバーヘッドを軽減して、短い割込み信号を発生するデバイスでも確実な割込み動作を行い得るようにするための技術として、例えば特許文献1記載技術が知られている。それによれば、割込みコントローラは割込み要求のエッジを検出し、それをCPUへ伝える。CPUは、割込み要求を受け付け、割込みサイクルを開始する。割込み制御回路は、割込みデバイス群と割込みコントローラとの間に介設され、デバイス群で発生した割込み要求を一旦ラッチし、割込みコントローラと同期をとり、割込みコントローラが割込み要求を内部でラッチしたら自動的にクリアしてCPUに余分なオーバーヘッドをかけないようにしている(特許文献1の図1等参照)。
As a technique for reducing the software overhead when controlling an interrupt inside a computer system so that a device that generates a short interrupt signal can perform a reliable interrupt operation, for example, a technique described in
また、コンピュータシステムにおける割り込み制御方法として、特許文献2記載技術が知られている。それによれば、ホストプロセッサと、ホストプロセッサとシステムバスを介して接続するホストブリッジと、ホストブリッジとI/Oバスを介して接続する少なくとも1以上のI/Oデバイスとを備えて構成されるコンピュータシステムにおける割り込み制御方法において、I/Oデバイスが、I/Oバスとは独立して設けられた第1の経路を介して割り込み信号をホストブリッジに入力し、ホストブリッジが、前記割り込み信号に基づく割り込み要因を記憶し、ホストプロセッサが、前記割り込み要因をシステムバスを介してホストブリッジから取得するようにする(特許文献2の図1等参照)。
A technique described in
従来の割り込み処理について本願発明者が検討したところ、マイクロコンピュータなどのデータ処理装置として、CPU(中央処理装置)と、上記CPUに結合された第1バスと、上記第1バスよりもデータの転送速度が遅い第2バスと、上記第1バスに結合された割り込み処理回路と、上記第2バスに結合され、上記CPUによってアクセス可能な周辺モジュールとを含むデータ処理装置において、上記周辺モジュールから上記CPUに対する割り込み信号を、低速バス側で割り込みレベルに変換してから割り込み処理回路に通知し、割り込み処理回路からCPUに対して割り込み要求が行われる。かかる構成によれば、割り込み要因の解析のためにCPUから低速バス側の周辺モジュールに対するアクセスが頻繁に発生するため、その都度、CPUがストールしてしまい、データ処理装置の性能低下を余儀なくされる。 The inventor of the present application examined conventional interrupt processing. As a data processing device such as a microcomputer, a CPU (central processing unit), a first bus coupled to the CPU, and data transfer from the first bus. In a data processing device including a second bus having a low speed, an interrupt processing circuit coupled to the first bus, and a peripheral module coupled to the second bus and accessible by the CPU, An interrupt signal for the CPU is converted to an interrupt level on the low-speed bus side and then notified to the interrupt processing circuit, and an interrupt request is made to the CPU from the interrupt processing circuit. According to such a configuration, since the CPU frequently accesses the peripheral modules on the low-speed bus side for analyzing the cause of the interrupt, the CPU stalls each time, and the performance of the data processing apparatus is inevitably lowered. .
本発明の目的は、データ処理装置におけるCPUのストールサイクルを改善するための技術を提供することにある。 An object of the present invention is to provide a technique for improving a CPU stall cycle in a data processing apparatus.
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 The following is a brief description of an outline of typical inventions disclosed in the present application.
すなわち、課題を解決するための第1手段として、CPUと、上記CPUに結合された第1バスと、上記第1バスよりもデータの転送速度が遅い第2バスと、上記第1バスに結合された割り込み処理回路と、上記第2バスに結合され、上記CPUによってアクセス可能な周辺モジュールとを含んでデータ処理装置が構成されるとき、上記周辺モジュールは、上記CPUに対する割り込み要因をコード化して出力可能な第1機能を含んで構成し、上記割り込み処理回路は、上記周辺モジュールから出力された割り込み要因を保持し、それに基づいて上記CPUに割り込み要求を通知する第2機能を含んで構成し、上記CPUは、上記割り込み処理回路をアクセスして上記割り込み要求に対応する割り込み要因の解析を行う第3機能を含んで構成する。 That is, as a first means for solving the problem, a CPU, a first bus coupled to the CPU, a second bus having a slower data transfer speed than the first bus, and the first bus are coupled. When the data processing device is configured to include the interrupt processing circuit configured and the peripheral module coupled to the second bus and accessible by the CPU, the peripheral module encodes an interrupt factor for the CPU. The interrupt processing circuit is configured to include a second function that holds an interrupt factor output from the peripheral module and notifies the CPU of an interrupt request based on the interrupt factor. The CPU includes a third function for accessing the interrupt processing circuit and analyzing an interrupt factor corresponding to the interrupt request. That.
上記第1手段によれば、上記周辺モジュールは、上記CPUに対する割り込み要因を出力し、上記割り込み処理回路は、上記周辺モジュールから出力された割り込み要因に基づいて上記CPUに割り込み要求を通知する。上記CPUは割り込み要因解析において、第1バスに結合されている上記割り込み処理回路をアクセスすれば良く、上記第2バスに結合されている上記周辺モジュールをアクセスする必要がない。このことが、データ処理装置におけるCPUのストールサイクルの改善を達成する。 According to the first means, the peripheral module outputs an interrupt factor for the CPU, and the interrupt processing circuit notifies the CPU of an interrupt request based on the interrupt factor output from the peripheral module. In the interrupt factor analysis, the CPU only needs to access the interrupt processing circuit coupled to the first bus, and does not need to access the peripheral module coupled to the second bus. This achieves an improvement in the CPU stall cycle in the data processing device.
このとき、上記割り込み処理回路には、上記CPUによって上記割り込み要因のクリアが指示された場合に、当該指示に従って上記周辺モジュールにおける割り込み要因をクリアする第4機能を含めることができる。 At this time, the interrupt processing circuit may include a fourth function for clearing the interrupt factor in the peripheral module in accordance with the instruction when the CPU instructs to clear the interrupt factor.
また、上記周辺モジュールは、割り込み要因を格納可能な第1レジスタを含み、上記割り込み処理回路は、上記第1レジスタの記憶内容をコピー可能な第2レジスタを含み、上記CPUは、上記第2レジスタの記憶内容に基づいて割り込み要因を解析するように構成することができる。 In addition, the peripheral module includes a first register capable of storing an interrupt factor, the interrupt processing circuit includes a second register capable of copying a storage content of the first register, and the CPU includes the second register The interrupt factor can be analyzed based on the stored contents.
課題を解決するための第2手段として、CPUを含むコアチップと、上記コアチップとの間でデータのやり取りを可能とするI/Oチップとを含んでデータ処理装置が構成されるとき、上記I/Oチップは、それぞれ上記CPUに対する個々の割り込み要因を個別的に出力可能な複数の機能ブロックと、上記複数の機能ブロックからの割り込み要因通知を多重化して上記コアチップに出力可能なI/Oチップ内割り込みコントローラとを含んで構成し、上記コアチップは、上記I/Oチップから出力された割り込み要因を、該当するレジスタにセットし、当該レジスタ毎に対応する割り込みレベルとイベントコードにて上記CPUに割り込み要求を通知するための割り込み処理回路を含んで構成する。 As a second means for solving the problem, when the data processing apparatus includes a core chip including a CPU and an I / O chip that enables data exchange between the core chip, the I / O The O chip includes a plurality of functional blocks capable of individually outputting individual interrupt factors for the CPU, and an I / O chip capable of multiplexing and outputting interrupt factor notifications from the plurality of functional blocks to the core chip. The core chip sets an interrupt factor output from the I / O chip in a corresponding register, and interrupts the CPU with an interrupt level and an event code corresponding to each register. An interrupt processing circuit for notifying the request is included.
上記第2手段によれば、I/Oチップ内割り込みコントローラは、上記複数の機能ブロックからの割り込み要因通知を多重化して上記コアチップに出力し、上記コアチップでは、上記I/Oチップから出力された割り込み要因を、該当するレジスタにセットし、当該レジスタ毎に対応する割り込みレベルとイベントコードにて上記CPUに割り込み要求を通知する。このため、上記CPUは、割り込み要因の解析において、I/Oチップにアクセスする必要が無くなる。このことが、データ処理装置におけるCPUのストールサイクルの改善を達成する。 According to the second means, the interrupt controller in the I / O chip multiplexes the interrupt factor notifications from the plurality of functional blocks and outputs them to the core chip, and the core chip outputs from the I / O chip. An interrupt factor is set in the corresponding register, and an interrupt request is notified to the CPU by an interrupt level and an event code corresponding to each register. This eliminates the need for the CPU to access the I / O chip in analyzing the interrupt factor. This achieves an improvement in the CPU stall cycle in the data processing device.
このとき、上記CPUからの上記割り込み要因のクリア指示に従って割り込み処理回路が上記I/Oチップにおける上記割り込み要因のクリア処理を行う第1モードと、上記割り込み処理回路の介在無しに上記CPUが上記I/Oチップにおける上記割り込み要因のクリア処理を行う第2モードと、を含めることができる。 At this time, a first mode in which the interrupt processing circuit clears the interrupt factor in the I / O chip according to the interrupt factor clear instruction from the CPU, and the CPU without the intervention of the interrupt processing circuit. The second mode for performing the clearing process of the interrupt factor in the / O chip can be included.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
すなわち、データ処理装置におけるCPUのストールサイクルを改善することによってデータ処理装置の性能低下を回避することができる。 That is, it is possible to avoid the performance degradation of the data processing device by improving the stall cycle of the CPU in the data processing device.
図1には、本発明にかかるデータ処理装置の一例であるマイクロコンピュータが示される。このマイクロコンピュータ100は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。
FIG. 1 shows a microcomputer as an example of a data processing apparatus according to the present invention. The
図1に示されるマイクロコンピュータ100は、特に制限されないが、予め設定されたプログラムに従って演算処理を行うCPU(中央処理装置)10、高速バス12と低速バス16とを結合するためのブリッジ11、上記CPU10での演算処理の作業領域などに利用されるRAM(ランダム・アクセス・メモリ)13、上記RAM13の動作制御を可能とするメモリコントローラ14、上記CPU10に対する割り込み処理を可能とする割り込み処理回路15、及びそれぞれ所定の機能を備えた周辺モジュール17,18を含む。
The
上記高速バス12は高速通信(300MHz)が行われ、上記低速バス16は上記高速バス12に比べて低速な通信(50MHz)が行われる。上記CPU10、上記ブリッジ11、上記メモリコントローラ14は、上記高速バス12を介して互いにデータのやり取り可能に上記高速バス12に結合される。上記周辺モジュール17,18は、高速バス12、ブリッジ11、及び上記低速バス16を介して上記CPUからのアクセスが可能とされる。上記周辺モジュール17,18内には、ステータスレジスタ(0reg,1reg)170,171が内蔵される。このステータスレジスタ170,171には、上記CPU10に対する割り込み要因がコード化されて記憶される。つまり、周辺モジュール毎の割り込み詳細要因と、当該ステータスレジスタ内のステータスレジスタのビットとが対応付けられており、上記詳細要因に対応するビットにフラグが設定されることにより、上記CPU10に対する割り込み要因がコード化されて記憶される。また、上記割り込み処理回路15には、上記ステータスレジスタ170,171に対応してステータスレジスタ(0reg,1reg)150,151が設けられる。上記周辺モジュール17,18内のステータスレジスタ170,171と、上記割り込み処理回路15内のステータスレジスタ170,171とは、それぞれ対応する専用バス19,20を介して記憶情報のコピーが行われることにより、ステータスが一致するようになっている。つまり、専用バス19を介してステータスレジスタ170とステータスレジスタ150とのステータスが一致され、専用バス20を介してステータスレジスタ171とステータスレジスタ151とのステータスが一致される。上記割り込み処理回路15は、上記ステータスレジスタ150,151のステータスに基づいて割り込み要因解析を行い、その解析結果に基づいて上記CPU10に対して割り込み要求を通知する。
The high-
次に、図2のフローチャートに従って上記構成の動作を説明する。 Next, the operation of the above configuration will be described with reference to the flowchart of FIG.
周辺モジュール17,18のステータスレジスタのビットがセットされることにより、各モジュール毎に割り込みが要求が発生する(201)。しかし、この時点でCPU10への割り込みは通知されない。周辺モジュール17,18からそれぞれ対応する専用バス19,20を介してステータスレジスタ170,171の保持情報が割り込み処理回路15内のステータスレジスタ150,151にコピーされ、このステータスレジスタ150,151の保持情報に基づいてCPU10に対して割り込み通知が行われる(202)。ここで、上記割り込み通知には、割り込みレベルの発行、及びイベントコードの設定が含まれる。つまり、割り込み処理回路15では、ステータスレジスタ150,151のうちから最も優先度の高い割り込みとイベントコードをCPU10に通知する。この通知に従い、CPU10は、要因解析(割り込み要因の解析)を行う(203)。つまり、CPU10は、通知された割り込みとイベントコードに従い、割り込み処理回路15内のステータスレジスタをアクセスすることによって割り込み要因の解析を行う。イベントコードに対してステータスレジスタのフラグが1対1に割り付けられることにより、CPU10は割り込みの詳細要因を上記ステータスレジスタのフラグ判別によって容易に知ることができる。かかる構成においては、CPU10が要因解析のために低速バス16をアクセスすることが無いため、CPU10の高速動作を維持することができ、CPU10が割り込み解析のためにストールすることは無い。
By setting the status register bits of the
上記CPU10によって割り込み処理が行われた後に、上記CPU10は、上記割り込みの詳細要因を元に周辺モジュール17あるいは周辺モジュール18を制御し、割り込み要因に対する処理を実行する(204)。この割り込み要因に対する処理実行後、CPU10は、割り込み処理回路15に対してアクセスし処理したステータスレジスタの詳細割り込み要因のクリアを要求する(205)。この要求を受けて、対応するステータスレジスタ150,151のフラグがクリアされる。そして上記フラグクリアに呼応して、対応するステータスレジスタ170,171のフラグもクリアされる。
After the interrupt processing is performed by the
図3には、図1に示されるマイクロコンピュータ100の比較対象とされるマイクロコンピュータ300が示される。図3に示されるマイクロコンピュータ300では、低速バス16に結合された低速バス割り込み処理回路39が設けられ、この割り込み処理回路39により、周辺モジュール37,38からの割り込み処理が行われるようになっている。そしてこの割り込み処理回路39での割り込み処理により割り込みレベルが発生され、それが割り込み処理回路35に供給されるようになっている。
FIG. 3 shows a
図3に示されるマイクロコンピュータ300では、周辺モジュール37,38からの代表割り込み信号を、低速バス割り込み処理回路39で割り込みレベルに変換して割り込み処理回路35に通知し、割り込み処理回路35からCPU10に通知されるようになっている。このため、要因解析を行う場合には、CPU10はまず割り込み処理回路35にアクセスし、低速バス割り込み処理回路39からの割り込みレベルか否かを判断し、もし低速バス割り込み処理回路39からの割り込みレベルであった場合には、低速バス割り込み処理回路39をアクセスする。このアクセスにより上記割り込みが、周辺モジュール37からのものなのか、あるいは周辺モジュール38からのものなのかを判断しなければならない。このため、図3に示される構成では、低速バスアクセスが頻繁に発生し、高速動作のCPU10がその都度ストールしてマイクロコンピュータ300の性能が低下することが考えられる。
In the
次に、図1に示されるマイクロコンピュータ100と、図3に示されるマイクロコンピュータ300とのCPUストールサイクルを比較してみる。
Next, the CPU stall cycles of the
図3に示されるように低速バス16に結合された周辺モジュール17にアクセスするケースでは、図4及び図5に示されるように、アクセス発行(1)、ブリッジブロック受信(2)、シリアル0ブロック受信/発信(3)、ブリッジブロック受信(4)、アクセス受信(5)となり、24サイクルのストールサイクルが生じ、低速バス16へのアクセスはCPU10の性能低下の要因になる。
In the case of accessing the
これに対して、図1に示されるように高速バス12に結合された割り込み処理回路15にアクセスするケースでは、図4及び図5に示されるように、アクセス発行(1)、割り込み処理ブロック受信/発信(2)、アクセス受信(3)まで4サイクル(300MHz)消費する。この間のCPU10のストールサイクルは3サイクルとなり、CPU10のストールサイクルが大幅に改善される。
On the other hand, in the case of accessing the interrupt
上記の例によれば、以下の作用効果を得ることができる。 According to the above example, the following effects can be obtained.
(1)上記CPU10によって割り込み処理が行われた後に、上記CPU10は、上記割り込みの詳細要因を元に周辺モジュール17あるいは周辺モジュール18を制御し、割り込み要因に対する処理を実行する。この割り込み要因に対する処理実行後、CPU10は、割り込み処理回路15に対してアクセスし処理したステータスレジスタの詳細割り込み要因のクリアを要求する。この要求を受けて、対応するステータスレジスタ150,151のフラグがクリアされる。そして上記フラグクリアに呼応して、対応するステータスレジスタ170,171のフラグもクリアされる。このように処理した要因のクリアが高速で行われるので、短時間のうちに次の割り込み処理に移ることが可能になる。
(1) After the interrupt processing is performed by the
(2)ほとんどの処理が割り込みの起動により制御されるようなマイクロコンピュータ100では、割り込み処理の基本的な部分でのサイクル数削減は処理全体の高速化に大きく貢献する。
(2) In the
図6には、本発明にかかるデータ処理装置の一例であるコンピュータシステムが示される。 FIG. 6 shows a computer system which is an example of a data processing apparatus according to the present invention.
図6に示されるコンピュータシステム600は、コアチップ60と、シリアル伝送路によって上記コアチップ60に結合されたI/O(入出力)チップ61とを含む。コアチップ60及びI/O(入出力)チップ61は、特に制限されないが、それぞれ公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。
A
上記コアチップ60は、特に制限されないが、予め設定されたプログラムに従って演算処理を行うCPU10、チップ内外からの割り込み要求を所定の優先度に従って処理可能な割り込みコントローラ(INTC)601、及び上記I/Oチップ61からの割り込み要求を処理するための割り込み処理回路602を含む。上記I/Oチップ61は、特に制限されないが、上記CPU10に対する個々の割り込み要因をレジスタ番号と当該レジスタのビット番号とにコード化して個別的に出力可能な機能ブロック612,613、及び上記機能ブロック612,613からの割り込み要因通知であるレジスタ番号とビット番号を多重化して上記コアチップに出力可能なI/Oチップ内割り込みコントローラ611を含む。I/Oチップ内割り込みコントローラ611からコアチップ60内の割り込み処理回路602に対して5ビット構成のシリアル情報INTC#〔4:0〕、及び2ビット構成のモード選択情報INTC_EN#〔1:0〕が出力される。
The
上記割り込み処理回路602は、特に制限されないが、上記I/Oチップ内割り込みコントローラ611からの多重化された割り込み要因通知をレジスタ番号とビット番号とに分離するための分散回路61、割り込み詳細要因情報が格納されたレジスタ群62、上記分散回路61からのレジスタ番号情報をデコードするためのデコーダ63、上記分散回路61からのビット番号情報をデコードするためのデコーダ64、及び上記割り込みコントローラ601に対して割り込み要求を通知するための割り込み調停出力回路65を含む。
The interrupt
このコンピュータシステム600は、割り込み詳細モード(第1モード)、詳細通知モード(第2モード)、及びIRLモード(第3モード)とを含む。割り込み処理回路60へのモード設定は、I/Oチップ61からのモード選択情報INTC_EN#〔1:0〕によって行われる。
The
以下、上記各モードについて説明する。 Hereinafter, each mode will be described.
図9には、上記各モードにおける主要タイミングが示される。 FIG. 9 shows the main timing in each mode.
上記割り込み詳細モードは、上記I/Oチップ61内の機能ブロック612,613が、個々の詳細要因を個別にI/Oチップ内割り込みコントローラ611に通知することで、I/Oチップ内割り込みコントローラ611がコアチップ60内の割り込み処理回路602へ詳細要因情報をシリアル転送で通知するモードとされる。上記コアチップ60内の割り込み処理回路602へ詳細要因情報をシリアル転送する場合、割り込み処理回路602内部に割り込み表示させるレジスタ番号とビット番号とがそれぞれ5ビットのデータで多重(A/D多重)化されて送信される。分散回路61において、レジスタ番号とビット番号とが分離される。レジスタ番号はデコーダ63でデコードされ、このデコード結果に基づいてレジスタ群62から所定レジスタが選択される。また、分散回路61からのビット番号はデコーダ64でデコードされ、このデコード結果に基づいて、上記選択されたレジスタのビット選択が行われる。このようにレジスタと当該レジスタにおけるビットが選択され、そこにフラグがセットされる。これにより、割り込みの詳細要因がレジスタ62にセットされる。その後、割り込み処理回路602は、割り込み調停出力回路65を介して、レジスタ毎に対応する割り込みレベルと、イベントコードにてコアチップ60内の割り込みコントローラ601に対して割り込み要求を通知する。そして割り込みコントローラ601を介してCPU10に割り込み要求が通知される。本モードではCPU10は、要因解析のためにI/Oチップ61内の機能ブロック612,613へアクセスを行なう必要が無くなるため、バスアクセスレイテンシが抑えられ、解析時間の短縮化を図ることができる。
In the interrupt detailed mode, the function blocks 612 and 613 in the I /
また、割り込み要因のクリア処理は次のように行われる。 The interrupt factor clear process is performed as follows.
CPU10によって割り込み処理回路602内のレジスタ群62の該当ビットがクリアされると、割り込み処理回路602が自律でバス(MPX)を経由してI/Oチップ内割り込みコントローラ611にその情報を転送し、更にI/Oチップ内割り込みコントローラ611から割り込み機能ブロックに対して個別信号で個々の要因クリアする。このため、CPU10は、上記I/Oチップ61内の機能ブロック612,613に向かって要因クリアを行う必要がなく、クリア動作も高速に行うことができる。
When the corresponding bit of the
上記詳細通知モードについて説明する。本モードにおける通知方法は、図7に示されるように、基本的には上記詳細モードの場合と同じである。上記詳細通知モードは、I/Oチップ内割り込みコントローラ611と機能ブロック612,613との間で、個別の割り込み要因クリア信号を送受することが出来ない場合に有利なモードである。モード選択情報INTC_EN#〔1:0〕によって本モードが指示された場合、上記機能ブロック612,613における上記割り込み要因のクリア処理は、割り込み処理回路602の介在無しに上記CPU10によって行われる。
The detailed notification mode will be described. The notification method in this mode is basically the same as that in the detailed mode as shown in FIG. The detailed notification mode is an advantageous mode when an individual interrupt factor clear signal cannot be transmitted / received between the I / O chip interrupt
上記IRLモードについて説明する。本モードにおいては、上記I/Oチップ61内の機能ブロック612,613が上記I/Oチップ内割り込みコントローラ611に対して代表信号で割り込み通知するケースに対応したモードであり、上記割り込み詳細モードや上記詳細通知モードがサポートされていない場合を想定して用意される。このIRLモードを実現可能とするためには、割り込み処理回路602内には、レベル信号復元フリップフロップ回路(FF)76、ダウンカウントレジスタ77、及び論理ゲート78が設けられる。モード選択情報INTC_EN#〔1:0〕によってIRLモードが指示された場合、転送されたシリアル情報INTC#〔4:0〕は、分散回路61を介してフリップフロップ回路76に伝達され、さらにダウンカウントレジスタ77及び論理ゲート78に伝達される。ダウンカウントレジスタ77の出力信号と上記レベル信号復元フリップフロップ回路76の出力との論理演算が論理ゲート78で行われ、その出力(IRL)が割り込みコントローラ601に伝達される。
The IRL mode will be described. This mode is a mode corresponding to the case where the
シリアル形式で取り込まれたデータを割り込みコントローラ601へ出力されるパラレルデータへ変換する必要があり、その変換は、上記レベル信号復元フリップフロップ回路76で行われる。本モードでの割り込み要因のクリア処理は、I/Oチップ61内の機能ブロック612,613に対してのみ行うことで、シリアル通信インタフェースから割り込みがネゲートされたことがレベル信号復元フリップフロップ回路76に通知され、これによって割り込みコントローラ601への割り込み通知もネゲートされる。 尚、機能ブロック612,613への割り込み要因のクリア後からCPU10の所定ビットをクリアするまでに再度、同じ割り込み信号を受信してしまうケースでは、一時マスクレジスタを上記CPU10の所定ビットがクリアされる前に設定することによって割り込み信号を一時的にマスクすると良い。
It is necessary to convert the data captured in the serial format into parallel data output to the interrupt
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the invention made by the present inventor has been specifically described above, the present invention is not limited thereto, and it goes without saying that various changes can be made without departing from the scope of the invention.
例えば、図1に示されるマイクロコンピュータ100において、CPU10によって割り込み処理回路15内のステータスレジスタ150,151と、周辺モジュール17,18内のステータスレジスタ170,171との要因クリアを行うようにしても良い。かかる場合、周辺モジュール17,18内のステータスレジスタ170,171の要因クリアのために低速バスアクセスが発生するが、ステータスレジスタ170,171のライトアクセスのみであるため、短時間で完了するため、低速バスアクセスの影響は少ない。
For example, in the
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータやコンピュータシステムに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種データ処理装置に広く適用することができる。 In the above description, the case where the invention made mainly by the present inventor is applied to a microcomputer or a computer system, which is a field of use behind the invention, has been described. However, the present invention is not limited thereto, and various data processing is performed. Can be widely applied to the device.
本発明は、少なくとも、割り込み処理を行うことを条件に適用することができる。 The present invention can be applied on condition that at least interrupt processing is performed.
10 CPU
11 ブリッジ
12 高速バス
13 RAM
14 メモリコントローラ
15 割り込み処理回路
16 低速バス
17,18 周辺モジュール
19,20 専用バス
100 マイクロコンピュータ
150,151,170,171 ステータスレジスタ
600 コンピュータシステム
601 割り込みコントローラ
602 割り込み処理回路
611 I/Oチップ内割り込みコントローラ
612,613 機能ブロック
10 CPU
14
Claims (5)
上記CPUに結合された第1バスと、
上記第1バスよりもデータの転送速度が遅い第2バスと、
上記第1バスに結合された割り込み処理回路と、
上記第2バスに結合され、上記CPUによってアクセス可能な周辺モジュールと、を含み、
上記周辺モジュールは、割り込み要因を格納可能な第1レジスタを含み、
上記割り込み処理回路は、上記第1レジスタの記憶内容をコピー可能な第2レジスタを含み、
上記周辺モジュールは、上記CPUに対する割り込み要因をコード化して上記割り込み処理回路に出力可能な第1機能を含み、
上記割り込み処理回路は、上記周辺モジュールから出力された割り込み要因を上記第2レジスタへ保持し、それに基づいて上記CPUに割り込み要求を通知する第2機能を含み、
上記CPUは、上記割り込み処理回路をアクセスして上記割り込み要求に対応する割り込み要因の解析を行う第3機能を含み、
上記割り込み処理回路は、上記CPUによって上記割り込み要因のクリアが指示された場合に、当該指示に従って上記周辺モジュールにおける上記第1レジスタの割り込み要因をクリアする第4機能を含んで成るデータ処理装置。 CPU,
A first bus coupled to the CPU;
A second bus having a data transfer rate slower than that of the first bus;
An interrupt processing circuit coupled to the first bus;
A peripheral module coupled to the second bus and accessible by the CPU;
The peripheral module includes a first register capable of storing an interrupt factor,
The interrupt processing circuit includes a second register capable of copying the storage contents of the first register,
The peripheral module includes a first function capable of encoding an interrupt factor for the CPU and outputting the result to the interrupt processing circuit ,
The interrupt processing circuit includes a second function for holding an interrupt factor output from the peripheral module in the second register and notifying the CPU of an interrupt request based on the interrupt factor.
The CPU includes a third function of accessing the interrupt processing circuit and analyzing an interrupt factor corresponding to the interrupt request ,
The interrupt processing circuit, when the clearing of the interrupt source is instructed by the CPU, the fourth function comprising at Lud over data processing for clearing the interrupt source of the first register in the peripheral module according to the instruction apparatus.
上記CPUは、上記第2レジスタの記憶内容に基づいて割り込み要因を解析する請求項1記載のデータ処理装置。 In the first function, the interrupt detail factor and the bit of the first register are associated with each other, and a flag is set in the bit corresponding to the detail factor to code the interrupt factor for the CPU.
The data processing apparatus according to claim 1 , wherein the CPU analyzes an interrupt factor based on contents stored in the second register .
上記コアチップとの間でデータのやり取りを可能とするI/Oチップと、を含むデータ処理装置であって、
上記I/Oチップは、それぞれ上記CPUに対する個々の割り込み要因を個別的に出力可能な複数の機能ブロックと、
上記複数の機能ブロックからの割り込み要因通知を多重化して上記コアチップに出力可能なI/Oチップ内割り込みコントローラと、を含み、
上記コアチップは、上記I/Oチップから出力された割り込み要因を、該当するレジスタにセットし、当該レジスタ毎に対応する割り込みレベルとイベントコードにて上記CPUに割り込み要求を通知するための割り込み処理回路を含んで成り、
上記CPUからの上記割り込み要因のクリア指示に従って割り込み処理回路が上記I/Oチップにおける上記割り込み要因のクリア処理を行う第1モードと、
上記割り込み処理回路の介在無しに上記CPUが上記I/Oチップにおける上記割り込み要因のクリア処理を行う第2モードと、を含むデータ処理装置。 A core chip including a CPU;
A data processing device including an I / O chip that enables data exchange with the core chip,
The I / O chip includes a plurality of functional blocks capable of individually outputting individual interrupt factors for the CPU,
An interrupt controller in the I / O chip capable of multiplexing and outputting interrupt factor notifications from the plurality of functional blocks to the core chip,
The core chip sets an interrupt factor output from the I / O chip in a corresponding register, and notifies the CPU of an interrupt request with an interrupt level and an event code corresponding to each register. Ri comprising the,
A first mode in which an interrupt processing circuit performs clear processing of the interrupt factor in the I / O chip in accordance with an instruction to clear the interrupt factor from the CPU;
A data processing apparatus including: a second mode in which the CPU clears the interrupt factor in the I / O chip without intervention of the interrupt processing circuit .
上記コアチップに含まれる割り込み処理回路では、上記多重化された割り込み要因通知がレジスタ番号とビット番号とに分離され、デコードした結果に応じて割り込みの詳細要因が上記該当するレジスタにセットされることによって、上記CPUに割り込み要求が通知される請求項4記載のデータ処理装置。 In the above multiplexing, each interrupt factor is encoded into a register number and a bit number ,
In the interrupt processing circuit included in the core chip, the multiplexed interrupt factor notification is separated into a register number and a bit number, and the detailed factor of the interrupt is set in the corresponding register according to the decoded result. 5. The data processing apparatus according to claim 4 , wherein an interrupt request is notified to the CPU .
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