JP4823662B2 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP4823662B2 JP4823662B2 JP2005344176A JP2005344176A JP4823662B2 JP 4823662 B2 JP4823662 B2 JP 4823662B2 JP 2005344176 A JP2005344176 A JP 2005344176A JP 2005344176 A JP2005344176 A JP 2005344176A JP 4823662 B2 JP4823662 B2 JP 4823662B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- semiconductor chip
- semiconductor device
- main surface
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Description
本発明は、半導体装置及びその製造技術に関し、特に、配線基板に半導体チップ及び受動部品が実装されたパッケージ構造を有する半導体装置に適用して有効な技術に関するものである。 The present invention relates to a semiconductor device and a manufacturing technology thereof, and more particularly to a technology effective when applied to a semiconductor device having a package structure in which a semiconductor chip and a passive component are mounted on a wiring board.
半導体装置として、例えばBGA(Ball Grid Array)型と呼称される半導体装置が知られている。このBGA型半導体装置は、インターポーザと呼ばれる配線基板の主面側に半導体チップを搭載し、配線基板の主面と反対側の裏面側に外部接続用端子としてボール状の半田バンプを複数配置したパッケージ構造になっている。 As a semiconductor device, for example, a semiconductor device called a BGA (Ball Grid Array) type is known. This BGA type semiconductor device is a package in which a semiconductor chip is mounted on the main surface side of a wiring board called an interposer, and a plurality of ball-like solder bumps are arranged as external connection terminals on the back surface side opposite to the main surface of the wiring board. It has a structure.
BGA型半導体装置においては、様々な構造のものが開発され、製品化されているが、大別するとフェースアップボンディング構造(ワイヤボンディング構造)とフェースダウンボンディング構造に分類される。フェースアップボンディング構造では、半導体チップの主面(回路形成面,素子形成面)に配置された電極パッドと、配線基板の主面に配置された電極パッド(配線の一部からなる接続部)との電気的な接続をボンディングワイヤで行っている。フェースダウンボンディング構造では、半導体チップの主面に配置された電極パッドと、配線基板の主面に配置された電極パッドとの電気的な接続をこれらの電極パッド間に介在された突起状電極(例えば半田バンプ、スタッドバンプ等)で行っている。 BGA type semiconductor devices having various structures have been developed and commercialized, but are roughly classified into a face-up bonding structure (wire bonding structure) and a face-down bonding structure. In the face-up bonding structure, an electrode pad disposed on the main surface (circuit forming surface, element forming surface) of the semiconductor chip, and an electrode pad (connecting portion comprising a part of the wiring) disposed on the main surface of the wiring board The electrical connection is made with bonding wires. In the face-down bonding structure, the electrical connection between the electrode pads arranged on the main surface of the semiconductor chip and the electrode pads arranged on the main surface of the wiring board is a protruding electrode (between these electrode pads ( for example, solder bumps, is doing vinegar Taddobanpu, etc.).
なお、特開2002−184933号公報には、フェースアップボンディング構造の半導体装置において、半導体チップの主面にチップコンデンサを配置したパッケージ構造(図1参照)が開示されている。また、同公報には、フェースダウンボンディング構造の半導体装置において、配線基板の主面と向かい合う半導体チップの主面にチップコンデンサを配置したパッケージ構造(図2)も開示されている。更に、同公報には、配線基板の主面にフェースダウンボンディングで第1の半導体チップを実装し、第1の半導体チップ上にフェースアップボンディングで第2の半導体チップを実装し、第1及び第2の半導体チップの各々の主面にチップコンデンサを配置したパッケージ構造(図5参照)も開示されている。 Japanese Patent Laid-Open No. 2002-184933 discloses a package structure (see FIG. 1) in which a chip capacitor is arranged on the main surface of a semiconductor chip in a semiconductor device having a face-up bonding structure. The same publication also discloses a package structure (FIG. 2) in which a chip capacitor is disposed on a main surface of a semiconductor chip facing a main surface of a wiring board in a semiconductor device having a face-down bonding structure. Further, in the publication, the first semiconductor chip is mounted on the main surface of the wiring board by face-down bonding, the second semiconductor chip is mounted on the first semiconductor chip by face-up bonding, and the first and first Also disclosed is a package structure (see FIG. 5) in which chip capacitors are arranged on the main surface of each of the two semiconductor chips.
ところで、集積回路が搭載された半導体チップを内蔵する半導体装置は、能動部品として実装基板に実装され、様々な電子機器に組み込まれている。 By the way, a semiconductor device including a semiconductor chip on which an integrated circuit is mounted is mounted on a mounting substrate as an active component and is incorporated in various electronic devices.
実装基板には、半導体装置の特性改善を目的に、例えば半導体装置に供給される電源の安定化や電源から生じるノイズの低減化を目的に多数のコンデンサ(バイパスコンデンサ)が実装されている。しかしながら、これらのコンデンサは、半導体装置の周囲に配置されているため、高速化に伴って半導体装置内の半導体チップからコンデンサまでのインダクタンスが増加し、半導体装置の特性改善効果が減少してしまう。このようなことから、高速化に対応して、コンデンサを内蔵した半導体装置の要求が高まっている。 A large number of capacitors (bypass capacitors) are mounted on the mounting substrate for the purpose of, for example, stabilizing the power supplied to the semiconductor device and reducing noise generated from the power source in order to improve the characteristics of the semiconductor device. However, since these capacitors are arranged around the semiconductor device, the inductance from the semiconductor chip to the capacitor in the semiconductor device increases as the speed increases, and the characteristic improvement effect of the semiconductor device decreases. For this reason, there is an increasing demand for a semiconductor device with a built-in capacitor in response to an increase in speed.
そこで、本発明者は、主に、(1)組み立て性、(2)パッケージサイズ、並びに(3)特性改善効果の観点から、BGA型半導体装置にどのようにしてコンデンサを内蔵させたらよいか検討した。図19乃至図21は、本発明者が検討した半導体装置の内部構造を示す図((a)は模式的平面図,(b)は模式的断面図)である。 Therefore, the present inventor mainly examined how to incorporate a capacitor in a BGA type semiconductor device from the viewpoints of (1) assemblability, (2) package size, and (3) characteristics improvement effect. did. FIGS. 19 to 21 are views ((a) is a schematic plan view, and (b) is a schematic cross-sectional view) showing an internal structure of a semiconductor device examined by the present inventors.
図19〜図21において、符号41は配線基板、符号42は集積回路が搭載された半導体チップ、符号45は面実装型の能動部品であるコンデンサ、符号46は半導体チップの電極パッドと配線基板の電極パッドとを電気的に接続するボンディングワイヤ、符号46aはコンデンサの電極と配線基板の電極パッドとを電気的に接続するボンディングワイヤ、符号47は樹脂封止体、符号49は半田バンプ、である。
19 to 21,
図19の検討例1は、配線基板41の主面に半導体チップ42並びに複数のコンデンサ45を平面的に配置したものであり、半導体チップ42の電極パッドと配線基板41の電極パッドとを電気的に接続するボンディングワイヤ46の外側にコンデンサ45を配置したものである。
本検討例1では、
(1)組み立てが比較的容易、
(2)コンデンサを内蔵しない場合と比較してパッケージサイズが大きくなる、
(3)現行の外付け(半導体装置の周囲にコンデンサを配置した場合)よりも高い特性改善効果が期待できる。
In Examination Example 1 of FIG. 19, the
In this examination example 1,
(1) Relatively easy to assemble,
(2) The package size is larger than when no capacitor is built in.
(3) A higher characteristic improvement effect can be expected than the current external attachment (when a capacitor is arranged around the semiconductor device).
図20の検討例2は、配線基板41の主面に半導体チップ42並びに複数のコンデンサ45を平面的に配置したものであり、半導体チップ42と配線基板41の電極バッドとの間にコンデンサ45を配置したものである。
本検討例2では、
(1)検討例1と比較して組み立てがやや困難になる、
(2)検討例1と比較してパッケージサイズが小さくなるが、コンデンサを内蔵しない場合と比較してパッケージサイズが大きくなる、
(3)検討例1と同等の特性改善効果が期待できる。
In Examination Example 2 of FIG. 20, the
In Study Example 2,
(1) Compared with Study Example 1, the assembly is somewhat difficult.
(2) Although the package size is small compared to Study Example 1, the package size is large compared to the case without a capacitor.
(3) A characteristic improvement effect equivalent to that of Study Example 1 can be expected.
図21の検討例3は、配線基板41の主面上に半導体チップ42並びに複数のコンデンサ45を立体的に配置したものであり、半導体チップ42の主面上に複数のコンデンサ45を配置したものである。
本検討例3では、
(1)検討例1と比較して組み立てがやや困難になる、
(2)コンデンサを内蔵しない場合と同等のパッケージサイズが実現できる、
(3)ボンディングワイヤ46aによる接続となるため、検討例1よりも特性改善効果が減少する。
In Examination Example 3 in FIG. 21, the
In this examination example 3,
(1) Compared with Study Example 1, the assembly is somewhat difficult.
(2) A package size equivalent to that without a built-in capacitor can be realized.
(3) Since the connection is made by the
上記の検討例1〜3では、パッケージサイズ、並びに特性改善に対して一長一短である。近年、デジタルカメラ、ビデオカメラ等の携帯型電子機器は小型化の傾向にあり、これらの電子機器に組み込まれる半導体装置においても小型化が要求されている。従って、コンデンサを内蔵するためには、半導体装置のパッケージサイズが大きくならない工夫が必要であり、更に特性改善効果が期待できる工夫が必要である。 In the above examination examples 1 to 3, there are advantages and disadvantages to package size and characteristic improvement. In recent years, portable electronic devices such as digital cameras and video cameras tend to be miniaturized, and semiconductor devices incorporated in these electronic devices are also required to be miniaturized. Therefore, in order to incorporate the capacitor, it is necessary to devise a device that does not increase the package size of the semiconductor device, and to further improve the characteristics.
なお、実装基板には、回路の種類に応じて、抵抗体、インダクタ等の受動部品も多数実装される。これらの受動部品も半導体装置に内蔵できるため、コンデンサだけではなく、様々な受動部品を内蔵することを考慮した工夫が必要である。 A number of passive components such as resistors and inductors are mounted on the mounting board in accordance with the type of circuit. Since these passive components can also be incorporated in the semiconductor device, it is necessary to devise a method that considers incorporating various passive components in addition to the capacitors.
本発明の目的は、半導体装置の小型化を実現することが可能な技術を提供することにある。
本発明の他の目的は、特性改善効果を小さくすることなく、半導体装置の小型化を実現することが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
An object of the present invention is to provide a technique capable of realizing miniaturization of a semiconductor device.
Another object of the present invention is to provide a technique capable of realizing downsizing of a semiconductor device without reducing the effect of improving characteristics.
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。 Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
上記目的は、半導体装置において、配線基板と半導体チップとの間に半導体チップよりも平面サイズが小さい支持体を配置し、半導体チップと平面的に重なるように配線基板に受動部品を配置することによって達成される。
受動部品は、その一部でもよいが、その全体が半導体チップと平面的に重なるように配置することが望ましい。
In the semiconductor device, a support body having a plane size smaller than that of the semiconductor chip is disposed between the wiring substrate and the semiconductor chip, and passive components are disposed on the wiring substrate so as to overlap the semiconductor chip in a planar manner. Achieved.
The passive component may be a part of the passive component, but it is desirable to arrange the passive component so as to overlap the semiconductor chip in plan view.
配線基板に搭載された支持体の高さ(搭載後の高さ)は、配線基板に実装された受動部品の高さ(実装後の高さ)よりも高いことが望ましい。また、支持体の厚さは、受動部品の厚さよりも厚いことが望ましい。 The height of the support mounted on the wiring board (the height after mounting) is desirably higher than the height of the passive component mounted on the wiring board (the height after mounting). Further, it is desirable that the thickness of the support is thicker than the thickness of the passive component.
支持体としては、熱膨張係数や熱伝導率を考慮すると、半導体チップの基板と同一の材料からなるものを使用することが望ましい。
また、支持体としては、集積回路が搭載された半導体チップを用いてもよい。この場合、支持体として使用する半導体チップは、フェースダウンボンディングで実装する。
半導体装置の製造においては、配線基板に半導体チップを搭載する前に、受動部品を搭載することが望ましい。
In consideration of the thermal expansion coefficient and thermal conductivity, it is desirable to use a support made of the same material as the substrate of the semiconductor chip.
Further, a semiconductor chip on which an integrated circuit is mounted may be used as the support. In this case, the semiconductor chip used as the support is mounted by face-down bonding.
In manufacturing a semiconductor device, it is desirable to mount passive components before mounting a semiconductor chip on a wiring board.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、半導体装置の小型化を実現することができる。
また、本発明によれば、特性改善効果を小さくすることなく、半導体装置の小型化を実現することができる。
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
According to the present invention, it is possible to reduce the size of a semiconductor device.
In addition, according to the present invention, it is possible to reduce the size of the semiconductor device without reducing the characteristic improvement effect.
以下、図面を参照して本発明の実施例を詳細に説明する。なお、発明の実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In all the drawings for explaining the embodiments of the invention, those having the same function are given the same reference numerals, and their repeated explanation is omitted.
[参考例1]
本参考例1では、スペーサチップを支持体として用いた例について説明する。
図1乃至図10は、本発明の参考例1である半導体装置に係る図であり、
図1は、半導体装置の内部構造を示す図((a)は模式的平面図,(b)は(a)のa’−a’線に沿う模式的断面図)、
図2は、図1(b)の一部を拡大した模式的断面図、
図3は、半導体装置の製造に使用されるマルチ配線基板の模式的平面図、
図4は、図3のb’−b’線に沿う模式的断面図、
図5は、図3の一部を拡大した模式的平面図、
図6は、半導体装置の製造工程を示すフローチャート、
図7は、半導体装置の製造工程を示す図((a)は受動部品実装工程を示す模式的断面図,(b)は支持体搭載工程を示す模式的断面図)、
図8は、半導体装置の製造工程を示す図((a)は半導体チップ搭載工程を示す模式的断面図,(b)はワイヤボンディング工程を示す模式的断面図)、
図9は、半導体装置の製造工程を示す図((a)は樹脂封止工程を示す模式的断面図,(b)はバンプ形成工程を示す模式的断面図)、
図10は、半導体装置の製造工程を示す図(小片化工程を示す模式的断面図)である。
[Reference Example 1]
In Reference Example 1, an example in which a spacer chip is used as a support will be described.
1 to 10 are diagrams related to a semiconductor device which is a reference example 1 of the present invention.
FIG. 1 is a diagram showing an internal structure of a semiconductor device ((a) is a schematic plan view, (b) is a schematic cross-sectional view taken along line a′-a ′ in (a)),
FIG. 2 is a schematic cross-sectional view enlarging a part of FIG.
FIG. 3 is a schematic plan view of a multi-wiring substrate used for manufacturing a semiconductor device,
4 is a schematic cross-sectional view taken along line b′-b ′ in FIG.
FIG. 5 is a schematic plan view enlarging a part of FIG.
FIG. 6 is a flowchart showing a manufacturing process of a semiconductor device,
FIG. 7 is a diagram showing a manufacturing process of a semiconductor device ((a) is a schematic sectional view showing a passive component mounting step, (b) is a schematic sectional view showing a support mounting step),
FIG. 8 is a diagram showing a manufacturing process of a semiconductor device ((a) is a schematic sectional view showing a semiconductor chip mounting step, (b) is a schematic sectional view showing a wire bonding step),
FIG. 9 is a diagram showing a manufacturing process of a semiconductor device ((a) is a schematic sectional view showing a resin sealing step, (b) is a schematic sectional view showing a bump forming step),
FIG. 10 is a diagram illustrating a manufacturing process of a semiconductor device (schematic cross-sectional view illustrating a fragmentation process).
図1((a),(b))に示すように、本参考例1の半導体装置1は、インターポーザとも呼ばれる配線基板10の主面10x側に、1つの半導体チップ2、並びに受動部品として例えば複数のコンデンサ(バイパスコンデンサ)5が実装され、配線基板10の主面10xと反対側の裏面10y側に、外部接続用端子として例えばボール状の半田バンプ19が格子状に複数配置されたBGA型パッケージ構造になっている。
As shown in FIGS. 1 (a) and 1 (b), the
半導体チップ2は、その厚さ方向と交差する平面形状が方形状になっており、本参考例1では例えば8.0mm×7.0mmの長方形になっている。半導体チップ2は、これに限定されないが、例えば、主に、半導体基板、この半導体基板の主面に形成された複数のトランジスタ素子、前記半導体基板の主面上に設けられた薄膜積層体、この薄膜積層体を覆うようにして設けられた表面保護膜等を有する構成になっている。前記薄膜積層体は、絶縁層、配線層の夫々を複数段積み重ねた構造になっている。前記半導体基板は、例えば単結晶シリコンで形成されている。前記薄膜積層体の絶縁層は、例えば酸化シリコン膜等の絶縁膜で形成されている。前記薄膜積層体の配線層は、例えばアルミニウム(Al)、又はアルミニウム合金、又は銅(Cu)、又は銅合金等の金属膜で形成されている。表面保護膜は、例えば、酸化シリコン膜又は窒化シリコン膜等の無機絶縁膜及び有機絶縁膜を積み重ねた多層膜で形成されている。
The
半導体チップ2は、互いに反対側に位置する主面(回路形成面)及び裏面を有し、半導体チップ2の主面側には集積回路が形成されている。集積回路は、主に、半導体基板の主面に形成されたトランジスタ素子、及び薄膜積層体に形成された配線によって構築されている。
The
半導体チップ2の主面には、複数の電極パッド(ボンディングパッド)3が形成されている。複数の電極パッド3は、例えば、半導体チップ2の各辺(4つの辺)に沿って配置されている。また、複数の電極パッド3は、半導体チップ2の薄膜積層体の最上層の配線層に形成され、各々の電極パッド3に対応して半導体チップ2の表面保護膜に形成されたボンディング開口によって露出されている。
A plurality of electrode pads (bonding pads) 3 are formed on the main surface of the
半導体チップ2は、支持体として例えばスペーサチップ4を介在して配線基板10の主面10x上に実装されている。
The
スペーサチップ4は、互いに反対側に位置する主面及び裏面を有し、かつ半導体チップ2の平面サイズよりも小さい平面サイズで形成されている。本参考例1のスペーサチップ4は、これに限定されないが、その厚さ方向と交差する平面形状が例えば方形状になっており、半導体チップ2の平面サイズ(8.0mm×7.0mm)に対して、例えば6.0mm×5.0mmの長方形になっている。
The
スペーサチップ4は、その裏面(下面)と配線基板10の主面10xとの間に接着材18aを介在して配線基板10の主面10xに接着固定されている。半導体チップ2は、その裏面とスペーサチップ4の主面(上面)との間に接着材18bを介在してスペーサチップ4の主面に接着固定されている。
The
半導体チップ2は、半導体チップ2の外周囲とスペーサチップ4の外周囲との距離が半導体チップ2の各々の辺においてほぼ均一になるように、スペーサチップ4の主面に接着固定されている。
The
配線基板10は、その厚さ方向と交差する平面形状が方形状になっており、本参考例1では例えば10.0mm×9.0mmの長方形になっている。図1((a),(b))及び図2に示すように、配線基板10の主面10xには、複数の電極パッド12、並びに複数の一対の電極パッド13が配置されている。複数の電極パッド12は、半導体チップ2の周囲において、配線基板10の各辺に沿って配置されている。複数の一対の電極パッド13は、スペーサチップ4の周囲において、半導体チップ2と平面的に重なる位置に配置されている。
The
配線基板10の裏面10yには、複数の電極パッド15が配置されている。この複数の電極パッド15には、半田バンプ19が夫々固着(電気的にかつ機械的に接続)されている。
A plurality of
半導体チップ2の複数の電極パッド3は、複数のボンディングワイヤ6によって配線基板10の複数の電極パッド12と夫々電気的に接続されている。ボンディングワイヤ6としては、例えば金(Au)ワイヤが用いられている。また、ボンディングワイヤの接続方法としては、例えば熱圧着に超音波振動を併用したネイルヘッドボンディング(ボールボンディング)法が用いられている。また、ボンディングワイヤ6の接続は、半導体チップ2の電極パッド3を一次接続6m、配線基板10の電極パッド12を二次接続6nとする正ボンディング法で行われている。
The plurality of
ここで、ボンディングワイヤの詳細として、キャピラリ(図示しない)により荷重を掛けながらボンディングワイヤ圧着することで接続する。そのため、半導体チップ2の厚さが薄すぎると、半導体チップ2の抗折強度が低下するため、キャピラリの荷重に耐えきれずに撓んでしまう。これは上記したように、半導体チップ2が半導体チップ2の平面サイズよりも小さいスペーサチップ4を介在して配線基板10上に搭載されているため、半導体チップ2の外周部分(半導体チップ2の複数の電極パッド3が形成されている部分)が支持されていないことが原因である。しかしながら、半導体チップ2の厚さが少なくとも0.2mm以上あれば、キャピラリの荷重に耐えられる。
Here, as a detail of the bonding wire, the bonding wire is crimped while applying a load with a capillary (not shown). For this reason, if the thickness of the
コンデンサ5は、互いに反対側に位置する両端に電極を有する矩形体の面実装型(チップ型)で形成されている。コンデンサ5は、一方の電極が一対の電極パッド13のうちの一方の電極に、他方の電極が一対の電極パッド13のうちの他方の電極に、夫々導電性の接着材17を介在して接着され、電気的にかつ機械的に接続されている。
The
複数のコンデンサ5は、スペーサチップ4の周囲において、半導体チップ2と平面的に重なるように配置されている。本参考例1において、複数のコンデンサ5は、各々の全体が半導体チップ2と平面的に重なる位置に配置されている。
The plurality of
複数のコンデンサ5は、各々の長手方向が半導体チップ2の辺に沿う状態でスペーサチップ4の周囲に配置されている。
The plurality of
半導体チップ2、スペーサチップ4、複数のコンデンサ5、及び複数のボンディングワイヤ6等は、配線基板10の主面上に形成された樹脂封止体7によって樹脂封止されている。樹脂封止体7は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及び多数のフィラー(例えばシリカ)等が添加されたエポキシ系の熱硬化性絶縁樹脂で形成されている。
The
樹脂封止体7は、厚さ方向と交差する平面形状が方形状になっており、本参考例1では例えば配線基板10と同一の平面サイズになっている。樹脂封止体7の形成方法としては、例えば大量生産に好適なトランスファモールディング法が用いられている。
The
ここで、BGA型半導体装置の製造においては、スクライブラインによって区画された複数の製品形成領域(デバイス形成領域,製品取得領域)を有するマルチ配線基板(多数個取り配線基板)を使用し、各製品形成領域に搭載された半導体チップを各製品形成領域毎に樹脂封止する個別方式のトランスファモールディング法や、複数の製品形成領域を有するマルチ配線基板を使用し、各製品形成領域に搭載された半導体チップを1つの樹脂封止体で一括して樹脂封止する一括方式のトランスファモールディング法が採用されている。本参考例1では、例えば小型化に好適な一括方式のトランスファモールディング法を採用している。 Here, in the manufacture of the BGA type semiconductor device, a multi-wiring board (multiple-wiring wiring board) having a plurality of product forming areas (device forming areas, product acquiring areas) partitioned by scribe lines is used for each product. Semiconductors mounted in each product formation area using an individual transfer molding method in which the semiconductor chip mounted in the formation area is resin-sealed for each product formation area or a multi-wiring board having multiple product formation areas A batch type transfer molding method in which chips are sealed together with a single resin sealing body is employed. In the first reference example, for example, a batch type transfer molding method suitable for miniaturization is employed.
一括方式のトランスファモールディング法の場合、樹脂封止体を形成した後、マルチ配線基板及び樹脂封止体は、例えばダイシングによって複数の小片に分割される。従って、本参考例1の樹脂封止体7と配線基板10は、平面サイズがほぼ同一になっている。
In the case of the collective transfer molding method, after forming the resin sealing body, the multi-wiring substrate and the resin sealing body are divided into a plurality of small pieces by, for example, dicing. Therefore, the planar size of the
配線基板10は、これに限定されないが、例えば、図2に示すように、主に、基材(コア材)11と、基材11の主面を覆うようにして設けられた保護膜16aと、基材11の主面と反対側の裏面を覆うようにして設けられた保護膜16bとを有する構成になっている。基材11は、例えば、ガラス繊維にエポキシ系、若しくはポリイミド系の樹脂を含浸させた高弾性樹脂基板を多段に複数枚積み重ね、互いに反対側に位置する主面及び裏面(表裏面)、並びに内部に配線層を有する多層配線構造になっており、本参考例1では例えば4層配線構造になっている。保護膜16a及び16bは、主に基材11の表裏面の配線層に形成された配線を保護する目的で設けられている。保護膜16a及び16bとしては、例えば絶縁膜の樹脂膜(ソルダーレジスト膜)が用いられている。
Although the
配線基板10の主面10xに配置された複数の電極パッド12、並びに複数の一対の電極パッド13は、配線基板10の主面10xから数えて第1層目の配線層に形成されており、保護膜16aに形成された開口から露出されている。一対の電極パッド13は、配線を介して対応する電極パッド12と電気的に接続されている。配線基板10の裏面10yに配置された複数の電極パッド15は、配線基板10の主面10xから数えて第4層目の配線層に形成されており、保護膜16bに形成された開口から露出されている。
The plurality of
図2に示すように、スペーサチップ4の搭載後の高さ(基板の主面から最頂部までの距離)4hは、コンデンサ5の実装後の高さ(基板の主面から最頂部までの距離)5hよりも高くなっている。また、スペーサチップ4の厚さは、コンデンサ5の厚さよりも厚くなっている。
As shown in FIG. 2, the distance of height after mounting the spacer chip 4 (the distance from the main surface of the substrate to the uppermost top) 4h the height after mounting the capacitor 5 (from the main surface of the substrate to the topmost portion ) It is higher than 5h. Further, the thickness of the
なお、これに限定されないが、半導体装置1の主要部の寸法は、以下のとおりである。
半導体装置1の厚さ1tは、最大で1.7mm程度、
配線基板10の厚さは、0.4mm程度、
樹脂封止体7の厚さ7tは、0.9mm程度、
半導体チップ2の厚さは、0.2mm程度、
スペーサチップ4の厚さは、0.4mm程度、
スペーサチップ4の搭載後の高さ4hは、0.42mm程度、
コンデンサ5の厚さは、0.3mm程度、
コンデンサ5の実装後の高さ5hは、0.4mm程度、である。
In addition, although not limited to this, the dimension of the principal part of the
The
The thickness of the
The
The thickness of the
The thickness of the
The
The thickness of the
The
次に、半導体装置1の製造に使用されるマルチ配線基板について、図3乃至図5を用いて説明する。
図3に示すように、マルチ配線基板20は、その厚さ方向と交差する平面形状が方形状になっており、本参考例1では長方形になっている。マルチ配線基板20の主面(チップ搭載面)には、モールド領域(樹脂封止領域)21が設けられており、このモールド領域21の中には、スクライブライン(ダイシング領域)22によって区画された複数の製品形成領域(デバイス形成領域,製品取得領域)23が行列状に配置されている。本参考例1において、複数の製品形成領域23は、例えば5×2の行列で配置されている。複数の製品形成領域23の各々は、マルチ配線基板20の厚さ方向と交差する平面形状が方形状になっており、本参考例1では例えば66.0mm×150.0mmの長方形になっている。
Next, a multi-wiring substrate used for manufacturing the
As shown in FIG. 3, the
各製品形成領域23の中には、図4及び図5に示すように、半導体チップ2を搭載するための部品搭載領域24が設けられており、この部品搭載領域24の中には、スペーサチップ4を搭載するための部品搭載領域25が設けられている。また、部品搭載領域24の中には、部品搭載領域25の周囲において、コンデンサ5を実装するための一対の電極パッド13が複数配置されている。
As shown in FIGS. 4 and 5, a
各製品形成領域23の中には、ボンディングワイヤ6を接続するための電極パッド12が複数配置されている。この複数の電極パッド12は、製品形成領域23の各辺に沿って配置されている。
A plurality of
なお、各製品形成領域23は、基本的に図1及び図2に示す配線基板10と同様の構成及び平面形状になっている。配線基板10は、マルチ配線基板20の複数の製品形成領域23を個々に個片化することによって形成される。
Each
次に、半導体装置1の製造について、図6乃至図10を用いて説明する。
まず、図3に示すマルチ配線基板20を準備すると共に、図1に示す半導体チップ2及びスペーサチップ4を準備する。
Next, the manufacture of the
First, the
次に、マルチ配線基板20の各製品形成領域23において、図7(a)に示すように、マルチ配線基板20の主面に複数のコンデンサ5を実装する(図6の受動部品実装工程〈101〉)。複数のコンデンサ5は、部品搭載領域25の周囲であって、部品搭載領域24の中に実装される。コンデンサ5の実装は、これに限定されないが、導電性の接着材17として例えばペースト状の半田材をスクリーン印刷法で電極パッド13に供給し、その後、電極パッド13上に半田材を介在してコンデンサ5を配置し、その後、半田材を溶融・凝固することによって行われる。
Next, in each
次に、マルチ配線基板20の各製品形成領域23において、図7(b)に示すように、マルチ配線基板20の主面の部品搭載領域25に接着材18aを介在してスペーサチップ4を接着固定する(図6の支持体搭載工程〈102〉)。この工程において、スペーサチップ4の搭載後の高さ4hは、コンデンサ5の実装後の高さ5hよりも高くなっている。
Next, in each
次に、マルチ配線基板20の各製品形成領域23において、図8(a)に示すように、マルチ配線基板20の主面の部品搭載領域24にスペーサチップ4を介在して半導体チップ2を接着固定する(図6の能動部品搭載工程〈103〉)。半導体チップ2の接着固定は、半導体チップ2の裏面とスペーサチップ4の上面との間に接着材18bを介在して行われる。
Next, in each
この工程において、複数のコンデンサ5は、半導体チップ2と平面的に重なるようにして配置される。また、スペーサチップ4の搭載後の高さ4hがコンデンサ5の実装後の高さよりも高くなっているため、半導体チップ2はコンデンサ5から離間して搭載され、半導体チップ2がコンデンサ5と接触することはない。
In this step, the plurality of
次に、マルチ配線基板20の各製品形成領域23において、図8(b)に示すように、半導体チップ2の複数の電極パッド3と製品形成領域23の複数の電極パッド12とを複数のボンディングワイヤ6で夫々電気的に接続する(図6のワイヤボンディング工程〈104〉)。この工程において、マルチ配線基板20の各製品形成領域23にスペーサチップ4を介在して半導体チップ2が実装される。
Next, in each
ここで、実装とは、基板に電子部品が接着固定され、かつ電気的に接続された状態を言う。本参考例1の半導体チップ2は、マルチ配線基板20の主面にスペーサチップ4を挟んで接着材(18a,18b)によって接着固定され、ボンディングワイヤ6によって電気的に接続されている。また、本参考例1のコンデンサ5は、マルチ配線基板20の主面に接着材17によって接着固定され、かつ電気的に接続されている。
Here, the mounting means a state in which an electronic component is bonded and fixed to a substrate and electrically connected. The
次に、一括方式のトランスファモールディング法を使用して、図9(a)に示すように、マルチ配線基板20の主面上に、各製品形成領域23の半導体チップ2、スペーサチップ4,複数のコンデンサ5、及び複数のボンディングワイヤ6等を一括して樹脂封止する樹脂封止体7aを形成する(図6の樹脂封止工程〈105〉)。
Next, by using a batch type transfer molding method, as shown in FIG. 9A, on the main surface of the
次に、図9(b)に示すように、マルチ配線基板20の主面と反対側の裏面に各製品形成領域23に対応して複数の半田バンプ19を形成する(図6のバンプ形成工程〈106〉)。半田バンプ19の形成は、これに限定されないが、例えば、マルチ配線基板20の裏面の電極パッド15上にフラックスを供給し、その後、電極パッド15上に半田ボールを供給し、その後、半田ボールを溶融して電極パッド15と接合することによって行われる。
Next, as shown in FIG. 9B, a plurality of solder bumps 19 are formed on the back surface opposite to the main surface of the
次に、バンプ形成工程において使用したフラックスを洗浄にて除去し、その後、マルチ配線基板20の各製品形成領域23に対応して樹脂封止体7aの上面に、例えば品名、社名、品種、製造ロット番号等の識別マークを、インクジェットマーキング法、ダイレクト印刷法、レーザマーキング法等を使用して形成する。
Next, the flux used in the bump formation process is removed by cleaning, and then, for example, a product name, a company name, a product type, and a manufacture are formed on the upper surface of the resin sealing body 7a corresponding to each
次に、図9(b)に示すマルチ配線基板20及び樹脂封止体7aを、図10に示すように、各製品形成領域23に対応して複数の小片に分割する(図6の小片化工程〈107〉)。この分割は、例えば、マルチ配線基板20のスクライブライン22に沿ってマルチ配線基板20及び樹脂封止体7aをダイシングブレードでダイシングすることによって行われる。この工程により、図1及び図2に示す半導体装置1がほぼ完成する。
Next, as shown in FIG. 10, the
本参考例1の半導体装置1において、図1及び図2に示すように、半導体チップ2は、半導体チップ2よりも平面サイズが小さいスペーサチップ4を介在して配線基板10の主面上に搭載され、複数のコンデンサ5は、スペーサチップ4の周囲において、各々の全体が半導体チップ2と平面的に重なるように配線基板10の主面に実装されている。
In the
このような構成にすることにより、半導体チップ2の占有面積で複数のコンデンサ5の各々の占有面積が相殺されるため、半導体装置1のパッケージサイズ(平面サイズ)を大きくすることなく、複数のコンデンサ5を内蔵することができ、半導体装置1の小型化を実現できる。
With such a configuration, the occupied area of each of the plurality of
また、コンデンサ5は、配線基板10に直に実装されていることから、図21の検討例3と比較して、半導体チップ2の電極パッド3からコンデンサ5の電極までの導電経路が短くなるため、半導体装置1の特性改善を目的に、例えば半導体装置1に供給される電源の安定化や電源から生じるノイズの低減化を目的に多数のコンデンサ5を内蔵しても、特性改善効果を小さくすることなく、半導体装置の小型化を実現することができる。
In addition, since the
本参考例1の半導体装置1において、図1及び図2に示すように、スペーサチップ4の搭載後の高さ4hは、コンデンサ5の実装後の高さ5hよりも高くなっている。このような構成にすることにより、半導体チップ2とコンデンサ5との短絡を抑制することができるため、信頼性を確保しつつ半導体装置1の小型化を実現することができる。
In the
スペーサチップ4の搭載後の高さ4hは、接着材18aの厚さバラツキによって変化する。また、コンデンサ5の実装後の高さ5hも接着材17の厚さバラツキによって変化する。従って、スペーサチップ4の搭載後の高さ4hをコンデンサ5の実装後の高さ5hよりも確実に高くするには、コンデンサ5の厚さよりも厚いスペーサチップ4を用いることが望ましい。
The
スペーサチップ4は、半導体チップ2を配線基板10の主面10xから離間するための支持体として使用されている。スペーサチップ4としては、熱膨張係数や熱伝導率を考慮すると、半導体チップ2の基板と同一の材料からなるものを使用することが望ましい。本参考例1の半導体チップ2は、シリコン基板を主体に形成されているので、本参考例1ではシリコン基板からなるスペーサチップ4を用いている。
The
本参考例1の半導体装置1の製造では、図7(a)及び(b)に示すように、コンデンサ5よりも厚さが厚いスペーサチップ4の搭載をコンデンサ5の実装よりも後に実施している。コンデンサ5及びスペーサチップ4は、自動搭載機のコレット(ダイボンド治具)に吸引固定され、コレットの移動によって基板上に搬送される。コンデンサ5よりも厚さが厚いスペーサチップ4の搭載をコンデンサ5の実装よりも後に実施する場合は、コンデンサ5を搬送するコレットが既に搭載されたスペーサチップ4に干渉するといった不具合が発生し易くなるが、本参考例1のように、コンデンサ5よりも厚さが厚いスペーサチップ4の搭載をコンデンサ5の実装よりも後に実施する場合は、スペーサチップ4を搬送するコレットが既に実装されたコンデンサ5に干渉することはない。従って、コンデンサ5よりも厚さが厚いスペーサチップ4の搭載をコンデンサ5の実装よりも後に実施することにより、半導体装置1の製造歩留まり向上を図ることができる。
In the manufacture of the
コンデンサ5を搬送するコレットと既に搭載されたスペーサチップ4との干渉は、スペーサチップ4の平面サイズを小さくし、スペーサチップ4とコンデンサ5との間隔を広くすることによって回避できる。しかしながら、コレットとの干渉を回避するために、スペーサチップ4の平面サイズを必要以上に小さくすると、スペーサチップ4上に半導体チップ2を搭載する時の安定度が低下すると共に、ワイヤボンディング工程において、半導体チップ2の電極パッド3にボンディングワイヤ6を接続する時の圧着力によって半導体チップ2に亀裂が入り易くなる。本参考例1のように、コンデンサ5よりも厚さが厚いスペーサチップ4の搭載をコンデンサ5の実装よりも後に実施する場合は、コレットとの干渉を回避するためにスペーサチップ4の平面サイズを必要以上に小さくする必要がないため、スペーサチップ4上に半導体チップ2を搭載する時の安定度を確保できると共に、ワイヤボンディング工程において、半導体チップ2の電極パッド3にボンディングワイヤ6を接続する時の圧着力によって半導体チップ2に亀裂が入るといった不具合の発生を抑制することができる。
Interference between the collet carrying the
本参考例1の半導体装置1の製造では、一括方式のトランスファモールディング法を採用している。一括方式のトランスファモールディング方法は、個別方式のトランスファモールディング方法と比較して半導体装置の小型化に好適である。従って、一括方式のトランスファモールディング方法を採用することにより、コンデンサ5を内蔵する半導体装置1の小型化を更に実現することができる。
In the manufacture of the
半導体装置1の特性改善には、様々な容量のコンデンサ5が使用される。コンデンサ5は、容量によって厚さが異なるが、本参考例1の半導体装置1においては、実装後の高さが最も高くなるコンデンサに合わせてスペーサチップ4の厚さを選定することにより、厚さが異なるコンデンサ5であっても容易に内蔵することができる。
In order to improve the characteristics of the
ところで、コンデンサ5を内蔵する半導体装置の小型化は、配線基板上に複数のコンデンサを寄せ合って実装し、これらのコンデンサ上に半導体チップを搭載しても実現することができる。しかしながら、コンデンサは容量によって厚さが異なり、また、同じ容量のコンデンサであっても接着材の厚さバラツキによって実装後の高さが異なってしまうため、半導体チップの搭載が不安定になる。
By the way, downsizing of the semiconductor device incorporating the
これに対し、本参考例1では、1つのスペーサチップ4を支持体として使用しているため、半導体チップ2を安定して搭載することができる。
On the other hand, in this reference example 1, since one
本参考例1において、半導体チップ2は、半導体チップ2の平面サイズよりも小さいスペーサチップ4を介在して配線基板10上に搭載されているため、ワイヤボンディング時のボンディング加重によって撓み易い。半導体チップ2の撓みは、半導体チップ2の厚さ、ボンディング加重、並びにスペーサチップ4の平面サイズによって変化する。従って、スペーサチップ4の平面サイズは、半導体チップ2の厚さ及びボンディング加重を考慮して選定することが望ましい。
In this reference example 1, since the
なお、参考例1では、複数のコンデンサ5を内蔵する半導体装置1について説明したが、本発明は、1つのコンデンサ5を内蔵する半導体装置にも適用することができる。
In the reference example 1, the
また、参考例1では、受動部品としてコンデンサ5を内蔵する半導体装置について説明したが、本発明は、抵抗体、インダクタ等の面実装型受動部品を内蔵する半導体装置にも適用することができる。
In the first reference example, the semiconductor device incorporating the
また、参考例1では、複数のコンデンサ5の各々の全体が半導体チップ2と平面的に重なる例について説明したが、複数のコンデンサ5の各々の一部が半導体チップ2と平面的に重なるようにしてもよい。この場合、参考例1よりも半導体装置のパッケージサイズ(平面サイズ)が若干大きくなる。
In Reference Example 1, the example in which each of the plurality of
また、参考例1では、コンデンサ5の実装とスペーサチップ4の接着固定とを別工程で行っているが、コンデンサ5の実装とスペーサチップ4の接着固定を同一工程で行ってもよい。この場合、接着材17と接着材18aとを同じ材料のものを使用することが望ましい。ただし、基板上にコンデンサ5及びスペーサチップ4を搭載する順番は、あくまでもコンデンサ5を先に行う。
In Reference Example 1, the mounting of the
図11は、本参考例1の変形例1である半導体装置の要部模式的断面図である。
本変形例1の半導体装置1は、図11に示すように、ボンディングワイヤ6が、配線基板10の電極パッド12を一次接続(ボンディングワイヤ6の一端部と配線基板10の電極パッド12との接続)6m、半導体チップ2の電極パッド3を二次接続(ボンディングワイヤ6の他端部と半導体チップ2の電極パッド3との接続)6nとする逆ボンディング法で接続されている。このように、ボンディングワイヤ6を逆ボンディングすることにより、ボンディングワイヤ6のループ高さ(一次接続点から最頂部までの高さ)を低くすることができるため、コンデンサ5を内蔵する半導体装置1の小型化及び薄型化を実現することができる。
FIG. 11 is a schematic cross-sectional view of a main part of a semiconductor device that is a first modification of the first reference example.
In the
また、配線基板10の電極パッド12から半導体チップ2の電極パッド3の高さよりも高い位置までボンディングワイヤ6を垂直に引き上げ、その後、半導体チップ2の電極パッド3に向かってボンディングワイヤ6を引き回すことができるため、半導体チップ2の電極パッド3と配線基板10の電極パッド12との平面的な距離が短くてもワイヤボンディングを行うことができる。これにより、半導体装置1の小型化を更に実現することができる。
Further, the
図12は、本発明の実施例である半導体装置の要部模式的断面図である。
本実施例の半導体装置1は、図12に示すように、半導体チップ2の裏面が絶縁性フィルム26で覆われている。半導体チップ2は、絶縁性フィルム26を介在してスペーサチップ4の主面(上面)に接着固定されている。このように、半導体チップ2の裏面を絶縁性フィルム26で覆うことにより、配線基板10の主面10xに対して傾斜した状態で半導体チップ2が搭載されても、半導体チップ2とコンデンサ5との短絡を抑制することができるため、更に信頼性を確保しつつ半導体装置1の小型化を実現することができる。
FIG. 12 is a schematic cross-sectional view of a main part of a semiconductor device that is an embodiment of the present invention .
The
[参考例2]
本参考例2では、フェースダウンボンディングで実装される半導体チップを支持体として用いた例について説明する。
図13乃至図18は、本発明の参考例2である半導体装置に係る図であり、
図13は、半導体装置の内部構造を示す図((a)は模式的平面図,(b)は(a)のc’−c’線に沿う模式的断面図)、
図14は、図13(b)の一部を拡大した模式的断面図、
図15は、半導体装置の製造工程を示すフローチャート、
図16は、半導体装置の製造工程を示す図((a)は受動部品搭載工程を示す模式的断面図,(b)は第1の半導体チップ搭載工程を示す模式的断面図)、
図17は、半導体装置の製造工程を示す図((a)はリフロー工程を示す模式的断面図,(b)はアンダーフィル充填工程を示す模式的断面図)、
図18は、半導体装置の製造工程を示す図(第2の半導体チップ搭載工程を示す模式的断面図)である。
[Reference Example 2]
In this reference example 2, an example in which a semiconductor chip mounted by face-down bonding is used as a support will be described.
13 to 18 are diagrams related to a semiconductor device which is a reference example 2 of the present invention.
13A and 13B are diagrams illustrating an internal structure of a semiconductor device (a schematic plan view, FIG. 13B a schematic cross-sectional view taken along line c′-c ′ in FIG. 13A),
FIG. 14 is a schematic cross-sectional view enlarging a part of FIG.
FIG. 15 is a flowchart showing a manufacturing process of a semiconductor device;
FIG. 16 is a diagram showing a manufacturing process of a semiconductor device ((a) is a schematic sectional view showing a passive component mounting step, (b) is a schematic sectional view showing a first semiconductor chip mounting step),
FIG. 17 is a diagram showing a manufacturing process of a semiconductor device ((a) is a schematic cross-sectional view showing a reflow process, (b) is a schematic cross-sectional view showing an underfill filling process),
FIG. 18 is a diagram illustrating a manufacturing process of the semiconductor device (schematic cross-sectional view illustrating a second semiconductor chip mounting process).
図13((a),(b))及び図14に示すように、本参考例2の半導体装置31は、配線基板10の主面10x側に、1つの半導体チップ2及び32、並びに複数のコンデンサ5が実装され、配線基板10の主面10xと反対側の裏面10y側に、ボール状の半田バンプ19が格子状に複数配置されたBGA型パッケージ構造になっている。
As illustrated in FIGS. 13A and 13B and FIG. 14, the
半導体チップ32は、互いに反対側に位置する主面及び裏面を有し、かつ半導体チップ2の平面サイズよりも小さい平面サイズで形成されている。本参考例2の半導体チップ32は、これに限定されないが、その厚さ方向と交差する平面形状が例えば方形状になっており、半導体チップ2の平面サイズ(8.0mm×7.0mm)に対して、例えば5.0mm×5.5mmの長方形になっている。
The
半導体チップ32の主面側には集積回路が形成されている。また、半導体チップ32の主面には、半導体チップ32の各辺に沿って複数の電極パッド(ボンディングパッド)33が形成されている。
An integrated circuit is formed on the main surface side of the
半導体チップ32は、その主面が配線基板10の主面10xと向かい合う状態で、配線基板10の主面10xに突起状電極として例えば複数の半田バンプ34を介在して実装されている。
The
配線基板10の主面10xには、半導体チップ32の複数の電極パッド33に対応して複数の電極パッド14が配置されている。半導体チップ32の複数の電極パッド33と配線基板10の複数の電極パッド14との間には、夫々半田バンプ34が介在され、複数の電極パッド34と複数の電極パッド14は、夫々電気的にかつ機械的に接続されている。
On the
配線基板10の主面10xと半導体チップ32の主面との間には、半田バンプに集中する応力を緩和するため、例えば熱硬化性のエポキシ樹脂からなるアンダーフィル樹脂35が充填されている。
An
半導体チップ2は、支持体として半導体チップ32を介在して配線基板10の主面10x上に実装されている。半導体チップ2は、その裏面と半導体チップ32の裏面との間に接着材18bを介在して半導体チップ32の裏面に接着固定されている。半導体チップ2は、半導体チップ2の外周囲と半導体チップ32の外周囲との距離が半導体チップ2の各々の辺においてほぼ均一になるように、半導体チップ32の裏面に接着固定されている。
The
半導体チップ2の複数の電極パッド3は、複数のボンディングワイヤ6によって配線基板10の複数の電極パッド12と夫々電気的に接続されている。ボンディングワイヤ6の接続は、半導体チップ2の電極パッド3を一次接続6m、配線基板10の電極パッド12を二次接続6nとする正ボンディング法で行われている。
The plurality of
複数のコンデンサ5は、半導体チップ32の周囲において、半導体チップ2と平面的に重なるように配置されている。本参考例2において、複数のコンデンサ5は、各々の全体が半導体チップ2と平面的に重なる位置に配置されている。
The plurality of
半導体チップ2、半導体チップ32、複数のコンデンサ5、及び複数のボンディングワイヤ6等は、配線基板10の主面上に形成された樹脂封止体7によって樹脂封止されている。本参考例2においても、小型化に好適な一括方式のトランスファモールディング法を採用している。
The
図14に示すように、半導体チップ32の実装後の高さ(基板の主面から最頂部までの距離)32hは、コンデンサ5の実装後の高さ(基板の主面から最頂部までの距離)5hよりも高くなっている。
As shown in FIG. 14, after mounting of the height of the
次に、半導体装置31の製造について、図15乃至図18を用いて説明する。
Next, the manufacture of the
まず、図3に示すマルチ配線基板20を準備すると共に、図13に示す半導体チップ2及び32を準備する。本参考例2のマルチ配線基板20は、各製品形成領域32において、部品搭載領域25の中に複数の電極パッド14が配置されている。
First, the
次に、マルチ配線基板20の各製品形成領域23において、図16(a)に示すように、マルチ配線基板20の主面の電極パッド13上に接着材17を介在してコンデンサ5を搭載する(図15の受動部品搭載工程〈101a〉)。接着材17としては、例えばペースト状の半田材が用いられている。
Next, in each
次に、マルチ配線基板20の各製品形成領域23において、図16(b)に示すように、マルチ配線基板20の主面の部品搭載領域25に半導体チップ32を搭載する(図15の第1の能動部品搭載工程〈102a〉)。半導体チップ32は、その主面の複数の電極パッド33とマルチ配線基板20の複数の電極パッド14との間に複数の半田バンプ34が夫々介在される状態で搭載される。複数の半田バンプ34は、予め半導体チップ32の複数の電極パッド33に夫々固着されている。
Next, in each
次に、熱処理を施して接着材17及び半田バンプ34を溶融し、その後、接着材17及び半田バンプ34を凝固させる(図15のリフロー工程〈102b〉)。この工程において、図17(a)に示すように、コンデンサ5は、電極パッド13に接着材17によって電気的にかつ機械的に接続され、マルチ配線基板20の主面に実装される。また、半導体チップ32は、その複数の電極パッド33がマルチ配線基板20の複数の電極パッド14に複数の半田バンプ34によって夫々電気的にかつ機械的に接続され、マルチ配線基板20の主面に実装される。
Next, heat treatment is performed to melt the adhesive 17 and the solder bumps 34, and then the adhesive 17 and the solder bumps 34 are solidified (reflow step <102b> in FIG. 15). In this step, as shown in FIG. 17A, the
この工程において、半導体チップ32の実装後の高さ32hは、コンデンサ5の実装後の高さ5hよりも高くなっている。半導体チップ32の実装後の高さ32hは、半田バンプ34の高さや半導体チップ32の基板厚を変えることによってコンデンサ5の実装後の高さ5hよりも高くすることができる。
In this step, the
次に、マルチ配線基板20の各製品形成領域23において、図17(b)に示すように、マルチ配線基板20の主面と半導体チップ32の主面との間に、例えば熱硬化性のエポキシ系樹脂からなるアンダーフィル樹脂35を充填する(図15のアンダーフィル樹脂充填工程〈102c〉)。
Next, in each
次に、マルチ配線基板20の各製品形成領域23において、図18に示すように、マルチ配線基板20の主面の部品搭載領域24に半導体チップ32を介在して半導体チップ2を接着固定する(図15の能動部品搭載工程〈103〉)。半導体チップ2の接着固定は、半導体チップ2の裏面と半導体チップ32の裏面(上面)との間に接着材18bを介在して行われる。
Next, in each
この工程において、複数のコンデンサ5は、半導体チップ2と平面的に重なるようにして配置される。また、半導体チップ32の実装後の高さ32hがコンデンサ5の実装後の高さ5hよりも高くなっているため、半導体チップ2はコンデンサ5から離間して搭載され、半導体チップ2がコンデンサ5と接触することはない。
In this step, the plurality of
この後、前述の参考例1と同様の工程を実施することにより、図13及び図14に示す半導体装置31がほぼ完成する。
Thereafter, the same process as in Reference Example 1 is performed, whereby the
本参考例2の半導体装置1において、図13及び図14に示すように、半導体チップ2は、半導体チップ2よりも平面サイズが小さい半導体チップ32を介在して配線基板10の主面上に搭載され、複数のコンデンサ5は、半導体チップ32の周囲において、各々の全体が半導体チップ2と平面的に重なるように配線基板10の主面に実装されている。このような構成においても、前述の参考例1と同様に半導体装置31の小型化を実現できる。
In the
また、コンデンサ5は、配線基板10に直に実装されていることから、前述の参考例1と同様に、特性改善効果を小さくすることなく、半導体装置31の小型化を実現することができる。
In addition, since the
本参考例2の半導体装置1において、図13及び図14に示すように、半導体チップ32の実装後の高さ32hは、コンデンサ5の実装後の高さ5hよりも高くなっている。従って、本参考例2においても、前述の参考例1と同様に、信頼性を確保しつつ半導体装置31の小型化を実現することができる。
In the
本参考例2の半導体装置31の製造では、図16(a)及び(b)に示すように、半田バンプ34を含めた厚さがコンデンサ5の厚さよりも厚い半導体チップ32の搭載をコンデンサ5の搭載よりも後に実施している。従って、本参考例2においても、前述の参考例1と同様に、半導体装置31の製造歩留まり向上を図ることができる。
In the manufacture of the
本参考例2の半導体装置31の製造では、一括方式のトランスファモールディング法を採用している。従って、本参考例2においても、コンデンサ5を内蔵する半導体装置31の小型化を更に実現することができる。
In the manufacture of the
本参考例2において、半導体チップ32の実装後の高さ32hは、半田バンプ34の高さや半導体チップ32の基板厚を変えることによってコンデンサ5の実装後の高さ5hよりも高くすることができる。従って、本参考例2の半導体装置31においても、実装後の高さが最も高くなるコンデンサ5に合わせて半導体チップ32の実装後の高さを選定することにより、厚さが異なるコンデンサ5であっても容易に内蔵することができる。
In the second reference example, the
本参考例2の半導体装置31の製造では、図17(a)及び(b)に示すように、コンデンサ5を実装した後、マルチ配線基板20の主面と半導体チップ32の主面との間にアンダーフィル樹脂35を充填している。コンデンサ5の実装よりも先にアンダーフィル樹脂35の充填を実施した場合、アンダーフィル樹脂35の濡れ広がりによって電極パッド13がアンダーフィル樹脂35によって覆われてしまうといった不具合が発生し易くなるが、本参考例2のように、コンデンサ5を実装した後、マルチ配線基板20の主面と半導体チップ32の主面との間にアンダーフィル樹脂35を充填する場合は、アンダーフィル樹脂35が濡れ広がっても電極パッド13がアンダーフィル樹脂35によって覆われてしまうといった不具合が発生しない。従って、コンデンサ5を実装した後、マルチ配線基板20の主面と半導体チップ32の主面との間にアンダーフィル樹脂35を充填することにより、半導体装置31の製造歩留まり向上を図ることができる。
In the manufacture of the
なお、参考例2では、複数のコンデンサ5を内蔵する半導体装置31について説明したが、コンデンサ5は1つであってもよい。
In the reference example 2, the
また、参考例2では、受動部品としてコンデンサ5を内蔵する半導体装置について説明したが、抵抗体、インダクタ等の面実装型受動部品であってもよい。
In the reference example 2, the semiconductor device including the
また、参考例2では、複数のコンデンサ5の各々の全体が半導体チップ2と平面的に重なる例について説明したが、複数のコンデンサ5の各々の一部が半導体チップ2と平面的に重なるようにしてもよい。
In the reference example 2, the example in which each of the plurality of
また、参考例2では、コンデンサ5の実装と半導体チップ32の実装とを同一工程で行っているが、コンデンサ5の実装と半導体チップ32の実装とを別工程で行ってもよい。ただし、基板上にコンデンサ5及び半導体チップ32を搭載する順番は、あくまでもコンデンサ5を先に行う。
In Reference Example 2 , the mounting of the
本参考例2では、配線基板20の電極パッド14と半導体チップ32の電極パッド33とを電気的に接続する突起状電極として半田バンプ34を用いた例について説明したが、これに限定されるものではなく、例えばボールボンディング法によって形成されるスタットバンプ等を用いてもよい。
In the second reference example, the example in which the
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。 As mentioned above, the invention made by the present inventor has been specifically described based on the above embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Of course.
1…半導体装置、2…半導体チップ、3…電極パッド(ボンディングパッド)、4…スペーサチップ、5…コンデンサ、6…ボンディングワイヤ、7…樹脂封止体、10…配線基板、11…基材、12,13,14,15…電極パッド、16a,16b…保護膜、17,18a,18b…接着材、19…半田バンプ、20…マルチ配線基板、21…モールド領域(封止領域)、22…スクライブライン、23…製品形成領域、24,25…部品搭載領域、26…絶縁性フィルム、31…半導体装置、32…半導体チップ、33…電極パッド、34…半田バンプ、35…アンダーフィル樹脂。
DESCRIPTION OF
Claims (6)
第1主面、前記第1主面とは反対側の第1裏面を有し、前記第1主面が前記上面と対向するように、前記配線基板の前記上面上に第1接着材を介在して搭載された第1チップと、
第2主面、前記第2主面に形成された複数の電極パッド、および前記第2主面とは反対側の第2裏面を有し、前記第2裏面が前記第1チップの前記第1裏面と対向し、かつ前記第1チップに対してオーバーハングするように、前記第1チップの前記第1裏面に第2接着材を介在して搭載された第2チップと、
前記第2チップの前記複数の電極パッドと前記配線基板の前記複数の第1電極パッドとを夫々電気的に接続する複数のボンディングワイヤと、
第3主面、および前記第3主面とは反対側の第3裏面を有し、前記第3裏面が前記配線基板の前記上面と対向するように、前記配線基板の前記上面に、かつ前記第1チップの隣に実装された受動部品と、
前記第1及び第2チップ、前記複数のボンディングワイヤ、および前記受動部品を封止する樹脂封止体と、
を含み、
前記第2接着材は、絶縁性フィルムであり、
前記第2チップの前記第2裏面の全ては、前記第2接着材で覆われており、
前記配線基板の前記上面から前記第1チップの前記第1裏面までの距離は、前記配線基板の前記上面から前記受動部品の前記第3主面までの距離よりも大きく、
前記受動部品は、前記受動部品の一部若しくは全体が前記第2チップと平面的に重なるように、前記第2チップと前記配線基板との間に配置されていることを特徴とする半導体装置。 A wiring board having an upper surface, a plurality of first electrode pads formed on the upper surface, a lower surface opposite to the upper surface, and a plurality of second electrode pads formed on the lower surface;
The first main surface has a first back surface opposite to the first main surface, and the first adhesive is interposed on the upper surface of the wiring board so that the first main surface faces the upper surface. A first chip mounted as
A second main surface; a plurality of electrode pads formed on the second main surface; and a second back surface opposite to the second main surface, wherein the second back surface is the first chip of the first chip. A second chip mounted on the first back surface of the first chip via a second adhesive so as to face the back surface and overhang with respect to the first chip;
A plurality of bonding wires that electrically connect the plurality of electrode pads of the second chip and the plurality of first electrode pads of the wiring board, respectively;
A third main surface, and a third back surface opposite to the third main surface, wherein the third back surface is opposite to the upper surface of the wiring substrate, the upper surface of the wiring substrate, and the Passive components mounted next to the first chip;
A resin sealing body that seals the first and second chips, the plurality of bonding wires, and the passive component;
Including
The second adhesive is an insulating film,
All of the second back surface of the second chip is covered with the second adhesive,
Distance from the top surface of the wiring board to said first rear surface of the first chip is much larger than the distance from the top surface of the wiring board to said third main surface of the passive component,
The semiconductor device, wherein the passive component is disposed between the second chip and the wiring board so that a part or the whole of the passive component overlaps the second chip in a planar manner.
前記配線基板の前記上面には、複数の前記受動部品が実装されており、
前記複数の受動部品は、前記複数の受動部品の夫々の一部若しくは全体が前記第2チップと平面的に重なるように配置されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A plurality of the passive components are mounted on the upper surface of the wiring board,
The plurality of passive components are arranged such that a part or all of the plurality of passive components overlaps the second chip in a planar manner.
前記第1チップは、複数の突起状電極を介在して前記配線基板の前記上面に実装されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the first chip is mounted on the upper surface of the wiring board with a plurality of protruding electrodes interposed therebetween.
前記複数の受動部品は、厚さが異なる第1の受動部品及び第2の受動部品を含むことを特徴とする半導体装置。 The semiconductor device according to claim 2,
The plurality of passive components include a first passive component and a second passive component having different thicknesses.
前記複数の受動部品は、矩形体からなるコンデンサであることを特徴とする半導体装置。 The semiconductor device according to claim 2,
The semiconductor device, wherein the plurality of passive components are rectangular capacitors.
前記第1チップは、前記第2チップよりも小さい平面サイズで形成されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The semiconductor device according to claim 1, wherein the first chip is formed with a smaller planar size than the second chip.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005344176A JP4823662B2 (en) | 2005-11-29 | 2005-11-29 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005344176A JP4823662B2 (en) | 2005-11-29 | 2005-11-29 | Semiconductor device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011025780A Division JP2011124604A (en) | 2011-02-09 | 2011-02-09 | Method of manufacturing semiconductor device |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007150078A JP2007150078A (en) | 2007-06-14 |
JP2007150078A5 JP2007150078A5 (en) | 2009-01-22 |
JP4823662B2 true JP4823662B2 (en) | 2011-11-24 |
Family
ID=38211093
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005344176A Expired - Fee Related JP4823662B2 (en) | 2005-11-29 | 2005-11-29 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4823662B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5178028B2 (en) * | 2007-03-09 | 2013-04-10 | 三洋電機株式会社 | Manufacturing method of semiconductor device |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4228457B2 (en) * | 1999-03-15 | 2009-02-25 | ソニー株式会社 | Electronic module and electronic device |
-
2005
- 2005-11-29 JP JP2005344176A patent/JP4823662B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007150078A (en) | 2007-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3481444B2 (en) | Semiconductor device and manufacturing method thereof | |
US8076770B2 (en) | Semiconductor device including a first land on the wiring substrate and a second land on the sealing portion | |
JP3685947B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5579402B2 (en) | Semiconductor device, method for manufacturing the same, and electronic device | |
US7518250B2 (en) | Semiconductor device and a method for manufacturing of the same | |
JP5227501B2 (en) | Stack die package and method of manufacturing the same | |
JP2007123595A (en) | Semiconductor device and its mounting structure | |
KR20080083533A (en) | Power module with stacked flip-chip and method of fabricating the same power module | |
JP2008159607A (en) | Semiconductor device, and its manufacturing method | |
JP2008187109A (en) | Stacked semiconductor device and method of manufacturing the same | |
JP2002222889A (en) | Semiconductor device and method of manufacturing the same | |
KR100606295B1 (en) | Circuit module | |
JP4896010B2 (en) | Multilayer semiconductor device and manufacturing method thereof | |
TWI627689B (en) | Semiconductor device | |
JP4175138B2 (en) | Semiconductor device | |
JP3569585B2 (en) | Semiconductor device | |
JP2007214238A (en) | Semiconductor device and its manufacturing method | |
JP4602223B2 (en) | Semiconductor device and semiconductor package using the same | |
JP4823662B2 (en) | Semiconductor device | |
JP2011023709A (en) | Semiconductor device and method of manufacturing the same | |
JP2008017540A (en) | Microminiature power converter | |
JP2011124604A (en) | Method of manufacturing semiconductor device | |
JP2013157433A (en) | Semiconductor device | |
TWI837585B (en) | Semiconductor device and method of manufacturing semiconductor device | |
TW200849513A (en) | Leadframe array with riveted heat sinks |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081127 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081127 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100511 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101214 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110412 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110526 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110906 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110907 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140916 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |