JP4821747B2

JP4821747B2 - Numerical control apparatus and numerical control program

Info

Publication number: JP4821747B2
Application number: JP2007245715A
Authority: JP
Inventors: 辰実杉原
Original assignee: Brother Industries Ltd
Current assignee: Brother Industries Ltd
Priority date: 2007-09-21
Filing date: 2007-09-21
Publication date: 2011-11-24
Anticipated expiration: 2027-09-21
Also published as: JP2009075953A

Description

本発明は、複数の制御基板にそれぞれ設けられた複数のＣＰＵおよびこれら複数のＣＰＵが共通にアクセス可能な共通ＲＡＭを備えた数値制御装置および数値制御プログラムに関する。 The present invention relates to a numerical control device and a numerical control program provided with a plurality of CPUs respectively provided on a plurality of control boards, and a common RAM that can be commonly accessed by the plurality of CPUs.

この種の数値制御装置は、例えば制御機能ごとに複数のＣＰＵを備え、これら複数のＣＰＵがそれぞれ異なる複数の制御基板に実装された構成となっている。
例えば特許文献１には、図９に示すように、工作機械の動作を制御する数値制御装置１０１において、工作機械の動作全体の制御を司るマスターＣＰＵ１０２、ワーク加工の制御を司るスレーブＣＰＵ１０３および自動工具交換の制御を司る自動工具交換ＣＰＵ１０４を備えた構成が開示されている。 This type of numerical control device includes, for example, a plurality of CPUs for each control function, and the plurality of CPUs are mounted on different control boards.
For example, in Patent Document 1, as shown in FIG. 9, in a numerical control apparatus 101 that controls the operation of a machine tool, a master CPU 102 that controls the overall operation of the machine tool, a slave CPU 103 that controls work machining, and an automatic tool A configuration including an automatic tool change CPU 104 that controls change is disclosed.

これらＣＰＵ１０２〜１０４には、制御実行中のデータなどを一時的に記憶するためのＲＡＭ１０５〜１０８、制御プログラムなどが格納されたＲＯＭ１０９〜１１１、各種モータ、各種入出力装置などがそれぞれ接続されている。
また、マスターＣＰＵ１０２およびスレーブＣＰＵ１０３には、これらＣＰＵ１０２，１０３が共通にアクセス可能な共通ＲＡＭ１１２が接続されており、マスターＣＰＵ１０２および自動工具交換ＣＰＵ１０４には、これらＣＰＵ１０２，１０４が共通にアクセス可能な共通ＲＡＭ１１３が接続されている。これら共通ＲＡＭ１１２，１１３には、ソフトウェア制御で使用するフラグ、画面情報、工作機械の動作情報、アラーム履歴、機械状態（工作機械の動作状態）などが記憶される。
特開２００１−１０５２６５号公報 These CPUs 102 to 104 are connected to RAMs 105 to 108 for temporarily storing control execution data, ROMs 109 to 111 for storing control programs, various motors, various input / output devices, and the like. .
The master CPU 102 and the slave CPU 103 are connected to a common RAM 112 that can be commonly accessed by the CPUs 102 and 103, and the master CPU 102 and the automatic tool change CPU 104 are commonly accessed by a common RAM 113 that can be accessed by the CPUs 102 and 104. Is connected. These common RAMs 112 and 113 store flags used in software control, screen information, machine tool operation information, alarm history, machine state (machine tool operation state), and the like.
JP 2001-105265 A

複数の制御基板からなる数値制御装置において、制御基板が故障した場合には、当該故障した制御基板ごと交換することが行われている。ところが、上記のような共通ＲＡＭ１１２，１１３を有する制御基板が故障した場合には、工作機械の制御が不能となるばかりでなく、これら共通ＲＡＭ１１２，１１３にアクセスすることも不能となることから、当該共通ＲＡＭ１１２，１１３に記憶されている情報をバックアップすることができない。そのため、故障した制御基板を交換した後には、各種情報を手入力するなどして再設定や再調整をしなければならず、故障復旧のための操作に手間と時間がかかる。 In a numerical control device composed of a plurality of control boards, when a control board fails, the failed control board is replaced. However, when the control board having the common RAM 112 and 113 as described above fails, not only the machine tool can be controlled but also the common RAM 112 and 113 cannot be accessed. Information stored in the common RAMs 112 and 113 cannot be backed up. For this reason, after replacing the failed control board, resetting and readjustment must be performed by manually inputting various information, and it takes time and effort to perform the operation for failure recovery.

本発明は、上記した事情に鑑みてなされたものであり、その目的は、複数のＣＰＵが共通にアクセス可能な共通ＲＡＭを有する制御基板が故障したとしても、当該故障した制御基板を交換後において、故障復旧のための操作性を向上することができる数値制御装置および数値制御プログラムを提供することにある。 The present invention has been made in view of the above-described circumstances. The purpose of the present invention is to replace a faulty control board after replacing the faulty control board having a common RAM that can be accessed by a plurality of CPUs in common. Another object of the present invention is to provide a numerical control device and a numerical control program that can improve operability for failure recovery.

本発明の数値制御装置は、複数の制御基板と、前記複数の制御基板にそれぞれ設けられた複数のＣＰＵと、前記複数の制御基板の少なくとも何れか１つに設けられ前記複数のＣＰＵが共通にアクセス可能な共通ＲＡＭと、前記共通ＲＡＭを有する制御基板とは別の制御基板であって、外部との入出力制御を司る入出力用制御基板に着脱可能に設けられた記憶手段と、前記共通ＲＡＭを有する制御基板および前記入出力用制御基板とは別の制御基板に備えられ、少なくとも前記入出力用制御基板のＣＰＵがアクセス可能なメモリカードと、前記共通ＲＡＭを有する制御基板の故障を検出する故障検出手段とを備え、前記故障検出手段により前記共通ＲＡＭを有する制御基板の故障が検出されると、前記入出力用制御基板のＣＰＵは、前記メモリカードに保存されている情報を前記記憶手段に転送し記憶させるとともに、前記共通ＲＡＭに異常が発生している場合には当該共通ＲＡＭに記憶されている情報を前記記憶手段に転送せず、前記共通ＲＡＭに異常が発生していない場合には当該共通ＲＡＭに記憶されている情報を前記記憶手段に転送し記憶させることに特徴を有する（請求項１の発明）。 The numerical control device according to the present invention includes a plurality of control boards, a plurality of CPUs provided on each of the plurality of control boards, and a plurality of CPUs provided on at least one of the plurality of control boards. A common RAM that is accessible, and a control board that is separate from the control board having the common RAM, the storage means being detachably provided on an input / output control board that controls input / output with the outside, and the common A control board having a RAM and a control board different from the input / output control board are provided, and at least a memory card accessible to the CPU of the input / output control board and a failure of the control board having the common RAM are detected. and a failure detecting means for, when the failure of the control substrate having the common RAM is detected by the failure detecting means, CPU of the input-output control board, said memory The information stored in the memory is transferred to and stored in the storage means, and when an abnormality has occurred in the common RAM, the information stored in the common RAM is not transferred to the storage means, In the case where no abnormality has occurred in the common RAM, the information stored in the common RAM is transferred to and stored in the storage means (invention of claim 1).

また、前記共通ＲＡＭは、前記共通ＲＡＭを有する制御基板のＣＰＵおよび前記入出力用制御基板のＣＰＵが共通にアクセス可能な第１の共通ＲＡＭと、前記共通ＲＡＭを有する制御基板のＣＰＵおよび前記入出力用制御基板とは別の制御基板のＣＰＵが共通にアクセス可能な第２の共通ＲＡＭとから構成し、前記第１の共通ＲＡＭおよび前記第２の共通ＲＡＭを有する制御基板のＣＰＵは、前記故障検出手段として前記第２の共通ＲＡＭの故障を検出可能に構成することが好ましい（請求項２の発明）。 Further, the common RAM, the common RAM CPU and the input-output control board CPU of the control board with the common accessible first common RAM, CPU and the entering of the control substrate having the common RAM The CPU of the control board having the first common RAM and the second common RAM includes the second common RAM that can be commonly accessed by the CPU of the control board different from the output control board. It is preferable that the failure detection means is configured to be able to detect a failure of the second common RAM (invention of claim 2 ).

また、前記共通ＲＡＭを有する制御基板のＣＰＵが故障した場合は、前記共通ＲＡＭを有する制御基板とは別の制御基板のＣＰＵが、前記故障検出手段として機能するように構成することが好ましい（請求項３の発明）。 In addition, when the CPU of the control board having the common RAM fails, it is preferable that the CPU of the control board different from the control board having the common RAM functions as the failure detection means. Item 3 ).

また、前記共通ＲＡＭに記憶される情報は工作機械を作動させるための情報とすることが好ましい（請求項４の発明）。
また、前記記憶手段に記憶された情報は前記共通ＲＡＭに転送可能に構成することが好ましい（請求項５の発明）。 The information stored in the common RAM is preferably information for operating a machine tool (invention of claim 4 ).
The information stored in the storage means is preferably configured to be transferable to the common RAM (invention of claim 5 ).

本発明の数値制御プログラムは、複数の制御基板と、前記複数の制御基板にそれぞれ設けられた複数のＣＰＵと、前記複数の制御基板の少なくとも何れか１つに設けられ前記複数のＣＰＵが共通にアクセス可能な共通ＲＡＭと、前記共通ＲＡＭを有する制御基板とは別の制御基板であって、外部との入出力制御を司る入出力用制御基板に着脱可能に設けられた記憶手段と、前記共通ＲＡＭを有する制御基板および前記入出力用制御基板とは別の制御基板に備えられ、少なくとも前記入出力用制御基板のＣＰＵがアクセス可能なメモリカードと、を備えた数値制御装置に用いられる数値制御プログラムであって、前記共通ＲＡＭを有する制御基板の故障を検出する故障検出ステップと、前記故障検出ステップにより前記共通ＲＡＭを有する制御基板の故障が検出されると、前記メモリカードに保存されている情報を前記記憶手段に転送し記憶させるとともに、前記共通ＲＡＭに異常が発生している場合には当該共通ＲＡＭに記憶されている情報を前記記憶手段に転送せず、前記共通ＲＡＭに異常が発生していない場合には当該共通ＲＡＭに記憶されている情報を前記記憶手段に転送し記憶させる転送記憶ステップとを備えてなることに特徴を有する（請求項６の発明）。 The numerical control program of the present invention includes a plurality of control boards, a plurality of CPUs provided on each of the plurality of control boards, and a plurality of CPUs provided on at least one of the plurality of control boards. A common RAM that is accessible, and a control board that is separate from the control board having the common RAM, the storage means being detachably provided on an input / output control board that controls input / output with the outside, and the common A numerical control used in a numerical control device comprising a control board having a RAM and a control board separate from the input / output control board and having a memory card accessible by at least the CPU of the input / output control board A failure detection step for detecting a failure of a control board having the common RAM, and a control having the common RAM by the failure detection step When a failure of the plate is detected, causes transfers stored in the storage means the information stored in the memory card, when an abnormality in the common RAM is generated is stored in the common RAM A transfer storage step of not transferring information to the storage means and transferring the information stored in the common RAM to the storage means when no abnormality has occurred in the common RAM. (Invention of claim 6 )

本発明によれば、複数のＣＰＵが共通にアクセス可能な共通ＲＡＭを有する制御基板の故障が検出されると、当該共通ＲＡＭに記憶されている情報が、故障した制御基板（共通ＲＡＭを有する制御基板）とは別の制御基板に設けられた記憶手段に転送され記憶される。
これにより、共通ＲＡＭを有する制御基板が故障したとしても、当該故障した制御基板を交換後に、記憶手段に記憶されている情報を利用して再設定や再調整を行うことができ、故障復旧のための操作性を向上することができる。 According to the present invention, when a failure of a control board having a common RAM that can be commonly accessed by a plurality of CPUs is detected, the information stored in the common RAM is converted into a failed control board (a control board having a common RAM). The data is transferred to and stored in storage means provided on a control board different from the board.
As a result, even if the control board having the common RAM fails, after the failed control board is replaced, the information stored in the storage means can be used for resetting and readjustment. Therefore, the operability can be improved.

以下、本発明の一実施形態について図１ないし図８を参照しながら説明する。
図１は、例えば工作機械（図示せず）の動作を制御する数値制御装置１の基板構成を示すブロック図である。数値制御装置１は、ＮＣ基板（数値制御基板）２と、ＳＶＩＦ基板（サーボインターフェース基板）３と、ローカル基板（入出力用制御基板）４とを備えて構成されている。これらＮＣ基板２，ＳＶＩＦ基板３，ローカル基板４は何れも制御基板に相当する。ＮＣ基板２には、工作機械の動作全体の制御を司るメインＣＰＵ５（故障検出手段に相当）が設けられ、ＳＶＩＦ基板３には、ワーク加工の制御を司るスレーブＣＰＵ６（故障検出手段に相当）が設けられ、ローカル基板４には、ファイル転送、通信、画面表示など外部との入出力制御を司るローカルＣＰＵ７（故障検出手段に相当）が設けられている。これらＮＣ基板２，ＳＶＩＦ基板３，ローカル基板４は、図２に示すように、コネクタ４ａなどを介して互いに接続されるようになっている。 Hereinafter, an embodiment of the present invention will be described with reference to FIGS.
FIG. 1 is a block diagram showing a substrate configuration of a numerical controller 1 that controls the operation of a machine tool (not shown), for example. The numerical controller 1 includes an NC substrate (numerical control substrate) 2, an SVIF substrate (servo interface substrate) 3, and a local substrate (input / output control substrate) 4. These NC board 2, SVIF board 3, and local board 4 all correspond to control boards. The NC board 2 is provided with a main CPU 5 (corresponding to the failure detection means) that controls the overall operation of the machine tool, and the SVIF board 3 has a slave CPU 6 (corresponding to the failure detection means) that controls the workpiece processing. The local board 4 is provided with a local CPU 7 (corresponding to a failure detection unit) that controls external input / output control such as file transfer, communication, and screen display. These NC board 2, SVIF board 3, and local board 4 are connected to each other via a connector 4a as shown in FIG.

ＮＣ基板２には、メインＣＰＵ５を中心として、メインＲＯＭ８、メインＲＡＭ９、第１の共通ＲＡＭに相当するメイン−ローカル共通ＲＡＭ１０および第２の共通ＲＡＭに相当するメイン−スレーブ共通ＤＲＡＭ（Dynamic ＲＡＭ）１１が備えられている。メインＣＰＵ５は、メインＲＯＭ８に格納されている工作機械制御用のソフトウェア（数値制御プログラム）をメインＲＡＭ９にアクセス（参照や書き込み）しながら実行することにより、工作機械の動作全般を制御するようになっている。 The NC board 2 has a main CPU 5, a main ROM 8, a main RAM 9, a main-local common RAM 10 corresponding to a first common RAM, and a main-slave common DRAM (Dynamic RAM) 11 corresponding to a second common RAM. Is provided. The main CPU 5 controls the overall operation of the machine tool by executing the machine tool control software (numerical control program) stored in the main ROM 8 while accessing (referring to or writing to) the main RAM 9. ing.

メイン−ローカル共通ＲＡＭ１０は、メイン−ローカル共通ＳＲＡＭ（Static ＲＡＭ）１２と、メイン−ローカル共通ＤＲＡＭ（Dynamic ＲＡＭ）１３とから構成されている。これらメイン−ローカル共通ＳＲＡＭ１２およびメイン−ローカル共通ＤＲＡＭ１３には、メインＣＰＵ５およびローカルＣＰＵ７が接続されており、これらメインＣＰＵ５，ローカルＣＰＵ７が共通にアクセス可能となっている。 The main-local common RAM 10 includes a main-local common SRAM (Static RAM) 12 and a main-local common DRAM (Dynamic RAM) 13. The main CPU 5 and the local CPU 7 are connected to the main-local common SRAM 12 and the main-local common DRAM 13 so that the main CPU 5 and the local CPU 7 can be accessed in common.

メイン−ローカル共通ＤＲＡＭ１３には、工作機械を作動させるための情報として、数値制御装置１が制御実行中に使用する情報（例えばソフトウェア制御で使用するフラグ（後述のフラグ１，２など）、画面情報、工作機械の動作情報など）が格納されるようになっている。このメイン−ローカル共通ＤＲＡＭ１３に格納された情報は、数値制御装置１の電源がオフされると消去されるようになっている。 In the main-local common DRAM 13, as information for operating the machine tool, information used by the numerical control device 1 during execution of control (for example, flags used for software control (flags 1 and 2 described later), screen information) , Machine tool operation information, etc.) are stored. The information stored in the main-local common DRAM 13 is erased when the power of the numerical controller 1 is turned off.

メイン−ローカル共通ＳＲＡＭ１２には、高速に動作する特性および電力供給のある間は情報を保持する特性を有したＳＰＲＡＭ（ソフトプロテクトＲＡＭ）領域と高速に動作する特性を有したＮＰＲＡＭ（ノンプロテクトＲＡＭ）領域とが設けられている。
ＳＰＲＡＭ領域には、工作機械を作動させるための情報として、保存する必要がある情報（アラーム履歴や機械状態（工作機械の動作状態）など）が格納されるようになっており、このＳＰＲＡＭ領域に格納された情報は、数値制御装置１の電源がオフされても、電池（図示せず）からの電力供給により保持されるようになっている。また、ＮＰＲＡＭ領域には、工作機械を作動させるための情報として、高頻度または高速でアクセスを行う必要がある情報（例えばユーザパラメータ、機械パラメータなど）が格納されるようになっている。 The main-local common SRAM 12 includes an SPRAM (soft protect RAM) area having characteristics of operating at high speed and retaining information during power supply, and an NPRAM (non-protect RAM) having characteristics of operating at high speed. And an area.
The SPRAM area stores information (alarm history, machine status (machine tool operating status), etc.) that needs to be stored as information for operating the machine tool. The stored information is held by power supply from a battery (not shown) even when the power of the numerical controller 1 is turned off. In the NPRAM area, information (for example, user parameters, machine parameters, etc.) that needs to be accessed with high frequency or high speed is stored as information for operating the machine tool.

ここで、機械パラメータは、工作機械の特性を示すものであり、具体的には、工作機械の稼動領域、主軸の最高回転数、ボールネジの長さ、工具交換に関するタイムアウト時間、工作機械ごとに生じるガタを補正するためのデータなど約２０００種程度のパラメータを設定可能となっている。この機械パラメータは、工作機械特有に定まるものであり、その設定内容は変更できないようになっている。ユーザパラメータは、ユーザにより設定可能となっており、具体的には、復旧パラメータ（後述する自動データ復旧を可能な状態とするか否かを設定するパラメータ）、表示灯の点灯条件、使用する数値制御プログラムの番号、座標の表示形態（例えばＺ軸の表示において工具長を加味するか否か）など約１０００種程度のパラメータを設定可能となっている。 Here, the machine parameter indicates the characteristics of the machine tool. Specifically, the machine parameter is generated for each machine tool operating area, the maximum number of revolutions of the spindle, the length of the ball screw, the time-out time for tool change, and the machine tool. About 2000 kinds of parameters such as data for correcting play can be set. This machine parameter is determined peculiar to the machine tool, and the setting contents cannot be changed. The user parameters can be set by the user. Specifically, the recovery parameters (parameters for setting whether or not automatic data recovery described later is enabled), indicator lighting conditions, and numerical values to be used About 1000 types of parameters such as the control program number and coordinate display form (for example, whether or not the tool length is taken into account in the Z-axis display) can be set.

メイン−スレーブ共通ＤＲＡＭ１１には、メインＣＰＵ５およびスレーブＣＰＵ６が接続されており、これらメインＣＰＵ５およびスレーブＣＰＵ６が共通にアクセス可能となっている。このメイン−スレーブ共通ＤＲＡＭ１１には、工作機械を作動させるための情報として、数値制御装置１が制御実行中に使用する情報（後述のフラグ３，４など）が格納されるようになっている。なお、このメイン−スレーブ共通ＤＲＡＭ１１には、スレーブＲＯＭ１４が接続されており、スレーブＣＰＵ６は、当該スレーブＲＯＭ１４を介してメイン−スレーブ共通ＤＲＡＭ１１にアクセス可能となっている。 A main CPU 5 and a slave CPU 6 are connected to the main-slave common DRAM 11, and the main CPU 5 and the slave CPU 6 can be accessed in common. The main-slave common DRAM 11 stores information (such as flags 3 and 4 described later) used by the numerical control device 1 during control execution as information for operating the machine tool. A slave ROM 14 is connected to the main-slave common DRAM 11, and the slave CPU 6 can access the main-slave common DRAM 11 via the slave ROM 14.

ＳＶＩＦ基板３には、メモリカード１５およびスレーブＲＡＭ１６が備えられている。メモリカード１５には、ローカルＣＰＵ７が接続されており、当該ローカルＣＰＵ７がメモリカード１５にアクセス可能となっている。なお、このメモリカード１５は、ローカルＣＰＵ７，メイン−ローカル共通ＲＡＭ１０を介してメインＣＰＵ５にも接続されており、当該メインＣＰＵ５がアクセス可能となっている。即ち、本実施形態では、メモリカード１５は、メインＣＰＵ５およびローカルＣＰＵ７が共通にアクセス可能な共通ＲＡＭとしても機能するようになっている。スレーブＲＡＭ１６には、スレーブＣＰＵ６が接続されており、当該スレーブＣＰＵ６がアクセス可能となっている。 The SVIF board 3 is provided with a memory card 15 and a slave RAM 16. A local CPU 7 is connected to the memory card 15, and the local CPU 7 can access the memory card 15. The memory card 15 is also connected to the main CPU 5 via the local CPU 7 and the main-local common RAM 10, and the main CPU 5 is accessible. That is, in this embodiment, the memory card 15 functions as a common RAM that can be accessed in common by the main CPU 5 and the local CPU 7. A slave CPU 6 is connected to the slave RAM 16, and the slave CPU 6 is accessible.

スレーブＣＰＵ６には、Ｘ軸モータ１７、Ｙ軸モータ１８、Ｚ軸モータ１９および主軸モータ２０が接続されている。スレーブＣＰＵ６は、これらＸ軸モータ１７，Ｙ軸モータ１８，Ｚ軸モータ１９，主軸モータ２０の駆動を制御することにより、ワーク（被加工物）が取り付けられるワークテーブル（図示せず）をＸ−Ｙ方向（水平方向）およびＺ方向（上下方向）に移動させ、所定の工具による加工動作を実行するようになっている。 An X-axis motor 17, a Y-axis motor 18, a Z-axis motor 19, and a main shaft motor 20 are connected to the slave CPU 6. The slave CPU 6 controls the driving of the X-axis motor 17, Y-axis motor 18, Z-axis motor 19, and main shaft motor 20, so that a work table (not shown) to which a work (workpiece) is attached is X−. It is moved in the Y direction (horizontal direction) and the Z direction (vertical direction), and a machining operation with a predetermined tool is executed.

メモリカード１５には、ファイル転送、通信、画面表示など外部との入出力制御のためのプログラムと、ユーザパラメータ、機械パラメータ、ワークカウント数（工作機械で加工したワークの数）、工具に関するデータ（工具長、工具径、工具の予測寿命と現在値）など各種情報とが保存される。 The memory card 15 includes a program for external input / output control such as file transfer, communication, and screen display, user parameters, machine parameters, workpiece count (the number of workpieces machined by a machine tool), and tool data ( Various information such as the tool length, tool diameter, tool expected life and current value) is stored.

ローカル基板４には、ローカルＲＡＭ２３が備えられている。ローカルＲＡＭ２３には、ローカルＣＰＵ７が接続されており、当該ローカルＣＰＵ７がアクセス可能となっている。ローカルＣＰＵ７には、各種情報を入力するためのキーボード２４、各種情報（アラーム情報、入力情報、動作情報など）を表示するためのＣＲＴ２５および各種情報の通信を行うためのシリアルインターフェース２６が接続されている。また、ローカル基板４（メイン−ローカル共通ＲＡＭ１０を有する制御基板とは別の制御基板に相当）には、ＵＳＢ端子（図示せず）を介してＵＳＢ２７（記憶手段に相当）が着脱可能に構成されている。このＵＳＢ２７は、ローカルＣＰＵ７に接続されるようになっており、当該ローカルＣＰＵ７は、ＵＳＢ２７への各種情報の読み書きが可能となっている。 The local board 4 is provided with a local RAM 23. A local CPU 7 is connected to the local RAM 23, and the local CPU 7 is accessible. Connected to the local CPU 7 are a keyboard 24 for inputting various information, a CRT 25 for displaying various information (alarm information, input information, operation information, etc.), and a serial interface 26 for communicating various information. Yes. The local board 4 (corresponding to a control board different from the control board having the main-local common RAM 10) is configured such that a USB 27 (corresponding to storage means) is detachable via a USB terminal (not shown). ing. The USB 27 is connected to the local CPU 7, and the local CPU 7 can read and write various information to the USB 27.

次に、本実施形態の作用について図３ないし図８を参照しながら説明する。ここでは、ＮＣ基板２に異常が生じ、工作機械に電源が投入されても当該工作機械を起動できない場合（例えばＮＣ基板２が故障した場合、ＮＣ基板２上の各種情報が壊れている場合、ソフトウェアのバージョンが異なり整合性が取れない場合など）について説明する。この場合、数値制御装置１は、ＮＣ基板２のエラーチェック処理（故障検出処理）を実行するとともに、当該エラーチェック処理の結果に応じてバックアップ処理を実行する。図３ないし図７は、その処理内容を示すフローチャートである。 Next, the operation of the present embodiment will be described with reference to FIGS. Here, when an abnormality occurs in the NC board 2 and the machine tool cannot be started even when the machine tool is turned on (for example, when the NC board 2 fails, various information on the NC board 2 is broken, Explain the case where the software version is different and the consistency is not achieved. In this case, the numerical controller 1 executes an error check process (failure detection process) for the NC board 2 and also executes a backup process according to the result of the error check process. 3 to 7 are flowcharts showing the processing contents.

図３に示すように、数値制御装置１は、この処理を開始すると、クリア処理（ステップＳ１）を実行する。このクリア処理では、数値制御装置１は、メイン−ローカル共通ＤＲＡＭ１３のフラグ１，２を０クリア（「０」を書き込み）するとともに、メイン−スレーブ共通ＤＲＡＭ１１のフラグ３，４を０クリアする。続いて、数値制御装置１は、エラーチェック処理として、
（１）メインＲＯＭ／ＲＡＭチェック（ステップＳ２）
（２）スレーブＲＯＭ／ＲＡＭチェック（ステップＳ３）
（３）共有ＲＡＭチェック（ステップＳ４）
を順に実行する。
ここで、これらステップＳ２〜Ｓ４の処理内容について図４ないし図６を参照しながら説明する。 As shown in FIG. 3, the numerical control apparatus 1 executes a clear process (step S1) when this process is started. In this clear process, the numerical controller 1 clears the flags 1 and 2 of the main-local common DRAM 13 to 0 (writes “0”) and clears the flags 3 and 4 of the main-slave common DRAM 11 to 0. Subsequently, the numerical controller 1 performs error check processing as follows.
(1) Main ROM / RAM check (step S2)
(2) Slave ROM / RAM check (step S3)
(3) Shared RAM check (step S4)
Are executed in order.
Here, the processing content of these steps S2 to S4 will be described with reference to FIGS.

（１）メインＲＯＭ／ＲＡＭチェック
図４に示すように、このメインＲＯＭ／ＲＡＭチェックでは、メインＣＰＵ５が実行するメインチェック処理（メインＲＯＭ８およびメインＲＡＭ９のエラーチェック）と、ローカルＣＰＵ７が実行するバックアップ処理とが並列的に実行される。 (1) Main ROM / RAM Check As shown in FIG. 4, in this main ROM / RAM check, a main check process executed by the main CPU 5 (error check of the main ROM 8 and main RAM 9) and a backup process executed by the local CPU 7 Are executed in parallel.

まず、メインチェック処理について説明する。
メインＣＰＵ５は、メインＲＯＭ８のエラーチェック（メインＲＯＭ８が正常か否か）を行う（ステップＳ１１）。メインＲＯＭ８が異常である場合（ステップＳ１１：ＮＯ）、メインＣＰＵ５は、ステップＳ１２に移行して、フラグ１にメインＲＯＭ８が異常であることを示す「１」を書き込み、このメインチェック処理を終了する。一方、メインＲＯＭ８が正常である場合（ステップＳ１１：ＹＥＳ）、メインＣＰＵ５は、ステップＳ１３に移行して、メインＲＡＭ９のエラーチェック（メインＲＡＭ９が正常か否か）を行う。 First, the main check process will be described.
The main CPU 5 performs an error check of the main ROM 8 (whether the main ROM 8 is normal) (step S11). When the main ROM 8 is abnormal (step S11: NO), the main CPU 5 proceeds to step S12, writes “1” indicating that the main ROM 8 is abnormal to the flag 1, and ends this main check process. . On the other hand, if the main ROM 8 is normal (step S11: YES), the main CPU 5 proceeds to step S13 and performs an error check of the main RAM 9 (whether the main RAM 9 is normal).

メインＲＡＭ９が異常である場合（ステップＳ１３：ＮＯ）、メインＣＰＵ５は、ステップＳ１４に移行して、フラグ１にメインＲＡＭ９が異常であることを示す「２」を書き込み、このメインチェック処理を終了する。一方、メインＲＡＭ９が正常である場合（ステップＳ１３：ＹＥＳ）、メインＣＰＵ５は、ステップＳ１５に移行して、フラグ２にメインチェックが正常終了したこと（メインＲＡＭ９、メインＲＯＭ８ともに正常であること）を示す「１」を書き込み、このメインチェック処理を終了する。 If the main RAM 9 is abnormal (step S13: NO), the main CPU 5 proceeds to step S14, writes "2" indicating that the main RAM 9 is abnormal in the flag 1, and ends this main check process. . On the other hand, if the main RAM 9 is normal (step S13: YES), the main CPU 5 moves to step S15 and indicates that the main check is completed normally in the flag 2 (both the main RAM 9 and the main ROM 8 are normal). “1” shown is written, and this main check process is terminated.

次に、バックアップ処理について説明する。
ローカルＣＰＵ７は、タイムアウトカウンタの初期化を実行すると（ステップＳ２１）、ステップＳ２２に移行して、メインＣＰＵ５によるメインチェック処理の完了待ち状態となる。このとき、ローカルＣＰＵ７は、メインチェック完了後のフラグ２に「１」が書き込まれているか否かを判断する。フラグ２に「１」が書き込まれている場合（ステップＳ２２：ＹＥＳ）、ローカルＣＰＵ７は、このメインＲＯＭ／ＲＡＭチェックを正常終了する。一方、フラグ２に「１」が書き込まれていない場合（ステップＳ２２：ＮＯ）、ローカルＣＰＵ７は、ステップＳ２３に移行して、フラグ１に「０」以外の値が書き込まれているか否か、即ち、メインＲＡＭ９またはメインＲＯＭ８に異常が発生しているか否かを判断する。 Next, backup processing will be described.
When the local CPU 7 initializes the timeout counter (step S21), the local CPU 7 proceeds to step S22 and waits for completion of the main check process by the main CPU 5. At this time, the local CPU 7 determines whether or not “1” is written in the flag 2 after completion of the main check. When “1” is written in the flag 2 (step S22: YES), the local CPU 7 normally ends the main ROM / RAM check. On the other hand, when “1” is not written in the flag 2 (step S22: NO), the local CPU 7 proceeds to step S23 to determine whether or not a value other than “0” is written in the flag 1. Then, it is determined whether or not an abnormality has occurred in the main RAM 9 or the main ROM 8.

フラグ１に「０」以外の値が書き込まれている場合（ステップＳ２３：ＹＥＳ）、ローカルＣＰＵ７は、ステップＳ２４に移行して、アラーム／バックアップ処理を実行する。このアラーム／バックアップ処理の内容については後述する。一方、フラグ１に「０」が書き込まれている場合（ステップＳ２３：ＮＯ）、ローカルＣＰＵ７は、ステップＳ２５に移行して、１秒間待ち状態となるとともに、タイムアウトカウンタを１増加させる。そして、ステップＳ２６に移行して、タイムアウトカウンタが１０以上であるか否かを判断する。 When a value other than “0” is written in the flag 1 (step S23: YES), the local CPU 7 proceeds to step S24 and executes an alarm / backup process. The contents of this alarm / backup process will be described later. On the other hand, when “0” is written in the flag 1 (step S23: NO), the local CPU 7 proceeds to step S25, enters a waiting state for one second, and increments the timeout counter by one. And it transfers to step S26 and it is judged whether a timeout counter is 10 or more.

タイムアウトカウンタが１０未満である場合（ステップＳ２６：ＮＯ）、ローカルＣＰＵ７は、ステップＳ２２に戻り、再びメインチェック処理の完了待ち状態となるとともに、メインチェック完了後のフラグ２に「１」が書き込まれているか否かを判断する。一方、タイムアウトカウンタが１０以上である場合（ステップＳ２６：ＹＥＳ）、ローカルＣＰＵ７は、ステップＳ２７に移行して、フラグ１にメイン立ち上げできない旨を示す「３」を書き込む。そして、ステップＳ２４に移行して、アラーム／バックアップ処理（後述）を実行する。 If the time-out counter is less than 10 (step S26: NO), the local CPU 7 returns to step S22, again enters the state of waiting for the completion of the main check process, and “1” is written in the flag 2 after the completion of the main check. Judge whether or not. On the other hand, if the timeout counter is 10 or more (step S26: YES), the local CPU 7 proceeds to step S27 and writes “3” indicating that the main cannot be started up in the flag 1. Then, the process proceeds to step S24, and an alarm / backup process (described later) is executed.

（２）スレーブＲＯＭ／ＲＡＭチェック
図５に示すように、このスレーブＲＯＭ／ＲＡＭチェックでは、スレーブＣＰＵ６が実行するスレーブチェック処理（スレーブＲＯＭ１４、スレーブＲＡＭ１６およびメイン−スレーブ共通ＤＲＡＭ１１のエラーチェック）と、メインＣＰＵ５が実行するバックアップ処理とが並列的に実行される。 (2) Slave ROM / RAM Check As shown in FIG. 5, in this slave ROM / RAM check, a slave check process (error check of the slave ROM 14, the slave RAM 16 and the main-slave common DRAM 11) executed by the slave CPU 6 is performed. The backup process executed by the CPU 5 is executed in parallel.

まず、スレーブチェック処理について説明する。
スレーブＣＰＵ６は、スレーブＲＯＭ１４のエラーチェック（スレーブＲＯＭ１４が正常か否か）を行う（ステップＳ３１）。スレーブＲＯＭ１４が異常である場合（ステップＳ３１：ＮＯ）、スレーブＣＰＵ６は、ステップＳ３２に移行して、フラグ３にスレーブＲＯＭ１４が異常であることを示す「４」を書き込み、このスレーブチェック処理を終了する。一方、スレーブＲＯＭ１４が正常である場合（ステップＳ３１：ＹＥＳ）、スレーブＣＰＵ６は、ステップＳ３３に移行して、スレーブＲＡＭ１６のエラーチェック（スレーブＲＡＭ１６が正常か否か）を行う。 First, the slave check process will be described.
The slave CPU 6 performs an error check of the slave ROM 14 (whether the slave ROM 14 is normal) (step S31). If the slave ROM 14 is abnormal (step S31: NO), the slave CPU 6 proceeds to step S32, writes “4” indicating that the slave ROM 14 is abnormal in the flag 3, and ends this slave check process. . On the other hand, when the slave ROM 14 is normal (step S31: YES), the slave CPU 6 proceeds to step S33 and performs an error check of the slave RAM 16 (whether the slave RAM 16 is normal).

スレーブＲＡＭ１６が異常である場合（ステップＳ３３：ＮＯ）、スレーブＣＰＵ６は、ステップＳ３４に移行して、フラグ３にスレーブＲＡＭ１６が異常であることを示す「５」を書き込み、このスレーブチェック処理を終了する。一方、スレーブＲＡＭ１６が正常である場合（ステップＳ３３：ＹＥＳ）、スレーブＣＰＵ６は、ステップＳ３５に移行して、メイン−スレーブ共通ＤＲＡＭ１１のエラーチェック（メイン−スレーブ共通ＤＲＡＭ１１が正常か否か）を行う。 If the slave RAM 16 is abnormal (step S33: NO), the slave CPU 6 proceeds to step S34, writes “5” indicating that the slave RAM 16 is abnormal to the flag 3, and ends this slave check processing. . On the other hand, if the slave RAM 16 is normal (step S33: YES), the slave CPU 6 proceeds to step S35 and performs an error check of the main-slave common DRAM 11 (whether the main-slave common DRAM 11 is normal).

メイン−スレーブ共通ＤＲＡＭ１１が異常である場合（ステップＳ３５：ＮＯ）、スレーブＣＰＵ６は、ステップＳ３６に移行して、フラグ３にメイン−スレーブ共通ＤＲＡＭ１１が異常であることを示す「６」を書き込み、このスレーブチェック処理を終了する。一方、メイン−スレーブ共通ＤＲＡＭ１１が正常である場合（ステップＳ３５：ＹＥＳ）、スレーブＣＰＵ６は、ステップＳ３７に移行して、フラグ４にスレーブチェックが正常終了したこと（スレーブＲＯＭ１４、スレーブＲＡＭ１６、メイン−スレーブ共通ＤＲＡＭ１１ともに正常であること）を示す「２」を書き込み、このスレーブチェック処理を終了する。 If the main-slave common DRAM 11 is abnormal (step S35: NO), the slave CPU 6 proceeds to step S36 and writes "6" indicating that the main-slave common DRAM 11 is abnormal in the flag 3, End the slave check process. On the other hand, if the main-slave common DRAM 11 is normal (step S35: YES), the slave CPU 6 proceeds to step S37, and the slave check is successfully completed in the flag 4 (slave ROM 14, slave RAM 16, main-slave). "2" indicating that the common DRAM 11 is normal) is written, and the slave check process is terminated.

次に、バックアップ処理について説明する。
メインＣＰＵ５は、タイムアウトカウンタの初期化を実行すると（ステップＳ４１）、ステップＳ４２に移行して、スレーブＣＰＵ６によるスレーブチェック処理の完了待ち状態となる。このとき、メインＣＰＵ５は、スレーブチェック完了後のフラグ４に「２」が書き込まれているか否かを判断する。フラグ４に「２」が書き込まれている場合（ステップＳ４２：ＹＥＳ）、メインＣＰＵ５は、このスレーブＲＯＭ／ＲＡＭチェックを正常終了する。一方、フラグ４に「２」が書き込まれていない場合（ステップＳ４２：ＮＯ）、メインＣＰＵ５は、ステップＳ４３に移行して、フラグ３に「０」以外の値が書き込まれているか否か、即ち、スレーブＲＯＭ１４、スレーブＲＡＭ１６、メイン−スレーブ共通ＤＲＡＭ１１の何れかに異常が発生しているか否かを判断する。 Next, backup processing will be described.
When the main CPU 5 executes initialization of the time-out counter (step S41), the main CPU 5 proceeds to step S42 and waits for completion of slave check processing by the slave CPU 6. At this time, the main CPU 5 determines whether or not “2” is written in the flag 4 after completion of the slave check. When “2” is written in the flag 4 (step S42: YES), the main CPU 5 ends the slave ROM / RAM check normally. On the other hand, when “2” is not written in the flag 4 (step S42: NO), the main CPU 5 proceeds to step S43 and determines whether or not a value other than “0” is written in the flag 3. Then, it is determined whether or not an abnormality has occurred in any of the slave ROM 14, the slave RAM 16, and the main-slave common DRAM 11.

フラグ３に「０」以外の値が書き込まれている場合（ステップＳ４３：ＹＥＳ）、メインＣＰＵ５は、ステップＳ４４に移行して、フラグ３の値をフラグ１にコピーする。そして、ステップＳ４５に移行して、アラーム／バックアップ処理（後述）を実行する。一方、フラグ３に「０」が書き込まれている場合（ステップＳ４３：ＮＯ）、メインＣＰＵ５は、ステップＳ４６に移行して、１秒間待ち状態となるとともに、タイムアウトカウンタを１増加させる。そして、ステップＳ４７に移行して、タイムアウトカウンタが１０以上であるか否かを判断する。 When a value other than “0” is written in the flag 3 (step S43: YES), the main CPU 5 proceeds to step S44 and copies the value of the flag 3 to the flag 1. In step S45, an alarm / backup process (described later) is executed. On the other hand, when “0” is written in the flag 3 (step S43: NO), the main CPU 5 proceeds to step S46, enters a waiting state for one second, and increments the timeout counter by one. And it transfers to step S47 and it is judged whether a timeout counter is 10 or more.

タイムアウトカウンタが１０未満である場合（ステップＳ４７：ＮＯ）、メインＣＰＵ５は、ステップＳ４２に戻り、再びスレーブチェック処理の完了待ち状態となるとともに、スレーブチェック完了後のフラグ４に「２」が書き込まれているか否かを判断する。一方、タイムアウトカウンタが１０以上である場合（ステップＳ４７：ＹＥＳ）、メインＣＰＵ５は、ステップＳ４８に移行して、フラグ３にスレーブ立ち上げできない旨を示す「７」を書き込む。そして、ステップＳ４４に移行して、フラグ３の値をフラグ１にコピーし、ステップＳ４５に移行して、アラーム／バックアップ処理（後述）を実行する。 If the time-out counter is less than 10 (step S47: NO), the main CPU 5 returns to step S42 and again enters the state of waiting for completion of the slave check process, and “2” is written in the flag 4 after completion of the slave check. Judge whether or not. On the other hand, when the timeout counter is 10 or more (step S47: YES), the main CPU 5 proceeds to step S48 and writes “7” indicating that the slave cannot be started up in the flag 3. Then, the process proceeds to step S44, the value of flag 3 is copied to flag 1, and the process proceeds to step S45 to execute an alarm / backup process (described later).

（３）共有ＲＡＭチェック
図６に示すように、このエラーチェックでは、メインＣＰＵ５が実行する共有ＲＡＭチェック処理（メイン−ローカル共通ＳＲＡＭ１２およびメイン−ローカル共通ＤＲＡＭ１３のエラーチェック）と、ローカルＣＰＵ７が記憶手段を有する制御基板のＣＰＵとして実行するバックアップ処理が並列的に実行される。 (3) Shared RAM Check As shown in FIG. 6, in this error check, the shared CPU check process (error check of the main-local common SRAM 12 and the main-local common DRAM 13) executed by the main CPU 5, and the local CPU 7 store the storage means. Backup processing executed as the CPU of the control board having the above is executed in parallel.

まず、共有ＲＡＭチェック処理について説明する。
メインＣＰＵ５は、メイン−ローカル共通ＳＲＡＭ１２のエラーチェック（メイン−ローカル共通ＳＲＡＭ１２が正常か否か）を行う（ステップＳ５１）。メイン−ローカル共通ＳＲＡＭ１２が異常である場合（ステップＳ５１：ＮＯ）、メインＣＰＵ５は、ステップＳ５２に移行して、フラグ１にメイン−ローカル共通ＳＲＡＭ１２が異常であることを示す「８」を書き込み、この共通ＲＡＭチェック処理を終了する。一方、メイン−ローカル共通ＳＲＡＭ１２が正常である場合（ステップＳ５１：ＹＥＳ）、メインＣＰＵ５は、ステップＳ５３に移行して、メイン−ローカル共通ＤＲＡＭ１３のエラーチェック（メイン−ローカル共通ＤＲＡＭ１３が正常であるか否か）を行う。 First, the shared RAM check process will be described.
The main CPU 5 performs an error check of the main-local common SRAM 12 (whether the main-local common SRAM 12 is normal) (step S51). If the main-local common SRAM 12 is abnormal (step S51: NO), the main CPU 5 proceeds to step S52 and writes "8" indicating that the main-local common SRAM 12 is abnormal to the flag 1, The common RAM check process is terminated. On the other hand, when the main-local common SRAM 12 is normal (step S51: YES), the main CPU 5 proceeds to step S53 and checks the error of the main-local common DRAM 13 (whether the main-local common DRAM 13 is normal). Do).

メイン−ローカル共通ＤＲＡＭ１３が異常である場合（ステップＳ５３：ＮＯ）、メインＣＰＵ５は、ステップＳ５４に移行して、フラグ１にメイン−ローカル共通ＤＲＡＭ１３が異常であることを示す「９」を書き込み、この共通ＲＡＭチェック処理を終了する。一方、メイン−ローカル共通ＤＲＡＭ１３が正常である場合（ステップＳ５３：ＹＥＳ）、メインＣＰＵ５は、ステップＳ５５に移行して、フラグ２に共通ＲＡＭチェックが正常終了したこと（メイン−ローカル共通ＳＲＡＭ１２、メイン−ローカル共通ＤＲＡＭ１３ともに正常であること）を示す「３」を書き込み、この共通ＲＡＭチェック処理を終了する。 If the main-local common DRAM 13 is abnormal (step S53: NO), the main CPU 5 proceeds to step S54 and writes "9" indicating that the main-local common DRAM 13 is abnormal in the flag 1, The common RAM check process is terminated. On the other hand, when the main-local common DRAM 13 is normal (step S53: YES), the main CPU 5 proceeds to step S55, and the common RAM check is successfully completed in the flag 2 (main-local common SRAM 12, main- "3" indicating that the local common DRAM 13 is normal) is written, and this common RAM check process is terminated.

次に、バックアップ処理について説明する。
ローカルＣＰＵ７は、タイムアウトカウンタの初期化を実行すると（ステップＳ６１）、ステップＳ６２に移行して、メインＣＰＵ５による共通ＲＡＭチェック処理の完了待ち状態となる。このとき、ローカルＣＰＵ７は、共通ＲＡＭチェック完了後のフラグ２に「３」が書き込まれているか否かを判断する。フラグ２に「３」が書き込まれている場合（ステップＳ６２：ＹＥＳ）、ローカルＣＰＵ７は、この共通ＲＡＭチェックを正常終了する。一方、フラグ２に「３」が書き込まれていない場合（ステップＳ６２：ＮＯ）、ローカルＣＰＵ７は、ステップＳ６３に移行して、フラグ１に「０」以外の値が書き込まれているか否か、即ち、メイン−ローカル共通ＳＲＡＭ１２またはメイン−ローカル共通ＤＲＡＭ１３に異常が発生しているか否かを判断する（故障検出ステップに相当）。 Next, backup processing will be described.
When the local CPU 7 initializes the time-out counter (step S61), the local CPU 7 proceeds to step S62 and waits for completion of the common RAM check process by the main CPU 5. At this time, the local CPU 7 determines whether or not “3” is written in the flag 2 after the completion of the common RAM check. When “3” is written in the flag 2 (step S62: YES), the local CPU 7 ends the common RAM check normally. On the other hand, when “3” is not written in the flag 2 (step S62: NO), the local CPU 7 proceeds to step S63 and determines whether or not a value other than “0” is written in the flag 1. Then, it is determined whether an abnormality has occurred in the main-local common SRAM 12 or the main-local common DRAM 13 (corresponding to a failure detection step).

フラグ１に「０」以外の値が書き込まれている場合（ステップＳ６３：ＹＥＳ）、ローカルＣＰＵ７は、ステップＳ６４に移行して、アラーム／バックアップ処理（後述）を実行する。一方、フラグ１に「０」が書き込まれている場合（ステップＳ６３：ＮＯ）、ローカルＣＰＵ７は、ステップＳ６５に移行して、１秒間待ち状態となるとともに、タイムアウトカウンタを１増加させる。そして、ステップＳ６６に移行して、タイムアウトカウンタが１０以上であるか否かを判断する（故障検出ステップに相当）。 When a value other than “0” is written in the flag 1 (step S63: YES), the local CPU 7 proceeds to step S64 and executes an alarm / backup process (described later). On the other hand, when “0” is written in the flag 1 (step S63: NO), the local CPU 7 proceeds to step S65, enters a waiting state for one second, and increments the timeout counter by one. And it transfers to step S66 and it is judged whether a timeout counter is 10 or more (equivalent to a failure detection step).

タイムアウトカウンタが１０未満である場合（ステップＳ６６：ＮＯ）、ローカルＣＰＵ７は、ステップＳ６２に戻り、再び共通ＲＡＭチェック処理の完了待ち状態となるとともに、共通ＲＡＭチェック完了後のフラグ２に「３」が書き込まれているか否かを判断する。一方、タイムアウトカウンタが１０以上である場合（ステップＳ６６：ＹＥＳ）、ローカルＣＰＵ７は、ステップＳ６７に移行して、フラグ１に共通ＲＡＭチェック処理がタイムアウトした旨を示す「１０」を書き込む。そして、ステップＳ６４に移行して、アラーム／バックアップ処理（後述）を実行する。 When the time-out counter is less than 10 (step S66: NO), the local CPU 7 returns to step S62 and again enters the state of waiting for completion of the common RAM check process, and “3” is set in the flag 2 after the completion of the common RAM check. Judge whether it is written or not. On the other hand, when the timeout counter is 10 or more (step S66: YES), the local CPU 7 proceeds to step S67 and writes “10” indicating that the common RAM check processing has timed out in the flag 1. Then, the process proceeds to step S64, and an alarm / backup process (described later) is executed.

次に、上記のステップＳ２４，Ｓ４５，Ｓ６４において実行されるアラーム／バックアップ処理の内容について説明する。
図７に示すように、数値制御装置１は、このアラーム／バックアップ処理を開始すると、フラグ１に書き込まれている値に従いＣＲＴ２５にアラーム情報を表示する（ステップＳ７１）。このとき、数値制御装置１は、
フラグ１が「１」の場合は、「メインＲＯＭエラー」を表示し、
フラグ１が「２」の場合は、「メインＲＡＭエラー」を表示し、
フラグ１が「３」の場合は、「メイン立ち上げできない」を表示し、
フラグ１が「４」の場合は、「スレーブＲＯＭエラー」を表示し、
フラグ１が「５」の場合は、「スレーブＲＡＭエラー」を表示し、
フラグ１が「６」の場合は、「メイン−スレーブ共有ＲＡＭエラー」を表示し、
フラグ１が「７」の場合は、「スレーブ立ち上げできない」を表示し、
フラグ１が「８」の場合は、「メイン−ローカル共通ＳＲＡＭエラー」を表示し、
フラグ１が「９」の場合は、「メイン−ローカル共通ＤＲＡＭエラー」を表示し、
フラグ１が「１０」の場合は、「共有ＲＡＭチェックタイムアウト」を表示する。 Next, the contents of the alarm / backup process executed in steps S24, S45, and S64 will be described.
As shown in FIG. 7, when starting the alarm / backup process, the numerical controller 1 displays alarm information on the CRT 25 according to the value written in the flag 1 (step S71). At this time, the numerical controller 1
When flag 1 is “1”, “Main ROM error” is displayed,
When flag 1 is “2”, “main RAM error” is displayed,
If flag 1 is “3”, “Cannot start main” is displayed.
When flag 1 is “4”, “slave ROM error” is displayed,
When flag 1 is “5”, “slave RAM error” is displayed,
When flag 1 is “6”, “main-slave shared RAM error” is displayed,
When flag 1 is “7”, “Slave cannot be started” is displayed.
When flag 1 is “8”, “main-local common SRAM error” is displayed,
When flag 1 is “9”, “main-local common DRAM error” is displayed,
When the flag 1 is “10”, “shared RAM check timeout” is displayed.

次に、数値制御装置１は、ステップＳ７２に移行して、メモリカード１５に保存されている各種情報をＵＳＢ２７に転送し記憶（バックアップ）させる。この時、メモリカード１５の情報であることを識別できるように、数値制御装置１は、識別符号を付与してＵＳＢ２７に転送し記憶させる。そして、ステップＳ７３に移行して、フラグ１に「８」ないし「１０」の何れかが書き込まれているか否か、即ち、メイン−ローカル共通ＳＲＡＭ１２またはメイン−ローカル共通ＤＲＡＭ１３に異常が発生しているか否かを判断する。 Next, the numerical controller 1 proceeds to step S72, and transfers various information stored in the memory card 15 to the USB 27 for storage (backup). At this time, the numerical control device 1 assigns an identification code and transfers it to the USB 27 for storage so that it can be identified as the information of the memory card 15. Then, the process proceeds to step S 73, whether any of “8” to “10” is written in the flag 1, that is, whether an abnormality has occurred in the main-local common SRAM 12 or the main-local common DRAM 13. Judge whether or not.

フラグ１に「８」ないし「１０」の何れかが書き込まれている場合（ステップＳ７３：ＹＥＳ）、数値制御装置１は、このアラーム／バックアップ処理を終了する。即ち、この場合、ＵＳＢ２７には、メモリカード１５の情報のみがバックアップされ、異常の可能性があるメイン−ローカル共通ＳＲＡＭ１２およびメイン−ローカル共通ＤＲＡＭ１３の情報はバックアップされないようになっている。 If any of “8” to “10” is written in the flag 1 (step S73: YES), the numerical controller 1 ends this alarm / backup process. That is, in this case, only the information of the memory card 15 is backed up to the USB 27, and the information of the main-local common SRAM 12 and the main-local common DRAM 13 that may be abnormal is not backed up.

一方、フラグ１に「８」，「９」，「１０」以外の値が書き込まれている場合（ステップＳ７３：ＮＯ）、数値制御装置１は、ステップＳ７４に移行して、メイン−ローカル共通ＲＡＭ１０（メイン−ローカル共通ＳＲＡＭ１２およびメイン−ローカル共通ＤＲＡＭ１３）に記憶されている情報をＵＳＢ２７に転送し記憶（バックアップ）させ（転送記憶ステップに相当）、このアラーム／バックアップ処理を終了する。このとき、メイン−ローカル共通ＲＡＭ１０に記憶されている情報であることを識別できるように、数値制御装置１は、識別符号を付与してＵＳＢ２７に転送し記憶させる。即ち、この場合、ＵＳＢ２７には、メモリカード１５の情報のみならずメイン−ローカル共通ＳＲＡＭ１２およびメイン−ローカル共通ＤＲＡＭ１３の情報も保存され、極力多くの情報がバックアップされるようになっている。 On the other hand, when a value other than “8”, “9”, “10” is written in the flag 1 (step S73: NO), the numerical controller 1 proceeds to step S74, and the main-local common RAM 10 Information stored in the (main-local common SRAM 12 and main-local common DRAM 13) is transferred to the USB 27 and stored (backed up) (corresponding to a transfer storage step), and this alarm / backup process is terminated. At this time, the numerical control device 1 assigns an identification code and transfers it to the USB 27 for storage so that it can be identified that the information is stored in the main-local common RAM 10. That is, in this case, not only the information on the memory card 15 but also the information on the main-local common SRAM 12 and the main-local common DRAM 13 are stored in the USB 27, and as much information as possible is backed up.

次に、故障したＮＣ基板２の交換後において、数値制御装置１が実行する自動データ復旧処理の内容について図８を参照して説明する。
ＮＣ基板２の交換後に工作機械に電源が投入されると、数値制御装置１は、ＮＣ基板２のエラーチェック処理（上述のメインＲＯＭ／ＲＡＭチェック、スレーブＲＯＭ／ＲＡＭチェック、共有ＲＡＭチェック）が正常に終了したか否かを判断する（ステップＳ８１）。 Next, the contents of automatic data recovery processing executed by the numerical controller 1 after replacement of the failed NC board 2 will be described with reference to FIG.
When the machine tool is turned on after the NC board 2 is replaced, the numerical control device 1 performs normal error check processing of the NC board 2 (the above-mentioned main ROM / RAM check, slave ROM / RAM check, shared RAM check). It is determined whether or not the process has ended (step S81).

エラーチェック処理が正常終了していない場合（ステップＳ８１：ＮＯ）、数値制御装置１は、ステップＳ８２に移行して、例えばＣＲＴ２５に異常原因の対策（ＮＣ基板２の交換など）および電源再投入を促す旨のアラーム表示を行う。一方、エラーチェック処理が正常終了している場合（ステップＳ８１：ＹＥＳ）、数値制御装置１は、ステップＳ８３に移行して、ＵＳＢ２７に復旧データ（バックアップされた各種情報）が保存されているか否かを判断する。復旧データが保存されている場合（ステップＳ８３：ＹＥＳ）、数値制御装置１は、ステップＳ８４に移行して、自動データ復旧可能状態であるか否か（復旧パラメータが有効となっているか、または所定の復旧操作がされているか）を判断する。 If the error check process has not ended normally (step S81: NO), the numerical controller 1 proceeds to step S82, and for example, causes the CRT 25 to take measures against the cause of the abnormality (such as replacement of the NC board 2) and turn the power on again. Display an alarm to remind you. On the other hand, if the error check process has been completed normally (step S81: YES), the numerical controller 1 proceeds to step S83, and whether or not recovery data (various information backed up) is stored in the USB 27. Judging. When the recovery data is stored (step S83: YES), the numerical controller 1 proceeds to step S84 and determines whether or not automatic data recovery is possible (the recovery parameter is valid or predetermined). Whether the recovery operation is complete.

自動データ復旧可能状態である場合（ステップＳ８４：ＹＥＳ）、数値制御装置１は、ステップＳ８５以降において自動データ復旧を行う。この自動データ復旧では、数値制御装置１は、ＵＳＢ２７にＳＲＡＭ情報（メイン−ローカル共通ＳＲＡＭ１２に格納すべき情報）が保存（バックアップ）されているか否かをＵＳＢ２７に記憶された識別符号によって判断する（ステップＳ８５）。ＳＲＡＭ情報が保存されている場合（ステップＳ８５：ＹＥＳ）、数値制御装置１は、ＵＳＢ２７のＳＲＡＭ情報をメイン−ローカル共通ＳＲＡＭ１２に転送（コピー）し（ステップＳ８６）、ステップＳ８７に移行する。一方、ＳＲＡＭ情報が保存されていない場合（ステップＳ８５：ＮＯ）、数値制御装置１は、そのままステップＳ８７に移行する。 When the automatic data recovery is possible (step S84: YES), the numerical controller 1 performs automatic data recovery in step S85 and subsequent steps. In this automatic data recovery, the numerical controller 1 determines whether or not SRAM information (information to be stored in the main-local common SRAM 12) is saved (backed up) in the USB 27 based on the identification code stored in the USB 27 ( Step S85). When the SRAM information is stored (step S85: YES), the numerical controller 1 transfers (copies) the SRAM information of the USB 27 to the main-local common SRAM 12 (step S86), and proceeds to step S87. On the other hand, when the SRAM information is not stored (step S85: NO), the numerical control device 1 directly proceeds to step S87.

数値制御装置１は、ステップＳ８７に移行すると、ＵＳＢ２７にメモリカード情報（メモリカード１５に格納すべき情報）が保存されているか否かをＵＳＢ２７に記憶された識別符号によって判断する。メモリカード情報が保存されている場合（ステップＳ８７：ＹＥＳ）、数値制御装置１は、ＵＳＢ２７のメモリカード情報をメイン−ローカル共通ＳＲＡＭ１２に転送（コピー）し（ステップＳ８８）、ステップＳ８９に移行する。一方、メモリカード情報が保存されていない場合（ステップＳ８７：ＮＯ）、数値制御装置１は、そのままステップＳ８９に移行する。 When the numerical control device 1 proceeds to step S87, the numerical control device 1 determines whether or not the memory card information (information to be stored in the memory card 15) is stored in the USB 27 based on the identification code stored in the USB 27. When the memory card information is stored (step S87: YES), the numerical controller 1 transfers (copies) the memory card information of the USB 27 to the main-local common SRAM 12 (step S88), and proceeds to step S89. On the other hand, when the memory card information is not stored (step S87: NO), the numerical controller 1 directly proceeds to step S89.

数値制御装置１は、ステップＳ８９に移行すると、ＵＳＢ２７に保存されている復旧データを削除する。そして、ステップＳ９０に移行して、メモリカード１５の情報（ＰＬＣソフトウェア、ユーザパラメータ、機械パラメータなど）をメイン−ローカル共通ＳＲＡＭ１２にコピーし、この自動データ復旧処理を正常に終了する。 When the numerical control apparatus 1 proceeds to step S89, the recovery data stored in the USB 27 is deleted. Then, the process proceeds to step S90, where the information on the memory card 15 (PLC software, user parameters, machine parameters, etc.) is copied to the main-local common SRAM 12, and this automatic data recovery process is normally terminated.

なお、上記のステップＳ８３において復旧データが保存されていない場合（ＮＯ）およびステップＳ８４において自動データ復旧可能状態でない場合（ＮＯ）においても、数値制御装置１は、ステップＳ９０に移行して、メモリカード１５内の情報をメイン−ローカル共通ＳＲＡＭ１２にコピーする。 Even when the recovery data is not stored in the above step S83 (NO) and when the automatic data recovery is not possible in step S84 (NO), the numerical controller 1 proceeds to step S90 and proceeds to the memory card. The information in 15 is copied to the main-local common SRAM 12.

以上に説明したように本実施形態によれば、ＮＣ基板２（メインＣＰＵ５およびローカルＣＰＵ７が共通にアクセス可能なメイン−ローカル共通ＲＡＭ１０を有する制御基板）の故障が検出されると、当該メイン−ローカル共通ＲＡＭ１０に記憶されている情報が、ローカル基板４（故障したＮＣ基板２とは別の制御基板）に設けられたＵＳＢ２７に転送され記憶される。 As described above, according to the present embodiment, when a failure of the NC board 2 (a control board having a main-local common RAM 10 that can be accessed in common by the main CPU 5 and the local CPU 7) is detected, the main-local Information stored in the common RAM 10 is transferred to and stored in the USB 27 provided on the local board 4 (a control board different from the failed NC board 2).

これにより、メイン−ローカル共通ＲＡＭ１０を有するＮＣ基板２が故障したとしても、当該故障したＮＣ基板２を交換後に、ＵＳＢ２７に記憶されている情報を利用して再設定や再調整を行うことができ、数値制御装置１の故障復旧のための操作性を向上することができる。 As a result, even if the NC board 2 having the main-local common RAM 10 breaks down, it is possible to perform resetting and readjustment using the information stored in the USB 27 after replacing the failed NC board 2. The operability for the failure recovery of the numerical control device 1 can be improved.

ＵＳＢ２７の復旧データをメイン−ローカル共通ＳＲＡＭ１２に転送（図８中ステップＳ８６，Ｓ８８参照）した後に、当該復旧データをＵＳＢ２７から削除（ステップＳ８９参照）するようにした。これにより、数値制御装置１は、ＵＳＢ２７に復旧データが保存されているか否かを判断することで（ステップＳ８３参照）、前回の電源投入時に自動データ復旧が行われたか否かを把握することができ、電源投入のたびに自動データ復旧が余計に行われてしまうことを回避することができる。 After the recovery data of the USB 27 is transferred to the main-local common SRAM 12 (see steps S86 and S88 in FIG. 8), the recovery data is deleted from the USB 27 (see step S89). As a result, the numerical control apparatus 1 can determine whether or not automatic data recovery has been performed at the previous power-on by determining whether or not the recovery data is stored in the USB 27 (see step S83). It is possible to avoid unnecessary automatic data recovery every time the power is turned on.

なお、本発明は、上述の一実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
図７に示すアラーム／バックアップ処理において、メイン−ローカル共通ＲＡＭ１０およびメモリカード１５の情報のみならず（ステップＳ７２，Ｓ７４）、メインＣＰＵ５およびスレーブＣＰＵ６が共通にアクセス可能なメイン−スレーブ共通ＤＲＡＭ１１の情報もＵＳＢ２７にバックアップするようにするとよい。 The present invention is not limited to the above-described embodiment, and can be modified or expanded as follows.
In the alarm / backup processing shown in FIG. 7, not only information on the main-local common RAM 10 and the memory card 15 (steps S72 and S74) but also information on the main-slave common DRAM 11 that can be accessed in common by the main CPU 5 and the slave CPU 6. Backup to USB 27 is recommended.

メイン−スレーブ共通ＤＲＡＭ１１のエラーチェック（図５中ステップ３５参照）は、スレーブＣＰＵ６が実行するのではなく、メインＣＰＵ５（第１の共通ＲＡＭおよび第２の共通ＲＡＭを有する制御基板のＣＰＵ）が実行するようにしてもよい。 The error check of the main-slave common DRAM 11 (see step 35 in FIG. 5) is not performed by the slave CPU 6, but by the main CPU 5 (the CPU of the control board having the first common RAM and the second common RAM). You may make it do.

メインＣＰＵ５の故障を検出するステップを設け、当該メインＣＰＵ５が故障した場合には、スレーブＣＰＵ６あるいはローカルＣＰＵ７が、故障検出手段として共有ＲＡＭチェック処理（図６中ステップＳ５１〜Ｓ５５参照）を実行するようにしてもよい。 A step of detecting a failure of the main CPU 5 is provided, and when the main CPU 5 fails, the slave CPU 6 or the local CPU 7 executes a shared RAM check process (see steps S51 to S55 in FIG. 6) as a failure detection means. It may be.

工作機械を正常に起動できない場合のみならず正常に起動できる状態においても、数値制御装置１は、自動的にバックアップ処理を行うようにしてもよい。この場合、例えば、パラメータや設定により定められた所定の日時、前回のバックアップ処理から一定時間が経過したとき、電源の再投入回数が一定回数を超えたとき、数値制御プログラムの実行回数が一定回数を超えたとき、特定のアラームが発生したときなどに自動的にバックアップ処理を行うようにすることが可能である。 The numerical control apparatus 1 may automatically perform backup processing not only when the machine tool cannot be started normally but also when it can be started normally. In this case, for example, when a predetermined time and date determined by parameters and settings, a certain time has elapsed since the previous backup processing, when the number of power-on cycles exceeds a certain number, the number of executions of the numerical control program is a certain number It is possible to automatically perform backup processing when a certain alarm occurs or when a specific alarm occurs.

数値制御装置１は、工作機械が運転中であるか否かを判断可能に構成し、運転終了後に自動的にバックアップ処理を行うようにしてもよい。この構成によれば、工作機械の運転中では取得できない情報（例えば数値制御装置１が参照している情報）もバックアップすることができる。 The numerical control apparatus 1 may be configured to be able to determine whether or not the machine tool is in operation, and may automatically perform backup processing after the operation ends. According to this configuration, information that cannot be acquired during operation of the machine tool (for example, information that is referred to by the numerical control device 1) can be backed up.

バックアップ処理により自動的に保存する情報を選択できるように構成してもよい。この場合、例えばユーザによるキーボード２４の操作あるいは数値制御プログラムの設定により情報を選択可能に構成するとよい。この構成によれば、例えば、工作機械を全く起動できない場合には、保守データ（工作機械の復旧に必要な保障情報など）を選択してバックアップすることができ、故障の内容に応じて復旧に必要な情報のみをバックアップすることができる。また、故障が発生することなく前回のバックアップ処理から一定時間が経過した場合には、保守データ以外のデータを選択してバックアップすることができる。また、特定のアラームが発生した場合には、アラーム履歴および操作履歴を選択してバックアップすることもでき、この場合、特定のアラームをキーボード２４の操作などにより選択可能に構成してもよい。 You may comprise so that the information preserve | saved automatically by a backup process can be selected. In this case, for example, information may be selected by operating the keyboard 24 by the user or setting a numerical control program. According to this configuration, for example, when the machine tool cannot be started at all, maintenance data (such as security information necessary for machine tool recovery) can be selected and backed up, and recovery can be performed according to the content of the failure. Only necessary information can be backed up. In addition, when a certain time has elapsed since the previous backup process without any failure, data other than maintenance data can be selected and backed up. When a specific alarm occurs, the alarm history and the operation history can be selected and backed up. In this case, the specific alarm may be configured to be selectable by operating the keyboard 24 or the like.

本発明の一実施形態を示すものであり、数値制御装置の基板構成を示すブロック図The block diagram which shows one Embodiment of this invention and shows the board | substrate structure of a numerical controller 数値制御装置の全体構成を概略的に示す斜視図The perspective view which shows schematically the whole structure of a numerical controller ＮＣ基板異常時の処理内容を示すフローチャートFlow chart showing processing contents when NC substrate is abnormal メインＲＯＭ／ＲＡＭチェックの内容を示すフローチャートFlow chart showing contents of main ROM / RAM check スレーブＲＯＭ／ＲＡＭチェックの内容を示すフローチャートFlow chart showing contents of slave ROM / RAM check 共通ＲＡＭチェックの内容を示すフローチャートFlow chart showing contents of common RAM check アラーム／バックアップ処理の内容を示すフローチャートFlow chart showing the contents of alarm / backup processing 自動データ復旧処理の内容を示すフローチャートFlow chart showing the contents of automatic data recovery processing 従来技術を説明するための図１相当図FIG. 1 equivalent diagram for explaining the prior art

図面中、１は数値制御装置、２はＮＣ基板（制御基板）、３はＳＶＩＦ基板（制御基板）、４はローカル基板（制御基板、入出力用制御基板）、５はメインＣＰＵ（故障検出手段）、６はスレーブＣＰＵ（故障検出手段）、７はローカルＣＰＵ（故障検出手段）、１０はメイン−ローカル共通ＲＡＭ（第１の共通ＲＡＭ）、１１はメイン−スレーブ共通ＤＲＡＭ（第２の共通ＲＡＭ）、２７はＵＳＢ（記憶手段）を示す。
In the drawings, 1 is a numerical controller, 2 is an NC board (control board), 3 is a SVIF board (control board), 4 is a local board (control board, control board for input / output), and 5 is a main CPU (failure detection means). ), 6 is a slave CPU (failure detection means), 7 is a local CPU (failure detection means), 10 is a main-local common RAM (first common RAM), and 11 is a main-slave common DRAM (second common RAM). , 27 indicates a USB (storage means).

Claims

A plurality of control boards;
A plurality of CPUs respectively provided on the plurality of control boards;
A common RAM provided on at least one of the plurality of control boards and accessible by the plurality of CPUs;
A control board different from the control board having the common RAM, and a storage means detachably provided on the input / output control board for controlling input / output with the outside ;
A memory card that is provided on a control board different from the control board having the common RAM and the input / output control board;
A failure detection means for detecting a failure of the control board having the common RAM,
When a failure of the control board having the common RAM is detected by the failure detection means, the CPU of the input / output control board transfers and stores information stored in the memory card to the storage means, If an abnormality has occurred in the common RAM, the information stored in the common RAM is not transferred to the storage means. If an abnormality has not occurred in the common RAM, it is stored in the common RAM. The numerical control apparatus is characterized in that the stored information is transferred to and stored in the storage means.

The common RAM is
A CPU of the control board having the common RAM and a first common RAM accessible to the CPU of the input / output control board;
A CPU of the control board having the common RAM and a second common RAM that can be commonly accessed by a CPU of a control board different from the input / output control board;
The CPU of the control board having the first common RAM and the second common RAM is:
2. The numerical control apparatus according to claim 1, wherein the failure detecting means is configured to detect a failure of the second common RAM .

When the CPU of the control board having the common RAM fails,
3. The numerical control apparatus according to claim 1 , wherein a CPU of a control board different from the control board having the common RAM is configured to function as the failure detection unit .

4. The numerical controller according to claim 1, wherein the information stored in the common RAM is information for operating a machine tool .

5. The numerical control apparatus according to claim 1, wherein the information stored in the storage means is configured to be transferable to the common RAM .

A plurality of control boards;
A plurality of CPUs respectively provided on the plurality of control boards;
A common RAM provided on at least one of the plurality of control boards and accessible by the plurality of CPUs;
A control board different from the control board having the common RAM, and a storage means detachably provided on the input / output control board for controlling input / output with the outside;
A memory card that is provided on a control board different from the control board having the common RAM and the input / output control board, and accessible by at least the CPU of the input / output control board;
A numerical control program for use in a numerical control device comprising:
A failure detection step of detecting a failure of the control board having the common RAM;
When a failure of the control board having the common RAM is detected by the failure detection step, information stored in the memory card is transferred to and stored in the storage means, and an abnormality has occurred in the common RAM. In this case, the information stored in the common RAM is not transferred to the storage means, and if no abnormality has occurred in the common RAM, the information stored in the common RAM is transferred to the storage means. A numerical control program comprising a transfer storage step for storing .