JP4818801B2 - パルス電源 - Google Patents
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このようなビームの発生を行うには、緻密な制御を経て生成されたプラズマから所定のビームを引出して、数10ナノ秒から数秒の高電圧パルスを印加してビームを加速する過程を経る。
このようなパルス電圧を発生させるには、直流高圧電源または初期充電されたコンデンサから半導体スイッチを介してパルス電圧を発生させる方法がとられる。
この種のパルス電源の従来例が特許文献1に記載されている。その構成を図4に示す。
放電スイッチの役目をする半導体スイッチ102のゲート端子およびエミッタ端子は、ゲート回路105に接続されている。ゲート回路105には、商用電源から絶縁トランス107を介して15V程度に降圧したものが制御電圧として供給される。一方、ゲート回路105への放電動作オン/オフ指令信号は、外部信号として制御盤106より電気的な絶縁を考慮し光ファイバー108により与えられる。ゲート回路105では、この光信号を電気的パルス信号に変換して半導体スイッチ102のゲート・エミッタに供給し、半導体スイッチ102を制御する。
電流制限器103は、負荷104で短絡事故などが生じた時でも半導体スイッチ102を破損させない電流範囲内で運転出来るように電流を抑制するインピーダンスを有している。
また、図4に示されたパルス回路は、低圧ライン(ここでは負荷104の低圧側)で接地されている。
その結果、エネルギー供給電源101から電流制限器103を介して負荷104に単極性の電圧が供給される。
その後、必要なパルス幅の時間に達すると、制御盤106から動作停止指令がゲート回路105を介して半導体スイッチ102に与えられて放電は停止する。
このように負荷104には半導体スイッチ102がオン動作している時間をパルス幅とするパルス電圧またはパルス電流が供給されることになる。
他方、パルス幅が短くパルス電流が大きい場合、例えばパルス幅が数十m秒程度、パルス電流が数十kA程度の、特に一度に大きなエネルギーの放出が必要になるときは、あらかじめ電荷を蓄えて放電するコンデンサがエネルギー供給電源として用いられる。
このように出力電圧として高いパルス電圧およびパルス電流が要求されるパルス回路に用いられる半導体スイッチ102には、1素子で仕様を満足する半導体が無いため、相応の直列数、並列数を有した半導体スイッチング素子の集合体が半導体スイッチ102として使用される例が多い。
いずれにせよ半導体スイッチ102は、パルス電圧が高く、パルス電流も大きい状態で放電オン/オフ動作をしなければならないために非常に厳しい環境で使用されることになる。
この場合、特に電圧が高く印加される半導体スイッチング素子は、スイッチングロスが多くなって半導体スイッチング素子の温度が異常に高くなり、最悪の場合は半導体スイッチング素子が破損するか、または半導体スイッチング素子の定格電圧を超えて半導体スイッチング素子が破損する場合がある。
この為、電圧が高く印加される半導体スイッチング素子を保護する為に直列数が増えてしまうといった欠点があった。
パルス電源において各半導体スイッチング素子は高周波数の繰り返しスイッチング動作を行うため、このような微小の容量ばらつきに起因して各半導体スイッチング素子のインピーダンスのばらつきは大きくなる。その理由は以下の通りである。
容量インピーダンスZcは、Zc=1/(2πfC)(f:スイッチング周波数、C:容量)によって求められ、高繰り返しスイッチング動作を行うと、スイッチング周波数(f)が大きくなることとなり、その結果、容量インピーダンスZcが小さくなる。
Zcが小さくなると直流成分のインピーダンスZrに対するZcの比率が小さくなって、直流成分のインピーダンスと容量成分のインピーダンスZcとの合成インピーダンスZ(=Zr×Zc/(Zr+Zc))の中でZcの値が支配的となる。
そのため、容量Cのばらつきによって合成インピーダンスZのばらつきが大きくなる(元々、浮遊容量、半導体スイッチング素子そのものがもつ容量などはその絶対値が小さい為、微小のばらつきがあっても、ばらつきの比率としては大きい)。そして、インピーダンスの高い半導体スイッチング素子にはスイッチ動作時、大きな電圧が印加されることとなる。
しかしながら、大きな容量の分圧コンデンサを使用したシステムは、特に半導体素子の動作周波数が数MHzなどの高周波となった場合に、損失が大きくなり、高周波数の繰返し運転が困難となる。
上記構成によって、高周波数の繰り返しスイッチング動作時、コンデンサが並列接続された半導体スイッチング素子のインピーダンスが低くなる。その結果、コンデンサが並列接続された半導体スイッチング素子に印加される電圧を下げることが出来る。
上記構成によって、各半導体スイッチング素子の損失を均一化することができ、半導体スイッチング素子の直列数を少なくしつつ、半導体スイッチング素子を直列接続した高周波数の繰返しのパルス電源を実現することが可能となり、従来では得られなかった1MHz以上の高周波数の繰返しのインバータ電源も実現可能となる効果が得られ、工業的価値大なるものである。
また、特許文献2に比べて、半導体スイッチング素子と並列接続されるコンデンサの数が少なくて済むので、コンデンサによる損失が低減され、その結果、半導体スイッチング素子の動作周波数を上げることが可能となった。
ゲート回路51〜5nはDC電源8から並列に電源供給されている。各ゲート回路51〜5nとアース間の絶縁は、ゲート回路51〜5n内の絶縁コンバータにて行っている。
制御盤6は一台でn個の半導体スイッチング素子21〜2nを制御することが可能である。その他の回路構成は図4と同一であるので説明を省略する。
印加された電圧が所定値未満である半導体スイッチング素子23には、コンデンサが並列接続されていない。ここで、所定値は、n個の半導体スイッチング素子における印加電圧の平均値である。
コンデンサのインピーダンスはZc=1/(2πfC)で求められるので、周波数fが一定のとき、コンデンサ容量CだけでそのインピーダンスZcが決められる。したがって、半導体スイッチング素子とコンデンサとの並列回路の合成インピーダンスは、コンデンサ容量Cが大きくなるにつれて小さくなる。
その後、必要なパルス幅の時間が経過すると、制御盤6から動作停止指令がゲート回路51〜5nを介して半導体スイッチング素子21〜2nに同時に与えられて放電は停止する。このように負荷4には、半導体スイッチング素子21〜2nがオン動作している時間をパルス幅とするパルス電圧またはパルス電流が供給されることになる。
また、電圧分担のばらつきを改善できたことによって、各半導体スイッチング素子の損失を均一化することができ、スイッチング素子直列接続による高周波数の繰り返しパルス電源の安全な動作が可能となった。
さらに、トランスを用いていないので、対地間の浮遊静電容量も低減しており、この結果、半導体スイッチング素子に並列接続される分圧用コンデンサの静電容量を更に低減できる。
本参考例では、図2に示すように、配線を平板状の結線バー10として半導体スイッチング素子21〜2nに沿って延在した構造とする。これにより、配線インダクタンスを減らすことができる。
本参考例では、結線バー10とこれに対応する半導体スイッチング素子との間隔が、半導体スイッチング素子21〜2nの電圧分担が大きいほど小さくなっている。このようにすれば、結線バー10と対応する半導体スイッチング素子との間隔を広げたところはその浮遊容量が小さくなり、結果インピーダンスが大きくなり半導体スイッチング素子21〜2nに印加される電圧は大きくなる。
逆に結線バー10とこれに対応する半導体スイッチング素子との間隔を狭くしたところは、その浮遊容量が大きくなり、結果インピーダンスが小さくなりスイッチング素子に印加される電圧は小さくなる。
図2に示す通り、半導体スイッチング素子2nから半導体スイッチング素子21に向かって結線バー10と対応する半導体スイッチング素子との間隔を広げることで、浮遊容量が11n>11n-1>…>113>112>111となり、その結果電圧分担が改善される。
図3に示すように、各スイッチング素子とアース間には構造上の浮遊容量及びスイッチング素子からアースの間に入っている部品の持つ浮遊容量121〜127がある。
高周波でスイッチングした場合、この浮遊容量121〜127を介してアースに流れる電流が大きくなる。電圧の高い方(最もHVに近い半導体スイッチング素子21側)から順番に電流が浮遊容量121〜127を介してアースに対して流れていき、半導体スイッチング素子を含む主回路に流れる電流がその分徐々に減る。
主回路に流れる電流が減るとスイッチング素子にかかる電圧も小さくなるため、高周波でスイッチングした電圧の高い方(半導体スイッチング素子21側)から順番に電流が減っていくため分担電圧が小さくなる。
この浮遊容量121〜127による電圧分担の不均一を軽減するため、図3に示すとおり、結線バー10の電圧の高い方(HV:半導体スイッチング素子21よりも電源に近い個所)を、電圧の低い方(LV:半導体スイッチング素子21とよりも電源から遠い、半導体スイッチング素子21と半導体スイッチング素子27との間の個所)に平板状にして添わす構造にする。
平板状の結線バー10の浮遊容量111〜117はC=ε(S/d)で求められる。この構造にすることで、浮遊容量121〜127を介して減った電流を浮遊容量111〜117を介して補う形となり、浮遊容量121〜127にて生じた電圧分担の不均一を軽減することができる。
浮遊容量121〜127が均一の場合は半導体スイッチング素子21〜27と結線バー10との間隔を一定にすれば、各半導体スイッチング素子と結線バー10の浮遊容量111〜117は同一となり、121〜127の浮遊容量による分担電圧の不均一を解消または軽減できる。
高電圧回路の場合は、高電圧の印加される側を耐圧の関係からアースに対して距離を離した配置とする。このような構造の場合、浮遊容量はC=ε(S/d)の距離dが高電圧の印加される側ほど大きくなり、浮遊容量121〜127の大きさが均一ではなく、127>126>…>123>122>121となる。
この場合、図3に示すように、電源から離れた半導体スイッチング素子ほど結線バー10からの距離が大きくなるように結線バー10を末広がりにすることで、結線バー10の間隔を広げたところはその浮遊容量が小さくなり、逆に結線バー10の間隔を狭くしたところはその浮遊容量が大きくなる。
よって、浮遊容量111〜117の大きさは117>116…>113>112>111となる。
このようにすることで、浮遊容量121〜127で一番小さな浮遊容量となる121に浮遊容量111〜117で一番大きな117がペアとなる形となり(以下同様)、浮遊容量121〜127による電圧分担の影響を浮遊容量111〜117によって解消または低減することとなる。
このようにして、上述の実施形態で説明した半導体スイッチング素子の特性ばらつきによる分担電圧の不均一の他に、分担電圧不均一の要因となる対アース間の浮遊容量に対して、平板状の結線バーを用いることでその影響を軽減することが可能であり、電圧分担の調整のために各スイッチング素子に並列に接続するコンデンサの容量を減らすことができ、また、電圧分担のばらつきを抑えることで調整を容易に行える事が出来ることとなり、有効である。
なお、本参考例では、半導体スイッチング素子を7個使用した例で説明したが、半導体スイッチング素子数は、これに限られず、パルス電圧、パルス電流に応じて適宜変更し得る。
21〜2n 半導体スイッチング素子
3 電流制限器
4 負荷
51〜5n ゲート回路
6 制御盤
8 ゲート制御電源
91〜9n コンデンサ
10 結線バー
111〜11n 浮遊容量
121〜12n 浮遊容量(対アース間)
101 エネルギー供給電源
102 半導体スイッチ
103 電流制限器
104 負荷
105 ゲート回路
106 制御盤
107 絶縁トランス
108 光ファイバー
Claims (1)
- 直流電源または初期充電されたコンデンサからなるエネルギー供給電源と複数個直列接続された半導体スイッチング素子とが接続されており、前記複数個の半導体スイッチング素子のオン/オフ制御でパルス電圧を発生させるパルス電源において、
前記複数個の半導体スイッチング素子は、コンデンサが並列に接続された第1素子と、コンデンサが並列に接続されていない第2素子とを含み、
前記第1素子は、前記複数個の半導体スイッチング素子にコンデンサを接続しない状態における電圧分担が、前記複数個の半導体スイッチング素子にコンデンサを接続しない状態における各半導体スイッチング素子の印加電圧の平均値以上の半導体スイッチング素子であり、
前記第2素子は、前記複数個の半導体スイッチング素子にコンデンサを接続しない状態における電圧分担が、前記複数個の半導体スイッチング素子にコンデンサを接続しない状態における各半導体スイッチング素子の印加電圧の平均値未満の半導体スイッチング素子であり、
前記第1素子には、前記電圧分担が大きいほど大きな静電容量のコンデンサが接続されていることを特徴とするパルス電源。
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