JP4816834B2 - Semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にトレンチ内部にゲート電極を配設した構造を有する絶縁ゲート型電界効果トランジスタを備えた半導体装置に関する。さらに詳細には、本発明は、パワートランジスタとしての絶縁ゲート型電界効果トランジスタを備えた半導体装置に関する。さらに詳細には、本発明は、パワートランジスタとしての絶縁ゲート型電界効果トランジスタとそれ以外のトランジスタとを同一基板に搭載するインテリジェントパワーデバイスとしての半導体装置に関する。
【０００２】
【従来の技術】
例えば「パワーデバイス・パワーICハンドブック」、電気学会、高性能高機能パワーデバイス・パワーIC調査専門委員会、第140頁並びに同頁の図6.2に記載されるように、トレンチゲート型パワーMOSFETが知られている。この種のパワーMOSFETは、一般的にゲート電極近傍の断面形状がU字型形状のトレンチを使用しているので、UMOSFETと呼ばれている。
【０００３】
図１７は、このUMOSFETの断面構造図である。図１７に示すように、UMOSFETは、高不純物密度のn+型半導体層２０１とその上の低不純物密度のn型半導体層２０２とで形成された半導体基板２００に搭載されている。このUMOSFETは、トレンチ（U溝）２１０と、ゲート絶縁膜２１１と、ゲート電極２１２と、低不純物密度のp型ベース領域２２０と、n型ドレイン領域と、高不純物密度のn+型ソース領域２２１とを主体として構成されている。
【０００４】
トレンチ２１０は、半導体基板２００の半導体層２０２において、この半導体層２０２の表面から深さ方向に形成されており、ベース領域２２０を貫通するように形成されている。ゲート絶縁膜２１１はトレンチ２１０の内壁及び底面に沿って形成されており、ゲート電極２１２はこのゲート絶縁膜２１１を介在させてトレンチ２１０内部に埋設されている。
【０００５】
ドレイン領域は低不純物密度の半導体層２０２で形成されており、高不純物密度の半導体層２０１はドレインコンタクト領域として使用されている。ベース領域２２０は、トレンチ２１０の側面に沿ってチャネルを形成できるようになっており、半導体層２０２の表面部分に形成されている。このベース領域２２０の表面部分には高不純物密度のp+型ベースコンタクト領域２２２が形成されており、半導体基板２００上のソース配線２３１からベースコンタクト領域２２２を通してベース領域２２０にソース電圧と同一の電圧が印加されるようになっている。ソース領域２２１はベース領域２２０の表面部分に形成されている。このソース領域２２１にはソース配線２３１が電気的に接続されている。
【０００６】
なお、図１７中、半導体基板２００とソース配線２３１との間には層間絶縁膜２３０が形成されており、ソース配線２３１はこの層間絶縁膜２３０に形成されたコンタクトホールを通してソース領域２２１、ベースコンタクト領域２２２のそれぞれに接続されている。さらに、半導体基板２００の裏面にはドレイン電極２４０が配設されている。
【０００７】
次に、このように構成されるUMOSFETのスイッチング動作を説明する。まず、導通動作とするには、ドレイン電極２４０とソース配線２３１との間に正電圧を印加した状態で、ゲート電極２１２にしきい値電圧以上の電圧が印加される。これにより、ベース領域２２０のトレンチ２１０の側面に沿うゲート絶縁膜２１１との界面近傍がn型に反転し、縦方向（深さ方向）にチャネルが形成されるので、ドレイン電極２４０から供給される電流をUMOSFETのドレイン領域、チャネル、ソース領域２２１のそれぞれを通してソース配線２３１に流すことができる。
【０００８】
一方、非導通状態とするには、ドレイン電極２４０とソース配線２３１との間に正電圧を印加した状態で、ゲート電極２１２にしきい値電圧以下の電圧が印加される。これにより、ベース領域２２０のゲート絶縁膜２１１との界面近傍のチャネルは消滅し、ドレイン領域とソース領域２２１との間には電流を流すことができない。
【０００９】
この非導通状態においては、同図１７に示すように、ドレイン領域の半導体層２０２とベース領域２２０とのpn接合部分に空之層２５０が形成される。この空之層２５０は、pn接合部から半導体層２０２側に生成される空之層２５０Ｄと、ベース領域２２０側に生成される空之層２５０Ｂとで形成されている。
【００１０】
【発明が解決しようとする課題】
しかしながら、前述のUMOSFETにおいては、トレンチ２１０の底面よりもベース領域２２０の接合深さが浅く形成されており、非導通時にこのベース領域２２０の直下において半導体層２０２（ドレイン領域）とベース領域２２０とのpn接合部分に形成される空之層２５０の幅Ｗ１に対して、トレンチ２１０の底面下（ゲート電極２１２の直下）の空之層２５０の幅Ｗ２が狭くなってしまう。このため、トレンチ２１０の底面下の素子耐圧はベース領域２２０の直下の素子耐圧（pn接合耐圧）に比べて低くなってしまい、UMOSFET全体の素子耐圧が実効的に素子耐圧の低いトレンチ２１０の底面下の素子耐圧で決まってしまうので、所望の素子耐圧よりも低い素子耐圧になってしまうという問題点があった。
【００１１】
本発明は上記課題を解決するためになされたものである。従って、本発明の第１の目的は、トレンチ内部にゲート電極を配設した構造を有するUMOSFET等の絶縁ゲート型電界効果トランジスタのトレンチ底面下（ゲート電極直下）部分の接合耐圧をその他の部分の接合耐圧と同等か、又はそれ以上の接合耐圧まで向上させることができ、絶縁ゲート型電界効果トランジスタ全体の素子耐圧を向上させることができる半導体装置を提供することである。
【００１２】
さらに、本発明の第２の目的は、絶縁ゲート型電界効果トランジスタの主電流経路のオン抵抗を減少させることにより、低消費電力化を図ることができる半導体装置を提供することである。
【００１３】
さらに、本発明の第３の目的は、絶縁ゲート型電界効果トランジスタの主電流経路のオン抵抗を減少させることにより、所定の消費電力においてチップ面積の縮小化を図ることができる半導体装置を提供することである。
【００１４】
さらに、本発明の第４の目的は、上記本発明の第１の目的乃至第３の目的を達成しつつ、同時に別途配設されたトランジスタの耐圧を向上させることができる、インテリジェントパワーデバイス（IPD）としての半導体装置を提供することである。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載された発明は、第１導電型の第１主電極領域と、第１主電極領域の表面から深さ方向に形成されたトレンチと、トレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、トレンチ底面下を除いた第１主電極領域の主面部に形成され、トレンチ底面よりも深く均一な接合深さを有する接合面を有し、非導通時に接合面からトレンチ底面下の第１主電極領域を空之化することができる第２導電型のベース領域と、ベース領域の主面部の第１導電型の第２主電極領域とを有する絶縁ゲート型電界効果トランジスタを備えた半導体装置としたことを特徴としたものである。
【００１６】
請求項１に記載された発明に係る半導体装置においては、絶縁ゲート型電界効果トランジスタの非導通時に、第１主電極領域とベース領域との接合面からトレンチ底面下（ゲート電極直下）部分の第１主電極領域側に空之層を伸ばし、トレンチ底面下部分を空之化することができるので、トレンチ底面下部分の空之層幅（空之層の深さ方向の幅）を拡大することでこの部分の接合耐圧を向上させることができ、絶縁ゲート型電界効果トランジスタ全体の素子耐圧を向上させることができる。
【００１７】
請求項２に記載された発明は、第１導電型の第１主電極領域と、第１主電極領域の表面から深さ方向に形成されたトレンチと、トレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、トレンチ底面下を除いた第１主電極領域の主面部に形成され、トレンチ側面に沿ってトレンチ底面よりも深く引き延ばされた横方向接合面を有し、非導通時に横方向接合面からトレンチ底面下の第１主電極領域を空之化することができる第２導電型のベース領域と、ベース領域の主面部の第１導電型の第２主電極領域とを有する絶縁ゲート型電界効果トランジスタを備えた半導体装置としたことを特徴としたものである。
【００１８】
請求項２に記載された発明に係る半導体装置においては、絶縁ゲート型電界効果トランジスタの非導通時に、ベース領域の横方向接合面からトレンチ底面下（ゲート電極直下）部分の第１主電極領域側に空之層を伸ばし、トレンチ底面下部分を空之化することができるので、トレンチ底面下部分の空之層幅（空之層の深さ方向の幅）を拡大することでこの部分の接合耐圧を向上させることができ、絶縁ゲート型電界効果トランジスタ全体の素子耐圧を向上させることができる。
【００１９】
請求項３に記載された発明は、請求項１又は請求項２に記載の半導体装置において、トレンチ底面下の第１主電極領域に、第１主電極領域と同一の第１導電型で、絶縁ゲート型電界効果トランジスタの非導通時に空之化されるような濃度並びに体積に設定された半導体領域をさらに備えたことを特徴としたものである。
【００２０】
請求項４に記載された発明は、請求項３に記載された発明に係る半導体装置において、第１主電極領域の不純物密度に比べて高不純物密度で半導体領域を形成したことを特徴としたものである。請求項４に記載された発明に係る半導体装置においては、絶縁ゲート型電界効果トランジスタの導通時にベース領域のトレンチ側面に沿って形成されるチャネルと第１主電極領域との間の主電流経路の抵抗値を半導体領域で低抵抗化することができ、オン抵抗を減少させて低消費電力化を図ることができる。さらに、請求項４に記載された発明に係る半導体装置においては、絶縁ゲート型電界効果トランジスタのオン抵抗を減少することができるので、所定の消費電力において、発熱を押さえることが出来る。このため、チップ面積の縮小化を図ることができる。
【００２１】
請求項５に記載された発明は、請求項３に記載された発明に係る半導体装置において、第１主電極領域の不純物密度に比べて高不純物密度で形成され、ベース領域の接合深さに比べて浅い拡散深さで形成された半導体領域を備えたことを特徴としたものである。請求項５に記載された発明に係る半導体装置においては、請求項４に記載された発明に係る半導体装置で得られる作用効果と同様に、絶縁ゲート型電界効果トランジスタの導通時にベース領域のトレンチ側面に沿って形成されるチャネルと第１主電極領域との間の主電流経路の抵抗値を半導体領域で低抵抗化することができ、オン抵抗を減少させて低消費電力化を図ることができる。さらに、請求項５に記載された発明に係る半導体装置においては、絶縁ゲート型電界効果トランジスタのオン抵抗を減少することができ、所定の消費電力における発熱を押さえることが出来るので、チップ面積の縮小化を図ることができる。
【００２２】
請求項６に記載された発明は、第１導電型の第１主電極領域と、第１主電極領域の表面から深さ方向に形成されたトレンチと、トレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、トレンチ底面下を除いた第１主電極領域の主面部に形成され、トレンチ底面よりも深く均一な接合深さを有する接合面を有し、非導通時に接合面からトレンチ底面下の第１主電極領域を空之化することができる第２導電型のベース領域と、ベース領域の主面部の第１導電型の第２主電極領域と、トレンチ底面下の第１主電極領域に第１主電極領域と同一の第１導電型でかつ第１主電極領域の不純物密度に比べて高不純物密度で形成され、非導通時に空之化される半導体領域とを有する絶縁ゲート型電界効果トランジスタと、第１主電極領域と同一層で同一の第１導電型で形成された第３主電極領域と、第３主電極領域の主面部の第２導電型の制御電極領域と、制御電極領域の主面部の第１導電型の第４主電極領域と、を有するトランジスタと、を同一基板に備えた半導体装置としたことを特徴としたものである。
【００２３】
請求項６に記載された発明に係る半導体装置においては、請求項１に記載された発明に係る半導体装置で得られる作用効果と同様に絶縁ゲート型電界効果トランジスタ全体の素子耐圧を向上させることができ、さらに請求項３及び請求項４に記載された発明に係る半導体装置で得られる作用効果と同様に絶縁ゲート型電界効果トランジスタの導通時に主電流経路の低抵抗化を図ることでオン抵抗を減少させる（低消費電力化並びに大電力化を図る）ことができ、さらに半導体領域でオン抵抗を増加させずに絶縁ゲート型電界効果トランジスタの第１主電極領域を厚く形成する（半導体領域の接合深さ分、第１主電極領域を厚く形成する）ことができ、第１主電極領域と同一層のトランジスタの第３主電極領域を結果的に厚く形成することができるので、トランジスタの素子耐圧（第３主電極領域と制御電極領域との間の接合耐圧）を向上させることができる。すなわち、請求項６に記載された発明においては、絶縁ゲート型電界効果トランジスタの低消費電力化、又はチップ面積の縮小化を図ることができるとともに、絶縁ゲート型電界効果トランジスタの素子耐圧並びにトランジスタの素子耐圧を同時に向上させることができる半導体装置を実現することができる。
【００２４】
【発明の効果】
本発明は、第１に、トレンチ内部にゲート電極を配設した絶縁ゲート型電界効果トランジスタのトレンチ底面下（ゲート電極直下）部分の接合耐圧をその他の部分の接合耐圧と同等か、又はそれ以上の接合耐圧まで向上させることができ、絶縁ゲート型電界効果トランジスタ全体の素子耐圧を向上させることができる半導体装置を提供することができる。
【００２５】
さらに、本発明は、第２に、絶縁ゲート型電界効果トランジスタの主電流経路のオン抵抗を減少させることができるので、低消費電力化を図ることができる半導体装置を提供することができる。
【００２６】
さらに、本発明は、第３に、絶縁ゲート型電界効果トランジスタの主電流経路のオン抵抗を減少させることができるので、チップ面積の縮小化を図ることができる半導体装置を提供することができる。
【００２７】
さらに、本発明は、第４に、上記本発明の第１の効果乃至第３の効果を得ることができるとともに、同時に別途配設されたトランジスタの耐圧を向上させることができるIPDとしての半導体装置を提供することができる。
【００２８】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の実施の形態を図面を参照して説明する。図２は本発明の第１の実施の形態に係る絶縁ゲート型電界効果トランジスタとしてのトレンチ内部にゲート電極を配設した構造を有するパワーUMOSFET（以下において単に「UMOS」と略記する。）の断面構造図、図１は図２に示すUMOSのユニットセルの拡大断面構造図である。図１及び図２に示すように、UMOSは半導体基板１に搭載されており、このUMOSはユニットセルとなるUMOSＴｒｐを複数個電気的に並列に接続して構築されている。
【００２９】
半導体基板１は、高不純物密度のn+型単結晶シリコン基板１０１と、この単結晶シリコン基板１０１上に形成された低不純物密度のn型ドリフト領域１０２とで形成されている。ドリフト領域１０２は、単結晶シリコン基板１０１の表面上にエピタキシャル成長させた単結晶シリコン層で、又単結晶シリコン基板１０１の表面部分にn型不純物を拡散させた半導体領域で、又は単結晶シリコン基板１０１の表面上に張り合わされた単結晶シリコン基板で形成することができる。
【００３０】
UMOSＴｒｐ（それぞれのユニットセル）は、n型の第１主電極領域（第１の実施の形態においてはドレイン領域として使用される。）と、第１主電極領域の表面から深さ方向に形成されたトレンチ２と、トレンチ２内部にゲート絶縁膜３を介して形成されたゲート電極４と、トレンチ２底面下を除いた第１主電極領域の主面部に形成され、トレンチ２底面よりも深く均一な接合深さを有する接合面を有し、非導通時に接合面からトレンチ２底面下の第１主電極領域を空之化することができる低不純物密度のp型のベース領域６と、ベース領域６の主面部の高不純物密度のn+型の第２主電極領域（第１の実施の形態においてはソース領域として使用される。）７とを備えて構築されている。このUMOSＴｒｐは半導体基板１の裏面から表面に電流を流すことができるバーチカル構造で構成されている。
【００３１】
UMOSＴｒｐの第１主電極領域は、半導体基板１のドリフト層１０２で形成されている。第１主電極領域は複数個のUMOSＴｒｐの共通のドレイン領域を構成するようになっている。
【００３２】
トレンチ２はドリフト層１０２の範囲内（詳細には、UMOSＴｒｐの非導通時に後述する空之層２０Ｄが単結晶シリコン基板１０１に到達しない範囲内）においてこのドリフト層１０２の表面から深さ方向にほぼ均一なトレンチ幅を備えて形成されている。トレンチ２は、第１の実施の形態において、例えばトレンチ幅を1μm、トレンチ深さを２μmとして形成されている。
【００３３】
ゲート絶縁膜３はトレンチ２の内壁及び底面に沿って形成されており、このゲート絶縁膜３には例えば単層のシリコン酸化膜（SiO2膜）、又はSiO2膜とシリコン窒化膜（Si3N4膜）とを重ね合わせた複合膜を実用的に使用することができる。
【００３４】
ゲート電極４はトレンチ２内部に埋設され、このゲート電極４には例えばn型不純物が導入されその抵抗値が低抵抗に調節された多結晶シリコン膜を実用的に使用することができる。
【００３５】
ベース領域６は、UMOSＴｒｐの導通時にトレンチ２側面に沿うゲート絶縁膜３との界面近傍においてチャネルを生成することができ、第１主電極領域（ドリフト領域１０２）と第２主電極領域７との間に主電流経路を生成するようになっている。ベース領域６の主面部にはこのベース領域６よりも高不純物密度のp+型ベースコンタクト領域８が形成されており、ベース領域６にはこのベースコンタクト領域８を通して第２主電極領域７に印加される電圧と同一の電圧が印加されるようになっている。
【００３６】
そして、第１の実施の形態において、ベース領域６は、トレンチ２の底面よりも深い、ドリフト領域１０２との深さ方向接合面６１を備えており、深さ方向接合面６１に曲面を持たないように均一な接合深さで形成されている。表現を代えれば、ベース領域６は、トレンチ２の底面よりも深く均一な接合深さを有する深さ方向接合面６１を備えることで、トレンチ２側面に沿ってトレンチ２底面よりも深く引き延ばされた横方向接合面（ベース領域２の側面とトレンチ２底面下のドリフト領域１０２とで形成されるpn接合面）６２を備えることになる。UMOSＴｒｐの非導通時においては、この横方向接合面６２からトレンチ２底面下のドリフト領域１０２に空之層（２０Ｄ）を伸ばすことができ、このトレンチ２底面下のドリフト領域１０２を空之化することができる。
【００３７】
トレンチ２底面下においてUMOSＴｒｐのベース領域６の横方向接合面６２と隣接する他のUMOSＴｒｐのベース領域６の横方向接合面６２との間のドリフト領域１０２には高不純物密度のn+型半導体領域（オン抵抗を低減させるための補助拡散層）５が配設されている。この半導体領域５は、導通時にチャネルとドリフト領域１０２との間の主電流経路の抵抗値（オン抵抗値）を減少させることができ、かつ非導通時にトレンチ２底面下を空之化することができるような不純物密度並びに体積（図２中、紙面横方向拡散距離×紙面奥行きの横方向拡散距離×拡散深さ）に設定されている。好ましくは、半導体領域５は、第１主電極領域特にドリフト領域１０２の不純物密度よりも高く、ベース領域２の接合深さ（深さ方向接合面６１）よりも浅い拡散深さに設定されている。主電流経路の抵抗値を減少させるためには半導体領域５の不純物密度は高く体積は大きい（拡散深さが深い）方が好ましく、逆にトレンチ２底面下の空之化を確実に実現するためには半導体領域５の不純物密度は低く体積は小さくして空之層を伸びやすくする方が好ましいが、第１の実施の形態においてはこの双方を考慮して半導体領域５の不純物密度並びに体積が調節されている。
【００３８】
第２主電極領域（ソース領域）７はトレンチ２とベースコンタクト領域８との間においてベース領域６の主面部に形成されている。第２主電極領域７には半導体基板１上の層間絶縁膜９に形成されたコンタクトホール９Ｈを通してソース配線１０が電気的に接続されている。このソース配線１０は例えばシリコン(Si)を１％含むアルミニウム(Al)−シリコン(Si)膜を主体として形成されている。
【００３９】
さらに、半導体基板１の単結晶シリコン基板１０１裏面にはドレイン電極１１が配設されている。
【００４０】
次に、このように構成されるUMOSＴｒｐのスイッチング動作を説明する。まず、導通動作とする（ONにする）には、ドレイン電極１１とソース配線１０との間に正電圧を印加した状態で、ゲート電極４にしきい値電圧以上の電圧が印加される。これにより、ベース領域６のトレンチ２の側面に沿うゲート絶縁膜３との界面近傍がn型に反転し、縦方向（深さ方向）にチャネルが形成されるので、ドレイン電極１１から供給される電流をUMOSＴｒｐの第１主電極領域（ドリフト領域１０２）、半導体領域５、チャネル、第２主電極領域７のそれぞれを通してソース配線１０に流すことができる。
【００４１】
一方、非導通状態とする（OFFにする）には、ドレイン電極１１とソース配線１０との間に正電圧を印加した状態で、ゲート電極４にしきい値電圧以下の電圧が印加される。これにより、ベース領域６のゲート絶縁膜３との界面近傍のチャネルは消滅し、第１主電極領域（ドリフト領域１０２）と第２主電極領域７との間には電流を流すことができない。
【００４２】
この非導通状態においては、図１に示すように、第１主電極領域であるドリフト領域１０２とベース領域６とのpn接合に沿って空之層２０が形成される。この空之層２０は、pn接合面（深さ方向接合面６１及び横方向接合面６２）からドリフト領域１０２に生成される空之層２０Ｄと、ベース領域６側に生成される空之層２０Ｂとで形成されている。ベース領域６は、トレンチ２底面よりも深い接合深さを備えることで、トレンチ２底面よりも深い位置に深さ方向接合面６１を有し、かつトレンチ２側面に沿ってトレンチ２底面よりも深く引き伸ばされた横方向接合面６２を有しているので、空之層２０は理想二次元pnダイオードに近い形で伸長する。すなわち、特に横方向接合面６２からトレンチ２底面下のドリフト領域１０２側に形成される空之層２０Ｄはトレンチ２底面下つまりUMOSＴｒｐのベース領域６と隣接する他のベース領域６との間のドリフト領域１０２及び半導体領域５を完全に空之化する（キャリアを空にする）ようになっており、双方の横方向接合面６２からトレンチ２底面下のドリフト領域１０２側に形成される空之層２０Ｄは互いに連結されるようになっている。また、この空之層２０Ｄにおいては、トレンチ２底面下を完全に空之化するようにベース領域６の不純物密度、ドリフト領域１０２の不純物密度、半導体領域５の不純物密度並びに体積が調節されている。
【００４３】
さらに、非導通状態においてトレンチ２底面下の半導体領域５とドリフト領域１０２とは同一電位になっているので、ベース領域６と半導体領域５との間の横方向接合面（pn接合面）６２からベース領域６側にも空之層２０Ｂが伸長されるようになっている。このベース領域６と半導体領域５との間の横方向接合面６２からベース領域６２側に形成される空之層２０Ｂの幅Ｗ３、ベース領域６とドリフト領域１０２との間の横方向接合面６２からベース領域６側に形成される空之層２０Ｂの幅Ｗ４のそれぞれは徐々に大きくなっており（徐々に空之層２０Ｂの幅が拡大されており）、トレンチ２底面下からベース領域６直下までの電位勾配を緩やかにすることができる。この点においてもUMOSＴｒｐの素子耐圧を向上させることができる。
【００４４】
このように構成されるUMOSＴｒｐにおいては、トレンチ２底面下よりもベース領域２の接合深さを深くして横方向接合面６２を形成し、非導通時に横方向接合面６２からトレンチ２底面下のドリフト領域１０２及び半導体領域５を完全に空之化させたことにより、ベース領域６の深さ方向接合面６１部分に形成される空之層２０の幅Ｗ１に対してトレンチ２底面下に形成される空之層２０の幅Ｗ２を同等か、又はそれよりも大きくすることができる。すなわち、トレンチ２底面下の空之層２０の幅Ｗ２を実効的に拡張することができる。ベース領域２のトレンチ２底面下からの接合深さは深さ方向接合面６１からベース領域２側に形成される空之層２０Ｂの伸びと同等か又はそれよりも大きく設定するようになっており、結果的にトレンチ２底面下の空之層２０の幅Ｗ２は幅Ｗ１と同等か又はそれよりも大きくなっている。従って、トレンチ２底面下の素子耐圧をベース領域２とドリフト領域１０２との間の深さ方向接合面６１におけるpn接合耐圧とほぼ同等とすることができるので、UMOSＴｒｐ全体の素子耐圧（BVdss）を向上させることができる。
【００４５】
ここで、ベース領域６の深さ方向接合面６１からのドリフト領域１０２の拡散深さ（深さ方向接合面６１からドリフト領域１０２と単結晶シリコン基板１０１との境界面までのドリフト領域１０２の厚さ）は少なくとも空之層２０Ｄの伸長に影響がない深さを必要としている。ベース領域６の接合深さを深く形成したので、この深くした分（トレンチ２底面下から深さ方向接合面６１まで深くした分）、ドリフト領域１０２の全体の厚さ（例えばエピタキシャル層の厚さ）が厚くなり、オン抵抗値は増大してしまうが、第１の実施の形態に係るUMOSＴｒｐにおいては、導通時に主電流経路のチャネルと第１主電極領域との間で半導体領域５を低抵抗領域として機能させることができるので、オン抵抗を減少することができる。すなわち、第１の実施の形態に係るUMOSＴｒｐにおいては、トレンチ２底面下よりもベース領域２の接合深さを深くすることで非導通時にトレンチ２底面下を空之化し、全体の素子耐圧を向上させることができ、同時に、導通時にはトレンチ２底面下の半導体領域５でオン抵抗値を減少させることができる。
【００４６】
次に、前述のUMOSＴｒｐを搭載する半導体装置の製造方法を簡単に説明する。図３（Ａ）、図３（Ｂ）、図４（Ａ）、図４（Ｂ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）、図６（Ｂ）、図７はそれぞれUMOSＴｒｐの製造方法を説明するための工程断面図である。
【００４７】
（１）まず、高不純物密度のn+型単結晶シリコン基板１０１を準備し、単結晶シリコン基板１０１上に低不純物密度のn型ドリフト領域１０２を形成し、図３（Ａ）に示すように半導体基板１を形成する。ドリフト領域１０２は例えば1015〜1016atoms/cm3程度の不純物密度で形成されることが好ましい。ドリフト領域１０２を形成することにより、UMOSＴｒｐの第１主電極領域が形成される。
【００４８】
（２）図３（Ｂ）に示すように、UMOSＴｒｐのゲート電極４の形成領域において、半導体基板１のドリフト領域１０２にトレンチ２を形成する。トレンチ２は、半導体基板１表面上の全面にゲート電極４の形成領域が開口されたエッチングマスクをフォトリソグラフィ技術で形成し、このエッチングマスクを使用してドリフト領域１０２の表面から深さ方向にエッチングを行うことにより形成することができる。エッチングには例えば異方性の強い反応性イオンエッチング（RIE）を実用的に使用することができる。
【００４９】
（３）図４（Ａ）に示すように、ドリフト領域１０２の主面部にトレンチ２底面よりも深く均一な接合深さを有するベース領域６を形成する。ベース領域６は、例えばイオン注入でp型不純物好ましくは硼素（B）をドリフト領域１０２の表面部分に注入し、注入された不純物を活性化させることで形成することができる。また、ベース領域６は固相拡散により形成してもよい。ベース領域６は例えば1016〜1018atoms/cm3程度の不純物密度で形成されることが好ましい。
【００５０】
（４）図４（Ｂ）に示すように、トレンチ２底面下のドリフト領域１０２の表面部分に高不純物密度のn+型半導体領域５を形成する。半導体領域５は、トレンチ２底面が開口されトレンチ２側面及びベース領域６表面を覆う不純物導入マスクを形成し、この不純物導入マスクを使用してトレンチ２底面においてドリフト領域１０２の表面部分にn型不純物を導入し、この不純物を活性化することにより形成することができる。
【００５１】
（５）図５（Ａ）に示すように、ベース領域６表面の周辺部分に高不純物密度のn+型第２主電極領域７を形成する。この第２主電極領域７は前述のトレンチ２底面のドリフト領域１０２に形成された半導体領域５と同一製造工程で形成することもできる。第２主電極領域７は例えば1020〜1021atoms/cm3程度の不純物密度で形成されることが好ましい。
【００５２】
（６）図５（Ｂ）に示すように、ベース領域６表面の中央部分に高不純物密度のp+型ベースコンタクト領域８を形成する。このベースコンタクト領域８は例えば1020〜1021atoms/cm3程度の不純物密度で形成されることが好ましい。
【００５３】
（７）トレンチ２側面（ベース領域６側面上）及び底面（半導体領域５表面上）にゲート絶縁膜３を形成する。ゲート絶縁膜３には、熱酸化法又は化学的気相析出法（CVD）で形成された単層のSiO2膜若しくはSiO2膜とSi3N4膜とを重ね合わせた複合膜を実用的に使用することができる。引き続き、図６（Ａ）に示すように、トレンチ２内部にゲート絶縁膜３を介在させてゲート電極４を形成する。ゲート電極４は、例えばCVD法によりトレンチ２内部に完全に埋め込まれるまで多結晶シリコン膜を成膜させ、トレンチ２内部に埋め込まれた多結晶シリコン膜を残してベース領域６の表面上等の余分な多結晶シリコン膜をバックエッチングで取り除くことで形成することができる。多結晶シリコン膜にはその成膜中又は成膜後に低抵抗値に調節するための不純物が導入される。
【００５４】
（８）半導体基板１の主面上の全面に層間絶縁膜９を形成し、図６（Ｂ）に示すように第２主電極領域７上及びベースコンタクト領域８上において層間絶縁膜９にコンタクトホール９Ｈを形成する。
【００５５】
（９）図７に示すように、コンタクトホール９Ｈを通して第２主電極領域７及びベースコンタクト領域８に電気的に接続するように、層間絶縁膜９上にソース配線１０を形成する。
【００５６】
（１０）そして、前述の図１及び図２に示すように、半導体基板１の裏面すなわち単結晶シリコン基板１０１の裏面にドレイン電極１１を形成する。これらの一連の各工程を行うことにより、第１の実施の形態に係るUMOSＴｒｐを備えた半導体装置を完成させることができる。
【００５７】
以上説明した第１の実施の形態に係る半導体装置においては、トレンチ２の底面下よりもベース領域６の接合深さを深く設定することで、UMOSＴｒｐの非導通時に、第１主電極領域（ドリフト領域１０２）とベース領域６との接合面、さらに詳細には横方向接合面６２からトレンチ２底面下（ゲート電極４直下）部分の第１主電極領域側に空之層２０Ｄを伸ばし、トレンチ２底面下部分を空之化することができるので、トレンチ２底面下部分の空之層幅Ｗ２を拡大することでこの部分の接合耐圧を向上させることができ、UMOSＴｒｐ全体の素子耐圧を向上させることができる。
【００５８】
さらに、第１の実施の形態に係る半導体装置においては、トレンチ２底面下の第１主電極領域のドリフト領域１０２に半導体領域５を備えたことで、UMOSＴｒｐの導通時にベース領域６のトレンチ２側面に沿って形成されるチャネルと第１主電極領域のドリフト領域１０２との間の主電流経路の抵抗値を低抵抗化することができ、オン抵抗を減少させて低消費電力化を図ることができる。
【００５９】
さらに、第１の実施の形態に係る半導体装置においては、トレンチ２底面下の第１主電極領域のドリフト領域１０２に半導体領域５を備えたことで、UMOSＴｒｐのオン抵抗を減少することができるので、同じ電力を得るためのチップの発熱量が小さくなる。従って、この発熱対策としていたチップの面積を小さくすることが出来る。
【００６０】
さらに、第１の実施の形態に係る半導体装置の製造方法においては、特に難易度が高い工程を用いていないので、通常の半導体製造技術で前述の効果が得られる半導体装置を容易に製作することができる。
【００６１】
（第２の実施の形態）
第２の実施の形態に係る絶縁ゲート型電界効果トランジスタは、ラテラル構造を有するUMOSである。図９は本発明の第２の実施の形態に係るUMOSを備えた半導体装置の断面構造図、図８は図９に示すUMOSのユニットセルの拡大断面構造図である。図８及び図９に示すように、UMOSは半導体基板１に搭載されており、このUMOSはユニットセルとなるUMOSＴｒｐを複数個電気的に並列に接続して構築されている。
【００６２】
半導体基板１は、低不純物密度のp型単結晶シリコン基板１０３と、この単結晶シリコン基板１０３上の高不純物密度のn+型埋込み型半導体領域１０４と、この埋込み型半導体領域１０４上の低不純物密度のn型ドリフト領域１０２とで形成されている。
【００６３】
UMOSＴｒｐ（それぞれのユニットセル）は、n型の第１主電極領域（第１の実施の形態においてはドレイン領域として使用される。）と、第１主電極領域の表面から深さ方向に形成されたトレンチ２と、トレンチ２内部にゲート絶縁膜３を介して形成されたゲート電極４と、トレンチ２底面下を除いた第１主電極領域の主面部に形成され、トレンチ２底面よりも深く均一な接合深さを有する接合面を有し、非導通時に接合面からトレンチ２底面下の第１主電極領域を空之化することができる低不純物密度のp型のベース領域６と、ベース領域６の主面部の高不純物密度のn+型の第２主電極領域（第１の実施の形態においてはソース領域として使用される。）７とを備えて構築されている。さらに、UMOSＴｒｐは、主電流経路を構築するための埋込み型半導体半導体領域１０４と、高不純物密度のn+型ドレインコンタクト領域１０５とを備えている。ドレインコンタクト領域１０５は、ベース領域６と離間した領域において、ドリフト領域１０２の表面から底面側の埋込み半導体領域１０４に電気的に接続するように形成されている。このドレインコンタクト領域１０５には層間絶縁膜９上に形成されこの層間絶縁膜９に形成されたコンタクトホール９Ｈを通してドレイン電極１２が電気的に接続されており、さらにこのドレイン電極１２にはその上層の層間絶縁膜１３上に形成されこの層間絶縁膜１３に形成されたスルーホール１３Ｈを通してドレイン配線１４が電気的に接続されている。ドレイン配線１４、ドレイン電極１２のそれぞれを通して半導体基板１の表面側から供給される電流はドレインコンタクト領域１０５から埋込み型半導体領域１０４に伝達され、埋込み型半導体領域１０４はこの電流を横方向に流してUMOSＴｒｐの第１主電極領域に供給するようになっており、第２の実施の形態に係るUMOSＴｒｐはラテラル構造で構成されている。
【００６４】
UMOSＴｒｐの第１主電極領域は半導体基板１のドリフト層１０２で形成されている。第１主電極領域は複数個のUMOSＴｒｐに共通のドレイン領域を構成するようになっている。
【００６５】
第１の実施の形態に係る半導体装置と同様に、トレンチ２はドリフト領域１０２の範囲内（深さ方向接合面６１から形成される空之層２０Ｄが埋込み型半導体領域１０４に到達しない範囲内）においてこのドリフト領域１０２の表面から深さ方向にほぼ均一なトレンチ幅で形成されている。ゲート絶縁膜３はトレンチ２の内壁及び底面に沿って形成されている。ゲート電極４はトレンチ２内部に埋設され、このゲート電極４には例えばn型不純物が導入され低抵抗値に調節された多結晶シリコン膜を実用的に使用することができる。
【００６６】
ベース領域６は、UMOSＴｒｐの導通時にトレンチ２側面に沿うゲート絶縁膜３との界面近傍においてチャネルを生成することができ、第１主電極領域（ドリフト領域１０２）と第２主電極領域７との間に主電流経路を形成するようになっている。ベース領域６の主面部にはこのベース領域６よりも高不純物密度のp+型ベースコンタクト領域８が形成されており、ベース領域６にはこのベースコンタクト領域８を通して第２主電極領域７に印加される電圧と同一の電圧が印加されるようになっている。
【００６７】
そして、第１の実施の形態に係る半導体装置のUMOSＴｒｐのベース領域６と同様に、第２の実施の形態に係るベース領域６は、トレンチ２の底面よりも深い、ドリフト領域１０２との深さ方向接合面６１を備えおり、深さ方向接合面６１に曲面を持たないように均一な接合深さで形成されている。表現を代えれば、ベース領域６は、トレンチ２の底面よりも深く均一な接合深さを有する深さ方向接合面６１を備えることで、トレンチ２側面に沿ってトレンチ２底面よりも深く引き延ばされた横方向接合面６２を備えることになる。UMOSＴｒｐの非導通時においては、この横方向接合面６２からトレンチ２底面下のドリフト領域１０２に空之層を伸ばすことができ、このトレンチ２底面下のドリフト領域１０２を空之化することができる。
【００６８】
さらに、トレンチ２底面下においてUMOSＴｒｐのベース領域６の横方向接合面６２と隣接する他のUMOSＴｒｐのベース領域６の横方向接合面６２との間のドリフト領域１０２には高不純物密度のn+型半導体領域５が配設されている。第１の実施の形態に係る半導体装置の半導体領域５と同様に、第２の実施の形態に係る半導体領域５は、導通時にチャネルとドリフト領域１０２との間の主電流経路のオン抵抗値を減少させることができ、かつ非導通時にトレンチ２底面下を空之化することができるような不純物密度並びに体積に設定されている。好ましくは、半導体領域５は、ドリフト領域１０２の不純物密度よりも高く、第２主電極領域７と同等か又はそれよりも低い不純物密度に設定され、ベース領域２の接合深さ（深さ方向接合面６１）よりも浅い拡散深さに設定されている。
【００６９】
第２主電極領域（ソース領域）７はトレンチ２とベースコンタクト領域８との間においてベース領域６の主面部に形成されている。第２主電極領域７には半導体基板１上の層間絶縁膜９に形成されたコンタクトホール９Ｈを通してソース配線１０が電気的に接続されている。このソース配線９とドレイン電極１２とは同一配線層において同一配線材料で形成されている。
【００７０】
第２の実施の形態に係る半導体装置においては、前述のようにラテラル構造でUMOSＴｒｐが形成され、電流の供給並びに取り出しが半導体基板１の表面側で行うことができるので、第１の実施の形態に係る半導体装置の半導体基板１の裏面に必要とされていたドレイン電極１１を形成する必要はない。
【００７１】
次に、このように構成されるUMOSＴｒｐのスイッチング動作を説明する。まず、導通動作とするには、ドレイン配線１４とソース配線１０との間に正電圧を印加した状態で、ゲート電極４にしきい値電圧以上の電圧が印加される。ドレイン配線１４は、ドレイン電極１２、ドレインコンタクト領域１０５、埋込み型半導体領域１０４のそれぞれを通してUMOSＴｒｐの第１主電極領域（ドリフト領域１０２）に電気的に接続されている。これにより、ベース領域６のトレンチ２の側面に沿うゲート絶縁膜３との界面近傍がn型に反転し、縦方向（深さ方向）にチャネルが形成されるので、ドレイン配線１４から供給される電流をUMOSＴｒｐの第１主電極領域（ドリフト領域１０２）、半導体領域５、チャネル、第２主電極領域７のそれぞれを通してソース配線１０に流すことができる。
【００７２】
一方、非導通状態とするには、ドレイン配線１４とソース配線１０との間に正電圧を印加した状態で、ゲート電極４にしきい値電圧以下の電圧が印加される。これにより、ベース領域６のゲート絶縁膜３との界面近傍のチャネルは消滅し、第１主電極領域（ドリフト領域１０２）と第２主電極領域７との間には電流を流すことができない。
【００７３】
この非導通状態においては、同図８に示すように、第１主電極領域であるドリフト領域１０２とベース領域６とのpn接合に沿って空之層２０が形成される。この空之層２０は、pn接合面からドリフト領域１０２に生成される空之層２０Ｄと、ベース領域６側に生成される空之層２０Ｂとで形成されている。ベース領域６は、トレンチ２底面よりも深い接合深さを備えることで、トレンチ２底面よりも深い位置に深さ方向接合面６１を有し、かつトレンチ２側面に沿ってトレンチ２底面よりも深く引き伸ばされた横方向接合面６２を有しているので、空之層２０は理想二次元pnダイオードに近い形で伸長する。すなわち、特に横方向接合面６２からトレンチ２底面下のドリフト領域１０２側に形成される空之層２０Ｄはトレンチ２底面下つまりUMOSＴｒｐのベース領域６と隣接する他のベース領域６との間のドリフト領域１０２及び半導体領域５を完全に空之化するようになっており、双方の横方向接合面６２からトレンチ２底面下のドリフト領域１０２側に形成される空之層２０Ｄは互いに連結されるようになっている。また、この空之層２０Ｄにおいては、トレンチ２底面下を完全に空之化するようにベース領域６の不純物密度、ドリフト領域１０２の不純物密度、半導体領域５の不純物密度並びに体積が調節されている。
【００７４】
さらに、非導通状態においてトレンチ２底面下の半導体領域５とドリフト領域１０２とは同一電位になっているので、ベース領域６と半導体領域５との間の横方向接合面（pn接合面）６２からベース領域６側にも空之層２０Ｂが伸長されるようになっている。このベース領域６と半導体領域５との間の横方向接合面６２からベース領域６２側に形成される空之層２０Ｂの幅Ｗ３、ベース領域６とドリフト領域１０２との間の横方向接合面６２からベース領域６側に形成される空之層２０Ｂの幅Ｗ４のそれぞれは徐々に大きくなっており、トレンチ２底面下からベース領域６直下までの電位勾配を緩やかにすることができる。この点においてもUMOSＴｒｐの素子耐圧を向上させることができる。
【００７５】
このように構成されるUMOSＴｒｐにおいては、トレンチ２底面下よりもベース領域２の接合深さを深くして横方向接合面６２を形成し、非導通時に横方向接合面６２からトレンチ２底面下のドリフト領域１０２及び半導体領域５を完全に空之化させたことにより、ベース領域６の深さ方向接合面６１部分に形成される空之層２０の幅Ｗ１に対してトレンチ２底面下に形成される空之層２０の幅Ｗ２を同等か、又はそれよりも大きくすることができる。すなわち、トレンチ２底面下の空之層２０の幅Ｗ２を実効的に拡張することができる。ベース領域２のトレンチ２底面下からの接合深さは深さ方向接合面６１からベース領域２側に形成される空之層２０Ｂの伸びと同等か又はそれよりも大きく設定するようになっており、結果的にトレンチ２底面下の空之層２０の幅Ｗ２は幅Ｗ１と同等か又はそれよりも大きくなっている。従って、トレンチ２底面下の素子耐圧を向上させることができ、トレンチ２底面下の素子耐圧をベース領域２とドリフト領域１０２との間の深さ方向接合面６１におけるpn接合耐圧とほぼ同等とすることができるので、UMOSＴｒｐ全体の素子耐圧（BVdss）を向上させることができる。
【００７６】
ここで、ベース領域６の深さ方向接合面６１からのドリフト領域１０２の拡散深さは少なくとも空之層２０Ｄの伸長に影響がない深さを必要としている。ベース領域６の接合深さを深く形成したので、この深くした分、ドリフト領域１０２の全体の厚さが厚くなり、オン抵抗値は増大してしまうが、第２の実施の形態に係るUMOSＴｒｐにおいては、導通時に半導体領域５を主電流経路のチャネルと第１主電極領域との間で低抵抗領域として機能させることができるので、オン抵抗を減少することができる。すなわち、第２の実施の形態に係るUMOSＴｒｐにおいては、トレンチ２底面下よりもベース領域２の接合深さを深くすることで非導通時にトレンチ２底面下を空之化し、全体の素子耐圧を向上させることができ、同時に、導通時にはトレンチ２底面下の半導体領域５でオン抵抗値を減少させることができる。
【００７７】
次に、前述のUMOSＴｒｐを搭載する半導体装置の製造方法を簡単に説明する。図１０（Ａ）、図１０（Ｂ）、図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）、図１２（Ｂ）、図１３（Ａ）、図１３（Ｂ）、図１４、図１５はそれぞれUMOSＴｒｐの製造方法を説明するための工程断面図である。
【００７８】
（１）まず、低不純物密度のp型単結晶シリコン基板１０３を準備し、単結晶シリコン基板１０３上に高不純物密度のn+型埋込み型半導体領域１０４、低不純物密度のn型ドリフト領域１０２を形成し、図１０（Ａ）に示すように半導体基板１を形成する。埋込み型半導体領域１０４は、単結晶シリコン基板１０３の表面部分にイオン注入法又は固相拡散法によりn型不純物を導入し、この後n型不純物が導入された単結晶シリコン基板１０３の表面上にドリフト領域１０２となるエピタキシャル層を成長させることにより、単結晶シリコン基板１０３とドリフト領域１０２との間に形成することができる。また、埋込み型半導体領域１０４は、単結晶シリコン基板１０３上にドリフト領域１０２を形成した後に、単結晶シリコン基板１０３とドリフト領域１０２との間の部分に高エネルギのイオン注入でn型不純物を導入することで形成してもよい。埋込み型半導体領域１０４は例えば1017〜1018atoms/cm3程度の不純物密度で形成されることが好ましい。
【００７９】
（２）図１０（Ｂ）に示すように、ドレインコンタクト領域１０５を形成する。ドレインコンタクト領域１０５はこの領域が開口された不純物導入マスクをフォトリソグラフィ技術で形成し、この不純物導入マスクを使用してドリフト領域１０２の表面部分にn型不純物を導入することにより形成することができる。
【００８０】
（３）図１１（Ａ）に示すように、UMOSＴｒｐのゲート電極４の形成領域において、半導体基板１のドリフト領域１０２にトレンチ２を形成する。
【００８１】
（４）図１１（Ｂ）に示すように、ドリフト領域１０２の主面部にトレンチ２底面よりも深く均一な接合深さを有するベース領域６を形成する。ベース領域６は、第１の実施の形態に係る半導体装置のベース領域６を形成する条件と同一の条件で形成される。なお、このベース領域６の活性化アニールを利用して前述のドレインコンタクト領域１０５を形成するn型不純物の活性化アニールを同時に行ってもよい。
【００８２】
（５）図１２（Ａ）に示すように、トレンチ２底面下のドリフト領域１０２の表面部分に高不純物密度のn+型半導体領域５を形成する。半導体領域５は、第１の実施の形態に係る半導体装置の半導体領域５を形成する条件と同一の条件で形成される。
【００８３】
（６）図１２（Ｂ）に示すように、ベース領域６表面の周辺部分に高不純物密度のn+型第２主電極領域７を形成する。この第２主電極領域７は前述のトレンチ２底面下のドリフト領域１０２に形成された半導体領域５と同一製造工程で形成することもできる。
【００８４】
（７）図１３（Ａ）に示すように、ベース領域６表面の中央部分に高不純物密度のp+型ベースコンタクト領域８を形成する。なお、前述のドレインコンタクト領域１０５、ベース領域６、半導体領域５、第２主電極領域７及びベースコンタクト領域８の各領域は、予め各工程で不純物を導入しておき、後に一括してアニールを行うことで同時に活性化してもよい。
【００８５】
（８）トレンチ２側面（ベース領域６側面上）及び底面（半導体領域５表面上）にゲート絶縁膜３を形成する。引き続き、図１３（Ｂ）に示すように、トレンチ２内部にゲート絶縁膜３を介在させてゲート電極４を形成する。
【００８６】
（９）半導体基板１の主面上の全面に層間絶縁膜９を形成し、第２主電極領域７上及びベースコンタクト領域８上において層間絶縁膜９にコンタクトホール９Ｈを形成する。そして、図１４に示すように、層間絶縁膜９上にコンタクトホール９Ｈを通して第２主電極領域７及びベースコンタクト領域８に電気的に接続されるソース配線１０、同様にコンタクトホール９Ｈを通してドレインコンタクト領域１０５に電気的に接続されるドレイン電極１２を形成する。ソース配線１０、ドレイン電極１２のそれぞれは同一製造工程で形成される。
【００８７】
（１０）図１５に示すように、ソース配線１０上及びドレイン電極１２上に層間絶縁膜１３を形成する。そして、ドレイン電極１２上において層間絶縁膜１３にスルーホール１３Ｈを形成する（図９参照。）。
【００８８】
（１１）そして、前述の図９に示すように、スルーホール１３Ｈを通してドレイン電極１２に電気的に接続されるドレイン配線１４を層間絶縁膜１３上に形成する。これらの一連の各工程を行うことにより、第２の実施の形態に係るUMOSＴｒｐを備えた半導体装置を完成させることができる。
【００８９】
以上説明した第２の実施の形態に係る半導体装置においては、第１の実施の形態に係る半導体装置で得られる効果と同様の効果を得ることができる。
【００９０】
（第３の実施の形態）
第３の実施の形態は、前述の第２の実施の形態に係る半導体装置に搭載された絶縁ゲート型電界効果トランジスタ（UMOS）とその制御回路、インテリジェント機能を構築する回路等とを同一基板に搭載したIPDとしての半導体装置を説明するものである。図１６は本発明の第３の実施の形態に係るUMOSを備えたIPDとしての半導体装置の断面構造図である。図１６に示すように、半導体装置は、同一の半導体基板１に、IPDを構築する主要素子としてのUMOSＴｒｐと、このUMOSＴｒｐを制御するための制御回路、インテリジェント機能を達成する回路（例えば、過温度検出回路、過電流検出回路）等を構築する素子としてのnpn型バイポーラトランジスタＴｒ１及びpnp型バイポーラトランジスタＴｒ２とを備えている。
【００９１】
半導体基板１は、好ましくは単結晶シリコン基板で形成される支持基板１０６と、この支持基板１０６上の埋込み絶縁体１０７と、この埋込み絶縁体１０７上の単結晶シリコンからなる活性基板１０８とで形成されている。すなわち、半導体基板１にはSOI（Silicon On Insulator）基板が使用されている。
【００９２】
UMOSＴｒｐ、npn型バイポーラトランジスタＴｒ１、pnp型バイポーラトランジスタＴｒ２の各領域は、トレンチ分離体３０により相互に電気的に完全に分離されている。このトレンチ分離体３０は、半導体基板１の活性基板１０８の表面から埋込み絶縁体１０７まで達する深い分離用トレンチ３１（UMOSＴｒｐのトレンチ２よりもトレンチ深さが深くなっている。）と、分離用トレンチ３１の内壁及び底面に沿って形成された分離用絶縁体３２と、この分離用絶縁体３２を介して分離用トレンチ３１内部に埋設された充填体３３とで構築されている。分離用絶縁体３２には例えばSiO2膜を実用的に使用することができる。充填体３３には例えばSiO2膜や多結晶シリコン膜を実用的に使用することができる。
【００９３】
第３の実施の形態に係るUMOSＴｒｐは、図１６中、左側に示すように、前述の第２の実施の形態に係るUMOSＴｒｐと基本的には同一構造で形成されている。図１６には並列に電気的に接続されたいくつかのユニットセルを示している。すなわち、UMOSＴｒｐは、トレンチ分離体３０で周囲を囲まれた領域内の活性基板１０８に形成されており、低不純物密度のn型の第１主電極領域（ドリフト領域１０２Ａ）と、第１主電極領域の表面から深さ方向に形成されたトレンチ２と、トレンチ２内部にゲート絶縁膜３を介して形成されたゲート電極４と、トレンチ２底面下を除いた第１主電極領域の主面部に形成され、トレンチ２底面よりも深く均一な接合深さを有する接合面を有し、非導通時に接合面からトレンチ２底面下の第１主電極領域を空之化することができる低不純物密度のp型のベース領域６と、ベース領域６の主面部の高不純物密度のn+型の第２主電極領域７とを備えて構築されている。UMOSＴｒｐが配設された活性基板１０８は埋込み絶縁体１０７上に形成された高不純物密度のn+型埋込み型半導体領域１０４Ａとこの埋込み型半導体領域１０４Ａ上の低不純物密度のn型ドリフト領域１０２Ａとで形成されており、UMOSＴｒｐには主電流経路を構築するための埋込み型半導体領域１０４Ａ及び高不純物密度のn+型ドレインコンタクト領域１０５を備えている。ドレインコンタクト領域１０５は、ベース領域６と離間した領域においてドリフト領域１０２Ａの表面から底面側の埋込み半導体領域１０４Ａに電気的に接続するように形成されている。第３の実施の形態に係るUMOSＴｒｐは第２の実施の形態に係るUMOSＴｒｐと同様にラテラル構造で構成されている。
【００９４】
UMOSＴｒｐの第１主電極領域は、半導体基板１のドリフト層１０２Ａで形成されており、ドレイン領域として使用されている。第１主電極領域は複数個のUMOSＴｒｐに共通のドレイン領域を構成するようになっている。
【００９５】
第２の実施の形態に係る半導体装置と同様に、トレンチ２はドリフト領域１０２Ａの範囲内においてこのドリフト領域１０２の表面から深さ方向にほぼ均一なトレンチ幅で形成されている。ゲート絶縁膜３はトレンチ２の内壁及び底面に沿って形成されている。ゲート電極４はトレンチ２内部に埋設され、このゲート電極４には例えばn型不純物が導入され低抵抗値に調節された多結晶シリコン膜を実用的に使用することができる。
【００９６】
ベース領域６は、UMOSＴｒｐの導通時にトレンチ２側面に沿うゲート絶縁膜３との界面近傍においてチャネルを生成することができ、第１主電極領域（ドリフト領域１０２Ａ）と第２主電極領域７との間に主電流経路を生成するようになっている。ベース領域６の主面部にはこのベース領域６よりも高不純物密度のp+型ベースコンタクト領域８が形成されており、ベース領域６にはこのベースコンタクト領域８を通して第２主電極領域７に印加される電圧と同一の電圧が印加されるようになっている。
【００９７】
そして、第１の実施の形態に係る半導体装置及び第２の実施の形態に係る半導体装置のUMOSＴｒｐのベース領域６と同様に、第３の実施の形態に係るベース領域６は、トレンチ２の底面よりも深い、ドリフト領域１０２Ａとの深さ方向接合面６１を備えおり、深さ方向接合面６１に曲面を持たないように均一な接合深さで形成されている。表現を代えれば、ベース領域６は、トレンチ２の底面よりも深く均一な接合深さを有する深さ方向接合面６１を備えることで、トレンチ２側面に沿ってトレンチ２底面よりも深く引き延ばされた横方向接合面６２を備えることになる。UMOSＴｒｐの非導通時においては、この横方向接合面６２からトレンチ２底面下のドリフト領域１０２Ａに空之層を伸ばすことができ、このトレンチ２底面下のドリフト領域１０２Ａを空之化することができる。
【００９８】
さらに、トレンチ２底面下においてUMOSＴｒｐのベース領域６の横方向接合面６２と隣接する他のUMOSＴｒｐのベース領域６の横方向接合面６２との間のドリフト領域１０２Ａには高不純物密度のn+型半導体領域５が配設されている。第２の実施の形態に係る半導体装置の半導体領域５と同様に、第３の実施の形態に係る半導体領域５は、導通時にチャネルとドリフト領域１０２Ａとの間の主電流経路のオン抵抗値を減少させることができ、かつ非導通時にトレンチ２底面下を空之化することができるような不純物密度並びに体積に設定されている。
【００９９】
第２主電極領域７はトレンチ２とベースコンタクト領域８との間においてベース領域６の主面部に形成されている。この第２主電極領域７はソース領域として使用されている。
【０１００】
この第３の実施の形態に係るUMOSＴｒｐのスイッチング動作並びに製造方法は第２の実施の形態に係るUMOSＴｒｐのスイッチング動作並びに製造方法と実質的に同様であるので、ここでの説明は省略する。また、第２の実施の形態に係る半導体装置においてUMOSＴｒｐの第２主電極領域７及びベースコンタクト領域８にはソース配線１０が電気的に接続され、ドレインコンタクト領域１０５にはドレイン電極１２を通してドレイン配線１４が電気的に接続される（図８及び図９参照。）が、図面を見やすくするために図１６においてはこれらのソース配線１０、ドレイン配線１４等は省略している。
【０１０１】
図１６中、中央に示すように、npn型バイポーラトランジスタＴｒ１は、UMOSＴｒｐと同様にトレンチ分離体３０で周囲を囲まれた領域内の活性基板１０８に形成されており、低不純物密度のn型の第３主電極領域（コレクタ領域）１０２Ｂと、この第１主電極領域の主面部に形成された低不純物密度のp型の制御電極領域（ベース領域）４０と、この制御電極領域４０の主面部に形成された高不純物密度のn+型の第４主電極領域（エミッタ領域）５０とを備えて構築されている。
【０１０２】
npn型バイポーラトランジスタＴｒ１が配設された活性基板１０８は埋込み絶縁体１０７上に形成された高不純物密度のn+型埋込み型半導体領域１０４Ｂとこの埋込み型半導体領域１０４Ｂ上の第３主電極領域１０２Ｂとで形成されており、npn型バイポーラトランジスタＴｒ１は主電流経路を構築するためにこの埋込み型半導体領域１０４Ｂと第３主電極領域１０２Ｂの主面部に形成された高不純物密度のn+型コレクタコンタクト領域５１とを備えている。さらに、制御電極領域４０の主面部には高不純物密度のp+型ベースコンタクト領域４５が形成されている。第４主電極領域５０はエミッタコンタクト領域を兼ねており、この第４主電極領域５０には図示しないがソース配線１０（図９参照）と同一導電層のエミッタ配線が電気的に接続されるようになっている。
【０１０３】
npn型バイポーラトランジスタＴｒ１は、第４主電極領域５０直下の制御電極領域４０が実効的なベース領域として機能し、縦方向に電流が流れるバーチカル構造で構成されている。
【０１０４】
図１６中、右側に示すように、pnp型バイポーラトランジスタＴｒ２は、npn型バイポーラトランジスタＴｒ１と同様にトレンチ分離体３０で周囲を囲まれた領域内の活性基板１０８に形成されており、低不純物密度のn型の制御電極領域（ベース領域）１０２Ｃと、この制御電極領域１０２Ｃの主面部にそれぞれ形成された低不純物密度のp型の第５主電極領域（コレクタ領域）４１及び低不純物密度のp型の第６主電極領域（エミッタ領域）４２とを備えて構築されている。
【０１０５】
pnp型バイポーラトランジスタＴｒ２が配設された活性基板１０８は埋込み絶縁体１０７上に形成された高不純物密度のn+型埋込み型半導体領域１０４Ｃとこの埋込み型半導体領域１０４Ｃ上の制御電極領域１０２Ｃとで形成されており、pnp型バイポーラトランジスタＴｒ２は制御電流経路（ベース電流経路）を構築するためにこの埋込み型半導体領域１０４Ｃと制御電極領域１０２Ｃの主面部に形成された高不純物密度のn+型ベースコンタクト領域５２とを備えている。第５主電極領域４１の主面部には高不純物密度のp+型コレクタコンタクト領域４６が電気的に接続されている。同様に、第６主電極領域４２の主面部には高不純物密度のp+型エミッタコンタクト領域４７が電気的に接続されている。このエミッタコンタクト領域４７には図示しないがコレクタ配線と同一導電層のエミッタ配線が電気的に接続されるようになっている。
【０１０６】
pnp型バイポーラトランジスタＴｒ２は、第５主電極領域４１と第６主電極領域４２との間の制御電極領域１０２Ｃが実効的なベース領域として機能し、横方向に電流が流れるラテラル構造で構成されている。
【０１０７】
以上説明した第３の実施の形態に係るIPDとしての半導体装置においては、第１の実施の形態に係る半導体装置又は第２の実施の形態に係る半導体装置で得られる作用効果と同様に、UMOSＴｒｐ全体の素子耐圧を向上させることができ、さらにUMOSＴｒｐの導通時に半導体領域５により主電流経路の低抵抗化を図ることでオン抵抗を減少させる（低消費電力化並びに大電力化を図る）ことができる。
【０１０８】
さらに、第３の実施の形態に係る半導体装置においては、半導体領域５でオン抵抗を増加させずにUMOSＴｒｐの第１主電極領域（ドリフト領域１０２Ａ）を厚く形成する（半導体領域５の接合深さ分、第１主電極領域を厚く形成する）ことができ、第１主電極領域と同一層のnpn型バイポーラトランジスタＴｒ１の第３主電極領域（コレクタ領域）１０２Ｂを結果的に厚く形成することができる。この結果、npn型バイポーラトランジスタＴｒ１の第３主電極領域１０２Ｂと制御電極領域４０との間の接合耐圧（コレクタ−ベース接合耐圧）を高めることができ、npn型バイポーラトランジスタＴｒ１の素子耐圧を向上させることができる。すなわち、第３の実施の形態に係る半導体装置においては、UMOSＴｒｐの低消費電力化又は大電力化を図ることができるとともに、UMOSＴｒｐの素子耐圧並びにnpn型バイポーラトランジスタＴｒ１の素子耐圧を同時に向上させることができる。従って、IPDにおいては、UMOSＴｒｐ及びnpn型バイポーラトランジスタＴｒ１の素子耐圧を同時に高めることができるので、盛り込めるインテリジェント機能の範囲を拡大する（IPDの高機能化を実現する）ことができる。
【０１０９】
本発明は上記の第１、第２及び第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。例えば、本発明は、第３の実施の形態に係る半導体装置において、UMOSＴｒｐ及びバイポーラトランジスタに加えて低電圧で駆動する絶縁ゲート型電界効果トランジスタを搭載させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るUMOSのユニットセルの拡大断面構造図である。
【図２】本発明の第１の実施の形態に係るUMOSを備えた半導体装置の断面構造図である。
【図３】（Ａ）及び（Ｂ）は本発明の第１の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その１）である。
【図４】（Ａ）及び（Ｂ）は本発明の第１の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その２）である。
【図５】（Ａ）及び（Ｂ）は本発明の第１の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その３）である。
【図６】（Ａ）及び（Ｂ）は本発明の第１の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その４）である。
【図７】本発明の第１の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その５）である。
【図８】本発明の第２の実施の形態に係るUMOSのユニットセルの拡大断面構造図である。
【図９】本発明の第２の実施の形態に係るUMOSを備えた半導体装置の断面構造図である。
【図１０】（Ａ）及び（Ｂ）は本発明の第２の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その１）である。
【図１１】（Ａ）及び（Ｂ）は本発明の第２の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その２）である。
【図１２】（Ａ）及び（Ｂ）は本発明の第２の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その３）である。
【図１３】（Ａ）及び（Ｂ）は本発明の第２の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その４）である。
【図１４】本発明の第２の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その５）である。
【図１５】本発明の第２の実施の形態において製造方法を説明するためのUMOSを備えた半導体装置の工程断面図（その６）である。
【図１６】本発明の第３の実施の形態に係るUMOSを備えた半導体装置の断面構造図である。
【図１７】本発明の先行技術に係るUMOSFETの断面構造図である。
【符号の説明】
１ 半導体基板
２ トレンチ
３ ゲート絶縁膜
４ ゲート電極
５ 半導体領域
６ ベース領域
７ 第２主電極領域（エミッタ領域）
８，４５，５２ ベースコンタクト領域
２０，２０Ｂ，２０Ｃ 空之層
３０ トレンチ分離体
３１ 分離用トレンチ
３２ 分離用絶縁体
３３ 充填体
４０，１０２Ｃ 制御電極領域
４１ 第５主電極領域（コレクタ領域）
４２ 第６主電極領域（エミッタ領域）
４６，５１，１０５ コレクタコンタクト領域
４７ エミッタコンタクト領域
５０ 第４主電極領域（エミッタ領域）
６１ 深さ方向接合面
６２ 横方向接合面
１０１，１０３ 単結晶シリコン基板
１０２，１０２Ａ 第１主電極領域（コレクタ領域）
１０２Ｂ 第３主電極領域（コレクタ領域）
１０４，１０４Ａ，１０４Ｂ，１０４Ｃ 埋込み型半導体領域
１０６ 支持基板
１０７ 埋込み絶縁体
１０８ 活性基板
Ｔｒｐ UMOS
Ｔｒ１ npn型バイポーラトランジスタ
Ｔｒ２ pnp型バイポーラトランジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device including an insulated gate field effect transistor having a structure in which a gate electrode is disposed inside a trench. More specifically, the present invention relates to a semiconductor device including an insulated gate field effect transistor as a power transistor. More specifically, the present invention relates to a semiconductor device as an intelligent power device in which an insulated gate field effect transistor as a power transistor and other transistors are mounted on the same substrate.
[0002]
[Prior art]
For example, as described in the “Power Device / Power IC Handbook”, the Institute of Electrical Engineers of Japan, High Performance and High Functionality Power Device / Power IC Research Special Committee, page 140 and Figure 6.2 on the same page, trench gate type power MOSFETs are known. It has been. This type of power MOSFET is generally called a UMOSFET because it uses a U-shaped trench in the vicinity of the gate electrode.
[0003]
FIG. 17 is a sectional view of this UMOSFET. As shown in FIG. 17, a UMOSFET has a high impurity density n. + It is mounted on a semiconductor substrate 200 formed of a type semiconductor layer 201 and a low impurity density n-type semiconductor layer 202 thereon. The UMOSFET includes a trench (U groove) 210, a gate insulating film 211, a gate electrode 212, a low impurity density p-type base region 220, an n-type drain region, and a high impurity density n. + The mold source region 221 is mainly used.
[0004]
The trench 210 is formed in the depth direction from the surface of the semiconductor layer 202 in the semiconductor layer 202 of the semiconductor substrate 200, and is formed so as to penetrate the base region 220. The gate insulating film 211 is formed along the inner wall and the bottom surface of the trench 210, and the gate electrode 212 is embedded in the trench 210 with the gate insulating film 211 interposed therebetween.
[0005]
The drain region is formed of a low impurity density semiconductor layer 202, and the high impurity density semiconductor layer 201 is used as a drain contact region. The base region 220 can form a channel along the side surface of the trench 210, and is formed on the surface portion of the semiconductor layer 202. The surface portion of the base region 220 has a high impurity density p. + A mold base contact region 222 is formed, and the same voltage as the source voltage is applied from the source wiring 231 on the semiconductor substrate 200 to the base region 220 through the base contact region 222. The source region 221 is formed on the surface portion of the base region 220. A source wiring 231 is electrically connected to the source region 221.
[0006]
In FIG. 17, an interlayer insulating film 230 is formed between the semiconductor substrate 200 and the source wiring 231, and the source wiring 231 is connected to the source region 221 and the base contact through a contact hole formed in the interlayer insulating film 230. Each region 222 is connected. Furthermore, a drain electrode 240 is disposed on the back surface of the semiconductor substrate 200.
[0007]
Next, the switching operation of the UMOSFET configured as described above will be described. First, for conducting operation, a voltage higher than the threshold voltage is applied to the gate electrode 212 in a state where a positive voltage is applied between the drain electrode 240 and the source wiring 231. As a result, the vicinity of the interface between the base region 220 and the gate insulating film 211 along the side surface of the trench 210 is inverted to n-type, and a channel is formed in the vertical direction (depth direction). A current can be supplied to the source wiring 231 through each of the drain region, the channel, and the source region 221 of the UMOSFET.
[0008]
On the other hand, in order to make a non-conductive state, a voltage equal to or lower than the threshold voltage is applied to the gate electrode 212 in a state where a positive voltage is applied between the drain electrode 240 and the source wiring 231. Accordingly, the channel in the vicinity of the interface between the base region 220 and the gate insulating film 211 disappears, and no current can flow between the drain region and the source region 221.
[0009]
In this non-conducting state, as shown in FIG. 17, a sky layer 250 is formed at the pn junction between the semiconductor layer 202 in the drain region and the base region 220. This sky layer 250 is formed of a sky layer 250D generated on the semiconductor layer 202 side from the pn junction and a sky layer 250B generated on the base region 220 side.
[0010]
[Problems to be solved by the invention]
However, in the above-described UMOSFET, the junction depth of the base region 220 is formed shallower than the bottom surface of the trench 210, and the semiconductor layer 202 (drain region), the base region 220, and the The width W2 of the sky layer 250 below the bottom surface of the trench 210 (just below the gate electrode 212) is narrower than the width W1 of the sky layer 250 formed at the pn junction portion. For this reason, the element breakdown voltage below the bottom surface of the trench 210 is lower than the element breakdown voltage (pn junction breakdown voltage) immediately below the base region 220, and the element breakdown voltage of the entire UMOSFET is effectively low. Since it is determined by the lower element breakdown voltage, there is a problem that the element breakdown voltage is lower than the desired element breakdown voltage.
[0011]
The present invention has been made to solve the above problems. Accordingly, the first object of the present invention is to reduce the junction breakdown voltage of the portion below the bottom of the trench (directly below the gate electrode) of an insulated gate field effect transistor such as a UMOSFET having a structure in which the gate electrode is disposed inside the trench. It is an object of the present invention to provide a semiconductor device that can be improved to a junction breakdown voltage equal to or higher than the junction breakdown voltage and can improve the element breakdown voltage of the entire insulated gate field effect transistor.
[0012]
Furthermore, a second object of the present invention is to provide a semiconductor device capable of reducing power consumption by reducing the on-resistance of the main current path of an insulated gate field effect transistor.
[0013]
Furthermore, a third object of the present invention is to provide a semiconductor device capable of reducing the chip area at a predetermined power consumption by reducing the on-resistance of the main current path of the insulated gate field effect transistor. That is.
[0014]
Furthermore, a fourth object of the present invention is to provide an intelligent power device (IPD) that can achieve the above first object to third object of the present invention and can simultaneously improve the breakdown voltage of a separately disposed transistor. ) As a semiconductor device.
[0015]
[Means for Solving the Problems]
In order to solve the above-described problem, the invention described in claim 1 includes a first main electrode region of a first conductivity type, a trench formed in a depth direction from the surface of the first main electrode region, and an inside of the trench. A gate electrode formed via a gate insulating film and a main surface portion of the first main electrode region excluding the bottom of the trench bottom, and a junction surface having a uniform junction depth deeper than the trench bottom surface, A second conductivity type base region capable of emptying the first main electrode region below the bottom of the trench from the junction surface during non-conduction, and a first conductivity type second main electrode region of the main surface portion of the base region; The semiconductor device includes an insulated gate field effect transistor.
[0016]
In the semiconductor device according to the first aspect of the present invention, when the insulated gate field effect transistor is non-conducting, the first portion of the first main electrode region and the base region below the trench bottom surface (just below the gate electrode) is formed. 1. Since the sky layer can be extended to the main electrode region side and the bottom part of the bottom of the trench can be made empty, the width of the sky layer at the bottom of the bottom of the trench (the width of the sky layer in the depth direction) should be expanded. Thus, the junction breakdown voltage of this portion can be improved, and the element breakdown voltage of the entire insulated gate field effect transistor can be improved.
[0017]
According to a second aspect of the present invention, the first main electrode region of the first conductivity type, the trench formed in the depth direction from the surface of the first main electrode region, and the gate insulating film formed inside the trench Formed on the main surface portion of the first main electrode region excluding the bottom of the trench and extending laterally along the side of the trench and deeper than the bottom of the trench. A second conductive type base region capable of emptying the first main electrode region below the bottom of the trench from the lateral junction surface; and a first conductive type second main electrode region of the main surface portion of the base region. The semiconductor device includes an insulated gate field effect transistor.
[0018]
In the semiconductor device according to the second aspect of the present invention, when the insulated gate field effect transistor is non-conducting, the first main electrode region side of the portion below the bottom of the trench (directly below the gate electrode) from the lateral junction surface of the base region Since the sky layer can be stretched and the bottom part of the bottom of the trench can be made empty, the width of the sky layer at the bottom of the bottom of the trench (the width in the depth direction of the sky layer) can be increased. The breakdown voltage can be improved, and the element breakdown voltage of the entire insulated gate field effect transistor can be improved.
[0019]
According to a third aspect of the present invention, in the semiconductor device according to the first or second aspect, the first main electrode region below the bottom surface of the trench has the same first conductivity type as the first main electrode region, and is insulated. The semiconductor device further includes a semiconductor region set to a concentration and a volume that are emptied when the gate-type field effect transistor is non-conductive.
[0020]
According to a fourth aspect of the present invention, in the semiconductor device according to the third aspect, the semiconductor region is formed with a higher impurity density than the impurity density of the first main electrode region. It is. In the semiconductor device according to the fourth aspect of the present invention, the main current path between the channel formed along the trench side surface of the base region and the first main electrode region when the insulated gate field effect transistor is conductive is provided. The resistance value can be reduced in the semiconductor region, and the on-resistance can be reduced to reduce power consumption. Furthermore, in the semiconductor device according to the invention described in claim 4, since the on-resistance of the insulated gate field effect transistor can be reduced, heat generation can be suppressed at a predetermined power consumption. For this reason, the chip area can be reduced.
[0021]
According to a fifth aspect of the present invention, in the semiconductor device according to the third aspect of the present invention, the semiconductor device is formed with a higher impurity density than the impurity density of the first main electrode region, and compared with the junction depth of the base region. And a semiconductor region formed with a shallow diffusion depth. In the semiconductor device according to the fifth aspect of the present invention, the side surface of the trench in the base region when the insulated gate field effect transistor is turned on is provided in the same manner as in the semiconductor device according to the fourth aspect. The resistance value of the main current path between the channel formed along the first main electrode region and the first main electrode region can be reduced in the semiconductor region, and the on-resistance can be reduced to reduce the power consumption. . Furthermore, in the semiconductor device according to the invention described in claim 5, since the on-resistance of the insulated gate field effect transistor can be reduced and heat generation at a predetermined power consumption can be suppressed, the chip area can be reduced. Can be achieved.
[0022]
According to a sixth aspect of the invention, a first main electrode region of the first conductivity type, a trench formed in a depth direction from the surface of the first main electrode region, and a gate insulating film formed inside the trench A gate surface formed on the main surface portion of the first main electrode region excluding the bottom of the trench bottom surface and having a junction surface deeper than the trench bottom surface and having a uniform junction depth. A second conductive type base region capable of emptying the lower first main electrode region; a first conductive type second main electrode region of a main surface portion of the base region; and a first main electrode below the bottom of the trench Insulated gate type having a semiconductor region formed in the region having the same first conductivity type as the first main electrode region and having a higher impurity density than that of the first main electrode region and being aerated when not conducting In the same layer as the field effect transistor and the first main electrode region A third main electrode region formed of one first conductivity type, a second conductivity type control electrode region of a main surface portion of the third main electrode region, and a first conductivity type fourth of a main surface portion of the control electrode region. The semiconductor device includes a transistor having a main electrode region and the same substrate.
[0023]
In the semiconductor device according to the sixth aspect of the present invention, the device breakdown voltage of the whole insulated gate field effect transistor can be improved in the same manner as the function and effect obtained by the semiconductor device according to the first aspect. Further, the on-resistance can be reduced by reducing the resistance of the main current path when the insulated gate field effect transistor is turned on, similarly to the effects obtained in the semiconductor device according to the third and fourth aspects of the invention. The first main electrode region of the insulated gate field effect transistor can be formed thick without increasing the on-resistance in the semiconductor region (the junction of the semiconductor region can be reduced). The first main electrode region can be formed thicker by the depth), and the third main electrode region of the transistor in the same layer as the first main electrode region can be formed thick as a result. Runode, (junction breakdown voltage between the third main electrode region and the control electrode region) breakdown voltage of the transistor can be improved. That is, in the invention described in claim 6, the power consumption of the insulated gate field effect transistor can be reduced, or the chip area can be reduced, and the element breakdown voltage of the insulated gate field effect transistor and the transistor can be reduced. A semiconductor device capable of simultaneously improving the element breakdown voltage can be realized.
[0024]
【The invention's effect】
In the first aspect of the present invention, the junction breakdown voltage of the insulated gate field effect transistor in which the gate electrode is disposed inside the trench is equal to or higher than the junction breakdown voltage of the bottom portion of the trench (directly under the gate electrode). Therefore, it is possible to provide a semiconductor device that can improve the device breakdown voltage of the insulated gate field effect transistor as a whole.
[0025]
Furthermore, secondly, the present invention can reduce the on-resistance of the main current path of the insulated gate field effect transistor, and can provide a semiconductor device capable of reducing power consumption.
[0026]
Furthermore, thirdly, the present invention can reduce the on-resistance of the main current path of the insulated gate field effect transistor, thereby providing a semiconductor device capable of reducing the chip area.
[0027]
Furthermore, the present invention fourthly provides a semiconductor device as an IPD which can obtain the first to third effects of the present invention and can simultaneously improve the breakdown voltage of a separately provided transistor. Can be provided.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 2 is a cross section of a power UMOSFET (hereinafter simply abbreviated as “UMOS”) having a structure in which a gate electrode is disposed inside a trench as an insulated gate field effect transistor according to the first embodiment of the present invention. FIG. 1 is an enlarged sectional view of the unit cell of UMOS shown in FIG. As shown in FIGS. 1 and 2, UMOS is mounted on a semiconductor substrate 1, and this UMOS is constructed by electrically connecting a plurality of UMOSTrps serving as unit cells in parallel.
[0029]
The semiconductor substrate 1 has a high impurity density n + A single-crystal silicon substrate 101 and a low impurity density n-type drift region 102 formed on the single-crystal silicon substrate 101 are formed. The drift region 102 is a single crystal silicon layer epitaxially grown on the surface of the single crystal silicon substrate 101, a semiconductor region in which n-type impurities are diffused in the surface portion of the single crystal silicon substrate 101, or the single crystal silicon substrate 101. It can be formed with a single crystal silicon substrate bonded to the surface of the substrate.
[0030]
UMOSTrp (each unit cell) is formed in the depth direction from the n-type first main electrode region (used as a drain region in the first embodiment) and the surface of the first main electrode region. The trench 2, the gate electrode 4 formed inside the trench 2 via the gate insulating film 3, and the main surface portion of the first main electrode region excluding the bottom surface of the trench 2, are deeper and uniform than the bottom surface of the trench 2. A low impurity density p-type base region 6 having a junction surface having a certain junction depth and capable of emptying the first main electrode region below the bottom surface of the trench 2 from the junction surface during non-conduction, and the base region N of high impurity density of the main surface portion of 6 + And a second main electrode region (used as a source region in the first embodiment) 7 of the type. The UMOSTrp has a vertical structure that allows current to flow from the back surface to the front surface of the semiconductor substrate 1.
[0031]
The first main electrode region of UMOSTrp is formed by the drift layer 102 of the semiconductor substrate 1. The first main electrode region constitutes a common drain region for a plurality of UMOSTrps.
[0032]
The trench 2 is substantially in the depth direction from the surface of the drift layer 102 within the range of the drift layer 102 (specifically, within a range in which a sky layer 20D described later does not reach the single crystal silicon substrate 101 when UMOSTrp is non-conductive). It is formed with a uniform trench width. In the first embodiment, the trench 2 is formed with a trench width of 1 μm and a trench depth of 2 μm, for example.
[0033]
The gate insulating film 3 is formed along the inner wall and bottom surface of the trench 2, and the gate insulating film 3 includes, for example, a single-layer silicon oxide film (SiO 2). 2 Film) or SiO 2 Film and silicon nitride film (Si Three N Four A composite film superposed with a film) can be used practically.
[0034]
The gate electrode 4 is buried in the trench 2, and a polycrystalline silicon film in which, for example, an n-type impurity is introduced into the gate electrode 4 and its resistance value is adjusted to a low resistance can be used practically.
[0035]
The base region 6 can generate a channel in the vicinity of the interface with the gate insulating film 3 along the side surface of the trench 2 when the UMOSTrp is in conduction, and the first main electrode region (drift region 102) and the second main electrode region 7 A main current path is generated between them. The main surface portion of the base region 6 has p with a higher impurity density than the base region 6. + A mold base contact region 8 is formed, and the same voltage as that applied to the second main electrode region 7 is applied to the base region 6 through the base contact region 8.
[0036]
In the first embodiment, the base region 6 includes a depth direction joint surface 61 with the drift region 102 that is deeper than the bottom surface of the trench 2, and the depth direction joint surface 61 does not have a curved surface. Thus, it is formed with a uniform junction depth. In other words, the base region 6 includes a depth direction joint surface 61 having a uniform junction depth deeper than the bottom surface of the trench 2, and thus extends deeper than the bottom surface of the trench 2 along the side surface of the trench 2. The lateral junction surface (pn junction surface formed by the side surface of the base region 2 and the drift region 102 below the bottom surface of the trench 2) 62 is provided. When the UMOS Trp is non-conductive, the sky layer (20D) can be extended from the lateral junction surface 62 to the drift region 102 below the bottom surface of the trench 2, and the drift region 102 below the bottom surface of the trench 2 is made empty. be able to.
[0037]
Below the bottom surface of the trench 2, a high impurity density n is present in the drift region 102 between the lateral junction surface 62 of the base region 6 of the UMOSTrp and the lateral junction surface 62 of the base region 6 of another UMOSTrp adjacent thereto. + A type semiconductor region (auxiliary diffusion layer for reducing on-resistance) 5 is disposed. This semiconductor region 5 can reduce the resistance value (on resistance value) of the main current path between the channel and the drift region 102 when conducting, and can empty the bottom of the trench 2 when not conducting. Impurity density and volume (in FIG. 2, the lateral diffusion distance on the paper surface × the lateral diffusion distance on the paper surface depth × the diffusion depth in FIG. 2) are set. Preferably, the semiconductor region 5 is set to a diffusion depth that is higher than the impurity density of the first main electrode region, particularly the drift region 102, and shallower than the junction depth of the base region 2 (depth direction junction surface 61). . In order to decrease the resistance value of the main current path, it is preferable that the impurity density of the semiconductor region 5 is high and the volume is large (diffusion depth is deep). For this reason, it is preferable that the impurity density of the semiconductor region 5 is low and the volume is small so that the sky layer is easily stretched. However, in the first embodiment, the impurity density and volume of the semiconductor region 5 are It has been adjusted.
[0038]
The second main electrode region (source region) 7 is formed on the main surface portion of the base region 6 between the trench 2 and the base contact region 8. A source wiring 10 is electrically connected to the second main electrode region 7 through a contact hole 9H formed in the interlayer insulating film 9 on the semiconductor substrate 1. The source wiring 10 is formed mainly of, for example, an aluminum (Al) -silicon (Si) film containing 1% of silicon (Si).
[0039]
Further, a drain electrode 11 is provided on the back surface of the single crystal silicon substrate 101 of the semiconductor substrate 1.
[0040]
Next, the switching operation of the UMOSTrp configured as described above will be described. First, in order to turn on (turn on), a voltage higher than the threshold voltage is applied to the gate electrode 4 with a positive voltage applied between the drain electrode 11 and the source wiring 10. As a result, the vicinity of the interface between the base region 6 and the gate insulating film 3 along the side surface of the trench 2 is inverted to n-type, and a channel is formed in the vertical direction (depth direction). A current can be supplied to the source wiring 10 through each of the first main electrode region (drift region 102), the semiconductor region 5, the channel, and the second main electrode region 7 of UMOSTrp.
[0041]
On the other hand, to turn off (turn off), a voltage equal to or lower than the threshold voltage is applied to the gate electrode 4 with a positive voltage applied between the drain electrode 11 and the source wiring 10. As a result, the channel in the vicinity of the interface between the base region 6 and the gate insulating film 3 disappears, and no current can flow between the first main electrode region (drift region 102) and the second main electrode region 7.
[0042]
In this non-conduction state, as shown in FIG. 1, the sky layer 20 is formed along the pn junction between the drift region 102 as the first main electrode region and the base region 6. The sky layer 20 includes a sky layer 20D generated in the drift region 102 from the pn junction surface (depth direction joint surface 61 and lateral direction joint surface 62), and a sky layer 20B generated on the base region 6 side. And is formed. The base region 6 has a deeper junction depth than the bottom surface of the trench 2, thereby having a depth direction junction surface 61 at a position deeper than the bottom surface of the trench 2 and deeper than the bottom surface of the trench 2 along the side surface of the trench 2. Due to the stretched lateral junction surface 62, the sky layer 20 extends in a manner similar to an ideal two-dimensional pn diode. That is, in particular, the empty layer 20D formed on the drift region 102 side below the bottom surface of the trench 2 from the lateral junction surface 62 is a drift between the bottom region of the trench 2, that is, the base region 6 of the UMOSTrp and another adjacent base region 6. The region 102 and the semiconductor region 5 are completely emptied (carriers are emptied), and a vacant layer formed on the side of the drift region 102 below the bottom surface of the trench 2 from both lateral junction surfaces 62. The 20Ds are connected to each other. In the air layer 20D, the impurity density of the base region 6, the impurity density of the drift region 102, the impurity density and the volume of the semiconductor region 5 are adjusted so as to completely empty the bottom surface of the trench 2. .
[0043]
Furthermore, since the semiconductor region 5 and the drift region 102 below the bottom surface of the trench 2 are at the same potential in the non-conducting state, from the lateral junction surface (pn junction surface) 62 between the base region 6 and the semiconductor region 5. The sky layer 20B is also extended to the base region 6 side. The width W3 of the sky layer 20B formed on the base region 62 side from the lateral junction surface 62 between the base region 6 and the semiconductor region 5, and the lateral junction surface 62 between the base region 6 and the drift region 102. The width W4 of the sky layer 20B formed on the side of the base region 6 is gradually increased (the width of the sky layer 20B is gradually increased), and from the bottom of the trench 2 directly below the base region 6 The potential gradient up to can be made gentle. In this respect as well, the device breakdown voltage of UMOSTrp can be improved.
[0044]
In the UMOSTrp configured in this way, the junction depth of the base region 2 is formed deeper than the bottom of the bottom surface of the trench 2 to form the lateral junction surface 62, and from the lateral junction surface 62 below the bottom surface of the trench 2 when non-conducting. By completely emptying the drift region 102 and the semiconductor region 5, the drift region 102 and the semiconductor region 5 are formed below the bottom surface of the trench 2 with respect to the width W <b> 1 of the sky layer 20 formed in the depth direction joint surface 61 portion of the base region 6. The width W2 of the sky layer 20 can be made equal or larger. That is, the width W2 of the sky layer 20 below the bottom surface of the trench 2 can be effectively expanded. The junction depth of the base region 2 from below the bottom surface of the trench 2 is set to be equal to or larger than the elongation of the sky layer 20B formed on the base region 2 side from the depth direction junction surface 61. As a result, the width W2 of the sky layer 20 below the bottom surface of the trench 2 is equal to or larger than the width W1. Accordingly, the element breakdown voltage under the bottom surface of the trench 2 can be made substantially equal to the pn junction breakdown voltage in the depth direction junction surface 61 between the base region 2 and the drift region 102, so that the element breakdown voltage (BVdss) of the entire UOSTTrp is reduced. Can be improved.
[0045]
Here, the diffusion depth of the drift region 102 from the depth direction junction surface 61 of the base region 6 (the thickness of the drift region 102 from the depth direction junction surface 61 to the boundary surface between the drift region 102 and the single crystal silicon substrate 101). S) requires at least a depth that does not affect the elongation of the air layer 20D. Since the junction depth of the base region 6 is deeply formed, the entire thickness of the drift region 102 (for example, the thickness of the epitaxial layer) is increased by this depth (the portion deepened from the bottom surface of the trench 2 to the depth direction junction surface 61). However, in the UMOSTrp according to the first embodiment, the semiconductor region 5 has a low resistance between the channel of the main current path and the first main electrode region when conducting. Since it can function as a region, on-resistance can be reduced. In other words, in the UMOSTrp according to the first embodiment, the junction depth of the base region 2 is made deeper than the bottom surface of the trench 2 so that the bottom surface of the trench 2 is emptied at the time of non-conduction to improve the overall device breakdown voltage. At the same time, the on-resistance value can be reduced in the semiconductor region 5 below the bottom surface of the trench 2 when conducting.
[0046]
Next, a method for manufacturing a semiconductor device mounting the above-described UMOSTrp will be briefly described. 3A, FIG. 3B, FIG. 4A, FIG. 4B, FIG. 5A, FIG. 5B, FIG. 6A, FIG. These are process sectional drawing for demonstrating the manufacturing method of UMOSTrp, respectively.
[0047]
(1) First, high impurity density n + A single crystal silicon substrate 101 is prepared, an n-type drift region 102 having a low impurity density is formed over the single crystal silicon substrate 101, and a semiconductor substrate 1 is formed as shown in FIG. The drift region 102 is, for example, 10 15 ~Ten 16 atoms / cm Three Preferably, it is formed with a moderate impurity density. By forming the drift region 102, the first main electrode region of UMOSTrp is formed.
[0048]
(2) As shown in FIG. 3B, a trench 2 is formed in the drift region 102 of the semiconductor substrate 1 in the formation region of the gate electrode 4 of the UMOSTrp. In the trench 2, an etching mask in which the formation region of the gate electrode 4 is opened on the entire surface of the semiconductor substrate 1 is formed by photolithography, and etching is performed in the depth direction from the surface of the drift region 102 using this etching mask. Can be formed. For etching, for example, reactive ion etching (RIE) having strong anisotropy can be used practically.
[0049]
(3) As shown in FIG. 4A, a base region 6 having a uniform junction depth deeper than the bottom surface of the trench 2 is formed in the main surface portion of the drift region 102. The base region 6 can be formed, for example, by implanting a p-type impurity, preferably boron (B), into the surface portion of the drift region 102 by ion implantation and activating the implanted impurity. The base region 6 may be formed by solid phase diffusion. For example, the base region 6 is 10 16 ~Ten 18 atoms / cm Three Preferably, it is formed with a moderate impurity density.
[0050]
(4) As shown in FIG. 4B, a high impurity density n is formed on the surface portion of the drift region 102 below the bottom surface of the trench 2. + A type semiconductor region 5 is formed. In the semiconductor region 5, an impurity introduction mask is formed in which the bottom surface of the trench 2 is opened and covers the side surface of the trench 2 and the surface of the base region 6, and an n-type impurity is formed on the surface portion of the drift region 102 on the bottom surface of the trench 2 using this impurity introduction mask. And can be formed by activating this impurity.
[0051]
(5) As shown in FIG. 5 (A), high impurity density n is formed around the surface of the base region 6. + A mold second main electrode region 7 is formed. The second main electrode region 7 can also be formed in the same manufacturing process as the semiconductor region 5 formed in the drift region 102 on the bottom surface of the trench 2 described above. The second main electrode region 7 is, for example, 10 20 ~Ten twenty one atoms / cm Three Preferably, it is formed with a moderate impurity density.
[0052]
(6) As shown in FIG. 5B, a high impurity density p is formed at the center of the surface of the base region 6. + A mold base contact region 8 is formed. The base contact region 8 is, for example, 10 20 ~Ten twenty one atoms / cm Three Preferably, it is formed with a moderate impurity density.
[0053]
(7) The gate insulating film 3 is formed on the side surface of the trench 2 (on the side surface of the base region 6) and the bottom surface (on the surface of the semiconductor region 5). The gate insulating film 3 has a single layer of SiO formed by thermal oxidation or chemical vapor deposition (CVD). 2 Film or SiO 2 Film and Si Three N Four A composite film superposed on the film can be used practically. Subsequently, as shown in FIG. 6A, a gate electrode 4 is formed with a gate insulating film 3 interposed in the trench 2. The gate electrode 4 is formed by depositing a polycrystalline silicon film until the gate electrode 4 is completely embedded in the trench 2 by, for example, the CVD method, and leaving an excess over the surface of the base region 6 while leaving the polycrystalline silicon film embedded in the trench 2. It can be formed by removing such a polycrystalline silicon film by back etching. Impurities for adjusting to a low resistance value are introduced into the polycrystalline silicon film during or after the film formation.
[0054]
(8) An interlayer insulating film 9 is formed on the entire main surface of the semiconductor substrate 1, and contacts the interlayer insulating film 9 on the second main electrode region 7 and the base contact region 8 as shown in FIG. Hole 9H is formed.
[0055]
(9) As shown in FIG. 7, a source wiring 10 is formed on the interlayer insulating film 9 so as to be electrically connected to the second main electrode region 7 and the base contact region 8 through the contact hole 9H.
[0056]
(10) Then, as shown in FIGS. 1 and 2, the drain electrode 11 is formed on the back surface of the semiconductor substrate 1, that is, on the back surface of the single crystal silicon substrate 101. By performing these series of steps, a semiconductor device including the UMOSTrp according to the first embodiment can be completed.
[0057]
In the semiconductor device according to the first embodiment described above, by setting the junction depth of the base region 6 deeper than the bottom surface of the trench 2, the first main electrode region (drift when the UMOSTrp is non-conductive). The cavity layer 20D extends from the junction surface between the region 102) and the base region 6, more specifically from the lateral junction surface 62 to the first main electrode region side below the bottom surface of the trench 2 (just below the gate electrode 4). Since the bottom portion of the bottom surface can be made empty, the junction breakdown voltage of this portion can be improved by increasing the width W2 of the bottom portion of the bottom surface of the trench 2, and the device breakdown voltage of the entire UOSTTrp can be improved. Can do.
[0058]
Further, in the semiconductor device according to the first embodiment, the semiconductor region 5 is provided in the drift region 102 of the first main electrode region below the bottom surface of the trench 2, so that the side surface of the trench 2 in the base region 6 is turned on when UMOSTrp is conductive. The resistance value of the main current path between the channel formed along the first main electrode region and the drift region 102 of the first main electrode region can be reduced, and the on-resistance can be reduced to reduce the power consumption. it can.
[0059]
Furthermore, in the semiconductor device according to the first embodiment, since the semiconductor region 5 is provided in the drift region 102 of the first main electrode region below the bottom surface of the trench 2, the on-resistance of UMOSTrp can be reduced. The amount of heat generated by the chip for obtaining the same power is reduced. Therefore, it is possible to reduce the area of the chip that has been used as a countermeasure against the heat generation.
[0060]
Furthermore, in the method of manufacturing a semiconductor device according to the first embodiment, since a process with a particularly high degree of difficulty is not used, it is possible to easily manufacture a semiconductor device that can obtain the above-described effects with a normal semiconductor manufacturing technique. Can do.
[0061]
(Second Embodiment)
The insulated gate field effect transistor according to the second embodiment is a UMOS having a lateral structure. FIG. 9 is a sectional structural view of a semiconductor device provided with UMOS according to the second embodiment of the present invention, and FIG. 8 is an enlarged sectional structural view of a unit cell of UMOS shown in FIG. As shown in FIGS. 8 and 9, the UMOS is mounted on the semiconductor substrate 1, and this UMOS is constructed by electrically connecting a plurality of UMOSTrps serving as unit cells in parallel.
[0062]
The semiconductor substrate 1 includes a low impurity density p-type single crystal silicon substrate 103 and a high impurity density n on the single crystal silicon substrate 103. + The buried type semiconductor region 104 and the low impurity density n type drift region 102 on the buried type semiconductor region 104 are formed.
[0063]
UMOSTrp (each unit cell) is formed in the depth direction from the n-type first main electrode region (used as a drain region in the first embodiment) and the surface of the first main electrode region. The trench 2, the gate electrode 4 formed inside the trench 2 via the gate insulating film 3, and the main surface portion of the first main electrode region excluding the bottom surface of the trench 2, are deeper and uniform than the bottom surface of the trench 2. A low impurity density p-type base region 6 having a junction surface having a certain junction depth and capable of emptying the first main electrode region below the bottom surface of the trench 2 from the junction surface during non-conduction, and the base region N of high impurity density of the main surface portion of 6 + And a second main electrode region (used as a source region in the first embodiment) 7 of the type. Furthermore, the UMOSTrp includes a buried semiconductor semiconductor region 104 for constructing a main current path and a high impurity density n. + Type drain contact region 105. The drain contact region 105 is formed so as to be electrically connected from the surface of the drift region 102 to the buried semiconductor region 104 on the bottom surface side in a region separated from the base region 6. The drain contact region 105 is formed on the interlayer insulating film 9, and the drain electrode 12 is electrically connected through the contact hole 9H formed in the interlayer insulating film 9. Further, the drain electrode 12 A drain wiring 14 is electrically connected through a through hole 13H formed on the interlayer insulating film 13 and formed in the interlayer insulating film 13. A current supplied from the surface side of the semiconductor substrate 1 through each of the drain wiring 14 and the drain electrode 12 is transmitted from the drain contact region 105 to the embedded semiconductor region 104, and the embedded semiconductor region 104 flows this current laterally. The UMOSTrp according to the second embodiment has a lateral structure, and is supplied to the first main electrode region of the UMOSTrp.
[0064]
The first main electrode region of UMOSTrp is formed by the drift layer 102 of the semiconductor substrate 1. The first main electrode region constitutes a drain region common to a plurality of UMOSTrps.
[0065]
Similar to the semiconductor device according to the first embodiment, the trench 2 is within the range of the drift region 102 (within the range in which the air layer 20D formed from the depth direction junction surface 61 does not reach the embedded semiconductor region 104). In FIG. 2, the trench region 102 is formed with a substantially uniform trench width in the depth direction from the surface of the drift region 102. The gate insulating film 3 is formed along the inner wall and the bottom surface of the trench 2. The gate electrode 4 is buried in the trench 2, and for example, a polycrystalline silicon film in which an n-type impurity is introduced and adjusted to a low resistance value can be used practically.
[0066]
The base region 6 can generate a channel in the vicinity of the interface with the gate insulating film 3 along the side surface of the trench 2 when the UMOSTrp is in conduction, and the first main electrode region (drift region 102) and the second main electrode region 7 A main current path is formed between them. The main surface portion of the base region 6 has p with a higher impurity density than the base region 6. + A mold base contact region 8 is formed, and the same voltage as that applied to the second main electrode region 7 is applied to the base region 6 through the base contact region 8.
[0067]
Similar to the base region 6 of the UMOSTrp of the semiconductor device according to the first embodiment, the base region 6 according to the second embodiment has a depth deeper than the bottom surface of the trench 2 and the drift region 102. A direction joining surface 61 is provided, and the depth direction joining surface 61 is formed with a uniform joining depth so as not to have a curved surface. In other words, the base region 6 includes a depth direction joint surface 61 having a uniform junction depth deeper than the bottom surface of the trench 2, and thus extends deeper than the bottom surface of the trench 2 along the side surface of the trench 2. Will be provided. When the UMOS Trp is non-conductive, a sky layer can be extended from the lateral junction surface 62 to the drift region 102 below the bottom surface of the trench 2, and the drift region 102 below the bottom surface of the trench 2 can be made empty. .
[0068]
Furthermore, n region having a high impurity density is included in the drift region 102 between the lateral junction surface 62 of the base region 6 of the UMOSTrp and the lateral junction surface 62 of the base region 6 of another UMOSTrp adjacent to the bottom surface of the trench 2. + A type semiconductor region 5 is provided. Similar to the semiconductor region 5 of the semiconductor device according to the first embodiment, the semiconductor region 5 according to the second embodiment has the on-resistance value of the main current path between the channel and the drift region 102 when conducting. The impurity density and volume are set such that the impurity density can be reduced and the bottom of the bottom of the trench 2 can be emptied when not conducting. Preferably, the semiconductor region 5 is set to have an impurity density higher than that of the drift region 102 and equal to or lower than that of the second main electrode region 7, and a junction depth (depth direction junction) of the base region 2 is set. The diffusion depth is set shallower than the surface 61).
[0069]
The second main electrode region (source region) 7 is formed on the main surface portion of the base region 6 between the trench 2 and the base contact region 8. A source wiring 10 is electrically connected to the second main electrode region 7 through a contact hole 9H formed in the interlayer insulating film 9 on the semiconductor substrate 1. The source wiring 9 and the drain electrode 12 are formed of the same wiring material in the same wiring layer.
[0070]
In the semiconductor device according to the second embodiment, the UMOSTrp is formed in a lateral structure as described above, and current can be supplied and taken out on the surface side of the semiconductor substrate 1, so that the first embodiment It is not necessary to form the drain electrode 11 required on the back surface of the semiconductor substrate 1 of the semiconductor device.
[0071]
Next, the switching operation of the UMOSTrp configured as described above will be described. First, for conducting operation, a voltage higher than the threshold voltage is applied to the gate electrode 4 with a positive voltage applied between the drain wiring 14 and the source wiring 10. The drain wiring 14 is electrically connected to the first main electrode region (drift region 102) of UMOSTrp through each of the drain electrode 12, the drain contact region 105, and the buried semiconductor region 104. As a result, the vicinity of the interface between the base region 6 and the gate insulating film 3 along the side surface of the trench 2 is inverted to n-type, and a channel is formed in the vertical direction (depth direction). A current can be supplied to the source wiring 10 through each of the first main electrode region (drift region 102), the semiconductor region 5, the channel, and the second main electrode region 7 of UMOSTrp.
[0072]
On the other hand, in order to make a non-conductive state, a voltage equal to or lower than the threshold voltage is applied to the gate electrode 4 in a state where a positive voltage is applied between the drain wiring 14 and the source wiring 10. As a result, the channel in the vicinity of the interface between the base region 6 and the gate insulating film 3 disappears, and no current can flow between the first main electrode region (drift region 102) and the second main electrode region 7.
[0073]
In this non-conduction state, as shown in FIG. 8, the sky layer 20 is formed along the pn junction between the drift region 102 that is the first main electrode region and the base region 6. This sky layer 20 is formed of a sky layer 20D generated in the drift region 102 from the pn junction surface and a sky layer 20B generated on the base region 6 side. The base region 6 has a deeper junction depth than the bottom surface of the trench 2, thereby having a depth direction junction surface 61 at a position deeper than the bottom surface of the trench 2 and deeper than the bottom surface of the trench 2 along the side surface of the trench 2. Due to the stretched lateral junction surface 62, the sky layer 20 extends in a manner similar to an ideal two-dimensional pn diode. That is, in particular, the empty layer 20D formed on the drift region 102 side below the bottom surface of the trench 2 from the lateral junction surface 62 is a drift between the bottom region of the trench 2, that is, the base region 6 of the UMOSTrp and another adjacent base region 6. The region 102 and the semiconductor region 5 are completely emptied, and the vacant layer 20D formed on the side of the drift region 102 below the bottom surface of the trench 2 is connected to each other from both lateral junction surfaces 62. It has become. In the air layer 20D, the impurity density of the base region 6, the impurity density of the drift region 102, the impurity density and the volume of the semiconductor region 5 are adjusted so as to completely empty the bottom surface of the trench 2. .
[0074]
Furthermore, since the semiconductor region 5 and the drift region 102 below the bottom surface of the trench 2 are at the same potential in the non-conducting state, from the lateral junction surface (pn junction surface) 62 between the base region 6 and the semiconductor region 5. The sky layer 20B is also extended to the base region 6 side. The width W3 of the sky layer 20B formed on the base region 62 side from the lateral junction surface 62 between the base region 6 and the semiconductor region 5, and the lateral junction surface 62 between the base region 6 and the drift region 102. The width W4 of the sky layer 20B formed on the base region 6 side gradually increases from the bottom to the base region 6 side, and the potential gradient from the bottom of the trench 2 to just below the base region 6 can be made gentle. In this respect as well, the device breakdown voltage of UMOSTrp can be improved.
[0075]
In the UMOSTrp configured in this way, the junction depth of the base region 2 is formed deeper than the bottom of the bottom surface of the trench 2 to form the lateral junction surface 62, and from the lateral junction surface 62 below the bottom surface of the trench 2 when non-conducting. By completely emptying the drift region 102 and the semiconductor region 5, the drift region 102 and the semiconductor region 5 are formed below the bottom surface of the trench 2 with respect to the width W <b> 1 of the sky layer 20 formed in the depth direction joint surface 61 portion of the base region 6. The width W2 of the sky layer 20 can be made equal or larger. That is, the width W2 of the sky layer 20 below the bottom surface of the trench 2 can be effectively expanded. The junction depth of the base region 2 from below the bottom surface of the trench 2 is set to be equal to or larger than the elongation of the sky layer 20B formed on the base region 2 side from the depth direction junction surface 61. As a result, the width W2 of the sky layer 20 below the bottom surface of the trench 2 is equal to or larger than the width W1. Therefore, the device breakdown voltage under the bottom surface of the trench 2 can be improved, and the device breakdown voltage under the bottom surface of the trench 2 is made substantially equal to the pn junction breakdown voltage at the depth direction junction surface 61 between the base region 2 and the drift region 102. Therefore, the device breakdown voltage (BVdss) of the entire UMOSTrp can be improved.
[0076]
Here, the diffusion depth of the drift region 102 from the depth direction joint surface 61 of the base region 6 requires at least a depth that does not affect the extension of the air layer 20D. Since the junction depth of the base region 6 is deeply formed, the entire thickness of the drift region 102 is increased correspondingly, and the on-resistance value increases. However, in the UMOSTrp according to the second embodiment, Since the semiconductor region 5 can function as a low-resistance region between the channel of the main current path and the first main electrode region during conduction, the on-resistance can be reduced. That is, in the UMOSTrp according to the second embodiment, the junction depth of the base region 2 is made deeper than the bottom of the trench 2 to make the bottom of the bottom of the trench 2 empty during non-conduction, thereby improving the overall device breakdown voltage. At the same time, the on-resistance value can be reduced in the semiconductor region 5 below the bottom surface of the trench 2 when conducting.
[0077]
Next, a method for manufacturing a semiconductor device mounting the above-described UMOSTrp will be briefly described. 10 (A), 10 (B), 11 (A), 11 (B), 12 (A), 12 (B), 13 (A), 13 (B), 14 FIG. 15 is a process cross-sectional view for explaining a manufacturing method of UMOSTrp.
[0078]
(1) First, a p-type single crystal silicon substrate 103 having a low impurity density is prepared, and a high impurity density n is formed on the single crystal silicon substrate 103. + A type buried semiconductor region 104 and a low impurity density n-type drift region 102 are formed, and a semiconductor substrate 1 is formed as shown in FIG. In the buried semiconductor region 104, n-type impurities are introduced into the surface portion of the single crystal silicon substrate 103 by ion implantation or solid phase diffusion, and then the n-type impurities are introduced on the surface of the single crystal silicon substrate 103. By growing an epitaxial layer which becomes the drift region 102, it can be formed between the single crystal silicon substrate 103 and the drift region 102. In the embedded semiconductor region 104, after the drift region 102 is formed on the single crystal silicon substrate 103, n-type impurities are introduced into the portion between the single crystal silicon substrate 103 and the drift region 102 by high energy ion implantation. You may form by doing. The buried semiconductor region 104 is, for example, 10 17 ~Ten 18 atoms / cm Three Preferably, it is formed with a moderate impurity density.
[0079]
(2) As shown in FIG. 10B, the drain contact region 105 is formed. The drain contact region 105 can be formed by forming an impurity introduction mask having an opening in this region by photolithography and introducing n-type impurities into the surface portion of the drift region 102 using this impurity introduction mask. .
[0080]
(3) As shown in FIG. 11A, a trench 2 is formed in the drift region 102 of the semiconductor substrate 1 in the formation region of the gate electrode 4 of UMOSTrp.
[0081]
(4) As shown in FIG. 11B, a base region 6 having a uniform junction depth deeper than the bottom surface of the trench 2 is formed in the main surface portion of the drift region 102. Base region 6 is formed under the same conditions as those for forming base region 6 of the semiconductor device according to the first embodiment. It should be noted that activation annealing of the n-type impurity for forming the drain contact region 105 may be simultaneously performed using the activation annealing of the base region 6.
[0082]
(5) As shown in FIG. 12A, high impurity density n is formed on the surface portion of the drift region 102 below the bottom surface of the trench 2. + A type semiconductor region 5 is formed. The semiconductor region 5 is formed under the same conditions as those for forming the semiconductor region 5 of the semiconductor device according to the first embodiment.
[0083]
(6) As shown in FIG. 12B, high impurity density n is formed in the peripheral portion of the surface of the base region 6. + A mold second main electrode region 7 is formed. The second main electrode region 7 can also be formed in the same manufacturing process as the semiconductor region 5 formed in the drift region 102 below the bottom surface of the trench 2 described above.
[0084]
(7) As shown in FIG. 13A, a high impurity density p is formed at the center of the surface of the base region 6. + A mold base contact region 8 is formed. The drain contact region 105, the base region 6, the semiconductor region 5, the second main electrode region 7 and the base contact region 8 described above are previously introduced with impurities in each step, and then annealed collectively. You may activate simultaneously by doing.
[0085]
(8) The gate insulating film 3 is formed on the side surface of the trench 2 (on the side surface of the base region 6) and the bottom surface (on the surface of the semiconductor region 5). Subsequently, as shown in FIG. 13B, a gate electrode 4 is formed with a gate insulating film 3 interposed in the trench 2.
[0086]
(9) An interlayer insulating film 9 is formed on the entire main surface of the semiconductor substrate 1, and a contact hole 9 H is formed in the interlayer insulating film 9 on the second main electrode region 7 and the base contact region 8. Then, as shown in FIG. 14, the source wiring 10 electrically connected to the second main electrode region 7 and the base contact region 8 through the contact hole 9H on the interlayer insulating film 9, as well as the drain contact region through the contact hole 9H. A drain electrode 12 electrically connected to 105 is formed. Each of the source wiring 10 and the drain electrode 12 is formed in the same manufacturing process.
[0087]
(10) As shown in FIG. 15, an interlayer insulating film 13 is formed on the source wiring 10 and the drain electrode 12. Then, a through hole 13H is formed in the interlayer insulating film 13 on the drain electrode 12 (see FIG. 9).
[0088]
(11) Then, as shown in FIG. 9, the drain wiring 14 electrically connected to the drain electrode 12 through the through hole 13H is formed on the interlayer insulating film 13. By performing these series of steps, a semiconductor device including the UMOSTrp according to the second embodiment can be completed.
[0089]
In the semiconductor device according to the second embodiment described above, the same effects as those obtained with the semiconductor device according to the first embodiment can be obtained.
[0090]
(Third embodiment)
In the third embodiment, an insulated gate field effect transistor (UMOS) mounted on the semiconductor device according to the second embodiment described above, its control circuit, a circuit for constructing an intelligent function, and the like are provided on the same substrate. The semiconductor device as the mounted IPD will be described. FIG. 16 is a cross-sectional structure diagram of a semiconductor device as an IPD including the UMOS according to the third embodiment of the present invention. As shown in FIG. 16, the semiconductor device includes a UMOSTrp as a main element for constructing an IPD, a control circuit for controlling the UMOSTrp, and a circuit for achieving an intelligent function (for example, an overtemperature). A npn-type bipolar transistor Tr1 and a pnp-type bipolar transistor Tr2 as elements for constructing a detection circuit, an overcurrent detection circuit) and the like.
[0091]
The semiconductor substrate 1 is preferably formed of a support substrate 106 formed of a single crystal silicon substrate, a buried insulator 107 on the support substrate 106, and an active substrate 108 made of single crystal silicon on the buried insulator 107. Has been. That is, an SOI (Silicon On Insulator) substrate is used for the semiconductor substrate 1.
[0092]
The respective regions of the UMOS Trp, the npn type bipolar transistor Tr1, and the pnp type bipolar transistor Tr2 are electrically isolated from each other by the trench separator 30. The trench isolation body 30 includes a deep isolation trench 31 (the trench depth is deeper than the trench 2 of UMOSTrp) extending from the surface of the active substrate 108 of the semiconductor substrate 1 to the buried insulator 107, and an isolation trench. The separation insulator 32 is formed along the inner wall and the bottom surface of 31, and the filling body 33 is embedded in the separation trench 31 via the separation insulator 32. For example, the separation insulator 32 is made of SiO. 2 The membrane can be used practically. For example, the filler 33 is made of SiO. 2 A film or a polycrystalline silicon film can be used practically.
[0093]
The UMOSTrp according to the third embodiment is basically formed in the same structure as the UMOSTrp according to the second embodiment described above, as shown on the left side in FIG. FIG. 16 shows several unit cells electrically connected in parallel. That is, the UMOSTrp is formed on the active substrate 108 in a region surrounded by the trench separator 30, and has a low impurity density n-type first main electrode region (drift region 102 </ b> A) and the first main electrode. A trench 2 formed in the depth direction from the surface of the region, a gate electrode 4 formed inside the trench 2 via a gate insulating film 3, and a main surface portion of the first main electrode region excluding the bottom of the trench 2 A low impurity density that has a junction surface that is formed deeper than the bottom surface of the trench 2 and has a uniform junction depth, and can empty the first main electrode region below the bottom surface of the trench 2 from the junction surface when non-conductive. p-type base region 6 and high impurity density n of the main surface portion of base region 6 + And a second main electrode region 7 of the type. The active substrate 108 on which the UMOS Trp is disposed is a high impurity density n formed on the buried insulator 107. + The embedded semiconductor region 104A and the n-type drift region 102A having a low impurity density on the embedded semiconductor region 104A are formed. UMOSTrp includes an embedded semiconductor region 104A for constructing a main current path and a high impurity Density n + A type drain contact region 105 is provided. The drain contact region 105 is formed so as to be electrically connected from the surface of the drift region 102A to the buried semiconductor region 104A on the bottom surface side in a region separated from the base region 6. The UMOSTrp according to the third embodiment is configured with a lateral structure in the same manner as the UMOSTrp according to the second embodiment.
[0094]
The first main electrode region of the UMOSTrp is formed by the drift layer 102A of the semiconductor substrate 1, and is used as the drain region. The first main electrode region constitutes a drain region common to a plurality of UMOSTrps.
[0095]
Similar to the semiconductor device according to the second embodiment, the trench 2 is formed with a substantially uniform trench width in the depth direction from the surface of the drift region 102 within the range of the drift region 102A. The gate insulating film 3 is formed along the inner wall and the bottom surface of the trench 2. The gate electrode 4 is buried in the trench 2, and for example, a polycrystalline silicon film in which an n-type impurity is introduced and adjusted to a low resistance value can be used practically.
[0096]
The base region 6 can generate a channel in the vicinity of the interface with the gate insulating film 3 along the side surface of the trench 2 when the UMOSTrp is in conduction, and the first main electrode region (drift region 102A) and the second main electrode region 7 A main current path is generated between them. The main surface portion of the base region 6 has p with a higher impurity density than the base region 6. + A mold base contact region 8 is formed, and the same voltage as that applied to the second main electrode region 7 is applied to the base region 6 through the base contact region 8.
[0097]
The base region 6 according to the third embodiment is the bottom surface of the trench 2 in the same way as the UOSTrp base region 6 of the semiconductor device according to the first embodiment and the semiconductor device according to the second embodiment. A deeper junction surface 61 with the drift region 102 </ b> A is provided, and the depth junction surface 61 is formed with a uniform junction depth so as not to have a curved surface. In other words, the base region 6 includes a depth direction joint surface 61 having a uniform junction depth deeper than the bottom surface of the trench 2, and thus extends deeper than the bottom surface of the trench 2 along the side surface of the trench 2. Will be provided. When the UMOS Trp is not conducting, a sky layer can be extended from the lateral junction surface 62 to the drift region 102A below the bottom surface of the trench 2, and the drift region 102A below the bottom surface of the trench 2 can be made empty. .
[0098]
Furthermore, a high impurity density n is present in the drift region 102A between the lateral junction surface 62 of the base region 6 of the UMOSTrp and the lateral junction surface 62 of the base region 6 of another UMOSTrp adjacent to the bottom of the trench 2. + A type semiconductor region 5 is provided. Similar to the semiconductor region 5 of the semiconductor device according to the second embodiment, the semiconductor region 5 according to the third embodiment has the on-resistance value of the main current path between the channel and the drift region 102A when conducting. The impurity density and volume are set such that the impurity density can be reduced and the bottom of the bottom of the trench 2 can be emptied when not conducting.
[0099]
The second main electrode region 7 is formed on the main surface portion of the base region 6 between the trench 2 and the base contact region 8. The second main electrode region 7 is used as a source region.
[0100]
Since the switching operation and the manufacturing method of the UMOSTrp according to the third embodiment are substantially the same as the switching operation and the manufacturing method of the UMOSTrp according to the second embodiment, description thereof is omitted here. In the semiconductor device according to the second embodiment, the source wiring 10 is electrically connected to the second main electrode region 7 and the base contact region 8 of UMOSTrp, and the drain wiring is connected to the drain contact region 105 through the drain electrode 12. 14 are electrically connected (see FIGS. 8 and 9). However, in order to make the drawing easier to see, these source wiring 10, drain wiring 14 and the like are omitted in FIG.
[0101]
As shown in the center of FIG. 16, the npn-type bipolar transistor Tr1 is formed on the active substrate 108 in the region surrounded by the trench separator 30 similarly to the UMOSTrp, and the n-type bipolar transistor Tr1 has a low impurity density. Third main electrode region (collector region) 102B, a low impurity density p-type control electrode region (base region) 40 formed in the main surface portion of the first main electrode region, and a main surface portion of the control electrode region 40 N of high impurity density formed in + And a fourth main electrode region (emitter region) 50 of the mold.
[0102]
The active substrate 108 on which the npn bipolar transistor Tr1 is disposed is a high impurity density n formed on the buried insulator 107. + The npn type bipolar transistor Tr1 is formed with the buried type semiconductor region 104B and the third main electrode region 102B on the buried type semiconductor region 104B. High impurity density n formed on the main surface of the three main electrode regions 102B + A type collector contact region 51. Further, the main surface portion of the control electrode region 40 has a high impurity density p. + A mold base contact region 45 is formed. The fourth main electrode region 50 also serves as an emitter contact region. Although not shown, the fourth main electrode region 50 is electrically connected to an emitter wiring of the same conductive layer as the source wiring 10 (see FIG. 9). It has become.
[0103]
The npn bipolar transistor Tr1 has a vertical structure in which the control electrode region 40 immediately below the fourth main electrode region 50 functions as an effective base region, and current flows in the vertical direction.
[0104]
As shown on the right side in FIG. 16, the pnp bipolar transistor Tr2 is formed on the active substrate 108 in the region surrounded by the trench separator 30 like the npn bipolar transistor Tr1, and has a low impurity density. N-type control electrode region (base region) 102C, a low impurity density p-type fifth main electrode region (collector region) 41 formed on the main surface portion of the control electrode region 102C, and a low impurity density p And a sixth main electrode region (emitter region) 42 of the mold.
[0105]
The active substrate 108 on which the pnp bipolar transistor Tr2 is disposed is a high impurity density n formed on the buried insulator 107. + The buried type semiconductor region 104C and the control electrode region 102C on the buried type semiconductor region 104C are formed, and the pnp bipolar transistor Tr2 is used to construct a control current path (base current path). High impurity density n formed on the main surface portion of 104C and control electrode region 102C + And a mold base contact region 52. The main surface of the fifth main electrode region 41 has a high impurity density p. + The mold collector contact region 46 is electrically connected. Similarly, the main surface portion of the sixth main electrode region 42 has a high impurity density p. + The mold emitter contact region 47 is electrically connected. Although not shown, this emitter contact region 47 is electrically connected to an emitter wiring of the same conductive layer as the collector wiring.
[0106]
The pnp bipolar transistor Tr2 has a lateral structure in which the control electrode region 102C between the fifth main electrode region 41 and the sixth main electrode region 42 functions as an effective base region, and current flows in the lateral direction. Yes.
[0107]
In the semiconductor device as the IPD according to the third embodiment described above, UMOSTrp is similar to the function and effect obtained in the semiconductor device according to the first embodiment or the semiconductor device according to the second embodiment. The overall device breakdown voltage can be improved, and the on-resistance can be reduced (reducing power consumption and power consumption) by reducing the resistance of the main current path by the semiconductor region 5 when the UMOSTrp is conductive. it can.
[0108]
Furthermore, in the semiconductor device according to the third embodiment, the first main electrode region (drift region 102A) of UMOSTrp is formed thick without increasing the on-resistance in the semiconductor region 5 (junction depth of the semiconductor region 5). Therefore, the third main electrode region (collector region) 102B of the npn-type bipolar transistor Tr1 in the same layer as the first main electrode region can be formed thick as a result. it can. As a result, the junction breakdown voltage (collector-base junction breakdown voltage) between the third main electrode region 102B of npn bipolar transistor Tr1 and control electrode region 40 can be increased, and the element breakdown voltage of npn bipolar transistor Tr1 is improved. be able to. That is, in the semiconductor device according to the third embodiment, it is possible to reduce the power consumption or increase the power of UMOSTrp, and simultaneously improve the element breakdown voltage of UMOSTrp and the element breakdown voltage of npn-type bipolar transistor Tr1. Can do. Accordingly, in IPD, the device breakdown voltage of UMOSTrp and npn-type bipolar transistor Tr1 can be increased at the same time, so that the range of intelligent functions that can be incorporated can be expanded (high performance of IPD can be realized).
[0109]
Although the present invention has been described with reference to the first, second, and third embodiments, it should not be understood that the description and drawings that form part of this disclosure limit the present invention. For example, in the semiconductor device according to the third embodiment, an insulated gate field effect transistor that is driven at a low voltage can be mounted in addition to UMOSTrp and a bipolar transistor.
[Brief description of the drawings]
FIG. 1 is an enlarged cross-sectional structure diagram of a unit cell of a UMOS according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional structure diagram of a semiconductor device including the UMOS according to the first embodiment of the present invention.
FIGS. 3A and 3B are process cross-sectional views (part 1) of a semiconductor device provided with UMOS for explaining a manufacturing method in the first embodiment of the present invention; FIGS.
FIGS. 4A and 4B are process cross-sectional views (part 2) of the semiconductor device provided with UMOS for explaining the manufacturing method in the first embodiment of the present invention; FIGS.
FIGS. 5A and 5B are process cross-sectional views (part 3) of the semiconductor device provided with UMOS for explaining the manufacturing method in the first embodiment of the present invention; FIGS.
FIGS. 6A and 6B are process cross-sectional views (part 4) of a semiconductor device provided with UMOS for explaining a manufacturing method in the first embodiment of the present invention; FIGS.
FIG. 7 is a process cross-sectional view (part 5) of the semiconductor device including the UMOS for explaining the manufacturing method according to the first embodiment of the invention;
FIG. 8 is an enlarged cross-sectional structure diagram of a unit cell of UMOS according to a second embodiment of the present invention.
FIG. 9 is a cross-sectional structure diagram of a semiconductor device including a UMOS according to a second embodiment of the present invention.
FIGS. 10A and 10B are process cross-sectional views (part 1) of a semiconductor device including UMOS for explaining a manufacturing method according to a second embodiment of the invention; FIGS.
FIGS. 11A and 11B are process cross-sectional views (part 2) of a semiconductor device including a UMOS for explaining a manufacturing method according to a second embodiment of the present invention; FIGS.
FIGS. 12A and 12B are process cross-sectional views (part 3) of a semiconductor device provided with UMOS for explaining a manufacturing method in the second embodiment of the present invention; FIGS.
FIGS. 13A and 13B are process cross-sectional views (part 4) of a semiconductor device provided with UMOS for explaining the manufacturing method in the second embodiment of the present invention; FIGS.
FIG. 14 is a process cross-sectional view of the semiconductor device including the UMOS for explaining the manufacturing method in the second embodiment of the present invention (No. 5).
FIG. 15 is a process cross-sectional view (No. 6) of the semiconductor device including the UMOS for explaining the manufacturing method in the second embodiment of the invention.
FIG. 16 is a cross-sectional structure diagram of a semiconductor device including a UMOS according to a third embodiment of the present invention.
FIG. 17 is a sectional structural view of a UMOSFET according to the prior art of the present invention.
[Explanation of symbols]
1 Semiconductor substrate
2 Trench
3 Gate insulation film
4 Gate electrode
5 Semiconductor region
6 Base area
7 Second main electrode region (emitter region)
8, 45, 52 Base contact area
20, 20B, 20C Sorano Formation
30 trench isolation
31 Isolation trench
32 Insulator for separation
33 Filler
40,102C Control electrode area
41 Fifth main electrode region (collector region)
42 Sixth main electrode region (emitter region)
46, 51, 105 Collector contact area
47 Emitter contact region
50 Fourth main electrode region (emitter region)
61 Depth direction joint surface
62 Lateral interface
101,103 single crystal silicon substrate
102, 102A First main electrode region (collector region)
102B Third main electrode region (collector region)
104, 104A, 104B, 104C Buried semiconductor region
106 Support substrate
107 Embedded insulator
108 Active substrate
Trp UMOS
Tr1 npn bipolar transistor
Tr2 pnp bipolar transistor

Claims (3)

第１導電型の第１主電極領域と、
前記第１主電極領域の上部に、前記第１主電極領域の表面から、該表面の垂直方向に形成されたトレンチと、
前記トレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、
前記トレンチ底面下を除いた第１主電極領域の主面部に形成され、前記トレンチ底面よりも深い接合深さを備えることで、前記トレンチ底面よりも深い位置に深さ方向接合面を有し、かつ、前記トレンチ側面の延長方向に沿って前記トレンチ底面よりも深く引き延ばされた横方向接合面を有し、非導通時に前記横方向接合面から前記トレンチ底面下の第１主電極領域を空之化することができる第２導電型のベース領域と、
前記ベース領域の主面部の第１導電型の第２主電極領域と、
前記トレンチ底面下の前記第１主電極領域に設けられ、不純物密度並びに体積が、前記第１主電極領域と前記第２主電極領域間に素子耐圧が定義される電圧が印加された状態で、前記第１主電極領域と前記第２主電極領域間を非導通とする電圧が前記ゲート電極に印加された際、前記ベース領域とのｐｎ接合の逆バイアスにより空之化される値に設定され、かつ、前記第１主電極領域よりも高不純物密度の第１導電型の半導体領域と、
を有し、前記第１主電極領域と前記ベース領域との境界の一部が、前記垂直方向に沿った前記横方向接合面の一部をなすことを特徴とする、絶縁ゲート型電界効果トランジスタを備えた半導体装置。A first main electrode region of a first conductivity type;
A trench formed above the first main electrode region from the surface of the first main electrode region in a direction perpendicular to the surface;
A gate electrode formed inside the trench via a gate insulating film;
Formed in the main surface portion of the first main electrode region excluding the bottom of the trench bottom, and having a junction depth deeper than the trench bottom surface, having a depth direction junction surface at a position deeper than the trench bottom surface, And having a lateral junction surface extending deeper than the bottom surface of the trench along the extending direction of the side surface of the trench, and the first main electrode region below the bottom surface of the trench from the lateral junction surface when not conducting. A base region of a second conductivity type that can be emptied;
A second main electrode region of the first conductivity type in the main surface portion of the base region;
Provided in the first main electrode region below the bottom of the trench, with an impurity density and volume applied with a voltage defining a device breakdown voltage between the first main electrode region and the second main electrode region, When a voltage that makes the first main electrode region and the second main electrode region non-conductive is applied to the gate electrode , the voltage is set to a value that is nullified by a reverse bias of a pn junction with the base region. And a first conductivity type semiconductor region having a higher impurity density than the first main electrode region;
An insulated gate field effect transistor characterized in that a part of a boundary between the first main electrode region and the base region forms a part of the lateral junction surface along the vertical direction. A semiconductor device comprising: 前記半導体領域の拡散深さは、前記ベース領域の接合深さに比べて浅く形成されたことを特徴とする請求項１に記載の半導体装置。  The semiconductor device according to claim 1, wherein a diffusion depth of the semiconductor region is shallower than a junction depth of the base region. 第１導電型の第１主電極領域と、
前記第１主電極領域の上部に、前記第１主電極領域の表面から、該表面の垂直方向に形成されたトレンチと、
前記トレンチ内部にゲート絶縁膜を介して形成されたゲート電極と、
前記トレンチ底面下を除いた第１主電極領域の主面部に形成され、前記トレンチ底面よりも深い接合深さを備えることで、前記トレンチ底面よりも深い位置に深さ方向接合面を有し、かつ、前記トレンチ側面の延長方向に沿って前記トレンチ底面よりも深く引き延ばされた横方向接合面を有し、非導通時に前記横方向接合面から前記トレンチ底面下の第１主電極領域を空之化することができる第２導電型のベース領域と、
前記ベース領域の主面部の第１導電型の第２主電極領域と、
前記トレンチ底面下の前記第１主電極領域に設けられ、不純物密度並びに体積が、前記第１主電極領域と前記第２主電極領域間に素子耐圧が定義される電圧が印加された状態で、前記第１主電極領域と前記第２主電極領域間を非導通とする電圧が前記ゲート電極に印加された際、前記ベース領域とのｐｎ接合の逆バイアスにより空之化される値に設定され、かつ、前記第１主電極領域よりも高不純物密度の第１導電型の半導体領域と、
を有し、前記第１主電極領域と前記ベース領域との境界の一部が、前記垂直方向に沿った前記横方向接合面の一部をなすことを特徴とする、絶縁ゲート型電界効果トランジスタと、
前記第１主電極領域と同一水平レベルに位置する、第１導電型の第３主電極領域と、
前記第３主電極領域の主面部に設けられた、第２導電型の制御電極領域と、
前記制御電極領域の主面部に設けられた、第１導電型の第４主電極領域と、
を有するトランジスタと、
を同一基板に備えたことを特徴とする半導体装置。A first main electrode region of a first conductivity type;
A trench formed above the first main electrode region from the surface of the first main electrode region in a direction perpendicular to the surface;
A gate electrode formed inside the trench via a gate insulating film;
Formed in the main surface portion of the first main electrode region excluding the bottom of the trench bottom, and having a junction depth deeper than the trench bottom surface, having a depth direction junction surface at a position deeper than the trench bottom surface, And having a lateral junction surface extending deeper than the bottom surface of the trench along the extending direction of the side surface of the trench, and the first main electrode region below the bottom surface of the trench from the lateral junction surface when not conducting. A base region of a second conductivity type that can be emptied;
A second main electrode region of the first conductivity type in the main surface portion of the base region;
Provided in the first main electrode region below the bottom of the trench, with an impurity density and volume applied with a voltage defining a device breakdown voltage between the first main electrode region and the second main electrode region, When a voltage that makes the first main electrode region and the second main electrode region non-conductive is applied to the gate electrode , the voltage is set to a value that is nullified by a reverse bias of a pn junction with the base region. And a first conductivity type semiconductor region having a higher impurity density than the first main electrode region;
An insulated gate field effect transistor characterized in that a part of a boundary between the first main electrode region and the base region forms a part of the lateral junction surface along the vertical direction. When,
A third main electrode region of the first conductivity type located at the same horizontal level as the first main electrode region;
A control electrode region of a second conductivity type provided in a main surface portion of the third main electrode region;
A fourth main electrode region of a first conductivity type provided on a main surface portion of the control electrode region;
A transistor having
On the same substrate.
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