JP4811909B2

JP4811909B2 - Address generation circuit and data storage device

Info

Publication number: JP4811909B2
Application number: JP2005211017A
Authority: JP
Inventors: 崇浜; 英一塚田
Original assignee: Hioki EE Corp
Current assignee: Hioki EE Corp
Priority date: 2005-07-21
Filing date: 2005-07-21
Publication date: 2011-11-09
Anticipated expiration: 2025-07-21
Also published as: JP2007026345A

Description

本発明は、入力したアドレスに基づいてメモリ内の偶数個の記憶領域を順次アクセス可能な新たなアドレスを生成するアドレス生成回路、およびそのアドレス生成回路を備えたデータ記憶装置に関するものである。 The present invention relates to an address generation circuit for generating a new address capable of sequentially accessing an even number of storage areas in a memory based on an input address, and a data storage device including the address generation circuit.

メモリ内の複数の記憶領域（バンク）をアクセスするためのアドレスを生成する回路として、特開２０００−１０５７２４号公報に開示されているアドレス生成回路（アドレス制御回路）が知られている。このアドレス生成回路は、バンクレジスタおよびアドレスカウンタを備え、バンクレジスタに格納された値に基づいてメモリを仮想的に複数のバンクに分割すると共に、分割された各バンクのアドレスをアドレスカウンタによって生成されたアドレスで制御している。
特開２０００−１０５７２４号公報（第３−４頁、第２図） As a circuit for generating an address for accessing a plurality of storage areas (banks) in a memory, an address generation circuit (address control circuit) disclosed in Japanese Patent Laid-Open No. 2000-105724 is known. This address generation circuit includes a bank register and an address counter, and virtually divides the memory into a plurality of banks based on the values stored in the bank register, and the addresses of the divided banks are generated by the address counter. The address is controlled.
JP 2000-105724 A (page 3-4, FIG. 2)

しかしながら、上記した従来のアドレス生成回路には、次のような解決すべき課題が存在する。すなわち、このアドレス生成回路では、メモリ内に形成される記憶領域の数はバンクレジスタのビット数で決定され、また１つの記憶領域の容量はアドレスカウンタのビット数によって一義的に決定される。このため、例えば、ブロック単位で順番に転送されてくる複数系統（２^ｊ（ｊは１以上の整数）で規定される任意の数の系統）の各データをメモリ内に系統毎に分割して記憶するためのアドレスを生成させようとしたときには、バンクレジスタのビット長およびアドレスカウンタのビット長の双方を変更可能で、しかもバンクレジスタのビット長とアドレスカウンタのビット長との和が一定となるように回路を構成する必要が生じ、回路が非常に複雑化するという課題が存在している。 However, the above-described conventional address generation circuit has the following problems to be solved. That is, in this address generation circuit, the number of storage areas formed in the memory is determined by the number of bits of the bank register, and the capacity of one storage area is uniquely determined by the number of bits of the address counter. For this reason, for example, each data of a plurality of systems (arbitrary number of systems defined by 2 ^j (j is an integer of 1 or more)) transferred sequentially in block units is divided for each system in the memory. When trying to generate an address for storage, both the bit length of the bank register and the bit length of the address counter can be changed, and the sum of the bit length of the bank register and the bit length of the address counter becomes constant. Thus, there is a problem that the circuit needs to be configured and the circuit becomes very complicated.

本発明は、かかる課題を解決するためになされたものであり、簡易に構成しつつメモリの記憶領域を２^ｊで規定される任意の数に分割し得るアドレス生成回路を提供することを主目的とする。また、そのアドレス生成回路を備えたデータ記憶装置を提供することを他の主目的とする。 The present invention has been made to solve such a problem, and it is a main object of the present invention to provide an address generation circuit that can divide a memory storage area into an arbitrary number defined by 2 ^j while having a simple configuration. And Another main object is to provide a data storage device having the address generation circuit.

上記目的を達成すべく請求項１記載のアドレス生成回路は、２ ^ｋ個の複数のデータで構成されるブロック単位で順番に転送されてくる複数系統の各データをメモリ内に当該系統毎に分割して記憶するためのｉビットのメモリアドレスを生成するアドレス生成回路であって、前記系統の数を２^ｊとすると共に前記ブロックの１つに含まれている前記データ数を２^ｋとしたときに、インクリメントまたはデクリメントされているｉビットのアドレスを入力すると共に当該アドレスの最上位ビット目から（ｊ＋ｋ＋１）ビット目までのアドレスビット列と、前記アドレスの（ｊ＋ｋ）ビット目から（ｋ＋１）ビット目までのアドレスビット列とを、ｋビット目から１ビット目までのアドレスビット列をそのままにした状態で入れ替えることにより、前記メモリアドレスを生成するアドレス生成回路。ここで、ｊは１以上の整数であり、ｋは１以上の整数であり、ｉは（ｊ＋ｋ）を超える整数である。 In order to achieve the above object, the address generation circuit according to claim 1 divides each data of a plurality of systems, which is sequentially transferred in block units composed of a plurality of 2 ^k pieces of data, into each memory in the memory. An address generation circuit for generating an i-bit memory address for storage, wherein the number of systems is 2 ^j and the number of data contained in one of the blocks is 2 ^k In addition, the i-bit address that has been incremented or decremented is input, the address bit string from the most significant bit to the (j + k + 1) th bit of the address, and the (j + k) th bit to the (k + 1) th bit of the address By swapping the address bit string of, with the address bit string from the k-th bit to the first bit being left as it is An address generation circuit for generating the memory address. Here, j is an integer of 1 or more, k is an integer of 1 or more, and i is an integer exceeding (j + k).

また、請求項２記載のデータ記憶装置は、２^ｋ個の複数のデータで構成されるブロック単位で順番に転送されてくる２^ｊ系統の各データをｉビットのメモリアドレス空間を有するメモリ内に当該系統毎に分割して記憶するデータ記憶装置であって、インクリメントまたはデクリメントするｉビットのアドレスを生成するアドレスカウンタと、前記アドレスカウンタによって生成された前記アドレスの最上位ビット目から（ｊ＋ｋ＋１）ビット目までのアドレスビット列と、前記アドレスの（ｊ＋ｋ）ビット目から（ｋ＋１）ビット目までのアドレスビット列とを、ｋビット目から１ビット目までのアドレスビット列をそのままにした状態で入れ替えることにより、前記メモリ用のメモリアドレスを生成するアドレス生成回路とを備えているデータ記憶装置。ここで、ｊは１以上の整数であり、ｋは１以上の整数であり、ｉは（ｊ＋ｋ）を超える整数である。 According to a second aspect of the present invention, there is provided the data storage device according to the present invention, wherein each of the ^2j systems transferred in order in block units composed of ^2k pieces of data is stored in a memory having an i-bit memory address space. A data storage device that stores data divided for each system, an address counter that generates an i-bit address to be incremented or decremented, and (j + k + 1) bits from the most significant bit of the address generated by the address counter the address bit string to the eye, by switching the address bit string before Symbol address (j + k) from the bit to (k + 1) th bit, the address bit string from the k-th bit to the first bit in a state of being intact, An address generation circuit for generating a memory address for the memory Over data storage device. Here, j is an integer of 1 or more, k is an integer of 1 or more, and i is an integer exceeding (j + k).

請求項１記載のアドレス生成回路では、系統の数を２^ｊとすると共に１つの系統に転送されてくる複数のデータのブロックの１つに含まれているデータ数を２^ｋとしたときに、インクリメントまたはデクリメントされているｉビットのアドレスを入力すると共にアドレスの最上位ビット目から（ｊ＋ｋ＋１）ビット目までのアドレスビット列と、アドレスの（ｊ＋ｋ）ビット目から（ｋ＋１）ビット目までのアドレスビット列とを、ｋビット目から１ビット目までのアドレスビット列をそのままにした状態で入れ替えることにより、メモリアドレスを生成する。したがって、このアドレス生成回路によれば、ビット長の変更が可能なバンクレジスタおよびビット長の変更が可能なアドレスカウンタを備えると共にバンクレジスタのビット長とアドレスカウンタのビット長との和が一定となるように構成することによって同様のメモリアドレスを生成する回路と比較して、データを入力する系統の数２^ｊと同数の記憶領域にメモリの全記憶領域を自動的に等分割する共に分割した各記憶領域に各系統のデータを記憶させ得るメモリアドレスを簡易な構成で生成することができる。また、例えば、複数の系統のデータがブロック単位で複数個連続して転送されてくる場合、ＣＰＵなどの他のアクセスによるバンクレジスタの切り替えを行うことなく自動でメモリに記憶させることができるため、書き込み速度を向上させることができる。 In the address generation circuit according to claim 1, when the number of systems is 2 ^j and the number of data contained in one of a plurality of data blocks transferred to one system is 2 ^k , An i-bit address that is incremented or decremented is input, an address bit string from the most significant bit of the address to the (j + k + 1) th bit, an address bit string from the (j + k) th bit to the (k + 1) th bit of the address, Are replaced while the address bit string from the k-th bit to the first bit is left as it is, to generate a memory address. Therefore, according to the address generation circuit, the bank register that can change the bit length and the address counter that can change the bit length are provided, and the sum of the bit length of the bank register and the bit length of the address counter becomes constant. Compared with a circuit that generates a similar memory address by configuring as described above, the entire storage area of the memory is automatically equally divided into the same number of storage areas as the number 2 ^{j of} the systems to which data is input. A memory address that can store data of each system in the storage area can be generated with a simple configuration. Also, for example, when a plurality of systems of data are continuously transferred in units of blocks, it can be automatically stored in the memory without switching the bank register by other access such as a CPU. The writing speed can be improved.

請求項２記載のデータ記憶装置では、インクリメントまたはデクリメントするｉビットのアドレスを生成するアドレスカウンタと、アドレスカウンタによって生成されたアドレスの最上位ビット目から（ｊ＋ｋ＋１）ビット目までのアドレスビット列と、アドレスの（ｊ＋ｋ）ビット目から（ｋ＋１）ビット目までのアドレスビット列とを、ｋビット目から１ビット目までのアドレスビット列をそのままにした状態で入れ替えることにより、メモリ用のメモリアドレスを生成するアドレス生成回路とを備えている。この場合、このアドレス生成回路は、ビット長の変更が可能なバンクレジスタおよびビット長の変更が可能なアドレスカウンタを備えると共にバンクレジスタのビット長とアドレスカウンタのビット長との和が一定となるように構成することによって同様のメモリアドレスを生成する回路と比較して、データを入力する系統の数２^ｊと同数の記憶領域にメモリの全記憶領域を自動的に等分割する共に分割した各記憶領域に各系統のデータを記憶させ得るメモリアドレスを簡易な構成で生成することができる。したがって、このアドレス生成回路を備えたデータ記憶装置によれば、入力するデータの系統数２^ｊや１ブロックを構成するデータ数２^ｋが変わったとしても、簡易な装置構成でありながら、データを入力する系統の数２^ｊと同数の記憶領域にメモリの全記憶領域を自動的に等分割できると共に分割した各記憶領域に各系統のデータを記憶させることができる。また、例えば、複数の系統のデータがブロック単位で複数個連続して転送されてくる場合、ＣＰＵなどの他のアクセスによるバンクレジスタの切り替えを行うことなく自動でメモリに記憶させることができるため、書き込み速度を向上させることができる。 3. The data storage device according to claim 2, wherein an address counter for generating an i-bit address to be incremented or decremented, an address bit string from the most significant bit to the (j + k + 1) th bit of the address generated by the address counter, and an address Address generation for generating a memory address for a memory by replacing the address bit string from the (j + k) th bit to the (k + 1) th bit with the address bit string from the kth bit to the first bit unchanged Circuit. In this case, the address generation circuit includes a bank register whose bit length can be changed and an address counter whose bit length can be changed, and the sum of the bit length of the bank register and the bit length of the address counter is constant. compared with the circuit for generating the same memory address by configuring the automatically each memory of both divided equally dividing the entire storage area of the memory the number 2 ^j as many storage areas of the system for inputting data A memory address that can store data of each system in the area can be generated with a simple configuration. Therefore, according to the data storage device provided with this address generation circuit, even if the number of input data lines 2 ^j and the number of data 2 ^k constituting one block are changed, the data can be stored in a simple apparatus configuration. The entire storage area of the memory can be automatically equally divided into the same number of storage areas as the number of input systems ^2j, and the data of each system can be stored in each divided storage area. Also, for example, when a plurality of systems of data are continuously transferred in units of blocks, it can be automatically stored in the memory without switching the bank register by other access such as a CPU. The writing speed can be improved.

以下、添付図面を参照して、本発明に係るデータ記憶装置の最良の形態について説明する。 Hereinafter, the best mode of a data storage device according to the present invention will be described with reference to the accompanying drawings.

最初に、データ記録装置１の構成について説明する。データ記録装置１は、図１に示すように、データ制御回路２、アドレスカウンタ３、アドレス生成回路４、アドレス制御回路５およびメモリ６を備え、ブロック単位（各ブロックは２^ｋ個のデータで構成される）で順番に転送されてくる２^ｊ系統の各データをメモリ６内に系統毎に分割して記憶する。ここで、ｊは１以上の整数を意味し、ｋは１以上の整数を意味するが、本例では、一例として、ｊおよびｋが共に２に規定されて、データ記録装置１は、図１に示すように、２^２個（４個）のデータで構成されるブロック単位でそれぞれ転送されてくる４系統ＣＨ１〜ＣＨ４の各データＤａ，Ｄｂ，Ｄｃ，Ｄｄを、ｉビットのメモリアドレスで各アドレスが特定される記憶領域を有するメモリ６内に規定された各記憶領域６１，６２，６３，６４に分割して記憶する。ここで、ｉは、（ｊ＋ｋ）を超える整数を意味するが、本例では、一例としてｉは８に規定されている。 First, the configuration of the data recording apparatus 1 will be described. As shown in FIG. 1, the data recording apparatus 1 includes a data control circuit 2, an address counter 3, an address generation circuit 4, an address control circuit 5, and a memory 6, and each block is composed of 2 ^k pieces of data. The ^2j system data transferred in order is divided and stored in the memory 6 for each system. Here, j means an integer of 1 or more and k means an integer of 1 or more. In this example, as an example, j and k are both defined as 2, and the data recording apparatus 1 is shown in FIG. as shown in, ^{2 2} (4) respectively transferred come 4 each data Da strains CH1~CH4 in blocks composed of data, Db, Dc, and Dd, each memory address of i bits Each of the storage areas 61, 62, 63, 64 defined in the memory 6 having a storage area whose address is specified is divided and stored. Here, i means an integer exceeding (j + k). In this example, i is defined as 8, as an example.

データ制御回路２は、例えばセレクタ（図示せず）を備えて構成されている。この場合、データ制御回路２は、データの記憶動作時には、図３に示すように、時間的に互いにオーバーラップしない状態で順番で転送されてくる各系統ＣＨ１〜ＣＨ４の各データＤａ（ａ１，ａ２，ａ３，ａ４），Ｄｂ（ｂ１，ｂ２，ｂ３，ｂ４），Ｄｃ（ｃ１，ｃ２，ｃ３，ｃ４），Ｄｄ（ｄ１，ｄ２，ｄ３，ｄ４）を、その転送タイミングに合わせて選択して出力することにより、各データＤａ，Ｄｂ，Ｄｃ，Ｄｄを時間軸上で連続させてメモリ６に出力する。また、データ制御回路２は、メモリ６からのデータの読出動作時には、メモリ６から読み出したデータＤ１を図外の外部装置（この例ではＣＰＵ）に出力する。 The data control circuit 2 includes, for example, a selector (not shown). In this case, during the data storage operation, the data control circuit 2, as shown in FIG. 3, transfers each data Da (a 1, a 2) of each system CH 1 to CH 4 that is transferred in order without temporally overlapping each other. , A3, a4), Db (b1, b2, b3, b4), Dc (c1, c2, c3, c4), Dd (d1, d2, d3, d4) are selected according to the transfer timing and output. As a result, the data Da, Db, Dc, Dd are continuously output on the time axis to the memory 6. Further, the data control circuit 2 outputs the data D1 read from the memory 6 to an external device (CPU in this example) not shown in the figure at the time of reading data from the memory 6.

アドレスカウンタ３は、データの記録動作時には、図３に示すように、各データＤａ，Ｄｂ，Ｄｃ，Ｄｄの転送タイミングに同期してインクリメントまたはデクリメント動作（本例ではインクリメント動作の例を説明するが、デクリメント動作であってもよい）を実行して、ｉビット（本例では上記したように８ビット）のアドレスＡＤ１を出力する。なお、同図では、アドレスＡＤ１および後述するアドレスＡＤ２を１６進数で表している。 As shown in FIG. 3, the address counter 3 performs an increment or decrement operation in synchronization with the transfer timing of each data Da, Db, Dc, and Dd (in this example, an example of the increment operation will be described). , Which may be a decrement operation), and outputs an i-bit address AD1 (8 bits in this example as described above). In the figure, an address AD1 and an address AD2, which will be described later, are represented by hexadecimal numbers.

アドレス生成回路４は、例えばセレクタ（図示せず）を備えて構成されて、入力しているアドレスＡＤ１の最上位ビット目から（ｊ＋ｋ＋１）ビット目までのアドレスビット列と、アドレスＡＤ１の（ｊ＋ｋ）ビット目から（ｋ＋１）ビット目までのアドレスビット列とを入れ替えるというビット操作を実行することにより、メモリ６用のメモリアドレス（以下、「アドレス」ともいう）ＡＤ２を生成する。本例では、上記したように、ｉ，ｊおよびｋを８，２，２にそれぞれ規定したことにより、アドレス生成回路４は、一例として、図２に示すように、アドレスＡＤ１の最上位ビット目（８ビット目。ＭＳＢ）から５（＝ｊ＋ｋ＋１）ビット目までのアドレスビット列（破線で囲まれたアドレスビット列）と、アドレスＡＤ１の４（＝ｊ＋ｋ）ビット目から３（＝ｋ＋１）ビット目までのアドレスビット列（実線で囲まれたアドレスビット列）とを入れ替えることにより、アドレスＡＤ２を生成する。この場合、アドレス生成回路４は、内部に設けられているディップスイッチやレジスタなどに設定されているｊ，ｋの各数値に基づいて、上記した２つのアドレスビット列の入れ替えを実行する。なお、ｊ，ｋの各数値のディップスイッチやレジスタなどへの設定は、手動またはＣＰＵにより自動で行うこともできる。 The address generation circuit 4 includes, for example, a selector (not shown), and includes an address bit string from the most significant bit to the (j + k + 1) th bit of the input address AD1, and (j + k) bits of the address AD1. A memory address (hereinafter also referred to as “address”) AD2 for the memory 6 is generated by performing a bit operation of replacing the address bit string from the first to the (k + 1) th bit. In this example, as described above, by defining i, j and k as 8, 2, and 2, respectively, the address generation circuit 4 exemplifies the most significant bit of the address AD1 as shown in FIG. (8th bit, MSB) to 5 (= j + k + 1) th bit of address (address bit sequence surrounded by a broken line) and 4th (= j + k) th bit to 3 (= k + 1) th bit of address AD1 The address AD2 is generated by exchanging the address bit string (the address bit string surrounded by a solid line). In this case, the address generation circuit 4 performs the above-described replacement of the two address bit strings based on the numerical values of j and k set in the dip switches and registers provided therein. It should be noted that the numerical values of j and k can be set manually or automatically by the CPU.

アドレス制御回路５は、例えばセレクタ（図示せず）を備えて構成されている。この場合、アドレス制御回路５は、データの記憶動作時には、アドレス生成回路４から入力したアドレスＡＤ２をメモリ６に出力すると共に、アドレスＡＤ２の変化タイミングに同期した書込パルス（図示せず）を生成してメモリ６に出力する。また、アドレス制御回路５は、メモリ６からのデータの読出動作時には、図外のＣＰＵから入力したアドレスＡＤ３をメモリ６に出力すると共に、アドレスＡＤ３の変化タイミングに同期した読出パルス（図示せず）を生成してメモリ６に出力する。 The address control circuit 5 includes, for example, a selector (not shown). In this case, the address control circuit 5 outputs the address AD2 input from the address generation circuit 4 to the memory 6 and generates a write pulse (not shown) synchronized with the change timing of the address AD2 during the data storage operation. And output to the memory 6. The address control circuit 5 outputs an address AD3 input from a CPU (not shown) to the memory 6 and performs a read pulse (not shown) synchronized with the change timing of the address AD3 during a data read operation from the memory 6. And output to the memory 6.

次に、データ記録装置１によるデータの記憶動作について説明する。 Next, the data storage operation by the data recording apparatus 1 will be described.

まず、データ制御回路２は、図３に示す転送タイミングで転送されてくる系統ＣＨ１〜ＣＨ４の各データＤａ〜Ｄｄを入力すると共に時間軸上で連続する状態にしてメモリ６に出力する。具体的には、データ制御回路２は、系統ＣＨ１から入力したデータＤａ（最初の１ブロックは、４つのデータａ１〜ａ４で構成されている）を最初に出力し、次いで、系統ＣＨ２から入力したデータＤｂ（最初の１ブロックは、４つのデータｂ１〜ｂ４で構成されている）を出力し、続いて、系統ＣＨ３から入力したデータＤｃ（最初の１ブロックは、４つのデータｃ１〜ｃ４で構成されている）を出力し、次いで、系統ＣＨ４から入力したデータＤｄ（最初の１ブロックは、４つのデータｄ１〜ｄ４で構成されている）を出力する、という動作を繰り返し実行することにより、メモリ６に対して、各系統ＣＨ１〜ＣＨ４の各データＤａ〜Ｄｄを、ａ１〜ａ４，ｂ１〜ｂ４，ｃ１〜ｃ４，ｄ１〜ｄ４，ａ５〜ａ８，ｂ５〜ｂ８，・・・というように連続させて出力する。 First, the data control circuit 2 inputs the data Da to Dd of the systems CH1 to CH4 transferred at the transfer timing shown in FIG. 3 and outputs them to the memory 6 in a continuous state on the time axis. Specifically, the data control circuit 2 first outputs the data Da input from the system CH1 (the first block is composed of four data a1 to a4), and then inputs from the system CH2. Data Db (the first block is composed of four data b1 to b4) is output, and then data Dc (the first one block is composed of four data c1 to c4) input from the system CH3 And then outputting the data Dd input from the system CH4 (the first one block is composed of four data d1 to d4). 6, each data Da to Dd of each system CH1 to CH4 is referred to as a1 to a4, b1 to b4, c1 to c4, d1 to d4, a5 to a8, b5 to b8,. And then outputs the sea urchin continuous.

他方、アドレスカウンタ３は、データＤａ（ａ１）の入力開始のタイミングに同期してインクリメント動作を開始すると共に、各データＤａ，Ｄｂ，Ｄｃ，Ｄｄの転送タイミングに同期してインクリメント動作を実行することにより、図３に示すようにアドレスＡＤ１（「００」，「０１」，「０２」，・・・・）を出力する。また、アドレス生成回路４は、入力したアドレスＡＤ１に対して、図２に示すように、８ビット目（ＭＳＢ）から５ビット目までのアドレスビット列と、４ビット目から３ビット目までのアドレスビット列とを入れ替えることによってアドレスＡＤ２を生成してアドレス生成回路４に出力する。これにより、アドレス生成回路４は、図３に示すように、「００」，「０１」，「０２」，「０３」，「０４」，・・・，「０７」，「０８」，・・・，「０Ｂ」，「０Ｃ」，・・・，「０Ｆ」，「１０」，・・・と変化するアドレスＡＤ１に基づき、「００」，「０１」，「０２」，「０３」，「４０」，・・・，「４３」，「８０」，・・・，「８３」，「Ｃ０」，・・・，「Ｃ３」，「０４」，・・・・と変化するアドレスＡＤ２を生成してアドレス生成回路４に出力する。アドレス制御回路５は、入力したアドレスＡＤ２と共に生成した書込パルスをメモリ６に出力する。これにより、図４に示すように、系統ＣＨ１のデータＤａはメモリ６内のアドレス「００００００００（００）」から始まる記憶領域６１に、また系統ＣＨ２のデータＤｂはメモリ６内のアドレス「０１００００００（４０）」から始まる記憶領域６２に、また系統ＣＨ３のデータＤｃはメモリ６内のアドレス「１０００００００（８０）」から始まる記憶領域６３に、また系統ＣＨ４のデータＤｄはメモリ６内のアドレス「１１００００００（Ｃ０）」から始まる記憶領域６４にそれぞれ分割して記憶される。なお、図４では、アドレスを２進数と１６進数（カッコ内に表記）とで表記している。 On the other hand, the address counter 3 starts the increment operation in synchronization with the input start timing of the data Da (a1) and executes the increment operation in synchronization with the transfer timing of each data Da, Db, Dc, Dd. As a result, the address AD1 (“00”, “01”, “02”,...) Is output as shown in FIG. Further, as shown in FIG. 2, the address generation circuit 4 generates an address bit string from the 8th bit (MSB) to the 5th bit and an address bit string from the 4th bit to the 3rd bit for the input address AD1. Are generated and output to the address generation circuit 4. Thereby, as shown in FIG. 3, the address generation circuit 4 has “00”, “01”, “02”, “03”, “04”,..., “07”, “08”,. .., “0B”, “0C”,..., “0F”, “10”,..., “00”, “01”, “02”, “03”, “ .., “43”, “80”,..., “83”, “C0”,..., “C3”, “04”,. And output to the address generation circuit 4. The address control circuit 5 outputs a write pulse generated together with the input address AD2 to the memory 6. As a result, as shown in FIG. 4, the data Da of the system CH1 is stored in the storage area 61 starting from the address “00000000 (00)” in the memory 6, and the data Db of the system CH2 is stored in the address “01000000 (40 ) ”, The data Dc of the system CH3 is stored in the storage area 63 starting from the address“ 10000000 (80) ”in the memory 6, and the data Dd of the system CH4 is stored in the address“ 11000000 (C0 ) ", And is stored separately. In FIG. 4, the address is expressed in binary and hexadecimal (noted in parentheses).

このように、このデータ記録装置１では、アドレス生成回路４が、アドレスカウンタ３によって生成されるアドレスＡＤ１の最上位ビット目から（ｊ＋ｋ＋１）ビット目（本例では５ビット目）までのアドレスビット列と、アドレスＡＤ１の（ｊ＋ｋ）ビット目（本例では４ビット目）から（ｋ＋１）ビット目（本例では３ビット目）までのアドレスビット列とを入れ替えるというビット操作を実行することにより、メモリ６用のアドレスＡＤ２を生成する。したがって、このアドレス生成回路４によれば、ビット長の変更が可能なバンクレジスタおよびビット長の変更が可能なアドレスカウンタを備えると共にバンクレジスタのビット長とアドレスカウンタのビット長との和が一定となるように構成することによって同様のアドレスＡＤを生成する回路と比較して、簡易に構成することができる。この結果、このアドレス生成回路４を備えたデータ記録装置１によれば、入力するデータの系統数２^ｊや１ブロックを構成するデータ数２^ｋが変わったとしても、簡易な装置構成でありながら、データＤａ〜Ｄｄを入力する系統ＣＨ１〜ＣＨ４の数２^ｊと同数の記憶領域にメモリ６の全記憶領域を自動的に等分割できると共に分割した各記憶領域に各系統ＣＨ１〜ＣＨ４のデータＤａ〜Ｄｄを記憶させることができる。また、例えば、複数の系統ＣＨ１〜ＣＨ４のデータＤａ〜Ｄｄがブロック単位で連続して転送されてくる場合、ＣＰＵなどの他のアクセスによるバンクレジスタの切り替えを行うことなく自動でメモリ６に記憶させることができるため、メモリ６へのデータＤａ〜Ｄｄの書き込み速度を向上させることができる。加えて、複数の系統ＣＨ１〜ＣＨ４からデータ制御回路２にデータＤａ〜Ｄｄを直接的に転送できるため、他のアクセスによるデッドタイムがない結果、系統ＣＨ１〜ＣＨ４からデータ制御回路２へのデータ転送レートを向上させることもできる。 Thus, in this data recording apparatus 1, the address generation circuit 4 includes the address bit string from the most significant bit to the (j + k + 1) th bit (the fifth bit in this example) of the address AD1 generated by the address counter 3. For the memory 6 by executing a bit operation of replacing the address bit string from the (j + k) -th bit (the fourth bit in this example) to the (k + 1) -th bit (the third bit in this example) of the address AD1 Address AD2 is generated. Therefore, the address generation circuit 4 includes a bank register that can change the bit length and an address counter that can change the bit length, and the sum of the bit length of the bank register and the bit length of the address counter is constant. By being configured in this way, the configuration can be simplified compared to a circuit that generates a similar address AD. As a result, according to the data recording apparatus 1 having the address generating circuit 4, as the data number 2 ^k constituting the system number 2 ^j and 1 block of data to be input is changed, with a simple device configuration , data of each line CH1~CH4 in each storage areas divided with it automatically equally dividing the entire storage area of the memory 6 on the number ^{2 j} as many storage areas of the system CH1~CH4 inputting data Da to Dd Da ~ Dd can be stored. Further, for example, when data Da to Dd of a plurality of systems CH1 to CH4 are continuously transferred in units of blocks, they are automatically stored in the memory 6 without switching bank registers by other accesses such as a CPU. Therefore, the writing speed of the data Da to Dd to the memory 6 can be improved. In addition, since the data Da to Dd can be directly transferred from the plurality of systems CH1 to CH4 to the data control circuit 2, there is no dead time due to other access, so that data transfer from the systems CH1 to CH4 to the data control circuit 2 is possible. The rate can also be improved.

なお、例えば、ｋ＝２として、１ブロックを構成するデータ数が４の例、つまり各系統のデータがブロック単位で複数個転送されてくる例について説明したが、ｋ＝０とした場合、つまり各系統のデータが１ビット単位でシングル転送されてくる構成にも適用できる。一例として、ｉ＝８であって、入力するデータの系統数２^ｊが２（ｊ＝１）で、ｋ＝０の場合には、アドレス生成回路４は、図５に示すように、アドレスＡＤ１の最上位ビット目（８ビット目。ＭＳＢ）から２（＝ｊ＋ｋ＋１）ビット目までのアドレスビット列（破線で囲まれたアドレスビット列）と、アドレスＡＤ１の１（＝ｊ＋ｋ）ビット目から１（＝ｋ＋１）ビット目まで、つまり１ビット目のアドレスビット列（実線で囲まれたアドレスビット列。この場合には１ビットのみで構成される）とを入れ替えるビット操作を実行することにより、アドレスＡＤ２を生成する。この場合、データ記録装置１に入力される２系統ＣＨ１，ＣＨ２のデータＤａ（ａ１，ａ２，ａ３，ａ４，ａ５，ａ６，・・・），Ｄｂ（ｂ１，ｂ２，ｂ３，ｂ４，ｂ５，ｂ６，・・・）は、ａ１，ｂ１，ａ２，ｂ２，・・・というように交互に入力されるが、図５に示すビット操作によって生成されたアドレスＡＤ２により、図６に示すように、メモリ６の２つの記憶領域、つまりアドレス「００００００００（００）」から始まる記憶領域６１と、アドレス「１０００００００（８０）」から始まる記憶領域６２とにそれぞれ順番に記憶される。したがって、各系統毎に１ビット単位で転送されてくるデータを記録するためのデータ記録装置においても、簡易な構成のアドレス生成回路４によってメモリ６用のアドレスＡＤ２を生成できる結果、簡易な装置構成でありながら、各データを入力する系統の数２^ｊと同数の記憶領域にメモリの全記憶領域を自動的に等分割できると共に分割した各記憶領域に各系統のデータをそれぞれ記憶させることができる。 Incidentally, if example embodiment, as k = 2, if an example of the number of data constituting one block is 4, i.e. that data for each line has been described an example coming is plurality transferred in blocks, which is the k = 0, that Ru also be applied to the configuration data of each line coming is single transfer in 1-bit units. As an example, if i = 8, the number of input data lines 2 ^j is 2 (j = 1), and k = 0, the address generation circuit 4 has an address AD1 as shown in FIG. Address bit string (address bit string surrounded by a broken line) from the most significant bit (8th bit, MSB) to 2 (= j + k + 1) th bit and 1 (= j + k) bit from address AD1 to 1 (= k + 1) ) The address AD2 is generated by executing a bit operation to replace the first bit address bit string (the address bit string surrounded by a solid line, which is composed of only one bit in this case). In this case, data Da (a1, a2, a3, a4, a5, a6,...), Db (b1, b2, b3, b4, b5, b6) of the two systems CH1 and CH2 input to the data recording device 1 ,... Are alternately input as a 1, b 1, a 2, b 2,..., But as shown in FIG. 6, storage areas 61 starting from the address “00000000 (00)” and storage areas 62 starting from the address “10000000 (80)” are respectively stored in order. Therefore, even in a data recording apparatus for recording data transferred in 1-bit units for each system, the address AD2 for the memory 6 can be generated by the address generation circuit 4 having a simple configuration. However, all the storage areas of the memory can be automatically equally divided into the same number of storage areas 2 ^j as the number of systems to which each data is input, and the data of each system can be stored in each of the divided storage areas. .

データ記録装置１のブロック図である。1 is a block diagram of a data recording device 1. FIG. １つのブロックが４つのデータで構成された４系統ＣＨ１〜ＣＨ４の各データＤａ〜Ｄｄをメモリ６に分割して記憶する際におけるアドレス生成回路４の動作を説明するための説明図である。It is explanatory drawing for demonstrating the operation | movement of the address generation circuit 4 at the time of dividing | segmenting and memorize | storing each data Da-Dd of 4 systems CH1-CH4 in which one block comprised by 4 data to the memory 6. FIG. データ記録装置１の動作を説明するためのタイミングチャートである。3 is a timing chart for explaining the operation of the data recording apparatus 1. 系統ＣＨ１〜ＣＨ４の各データＤａ〜Ｄｄのメモリ６への記憶状態を示す説明図である。It is explanatory drawing which shows the memory state to the memory 6 of each data Da-Dd of system | strain CH1-CH4. １つのブロックが１つのデータで構成された２系統ＣＨ１，ＣＨ２の各データＤａ，Ｄｂをメモリ６に分割して記憶する際におけるアドレス生成回路４の動作を説明するための説明図である。It is explanatory drawing for demonstrating operation | movement of the address generation circuit 4 at the time of dividing | segmenting and storing each data Da and Db of 2 lines | channels CH1 and CH2 in which one block comprised by one data in the memory 6. FIG. 系統ＣＨ１，ＣＨ２の各データＤａ，Ｄｂのメモリ６への記憶状態を示す説明図である。It is explanatory drawing which shows the memory state to the memory 6 of each data Da and Db of system | strain CH1, CH2.

Explanation of symbols

１データ記録装置
２データ制御回路
３アドレスカウンタ
４アドレス生成回路
５アドレス制御回路
６メモリ
ＡＤ１，ＡＤ２アドレス
ＣＨ１〜ＣＨ４系統
Ｄａ〜Ｄｄデータ DESCRIPTION OF SYMBOLS 1 Data recording device 2 Data control circuit 3 Address counter 4 Address generation circuit 5 Address control circuit 6 Memory AD1, AD2 Address CH1-CH4 system Da-Dd data

Claims

Address generation for generating an i-bit memory address for storing each data of a plurality of systems, which are sequentially transferred in block units composed of 2 ^k pieces of data, for each system in the memory. A circuit,
When the number of systems is 2 ^j and the number of data contained in one of the blocks is 2 ^k , an i-bit address that is incremented or decremented is input and the most significant of the address The address bit string from the bit to the (j + k + 1) -th bit and the address bit string from the (j + k) -th bit to the (k + 1) -th bit of the address are left unchanged from the address bit string from the k-th bit to the first bit. An address generation circuit for generating the memory address by switching in a state . Here, j is an integer of 1 or more, k is an integer of 1 or more, and i is an integer exceeding (j + k).

A data storage device for storing ^2j systems of data that are sequentially transferred in units of blocks composed of ^2k pieces of data, divided and stored for each system in a memory having an i-bit memory address space Because
An address counter that generates an i-bit address to increment or decrement;
The address bit string of the address counter from the highest bit of the address generated by the up (j + k + 1) th bit and the address bit string before Symbol address (j + k) from the bit to (k + 1) th bit, k bits A data storage device comprising: an address generation circuit for generating a memory address for the memory by exchanging the address bit string from the first to the first bit while keeping the state unchanged . Here, j is an integer of 1 or more, k is an integer of 1 or more, and i is an integer exceeding (j + k).