JP4807272B2 - Method for forming through-hole wiring on semiconductor wafer - Google Patents
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Description
本発明は、半導体ウェハへの貫通孔配線の形成方法に関するものである。 The present invention relates to a method for forming a through-hole wiring on a semiconductor wafer.
近年、チップサイズパッケージ(Chip Size Package:CSP)を有するセンサエレメントとして、ウェハレベルパッケージング技術を利用して形成したセンサエレメントが各所で研究開発されている(例えば、特許文献1参照)。 In recent years, as a sensor element having a chip size package (CSP), a sensor element formed by using a wafer level packaging technique has been researched and developed in various places (for example, see Patent Document 1).
ここにおいて、上記特許文献1には、図13(a)に示すように、複数のMEMS(Micro Electro Mechanical System)素子211およびMEMS素子211のセンシング部(図示せず)に電気的に接続された金属配線(引き出し電極)217を形成したセンサウェハ210と、金属配線217に電気的に接続される貫通孔配線224およびMEMS素子211を気密封止する空間を形成するための凹所221を形成したパッケージウェハ220とを対向させてから、図13(b)に示すようにセンサウェハ210とパッケージウェハ220とをウェハレベルで貼り合わせることでウェハレベルパッケージ構造体200を形成し、ウェハレベルパッケージ構造体200から個々のセンサエレメントに分割する技術が開示されている。なお、このようにして製造されたセンサエレメントは、センサウェハ210から切り出された部分がセンサ基板(センサ本体)を構成し、パッケージウェハ220から切り出された部分がパッケージ用基板を構成している。
Here, in
ここで、センサウェハ210におけるパッケージウェハ220との対向面には、各センサエレメントに対応する領域ごとに、MEMS素子211および当該MEMS素子211に電気的に接続された金属配線217を囲む第1の封止用接合金属層(封止用下地金属膜)218が形成され、パッケージウェハ220におけるセンサウェハ210との対向面には、各センサエレメントに対応する領域ごとに、凹所221を囲み第1の封止用接合金属層218に対向する第2の封止用接合金属層(封止用下地金属膜)228が形成されている。
Here, on the surface of the
また、センサウェハ210は、第1の封止用接合金属層218よりも内側で金属配線217と電気的に接続された第1の接続用接合金属層219が形成され、パッケージウェハ220は、第2の封止用接合金属層228よりも内側に貫通孔配線224と電気的に接続された第2の接続用接合金属層229が形成されている。
Further, the
そして、上述のウェハレベルパッケージ構造体200は、センサウェハ210の第1の封止用接合金属層218とパッケージウェハ220の第2の封止用接合金属層228とが例えばAuSnなどの半田からなる第1の半田部238を介して接合されるとともに、第1の接続用接合金属層219と第2の接続用接合金属層229とが第2の半田部239を介して接合されている。
In the wafer
ところで、従来から、半導体ウェハへの貫通孔配線の形成方法が各所で研究開発されている(例えば、特許文献2参照)。 By the way, conventionally, a method for forming a through-hole wiring on a semiconductor wafer has been researched and developed in various places (for example, see Patent Document 2).
以下、半導体ウェハへの貫通孔配線の形成方法の一例について図14に基づいて説明する。 Hereinafter, an example of a method for forming the through-hole wiring on the semiconductor wafer will be described with reference to FIG.
まず、半導体ウェハ240の一表面(図14(a)の上面)における貫通孔形成予定部位にエッチング加工などによって貫通孔用の凹部240aを形成してから、CVD法や熱酸化法などによって半導体ウェハ240の上記一表面および凹部240aの内面に絶縁層243aを形成するとともに半導体ウェハ240の他表面(図14(a)の下面)に絶縁層243bを形成することにより、図14(a)に示す構造を得る。
First, a through-
その後、半導体ウェハ240の上記一表面および凹部240aの内面に形成されている絶縁層243aに金属材料(例えば、銅、ニッケルなど)からなる金属薄膜244をCVD法やスパッタ法などによって積層してから、当該金属薄膜244をシード層として電気メッキ法などによって金属材料(例えば、銅、ニッケルなど)からなる金属部245を析出(堆積)させることにより、図14(b)に示す構造を得る。
Thereafter, a metal
次に、半導体ウェハ240の上記他表面側を化学的機械的研磨(Chemical Mechanical Polishing:CMP)技術などによって研磨して金属薄膜244を露出させるとともに貫通孔242を完成させ、続いて、金属部245および金属薄膜244のうち半導体ウェハ240の上記一表面側における不要部分を除去することによって、図14(c)に示す構造を得る。ここに、図14(c)では、金属部245のうち貫通孔242に埋め込まれている部分と金属薄膜244のうち貫通孔242に埋め込まれている部分とで貫通配線246を構成している。
Next, the other surface side of the
ところで、上述の電気メッキ法により金属部245を析出させる工程においては、図15(a)に示すように半導体ウェハ240の上記一表面および凹部240aの内面に形成されている絶縁層243aに積層された金属薄膜244をシード層として利用しているので、金属部245は図15(b)に示すように均一に成長するコンフォーマル成長により析出することとなる。
By the way, in the step of depositing the
しかしながら、上述のコンフォーマル成長により金属部245を析出させる方法では、凹部240aのアスペクト比が高くなるにつれて凹部240aの内側にボイド(空洞)が形成されてしまう(言い換えれば、凹部240aの内側を隙間なく埋め込むことができない)という問題が起こりやすかった。また、上述のコンフォーマル成長により金属部245を析出させる方法では、凹部240aが半導体ウェハ240の上記一表面側において上記一表面に近づくにつれて開口面積が徐々に小さくなる形状に形成されている場合に、金属部245の成長途中で凹部240aの内側が完全に埋め込まれないうちに半導体ウェハ240の上記一表面側において凹部240aの開口面が金属部245によって塞がれてしまって凹部240aの内側にボイドが形成されてしまうという問題があった。
However, in the method of depositing the
そこで、ボイドの発生が起こりにくい貫通孔配線の形成方法として、半導体ウェハの厚み方向に沿って金属部が成長するボトムアップ成長により金属部を析出させる方法が提案されている。 Therefore, as a through hole wiring formation method in which voids are unlikely to occur, a method of depositing the metal part by bottom-up growth in which the metal part grows along the thickness direction of the semiconductor wafer has been proposed.
以下、ボトムアップ成長により金属部を析出させる方法を採用した貫通孔配線の形成方法の一例について図16に基づいて説明する。 Hereinafter, an example of a method for forming a through-hole wiring employing a method of depositing a metal part by bottom-up growth will be described with reference to FIG.
まず、図16(a)の上側に示すようにエッチング加工などによって貫通孔242を形成した半導体ウェハ240と、図16(a)の下側に示すように金属材料などからなる導電層254が一表面上に形成された基板255とを用意し、半導体ウェハ240と基板255とを導電層254を介在させた形で接合あるいは貼り合わせることにより、図16(b)に示す構造を得る。
First, a
その後、導電層254をシード層として電気メッキ法により金属部245を析出させることにより、図16(c)に示す構造を得る。ここにおいて、金属部245は導電層254の表面から半導体ウェハ240の厚み方向に沿って成長するボトムアップ成長により形成されることとなるので、貫通孔242の内側にボイドが発生しにくくなる。
Thereafter, the
さらにその後、上述の導電層254が上記一表面側に形成されている基板255を半導体ウェハ240から剥離することにより、図16(d)に示す構造を得る。ここにおいて、金属部245のうち貫通孔242の内側に形成されている部分が貫通孔配線となる。その後は、例えば、半導体ウェハ240の裏面(図16(d)における下面)に電極層用の導体層を形成し、当該導体層の不要部分を除去すればよい。
Thereafter, the
次に、ボトムアップ成長により金属部を析出させる方法を採用した貫通孔配線の形成方法の他の例について図17に基づいて説明する。 Next, another example of a method for forming a through-hole wiring that employs a method of depositing a metal part by bottom-up growth will be described with reference to FIG.
まず、半導体ウェハ240にエッチング加工などによって厚み方向に貫通する貫通孔242を形成することにより、図17(a)に示す構造を得る。その後、CVD法や熱酸化法などによって半導体ウェハ240の一表面(図17(a)における下面)および他表面(図17(a)における上面)および貫通孔242の内周面に絶縁層243を形成することにより、図17(b)に示す構造を得る。
First, the structure shown in FIG. 17A is obtained by forming a through
続いて、半導体ウェハ240の上記一表面側に金属材料(例えば、銅、ニッケルなど)からなる金属層244をスパッタ法などによって形成することにより、図17(c)に示す構造を得る。続いて、金属層244をシード層として電気メッキ法によって、貫通孔242の内側が埋め込まれるように金属部245を析出させることにより、図17(e)に示す構造を得る。ここにおいて、金属部245は、図17(d)に示すように半導体ウェハ240の上記一表面側に析出して半導体ウェハ240の上記一表面側において貫通孔242の開口面を塞ぐように成長した部分245aと、引き続いて、ボトムアップ成長により半導体ウェハ240の厚み方向に沿って成長した部分245b(図17(e)参照)とで構成されている。金属部245を形成した後、不要部分の除去や平坦化を目的としたCMPを行うことによって、金属部245のうち貫通孔242の内側に形成されている部分からなる貫通孔配線が完成する。その後は、例えば、半導体ウェハ240の上記一表面側に電極層用の導体層を形成し、当該導体層の不要部分を除去すればよい。
ところで、上述の図16や図17のようにボトムアップ成長により金属部245を析出させる方法を採用した半導体ウェハへの貫通孔配線の形成方法は、コンフォーマル成長による埋め込みが困難な高アスペクト比の貫通孔への埋め込み性が改善されるので、上述のセンサエレメントにおける貫通孔配線の形成方法として採用することが考えられる。
By the way, the formation method of the through-hole wiring in the semiconductor wafer that employs the method of depositing the
しかしながら、高アスペクト比の貫通孔242の内側にボトムアップ成長により金属部245を析出させる方法を採用した半導体ウェハへの貫通孔配線の形成方法では、コンフォーマル成長により金属部245を析出させる場合に比べて、電気メッキ工程の時間が長くなり、電気メッキ装置のスループットが低下して、結果的に製造コストの増加につながるという不具合があった。また、貫通孔242のアスペクト比が高くなるほど、電気メッキ工程において、貫通孔242の内側に気泡が留まって金属部245の析出が妨害されたり、貫通孔242内へメッキ液が浸入しにくくなって貫通孔242内での金属イオン濃度が低下したりして、析出速度が遅くなってしまう。
However, in the method of forming the through-hole wiring on the semiconductor wafer that employs the method of depositing the
本発明は上記事由に鑑みて為されたものであり、その目的は、高アスペクト比の貫通孔の内側へ貫通孔配線となる金属部を形成する電気メッキ工程におけるメッキ時間を短縮可能な半導体ウェハへの貫通孔配線の形成方法を提供することにある。 The present invention has been made in view of the above-mentioned reasons, and the object thereof is a semiconductor wafer capable of shortening a plating time in an electroplating process for forming a metal part to be a through hole wiring inside a through hole having a high aspect ratio. Another object of the present invention is to provide a method for forming a through hole wiring.
請求項1の発明は、半導体ウェハへの貫通孔配線の形成方法であって、半導体ウェハに厚み方向に貫通し当該半導体ウェハの一表面の開口径が他表面の開口径に比べて大きなテーパ状の貫通孔をドライエッチングにより形成する貫通孔形成工程と、半導体ウェハの前記一表面および前記他表面および貫通孔の内周面に絶縁層を形成する絶縁層形成工程と、半導体ウェハの前記他表面側で絶縁層の表面に金属薄膜を形成した後、金属薄膜とともに導電体部を構成する金属層を電気メッキにより金属薄膜上に析出させることで半導体ウェハの前記他表面側において貫通孔を閉塞する前記導電体部からなる陰極を形成する陰極形成工程と、半導体ウェハの前記一表面側に対向配置した陽極と半導体ウェハの前記他表面側において貫通孔を閉塞している陰極との間に通電して貫通孔配線となる金属部を陰極における貫通孔側の露出表面から半導体ウェハの厚み方向に沿って析出させる電気メッキ工程とを備えることを特徴とする。
The invention of
この発明によれば、貫通孔形成工程において半導体ウェハの一表面の開口径が他表面の開口径に比べて大きなテーパ状の貫通孔を形成し、電気メッキ工程においては半導体ウェハの前記一表面側に対向配置した陽極と半導体ウェハの前記他表面側において貫通孔を閉塞している陰極との間に通電して貫通孔配線となる金属部を陰極における貫通孔側の露出表面から半導体ウェハの厚み方向に沿って析出させるようにしているので、貫通孔内へは開口径が大きい方からメッキ液が浸入し金属部は開口径の小さい方から開口径の大きい方へ向って析出することとなり、貫通孔の開口径が一様である場合に比べて、貫通孔内の気泡が抜けやすくなるとともに、貫通孔内へメッキ液が浸入しやすく貫通孔内での金属イオン濃度の低下を抑制することができ、金属部の析出速度を速くすることができるから、高アスペクト比の貫通孔の内側へ貫通孔配線となる金属部を形成する電気メッキ工程におけるメッキ時間を短縮可能となる。また、この発明によれば、絶縁層形成工程と電気メッキ工程との間に、半導体ウェハの前記他表面側において貫通孔を閉塞する導電体部からなる陰極を形成する陰極形成工程を備え、陰極形成工程では、半導体ウェハの前記他表面側で絶縁層の表面に金属薄膜を形成した後、金属薄膜とともに導電体部を構成する金属層を電気メッキにより金属薄膜上に析出させることで半導体ウェハの前記他表面側において貫通孔を閉塞する前記導電体部からなる陰極を形成するので、一般的な半導体製造プロセスにより陰極として用いる導電体部を形成することができる。 According to this invention, in the through hole forming step, a tapered through hole having a larger opening diameter on one surface of the semiconductor wafer than the opening diameter on the other surface is formed, and in the electroplating step, the one surface side of the semiconductor wafer is formed. The thickness of the semiconductor wafer from the exposed surface of the cathode on the through hole side by passing a current between the anode disposed opposite to the cathode and the cathode closing the through hole on the other surface side of the semiconductor wafer. Since it is made to deposit along the direction, the plating solution enters from the larger opening diameter into the through hole, and the metal part is deposited from the smaller opening diameter to the larger opening diameter, Compared to the case where the opening diameter of the through hole is uniform, the air bubbles in the through hole can be easily removed, and the plating solution can easily enter the through hole, thereby suppressing the decrease in the metal ion concentration in the through hole. But Can, because it is possible to increase the deposition rate of the metal portion, it is possible shorten the plating time in electroplating process for forming a metal part as a through-hole wiring to the inside of the through-hole of high aspect ratio. In addition, according to the present invention, a cathode forming step of forming a cathode composed of a conductor portion that closes a through hole on the other surface side of the semiconductor wafer is provided between the insulating layer forming step and the electroplating step. In the forming step, after forming a metal thin film on the surface of the insulating layer on the other surface side of the semiconductor wafer, the metal layer that constitutes the conductor portion together with the metal thin film is deposited on the metal thin film by electroplating. Since the cathode composed of the conductor portion that closes the through hole is formed on the other surface side, the conductor portion used as the cathode can be formed by a general semiconductor manufacturing process.
請求項2の発明は、請求項1の発明において、前記陰極形成工程では、前記金属薄膜をスパッタ法により形成することを特徴とする。 According to a second aspect of the present invention, in the first aspect of the invention, the metal thin film is formed by a sputtering method in the cathode forming step.
この発明によれば、前記金属薄膜を蒸着法やCVD法により形成する場合に比べて、前記貫通孔の内側への前記金属薄膜の堆積が起こりにくくなり、結果的に、前記貫通孔配線の埋め込み性が良くなる。 According to the present invention, compared to the case where the metal thin film is formed by vapor deposition or CVD, the metal thin film is less likely to be deposited inside the through hole, and as a result, the through hole wiring is embedded. Sexuality is improved.
請求項1の発明では、高アスペクト比の貫通孔の内側へ貫通孔配線となる金属部を形成する電気メッキ工程におけるメッキ時間を短縮可能となるという効果がある。 According to the first aspect of the present invention, it is possible to shorten the plating time in the electroplating process for forming the metal portion to be the through hole wiring inside the through hole having a high aspect ratio.
以下、本実施形態では、半導体ウェハへの貫通孔配線の形成方法を利用して形成されるセンサエレメントの一例としての加速度センサエレメントについて図2〜図12に基づいて説明してから、半導体ウェハへの貫通孔配線の形成方法について図1に基づいて説明する。 Hereinafter, in this embodiment, an acceleration sensor element as an example of a sensor element formed by using a method for forming a through-hole wiring on a semiconductor wafer will be described with reference to FIGS. The through hole wiring forming method will be described with reference to FIG.
本実施形態の加速度センサエレメントは、図2(c)および図3に示すように後述のセンシング部が形成されたセンサ基板(センサ本体)1と、センサ基板1のセンシング部に電気的に接続される貫通孔配線24を有しセンサ基板1の一表面側(図2(c)の上面側)に封着された貫通孔配線形成基板(第1のパッケージ用基板部)2と、センサ基板1の他表面側(図2(c)の下面側)に封着されたカバー基板(第2のパッケージ用基板部)3とを備えている。ここにおいて、センサ基板1および貫通孔配線形成基板2およびカバー基板3の外周形状は矩形状であり、貫通孔配線形成基板2およびカバー基板3はセンサ基板1と同じ外形寸法に形成されている。なお、図2(c)は図3のA−A’概略断面に対応する図である。
The acceleration sensor element of the present embodiment is electrically connected to a sensor substrate (sensor body) 1 on which a sensing unit described later is formed and a sensing unit of the
上述のセンサ基板1は、シリコン基板からなる支持基板10a上のシリコン酸化膜からなる絶縁層(埋込酸化膜)10b上にn形のシリコン層(活性層)10cを有するSOIウェハを加工することにより形成してあり、貫通孔配線形成基板2は第1のシリコンウェハを加工することにより形成し、カバー基板3は第2のシリコンウェハを加工することにより形成してある。ここで、なお、本実施形態では、SOIウェハにおける支持基板10aの厚さを300μm〜500μm程度、絶縁層10bの厚さを0.3μm〜1.5μm程度、シリコン層10cの厚さを4μm〜10μm程度とし、また、第1のシリコンウェハの厚さを200μm〜300μm程度、第2のシリコンウェハの厚さを100〜300μm程度としてあるが、これらの数値は特に限定するものではない。また、SOIウェハの主表面であるシリコン層10cの表面は(100)面としてある。
The
センサ基板1は、図5〜図7に示すように、枠状(本実施形態では、矩形枠状)のフレーム部11を備え、フレーム部11の内側に配置される重り部12が一表面側(図2(c)および図5(b)の上面側)において可撓性を有する4つの短冊状の撓み部13を介してフレーム部11に揺動自在に支持されている。言い換えれば、センサ基板1は、枠状のフレーム部11の内側に配置される重り部12が重り部12から四方へ延長された4つの撓み部13を介してフレーム部11に揺動自在に支持されている。ここで、フレーム部11は、上述のSOIウェハの支持基板10a、絶縁層10b、シリコン層10cそれぞれを利用して形成してある。これに対して、撓み部13は、上述のSOIウェハにおけるシリコン層10cを利用して形成してあり、フレーム部11よりも十分に薄肉となっている。
As shown in FIGS. 5 to 7, the
重り部12は、上述の4つの撓み部13を介してフレーム部11に支持された直方体状のコア部12aと、センサ基板1の上記一表面側から見てコア部12aの四隅それぞれに連続一体に連結された直方体状の4つの付随部12bとを有している。言い換えれば、重り部12は、フレーム部11の内側面に一端部が連結された各撓み部13の他端部が外側面に連結されたコア部12aと、コア部12aと一体に形成されコア部12aとフレーム部11との間の空間に配置される4つの付随部12bとを有している。つまり、各付随部12bは、センサ基板1の上記一表面側から見て、フレーム部11とコア部12aと互いに直交する方向に延長された2つの撓み部13,13とで囲まれる空間に配置されており、各付随部12bそれぞれとフレーム部11との間にはスリット14が形成され、撓み部13を挟んで隣り合う付随部12b間の間隔が撓み部13の幅寸法よりも長くなっている。ここにおいて、コア部12aは、上述のSOIウェハの支持基板10a、絶縁層10b、シリコン層10cそれぞれを利用して形成し、各付随部12bは、SOIウェハの支持基板10aを利用して形成してある。しかして、センサ基板1の上記一表面側において各付随部12bの表面は、コア部12aの表面を含む平面からセンサ基板1の上記他表面側(図2(c)および図5(b)の下面側)へ離間して位置している。なお、センサ基板1の上述のフレーム部11、重り部12、各撓み部13は、リソグラフィ技術およびエッチング技術を利用して形成すればよい。
The
ところで、図5(a),(b)それぞれの右下に示したように、センサ基板1の上記一表面に平行な面内でフレーム部11の一辺に沿った一方向をx軸の正方向、この一辺に直交する辺に沿った一方向をy軸の正方向、センサ基板1の厚み方向の一方向をz軸の正方向と規定すれば、重り部12は、x軸方向に延長されてコア部12aを挟む2つ1組の撓み部13,13と、y軸方向に延長されてコア部12aを挟む2つ1組の撓み部13,13とを介してフレーム部11に支持されていることになる。なお、上述のx軸、y軸、z軸の3軸により規定した直交座標では、センサ基板1において上述のシリコン層10cにより形成された部分の表面における重り部12の中心位置を原点としている。
By the way, as shown in the lower right of each of FIGS. 5A and 5B, one direction along one side of the
重り部12のコア部12aからx軸の正方向に延長された撓み部13(図5(a)の右側の撓み部13)は、コア部12a近傍に2つ1組のピエゾ抵抗Rx2,Rx4が形成されるとともに、フレーム部11近傍に1つのピエゾ抵抗Rz2が形成されている。一方、重り部12のコア部12aからx軸の負方向に延長された撓み部13(図5(a)の左側の撓み部13)は、コア部12a近傍に2つ1組のピエゾ抵抗Rx1,Rx3が形成されるとともに、フレーム部11近傍に1つのピエゾ抵抗Rz3が形成されている。ここに、コア部12a近傍に形成された4つのピエゾ抵抗Rx1,Rx2,Rx3,Rx4は、x軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部13の長手方向に一致するように形成してあり、図8における左側のブリッジ回路Bxを構成するように配線(センサ基板1に形成されている拡散層配線、金属配線17など)によって接続されている。なお、ピエゾ抵抗Rx1〜Rx4は、x軸方向の加速度がかかったときに撓み部13において応力が集中する応力集中領域に形成されている。
The bending portion 13 (the bending
また、重り部12のコア部12aからy軸の正方向に延長された撓み部13(図5(a)の上側の撓み部13)はコア部12a近傍に2つ1組のピエゾ抵抗Ry1,Ry3が形成されるとともに、フレーム部11近傍に1つのピエゾ抵抗Rz1が形成されている。一方、重り部12のコア部12aからy軸の負方向に延長された撓み部13(図5(a)の下側の撓み部13)はコア部12a近傍に2つ1組のピエゾ抵抗Ry2,Ry4が形成されるとともに、フレーム部11側の端部に1つのピエゾ抵抗Rz4が形成されている。ここに、コア部12a近傍に形成された4つのピエゾ抵抗Ry1,Ry2,Ry3,Ry4は、y軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部13の長手方向に一致するように形成してあり、図8における中央のブリッジ回路Byを構成するように配線(センサ基板1に形成されている拡散層配線、金属配線17など)によって接続されている。なお、ピエゾ抵抗Ry1〜Ry4は、y軸方向の加速度がかかったときに撓み部13において応力が集中する応力集中領域に形成されている。
Further, the bending portion 13 (the
また、フレーム部11近傍に形成された4つのピエゾ抵抗Rz1,Rz2,Rz3,Rz4は、z軸方向の加速度を検出するために形成されたものであり、図8における右側のブリッジ回路Bzを構成するように配線(センサ基板1に形成されている拡散層配線、金属配線17など)によって接続されている。ただし、2つ1組となる撓み部13,13のうち一方の組の撓み部13,13に形成したピエゾ抵抗Rz1,Rz4は長手方向が撓み部13,13の長手方向と一致するように形成されているのに対して、他方の組の撓み部13,13に形成したピエゾ抵抗Rz2,Rz3は長手方向が撓み部13,13の幅方向(短手方向)と一致するように形成されている。
Further, the four piezoresistors Rz1, Rz2, Rz3, and Rz4 formed in the vicinity of the
なお、図2〜図5では、センサ基板1における金属配線17のうち第1の接続用接合金属層19近傍の部位のみを図示してあり、拡散層配線の図示は省略してある。
2-5, only the site | part of the
ここで、センサ基板1の動作の一例について説明する。
Here, an example of the operation of the
いま、センサ基板1に加速度がかかっていない状態で、センサ基板1に対してx軸の正方向に加速度がかかったとすると、x軸の負方向に作用する重り部12の慣性力によってフレーム部11に対して重り部12が変位し、結果的にx軸方向を長手方向とする撓み部13,13が撓んで当該撓み部13,13に形成されているピエゾ抵抗Rx1〜Rx4の抵抗値が変化することになる。この場合、ピエゾ抵抗Rx1,Rx3は引張応力を受け、ピエゾ抵抗Rx2,Rx4は圧縮応力を受ける。一般的にピエゾ抵抗は引張応力を受けると抵抗値(抵抗率)が増大し、圧縮応力を受けると抵抗値(抵抗率)が減少する特性を有しているので、ピエゾ抵抗Rx1,Rx3は抵抗値が増大し、ピエゾ抵抗Rx2,Rx4は抵抗値が減少することになる。したがって、図8に示した一対の入力端子VDD,GND間に外部電源から一定の直流電圧を印加しておけば、図8に示した左側のブリッジ回路Bxの出力端子X1,X2間の電位差がx軸方向の加速度の大きさに応じて変化する。同様に、y軸方向の加速度がかかった場合には図8に示した中央のブリッジ回路Byの出力端子Y1,Y2間の電位差がy軸方向の加速度の大きさに応じて変化し、z軸方向の加速度がかかった場合には図8に示した右側のブリッジ回路Bzの出力端子Z1,Z2間の電位差がz軸方向の加速度の大きさに応じて変化する。しかして、上述のセンサ基板1は、各ブリッジ回路Bx〜Bzそれぞれの出力電圧の変化を検出することにより、当該センサ基板1に作用したx軸方向、y軸方向、z軸方向それぞれの加速度を検出することができる。本実施形態では、重り部12と各撓み部13とで可動部を構成しており、各ピエゾ抵抗Rx1〜Rx4,Ry1〜Ry4,Rz1〜Rz4それぞれが、センサ基板1におけるセンシング部を構成している。
Now, assuming that acceleration is applied to the
ところで、センサ基板1は、図8に示すように、上述の3つのブリッジ回路Bx,By,Bzに共通の2つの入力端子VDD,GNDと、ブリッジ回路Bxの2つの出力端子X1,X2と、ブリッジ回路Byの2つの出力端子Y1,Y2と、ブリッジ回路Bzの2つの出力端子Z1,Z2とを備えており、これらの各入力端子VDD,GNDおよび各出力端子X1,X2,Y1,Y2,Z1,Z2が、上記一表面側(つまり、貫通孔配線形成基板2側)に第1の接続用接合金属層19として設けられており、貫通孔配線形成基板2に形成された貫通孔配線24と電気的に接続されている。すなわち、センサ基板1には、8つの接続用接合金属層19が形成され、貫通孔配線形成基板2には、8つの貫通孔配線24が形成されている。なお、8つの第1の接続用接合金属層19は、外周形状が矩形状(本実施形態では、正方形状)であり、フレーム部11の周方向に離間して配置されている(矩形枠状のフレーム部11の4辺それぞれに2つずつ配置されている)。
Incidentally, as shown in FIG. 8, the
また、センサ基板1のフレーム部11上には、フレーム部11よりも開口面積が大きな枠状(矩形枠状)の第1の封止用接合金属層18が形成されており、上述の8つの接続用接合金属層19は、フレーム部11において第1の封止用接合金属層18よりも内側に配置されている。要するに、センサ基板1は、第1の封止用接合金属層18の幅寸法をフレーム部11の幅寸法に比べて小さく設定し、第1の封止用接合金属層18と各接続用接合金属層19とを同一平面上に形成してある。
In addition, a frame-shaped (rectangular frame-shaped) first sealing
ここにおいて、センサ基板1は、上記一表面側において上記シリコン層10c上にシリコン酸化膜とシリコン窒化膜との積層膜からなる絶縁膜16が形成されており、第1の接続用接合金属層19および第1の封止用接合金属層18および金属配線17は絶縁膜16の同一レベル面上に同一厚さで形成されている。
Here, in the
また、第1の封止用接合金属層18および第1の接続用接合金属層19は、接合用のAu膜と絶縁膜16との間に密着性改善用のTi膜を介在させてある。言い換えれば、第1の封止用接合金属層18および第1の接続用接合金属層19は、絶縁膜16の同一レベル面上に形成されたTi膜と当該Ti膜上に形成されたAu膜との積層膜により構成されている。要するに、第1の接続用接合金属層19と第1の封止用接合金属層18とは同一の金属材料により形成されているので、第1の接続用接合金属層19と第1の封止用接合金属層18とを同時に形成することができるとともに、第1の接続用接合金属層19と第1の封止用接合金属層18とを同じ厚さに形成することができる。なお、第1の封止用接合金属層18および第1の接続用接合金属層19は、Ti膜の膜厚を15〜50nm、Au膜の膜厚を500nmに設定してあり、金属配線17の膜厚は1μmに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Au膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Au膜と絶縁膜16との間に密着性改善用の密着層としてTi膜を介在させてあるが、密着層の材料はTiに限らず、例えば、Cr、Nb、Zr、TiN、TaNなどでもよい。
In addition, the first sealing
上述の各ピエゾ抵抗Rx1〜Rx4,Ry1〜Ry4,Rz1〜Rz4および上記各拡散層配線は、上記シリコン層10cにおけるそれぞれの形成部位に適宜濃度のp形不純物をドーピングすることにより形成されており、上述の金属配線17は、絶縁膜16上にスパッタ法や蒸着法などにより成膜した金属膜(例えば、Al膜、Al合金膜など)をリソグラフィ技術およびエッチング技術を利用してパターニングすることにより形成されており、金属配線17は絶縁膜16に設けたコンタクトホールを通して拡散層配線と電気的に接続されている。また、第1の接続用接合金属層19と金属配線17とは、第1の接続用接合金属層19における金属配線17との接続部位19b(図4(b)参照)が、貫通孔配線形成基板2におけるセンサ基板1との対向面に形成された後述の変位空間形成用凹部21内に位置する形で電気的に接続されている。
Each of the above-described piezoresistors Rx1 to Rx4, Ry1 to Ry4, Rz1 to Rz4, and each of the diffusion layer wirings is formed by doping a p-type impurity with an appropriate concentration in each formation site in the
貫通孔配線形成基板2は、図9〜図11に示すように、センサ基板1側(図2(c)における下面側)の表面に、センサ基板1の重り部12と各撓み部13とで構成される可動部の変位空間を確保する上述の変位空間形成用凹部21が形成されるとともに、変位空間形成用凹部21の周部に厚み方向に貫通する複数(本実施形態では、8つ)の貫通孔22が形成されており、厚み方向の両面と各貫通孔22の内面とに跨って熱絶縁膜(シリコン酸化膜)からなる絶縁層23が形成され、貫通孔配線24と貫通孔22の内面との間に絶縁層23の一部が介在している。ここにおいて、貫通孔配線形成基板2の8つの貫通孔配線24は当該貫通孔配線形成基板2の周方向に離間して形成されている。また、貫通孔配線24の材料としては、Cuを採用しているが、Cuに限らず、例えば、Niなどを採用してもよい。
As shown in FIGS. 9 to 11, the through-hole
また、貫通孔配線形成基板2は、センサ基板1側の表面において変位空間形成用凹部21の周部に、各貫通孔配線24それぞれと電気的に接続された複数(本実施形態では、8つ)の第2の接続用接合金属層29が形成されている。貫通孔配線形成基板2は、センサ基板1側の表面の周部には、全周に亘って枠状(矩形枠状)の第2の封止用接合金属層28が形成されており、上述の8つの第2の接続用接合金属層29は、外周形状が細長の長方形状であり、第2の封止用接合金属層28よりも内側に配置されている。ここにおいて、第2の接続用接合金属層29は、長手方向の一端部が貫通孔配線24と接合されており、他端側の部位がセンサ基板1の金属配線17よりも外側でセンサ基板1の第1の接続用接合金属層19と接合されて電気的に接続されるように配置してある。要するに、貫通孔配線形成基板2の周方向において貫通孔配線24と当該貫通孔配線24に対応する第1の接続用接合金属層19との位置をずらしてあり、第2の接続用接合金属層29を、長手方向が第2の封止用接合金属層28の周方向に一致し且つ貫通孔配線24と第1の接続用接合金属層19とに跨る形で配置してある。
In addition, the through-hole
また、第2の封止用接合金属層28および第2の接続用接合金属層29は、接合用のAu膜と絶縁層23との間に密着性改善用のTi膜を介在させてある。言い換えれば、第2の封止用接合金属層28および第2の接続用接合金属層29は、絶縁層23の同一レベル面上に形成されたTi膜と当該Ti膜上に形成されたAu膜との積層膜により構成されている。要するに、第2の接続用接合金属層29と第2の封止用接合金属層28とは同一の金属材料により形成されているので、第2の接続用接合金属層29と第2の封止用接合金属層28とを同時に形成することができるとともに、第2の接続用接合金属層29と第2の封止用接合金属層28とを同じ厚さに形成することができる。なお、第2の封止用接合金属層28および第2の接続用接合金属層29は、Ti膜の膜厚を15〜50nm、Au膜の膜厚を500nmに設定してあるが、これらの数値は一例であって特に限定するものではない。ここにおいて、各Au膜の材料は、純金に限らず不純物を添加したものでもよい。また、本実施形態では、各Au膜と絶縁層23との間に密着性改善用の密着層としてTi膜を介在させてあるが、密着層の材料はTiに限らず、例えば、Cr、Nb、Zr、TiN、TaNなどでもよい。
Further, in the second sealing bonding
また、貫通孔配線形成基板2におけるセンサ基板1側とは反対側の表面には、各貫通孔配線24それぞれと電気的に接続された複数の外部接続用電極25が形成されている。なお、各外部接続用電極25の外周形状は矩形状となっている。
A plurality of
カバー基板3は、図12に示すように、センサ基板1との対向面に、重り部12の変位空間を形成する所定深さ(例えば、5μm〜10μm程度)の凹部31を形成してある。ここにおいて、凹部31は、リソグラフィ技術およびエッチング技術を利用して形成してある。なお、本実施形態では、カバー基板3におけるセンサ基板1との対向面に、重り部12の変位空間を形成する凹部31を形成してあるが、重り部12のコア部12aおよび各付随部12bのうち支持基板10aを利用して形成されている部分の厚さを、フレーム部11において支持基板10aを利用して形成されている部分の厚さに比べて、センサ基板1の厚み方向への重り部12の許容変位量分だけ薄くするようにすれば、カバー基板3に凹部31を形成しなくても、センサ基板1の上記他表面側には上記他表面に交差する方向への重り部12の変位を可能とする隙間が重り部12とカバー基板3との間に形成される。
As shown in FIG. 12, the
ところで、上述の加速度センサエレメントにおけるセンサ基板1と貫通孔配線形成基板2とは、第1の封止用接合金属層18と第2の封止用接合金属層28とが接合されるとともに、第1の接続用接合金属層19と第2の接続用接合金属層29とが接合され、センサ基板1とカバー基板3とは、互いの対向面の周部同士が接合されている。また、本実施形態の加速度センサエレメントは、図2(a)〜(c)に示すように、センサ基板1となるセンサ本体を複数形成したセンサウェハ10と、センサ本体に対応する領域ごとに貫通孔配線24および変位空間形成用凹部21が形成された第1のパッケージウェハ20と、センサ基板1に対応する領域ごとに凹部31が形成されセンサウェハ10に対して第1のパッケージウェハ20とは反対側に配置される第2のパッケージウェハ30とをウェハレベルで接合することでウェハレベルパッケージ構造体100を形成してから、センサ基板1のサイズに基づいて規定した所望のサイズにダイシング工程により分割されている(図2(c)の加速度センサエレメントは図2(a)に示すウェハレベルパッケージ構造体100のうち丸Aで囲んだ部分の断面に相当している)。したがって、貫通孔配線形成基板2とカバー基板3とがセンサ基板1と同じ外形サイズとなり、小型のチップサイズパッケージを実現できるとともに、製造が容易になる。なお、本実施形態では、上述のようにSOIウェハを加工することによりセンサ基板1を形成してあるが、SOIウェハに限らず、例えば、シリコンウェハを加工することによりセンサ基板1を形成してもよい。
By the way, the
ウェハレベルパッケージ構造体100の製造にあたっては、センサウェハ10と第1のパッケージウェハ20および第2のパッケージウェハ30との接合方法として、センサ基板1の残留応力を少なくするためにより低温での接合が可能な常温接合法を採用している。常温接合法では、接合前に互いの接合表面へアルゴンのプラズマ若しくはイオンビーム若しくは原子ビームを真空中で照射して各接合表面の清浄化・活性化を行ってから、接合表面同士を接触させ、常温下で接合する。本実施形態では、上述の常温接合法により、常温下で適宜の荷重を印加して、第1の封止用接合金属層18と第2の封止用接合金属層28とを直接接合するのと同時に、第1の接続用接合金属層19と第2の接続用接合金属層29とを直接接合しており、また、上述の常温接合法により、常温下でセンサ基板1のフレーム部11とカバー基板3の周部とを直接接合している。
In manufacturing the wafer
しかして、本実施形態におけるウェハレベルパッケージ構造体100では、センサウェハ10と第1のパッケージウェハ20との封止用接合金属層18,28同士および接続用接合金属層19,29同士が直接接合されており、センサウェハ10と第2のパッケージウェハ30とが常温接合法のような低温プロセスで直接接合されており、センサウェハ10と第1のパッケージウェハ20および第2のパッケージウェハ30とを半田リフローのような熱処理を必要とする方法により接合する場合に比べて、センシング部を構成するピエゾ抵抗Rx1〜Rx4,Ry1〜Ry4,Rz1〜Rz4が熱応力の影響を受けにくくなるという利点がある。また、本実施形態では、センサ基板1と貫通孔配線形成基板2およびカバー基板3とが同じ半導体材料であるSiにより形成されているので、センサ基板1と貫通孔配線形成基板2およびカバー基板3との線膨張率差に起因した応力(センサ基板1における残留応力)が上記ブリッジ回路の出力信号に与える影響を低減でき、貫通孔配線形成基板2およびカバー基板3がセンサ基板1と異なる材料により形成されている場合に比べて、センサ特性のばらつきを低減することができる。
Therefore, in the wafer
以下、第1のパッケージウェハ20の形成方法について図1を参照しながら説明する。
Hereinafter, a method for forming the
まず、第1のパッケージウェハ20の基礎となる半導体ウェハ(本実施形態では、シリコンウェハ)20aの一表面側(図1(a)における下面側)および他表面側(図1(a)における上面側)にドライ酸化法によってシリコン酸化膜41a,41bを形成する第1の熱酸化工程を行うことにより、図1(a)に示す構造を得る。
First, a semiconductor wafer (in this embodiment, a silicon wafer) 20a serving as a basis of the
その後、半導体ウェハ20aの上記一表面側に変位空間形成用凹部21を形成する際のマスクを形成するために、フォトリソグラフィ技術およびエッチング技術を利用して半導体ウェハ20aの上記一表面側のシリコン酸化膜41aをパターニングし、当該パターニングされたシリコン酸化膜41aをマスクとして半導体ウェハ20aを上記一表面側から所定深さまでエッチングすることで変位空間形成用凹部21を形成する凹部形成工程を行うことによって、図1(b)に示す構造を得る。なお、変位空間形成用凹部21を形成するエッチングでは、KOH水溶液(水酸化カリウム水溶液)やTMAH水溶液(テトラメチルアンモニウム水溶液)のようなアルカリ系溶液を用いた湿式のエッチングを行うようにしてもよいし、RIE(反応性イオンエッチング)などのドライエッチングを行うようにしてもよい。
Thereafter, in order to form a mask for forming the displacement
次に、半導体ウェハ20aの上記一表面側および上記他表面側にパイロジェニック酸化法によって比較的厚い膜厚(例えば、1μm程度)のシリコン酸化膜42a,42bを形成する第2の熱酸化工程を行うことにより、図1(c)に示す構造を得る。
Next, a second thermal oxidation step for forming
その後、半導体ウェハ20aに上述の貫通孔22を形成する際のマスクを形成するために、フォトリソグラフィ技術およびエッチング技術を利用して半導体ウェハ20aの上記一表面側のシリコン酸化膜42aをパターニングし、当該パターニングされたシリコン酸化膜42aをマスクとして、半導体ウェハ20aを上記一表面側から上記他表面側のシリコン酸化膜42bに達する(つまり、半導体ウェハ20aの上記一表面側のシリコン酸化膜42aをマスク、上記他表面側のシリコン酸化膜42bをエッチングストッパとして半導体ウェハ20aを貫通する)までドライエッチングすることで貫通孔22を形成する貫通孔形成工程を行うことによって、図1(d)に示す構造を得る。ここにおいて、貫通孔形成工程では、半導体ウェハ20aに厚み方向に貫通し当該半導体ウェハ20aの上記一表面の開口径が上記他表面の開口径に比べて大きなテーパ状(本実施形態では、半導体ウェハ20aの上記一表面から上記他表面に近づくにつれて開口径が徐々に小さくなるテーパ状)の貫通孔22をドライエッチングにより形成している。ここで、貫通孔形成工程におけるエッチング装置としては、例えば、誘導結合プラズマ(ICP)型のドライエッチング装置を用いている。ICP型のエッチング装置は、一般的に、エッチング対象をエッチングするエッチングモードと被エッチング面へ有機物を堆積させるデポジションモードとを交互に繰り返すエッチング条件の設定が可能となっており、エッチングモードの時間をデポジションモードの時間に比べて比較的長く設定してエッチングモードとデポジションモードとを交互に繰り返すことにより略垂直なエッチングが可能となり、例えば、貫通孔形成工程の開始から終了までの間に、エッチングモードの時間が徐々に短くなり、デポジションモードの時間が徐々に長くなるようにエッチング条件を設定すれば、上述のように半導体ウェハ20aの上記一表面から上記他表面に近づくにつれて開口径が徐々に小さくなる貫通孔22を形成することが可能となる。なお、本実施形態では、半導体ウェハ20aの厚みを200μm〜500μm程度、貫通孔22のアスペクト比を20〜50という高アスペクト比に設定してある。
Thereafter, in order to form a mask for forming the above-described through-
続いて、シリコン酸化膜42a,42bをエッチング除去してから、半導体ウェハ20aの上記一表面側および上記他表面側および貫通孔22の内周面にドライ酸化法によってシリコン酸化膜からなる絶縁層23を形成する絶縁層形成工程を行うことにより、図1(e)に示す構造を得る。
Subsequently, after the
その後、半導体ウェハ20aの上記他表面側(つまり、貫通孔22の開口径が小さい側)で絶縁層23の表面に金属材料(例えば、Cu、Niなど)からなる金属薄膜43をスパッタ法によって形成する金属薄膜形成工程を行うことにより、図1(f)に示す構造を得る。
Thereafter, a metal
続いて、金属薄膜43をシード層として半導体ウェハ20aの上記他表面側において貫通孔を閉塞する金属層を電気メッキ法により金属薄膜43から析出させることで金属薄膜43と上記金属層とからなる導電体部45を形成する導電体部形成工程を行うことによって、図1(g)に示す構造を得る。本実施形態では、半導体ウェハ20aの上記他表面側、つまり、貫通孔22の開口径が小さい側で貫通孔22を閉塞しているので、開口径が大きい側で貫通孔22を閉塞する場合に比べて貫通孔22を閉塞しやすく、メッキ量を少なくできるという利点がある。ここで、導電体部形成工程では、電気メッキ法により上記金属層を形成しているが、電気メッキ法に限らず、例えば、無電解メッキ法、スパッタ法、蒸着法などにより上記金属層を形成するようにしてもよい。なお、本実施形態では、金属薄膜形成工程と導電体部形成工程とで陰極形成工程を構成しているが、陰極形成工程としては、陰極となる板状の金属箔を半導体ウェハ20aの上記他表面側に貼り合わせることも考えられる。
Subsequently, a metal layer that closes the through hole on the other surface side of the
その後、半導体ウェハ20aの上記一表面側に対向配置した陽極(図示せず)と半導体ウェハ20aの上記他表面側において貫通孔22を閉塞している陰極(本実施形態では、導電体部45)との間に通電して貫通孔配線24となる金属部24aを導電体部45における貫通孔22側の露出表面から半導体ウェハ20aの厚み方向に沿って析出させる電気メッキ工程を行うことによって、図1(h)に示す構造を得る。つまり、電気メッキ工程では、金属部24aをボトムアップ成長させている。なお、電気メッキ工程では、一定電流密度、一定電圧の条件で電気メッキを行うようにしてもよいし、メッキ開始時からの時間経過とともに電流密度を大きくする条件で電気メッキを行うようにしてもよい。
After that, an anode (not shown) arranged opposite to the one surface side of the
さらにその後、金属部24aのうち半導体ウェハ20aの上記一表面側に形成された不要部分および半導体ウェハ20aの上記他表面側の導電体部45をCMPなどによって除去する研磨工程を行ってから、半導体ウェハ20aの上記他表面側に外部接続用電極25を形成する電極形成工程を行い、続いて、半導体ウェハ20aの上記一表面側に第2の封止用接合金属層28および第2の接続用接合金属層29を形成する接合金属層形成工程を行うことによって、図1(i)に示す構造の第1のパッケージウェハ20を得る。
Further, after performing a polishing step of removing unnecessary portions formed on the one surface side of the
以上説明した半導体ウェハ20aへの貫通孔配線24の形成方法によれば、貫通孔形成工程において半導体ウェハ20aの上記一表面の開口径が上記他表面の開口径に比べて大きなテーパ状の貫通孔22を形成し、電気メッキ工程においては半導体ウェハ20aの上記一表面側に対向配置した陽極と上記他表面側において貫通孔22を閉塞している陰極(導電体部45)との間に通電して貫通孔配線24となる金属部24aを陰極における貫通孔22側の露出表面から半導体ウェハ20aの厚み方向に沿って析出させるようにしているので、貫通孔22内へは開口径が大きい方からメッキ液が浸入し金属部24aは開口径の小さい方から開口径の大きい方へ向って析出することとなり、貫通孔22の開口径が一様である場合に比べて、貫通孔22内の気泡が抜けやすくなるとともに、貫通孔22内へメッキ液が浸入しやすく貫通孔22内での金属イオン濃度の低下を抑制することができ、金属部24aの析出速度を速くすることができるから、高アスペクト比の貫通孔22の内側へ貫通孔配線24となる金属部24aを形成する電気メッキ工程におけるメッキ時間を短縮可能となる。
According to the method for forming the through-
また、上述の陰極形成工程では、半導体ウェハ20aの上記他表面側で絶縁層23の表面に金属薄膜43を形成した後、金属薄膜43とともに導電体部45を構成する金属層を電気メッキにより金属薄膜43上に析出させることで半導体ウェハ20aの上記他表面側において貫通孔22を閉塞する導電体部45を形成しているので、一般的な半導体製造プロセスにより導電体部45を形成することができる。ここで、陰極形成工程において、金属薄膜43をスパッタ法により形成するようにすれば、金属薄膜43を蒸着法やCVD法により形成する場合に比べて、貫通孔22の内側への金属薄膜43の堆積が起こりにくくなり、結果的に、貫通孔配線24の埋め込み性が良くなる。
In the cathode forming step described above, after forming the metal
上述の実施形態では、センサエレメントとしてピエゾ抵抗形の加速度センサエレメントを例示したが、本発明の技術思想は、ピエゾ抵抗形の加速度センサエレメントに限らず、例えば、容量形の加速度センサエレメントやジャイロセンサエレメントなど他のセンサエレメントにも適用でき、容量形の加速度センサエレメントやジャイロセンサエレメントでは、可動電極を設けた重り部や可動電極を兼ねる重り部などが可動部を構成し、固定電極と可動電極とによりセンシング部を構成することとなる。 In the above-described embodiment, the piezoresistive acceleration sensor element is exemplified as the sensor element. However, the technical idea of the present invention is not limited to the piezoresistive acceleration sensor element, and for example, a capacitive acceleration sensor element or a gyro sensor. It can also be applied to other sensor elements such as elements. In capacitive acceleration sensor elements and gyro sensor elements, the weight part with a movable electrode or the weight part that also serves as the movable electrode constitutes the movable part, and the fixed electrode and the movable electrode Thus, a sensing unit is configured.
また、上述の実施形態では、1枚のセンサウェハ10に対して2枚のパッケージウェハ20,30をウェハレベルで接合しているが、ウェハレベルで接合するウェハの枚数は特に限定するものではなく、センサ本体たるセンサ基板1の構造によっては、1枚のセンサウェハに1枚のパッケージウェハのみをウェハレベルで接合してから所望のサイズに分割するようにしてもよい。
In the above-described embodiment, two
20a 半導体ウェハ
22 貫通孔
23 絶縁層
24 貫通孔配線
24a 金属部
43 金属薄膜
45 導電体部
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007025993A JP4807272B2 (en) | 2007-02-05 | 2007-02-05 | Method for forming through-hole wiring on semiconductor wafer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007025993A JP4807272B2 (en) | 2007-02-05 | 2007-02-05 | Method for forming through-hole wiring on semiconductor wafer |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005371042A Division JP3938195B1 (en) | 2005-12-22 | 2005-12-22 | Manufacturing method of wafer level package structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007173856A JP2007173856A (en) | 2007-07-05 |
JP4807272B2 true JP4807272B2 (en) | 2011-11-02 |
Family
ID=38299901
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007025993A Expired - Fee Related JP4807272B2 (en) | 2007-02-05 | 2007-02-05 | Method for forming through-hole wiring on semiconductor wafer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4807272B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8455357B2 (en) * | 2008-10-10 | 2013-06-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of plating through wafer vias in a wafer for 3D packaging |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3587806B2 (en) * | 2001-07-31 | 2004-11-10 | ユーディナデバイス株式会社 | Semiconductor device and manufacturing method |
JP3904484B2 (en) * | 2002-06-19 | 2007-04-11 | 新光電気工業株式会社 | Through-hole plugging method of silicon substrate |
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WO2004064159A1 (en) * | 2003-01-15 | 2004-07-29 | Fujitsu Limited | Semiconductor device, three-dimensional mounting semiconductor apparatus, method for manufacturing semiconductor device |
JP2006024653A (en) * | 2004-07-06 | 2006-01-26 | Tokyo Electron Ltd | Through substrate and manufacturing method thereof |
JP4581915B2 (en) * | 2005-08-26 | 2010-11-17 | パナソニック電工株式会社 | Manufacturing method of through-hole wiring |
-
2007
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Publication number | Publication date |
---|---|
JP2007173856A (en) | 2007-07-05 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100915 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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