JP4806325B2 - DC-DC converter - Google Patents
DC-DC converter Download PDFInfo
- Publication number
- JP4806325B2 JP4806325B2 JP2006277623A JP2006277623A JP4806325B2 JP 4806325 B2 JP4806325 B2 JP 4806325B2 JP 2006277623 A JP2006277623 A JP 2006277623A JP 2006277623 A JP2006277623 A JP 2006277623A JP 4806325 B2 JP4806325 B2 JP 4806325B2
- Authority
- JP
- Japan
- Prior art keywords
- inductor
- snubber
- current
- switching
- switching element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
本発明は、非絶縁で昇降圧型のDC−DCコンバータに関し、特に、スイッチング損失を低減することのできるDC−DCコンバータに関する。 The present invention relates to a non-insulated step-up / step-down DC-DC converter, and more particularly to a DC-DC converter capable of reducing switching loss.
DC−DCコンバータでは、パワートランジスタ、IGBT、FET等のスイッチング素子をPWM動作させて電圧の変換を行う形式のものがあり、幅広い分野で使用されている。DC−DCコンバータは電子機器の省電力化、小型化及び高性能化に伴い、一層の低損失、高効率及び低ノイズ化が望まれており、特に、PWM動作に伴うスイッチング損失やスイッチングサージの低減が望まれている。 Some DC-DC converters perform a voltage conversion by PWM operation of switching elements such as power transistors, IGBTs, and FETs, and are used in a wide range of fields. DC-DC converters are required to have further low loss, high efficiency and low noise as power saving, miniaturization and high performance of electronic devices. In particular, switching loss and switching surge caused by PWM operation are desired. Reduction is desired.
このようなスイッチング損失、スイッチングサージを低減させる技術のひとつにソフトスイッチング技術があり、例えばインダクタ、スイッチング素子、ダイオードを備えた一般的な昇降圧型DC−DCコンバータにスイッチング損失を低減するための補助回路を付加したものが、特許文献1に提案されている。 One of the technologies for reducing such switching loss and switching surge is soft switching technology. For example, an auxiliary circuit for reducing switching loss in a general buck-boost type DC-DC converter including an inductor, a switching element, and a diode. Japanese Patent Application Laid-Open No. H10-228707 proposes a product with the addition of.
特許文献1における補助回路部は、図22に示すように、トランジスタ900a、900bの各コレクタ・エミッタ間に接続されるキャパシタ901a、901bを備え、更に接続点902と出力端子及び基準端子との間に、第1及び第2補助電流経路が構成される。インダクタ903及びトランス904の一方巻線904aまでは、第1及び第2補助電流経路に共通である。
As shown in FIG. 22, the auxiliary circuit section in
第1補助電流経路では一方巻線904aからトランジスタ905aを介して出力端子に至る経路が形成され、第2補助電流経路では、一方巻線904aからトランジスタ905bを介して基準端子に至る経路が形成される。コンデンサ902a、902b及び第1、第2補助電流経路によりトランジスタ900a、900bのスイッチング動作時の端子電圧が僅少となり、スイッチング損失を低減できる。
In the first auxiliary current path, a path from the one winding 904a to the output terminal via the
しかしながら、上記の技術は、スイッチング損失を低減するために有効であるが、補助回路の追加により部品点数が増加する。特に、スイッチング素子の数量が増加することからPWM駆動用の制御回路の部品点数も付随して増加する。 However, although the above technique is effective for reducing the switching loss, the number of parts increases due to the addition of the auxiliary circuit. In particular, since the number of switching elements increases, the number of parts of the control circuit for PWM driving also increases.
従来回路における代表的なスイッチング損失について図23を参照しながら説明する。 A typical switching loss in the conventional circuit will be described with reference to FIG.
ここで、ソフトスイッチングは、ZVS(Zero Voltage Switching)又はZCS(Zero Current Switching)を実現するためのスイッチング方式であり、パワー半導体デバイスのスイッチング損失やそれに与えるストレスが低い。これに対してパワー半導体デバイスの持つスイッチング機能により電圧・電流を直接ターンオン・オフするスイッチング方式はハードスイッチングと称されている。以下の記述においてはZVS/ZCSの双方もしくはその一方が実現されている方式をソフトスイッチング、それ以外をハードスイッチングという。 Here, soft switching is a switching method for realizing ZVS (Zero Voltage Switching) or ZCS (Zero Current Switching), and has low switching loss and stress applied to the power semiconductor device. On the other hand, a switching method in which the voltage / current is directly turned on / off by the switching function of the power semiconductor device is called hard switching. In the following description, a method in which both or one of ZVS / ZCS is realized is called soft switching, and the other is called hard switching.
図23にパワー半導体デバイスとしてのIGBT(Insulated Gate Bipolar Transistor)のスイッチング時の電圧/電流波形を示し、実線920は電圧、破線922は電流である。IGBTは、パワーMOS−FETの高速スイッチング、電圧駆動特性と、バイポーラ・トランジスタの低飽和ON電圧特性をワンチップに構成したパワーデバイスである。しかし、このトランジスタ構造はターンオン動作時にMOS−FET構造より遅れてオンする。さらに、MOS−FET構造のターンオフにより、蓄積された少数キャリアである正孔が流出する経路が遮断されるため、ターンオフが遅れ、テール電流924が生じる。このような特性からも分かるようにIGBTパワーデバイスのスイッチング特性では、スイッチ固有のターンオン時間、ターンオフ時間が存在するため、スイッチング時間において若干の電圧/電流の過度交差(ハッチング部参照)を生じスイッチング損失を発生している。
FIG. 23 shows a voltage / current waveform at the time of switching of an IGBT (Insulated Gate Bipolar Transistor) as a power semiconductor device. A
このスイッチング損失はスイッチング時に熱として生じ、高周波化の妨げとなり、放熱フィンを含む冷却装置が大きくなり高周波化に伴い無視できない問題となってくる。これに加えて、電源−パワー半導体デバイス−負荷を結ぶ経路中には浮遊インダクタやキャパシタ受動回路素子やパワー半導体デバイスの寄生パラメータが存在するため、電圧、電流の遮断を行うスイッチング時にはこれらの寄生回路成分により図23で示すようなサージ電圧926並びにサージ電流928が発生しパワー半導体デバイスに電圧・電流のピークストレスが発生する。
This switching loss is generated as heat at the time of switching, hinders high frequency operation, and the cooling device including the radiating fins becomes larger and becomes a problem that cannot be ignored with higher frequency. In addition, parasitic parameters of floating inductors, capacitor passive circuit elements, and power semiconductor devices exist in the path connecting the power supply, power semiconductor device, and load. Depending on the components, a
また、出力容量の大きい大電力の制御を高効率に行うには単純な電圧・電流のターンオン・ターンオフいわゆるハードスイッチングでは不十分な場合がほとんどである。特に、サージ電流di/dtが高い場合にはEMIノイズレベルが高く、雑音端子間電圧が広い周波数帯にわたって発生するため、場合によってノイズフィル夕を設けるなどの対策が必要となり、コストの増大のみならず大型化する。また、スイッチングによるdv/dt及びdi/dtストレスの増大とスイッチング損失の増加により、負荷状態によってはパワー半導体デバイス固有のSOA(Safety Operation Area:安全動作領域)を超えることも予想されるため、装置の信頼性が必ずしも高くない。また、dv/dtによる対地漏れ電流の発生やこれによる雑音端子間電圧の増大や、di/dtによるローパスフィルタリアクトルやトランス、ACモータの巻線の絶縁破壊を引き起こす懸念がある。このため高周波スイッチング時には、電圧・電流サージがSOAを超えることのないようにスナバ回路を設ける必要がある。しかしながら、スナバ回路により、スイッチング損失とサージによるdv/dtやdi/dtストレスは低減されるが、スナバ回路自身による損失が発生してしまうなどの問題が新たに発生してくる。こうして、スイッチング損失及び電圧・電流ストレスによる影響と、その対策として設けられるスナバ回路とノイズフィル夕の設計によるコスト増や損失発生が高周波スイッチング化によるメリットを打ち消す場合がある。このような背景からハードスイッチングからソフトスイッチング技術による電力変換装置の開発が行われている。 In addition, simple voltage / current turn-on / turn-off, so-called hard switching, is often insufficient for high-efficiency control of large power with a large output capacity. In particular, when the surge current di / dt is high, the EMI noise level is high, and the voltage between the noise terminals is generated over a wide frequency band. The size increases. In addition, due to an increase in dv / dt and di / dt stress due to switching and an increase in switching loss, it is expected that the power operating device (SOA) specific to the power semiconductor device will be exceeded depending on the load state. The reliability is not necessarily high. In addition, there is a concern that a ground leakage current due to dv / dt, an increase in voltage between noise terminals due to this, and a dielectric breakdown of a low-pass filter reactor, transformer, and AC motor winding due to di / dt may occur. For this reason, it is necessary to provide a snubber circuit so that the voltage / current surge does not exceed the SOA during high-frequency switching. However, the snubber circuit reduces dv / dt and di / dt stress due to switching loss and surge, but a new problem arises such as loss due to the snubber circuit itself. Thus, the effects of switching loss and voltage / current stress, and the increase in cost and loss caused by the design of the snubber circuit and noise filter provided as countermeasures may negate the advantages of high-frequency switching. From such a background, power converters using hard switching to soft switching technology are being developed.
本発明は上記の課題を考慮してなされたものであり、非絶縁型のDC−DCコンバータにおいて、簡便な回路構成でスイッチング損失及びサージノイズの低減を奏するソフトスイッチングを実現することができるDC−DCコンバータを提供することを目的とする。 The present invention has been made in consideration of the above problems, and in a non-insulated DC-DC converter, a DC- that can realize soft switching with reduced switching loss and surge noise with a simple circuit configuration. An object is to provide a DC converter.
本発明に係るDC−DCコンバータは、一次インダクタ、二次インダクタ及び三次インダクタからなる結合インダクタと、2つの入力電源端子の間で、前記一次インダクタと直列接続された第1スイッチング素子と、前記一次インダクタと前記第1スイッチング素子との接続点から出力電源端子の一端までの間に設けられた第2スイッチング素子とを備えたDC−DCコンバータであって、第1スナバダイオード及び第1スナバキャパシタからなる第1スナバ直列回路を前記第1スイッチング素子に並列接続し、前記第1スナバダイオードと前記第1スナバキャパシタとの接続点から前記二次インダクタの一端までの間に第1回生ダイオードを設け、前記二次インダクタの他端を前記出力電源端子の一端に接続し、第2スナバダイオード及び第2スナバキャパシタからなる第2スナバ直列回路を前記第2スイッチング素子に並列接続し、前記第2スナバダイオードと前記第2スナバキャパシタとの接続点から前記三次インダクタまでの間に第2回生ダイオードを設け、前記三次インダクタの他端を前記出力電源端子の他端に接続したことを特徴とする。 A DC-DC converter according to the present invention includes a coupled inductor composed of a primary inductor, a secondary inductor, and a tertiary inductor, a first switching element connected in series with the primary inductor between two input power supply terminals, and the primary A DC-DC converter comprising a second switching element provided between a connection point between an inductor and the first switching element and one end of an output power supply terminal, comprising: a first snubber diode and a first snubber capacitor; A first snubber series circuit is connected in parallel to the first switching element, and a first regenerative diode is provided between a connection point between the first snubber diode and the first snubber capacitor and one end of the secondary inductor, The other end of the secondary inductor is connected to one end of the output power supply terminal, and a second snubber diode and A second snubber series circuit composed of two snubber capacitors is connected in parallel to the second switching element, and a second regenerative diode is provided between a connection point between the second snubber diode and the second snubber capacitor and the tertiary inductor. The other end of the tertiary inductor is connected to the other end of the output power supply terminal.
このような構成によれば、スイッチング素子のターンオフ時に、並列接続されたスナバキャパシタによりスイッチング素子間のサージノイズを低減することができる。また、前記スイッチング素子のターンオン時に前記スナバキャパシタと前記結合インダクタの漏れインダクタンス成分との共振現象により、前記スナバキャパシタは放電を開始し、前記スナバキャパシタが蓄えたエネルギーを出力側に供給することができる。 According to such a configuration, surge noise between switching elements can be reduced by the snubber capacitors connected in parallel when the switching elements are turned off. Further, when the switching element is turned on, the snubber capacitor starts to discharge due to a resonance phenomenon between the snubber capacitor and the leakage inductance component of the coupled inductor, and the energy stored in the snubber capacitor can be supplied to the output side. .
この場合、前記一次インダクタと前記第1スイッチング素子との接続点から前記第2スイッチング素子までの間に、補助インダクタを備えていてもよい。これにより、スイッチング素子間のターンオン時の電流立ち上がりが抑制され、電流サージを低減することができる。 In this case, an auxiliary inductor may be provided between a connection point between the primary inductor and the first switching element and the second switching element. Thereby, the current rising at the time of turn-on between the switching elements is suppressed, and the current surge can be reduced.
前記第1スナバダイオードと前記第1スナバキャパシタとの接続点から前記二次インダクタの一端までの間に第1共振インダクタを設け、前記第2スナバダイオードと前記第2スナバキャパシタとの接続点から前記三次インダクタまでの間に第2共振インダクタを備えていてもよい。 A first resonant inductor is provided between a connection point between the first snubber diode and the first snubber capacitor and one end of the secondary inductor, and from the connection point between the second snubber diode and the second snubber capacitor. A second resonant inductor may be provided up to the tertiary inductor.
このような共振インダクタを設けることにより、スイッチング素子のターンオン時に前記スナバキャパシタと共振インダクタとによってより確実な共振現象が発生し、前記スナバキャパシタのエネルギーを出力側に一層確実に回生することができる。 By providing such a resonant inductor, a more reliable resonance phenomenon is generated by the snubber capacitor and the resonant inductor when the switching element is turned on, and the energy of the snubber capacitor can be more reliably regenerated to the output side.
また、スイッチング素子のターンオン時の電流の立ち上がりがさらに抑制され、キャパシタが完全に放電した後、共振インダクタに蓄積している残留エネルギーを出力側に放出し、効率が一層向上する。二次インダクタ及び三次インダクタの漏れインダクタンス成分が少ない場合にこれらの第1共振インダクタ及び第2共振インダクタを入れると特に有効である。 Further, the rise of current when the switching element is turned on is further suppressed, and after the capacitor is completely discharged, the residual energy accumulated in the resonant inductor is discharged to the output side, thereby further improving the efficiency. It is particularly effective to insert the first resonant inductor and the second resonant inductor when the leakage inductance component of the secondary inductor and the tertiary inductor is small.
本発明に係るDC−DCコンバータによれば、スイッチング素子のターンオフ時に、並列接続されたスナバキャパシタによりスイッチング素子間のサージノイズを低減することができる。また、前記スイッチング素子のターンオン時に前記スナバキャパシタと前記結合インダクタの漏れインダクタンス成分との共振現象により、前記スナバキャパシタは放電を開始し、前記スナバキャパシタが蓄えたエネルギーを出力側に供給することができる。さらに、このようなスイッチング損失及びサージノイズを低減を簡便な回路構成で実現することができる。 According to the DC-DC converter of the present invention, surge noise between switching elements can be reduced by a snubber capacitor connected in parallel when the switching element is turned off. Further, when the switching element is turned on, the snubber capacitor starts to discharge due to a resonance phenomenon between the snubber capacitor and the leakage inductance component of the coupled inductor, and the energy stored in the snubber capacitor can be supplied to the output side. . Furthermore, such switching loss and surge noise can be reduced with a simple circuit configuration.
以下、本発明に係るDC−DCコンバータについて実施の形態を挙げ、添付の図1〜図21を参照しながら説明する。 Hereinafter, the DC-DC converter according to the present invention will be described with reference to FIGS.
図1に示すように、本実施の形態に係るDC−DCコンバータ10は、非絶縁の昇降圧型であって、直流のソース電源11の電圧を昇圧又は降圧して負荷Rに供給するものである。DC−DCコンバータ10は双方向型チョッパであり、負荷Rの側に電源を接続し、ソース電源11の側に負荷を接続して用いることもできる。
As shown in FIG. 1, a DC-
DC−DCコンバータ10は、入力側にプラス及びマイナス接続用のTi1(入力電源端子の一端)及びTi2(入力電源端子の他端)を有し、出力側にプラス及びマイナス接続用のTo1(出力電源端子の一端)及びTo2(出力電源端子の他端)を有している。
The DC-
DC−DCコンバータ10は、入力側及び出力側で電圧を安定化させる入力キャパシタ12及び出力キャパシタ14と、3巻線式の結合インダクタ16と、第1スイッチング機能部18と、第2スイッチング機能部20と、補助インダクタ22とを有する。入力キャパシタ12及び出力キャパシタ14としては、例えば電解キャパシタが用いられる。
The DC-
第1スイッチング機能部18及び第2スイッチング機能部20は、説明の便宜上複数の素子をまとめて表している。第1スイッチング機能部18は主に昇圧の作用を奏し、第2スイッチング機能部20は主に降圧の作用を奏する。
The first
また、DC−DCコンバータ10は、回路上に具体的な素子としては存在しないが、回路の特性によって発生する漏れインダクタである第1共振インダクタ24及び第2共振インダクタ26を有する。
The DC-
結合インダクタ16は、一次インダクタ16aと二次側の二次インダクタ16b及び三次インダクタ16cとを有する。一次インダクタ16aの一方はプラス側の入力端子Ti1に接続され、他端は接続点P02を介して補助インダクタ22に接続されている。
The coupled
二次インダクタ16bの一方はプラス側の出力端子To1と同じライン上の接続点P01に接続され、他端は第1スイッチング機能部18に接続されている。この二次インダクタ16bと第1スイッチング機能部18との間に、第1共振インダクタ24が存在するものとする。一次インダクタ16aと二次インダクタ16bとの巻数比は、R1=n2/n1である。
One end of the
三次インダクタ16cの一方はグランドラインGに接続され、他端は第2スイッチング機能部20に接続されている。この三次インダクタ16cと第2スイッチング機能部20との間に、第2共振インダクタ26が存在するものとする。一次インダクタ16aと三次インダクタ16cとの巻数比は、R2=n3/n1である。R1=R2(つまりn2=n3)と設定してもよい。
One end of the
第1スイッチング機能部18は、第1スイッチング素子30と、該第1スイッチング素子30と並列に設けられた第1逆導通ダイオード(又は寄生ダイオード)32と、直列に接続された第1スナバダイオード34及び第1スナバキャパシタ36と、第1回生ダイオード38とを有する。第1スナバキャパシタ36と第1スナバダイオード34はスナバ直列回路を形成している。
The first
第1スイッチング素子30(及び第2スイッチング素子40)は、半導体素子であって、例えば、パワートランジスタ、IGBT、FET等のスイッチング素子が挙げられ、図示しないコントローラによってベース端子が駆動されPWM動作を行う。 The first switching element 30 (and the second switching element 40) is a semiconductor element, and includes, for example, switching elements such as a power transistor, IGBT, and FET, and a base terminal is driven by a controller (not shown) to perform a PWM operation. .
第1スイッチング素子30は、コレクタが接続点P02及び第1逆導通ダイオード32のカソードに接続され、エミッタがグランドラインG及び第1逆導通ダイオード32のアノードに接続されている。
The
第1スナバダイオード34のアノードは、第1スイッチング素子30のコレクタに接続され、カソードは第1スナバキャパシタ36の一端に接続されている。第1スナバキャパシタ36の他端は第1スイッチング素子30のエミッタ(つまりグランドラインG)に接続されている。
The anode of the
第1回生ダイオード38のアノードは、第1スナバダイオード34と第1スナバキャパシタ36との間に接続されている。この接続箇所を接続点P1とする。第1回生ダイオード38のカソードは第1共振インダクタ24を介して二次インダクタ16bに接続されている。
The anode of the first
第2スイッチング機能部20は、第2スイッチング素子40と、該第2スイッチング素子40と並列に設けられた第2逆導通ダイオード(又は寄生ダイオード)42と、直列に接続された第2スナバダイオード44及び第2スナバキャパシタ46と、第2回生ダイオード48とを有する。第2スナバキャパシタ46と第2スナバダイオード44はスナバ直列回路を形成している。
The second
第2スイッチング素子40は、エミッタが補助インダクタ22及び第2逆導通ダイオード42のアノードに接続され、コレクタが接続点P01及び第2逆導通ダイオード42のカソードに接続されている。
The
第2スナバダイオード44のカソードは、第2スイッチング素子40のエミッタに接続され、アノードは第2スナバキャパシタの一端に接続されている。第2スナバキャパシタの他端は第2スイッチング素子40のコレクタ(つまり接続点P01)に接続されている。
The cathode of the
第2回生ダイオード48のカソードは、第2スナバダイオード44と第2スナバキャパシタ46との間に接続されている。この接続箇所を接続点P2とする。第2回生ダイオード48のアノードは第2共振インダクタ26を介して三次インダクタ16cに接続されている。
The cathode of the second
DC−DCコンバータ10における各箇所における電流、電圧を次のように名称とその方向を規定する。
The name and direction of the current and voltage at each location in the DC-
一次インダクタ16aから接続点P02に向かう方向の電流をi1、接続点P02から補助インダクタ22へ向かう方向の電流をi2とする。
The current in the direction from the
接続点P02から第1スイッチング素子30へ向かう方向の電流をis1、第1スナバキャパシタ36からグランドラインGの方向に向かって流れる電流をics1、第1回生ダイオード38から第1共振インダクタ24に向かって流れる電流をils1とする。
A current flowing in the direction from the connection point P02 to the
接続点P01から第2スイッチング素子40へ向かう方向の電流をis2、接続点P01の方向から第2スナバキャパシタ46に流れ込む電流をics2、第2共振インダクタ26から第2回生ダイオード48に向かって流れる電流をils2とする。
A current in the direction from the connection point P01 to the
第1逆導通ダイオード32及び第2逆導通ダイオード42の順方向電流をids1、ids2とする。第1スナバダイオード34及び第2スナバダイオード44の順方向電流をida1、ida2とする。
The forward current of the first
また、ソース電源11の電圧をVi、負荷Rに供給される電圧をVoとする。さらに、第1スイッチング素子30の両端に生じる電圧(エミッタを基準としたコレクタの電圧)をVs1、第1スナバキャパシタ36の両端に生じる電圧(グランドラインGを基準とした接続点P1の電圧)をVcs1とする。
Further, the voltage of the
さらにまた、第2スイッチング素子40の両端に生じる電圧(エミッタを基準としたコレクタの電圧)をVs2、第2スナバキャパシタ46の両端に生じる電圧(接続点P2を基準とした接続点P01の電圧)をVcs2とする。 Furthermore, the voltage generated at both ends of the second switching element 40 (collector voltage with respect to the emitter) is Vs2, and the voltage generated at both ends of the second snubber capacitor 46 (voltage at the connection point P01 with reference to the connection point P2). Is Vcs2.
次に、このように構成されるDC−DCコンバータ10を用いた昇圧及び降圧の作用について説明する。先ず、昇圧作用について説明する。
Next, the operation of step-up and step-down using the DC-
DC−DCコンバータ10の昇圧作用は、図2に示すようにモード0〜モード7の8つのモードに区分することができる。モード0〜モード7はこの順に繰り返し行われる。昇圧作用時には、第1スイッチング素子30のみがPWM動作に基づいてオン・オフ動作を行い直流昇圧チョッパを行う。このとき、第2スイッチング素子40はオフ状態に維持される。なお、図3〜図10及び図12〜図19においては、電流の流れを矢印I、I1及びI2で表す。また、電流の流れていない箇所、又は各モードの説明上特に重要でない箇所については破線で示す。 図3に示すように、モード0では、ソース電源11と結合インダクタ16の蓄積エネルギーは出力側に供給され、昇圧動作が行われる。つまり、ソース電源11から供給される電力は入力キャパシタ12で平滑化され、一次インダクタ16a、補助インダクタ22、第2逆導通ダイオード42を通り、出力キャパシタ14で平滑化されて負荷Rに供給される。モード0では、第1スナバキャパシタ36に電荷が充電されているものとする。
The step-up action of the DC-
図4に示すように、モード1では第1スイッチング素子30がオンになる。これにより、主に矢印I1及びI2で示す2系統の電流が発生する。矢印I1で示す第1の系統では、第1スナバキャパシタ36、第1回生ダイオード38、第1共振インダクタ24、二次インダクタ16bを通り接続点P01を介して接続点P01に電流が供給される。この第1の系統では、第1スナバキャパシタ36と第1共振インダクタ24とにより共振が発生し、パッシブ共振スナバを構成し、第1スナバキャパシタ36が放電を開始する。つまり、第1共振インダクタ24に蓄えられたエネルギーを利用して共振を発生させ、第1スナバキャパシタ36の電荷を放出させ、パルス電流回生作用が得られる。
As shown in FIG. 4, in
矢印I2で示すように、第2系統では、電流が出力キャパシタ14、接続点P01、第2スナバキャパシタ46、第2スナバダイオード44及び補助インダクタ22を通ることになり、第2スナバキャパシタ46に対する充電がなされる。
As indicated by the arrow I2, in the second system, the current passes through the
また、モード1では、第1スイッチング素子30のターンオン時に、補助インダクタ22により第1スイッチング素子30を流れる電流の立ち上がりが抑制され、第1スイッチング素子30はZCSターンオンとなる(図2参照)。
Further, in
第1共振インダクタ24と第1スナバキャパシタ36との部分共振でパルス電流回生は、次のようにして発生する。まず、二次インダクタ16bに電圧R1Vsを発生させ、スナバキャパシタ電圧Vcs1を生じさせる。モード1のエネルギー回生スナバ回路における回路状態方程式は(1)式のようになる。
The pulse current regeneration is generated as follows by partial resonance between the first
ここで、Lsは第1共振インダクタ24のインダクタンス、Csは第1スナバキャパシタ36の容量である。
Here, Ls is the inductance of the first
また、第1スイッチング素子30のターンオン時点で、第1スナバキャパシタ36の電圧及び回生電流の初期値をそれぞれVcs1=Vco、ils1=0とすると、スナバキャパシタの電圧Vcs1と回生電流ils1は、それぞれ(2)式のようになる。
Also, when the initial value of the voltage and regenerative current of the
ただし、ω=1/√(Ls・Cs)は角周波数である。スナバキャパシタのエネルギーが完全に放電するためには、ωt=πの時点で、スナバキャパシタの電圧をゼロ以下とする条件Vcs1≦0が必要となる。 However, ω = 1 / √ (Ls · Cs) is an angular frequency. In order for the energy of the snubber capacitor to be completely discharged, the condition Vcs1 ≦ 0 is required to make the voltage of the snubber capacitor zero or less at the time of ωt = π.
ここで、Vα(=Vco−Vo)はスナバキャパシタ電圧Vcs1の跳ね上がり電圧であり、負荷電流に依存する。Vαは最低でも0であり、この条件下で巻数比を決定することになる。従って、結合インダクタ16の昇圧比の1/2の巻数比にすれば、第1スナバキャパシタ36のエネルギーは完全放電するようになる。ターンオン時に第1スイッチング素子30を流れる電流は、第2逆導通ダイオード42からの転流電流i2とスナバ回生電流ils1が結合インダクタ16の変圧作用で流れる電流との合成となる。従って、第1スイッチング素子30のターンオン時における電流上昇率のdi/dtの最大値は(4)式のとおりとなる。
Here, Vα (= Vco−Vo) is a jump voltage of the snubber capacitor voltage Vcs1, and depends on the load current. Vα is at least 0, and the turn ratio is determined under this condition. Therefore, if the turn ratio is 1/2 of the step-up ratio of the coupled
ここで、L2は補助インダクタ22のインダクタンスである。
Here, L 2 is the inductance of the
図5に示すように、モード2では、モード1と比較して第2系統の電流が異なり、また電流i2はゼロとなる。つまり、矢印I2で示すように、第2系統の電流は三次インダクタ16c、第2共振インダクタ26、第2回生ダイオード48、第2スナバキャパシタ46及び接続点P01に流れる。この第2系統の電流は、三次インダクタ16cの残留電圧が、負荷電圧Voよりも大きいときに第2共振インダクタ26のエネルギーを放出することにより発生するものである。このとき、第2スナバキャパシタ46は僅かに放電する。この後、第1スナバキャパシタ36エネルギーが完全放電した後モード3に移行する。
As shown in FIG. 5, in
図6に示すように、モード3では、第1スナバキャパシタ36が蓄えた電荷を完全放電した後に第1スナバダイオード34が導通し、第1共振インダクタ24に蓄えられた残留エネルギーをパルス回生電流ils1として放出を継続する。つまり、矢印I1で示すように、第1系統の電流は第1スナバダイオード34、第1回生ダイオード38、第1共振インダクタ24及び二次インダクタ16bを流れて接続点P01に至ることになる。このように、第1スナバキャパシタ36の放電が終了した後にも、第1共振インダクタ24のエネルギーを利用して回生動作を継続することができる。
As shown in FIG. 6, in
また、第2スナバキャパシタ46は所定の電圧となって安定し、第2系統の電流は、三次インダクタ16c、第2共振インダクタ26、第2回生ダイオード48、第2スナバキャパシタ46、第2逆導通ダイオード42及び接続点P01に流れることになる。この後、パルス回生電流ils1がゼロになるとモード4に移行する。
The
図7に示すように、モード4では、矢印Iで示すように、第1共振インダクタ24及び第2共振インダクタ26ともエネルギーを放出し終え、ソース電源11から供給される電力は入力キャパシタ12で平滑化され、一次インダクタ16a、第1スイッチング素子30を通ってグランドラインGに流れ込む。このとき、一次インダクタ16aにエネルギーが蓄積される。
As shown in FIG. 7, in
図8に示すように、モード5では、第1スイッチング素子30をオフにする。これにより、ソース電源11から供給される電流は、一次インダクタ16a、第1スナバダイオード34及び第1スナバキャパシタ36に流れることになり、該第1スナバキャパシタ36が充電される。このとき、第1スイッチング素子30の両端電圧Vcs1は0であることから(図2参照)、第1スイッチング素子30はZVSでターンオフする。第1スイッチング素子30をオフするタイミングは、PWMのデューティファクタにより設定される。
As shown in FIG. 8, in
第1スナバキャパシタ36が充電されることによりVs1は(5)式に示す電圧上昇率で上昇する。
When the
このモード5は、Vs1≦Voである間継続される。このとき充電された第1スナバキャパシタ36は、前記の通りモード1の共振作用に供されることになる。
This
モード5では二次インダクタ16bに回生電流が流れない条件は、Vcs1≦R1(Vo−Vi)+Vo、すなわちVo+Vα≦R1(Vo−Vi)+Voより(6)式で表される。
In
図9に示すように、モード6では、Vs1>Voとなって第2逆導通ダイオード42が導通し、矢印I1で示すように、第1系統の電流として一次インダクタ16a、補助インダクタ22、第2逆導通ダイオード42及び接続点P01へと流れる。
As shown in FIG. 9, in
また、第1スナバキャパシタ36が十分に充電されると、該第1スナバキャパシタ36及び第1スナバダイオード34に電流は流れなくなり、第2スナバキャパシタ46に充電された電荷が放出され、放電し始める。つまり、矢印I2で示すように、第2系統の電流として三次インダクタ16c、第2共振インダクタ26、第2回生ダイオード48、第2スナバキャパシタ46及び接続点P01へ流れる。
When the
図10に示すように、モード7では、第2スナバキャパシタ46は蓄えた電荷の放電を終了し、第2共振インダクタ26に蓄えられた残留エネルギーの放出を継続する。つまり、矢印I2で示すように、第2系統の電流は三次インダクタ16c、第2共振インダクタ26、第2回生ダイオード48、第2スナバダイオード44、第2逆導通ダイオード42及び接続点P01へ流れる。この後、前記のモード0に戻り、一連のサイクルを継続することになる。
As shown in FIG. 10, in
このように、DC−DCコンバータ10の直流昇圧動作時には、3巻線構成の結合インダクタ16の一次インダクタ16aと第1スイッチング素子30の高周波スイッチングによって昇圧を行い、第2逆導通ダイオード42を通過し、ソース電源11から電力を接続点P01に供給する。第1スイッチング素子30と並列に設けた第1スナバダイオード34と第1スナバキャパシタ36で構成したスナバ直列回路のエネルギーを第1スイッチング素子30がターンオンした時点で、第1回生ダイオード38と結合インダクタ16の二次側にまとめた第1共振インダクタ24と第1スナバキャパシタ36で共振させ、スナバエネルギーを出力側に回生させることができる。
Thus, during the DC boost operation of the DC-
また、このパルス電流回生動作により、第1スナバキャパシタ36の電圧をゼロまで放電させることで、第1スイッチング素子30のターンオフはZVS転流となる。第1スイッチング素子30のターンオン動作時は、補助インダクタ22によりスイッチを流れる電流の立ち上がりが抑制されることとなり、ZCSターンオンとなる。このように、第1スイッチング素子30ではソフトスイッチング動作が実現される。
In addition, by discharging the voltage of the
次に、DC−DCコンバータ10を用いた降圧作用について説明する。降圧動作においても、図11に示すように、順にモード0〜モード7の8つのモードに区分することができる。降圧作用時には、第2スイッチング素子40のみがPWM動作に基づいてオン・オフ動作を行い、第1スイッチング素子30はオフ状態に維持される。
Next, the step-down action using the DC-
図12に示すように、モード0では、一次インダクタ16aの作用により電流は第1逆導通ダイオード32から一次インダクタ16aを通り入力キャパシタ12に流れ込んでいる。
As shown in FIG. 12, in
図13に示すように、モード1では第2スイッチング素子40がオンになる。これにより、主に矢印I1及びI2で示す2系統の電流が発生する。矢印I1で示す第1の系統では三次インダクタ16c、第2共振インダクタ26、第2回生ダイオード48、第2スナバキャパシタ46を通り接続点P01を介して接続点P01に電流が供給される。この第1の系統では、第2スナバキャパシタ46と第2共振インダクタ26とにより共振が発生し、パッシブ共振スナバを構成し、第2スナバキャパシタ46が放電を開始する。つまり、第2共振インダクタ26に蓄えられたエネルギーを利用して共振を発生させ、第2スナバキャパシタ46の電荷を放出させ、パルス電流回生作用が得られる。
As shown in FIG. 13, in
この第1系統の電流は、三次インダクタ16cの電圧をR2Viとしたとき、R2Vi>Vo−Vcs2である間に流れ続ける。
The current of the first system continues to flow while R 2 Vi> Vo−Vcs2 when the voltage of the
矢印I2で示すように、第2系統では、電流が出力キャパシタ14、接続点P01、第2スイッチング素子40、補助インダクタ22、第1スナバダイオード34及び第1スナバキャパシタ36を通ることになり、第1スナバキャパシタ36に対する充電がなされる。
As indicated by the arrow I2, in the second system, the current passes through the
また、モード1では、第2スイッチング素子40のターンオン時に、補助インダクタ22により、第2スイッチング素子40を流れる電流の立ち上がりが抑制され、第2スイッチング素子40はZCSターンオンとなる(図11参照)。また、昇圧動作のモード1で説明したのと同様に、各電圧及び電流が規定される。
Further, in
なお、ソース電源11の電圧Viが一次インダクタ16aの電圧よりも高いときには、ソース電源11、一次インダクタ16a、接続点P02、第1スナバダイオード34及び第1スナバキャパシタ36に流れ込む電流も発生する。この電流により第1スナバキャパシタ36が充電される。
When the voltage Vi of the
図14に示すように、モード2では、モード1と比較して第2系統の電流が異なり、また電流i2はゼロとなる。つまり、矢印I2で示すように、第2系統の電流は第1スナバキャパシタ36、第1回生ダイオード38、第1共振インダクタ24、二次インダクタ16b及び接続点P01に流れる。この第2系統の電流は、二次インダクタ16bの残留電圧が、負荷電圧Voよりも大きいときに第1共振インダクタ24のエネルギーを放出することにより発生するものである。このとき、第1スナバキャパシタ36は僅かに放電する。この後、モード3に移行する。
As shown in FIG. 14, in
図15に示すように、モード3では、第2スナバキャパシタ46が蓄えた電荷を完全放電した後に第2スナバダイオード44が導通し、第2共振インダクタ26に蓄えられた残留エネルギーをパルス回生電流ils2として放出を継続する。つまり、矢印I1で示すように、第1系統の電流は三次インダクタ16c、第2共振インダクタ26、第2回生ダイオード48、第2スナバダイオード44及び第2逆導通ダイオード42を流れて接続点P01に至ることになる。このように、第2スナバキャパシタ46の放電が終了した後にも、第2共振インダクタ26のエネルギーを利用して回生動作を継続することができる。
As shown in FIG. 15, in
この後、パルス回生電流ils2がゼロになるとモード4に移行する。
Thereafter, when the pulse regeneration current i ls2 becomes zero, the
図16に示すように、モード4では、矢印Iで示すように、第1共振インダクタ24及び第2共振インダクタ26ともエネルギーを放出し終え、電流は第2スイッチング素子40、補助インダクタ22、一次インダクタ16a及び入力キャパシタ12を通ってグランドラインGに流れ込む。このとき、一次インダクタ16aにエネルギーが蓄積される。
As shown in FIG. 16, in
図17に示すように、モード5では、第2スイッチング素子40をオフにする。これにより、出力キャパシタ14の電力は第2スナバキャパシタ46、第2スナバダイオード44、補助インダクタ22及び一次インダクタ16aに流れることになり、第2スナバキャパシタ46が充電される。このとき、第2スイッチング素子40の両端電圧Vcs1は0であることから(図11参照)、第2スイッチング素子40はZVSでターンオフする。第2スイッチング素子40をオフするタイミングは、PWMのデューティファクタにより設定される。
As shown in FIG. 17, in
第2スナバキャパシタ46が充電されることによりVs2は次第に上昇し、Vs2≦Voである間継続される。このとき充電された第2スナバキャパシタ46は、前記の通りモード1の共振作用に供されることになる。
As the
図18に示すように、モード6では、第2スナバキャパシタ46が十分に充電されると、該第2スナバキャパシタ46及び第2スナバダイオード44に電流は流れなくなり、第1スナバキャパシタ36に充電された電荷が放出され、放電し始める。つまり、前記モード3における第2系統の電流と同様に、矢印Iで示すように、電流は第1スナバキャパシタ36、第1回生ダイオード38、第1共振インダクタ24、二次インダクタ16b及び接続点P01へ流れる。
As shown in FIG. 18, in
図19に示すように、モード7では、第1スナバキャパシタ36は蓄えた電荷の放電を終了し、第1共振インダクタ24に蓄えられた残留エネルギーの放出を継続する。つまり、矢印Iで示すように、電流は第1逆導通ダイオード32、第1スナバダイオード34、第1回生ダイオード38、第1共振インダクタ24、二次インダクタ16b及び接続点P01へ流れる。この後、前記のモード0に戻り、一連のサイクルを継続することになる。
As shown in FIG. 19, in
このように、DC−DCコンバータ10の直流降圧動作時には、第2スイッチング素子40の高周波スイッチングによって降圧を行い、ソース電源11から電力を接続点P01に供給する。DC−DCコンバータ10では第2スイッチング素子40と並列に設けた第2スナバダイオード44と第2スナバキャパシタ46で構成したスナバ直列回路のエネルギーを第2スイッチング素子40がターンオンした時点で、第2回生ダイオード48と結合インダクタ16の二次側にまとめた第2共振インダクタ26と第2スナバキャパシタ46で共振させ、スナバエネルギーを出力側に回生させることができる。
As described above, during the DC step-down operation of the DC-
また、このパルス電流回生動作により、スナバキャパシタの電圧をゼロまで放電させることで、第2スイッチング素子40のターンオフはZVS転流となる。第2スイッチング素子40のターンオン動作時は、補助インダクタ22によりスイッチを流れる電流の立ち上がりが抑制されることとなり、ZCSターンオンとなる。このように、第2スイッチング素子40はソフトスイッチング動作が実現される。
Further, by discharging the snubber capacitor to zero by this pulse current regeneration operation, the turn-off of the
次に、DC−DCコンバータ10で用いられているソフトスイッチングの特性について図20を参照しながら説明する。図20は、IGBTのZVS/ZCSスイッチング波形例であり、実線100は電圧、破線102は電流である。
Next, the characteristics of soft switching used in the DC-
図20に示すように、一般にターンオフ時は、IGBT固有の上昇電圧時間とテール電流発生期間から、僅かに電流と電圧の過渡交差が生じ、スイッチング損失が発生している。しかし、図23で示した様な直流電圧等を直接遮断するようなスイッチング方式に比べ、過渡交差を生じるスイッチング損失は大きく低減されていることが分かる。これはターンオフ時のスイッチ端子間電圧の上昇にLC主共振もしくはLC補助共振を利用し、パワー半導体デバイスに並列に組み込んだロスレスキャパシタを充電させ、電圧が緩やかに上昇するためである。また、サージ電圧の抑制も同時に実現し、こうして、ゼロ電圧スイッチング動作を行っている。ターンオン時は、第1スイッチング素子30、第2スイッチング素子40に並列に接続された第1逆導通ダイオード32、第2逆導通ダイオード42に電流が流れている間にIGBTのゲートにオン信号を送ることにより、電流が自然転流した時にスイッチに電流が流れ始めゼロ電圧スイッチング・ゼロ電流スイッチング動作を行っている。
As shown in FIG. 20, generally, at the time of turn-off, a transient crossing of current and voltage slightly occurs due to the rising voltage time inherent to the IGBT and the tail current generation period, and switching loss occurs. However, it can be seen that the switching loss that causes the transient crossing is greatly reduced as compared with the switching method that directly cuts off the DC voltage or the like as shown in FIG. This is because the LC main resonance or the LC auxiliary resonance is used to increase the voltage between the switch terminals at the time of turn-off, the lossless capacitor incorporated in parallel with the power semiconductor device is charged, and the voltage gradually increases. In addition, suppression of surge voltage is realized at the same time, thus performing zero voltage switching operation. At turn-on, an on signal is sent to the gate of the IGBT while current flows through the first
図20と図23との比較から明らかなように、電流と電圧の過渡交差はIGBTのオン電圧との僅かな交差を除いては生じてなく、従来方式のスイッチングよりスイッチング損失を低減でき、同時にサージ電圧・サージ電流も抑制されている。 As is clear from the comparison between FIG. 20 and FIG. 23, the transient crossing of the current and the voltage does not occur except for a slight crossing with the on-voltage of the IGBT, and the switching loss can be reduced as compared with the conventional switching. Surge voltage and current are also suppressed.
このように、ZVS/ZCSの双方又は一方を用いてスイッチング動作を行うことにより、スイッチング過渡時のスイッチング損失やストレスが低減され、且つEMIノイズ・RFIノイズが抑制される。 Thus, by performing switching operation using both or one of ZVS / ZCS, switching loss and stress at the time of switching transient are reduced, and EMI noise and RFI noise are suppressed.
図21にパワー半導体デバイスの電圧/電流のスイッチング軌跡を、従来のハードスイッチング方式による場合を破線110で示し、ソフトスイッチング方式による場合を実線112で示す。
FIG. 21 shows a voltage / current switching locus of the power semiconductor device by a
ハードスイッチング方式の場合ではスイッチング時の電流と電圧の過渡交差によるスイッチング損失が大きい上に、dv/dtストレス、di/dtストレスが共に大きくなりパワー半導体デバイス固有のSOAの限界近くで動作しており、電圧サージ、電流サージが発生している。そのため一般的にハードスイッチング方式においてはスナバ回路を負荷してパワー半導体デバイスのスイッチング軌跡を電圧・電流の両軸の近くになるようにしている。 In the case of the hard switching system, the switching loss due to the transient crossing of the current and voltage at the time of switching is large, and the dv / dt stress and di / dt stress both increase and operate near the SOA limit inherent in power semiconductor devices. A voltage surge or current surge has occurred. Therefore, in general, in the hard switching system, a snubber circuit is loaded so that the switching locus of the power semiconductor device is close to both the voltage and current axes.
これに対して、ソフトスイッチング方式ではスナバレスでスイッチング軌跡が縦の電流軸及び横の電圧軸の近くを通っているためスイッチング損失の大きな低減がなされていることが分かる。以上のことからソフトスイッチング方式を適用した場合、スイッチング過渡時のスイッチング損失やサージ電圧、サージ電流を低減でき、且つEMI/RFIノイズを抑制することができる。 On the other hand, in the soft switching method, it is understood that the switching loss is greatly reduced because the switching locus passes through the vicinity of the vertical current axis and the horizontal voltage axis without snubber. From the above, when the soft switching method is applied, switching loss, surge voltage and surge current at the time of switching transient can be reduced, and EMI / RFI noise can be suppressed.
上述したように、本実施の形態に係るDC−DCコンバータ10は、パッシブ共振スナバにより効率のよい電圧変換が可能である。また、スイッチング素子は第1スイッチング素子30及び第2スイッチング素子40の2つで足り、しかもソフトスイッチングのための周辺素子も少ない。第1スイッチング素子30及び第2スイッチング素子40の制御方法は従前のハードスイッチングPWMと変わらずに簡便に行うことができる。
As described above, the DC-
DC−DCコンバータ10のスナバ回路ではサージ電圧、サージ電流を抑制することができるとともに、回生動作を行うことからスナバ回路自身による損失はほとんど発生しない。
In the snubber circuit of the DC-
なお、DC−DCコンバータ10では、第1スイッチング素子30及び第2スイッチング素子40は高負荷時及び軽負荷時の双方の場合にソフトスイッチング動作ができることはもちろんである。
In the DC-
本発明に係るDC−DCコンバータは、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。 The DC-DC converter according to the present invention is not limited to the above-described embodiment, but can of course adopt various configurations without departing from the gist of the present invention.
10…DC−DCコンバータ 11…ソース電源
16…結合インダクタ 16a…一次インダクタ
16b…二次インダクタ 16c…三次インダクタ
18…第1スイッチング機能部 20…第2スイッチング機能部
22…補助インダクタ 24…第1共振インダクタ
26…第2共振インダクタ 30…第1スイッチング素子
32…第1逆導通ダイオード 34…第1スナバダイオード
36…第1スナバキャパシタ 38…第1回生ダイオード
40…第2スイッチング素子 42…第2逆導通ダイオード
44…第2スナバダイオード 46…第2スナバキャパシタ
48…第2回生ダイオード
Ti1…入力電源端子の一端 Ti2…入力電源端子の他端
To1…出力電源端子の一端 To2…出力電源端子の他端
DESCRIPTION OF
Claims (3)
2つの入力電源端子の間で、前記一次インダクタと直列接続された第1スイッチング素子と、
前記一次インダクタと前記第1スイッチング素子との接続点から出力電源端子の一端までの間に設けられた第2スイッチング素子と、
を備えたDC−DCコンバータであって、
第1スナバダイオード及び第1スナバキャパシタからなる第1スナバ直列回路を前記第1スイッチング素子に並列接続し、
前記第1スナバダイオードと前記第1スナバキャパシタとの接続点から前記二次インダクタの一端までの間に第1回生ダイオードを設け、
前記二次インダクタの他端を前記出力電源端子の一端に接続し、
第2スナバダイオード及び第2スナバキャパシタからなる第2スナバ直列回路を前記第2スイッチング素子に並列接続し、
前記第2スナバダイオードと前記第2スナバキャパシタとの接続点から前記三次インダクタまでの間に第2回生ダイオードを設け、
前記三次インダクタの他端を前記出力電源端子の他端に接続したことを特徴とするDC−DCコンバータ。 A coupled inductor comprising a primary inductor, a secondary inductor and a tertiary inductor;
A first switching element connected in series with the primary inductor between two input power supply terminals;
A second switching element provided between a connection point between the primary inductor and the first switching element and one end of an output power supply terminal;
A DC-DC converter comprising:
A first snubber series circuit comprising a first snubber diode and a first snubber capacitor is connected in parallel to the first switching element;
A first regenerative diode is provided between a connection point between the first snubber diode and the first snubber capacitor and one end of the secondary inductor;
Connecting the other end of the secondary inductor to one end of the output power supply terminal;
A second snubber series circuit comprising a second snubber diode and a second snubber capacitor is connected in parallel to the second switching element;
A second regenerative diode is provided between a connection point between the second snubber diode and the second snubber capacitor and the tertiary inductor;
A DC-DC converter characterized in that the other end of the tertiary inductor is connected to the other end of the output power supply terminal.
前記一次インダクタと前記第1スイッチング素子との接続点から前記第2スイッチング素子までの間に、補助インダクタを備えることを特徴とするDC−DCコンバータ。 The DC-DC converter according to claim 1, wherein
A DC-DC converter comprising an auxiliary inductor between a connection point between the primary inductor and the first switching element and the second switching element.
前記第1スナバダイオードと前記第1スナバキャパシタとの接続点から前記二次インダクタの一端までの間に第1共振インダクタを設け、
前記第2スナバダイオードと前記第2スナバキャパシタとの接続点から前記三次インダクタまでの間に第2共振インダクタを備えることを特徴とするDC−DCコンバータ。 The DC-DC converter according to claim 1 or 2,
A first resonant inductor is provided between a connection point between the first snubber diode and the first snubber capacitor and one end of the secondary inductor;
A DC-DC converter comprising a second resonant inductor between a connection point between the second snubber diode and the second snubber capacitor and the tertiary inductor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006277623A JP4806325B2 (en) | 2006-10-11 | 2006-10-11 | DC-DC converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006277623A JP4806325B2 (en) | 2006-10-11 | 2006-10-11 | DC-DC converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008099423A JP2008099423A (en) | 2008-04-24 |
JP4806325B2 true JP4806325B2 (en) | 2011-11-02 |
Family
ID=39381675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006277623A Expired - Fee Related JP4806325B2 (en) | 2006-10-11 | 2006-10-11 | DC-DC converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4806325B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5310184B2 (en) * | 2009-03-26 | 2013-10-09 | 国立大学法人横浜国立大学 | Bidirectional buck-boost chopper circuit |
JP5496038B2 (en) * | 2010-09-22 | 2014-05-21 | 三菱電機株式会社 | DC-DC converter |
KR101734210B1 (en) | 2015-10-29 | 2017-05-11 | 포항공과대학교 산학협력단 | Bidirectional dc-dc converter |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5329009B2 (en) * | 1973-03-05 | 1978-08-18 | ||
JPS5833732A (en) * | 1981-08-25 | 1983-02-28 | Nec Corp | Chopper type regulator |
JPH0646600B2 (en) * | 1985-05-20 | 1994-06-15 | 松下電器産業株式会社 | Power supply |
JPH0783588B2 (en) * | 1989-12-07 | 1995-09-06 | サンケン電気株式会社 | Switching power supply |
JPH0795766A (en) * | 1992-06-03 | 1995-04-07 | Sawafuji Electric Co Ltd | Power supply unit |
WO1998035432A1 (en) * | 1997-02-10 | 1998-08-13 | Tdk Corporation | Step-up switching power supply |
JPH10285915A (en) * | 1997-04-11 | 1998-10-23 | Toshiba Fa Syst Eng Kk | Snubber energy regenerating circuit |
JP2000262047A (en) * | 1999-03-12 | 2000-09-22 | Cosel Co Ltd | Switching regulator power unit |
JP2001224165A (en) * | 2000-02-09 | 2001-08-17 | Mitsubishi Electric Corp | Chopper apparatus |
JP3465746B2 (en) * | 2000-04-07 | 2003-11-10 | サンケン電気株式会社 | DC-DC converter |
JP2002153048A (en) * | 2000-11-09 | 2002-05-24 | Cosel Co Ltd | Voltage-boosting chopper circuit |
JP2002305874A (en) * | 2001-04-03 | 2002-10-18 | Tdk Corp | Step-down switching power supply unit |
JP2006006061A (en) * | 2004-06-18 | 2006-01-05 | Toshiba Corp | Bidirectional chopper circuit |
JP5023338B2 (en) * | 2005-03-16 | 2012-09-12 | 国立大学法人横浜国立大学 | Chopper circuit |
-
2006
- 2006-10-11 JP JP2006277623A patent/JP4806325B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008099423A (en) | 2008-04-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101704181B1 (en) | Charger for vehicles | |
JP4824524B2 (en) | Unidirectional DC-DC converter and control method thereof | |
US7233507B2 (en) | Non dissipative snubber circuit with saturable reactor | |
Urgun | Zero-voltage transition–zero-current transition pulsewidth modulation DC–DC buck converter with zero-voltage switching–zero-current switching auxiliary circuit | |
US8787042B2 (en) | DC power supply including arrangement to reduce switching loss and a snubber circuit to suppress surge voltages | |
US20120099348A1 (en) | Power converter with high efficiency in operation | |
EP3393027A1 (en) | Soft-switching for high-frequency power conversion | |
CN111953204B (en) | High-voltage gain DC boost converter and control method thereof | |
Matsumori et al. | Isolated DC-DC converter utilizing GaN power device for automotive application | |
Hajiheidari et al. | Asymmetric ZVS buck converters with high-step-down conversion ratio | |
CN108199579B (en) | High-transformation-ratio soft-switching DC-DC buck converter with coupling inductor | |
Cetin | Power-factor-corrected and fully soft-switched PWM boost converter | |
JP6452226B2 (en) | DC-DC converter auxiliary circuit and bidirectional buck-boost DC-DC converter using the auxiliary circuit | |
JP4806325B2 (en) | DC-DC converter | |
Rahimi et al. | Zero-voltage-transition synchronous DC-DC converters with coupled inductors | |
Moradisizkoohi et al. | A quasi-resonant bi-directional buck-boost converter for Electric Vehicle applications | |
JP4806323B2 (en) | DC-DC converter | |
JP4806324B2 (en) | DC-DC converter | |
Sayed et al. | New DC rail side soft-switching PWM DC-DC converter with voltage doubler rectifier for PV generation interface | |
Das et al. | A zero-current-transition converter with reduced auxiliary circuit losses | |
Shimada et al. | Two novel control methods expanding input-output operating range for a bi-directional isolated DC-DC converter with active clamp circuit | |
JP2005110384A (en) | Dc-dc converter | |
JP4971833B2 (en) | Isolated DC-DC converter | |
Kawashima et al. | Recovery-less boost converter for electric vehicle | |
CN107425706B (en) | Active clamp circuit of DC/DC converter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081126 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110422 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110510 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110809 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110812 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |