JP4805883B2 - 空間効率のよいターボデコーダ - Google Patents

Description

本発明は、無線通信システムに関する。とくに本発明は、無線符号分割多重アクセス（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ， ＣＤＭＡ）通信システムにおいて使用されているメモリ効率のよいターボデコーダに関する。

セルラ遠隔通信システムは、移動電話のような複数の移動トランシーバと１以上の基地局との通信を特徴とする。各トランシーバには、送信機と受信機とが構成されている。

一般的なＣＤＭＡトランシーバでは、アンテナがアナログの無線周波数（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ， ＲＦ）信号を受信して、ＲＦ部が中間周波数（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ， ＩＦ）へダウンコンバートする。信号処理回路は、ノイズをフィルタし、アナログ自動利得制御（ａｕｔｏｍａｔｉｃ ｇａｉｎ ｃｏｎｔｒｏｌ， ＡＧＣ）回路を介して信号の大きさを調節する。次に、ＩＦ部は信号を混合して、ベースバンドへ下げ、アナログ信号をディジタル信号へ変換する。次に、ディジタル信号をベースバンドプロセッサへ入力し、さらに、ターボデコーディングのような信号処理を行って、音声またはデータを出力する。

同様に、送信機は、ベースバンドプロセッサからディジタル入力を受信して、その入力をアナログ信号へ変換する。ディジタル入力信号は、多くの場合に、ターボコード化された信号である。次に、この信号をフィルタして、ＩＦ段によって中間周波数へアップコンバートする。次に、伝送信号の利得を調節し、ＩＦ信号をＲＦへ変換し、無線周波数で伝送するための準備をする。

送信機と受信機とのリンクは、チャンネルである。システムの容量を増加するために、移動局および基地局の受信機は、より低い信号対干渉比（Ｓｉｇｎａｌ−ｔｏ−Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｒａｔｉｏ， ＳＩＲ）で効率的に動作しなければならないか、またはチャンネルのＳＩＲを上げなければならない。必要ＳＩＲを下げるために、多くの場合に、特定のコード化方式を使用する。

通信信号のコード化には、冗長情報を信号へ加えることが必要である。ノイズのある環境において伝送される通信信号へ計略的に冗長を加えることによって、ノイズのあるチャンネルによって取り込まれる誤差は、所望のレベルへ低減する。Ｃｌａｕｄｅ Ｓｈａｎｎｏｎによって１９４８年に示されたように、通信信号の情報率がチャンネル容量よりも少ないときは、情報率を低減することなく、所望のノイズレベルを実現することができる。ノイズのある環境において冗長が用いられないときは、誤差のない性能を得るのは困難か、または不可能である。

ノイズのあるローリーフェイド環境（ｎｏｉｓｙ ａｎｄ Ｒａｌｅｉｇｈ−ｆａｄｅｄ ｅｎｖｉｒｏｎｍｅｎｔ）において無線通信システムの性能を向上するために、多くの場合に、信号エンコーダの次にインターリーバを使用する。インターリーバは、エンコーダから出力されたコードワードを拡散して、所与のコードワードを個々のビットに分けて、異なる時間に送る。その結果、所与のコードのビットは、フェージングを個別に経験する。このとき、誤りバーストの影響を受けるビットは、幾つかのコードワードに属している。受信機では、受信信号のサンプルを、デコードする前に、デインターリーブする。インターリーバには、幾つかのタイプがあり、例えば対角インターリーバ、畳込みインターリーバ、インターブロックインターリーバ、およびブロックインターリーバである。

ターボコードは、コードインターリーバによって分割された２以上の構成成分のコードを直接または並列に連結したものである。誤り制御を向上し、かつ必要ＳＩＲを下げるために、多くの場合に、ターボエンコーダおよびターボデコーダを使用する。ターボコードは、しばしば対話形アルゴリズムでデコードされ、シャノン限界に近い信号対雑音比（ｓｉｇｎａｌ−ｔｏ−ｎｏｉｓｅ ｒａｔｉｏ， ＳＮＲ）の低い誤り率を実現する。ターボコードの本質的な部分として、成分コードのエンコーダとデコーダとの間に、コードのインターリーバおよびデインターリーバを挿入しなければならない。ターボコードの性能は、コードインターリーバの長さと構造とに依存する。良好なターボコードの性能は、疑似ランダム構造をもつインターリーバを使用することによって実現することができる。

無線ＣＤＭＡ通信システムでは、ターボエンコーダは、多くの場合、構成成分の畳込みコードとインターリーブされたコードとを並列に連結したものを生成する。エンコーダには、通常は、畳込みエンコーダが構成されていて、インターリーバに接続されている。対応するターボデコーダには、通常は、内蔵形または外付け形のＬｏｇａｒｉｔｈｍｉｃ Ｍａｘｉｍｕｍ Ａ Ｐｏｓｔｅｒｉｏｒｉ （Ｌｏｇ−ＭＡＰ）デコーダが含まれていて、Ｌｏｇ−ＭＡＰデコーダは、インターリーバおよびデインターリーバを有するループに接続されている。ループは、反復のアルゴリズムを実行して、対数尤度比（Ｌｏｇ Ｌｉｋｅｌｉｈｏｏｄ Ｒａｔｉｏ， ＬＬＲ）に近付ける。通常は、ＬＬＲ＞０であるときは、デコードされたビットは１である可能性が最も高く、ＬＬＲ＜１であるときは、デコードされたビットは０である可能性が最も高い。デコーダは、ＬＬＲに基づいて、１または０を出力し、ハードな決定とする。ＬＬＲを判断するのに使用される反復プロセスは、Ｌｏｇ−ＭＡＰアルゴリズムと呼ばれ、計量計算器（ｍｅｔｒｉｃ ｃａｌｃｕｌａｔｏｒ）の２つのインスタンスを含み、その一方では順方向の反復を行い、他方では逆方向の反復を行う。

ターボデコーダの効率およびコストを向上するために、多くの場合に、構成デコーダは、１つのマルチプレクサと２つの外部メモリとに置き換えられる。マルチプレクサは、ターボデコーダループを介してシグナリングを制御し、単一のデコーダが１以上のデコーダに置き換わり、一方でターボデコーダの機能上の保全性を維持する。

都合の悪いことには、このようなターボデコーダには少なくとも２つの外部メモリが必要であり、一方のメモリに一方のループ部からの情報を記憶し、デコーダは、他方のループ部のために使用される。外部メモリのバンクは、多くの場合に、大きくて、かつコスト高であり、したがって無線通信デバイスも大きくて、かつコスト高になる。

したがって、この技術において必要とされているのは、ＣＤＭＡシステムにおいて使用するためのコスト効率および空間効率のよいターボデコーダであって、２つの外部メモリバンクを必要としないターボデコーダである。さらに加えて、空間効率のよいターボデコーダを使用する無線通信システムと、ターボデコーダに２つのメモリバンクを付属する必要を無くすための対応する方法とが必要とされている。さらに加えて、本発明の空間効率のよいターボデコーダで使用するのに適応した効率のよいデュアルポート外部メモリも必要とされている。

ディジタル回路内の冗長のメモリバンクを取り除き、一方でディジタル回路の全体的な機能上の保全性を維持するシステムによって、この技術における必要に対処する。例示的な実施形態において、開示されているターボデコーダ回路は、無線通信システムのターボデコーダにおいて使用するのに適応している。開示されているターボデコーダは、第１の動作モードにおいて、第１の機能ループを使用する。第１の機能ループには、メモリバンク、読出しインターリーバ、第１のマルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ， ＭＵＸ）、ＲＡＭファイル、Ｌｏｇ−ＭＡＰデコーダ、書込みインターリーバ、および第２のＭＵＸが構成されている。さらに加えて、開示されているターボデコーダは、第２の動作モードにおいて、第２の機能ループを使用する。第２の機能ループには、メモリバンク、第１のＭＵＸ、ＲＡＭファイル、Ｌｏｇ−ＭＡＰデコーダ、および第２のＭＵＸが構成されている。

１つの実施形態では、メモリバンクは、デュアルポート外部メモリである。開示されているターボデコーダ回路は、第１のモードと第２のモードとの間で切換えをする。

開示されている方法および装置では、２つの別々のデコーダ機能部の使用および２つの異なる動作モードのために、単一の外部メモリを選択的に使用することによって、ターボデコーダにおける２つの外部メモリの必要を無くした。

本明細書では、ここで開示される方法および装置を、特定の応用についての例示的な実施形態を参照して記載しているが、本発明はそれらに制限されないことが分かるであろう。この技術において普通の技能を有し、かつ本明細書に記載されている教示を利用する者は、本発明の技術的範囲内の追加の変更、応用、および実施形態と、本発明が大いに役立つ追加の分野とが分かるであろう。

図１は、本明細書に開示されている教示にしたがって構成されている無線通信システム１０のブロック図である。分かり易くするために、種々の構成要素、例えば、アンテナ、電源、クロッキング回路、増幅器などは、図１には示されていないが、これらの構成要素は、当業者には周知である。したがって、当業者には、このような構成要素をどのように構成するかが分かるであろう。

システム１０には、送信機構１２と受信機構１４とが構成されている。送信機構１２には、情報ソース１６、ソースエンコーダ１８、および送信機２０が構成されている。送信機２０には、ターボエンコーダ２２、チャンネルインターリーバ２４、変調器２６が構成されている。情報ソース１６の出力は、ソースエンコーダ１８へ入力される。ソースエンコーダ１８の出力は、送信機２０のターボエンコーダ２２へ入力される。ターボエンコーダ２２の出力は、チャンネルインターリーバ２４へ入力される。チャンネルインターリーバ２４の出力は、変調器２６へ入力される。

受信機構１４内では、受信機２８はソースデコーダ３６へ接続され、ソースデコーダ３６は情報シンク３８へ接続されている。受信機２８には、復調器３０、チャンネルデインターリーバ３２、および特別な空間効率のよいターボデコーダ３４が構成されていて、特別な空間効率のよいターボデコーダ３４は、本明細書において開示されている教示にしたがって構成されている。復調器３０の入力は、無線チャンネル４０を介して、送信機構１２の変調器２６の出力へ接続されている。復調器３０の出力は、チャンネルデインターリーバ３２の入力へ接続されている。チャンネルデインターリーバ３２の出力は、ターボデコーダ３４の入力へ接続されている。ターボデコーダ３４の出力は、ソースデコーダ３６へ入力され、ソースデコーダ３６の出力は、情報シンク３８へ入力される。ターボデコーダ３４は、別途より詳しく記載するように、オプションとしてスケーリングをチャンネルデインターリーバ３２へフィードバックする。

動作において、情報ソース１６はソースデコーダ１８へ音声信号または他のデータを供給する。情報ソース１６は、人間；キーパッドまたはマイクロフォンのような入力デバイス；あるいはネットワークのような他のデータソースである。ソースエンコーダ１８は、情報ソース１６によって与えられた情報を、ターボエンコーダ２２で使用するのに適した所定の電子フォーマットへディジタル形式にコード化する。ソースエンコーダは、この技術において一般的に知られている。ソースエンコーダ１８の細部は、応用によって異なり、当業者は、所定の応用の必要を満たすように選択する。

ソースエンコーダ１８は、数字の二値ビットｄ_Ｋ、すなわち１または０のストリームを出力する。この実施形態では、ターボエンコーダ２２はビットｄ_ｋをターボコードへコード化する。ターボコードは、規則的に反復する畳込み（Ｒｅｃｕｒｓｉｖｅ Ｓｙｓｔｅｍａｔｉｃ Ｃｏｎｖｏｌｕｔｉｏｎａｌ， ＲＳＣ）コードを並列に連結したものを表わす。結果のターボコード化されたビットは、チャンネルインターリーバ２４へ入力される。チャンネルインターリーバ２４は、疑似乱数置換関数αを介して入力ビットを再び順序付け、疑似乱数の規則αにしたがって、ｉ番目の位置のビットを位置α（ｉ）へ移動する。インターリーバ２４はブロックインターリーバとして構成されていてもよく、ブロックインターリーバでは、データをメモリブロックへ行ごとに読込み、列ごとにデータを読出す。

再び順序付けられたビットは、変調器２６へ入力され、変調器２６では、無線チャンネル４０によって送るための、ディジタルのターボコード化されてインターリーブされた信号を準備する。変調器２６にはベースバンド−対−ＩＦミキサ（図示されていない）とＩＦ−対−ＲＦミキサ（図示されていない）とが構成されていて、ベースバンド−対−ＩＦミキサは、チャンネルインターリーバ２４によって出力されたディジタルのベースバンド信号をＩＦ信号へアップコンバートして、ＩＦ−対−ＲＦのミキサはＩＦ信号をＲＦ信号へ変換して、無線伝送がチャンネル４０を横切る準備をする。変調器２６は、さらに加えて、疑似雑音（Ｐｓｅｕｄｏ Ｎｏｉｓｅ， ＰＮ）拡散のような機能を実行して、対応するＰＮ機能を使用して、同相の信号成分と直角位相の信号成分とを混合し、無線伝送を準備する。変調器２６は、さらに加えて、出力信号４２へパイロット信号を加え、結果の信号は、送信機アンテナ（図示されていない）を介してチャンネル４０を横切って送られる。

無線信号４２は、受信機構１２の変調器２６から出力され、無線チャンネル４０を横切り、受信機構１４の復調器３０によって受信される。この特定の実施形態では、無線信号４２は、符号分割多重アクセス（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ， ＣＤＭＡ）信号であり、システム１０はＣＤＭＡシステムである。復調器３０には、チャンネル推定器、レーキ受信機、およびその後にＲＦ−対−ＩＦ回路、およびＩＦ−対−ベースバンド回路（図示されていない）が構成されている。この技術においてよく知られているように、レーキ受信機は多段受信機であり、相関受信機の幾つかのバンクが構成されている。各段では、システム１０の各ユーザからの受信信号を推定する。結果の推定値を加算し、全受信信号から減算する。次に、送信機構１２のユーザから受信した目的の信号の推定値を再び加算し、そこから残りの信号を求め、ビット推定値を得る。

復調器３０は、受信信号４２を復調して、対応するディジタルの復調信号を、チャンネルデインターリーバ３２へ供給する。チャンネルデインターリーバ３２は置換関数α^−１を介して復調信号をデインターリーブする。置換関数α^−１は、チャンネルインターリーバ２４の置換関数αの逆関数である。この実施形態では、チャンネルデインターリーバ３２が出力するビット系列は、構成要素のＲＳＣコードを並列に連結したものに、無線チャンネル４０によって加えられた追加のノイズと干渉の項を付加したものを出力する。ターボデコーダ３４は、周知のＬｏｇａｒｉｔｈｍｉｃ Ｍａｘｉｍｕｍ Ａ Ｐｏｓｔｅｒｉｏｒｉ（Ｌｏｇ−ＭＡＰ）アルゴリズムを使用して、デインターリーブされたビット流をデコードする。

従来のターボデコーダ、すなわち２以上の別々の外部メモリ、または２以上の別々のＬｏｇ−ＭＡＰデコーダ３４、あるいはこの両者を必要とするターボデコーダとは異なり、ターボデコーダ３４は空間効率がよく、ターボデコーダ３４に必要とされるのは、１つのみの外部メモリと１つのみのＬｏｇ−ＭＡＰデコーダとである。したがって、ターボデコーダ３４は、従来のターボデコーダよりも、より小型で、より低コストになる。これは、ディジタル通信システム１０の関係付けられている受信機構１４のサイズおよびコストを低減するのを助ける。

図２は、図１の通信システム１０で使用するのに適応した従来のターボエンコーダ２２のより詳細な図である。次に、ここで開示される方法および装置の理解を容易にすることを意図して、従来のターボエンコーダ２２について記載する。

ターボエンコーダ２２には、第１の遅延５０、第２の遅延５２、およびインターリーバ（π）５４が構成されていて、各素子は、数字のビット流ｄ_ｋを入力として受信する。第１の遅延５０の出力ｙ_０ｋはパンクチャリング回路５６へ入力される。第２の遅延５２の出力は第１のエンコーダ５８へ入力され、第１のエンコーダ５８の出力ｙ_１ｋはパンクチャリング回路５６へ入力される。インターリーバ５４の出力は第２のエンコーダ６０へ入力され、第２のエンコーダ６０の出力ｙ_１ｋはパンクチャリング回路５６へ入力される。パンクチャリング回路５６は、図１のチャンネルインターリーバ２４へ出力する。この実施形態では、第１のエンコーダ５８および第２のエンコーダ６０は、ＲＳＣエンコーダである。

動作において、第１の遅延５０は、入力された数列ｄ_ｋを遅延して、対応する桁移動した数列ｙ_０ｋをパンクチャリング回路５６へ出力する。第２の遅延５２は、入力された数列ｄ_ｋを遅延して、対応する桁移動した出力を第１のエンコーダ５８へ供給する。第１のエンコーダ５８は、畳込みコード化技術を使用して、遅延した数列をコード化する。次に、エンコーダ５８は、対応するコード化された信号ｙ_１ｋをパンクチャリング回路５６へ出力する。同様に、第２のエンコーダ６０は、インターリーバ５４によって出力された、インターリーブされた数列を、所定の置換関数πでコード化する。次に、エンコーダ６０は、対応するコード化された信号ｙ_２ｋをパンクチャリング回路５６へ出力する。

パンクチャリング回路５６は、並列の信号ｙ_０ｋ、ｙ_１ｋ、およびｙ_２ｋを単一の系列へ順番に並べ、すなわちターボコードを生成し、それを図１のチャンネルインターリーバ２４へ供給する。パンクチャリング回路５６は、さらに加えて、所与の応用の必要を満たすように、出力信号のコードレートを調節してもよい。図２に示されているターボエンコーダ２２は、１／３レートのターボエンコーダであり、ｋの入力ビットのデータ系列は、３ｋの符号のコードワードへマップされる。パンクチャリング回路５６の出力は、１／３レートのコードであるが、パンクチャリングによってコードレートを上げてもよい（例えば、１／２レート）。

従来の畳込みコード、例えば第１のＲＳＣエンコーダ５８から出力されたコードをデコードするために、多くの場合に、周知のビタビアルゴリズムを使用する。ビタビアルゴリズムにより、最尤度（Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ， ＭＬ）の解を計算する。ＭＬの解は、受信系列ｙにおける伝送データビットの最確系列ｍを表わす。事前の情報（ａ ｐｒｉｏｒｉ ｉｎｆｏｒｍａｔｉｏｎ）が分かっているときは、ＭＬはＭＡＰよりも低く（事前の情報が分かっていないときは、ＭＬはＭＡＰアルゴリズムに本質的に等しい）、ターボデコーディングでは、事前の情報を推定して、それをＭＡＰデコーディングに使用する。

式（１）および（２）のＬＬＲは、周知のＬｏｇ−ＭＡＰアルゴリズムを使用して、ターボデコーダ７０を介して反復的に計算される。これについては、Ｖｉｒｇｉｎｉａ Ｔｅｃｈによって１９９８年９月に発行されたＭ．Ｃ． Ｖａｌｅｎｔｉによる先行報告書（“Ｉｔｅｒａｔｉｖｅ Ｄｅｔｅｃｔｉｏｎ ａｎｄ Ｄｅｃｏｄｉｎｇ ｆｏｒ Ｗｉｒｅｌｅｓｓ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ”）において、より詳しく記載されている。デパンクチャリング回路７２によって供給された情報の“窓（ｗｉｎｄｏｗ）”に対して反復処理を行なう。デコーダ７０において、この情報の窓を数回、循環させてから、データの次の窓をデパンクチャリング回路７２から読出す。開示されている方法および装置についての１つの実施形態では、窓は３２ワードに等しく、各ワードは６ビット値であり、コード化されたデータの１ビットに対するソフト決定を表わす。

動作において、デパンクチャリング回路７２は、先ず、この技術においてよく知られている応用によって異なる方法を使用して、図１のデインターリーバ３２のようなチャンネルデインターリーバから受信した信号をデパンクチャする。デパンクチャされた信号は、上述で定義した３つのベクトルｙ_０、ｙ_１、およびｙ_２を表わす。このデパンクチャされた信号は、ＲＡＭファイル７４へ入力され、緩衝される。

デコーダ７０には、２つの機能ループが構成されていると考えられる。第１の機能ループには、外部メモリ８０、読出しインターリーバ９０、ＭＵＸ９２、ＲＡＭファイル７４、Ｌｏｇ−ＭＡＰデコーダ７６、書込みインターリーバ７８、外部メモリ８８が含まれる。第２の機能ループには、外部メモリ８８、ＭＵＸ９２、ＲＡＭファイル７４、Ｌｏｇ−ＭＡＰデコーダ７６、および外部メモリ８０が含まれる。

デコーダ７０は、第１の動作モードにおいて、第１の機能ループ部を使用する。対照的に、デコーダ７０は、第２の動作モードにおいて、第２の機能ループ部を使用する。第１の動作モードを最初に実行するときは、ＲＡＭファイル７４の内容はＬｏｇ−ＭＡＰデコーダ７６へクロックされる。Ｌｏｇ−ＭＡＰデコーダ７６は、第１の動作モードの１回目の実行中に、パンクチャリング回路７２によって供給されたデータと、ｚの所定の初期値とを使用して、式（１）のＬＬＲのΛ_１ｋを推定する（ｚの所定の初期値を使用するのは、ｚの現在の値を生成するのに使用するためのＬｏｇ−ＭＡＰデコーダ７６からの前の値はないからである）。１つの実施形態では、ｚの初期値はゼロである。

Ｌｏｇ−ＭＡＰデコーダ７６の出力を、書込みインターリーバ７８へ入力する。Ｌｏｇ−ＭＡＰデコーダ７６からの出力をインターリーブするのに、書込みインターリーバ７８と第１の外部メモリ８８とを組合せて使用する。同時に、Ｌｏｇ−ＭＡＰデコーダ７６からの出力を第２の外部メモリ８０に記憶する。

次に、ターボデコーダを第２の動作モードへ遷移する。第２の動作モードにおいて、ＭＵＸ９２は、第１の外部メモリ８８からの出力を選択する。書込みインターリーバ７８と第１の外部メモリ８８とにより、インターリービング機能が成り立つ。ＭＵＸ９２は、第１の外部メモリ８８の出力をＲＡＭファイル７４へ結合し、ＲＡＭファイル７４はそのデータを記憶する。ＲＡＭファイル７４からの出力をＬｏｇ−ＭＡＰデコーダ７６へ結合する。したがって、第２の動作モードでは、Ｌｏｇ−ＭＡＰデコーダ７６は、第１の外部メモリ８８内に記憶されているデータを供給されていることが分かるであろう。

ターボデコーダ７０は、第２の動作モードを終えた後に、第１の動作モードへ再び切り換わる。第１の動作モードにおいて、モードセレクタ回路９４は、読出しインターリーバ９０の出力をＭＵＸ９２の出力として選択する。第２の外部メモリ８０と読出しインターリーバ９０とが、デインターリービング機能を実行する。読出しインターリーバ９０の出力は、外部情報ｚ_２＝｛ｚ_２ｋ｝を表わす。したがって、外部情報ｚ_２は、読出しインターリーバ９０から読出され、ＭＵＸ９２によってＲＡＭファイル７４へ出力される。しかしながら、（上述の）第１の動作モードの１回目の実行中は、既に記載したように、ｚの値は所定の初期値に設定されていることに注意すべきである。したがって、Ｌｏｇ−ＭＡＰデコーダ７６からの出力Λ_１ｋと、読出しインターリーバ９０から出力された結果の値ｚとは、１回目のデコーディングプロセスには使用されない。しかしながら、第１の動作モードの２回目の実行中に、ＲＡＭファイル７４は、記憶されている値ｙ_０、ｙ_１、およびｚ_２をＬｏｇ−ＭＡＰデコーダ７６へ出力する。

何れの場合においても、第１の動作モード中に、ＲＡＭファイル７４からの出力は、Ｌｏｇ−ＭＡＰデコーダ７６へ結合される。Ｌｏｇ−ＭＡＰデコーダ７６は、Λ_１ｋの値を計算する。次に、Λ_１ｋの値を書込みインターリーバ７８へ結合する。次に、書込みインターリーバ７８からの出力を第１の外部メモリ８８へ結合する。

ターボデコーダ７０のモードは、各反復ごとに、第１の動作モードと第２の動作モードとを交番し続ける。所定回数の反復ごとに、Ｌｏｇ−ＭＡＰデコーダ７６からの出力を、ハード決定回路８２によってタップする。開示されている方法および装置についての１つの実施形態にしたがうと、ターボデコーダ７０は、１０回の反復を行う。

従来のターボデコーダでは、２以上のＬｏｇ−ＭＡＰデコーダ、すなわち第１の動作モードのＬｏｇ−ＭＡＰデコーダ７６に対応するものと、第２の動作モードのＬｏｇ−ＭＡＰデコーダ７６に対応するものとが必要とされた。

図４は、図１の空間効率のよいターボデコーダ３４のブロック図である。分かり易くするために、種々の構成要素、例えば電源、クロッキング回路、増幅器等は、図４から省かれている。しかしながら、この教示を利用する当業者には、図４からは省いた必要な構成要素をどこに、かつどのように構成するかが分かるであろう。空間効率のよいデコーダ３４についてのターボデコーダの設計では、図３の２つのメモリ８０および８８のような、２つの別々の外部メモリは必要ない。

空間効率のよいターボデコーダ３４には、デパンクチャリング回路７２、ＲＡＭ７４、およびＬｏｇ−ＭＡＰデコーダ７６が構成されている。Ｌｏｇ−ＭＡＰデコーダ７６の出力は、書込みインターリーバ７８、第１のＭＵＸ１００の第１の入力、ハード決定回路８２、および信号対雑音比（Ｓｉｇｎａｌ−ｔｏ−Ｎｏｉｓｅ Ｒａｔｉｏ， ＳＮＲ）の推定回路１０２に接続されている。ＳＮＲ推定回路１０２の出力は、マイクロプロセッサ／制御装置１０４へ入力され、マイクロプロセッサ／制御装置１０４は図１のチャンネルデインターリーバ３２へスケーリングをフィードバックし、チャンネルデインターリーバ３２は、デパンクチャリング回路７２へ入力を供給する。書込みインターリーバ７８の出力は、第１のＭＵＸ１００の第２の入力へ接続され、その出力はデュアルポート外部メモリ１１０へ入力される。デュアルポート外部メモリ１１０の出力は、第２のＭＵＸ１０４の第１の入力と読出しインターリーバ１０６の入力とへ接続される。読出しインターリーバ１０６の出力は、第２のＭＵＸ１０４の第２の入力へ接続される。第２のＭＵＸ１０４の出力は、ＲＡＭ７４へ入力される。モード制御装置回路１０８は、第１のＭＵＸ１００、第２のＭＵＸ１０４、およびデュアルポート外部メモリ１１０の制御端末へ接続される。モード制御装置回路１０８は、別途記載するように、ＭＵＸの切換えを制御して、ターボデコーダ３４のモードを第１の動作モードと第２の動作モードとの間で選択的に、かつ周期的に切換える。

ターボデコーダ３４の動作は、図３のターボデコーダ７０の動作と機能上、類似している。しかしながら、図３において、書込みインターリーバ７８、第１の外部メモリ８８、第２の外部メモリ８０、読出しインターリーバ９０、２：１のＭＵＸ９２、およびモードセレクタ９４を含む部分は、図４では、書込みインターリーバ７８、第１のＭＵＸ１００、デュアルポート外部メモリ１１０、読出しインターリーバ１０６、第２のＭＵＸ１０４、およびモード制御装置１０８を含む部分に置き換えられている。したがって、図４の開示されているデコーダ３４内の第１の機能ループには、デュアルポート外部メモリ１１０、読出しインターリーバ１０６、第２のＭＵＸ１０４、ＲＡＭファイル７４、Ｌｏｇ−ＭＡＰデコーダ７６、書込みインターリーバ７８、および第１のＭＵＸ１００が構成されている。図４の開示されているデコーダ３４内の第２の機能ループには、デュアルポート外部メモリ、第２のＭＵＸ１０４、ＲＡＭファイル７４、Ｌｏｇ−ＭＡＰデコーダ７６、および第１のＭＵＸ１００が構成されている。

第１の機能ループは、第１の動作モードにおいて使用される。第１の動作モードにおいて、デュアルポート外部メモリ１１０は読出しインターリーバ１０６によって読出され、その出力は、モード制御装置１０８の制御のもとで、第２のＭＵＸ１０４の出力として選択される。したがって、図３のターボデコーダ７０と同様に、デコーダ３４の第１の動作モードでは、読出しインターリーバ１０６の出力は、ＲＡＭファイル７４へ再び供給される。ＲＡＭファイル７４からの出力は、Ｌｏｇ−ＭＡＰデコーダ７６へ結合される。Ｌｏｇ−ＭＡＰデコーダ７６からの出力は、第１のＭＵＸ１００へ結合される。ＭＵＸ１００は、モード制御装置１０８により、書込みインターリーバ７８からの出力を選択する。したがって、書込みインターリーバ７８からの出力は、デュアルポート外部メモリ１１０へ結合され、デュアルポート外部メモリ１１０の中に記憶される。図３のデコーダ７０の動作と同様に、第１の動作モードでは、Ｌｏｇ−ＭＡＰデコーダ７６の出力は、ＬＬＲのΛ_１ｋの推定値である（式１参照）。

しかしながら、図３のターボデコーダ７０には２つの外部メモリが必要である一方で、図４のデコーダ３４が、読出しおよび書込みをするのに必要なのは、１つの外部メモリ１１０だけである。実際には、単一の外部メモリ１１０は、２つの外部メモリ８０および８８よりも、相当により小さい。実験結果から、デュアルポート外部メモリ１１０は約２．５４２平方ミリメートルであり、これと比較して、２つの外部メモリ８０および８８は約４．３５６平方ミリメートルであることが明らかになった。したがって、４１．６パーセントのメモリ空間が低減された、または１．８１４平方ミリメートルの空間が節約されたことになる。これは、相当に大きな節約である。

第１のＭＵＸ１００は、モード制御装置１０８により、Ｌｏｇ−ＭＡＰデコーダ７６の出力を選択する。その結果、Ｌｏｇ−ＭＡＰデコーダ７６の出力は、デュアルポート外部メモリ１１０へ書込まれる。したがって、図４のデコーダ３４の第２の動作モードの動作は、図３のターボデコーダ７０の第２の動作モードの動作に類似している。

第１の動作モードでは、書込みインターリーバ７８およびデュアルポート外部メモリ１１０はインターリーバ、すなわち第１の機能部として働き、一方でデュアルポート外部メモリ１１０および読出しインターリーバ１０６は、デインターリーバ、すなわち第２の機能部として働く。なお、機能部という用語は、機能ごとに異なっている部分を示す。上述の定義にしたがうと、２つの異なる機能を実行する単一の回路は、第１の機能に対応する第１の機能部と第２の機能に対応する第２の機能部とを有すると考えられることに注意すべきである。

したがって、第１の動作モードでは、Ｌｏｇ−ＭＡＰデコーダ７６の入力は、ブロック１１０および１０６によってデインターリーブされる。Ｌｏｇ−ＭＡＰデコーダ７６の出力は、ブロック７８および１１０によってインターリーブされ、第２の動作モードにおいて使用するためにデュアルポートメモリ内に記憶される。したがって、第２の動作モードにおいてＬｏｇ−ＭＡＰデコーダ７６へ結合される入力は、第１の動作モードにおいてブロック７８および１１０によって既にインターリーブされたものである。

この技術において知られている方法にしたがって、ＳＮＲ推定回路１０２は、Ｌｏｇ−ＭＡＰデコーダ７６の出力を使用して、信号対雑音比（ＳＮＲ）を計算する。ＳＮＲ推定回路１０２は、結果のＳＮＲをマイクロプロセッサ／制御装置１０４へ供給し、マイクロプロセッサ／制御装置１０４はチャンネルインターリーバのスケーリング値を計算する。スケーリング値計算の詳細は応用ごとに異なり、所与の応用の必要を満足させるように、当業者によって判断される。スケーリング値は、図１のチャンネルインターリーバ３２へフィードバックされ、チャンネルインターリーバ３２は、それに応答して、チャンネルインターリービング機能を適切に調節する。当業者には、ＳＮＲ推定回路１０２とマイクロプロセッサ／制御装置１０４とから成るチャンネルインターリービングフィードバック経路が省かれていることが分かるであろう。

この説明は、１／３レートのターボデコーダに関するが、当業者には、異なるレートのターボデコーダで使用するために、開示されている方法および装置を適応させることができることが分かるであろう。本発明の教示を利用する当業者には、異なるデコーダレートまたは所与の応用の必要に適応するように、図４のターボデコーダを容易に調整または調節できることが分かるであろう。

この特定の実施形態では、読出しインターリーバ１０６および書込みインターリーバ７８は、ＣＤＭＡ２０００の米国電気通信工業会（Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｉｎｄｕｓｔｒｙ Ａｓｓｏｃｉａｔｉｏｎ， ＴＩＡ）の標準規格にしたがって構成されている。インターリーバ７８および１０６は、外部メモリ１１０において入出力されるデータについてメモリアドレスを計算する。これらの計算値は、デュアルポート外部メモリ１１０への制御入力として供給される。

１つの実施形態では、ターボデコーダの反復回数は一定であり、１０ないし２０回の反復後に、ハード決定回路８２は、Ｌｏｇ−ＭＡＰデコーダ７６の出力をサンプリングする。しかしながら、反復回数は、応用によって異なり、巡回冗長検査（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ， ＣＲＣ）の測度のような品質測度を基準にして動的に判断される。したがって、他の実施形態では、実行される反復回数は、より多くても、より少なくてもよく、特定の実行に適するように、デコーダ内で反復回数を調節することができる。

図５は、図４のターボデコーダ３４の読出しおよび書込みのタイミングを示すタイミング図である。クロック信号の系列１２０の所与のクロックサイクルにおいて、図４のデュアルポート外部メモリ１１０の２つのメモリアドレスの内容が読出され、次のサイクルにおいて、２つのメモリアドレスの内容が書き込まれる。

図６は、図４の空間効率のよいデュアルポート外部メモリ１１０についてのより詳細な図である。デュアルポート外部メモリ１１０には、第１の１：２のデマルチプレクサ（Ｄｅｍｕｌｔｉｐｌｅｘｅｒ， ＤＥＭＵＸ）１３０が構成されていて、ＤＥＭＵＸ１３０は、外部メモリ１１０が第１の動作モードのときは、図４の書込みインターリーバ７８から、第２の動作モードのときは、Ｌｏｇ−ＭＡＰデコーダ７６から、入力を受信する。第１の１：２のＤＥＭＵＸ１３０の第１の出力は、第１の１：８のＤＥＭＵＸ１３２の入力へ接続される。第１の１：２のＤＥＭＵＸ１３０の第２の出力は、入力レジスタ１３４の入力へ接続される。入力レジスタ１３４の出力は、第２の１：８のＤＥＭＵＸ１３６の入力へ接続される。第１の１：８のＤＥＭＵＸの８つの並列の出力は、第２の１：８のＤＥＭＵＸ１３６の８つの並列の出力へ接続され、さらに、異なるメモリ素子、すなわち第１のメモリ素子１３８、第２のメモリ素子１４０、第３のメモリ素子１４２、第４のメモリ素子１４４、第５のメモリ素子１４６、第６のメモリ素子１４８、第７のメモリ素子１５０、および第８のメモリ素子１５２の入力へそれぞれ接続される。８つのメモリ素子１３８ないし１５２の各々は、第１の８：１のＭＵＸ１５４の８つの並列の入力ラインの１つへ接続され、第１の８：１のＭＵＸ１５４の８つの並列の入力ラインの各々は、第２の８：１のＭＵＸ１５６の対応する並列の入力ラインへ接続される。第１の８：１のＭＵＸ１５４の出力は、２：１のＭＵＸ１５８の第１の入力へ接続される。第２の８：１のＭＵＸの出力は、出力レジスタ１６０の入力へ接続される。レジスタ１６０の出力は、２：１のＭＵＸ１５８の第２の入力へ接続される。２：１のＭＵＸ１５８の出力は、図４のＲＡＭファイル７４および図４の読出しインターリーバ１０６へ供給される。アドレスセレクタ１６２は、ＤＥＭＵＸ１３０、１３２、１３６、およびＭＵＸ１５４、１５６、１５８の制御入力へ接続される。レジスタ１３４および１６０は制御入力を受信し、この制御入力は、アドレスセレクタ１６２または図４のモード制御装置１０８、あるいはこの両者を介して、１つ置きのクロックサイクルごとにイネーブルされたものである。アドレスセレクタ１６２は、図４の書込みインターリーバ７８、読出しインターリーバ１０６、およびモード制御装置１０８から入力を受信する。書込みインターリーバ７８、読出しインターリーバ１０６、およびモード制御装置１０８は、デュアルポート外部メモリ１１０へ制御入力を供給する。

動作において、図４および６を参照すると、ＬＬＲを表わすＬｏｇ−ＭＡＰデコーダ７６から出力されたビット流か、またはインターリーバ７８から出力されたインターリーブされたＬＬＲの出力は、１：２のＤＥＭＵＸ１３０へ入力される。第１の動作モードでは、Ｌｏｇ−ＭＡＰデコーダ７６の出力は、１：２のＤＥＭＵＸ１３０への入力である。１符号に対応するＬＬＲビットは、８つのメモリ素子１３８ないし１５２の中から選択される１つのメモリ素子へ書込まれる。

外部メモリ１１０がインターリーバのサブモードであるときは、外部メモリ１１０は、線形に書込まれ、インターリブされて読出される。これがインターリービングである。同様に、外部メモリ１１０が、デインターリーバのサブモードであるときは、外部メモリ１１０は、インターリブされて書込まれ、線形に読出される。これが、デインターリービングである。

第１の動作モードのインターリーバのサブモードでは、ＬＬＲが書込まれるメモリ素子は、線形アドレス（所与のデータフレームのビット位置）に基づいている。次に、外部メモリ１１０は、インターリーブされて読出される。すなわち、ＭＵＸ１５８の出力は、アドレス（インターリーブされた線形アドレス）を有するメモリ素子の内容を表わす。

２つのメモリ素子が書込まれた後で、外部メモリ１１０は読出される。一方のメモリ素子は、所与の符号と関係付けられているＬＬＲビットを受信し、最下位のビットが０である線形アドレスをもつ。他方のメモリ素子は、最下位のビットが１である線形アドレスをもつ。２つのメモリ素子は、書込まれた後で、読出される。

外部メモリ１１０がデインターリーバのサブモードであるときは、アドレスセレクタ１６２は入力のＤＥＭＵＸ１３０、１３２、および１３６を制御して、所与の符号と関係付けられているＬＬＲは、インターリーブされて書込まれる。すなわち、所与の符号のインターリーブされたアドレスと関係付けられているメモリ素子へ書き込まれる。所与の符号のアドレスは、所与のデータフレームのデインターリーブされたビット位置に対応する。同様に、出力のＭＵＸ１５４、１５６、および１５８の出力の切換えは、アドレスセレクタ１６２によって制御され、外部メモリ１１０は線形に読出される。すなわち、メモリ素子の内容には、所与のデータフレームのビット位置によって判断される線形アドレスが含まれる。

外部メモリ１１０の読出し機能は、外部メモリ１１０の書込み機能の逆である。例えば、外部メモリ１１０へインターリーブされて書込まれることは、外部メモリからインターリーブされて読出されるのと類似しているが、その処理の順番は逆である。

アドレスセレクタ１６２は、図４のインターリーバ７８、モード制御装置１０８、および読出しインターリーバ１０６から入力を受信する。アドレスセレクタ１６２は、動作モードにしたがって、これらの入力を使用して、ＭＵＸおよびＤＥＭＵＸの制御信号を生成して、線形の書込み、インターリーブ後の書込み、線形の呼出し、および／またはインターリーブ後の読出しを行なう。例えば、第１の動作モードでは、外部メモリ１１０は、インターリーバとして働き、線形に書込まれ、インターリーブされて読出される。第２の動作モードでは、外部メモリはデインターリーバとして働き、（書込みインターリーバからアドレスセレクタ１６２へ入力されるインターリーブされたアドレスに基づいて）インターリーブされて書込まれ、線形に読出される。外部メモリ１１０への書込み、および外部メモリ１１０からの読出しは、図４のモード制御装置１０８から受信される制御入力によって判断される動作モードに基づいて、アドレスセレクタ１６２によって制御される。

当業者には、モードセレクタ回路９４は、この教示を利用する当業者により、簡単なタイミングおよびクロッキング回路を使用して実行されることが分かるであろう。さらに加えて、インターリーバ７８および１０６のような読出しおよび書込みインターリーバは、この技術において知られている。

図７は、図６のデュアルポート外部メモリ１１０の読出しおよび書込みに使用されるＣＤＭＡ２０００のターボコードインターリーバ１７０の図である。ターボコードのインターリーバ１７０は、図４の書込みインターリーバ７８または読出しインターリーバ１０６として使用するために、当業者により変更できる。

図４および７を参照すると、この実施形態では、ターボコードインターリーバ１７０には、行／列分離器１７２が構成されていて、行／列分離器１７２は、Ｌｏｇ−ＭＡＰデコーダ７６から入力アドレスを受信する。入力アドレスは、所与のデータフレームのビット位置を表わす。

入力アドレスの幅は、ｍ＋ｎビットである。所与のアドレス符号の上位のｎビットは列を表わし、一方で下位のｍビットは行を表わす。行／列分離器１７２は、ｍの行ビット、すなわち下位のｍビットをビット反転器１７４およびルックアップテーブル（Ｌｏｏｋ−Ｕｐ Ｔａｂｌｅ， ＬＵＴ）１７６へ出力する。ビット反転器１７４はｍビットを反転して、行／列接続器１７８へ出力する。ＬＵＴ１７６は、各行ごとに１ビットずつ、ｎビットをマルチプレクサ１８０へ出力する。

行／列分離器１７２から出力されたｎの列ビットは、加算器１８２へ入力され、加算器１８２は、受信したｎの列ビットへ１を加算し、それに応答して、ｎの出力された列ビットを乗算器１８０の入力へ供給する。乗算器１８０は、加算器１８２の出力をＬＵＴ１７６の出力と乗算して、それに応答して、ｎの列ビットを行／列結合器１７８へ出力する。行／列結合器１７８は、ｍ＋ｎビットを外部メモリ１１０へ出力する。なお、上位のｍビットは、ビット反転器１７４から出力された、ビット反転されたｍビットを表わし、下位のｎビットは乗算器１８０の出力を表わす。不適切なアドレスの判断回路１８４は、行／列結合器１７８から出力された不適切なアドレスを選択して、捨てる。

図６の外部メモリ１１０では、この特定のインターリーブされたアドレス生成の特性を使用しており、すなわち全ての２つの連続するインターリーブされたアドレスが、００ＸＸＸＸ、０１ＸＸＸＸ、１０ＸＸＸＸ、および１１ＸＸＸＸの中の１つのアドレスを有するようにアドレスを選択している。これらの２つのアドレスの２つの最上位ビットは、同じにならない。当業者には、他のインターリービング方式（例えば、Ｗ−ＣＤＭＡ）では、２つの連続するインターリーブされたアドレスは、一定の様式において、例えばルックアップテーブルのマッピングにより異なるために、適切なインターリービング特性を容易に判断できる。

この技術において普通の技能をもち、かつこの教示を利用する者には、開示されている方法および装置についての技術的範囲内における追加の変更、応用、および実施形態が分かるであろう。したがって、本発明は、本発明の特許請求項のみによってのみ定義され、本明細書に開示されている特定の方法および装置に制限されるべきではないことがわかるであろう。

以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［1］ 第１および第２の動作モードを有するターボデコーダ回路であって、
（ａ）第１の動作モードで使用するための第１の機能ループであって、
（１）入力と出力を有する書込みインターリーバと、
（２）入力と出力とを有するデュアルポート外部メモリであって、デュアルポート外部メモリの入力が、書込みインターリーバの出力に接続されているデュアルポート外部メモリと、
（３）入力と出力とを有する読出しインターリーバであって、読出しインターリーバの入力が、デュアルポート外部メモリの出力に接続されている読出しインターリーバと、
（４）入力と出力とを有するバッファ回路であって、バッファ回路の入力が、読出しインターリーバの出力に接続されているバッファ回路と、
（５）入力と出力とを有するＬｏｇａｒｉｔｈｍｉｃ Ｍａｘｉｍｕｍ Ａ Ｐｏｓｔｅｒｉｏｒｉ （Ｌｏｇ−ＭＡＰ）デコーダであって、Ｌｏｇ−ＭＡＰデコーダの入力が、バッファの出力に接続されていて、Ｌｏｇ−ＭＡＰデコーダの出力が、書込みインターリーバに接続されているＬｏｇ−ＭＡＰデコーダとが含まれている第１の機能ループと、
（ｂ）第２の動作モードで使用するための第２の機能ループであって、
（１）デュアルポート外部メモリと、
（２）バッファ回路であって、入力がデュアルポート外部メモリの出力に接続されているバッファ回路と、
（３）Ｌｏｇ−ＭＡＰデコーダであって、入力がバッファ回路の出力に接続されていて、Ｌｏｇ−ＭＡＰデコーダの出力がデュアルポート外部メモリの入力に接続されているＬｏｇ−ＭＡＰデコーダとが含まれている第２の機能ループとが構成されているターボデコーダ回路。
［2］ ターボデコーダ回路であって、
（ａ）出力と、第１および第２の入力とを有するマルチプレクサであって、第１の入力は書込みインターリーバに接続されていて、第２の入力はＬｏｇ−ＭＡＰデコーダの出力に接続されていて、マルチプレクサはデュアルポート外部メモリの入力へ接続されているマルチプレクサと、
（ｂ）マルチプレクサに接続されているタイミング回路とがさらに構成されていて、マルチプレクサとタイミング回路とが、第１の機能ループと第２の機能ループとの間で切換えをすることによって、第１の動作モードと第２の動作モードとを設定する［1］に記載のターボデコーダ回路。
［3］ 第２のマルチプレクサがさらに構成されているターボデコーダ回路であって、第２のマルチプレクサが、出力と、第１および第２の入力とを有し、第２のマルチプレクサの第１の入力が読出しインターリーバの出力に接続されていて、第２のマルチプレクサの第２の入力がデュアルポート外部メモリの出力に接続されていて、第２のマルチプレクサ出力がバッファ回路の入力に接続されている［2］に記載のターボデコーダ回路。
［4］ 空間効率のよいターボデコーダであって、
（ａ）デコーダ、書込みインターリーバ、読出しインターリーバ、および第１のメモリが含まれているループと、
（ｂ）第１のマルチプレクサおよび第２のマルチプレクサであって、制御信号に応答して、書込みインターリーバまたは読出しインターリーバを選択的にバイパスして、デコーダ、書込みインターリーバ、読出しインターリーバ、および第１のメモリが、Ｌｏｇ−ＭＡＰアルゴリズムを実行する、第１のマルチプレクサおよび第２のマルチプレクサとが構成されている空間効率のよいターボデコーダ。
［5］ 第１および第２のマルチプレクサを制御するための制御信号を生成する制御装置がさらに構成されている［4］に記載の空間効率のよいターボデコーダ。
［6］ 第１のメモリが、Ｌｏｇ−ＭＡＰアルゴリズムを実行するためのループによって使用される唯一の外部メモリである［4］に記載のシステム。
［7］ 空間効率のよいターボデコーダであって、
（ａ）第１のメモリに通じているチャンネルデインターリーバと、
（ｂ）メモリの出力に接続されているＬｏｇ−ＭＡＰデコーダであって、Ｌｏｇ−ＭＡＰデコーダの出力は、ハード決定回路に接続されていて、ハード決定回路の出力は、空間効率のよいターボデコーダの出力を供給するＬｏｇ−ＭＡＰデコーダと、
（ｃ）Ｌｏｇ−ＭＡＰデコーダの出力に接続されている書込みインターリーバであって、書込みインターリーバの出力は第１のマルチプレクサの第１の入力に接続されていて、第１のマルチプレクサの第２の入力は、Ｌｏｇ−ＭＡＰデコーダの出力に接続されていて、第１のマルチプレクサの出力は、第２のメモリの入力へ接続されている書込みインターリーバと、
（ｄ）第２のメモリの出力に接続されている読出しインターリーバであって、読出しインターリーバの出力が、第２のマルチプレクサの第１の入力に接続されていて、第２のマルチプレクサの第２の入力が、第２のメモリの出力に接続されていて、第２のマルチプレクサの出力が、第１のメモリの入力に接続されている読出しインターリーバと、
（ｅ）Ｌｏｇ−ＭＡＰデコーダ、書込みインターリーバ、第２のメモリ、および読出しインターリーバがＬｏｇ−ＭＡＰアルゴリズムを実行するために、マルチプレクサの入力を選択的にイネーブルするための制御装置とが構成されている空間効率のよいターボデコーダ。

本明細書において開示されている教示にしたがって構成されている無線通信システムのブロック図。 図１の無線システムにおいて使用するために適応した畳込みターボエンコーダのより詳細な図。 畳込みターボデコーダのブロック図。 図１の空間効率のよいターボデコーダについて、１つのみの外部メモリが構成されているターボデコーダのより詳しいブロック図。 図４のターボデコーダの読出しと書込みのタイミングを示すタイミング図。 図４の空間効率のよい外部メモリのより詳細な図。 図６のデュアルポート外部メモリの読出しおよび書込みに使用される従来のＣＤＭＡ２０００のターボコードインターリーバの図。

Claims (1)

1. 空間効率のよいターボデコーダであって、
   (a) 第１のメモリに通じているチャンネルデインターリーバと、
   (b) 前記第１のメモリの出力に接続されているＬｏｇ−ＭＡＰデコーダであって、前記Ｌｏｇ−ＭＡＰデコーダの出力は、ハード決定回路に接続されていて、前記ハード決定回路の出力は、前記空間効率のよいターボデコーダの出力を供給するＬｏｇ−ＭＡＰデコーダと、
   (c) 前記Ｌｏｇ−ＭＡＰデコーダの出力に接続されている書込みインターリーバであって、前記書込みインターリーバの出力は、第１のマルチプレクサの第１の入力に接続されていて、前記第１のマルチプレクサの第２の入力は、前記Ｌｏｇ−ＭＡＰデコーダの出力に接続されていて、前記第１のマルチプレクサの出力は、第２のメモリの入力へ接続されている書込みインターリーバと、
   (d) 前記第２のメモリの出力に接続されている読出しインターリーバであって、前記読出しインターリーバの出力は、第２のマルチプレクサの第１の入力に接続されていて、前記第２のマルチプレクサの第２の入力は、前記第２のメモリの出力に接続されていて、前記第２のマルチプレクサの出力は、前記第１のメモリの入力に接続されている読出しインターリーバと、
   (e) 前記Ｌｏｇ−ＭＡＰデコーダ、前記書込みインターリーバ、前記第２のメモリ、および前記読出しインターリーバがＬｏｇ−ＭＡＰアルゴリズムを実行するように、前記２つのマルチプレクサの入力を選択的にイネーブルするための制御装置と
   を具備する空間効率のよいターボデコーダ。

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