JP4028387B2 - 空間効率のよいターボデコーダ - Google Patents

Description

【０００１】
発明の背景
発明の分野
本発明は、無線通信システムに関する。とくに本発明は、無線符号分割多重アクセス（Code Division Multiple Access, CDMA）通信システムにおいて使用されているメモリ効率のよいターボデコーダに関する。
【０００２】
関連技術の説明
セルラ遠隔通信システムは、移動電話のような複数の移動トランシーバと１以上の基地局との通信を特徴とする。各トランシーバには、送信機と受信機とが構成されている。
【０００３】
一般的なＣＤＭＡトランシーバでは、アンテナがアナログの無線周波数（radio frequency, RF）信号を受信して、ＲＦ部が中間周波数（Intermediate Frequency, IF）へダウンコンバートする。信号処理回路は、ノイズをフィルタし、アナログ自動利得制御（automatic gain control, AGC）回路を介して信号の大きさを調節する。次に、ＩＦ部は信号を混合して、ベースバンドへ下げ、アナログ信号をディジタル信号へ変換する。次に、ディジタル信号をベースバンドプロセッサへ入力し、さらに、ターボデコーディングのような信号処理を行って、音声またはデータを出力する。
【０００４】
同様に、送信機は、ベースバンドプロセッサからディジタル入力を受信して、その入力をアナログ信号へ変換する。ディジタル入力信号は、多くの場合に、ターボコード化された信号である。次に、この信号をフィルタして、ＩＦ段によって中間周波数へアップコンバートする。次に、伝送信号の利得を調節し、ＩＦ信号をＲＦへ変換し、無線周波数で伝送するための準備をする。
【０００５】
送信機と受信機とのリンクは、チャンネルである。システムの容量を増加するために、移動局および基地局の受信機は、より低い信号対干渉比（Signal-to-Interference Ratio, SIR）で効率的に動作しなければならないか、またはチャンネルのＳＩＲを上げなければならない。必要ＳＩＲを下げるために、多くの場合に、特定のコード化方式を使用する。
【０００６】
通信信号のコード化には、冗長情報を信号へ加えることが必要である。ノイズのある環境において伝送される通信信号へ計略的に冗長を加えることによって、ノイズのあるチャンネルによって取り込まれる誤差は、所望のレベルへ低減する。Claude Shannonによって1948年に示されたように、通信信号の情報率がチャンネル容量よりも少ないときは、情報率を低減することなく、所望のノイズレベルを実現することができる。ノイズのある環境において冗長が用いられないときは、誤差のない性能を得るのは困難か、または不可能である。
【０００７】
ノイズのあるローリーフェイド環境（noisy and Raleigh-faded environment）において無線通信システムの性能を向上するために、多くの場合に、信号エンコーダの次にインターリーバを使用する。インターリーバは、エンコーダから出力されたコードワードを拡散して、所与のコードワードを個々のビットに分けて、異なる時間に送る。その結果、所与のコードのビットは、フェージングを個別に経験する。このとき、誤りバーストの影響を受けるビットは、幾つかのコードワードに属している。受信機では、受信信号のサンプルを、デコードする前に、デインターリーブする。インターリーバには、幾つかのタイプがあり、例えば対角インターリーバ、畳込みインターリーバ、インターブロックインターリーバ、およびブロックインターリーバである。
【０００８】
ターボコードは、コードインターリーバによって分割された２以上の構成成分のコードを直接または並列に連結したものである。誤り制御を向上し、かつ必要ＳＩＲを下げるために、多くの場合に、ターボエンコーダおよびターボデコーダを使用する。ターボコードは、しばしば対話形アルゴリズムでデコードされ、シャノン限界に近い信号対雑音比（signal-to-noise ratio, SNR）の低い誤り率を実現する。ターボコードの本質的な部分として、成分コードのエンコーダとデコーダとの間に、コードのインターリーバおよびデインターリーバを挿入しなければならない。ターボコードの性能は、コードインターリーバの長さと構造とに依存する。良好なターボコードの性能は、疑似ランダム構造をもつインターリーバを使用することによって実現することができる。
【０００９】
無線ＣＤＭＡ通信システムでは、ターボエンコーダは、多くの場合、構成成分の畳込みコードとインターリーブされたコードとを並列に連結したものを生成する。エンコーダには、通常は、畳込みエンコーダが構成されていて、インターリーバに接続されている。対応するターボデコーダには、通常は、内蔵形または外付け形のLogarithmic Maximum A Posteriori (Log-MAP)デコーダが含まれていて、Ｌｏｇ−ＭＡＰデコーダは、インターリーバおよびデインターリーバを有するループに接続されている。ループは、反復のアルゴリズムを実行して、対数尤度比（Log Likelihood Ratio, LLR）に近付ける。通常は、ＬＬＲ＞０であるときは、デコードされたビットは１である可能性が最も高く、ＬＬＲ＜１であるときは、デコードされたビットは０である可能性が最も高い。デコーダは、ＬＬＲに基づいて、１または０を出力し、ハードな決定とする。ＬＬＲを判断するのに使用される反復プロセスは、Ｌｏｇ−ＭＡＰアルゴリズムと呼ばれ、計量計算器（metric calculator）の２つのインスタンスを含み、その一方では順方向の反復を行い、他方では逆方向の反復を行う。
【００１０】
ターボデコーダの効率およびコストを向上するために、多くの場合に、構成デコーダは、１つのマルチプレクサと２つの外部メモリとに置き換えられる。マルチプレクサは、ターボデコーダループを介してシグナリングを制御し、単一のデコーダが１以上のデコーダに置き換わり、一方でターボデコーダの機能上の保全性を維持する。
【００１１】
都合の悪いことには、このようなターボデコーダには少なくとも２つの外部メモリが必要であり、一方のメモリに一方のループ部からの情報を記憶し、デコーダは、他方のループ部のために使用される。外部メモリのバンクは、多くの場合に、大きくて、かつコスト高であり、したがって無線通信デバイスも大きくて、かつコスト高になる。
【００１２】
したがって、この技術において必要とされているのは、ＣＤＭＡシステムにおいて使用するためのコスト効率および空間効率のよいターボデコーダであって、２つの外部メモリバンクを必要としないターボデコーダである。さらに加えて、空間効率のよいターボデコーダを使用する無線通信システムと、ターボデコーダに２つのメモリバンクを付属する必要を無くすための対応する方法とが必要とされている。さらに加えて、本発明の空間効率のよいターボデコーダで使用するのに適応した効率のよいデュアルポート外部メモリも必要とされている。
【００１３】
発明の概要
ディジタル回路内の冗長のメモリバンクを取り除き、一方でディジタル回路の全体的な機能上の保全性を維持するシステムによって、この技術における必要に対処する。例示的な実施形態において、開示されているターボデコーダ回路は、無線通信システムのターボデコーダにおいて使用するのに適応している。開示されているターボデコーダは、第１の動作モードにおいて、第１の機能ループを使用する。第１の機能ループには、メモリバンク、読出しインターリーバ、第１のマルチプレクサ（multiplexer, MUX）、ＲＡＭファイル、Ｌｏｇ−ＭＡＰデコーダ、書込みインターリーバ、および第２のＭＵＸが構成されている。さらに加えて、開示されているターボデコーダは、第２の動作モードにおいて、第２の機能ループを使用する。第２の機能ループには、メモリバンク、第１のＭＵＸ、ＲＡＭファイル、Ｌｏｇ−ＭＡＰデコーダ、および第２のＭＵＸが構成されている。
【００１４】
１つの実施形態では、メモリバンクは、デュアルポート外部メモリである。開示されているターボデコーダ回路は、第１のモードと第２のモードとの間で切換えをする。
【００１５】
開示されている方法および装置では、２つの別々のデコーダ機能部の使用および２つの異なる動作モードのために、単一の外部メモリを選択的に使用することによって、ターボデコーダにおける２つの外部メモリの必要を無くした。
【００１６】
実施形態の詳細な説明
本明細書では、ここで開示される方法および装置を、特定の応用についての例示的な実施形態を参照して記載しているが、本発明はそれらに制限されないことが分かるであろう。この技術において普通の技能を有し、かつ本明細書に記載されている教示を利用する者は、本発明の技術的範囲内の追加の変更、応用、および実施形態と、本発明が大いに役立つ追加の分野とが分かるであろう。
【００１７】
図１は、本明細書に開示されている教示にしたがって構成されている無線通信システム10のブロック図である。分かり易くするために、種々の構成要素、例えば、アンテナ、電源、クロッキング回路、増幅器などは、図１には示されていないが、これらの構成要素は、当業者には周知である。したがって、当業者には、このような構成要素をどのように構成するかが分かるであろう。
【００１８】
システム10には、送信機構12と受信機構14とが構成されている。送信機構12には、情報ソース16、ソースエンコーダ18、および送信機20が構成されている。送信機20には、ターボエンコーダ22、チャンネルインターリーバ24、変調器26が構成されている。情報ソース16の出力は、ソースエンコーダ18へ入力される。ソースエンコーダ18の出力は、送信機20のターボエンコーダ22へ入力される。ターボエンコーダ22の出力は、チャンネルインターリーバ24へ入力される。チャンネルインターリーバ24の出力は、変調器26へ入力される。
【００１９】
受信機構14内では、受信機28はソースデコーダ36へ接続され、ソースデコーダ36は情報シンク38へ接続されている。受信機28には、復調器30、チャンネルデインターリーバ32、および特別な空間効率のよいターボデコーダ34が構成されていて、特別な空間効率のよいターボデコーダ34は、本明細書において開示されている教示にしたがって構成されている。復調器30の入力は、無線チャンネル40を介して、送信機構12の変調器26の出力へ接続されている。復調器30の出力は、チャンネルデインターリーバ32の入力へ接続されている。チャンネルデインターリーバ32の出力は、ターボデコーダ34の入力へ接続されている。ターボデコーダ34の出力は、ソースデコーダ36へ入力され、ソースデコーダ36の出力は、情報シンク38へ入力される。ターボデコーダ34は、別途より詳しく記載するように、オプションとしてスケーリングをチャンネルデインターリーバ32へフィードバックする。
【００２０】
動作において、情報ソース16はソースデコーダ18へ音声信号または他のデータを供給する。情報ソース16は、人間；キーパッドまたはマイクロフォンのような入力デバイス；あるいはネットワークのような他のデータソースである。ソースエンコーダ18は、情報ソース16によって与えられた情報を、ターボエンコーダ22で使用するのに適した所定の電子フォーマットへディジタル形式にコード化する。ソースエンコーダは、この技術において一般的に知られている。ソースエンコーダ18の細部は、応用によって異なり、当業者は、所定の応用の必要を満たすように選択する。
【００２１】
ソースエンコーダ18は、数字の二値ビットｄ_Ｋ、すなわち１または０のストリームを出力する。この実施形態では、ターボエンコーダ22はビットｄ_ｋをターボコードへコード化する。ターボコードは、規則的に反復する畳込み（Recursive Systematic Convolutional, RSC）コードを並列に連結したものを表わす。結果のターボコード化されたビットは、チャンネルインターリーバ24へ入力される。チャンネルインターリーバ24は、疑似乱数置換関数αを介して入力ビットを再び順序付け、疑似乱数の規則αにしたがって、ｉ番目の位置のビットを位置α（ｉ）へ移動する。インターリーバ24はブロックインターリーバとして構成されていてもよく、ブロックインターリーバでは、データをメモリブロックへ行ごとに読込み、列ごとにデータを読出す。
【００２２】
再び順序付けられたビットは、変調器26へ入力され、変調器26では、無線チャンネル40によって送るための、ディジタルのターボコード化されてインターリーブされた信号を準備する。変調器26にはベースバンド−対−ＩＦミキサ（図示されていない）とＩＦ−対−ＲＦミキサ（図示されていない）とが構成されていて、ベースバンド−対−ＩＦミキサは、チャンネルインターリーバ24によって出力されたディジタルのベースバンド信号をＩＦ信号へアップコンバートして、ＩＦ−対−ＲＦのミキサはＩＦ信号をＲＦ信号へ変換して、無線伝送がチャンネル40を横切る準備をする。変調器26は、さらに加えて、疑似雑音（Pseudo Noise, PN）拡散のような機能を実行して、対応するＰＮ機能を使用して、同相の信号成分と直角位相の信号成分とを混合し、無線伝送を準備する。変調器26は、さらに加えて、出力信号42へパイロット信号を加え、結果の信号は、送信機アンテナ（図示されていない）を介してチャンネル40を横切って送られる。
【００２３】
無線信号42は、受信機構12の変調器26から出力され、無線チャンネル40を横切り、受信機構14の復調器30によって受信される。この特定の実施形態では、無線信号42は、符号分割多重アクセス（Code Division Multiple Access, CDMA）信号であり、システム10はＣＤＭＡシステムである。復調器30には、チャンネル推定器、レーキ受信機、およびその後にＲＦ−対−ＩＦ回路、およびＩＦ−対−ベースバンド回路（図示されていない）が構成されている。この技術においてよく知られているように、レーキ受信機は多段受信機であり、相関受信機の幾つかのバンクが構成されている。各段では、システム10の各ユーザからの受信信号を推定する。結果の推定値を加算し、全受信信号から減算する。次に、送信機構12のユーザから受信した目的の信号の推定値を再び加算し、そこから残りの信号を求め、ビット推定値を得る。
【００２４】
復調器30は、受信信号42を復調して、対応するディジタルの復調信号を、チャンネルデインターリーバ32へ供給する。チャンネルデインターリーバ32は置換関数α^−１を介して復調信号をデインターリーブする。置換関数α^−１は、チャンネルインターリーバ24の置換関数αの逆関数である。この実施形態では、チャンネルデインターリーバ32が出力するビット系列は、構成要素のＲＳＣコードを並列に連結したものに、無線チャンネル40によって加えられた追加のノイズと干渉の項を付加したものを出力する。ターボデコーダ34は、周知のLogarithmic Maximum A Posteriori(Log-MAP)アルゴリズムを使用して、デインターリーブされたビット流をデコードする。
【００２５】
従来のターボデコーダ、すなわち２以上の別々の外部メモリ、または２以上の別々のＬｏｇ−ＭＡＰデコーダ34、あるいはこの両者を必要とするターボデコーダとは異なり、ターボデコーダ34は空間効率がよく、ターボデコーダ34に必要とされるのは、１つのみの外部メモリと１つのみのＬｏｇ−ＭＡＰデコーダとである。したがって、ターボデコーダ34は、従来のターボデコーダよりも、より小型で、より低コストになる。これは、ディジタル通信システム10の関係付けられている受信機構14のサイズおよびコストを低減するのを助ける。
【００２６】
【数１】

【００２７】
図２は、図１の通信システム10で使用するのに適応した従来のターボエンコーダ22のより詳細な図である。次に、ここで開示される方法および装置の理解を容易にすることを意図して、従来のターボエンコーダ22について記載する。
【００２８】
ターボエンコーダ22には、第１の遅延50、第２の遅延52、およびインターリーバ（π）54が構成されていて、各素子は、数字のビット流ｄ_ｋを入力として受信する。第１の遅延50の出力ｙ_０ｋはパンクチャリング回路56へ入力される。第２の遅延52の出力は第１のエンコーダ58へ入力され、第１のエンコーダ58の出力ｙ_１ｋはパンクチャリング回路56へ入力される。インターリーバ54の出力は第２のエンコーダ60へ入力され、第２のエンコーダ60の出力ｙ_１ｋはパンクチャリング回路56へ入力される。パンクチャリング回路56は、図１のチャンネルインターリーバ24へ出力する。この実施形態では、第１のエンコーダ58および第２のエンコーダ60は、ＲＳＣエンコーダである。
【００２９】
動作において、第１の遅延50は、入力された数列ｄ_ｋを遅延して、対応する桁移動した数列ｙ_０ｋをパンクチャリング回路56へ出力する。第２の遅延52は、入力された数列ｄ_ｋを遅延して、対応する桁移動した出力を第１のエンコーダ58へ供給する。第１のエンコーダ58は、畳込みコード化技術を使用して、遅延した数列をコード化する。次に、エンコーダ58は、対応するコード化された信号ｙ_１ｋをパンクチャリング回路56へ出力する。同様に、第２のエンコーダ60は、インターリーバ54によって出力された、インターリーブされた数列を、所定の置換関数πでコード化する。次に、エンコーダ60は、対応するコード化された信号ｙ_２ｋをパンクチャリング回路56へ出力する。
【００３０】
パンクチャリング回路56は、並列の信号ｙ_０ｋ、ｙ_１ｋ、およびｙ_２ｋを単一の系列へ順番に並べ、すなわちターボコードを生成し、それを図１のチャンネルインターリーバ24へ供給する。パンクチャリング回路56は、さらに加えて、所与の応用の必要を満たすように、出力信号のコードレートを調節してもよい。図２に示されているターボエンコーダ22は、１／３レートのターボエンコーダであり、ｋの入力ビットのデータ系列は、３ｋの符号のコードワードへマップされる。パンクチャリング回路56の出力は、１／３レートのコードであるが、パンクチャリングによってコードレートを上げてもよい（例えば、１／２レート）。
【００３１】
従来の畳込みコード、例えば第１のＲＳＣエンコーダ58から出力されたコードをデコードするために、多くの場合に、周知のビタビアルゴリズムを使用する。ビタビアルゴリズムにより、最尤度（Maximum Likelihood, ML）の解を計算する。ＭＬの解は、受信系列ｙにおける伝送データビットの最確系列ｍを表わす。事前の情報（a priori information）が分かっているときは、ＭＬはＭＡＰよりも低く（事前の情報が分かっていないときは、ＭＬはＭＡＰアルゴリズムに本質的に等しい）、ターボデコーディングでは、事前の情報を推定して、それをＭＡＰデコーディングに使用する。
【００３２】
【数２】

【００３３】
【数３】

【００３４】
【数４】

【００３５】
式（１）および（２）のＬＬＲは、周知のＬｏｇ−ＭＡＰアルゴリズムを使用して、ターボデコーダ70を介して反復的に計算される。これについては、Virginia Techによって1998年9月に発行されたM.C. Valentiによる先行報告書（“Iterative Detection and Decoding for Wireless Communications”）において、より詳しく記載されている。デパンクチャリング回路72によって供給された情報の“窓（window）”に対して反復処理を行なう。デコーダ70において、この情報の窓を数回、循環させてから、データの次の窓をデパンクチャリング回路72から読出す。開示されている方法および装置についての１つの実施形態では、窓は３２ワードに等しく、各ワードは６ビット値であり、コード化されたデータの１ビットに対するソフト決定を表わす。
【００３６】
動作において、デパンクチャリング回路72は、先ず、この技術においてよく知られている応用によって異なる方法を使用して、図1のデインターリーバ32のようなチャンネルデインターリーバから受信した信号をデパンクチャする。デパンクチャされた信号は、上述で定義した３つのベクトルｙ_０、ｙ_１、およびｙ_２を表わす。このデパンクチャされた信号は、ＲＡＭファイル74へ入力され、緩衝される。
【００３７】
デコーダ70には、２つの機能ループが構成されていると考えられる。第１の機能ループには、外部メモリ80、読出しインターリーバ90、ＭＵＸ92、ＲＡＭファイル74、Ｌｏｇ−ＭＡＰデコーダ76、書込みインターリーバ78、外部メモリ88が含まれる。第２の機能ループには、外部メモリ88、ＭＵＸ92、ＲＡＭファイル74、Ｌｏｇ−ＭＡＰデコーダ76、および外部メモリ80が含まれる。
【００３８】
デコーダ70は、第１の動作モードにおいて、第１の機能ループ部を使用する。対照的に、デコーダ70は、第２の動作モードにおいて、第２の機能ループ部を使用する。第１の動作モードを最初に実行するときは、ＲＡＭファイル74の内容はＬｏｇ−ＭＡＰデコーダ76へクロックされる。Ｌｏｇ−ＭＡＰデコーダ76は、第1の動作モードの１回目の実行中に、パンクチャリング回路72によって供給されたデータと、ｚの所定の初期値とを使用して、式（１）のＬＬＲのΛ_１ｋを推定する（ｚの所定の初期値を使用するのは、ｚの現在の値を生成するのに使用するためのＬｏｇ−ＭＡＰデコーダ76からの前の値はないからである）。１つの実施形態では、ｚの初期値はゼロである。
【００３９】
Ｌｏｇ−ＭＡＰデコーダ76の出力を、書込みインターリーバ78へ入力する。Ｌｏｇ−ＭＡＰデコーダ76からの出力をインターリーブするのに、書込みインターリーバ78と第１の外部メモリ88とを組合せて使用する。同時に、Ｌｏｇ−ＭＡＰデコーダ76からの出力を第2の外部メモリ80に記憶する。
【００４０】
次に、ターボデコーダを第２の動作モードへ遷移する。第２の動作モードにおいて、ＭＵＸ92は、第１の外部メモリ88からの出力を選択する。書込みインターリーバ78と第１の外部メモリ88とにより、インターリービング機能が成り立つ。ＭＵＸ92は、第１の外部メモリ88の出力をＲＡＭファイル74へ結合し、ＲＡＭファイル74はそのデータを記憶する。ＲＡＭファイル74からの出力をＬｏｇ−ＭＡＰデコーダ76へ結合する。したがって、第２の動作モードでは、Ｌｏｇ−ＭＡＰデコーダ76は、第１の外部メモリ88内に記憶されているデータを供給されていることが分かるであろう。
【００４１】
【数５】

【００４２】
ターボデコーダ70は、第２の動作モードを終えた後に、第１の動作モードへ再び切り換わる。第１の動作モードにおいて、モードセレクタ回路94は、読出しインターリーバ90の出力をＭＵＸ92の出力として選択する。第２の外部メモリ80と読出しインターリーバ90とが、デインターリービング機能を実行する。読出しインターリーバ90の出力は、外部情報ｚ_２＝｛ｚ_２ｋ｝を表わす。したがって、外部情報ｚ_２は、読出しインターリーバ90から読出され、ＭＵＸ92によってＲＡＭファイル74へ出力される。しかしながら、（上述の）第1の動作モードの１回目の実行中は、既に記載したように、ｚの値は所定の初期値に設定されていることに注意すべきである。したがって、Ｌｏｇ−ＭＡＰデコーダ76からの出力Λ_１ｋと、読出しインターリーバ90から出力された結果の値ｚとは、１回目のデコーディングプロセスには使用されない。しかしながら、第１の動作モードの２回目の実行中に、ＲＡＭファイル74は、記憶されている値ｙ_０、ｙ_１、およびｚ_２をＬｏｇ−ＭＡＰデコーダ76へ出力する。
【００４３】
何れの場合においても、第１の動作モード中に、ＲＡＭファイル74からの出力は、Ｌｏｇ−ＭＡＰデコーダ76へ結合される。Ｌｏｇ−ＭＡＰデコーダ76は、Λ_１ｋの値を計算する。次に、Λ_１ｋの値を書込みインターリーバ78へ結合する。次に、書込みインターリーバ78からの出力を第１の外部メモリ88へ結合する。
【００４４】
【数６】

【００４５】
ターボデコーダ70のモードは、各反復ごとに、第１の動作モードと第２の動作モードとを交番し続ける。所定回数の反復ごとに、Ｌｏｇ−ＭＡＰデコーダ76からの出力を、ハード決定回路82によってタップする。開示されている方法および装置についての１つの実施形態にしたがうと、ターボデコーダ70は、１０回の反復を行う。
【００４６】
【数７】

【００４７】
従来のターボデコーダでは、２以上のＬｏｇ−ＭＡＰデコーダ、すなわち第１の動作モードのＬｏｇ−ＭＡＰデコーダ76に対応するものと、第２の動作モードのＬｏｇ−ＭＡＰデコーダ76に対応するものとが必要とされた。
【００４８】
図４は、図１の空間効率のよいターボデコーダ34のブロック図である。分かり易くするために、種々の構成要素、例えば電源、クロッキング回路、増幅器等は、図４から省かれている。しかしながら、この教示を利用する当業者には、図４からは省いた必要な構成要素をどこに、かつどのように構成するかが分かるであろう。空間効率のよいデコーダ34についてのターボデコーダの設計では、図３の２つのメモリ80および88のような、２つの別々の外部メモリは必要ない。
【００４９】
空間効率のよいターボデコーダ34には、デパンクチャリング回路72、ＲＡＭ74、およびＬｏｇ−ＭＡＰデコーダ76が構成されている。Ｌｏｇ−ＭＡＰデコーダ76の出力は、書込みインターリーバ78、第１のＭＵＸ100の第１の入力、ハード決定回路82、および信号対雑音比（Signal-to-Noise Ratio, SNR）の推定回路102に接続されている。ＳＮＲ推定回路102の出力は、マイクロプロセッサ／制御装置104へ入力され、マイクロプロセッサ／制御装置104は図１のチャンネルデインターリーバ32へスケーリングをフィードバックし、チャンネルデインターリーバ32は、デパンクチャリング回路72へ入力を供給する。書込みインターリーバ78の出力は、第１のＭＵＸ100の第２の入力へ接続され、その出力はデュアルポート外部メモリ110へ入力される。デュアルポート外部メモリ110の出力は、第２のＭＵＸ104の第１の入力と読出しインターリーバ106の入力とへ接続される。読出しインターリーバ106の出力は、第２のＭＵＸ104の第２の入力へ接続される。第２のＭＵＸ104の出力は、ＲＡＭ74へ入力される。モード制御装置回路108は、第１のＭＵＸ100、第２のＭＵＸ104、およびデュアルポート外部メモリ110の制御端末へ接続される。モード制御装置回路108は、別途記載するように、ＭＵＸの切換えを制御して、ターボデコーダ34のモードを第１の動作モードと第２の動作モードとの間で選択的に、かつ周期的に切換える。
【００５０】
ターボデコーダ34の動作は、図３のターボデコーダ70の動作と機能上、類似している。しかしながら、図３において、書込みインターリーバ78、第１の外部メモリ88、第２の外部メモリ80、読出しインターリーバ90、２：１のＭＵＸ92、およびモードセレクタ94を含む部分は、図４では、書込みインターリーバ78、第１のＭＵＸ100、デュアルポート外部メモリ110、読出しインターリーバ106、第２のＭＵＸ104、およびモード制御装置108を含む部分に置き換えられている。したがって、図４の開示されているデコーダ34内の第1の機能ループには、デュアルポート外部メモリ110、読出しインターリーバ106、第２のＭＵＸ104、ＲＡＭファイル74、Ｌｏｇ−ＭＡＰデコーダ76、書込みインターリーバ78、および第１のＭＵＸ100が構成されている。図４の開示されているデコーダ34内の第２の機能ループには、デュアルポート外部メモリ、第２のＭＵＸ104、ＲＡＭファイル74、Ｌｏｇ−ＭＡＰデコーダ76、および第１のＭＵＸ100が構成されている。
【００５１】
第１の機能ループは、第１の動作モードにおいて使用される。第１の動作モードにおいて、デュアルポート外部メモリ110は読出しインターリーバ106によって読出され、その出力は、モード制御装置108の制御のもとで、第２のＭＵＸ104の出力として選択される。したがって、図３のターボデコーダ70と同様に、デコーダ34の第１の動作モードでは、読出しインターリーバ106の出力は、ＲＡＭファイル74へ再び供給される。ＲＡＭファイル74からの出力は、Ｌｏｇ−ＭＡＰデコーダ76へ結合される。Ｌｏｇ−ＭＡＰデコーダ76からの出力は、第１のＭＵＸ100へ結合される。ＭＵＸ100は、モード制御装置108により、書込みインターリーバ78からの出力を選択する。したがって、書込みインターリーバ78からの出力は、デュアルポート外部メモリ110へ結合され、デュアルポート外部メモリ110の中に記憶される。図３のデコーダ70の動作と同様に、第１の動作モードでは、Ｌｏｇ−ＭＡＰデコーダ76の出力は、ＬＬＲのΛ_１ｋの推定値である（式１参照）。
【００５２】
しかしながら、図３のターボデコーダ70には２つの外部メモリが必要である一方で、図４のデコーダ34が、読出しおよび書込みをするのに必要なのは、１つの外部メモリ110だけである。実際には、単一の外部メモリ110は、２つの外部メモリ80および88よりも、相当により小さい。実験結果から、デュアルポート外部メモリ110は約２．５４２平方ミリメートルであり、これと比較して、２つの外部メモリ80および88は約４．３５６平方ミリメートルであることが明らかになった。したがって、４１．６パーセントのメモリ空間が低減された、または１．８１４平方ミリメートルの空間が節約されたことになる。これは、相当に大きな節約である。
【００５３】
【数８】

【００５４】
第２のＭＵＸ104は、モード制御装置108により、Ｌｏｇ−ＭＡＰデコーダ76の出力を選択する。その結果、Ｌｏｇ−ＭＡＰデコーダ76の出力は、デュアルポート外部メモリ110へ書込まれる。したがって、図４のデコーダ34の第２の動作モードの動作は、図３のターボデコーダ70の第２の動作モードの動作に類似している。
【００５５】
第１の動作モードでは、書込みインターリーバ78およびデュアルポート外部メモリ110はインターリーバ、すなわち第1の機能部として働き、一方でデュアルポート外部メモリ110および読出しインターリーバ106は、デインターリーバ、すなわち第２の機能部として働く。なお、機能部という用語は、機能ごとに異なっている部分を示す。上述の定義にしたがうと、２つの異なる機能を実行する単一の回路は、第１の機能に対応する第１の機能部と第２の機能に対応する第２の機能部とを有すると考えられることに注意すべきである。
【００５６】
したがって、第１の動作モードでは、Ｌｏｇ−ＭＡＰデコーダ76の入力は、ブロック110および106によってデインターリーブされる。Ｌｏｇ−ＭＡＰデコーダ76の出力は、ブロック78および110によってインターリーブされ、第２の動作モードにおいて使用するためにデュアルポートメモリ内に記憶される。したがって、第２の動作モードにおいてＬｏｇ−ＭＡＰデコーダ76へ結合される入力は、第１の動作モードにおいてブロック78および110によって既にインターリーブされたものである。
【００５７】
この技術において知られている方法にしたがって、ＳＮＲ推定回路102は、Ｌｏｇ−ＭＡＰデコーダ76の出力を使用して、信号対雑音比（ＳＮＲ）を計算する。ＳＮＲ推定回路102は、結果のＳＮＲをマイクロプロセッサ／制御装置104へ供給し、マイクロプロセッサ／制御装置104はチャンネルインターリーバのスケーリング値を計算する。スケーリング値計算の詳細は応用ごとに異なり、所与の応用の必要を満足させるように、当業者によって判断される。スケーリング値は、図１のチャンネルインターリーバ32へフィードバックされ、チャンネルインターリーバ32は、それに応答して、チャンネルインターリービング機能を適切に調節する。当業者には、ＳＮＲ推定回路102とマイクロプロセッサ／制御装置104とから成るチャンネルインターリービングフィードバック経路が省かれていることが分かるであろう。
【００５８】
この説明は、１／３レートのターボデコーダに関するが、当業者には、異なるレートのターボデコーダで使用するために、開示されている方法および装置を適応させることができることが分かるであろう。本発明の教示を利用する当業者には、異なるデコーダレートまたは所与の応用の必要に適応するように、図４のターボデコーダを容易に調整または調節できることが分かるであろう。
【００５９】
この特定の実施形態では、読出しインターリーバ106および書込みインターリーバ78は、ＣＤＭＡ２０００の米国電気通信工業会（Telecommunications Industry Association, TIA）の標準規格にしたがって構成されている。インターリーバ78および106は、外部メモリ110において入出力されるデータについてメモリアドレスを計算する。これらの計算値は、デュアルポート外部メモリ110への制御入力として供給される。
【００６０】
【数９】

【００６１】
１つの実施形態では、ターボデコーダの反復回数は一定であり、１０ないし２０回の反復後に、ハード決定回路82は、Ｌｏｇ−ＭＡＰデコーダ76の出力をサンプリングする。しかしながら、反復回数は、応用によって異なり、巡回冗長検査（Cyclic Redundancy Check, CRC）の測度のような品質測度を基準にして動的に判断される。したがって、他の実施形態では、実行される反復回数は、より多くても、より少なくてもよく、特定の実行に適するように、デコーダ内で反復回数を調節することができる。
【００６２】
図５は、図４のターボデコーダ34の読出しおよび書込みのタイミングを示すタイミング図である。クロック信号の系列120の所与のクロックサイクルにおいて、図４のデュアルポート外部メモリ110の２つのメモリアドレスの内容が読出され、次のサイクルにおいて、２つのメモリアドレスの内容が書き込まれる。
【００６３】
図６は、図４の空間効率のよいデュアルポート外部メモリ110についてのより詳細な図である。デュアルポート外部メモリ110には、第１の１：２のデマルチプレクサ（Demultiplexer, DEMUX）130が構成されていて、ＤＥＭＵＸ130は、外部メモリ110が第1の動作モードのときは、図４の書込みインターリーバ78から、第２の動作モードのときは、Ｌｏｇ−ＭＡＰデコーダ76から、入力を受信する。第１の１：２のＤＥＭＵＸ130の第１の出力は、第１の１：８のＤＥＭＵＸ132の入力へ接続される。第１の１：２のＤＥＭＵＸ130の第２の出力は、入力レジスタ134の入力へ接続される。入力レジスタ134の出力は、第２の１：８のＤＥＭＵＸ136の入力へ接続される。第１の１：８のＤＥＭＵＸの８つの並列の出力は、第２の１：８のＤＥＭＵＸ136の８つの並列の出力へ接続され、さらに、異なるメモリ素子、すなわち第1のメモリ素子138、第２のメモリ素子140、第３のメモリ素子142、第４のメモリ素子144、第５のメモリ素子146、第６のメモリ素子148、第７のメモリ素子150、および第８のメモリ素子152の入力へそれぞれ接続される。８つのメモリ素子138ないし152の各々は、第１の８：１のＭＵＸ154の８つの並列の入力ラインの１つへ接続され、第１の８：１のＭＵＸ154の８つの並列の入力ラインの各々は、第２の８：１のＭＵＸ156の対応する並列の入力ラインへ接続される。第１の８：１のＭＵＸ154の出力は、２：１のＭＵＸ158の第１の入力へ接続される。第２の８：１のＭＵＸの出力は、出力レジスタ160の入力へ接続される。レジスタ160の出力は、２：１のＭＵＸ158の第２の入力へ接続される。２：１のＭＵＸ158の出力は、図４のＲＡＭファイル74および図４の読出しインターリーバ106へ供給される。アドレスセレクタ162は、ＤＥＭＵＸ130、132、136、およびＭＵＸ154、156、158の制御入力へ接続される。レジスタ134および160は制御入力を受信し、この制御入力は、アドレスセレクタ162または図４のモード制御装置108、あるいはこの両者を介して、1つ置きのクロックサイクルごとにイネーブルされたものである。アドレスセレクタ162は、図４の書込みインターリーバ78、読出しインターリーバ106、およびモード制御装置108から入力を受信する。書込みインターリーバ78、読出しインターリーバ106、およびモード制御装置108は、デュアルポート外部メモリ110へ制御入力を供給する。
【００６４】
動作において、図４および６を参照すると、ＬＬＲを表わすＬｏｇ−ＭＡＰデコーダ76から出力されたビット流か、またはインターリーバ78から出力されたインターリーブされたＬＬＲの出力は、１：２のＤＥＭＵＸ130へ入力される。第1の動作モードでは、Ｌｏｇ−ＭＡＰデコーダ76の出力は、１：２のＤＥＭＵＸ130への入力である。１符号に対応するＬＬＲビットは、８つのメモリ素子138ないし152の中から選択される１つのメモリ素子へ書込まれる。
【００６５】
外部メモリ110がインターリーバのサブモードであるときは、外部メモリ110は、線形に書込まれ、インターリブされて読出される。これがインターリービングである。同様に、外部メモリ110が、デインターリーバのサブモードであるときは、外部メモリ110は、インターリブされて書込まれ、線形に読出される。これが、デインターリービングである。
【００６６】
第１の動作モードのインターリーバのサブモードでは、ＬＬＲが書込まれるメモリ素子は、線形アドレス（所与のデータフレームのビット位置）に基づいている。次に、外部メモリ110は、インターリーブされて読出される。すなわち、ＭＵＸ158の出力は、アドレス（インターリーブされた線形アドレス）を有するメモリ素子の内容を表わす。
【００６７】
２つのメモリ素子が書込まれた後で、外部メモリ110は読出される。一方のメモリ素子は、所与の符号と関係付けられているＬＬＲビットを受信し、最下位のビットが０である線形アドレスをもつ。他方のメモリ素子は、最下位のビットが１である線形アドレスをもつ。２つのメモリ素子は、書込まれた後で、読出される。
【００６８】
外部メモリ110がデインターリーバのサブモードであるときは、アドレスセレクタ162は入力のＤＥＭＵＸ130、132、および136を制御して、所与の符号と関係付けられているＬＬＲは、インターリーブされて書込まれる。すなわち、所与の符号のインターリーブされたアドレスと関係付けられているメモリ素子へ書き込まれる。所与の符号のアドレスは、所与のデータフレームのデインターリーブされたビット位置に対応する。同様に、出力のＭＵＸ154、156、および158の出力の切換えは、アドレスセレクタ162によって制御され、外部メモリ110は線形に読出される。すなわち、メモリ素子の内容には、所与のデータフレームのビット位置によって判断される線形アドレスが含まれる。
【００６９】
外部メモリ110の読出し機能は、外部メモリ110の書込み機能の逆である。例えば、外部メモリ110へインターリーブされて書込まれることは、外部メモリからインターリーブされて読出されるのと類似しているが、その処理の順番は逆である。
【００７０】
アドレスセレクタ162は、図４のインターリーバ78、モード制御装置108、および読出しインターリーバ106から入力を受信する。アドレスセレクタ162は、動作モードにしたがって、これらの入力を使用して、ＭＵＸおよびＤＥＭＵＸの制御信号を生成して、線形の書込み、インターリーブ後の書込み、線形の呼出し、および／またはインターリーブ後の読出しを行なう。例えば、第１の動作モードでは、外部メモリ110は、インターリーバとして働き、線形に書込まれ、インターリーブされて読出される。第２の動作モードでは、外部メモリはデインターリーバとして働き、（書込みインターリーバからアドレスセレクタ162へ入力されるインターリーブされたアドレスに基づいて）インターリーブされて書込まれ、線形に読出される。外部メモリ110への書込み、および外部メモリ110からの読出しは、図４のモード制御装置108から受信される制御入力によって判断される動作モードに基づいて、アドレスセレクタ162によって制御される。
【００７１】
当業者には、モードセレクタ回路94は、この教示を利用する当業者により、簡単なタイミングおよびクロッキング回路を使用して実行されることが分かるであろう。さらに加えて、インターリーバ78および106のような読出しおよび書込みインターリーバは、この技術において知られている。
【００７２】
図７は、図６のデュアルポート外部メモリ110の読出しおよび書込みに使用されるＣＤＭＡ２０００のターボコードインターリーバ170の図である。ターボコードのインターリーバ170は、図４の書込みインターリーバ78または読出しインターリーバ106として使用するために、当業者により変更できる。
【００７３】
図４および７を参照すると、この実施形態では、ターボコードインターリーバ170には、行／列分離器172が構成されていて、行／列分離器172は、Ｌｏｇ−ＭＡＰデコーダ76から入力アドレスを受信する。入力アドレスは、所与のデータフレームのビット位置を表わす。
【００７４】
入力アドレスの幅は、ｍ＋ｎビットである。所与のアドレス符号の上位のｎビットは列を表わし、一方で下位のｍビットは行を表わす。行／列分離器172は、ｍの行ビット、すなわち下位のｍビットをビット反転器174およびルックアップテーブル（Look-Up Table, LUT）176へ出力する。ビット反転器174はｍビットを反転して、行／列接続器178へ出力する。ＬＵＴ176は、各行ごとに１ビットずつ、ｎビットをマルチプレクサ180へ出力する。
【００７５】
行／列分離器172から出力されたｎの列ビットは、加算器182へ入力され、加算器182は、受信したｎの列ビットへ１を加算し、それに応答して、ｎの出力された列ビットを乗算器180の入力へ供給する。乗算器180は、加算器182の出力をＬＵＴ176の出力と乗算して、それに応答して、ｎの列ビットを行／列結合器178へ出力する。行／列結合器178は、ｍ＋ｎビットを外部メモリ110へ出力する。なお、上位のｍビットは、ビット反転器174から出力された、ビット反転されたｍビットを表わし、下位のｎビットは乗算器180の出力を表わす。不適切なアドレスの判断回路184は、行／列結合器178から出力された不適切なアドレスを選択して、捨てる。
【００７６】
図６の外部メモリ110では、この特定のインターリーブされたアドレス生成の特性を使用しており、すなわち全ての２つの連続するインターリーブされたアドレスが、００ＸＸＸＸ、０１ＸＸＸＸ、１０ＸＸＸＸ、および１１ＸＸＸＸの中の1つのアドレスを有するようにアドレスを選択している。これらの２つのアドレスの２つの最上位ビットは、同じにならない。当業者には、他のインターリービング方式（例えば、Ｗ−ＣＤＭＡ）では、２つの連続するインターリーブされたアドレスは、一定の様式において、例えばルックアップテーブルのマッピングにより異なるために、適切なインターリービング特性を容易に判断できる。
【００７７】
この技術において普通の技能をもち、かつこの教示を利用する者には、開示されている方法および装置についての技術的範囲内における追加の変更、応用、および実施形態が分かるであろう。したがって、本発明は、本発明の特許請求項のみによってのみ定義され、本明細書に開示されている特定の方法および装置に制限されるべきではないことがわかるであろう。
【図面の簡単な説明】
【図１】 本明細書において開示されている教示にしたがって構成されている無線通信システムのブロック図。
【図２】 図１の無線システムにおいて使用するために適応した畳込みターボエンコーダのより詳細な図。
【図３】 畳込みターボデコーダのブロック図。
【図４】 図１の空間効率のよいターボデコーダについて、１つのみの外部メモリが構成されているターボデコーダのより詳しいブロック図。
【図５】 図４のターボデコーダの読出しと書込みのタイミングを示すタイミング図。
【図６】 図４の空間効率のよい外部メモリのより詳細な図。
【図７】 図６のデュアルポート外部メモリの読出しおよび書込みに使用される従来のＣＤＭＡ２０００のターボコードインターリーバの図。

Claims (2)

1. 第１および第２の動作モードをもつターボデコーダ回路であって、
   第１の動作モードで使用するための第１の機能ループであって、
   入力と出力とをもつ書込みインターリーバ、
   デコードのためのインターリーブされた値を記憶する外部メモリであって、外部メモリが入力と出力とをもち、その入力が書込みインターリーバの出力に接続されてインターリーブされた値を受ける外部メモリ、
   入力と出力とをもつ読出しインターリーバであって、読出しインターリーバの入力が外部メモリの出力に接続されてインターリーブされた値を受ける読出しインターリーバ、
   入力と出力とをもつバッファ回路であって、バッファ回路の入力が読出しインターリーバの出力に接続されたバッファ回路、および、
   入力と出力とをもつｌｏｇ−ＭＡＰデコーダであって、ｌｏｇ−ＭＡＰデコーダの入力がバッファの出力に接続され、ｌｏｇ−ＭＡＰデコーダの出力が書込みインターリーバの入力に接続されてインターリーブされた値をデコードするｌｏｇ−ＭＡＰデコーダを含む第１の機能ループと、
   第２の動作モードで使用するための第２の機能ループであって、
   線形の値を記憶する前記外部メモリ、
   前記バッファ回路であって、バッファ回路の入力が前記外部メモリの出力に接続されて線形の値を受けるバッファ回路、および、
   前記ｌｏｇ−ＭＡＰデコーダであって、ｌｏｇ−ＭＡＰデコーダの入力が前記バッファ回路の出力に接続され、ｌｏｇ−ＭＡＰデコーダの出力が前記外部メモリの入力に接続されて線形の値をデコードするｌｏｇ−ＭＡＰデコーダを含む第２の機能ループとを含み、
   前記ターボデコーダ回路は、さらに、
   出力、第１の入力、および第２の入力をもつ第 1 のマルチプレクサであって、マルチプレクサの第１の入力が前記書込みインターリーバの出力に接続され、マルチプレクサの第２の入力が前記ｌｏｇ−ＭＡＰデコーダの出力に接続され、マルチプレクサの出力が前記外部メモリの入力に接続された第 1 のマルチプレクサと、
   出力、第１の入力、および第２の入力をもつ第２のマルチプレクサであって、マルチプレクサの第１の入力が前記読出しインターリーバの出力に接続され、マルチプレクサの第２の入力が前記外部メモリの出力に接続され、マルチプレクサの出力が前記バッファ回路の入力に接続された第２のマルチプレクサと、
   第 1 および第２のマルチプレクサに接続されたタイミング回路とを含み、
   第 1 および第２のマルチプレクサおよびタイミング回路が、第１の機能ループと第２の機能ループとを切換えることによって、第１の動作モードおよび第２の動作モードを設定するターボデコーダ回路。
2. 空間効率のよいターボデコーダであって、
   デコーダ、書込みインターリーバ、読出しインターリーバ、およびデコードのためのインターリーブされた値および線形の値を記憶するメモリと、
   デコーダとメモリとの間に接続された第１のマルチプレクサ、および読出しインターリーバの出力に接続された第２のマルチプレクサであって、制御信号に応答して、書込みインターリーバまたは読出しインターリーバを選択的にバイパスし、デコーダ、書込みインターリーバ、読出しインターリーバ、およびメモリに、インターリーブされた値および線形の値をデコードするｌｏｇ−ＭＡＰアルゴリズムを実行させる第１のマルチプレクサおよび第２のマルチプレクサと、
   第１および第２のマルチプレクサを制御する制御信号を生成するための制御装置とを含み、
   前記メモリが、ｌｏｇ−ＭＡＰアルゴリズムを実行するためのループによって用いられ る唯一の外部メモリである空間効率のよいターボデコーダ。

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