CN1295883C - 空间高效增强解码器 - Google Patents

Abstract

一种高效增强解码器。所揭示的增强解码器包括一个第一操作模式，在该第一操作模式增强解码器使用第一功能环路。该第一功能环路包括一个存储器组，一个读交错器，一个第一复用器(MUX)，一个RAM文件，一个Log-MAP解码器，一个写交错器和一个第二MUX。所揭示的增强解码器进一步包括一个第二操作模式，在该第二操作模式中使第二功能环路。该第二功能环路包括存储器组，第一MUX，RAM文件，Log-MAP解码器和第二MUX。存储器组是一种双口外部存储器。所揭示的增强解码器电路在第一模式和第二模式之间转换。

Description

空间高效增强解码器

本发明的背景

技术领域

本发明涉及无线通讯系统。具体地说，本发明涉及在无线码分多址(CDMA)通讯系统中应用的高效存储器增强解码器。

技术背景

蜂窝通讯系统的特征在于与一个或多个基站通讯的多个无线收发机，例如，移动电话每一个无线收发机都包括一个发射机和一个接收机。

在典型的CDMA无线收发机中，通过天线接收模拟无线电频率(RF)信号并且通过RF部分将其向下变换成中间频率(IF)。信号处理电路进行噪声处理并通过模拟自动增益控制(AGC)电路调节信号的幅度。然后IF部分将信号向下与基带相混合并将模拟信号转换成数字信号。然后数字信号被输入到基带处理器进行诸如增强解码的进一步的信号处理以输出声音或数据。

相似地，发射机接收来自基带处理器的数字输入并将输入转换成模拟信号。数字输入信号经常是经增强编码的信号。然后该信号经滤波并由IF级向上转变成一个中间频率。调整该发射信号的增益并且该IF信号被变换成RF，为无线电发射做准备。

发射机和接收机之间的链接就是信道。为增加系统容量，在移动站和基站中的接收机必须在较低的信号干扰比(SIRs)下工作，或必须提高信道的SIR。经常要采用特殊的编码方案来减小所需要的SIR。

通讯信号的编码包括将冗余信息叠加到信号中去。通过将冗余信号策略性地叠加在噪声环境中所传输的通讯信号上，使其噪声信道所引进的误差可以减小到合乎需要的水平。正如Claude Shannon在1948年就指出的，如果通讯信号的信息率小于信道的容量，就可以以不减少信息率的条件下得到合乎需要的噪声电平。如果在噪声环境中不应用冗余信号，就难以得到或不可能得到无噪声的性能。

为了改进在噪声和Raleigh衰减的环境中无线通讯系统的性能，经常在信号编码器以后采用交错器。交错器分路从编码器输出的码字，使得给定码字的各个比特在不同的时刻分解和传输。因此，所给定代码的比特都经历独立的衰减，这样由突发错误所影响的比特属于几个码字。在接收机处，所接收的信号样本在解码前先进行去交错。有几种类型的交错器，包括对角线，卷积，块间，以及块交错器。

增强代码是两个或更多已经被一个或多个代码交错器所分离的构成代码的串行或并行的级联。增强编码器和解码器经常被用以改进误差控制和减小所需要的SIR。增强代码经常被用叠代算法进行解码，以得到在接近Shannon限度的信噪比(SNR)下的低误差率。作为增强代码的基本部分，代码交错器和去交错器必须被分别插入在合成代码编码器和解码器之间。增强代码的性能取决于代码交错器的长度和结构。通过使用具有虚拟随机结构的交错器就能够得到好的增强代码性能。

在无线CDMA通讯系统中，增强编码器经常产生构成卷积代码的并行级联以及一个或多个代码的交错形式。编码器通常包括一个或多个通过一个或多个交错器连接的卷积编码器。相应的增强解码器通常包括被采用一个具有交错器和去交错器的环路相连接的内部和外部对数量大值后，(Logarithmic Maximuma Posteriori＝Log-MAP)解码器。该环路实施一个叠代算法来估计对数似然比率(Log Likelihood Ratio＝LLR)。通常，如果LLR＞0，解码的比特最可能为1，如果LLR＜1，解码的比特最可能为0。根据LLR，解码器输出或是1或是0，表示了一个硬性的判决。用于确定LLR的递归过程称之为Log-MAP算法并包括两例公制计算器，一个进行向前递归，另一个进行向后递归。

为了提高增强解码器的效率和减少成本，一个或多个合成解码器经常被一个复用器和两个外部存储器所取代。复用器的控制是由增强解码器环路的信号控制器，于是，单个的解码器可以代替一个或多个解码器，同时保持着增强解码器的功能完整。

不幸的是，这样的增强解码器经常需要至少两个外部存储器，一个用以存储来自环路部分的信息，而编码器被用于其它环路部分，反之相反。外部存储器组通常既大又贵，这就导致了既大又贵的无线通讯设备。

这样，在技术上就存在在CDMA系统中使用成本高效和空间高效而不需要双外部存储器组的增强解码器的需要。也存在着利用空间高效的增强解码器的无线通讯系统的需要以及在相应的增强解码器中消除需用双存储器的方法的需要。还存在将高效双口外部存储器应用于本发明空间高效的增加解码器的需要。

发明内容

本技术上的需要提出了在一个数字电路中消除冗余存储器组，同时又保持该数字电路全部功能完整的系统。在说明性的实施例中，所揭示的增强解码器电路适合于在无线通讯系统的增强解码器中应用。所揭示的增强解码器包括第一操作模式，在该模式中增强解码器使用第一功能环路。第一功能环路包括存储器组，读交错器，第一复用器(MUX)，RAM文件，Log-MAP解码器，写交错器，和第二MUX。所揭示的增强解码器进一步包括一个第二操作模式，在该模式中使用第二功能环路。该第二功能环路包括存储器组，第一MUX，RAM文件，Log-MAP解码器和第二MUX。

在一个实施例中，存储器组为一种双口外部存储器。所揭示的增强解码器电路在第一模式和第二模式之间转换。

所揭示的方法和设备通过在两个分离的解码器功能部分和两个不同的操作模式中有选择地应用单个的外部存储器来消除在增强解码器中对于两个外部存储器的需要。

附图说明

图1是根据本文所揭示的技术所构成的无线通讯系统的框图。

图2是适用于图1所示通讯系统的常规增强编码器的详细示意图。

图3是常规增强解码器的框图。

图4是只有一个外部存储器的图1所示空间高效增强解码器的详细框图。

图5是说明图4所示增强解码器的读和写时序的时序图。

图6是图4所示空间高效外部存储器的详细示意图。

图7是用于读和写图6所示双口外部存储器的常规CDMA 2000增强代码交错器的示意图。

具体实施方式

虽然本文参照适用于特殊应用的说明实施例讨论了本揭示的方法和设备，但应该理解的是，本发明并不限制于该讨论。在本技术领域熟练的和了解本文所提供技术的普通技术人员都能在本发明的范围和本发明有效应用的其他领域内实现其他的修改，应用和实施例。

图1是根据本文揭示技术所构成的无线通讯系统10的框图。为了简化起见，诸如天线，电源，时钟电路，放大器等的各种元件在图1中没有显示，但这些元件对于在本技术领域熟练的人士都是众所周知的，因此，这些人士都懂得应该怎样实施这些元件的功能。

系统10包括一个发射设备12和一个接收设备14。发射设备包括一个信息源16，一个源编码器18和一个发射器20。发射器20包括一个增强编码器22，一个信道交错器24和一个调制器26。信息源16的输出输入到源编码器18。源编码器18的输出输入到发射器20的增强编码器22。增强编码器22的输出输入到信道交错器24。信道交错器24的输出输入到调制器26。

接收设备14包括一个连接到源解码器36的接收器28，源解码器36连接到信息库38。接收器28包括一个解调器30，一个信道去交错器32和一个根据本文揭示技术所构成的特殊的空间高效增强解码器34。解调器30的输入通过一个无线信道40连接到发射装置12的调制器26的输出。解调器30的输出连接到信道去交错器32的输入。信道去交错器32的输出连接到增强解码器34的输入。增强解码器34的输出输入到源解码器36，源解码器36的输出输入到信息库38。如下文要更全面地讨论的，增强解码器34向信道去交错器32提供任选的比例反馈。

在操作中，信息源16向源编码器18提供声音信号或其他数据。信息源16可以是一个人，一个输入装置，诸如一个键盘或话筒，或其它数字源，例如网络。源编码器18将信息源16提供的信息数字编码到预定的电子格式，该格式可适合于增强编码器22的使用。源编码器在本技术领域都是熟知的。源编码器18的细节取决于具体应用，并可由本技术领域的熟练人士选择以满足给定应用的要求。

源编码器18的输出表现为一个数字二进制比特流dk，该二进制比特或是1或是0。在本实施例中，增强编码器22将比特dk编码成表现递归系统卷积(Recursive Systematic Convolut ional＝RSC)代码的并行级联的增强代码。该最终经增强编码的比特输入到信道交错器24。信道交错器24通过虚拟随机置换函数d将输入比特重新排序，使得在第i^th位置的比特根据虚拟随机法则α被移到α(i)位置。交错器24以块交错器的方式来实施，该交错器将数据逐行读入存储块以及逐列读出数据。

重新排序的比特输入调制器26，该调制器准备数字增强编码交错的数字信号，用于通过无线信道40的发射。调制器26包括将由信道交错器24输出的数字基带信号向上变换为IF信号的基带-IF混合器(未显示)和将IF信号变换为准备通过信道40无线电发射的RF信号的IF-RF混合器(未显示)。调制器26也进行诸如伪噪声(Pseudo Noise＝PN虚拟噪声)传播的功能，其中同相的和正交的信号分量与相应的PN功能混合以准备进行无线发射。调制器26也将引导信号叠加到输出信号42，再通过发射天线(未显示)发射到信道40。

接收设备14的解调器30接收从发射设备12的调制器26输出并通过无线信道40发射的无线信号42。在本具体实施例中，无线信号42为码分多址(CDMA)信号，系统10为CDMA系统。解调器30包括一个信道估计器和一个由RF-IF和IF-基带电路(未显示)跟随的倾角接收器。如在本技术领域中众所周知的，倾角接收器是一个具有几组相关接收器的多级接收器。每一级估计从系统10的每一个用户接收到的信号。最终的估计结果累加，然后从全部接收的信号中减去。然后再加上从用户的发射设备12接收到的所需要信号的估计，从中产生一个残余信号，并进行比特估计。

解调器30对接收到的信号42进行解调并向信道去交错器32提供相应的数字解调信号。信道去交错器32通过置换函数α^-1使解调信号去交错，该置换函数是信道交错器24置换函数α的倒数。在本实施例中，信道去交错器32输出一个比特序列，该序列表现了构成的RSC代码并行级联，它附加了由无线信道40所叠加的额外的噪声和干扰项联。增强解码器34用众所周知的对数后(Logarithmic a Posterion＝Log-MAP)算法对经去交错的比特流解码。

不同于需要两个或更多分离的外部存储器和/或两个或更多分离的Log-MAP解码器的常规的增强解码器，增强解码器34是空间高效的，它只需要一个外部存储器和一个Log-MAP解码器。因此，增强解码器34可以比其常规的对应器件制作得更小更价廉。这有助于减少数字通讯系统10的相关接收系统14的尺寸和成本。

从增强解码器34输出的经解码信号 是一个输入到发射设备12的增强编码器22的数字信号 的估计。然后，该解码信号 由源解码器36进一步解码和格式化，以准备信息库38输出。

图2是适合于图1所示的通讯系统10常规的增强编码器22详细示意图。下面对常规的增强编码器22的论述将有助于理解本揭示的方法和设备。

增强编码器22包括第一延时器50，第二延时器52和交错器(π)54，它们中的每一个都接收作为输入的数字比特流dk。第一延时器50的输出y_ok被输入到插值电路56。第二延时器52的输出被输入到第一编码器58，该编码器的输出y_1k输入到插值电路56。交错器54的输出输入到第二编码器60，该编码器的输出y_2k输入到插值电路56。插值电路56向图1所示的信道交错器24提供输出。在本实施例中，第一编码器58和第二编码器60都是RSC编码器。

在操作中，第一延时器50延时数字输入序列d_k并将相应的经移动的数字序列y_ok输出到插值电路56。第二延时器52延时数字输入序列dk并将相应的经移动的输出提供到第一编码器58。第一编码器58采用卷积代码技术对延时的数字序列编码。然后，编码器58将相应的经编码的数字信号y_1k输出到插值电路56。相似地，第二编码器60用预先确定的置换函数π对由交错器54输出的数字交错序列编码。然后编码器60将相应的经编码的信号y_2k输出到插值电路56。

插值电路56将并行信号y_0k，y_1k和y_2k排序成一个单独的序列，即，提供给图1所示的信道交错器24的增强代码。插值电路也可以调节输出信号的代码率，以满足给定应用的需要。图2显示的增强编码器22是一种1/3比率增强编码器，其中，将k输入比特的数据序列映射到3k符号的码字。插值电路56的输出是一个1/3比率代码，但该代码比率可以通过插值而增加(例如增加到1/2)。

众所周知的Viterbi算法经常用于对诸如从第一RSC编码器58代码的输出进行常规卷积代码解码。Viterbi算法计算一个最大逼近(MaximumLikelihood)方案，该方案表示了发射数据比特m序列，给出了接收序列y的概率。如果我们已知a priori信息，则ML比MAP差(没有a priori信息，然后ML和MAP算法基本相等)，增强解码是估计a priori信息，并且将其用于MAP解码。

为了对图1所示的调制器26输出的增强编码的信号42进行解码，通过解码器70叠代地作出下面的方程式(1)到(4)体系的解：

${\mathrm{\Λ}}_{1k}=\log \left(\frac{P[{\hat{d}}_k=1|y_0,y_1,z_2]}{P[{\hat{d}}_k=0|y_0,y_1,z_2]}\right),---\left[1\right]$

${\widetilde{\mathrm{\Λ}}}_{2k}=\log \left(\frac{P[{\tilde{\hat{d}}}_k=1|{\tilde{y}}_0,y_2,{\tilde{z}}_1]}{P[{\tilde{\hat{d}}}_k=0|{\tilde{y}}_0,y_2,{\tilde{z}}_1]}\right),---\left[2\right]$

其中变量上的否定号代表其经交错的值；和

Λ_1k为和所接收到的数据的估计

有关的第一对数逼近率(Log-Likelihood Ratio(LLR))；

为和估计 的经交错的形式

有关的对数副近率(Log-LikelihoodRatio(LLR))；

y₀为从图2所示的延时器50输出的观察到的成体系的比特y_0k的一个序列；

代表y0的经交错的形式；

y₁为从图2的第一构成编码器58输出的奇偶校验位y_1k的一个序列；

y₂为从图2的第二构成编码器60输出的奇偶校验位y_2k的一个序列；

代表比特z_1k的一个序列的经交错的形式，它表现当处在第一模式时，比特z_1k表示称为Log-MAP解码器76输出的外部信息，正如下文中全面讨论的那样；

z₂代表当处在第二模式时从Log-MAP解码器76输出的外部信息z2k的一个矢量(正如下文中将全面讨论的哪样)。

Λ1k在方程式(1)中被定义为两个条件的可能性的比例的对数。分子代表在y₀，y₁和z₂被接收到的条件下接收到的数据比特估计

代表1的可能性。分母代表在y₀，y₁和z₂被接收到的条件下接收到的数据比特估计 代表0的可能性。

相似地，

在方程式(2)中被定义为两个条件的可能性的比例的对数。分子代表在y₀，y₂和z₁被接收到的条件下接收到的数据 的经交错的形式代表1的可能性。分母代表在y₀，y₂和z₁被接收到的条件下接收到的数据 的经交错的形式代表0的可能性。

外部信息比特z_1k和z_2k分别通过下面的等式和方程式(1)和(2)的LLR的Λ_1k和Λ_2k有关：

$z_{1k}={\mathrm{\Λ}}_{1k}-y_{0k}-z_{2k},---\left[3\right]$

${\tilde{z}}_{2k}={\widetilde{\mathrm{\Λ}}}_{2k}-{\tilde{y}}_{0k}-{\tilde{z}}_{1k},---\left[4\right]$

其中变量和前面提供的定义一样定义。

接受到的数据的估计 由硬判决电路82通过硬限制Log-MAP解码器76的输出根据下面的等式获得：

方程式(1)和(2)的LLRs由增强解码器70采用众所周知的Log-MAP算法叠代计算，该计算在由Virginia Tech于1998年9月出版的预备报告中和M.C.Valenti所编写的题为“无线通讯的叠代探测和解码”一文中作过较全面的叙述。叠代过程在由去插值电路72提供的信息“窗口”中进行。在下一个数据窗口从去插值电路72读取之前，该信息窗口先通过解码器70循环几次。在所揭示的方法和设备的实施例中，该窗口等于32字，每一个字为6比特值，它表示对编码数据的一个比特进行的一个软判决。

在操作中，首先，去插值电路72用本技术领域众所周知的特殊应用方法对从诸如图1中的去交错器32的信道去交错器接收的信号进行去插值。经去插值的信号表现如上定义的三个矢量y₀，y₁和y₂。该经去插值的信号被输入到对信号进行缓冲的RAM文件74。

解码器70可以认为包括两个功能环路。第一功能环路包括一个外部存储器80，一个读交错器90，MUX 92，RAM文件74，一个Log-MAP解码器76，一个写交错器78和一个外部存储器88。第二功能环路包括一个外部存储器88，MUX 92，RAM文件74，Log-MAP解码器76和外部存储器80。

当解码器70处于第一操作模式时，解码器采用第一功能环路部分。与之相反，当解码器70处于第二操作模式时，解码器采用第二功能环路部分。第一操作模式第一次发生，RAM文件74的内容被计时进入Log-MAP解码器76。在第一操作模式的第一通过期间，Log-MAP解码器76用由插值电路72提供的数据和预先确定的z的初始值(因为没有来自Log-MAP解码器76的先期值用以产生z的当前值)估计方程式(1)的LLR的Λ_1k。在一个实施例中，z的初始值为零。

Log-MAP解码器76的输出输入到写交错器78。写交错器78被用于和外部存储器88相结合以对来自Log-MAP解码器76的输出实施交错功能。同时，来自Log-MAP解码器76的输出被储存在第二外部存储器80中。

然后，增强解码器转换到第二操作模式。在第二操作模式中，MUX 92选择来自第一外部存储器88的输出。写交错器78和第一外部存储器88包括一个交错功能。MUX 92将第一外部存储器88的输出耦合到储存该数据的RAM文件74。来自RAM文件74的输出被耦合到Log-MAP解码器76。因此，可以看到，在第二操作模式中，Log-MAP解码器76提供了储存在第一外部存储器88中的数据。第一外部存储器88的输出表示了经交错的外部信息 ${\hat{z}}_1=\left\{{\tilde{z}}_{1}k\right\}.$ Log-MAP解码器76根据上面提供的公式(2)计算值 来自Log-MAP解码器76的输出

被耦合到并储存在第二外部存储器80。

第二操作模式完成以后，增强解码器70转换回第一操作模式。在第一操作模式中，模式选择器电路94选择读交错器90的输出作为MUX 92的输出。第二外部存储器80和读交错器90实施去交错的功能。读交错器90的输出表示外部信息 ${\tilde{z}}_2=\left\{{\tilde{z}}_{2}k\right\}.$ 因此，外部信息z₂从读交错器90读取并由MUX 92输出到RAM文件74。但应该注意，在第一操作模式(上面叙述)的第一通过期间，如上面指出的，z的值被设定在预先确定的初始值。因此，来自Log-MAP解码器76的输出Λ_1k和从读交错器90输出的结果值z不在解码过程的第一叠代中使用。但是，在第一操作模式的第二通过中，RAM文件74将储存的y₀，y₁和z₂值输出到Log-MAP解码器76。

在任何情况下，在第一模式期间，来自RAM文件74的输出被耦合到Log-MAP解码器76。Log-MAP解码器76计算Λ_1k的值。然后Λ_1k的值被耦合到写交错器78。然后来自写交错器78的输出被耦合到第一外部存储器88。写交错器78和存储器88产生值

第一外部存储器88储存值

直至增强解码器70转换到第二操作模式。

这样，在第一操作模式中，外部信息z₂从第二外部存储器80读取并由MUX92和RAM文件74耦合到Log-MAP解码器76，并且Log-MAP解码器76的输出被耦合到写交错器并被写入第一外部存储器88。在第二操作模式中，从第一外部存储器88输出的去交错的外部信息z₁被从MUX 92输出并由MUX 92和RAM文件74耦合到Log-MAP解码器76。来自MUX 92的输出被耦合到第二外部存储器80并储存在其中。

对于每一次叠代，增强解码器70的模式继续在第一操作模式和第二操作模式之间交变。每个预先确定的叠代数，Log-MAP解码器76的输出由硬判决电路82指定。根据本揭示方法和设备的一个实施例，增强解码器70进行10次叠代。因此，在预先确定的叠代数以后，硬判决电路82输出硬判决 该输出是输入到诸如图1的发射器12的增强编码器22的相应增强编码器的初始数据

的估计，并被用以产生从去插值电路72接收的值。硬判决电路82的增强解码器输出 被向前输送到源解码器，例如，图1所示源解码器36。

老式的增强解码器需要两个或更多Log-MAP解码器，一个对应于第一操作模式中的Log-MAP解码器76，另一个对应于第二操作模式中的Log-MAP解码器76。

图4是图1的空间高效增强解码器34的框图。为了清楚起见，诸如电源，时钟电路，放大器等各种元件从图4中省略。但是，在本技术领域熟练的和了解本技术人士都知道什么地方以及怎样实施任何未显示的所需元件。空间高效增强解码器34的增强解码器设计消除了对诸如图3的两个存储器80和88的两个分离的外部存储器的要求。

空间高效增强解码器34包括去插值电路72，RAM 74和Log-MAP解码器76。Log-MAP解码器76的输出连接到写交错器78，第一MUX 100的第一输入，硬判决电路82和信噪比(SNB)估计电路102。SNB估计电路102的输出被输入到微处理器/控制器104，处理器向图1所示的信道去交错器32提供比例反馈，该去交错器向去插值电路72提供输入。写交错器78的输出连接到第一MUX 100的第二输入，该第一MUX 100的输出输入到双口外部存储器110。该双口外部存储器110的输出连接到第二MUX 104的第一输入以及读交错器106的输入。读交错器106的输出连接到第二MUX 104的第二输入。第二MUX 104的输出被输入到RAM 74。模式控制器电路108连接到第一MUX 100，第二MUX 104和双口外部存储器110的控制终端。模式控制器电路108控制MUX的转换选择地及周期性地在第一和第二操作模式之间转换增强解码器34的模式，正如以文更全面的讨论那样。

增强解码器34的运行在功能上相似于图3的增强解码器70。然而，图3中包括：写交错器78，第一外部存储器88，第二外部存储器80，读交错器90，2:1MUX 92以及模式选择器94的部分采用图4所示的包括写交错器78，第一MUX 100，双口外部存储器110，读交错器106，第二MUX 104和模式控制器109的电路代替。因此，在揭示的图4的解码器34中的第一功能环路包括双口外部存储器110，读交错器106，第二MUX 104，RAM文件74，Log-MAP解码器76，写交错器78和第一MUX 100。在揭示的图4的解码器34中的第二功能环路包括双口外部存储器，第二MUX 104，RAM文件74，Log-MAP解码器76和第一MUX 100。

第一功能环路被用在第一操作模式中。在第一操作模式，双口外部存储器110由读交错器106读取，在模式控制器108的控制下读交错器的输出被选择为第二MUX 104的输出。这样，相似于图3所示的增强解码器70，在解码器34的第一操作模式中，读交错器106的输出反馈到RAM 74。来自RAM文件74的输出耦合到Log-MAP解码器76。来自Log-MAP解码器76的输出耦合到第一MUX100。模式控制器108使MUX 100选择来自写交错器78的输出。因此，来自写交错器78的输出耦合到并储存在双口外部存储器110。相似于图3所示的解码器70的运行，在第一操作模式中，Log-MAP解码器76的输出是LLR Λ_1k的一个估计(见方程1)。

但是，图3所示的增强解码器70需要两个外部存储器，而图4所示的解码器34只需要一个可读写的外部存储器110。在实际操作中，单个的外部存储器110比两个外部存储器80或88小得多。实验结果已经显示，和两个外部存储器80和88的4.356平方毫米比较，双口外部存储器110为约2.542平方毫米。这表明减少了41.6％的存储器空间或节省了1.814平方毫米的空间。这样的节省是很明显。

在第二操作模式中，模式控制器108使第二MUX 104选择双口外部存储器110的输出。因此，双口外部存储器110的经交错的外部输出z₁被反馈到RAM文件74。RAM文件74的输出耦合到Log-MAP解码器76的输入。因此，Log-MAP解码器76估计表现经交错的LLR的Λ_2k(见方程(2))。模式控制器108使第二MUX 104选择Log-MAP解码器76的输出。因此，Log-MAP解码器76的输出被写入双口外部存储器110。这样，图4所示的解码器34在第二操作模式中的操作相似于图3所示的解码器70在第二操作模式中的操作。

在第一操作模式中，写交错器78和双口外部存储器110起到一个交错器，即一个第一功能部分的作用，而双口外部存储器110和写交错器78起到一个去交错器，即一个第二功能部分的作用。为了本讨论的目的，术语“功能部分”涉及因功能而各自不同的各个部分。注意，根据上述定义，一个实施两个不同功能的单独的电路可以被考虑为具有分别相应于第一功能和第二功能的第一功能部分和第二功能部分。

这样，在第一操作模式中，Log-MAP解码器76的输入由功能块110和106去交错。Log-MAP解码器76的输出由功能块78和110去交错并储存在双口存储器供第二操作模式使用。因此，在第二操作模式中耦合到Log-MAP解码器76的输入是在第一操作模式中已先期由功能块78和102去交错。

SNR估计电路102利用Log-MAP解码器76的输出以根据本技术领域已知的方法计算信噪比(SNR)。结果的SNR被提供到计算信道交错器比例值的微处理器/控制器104。比例值计算的细节是特殊应用的方法，可由在本技术领域熟练的人士确定以满足所给定应用的需要。该比例值被反馈到图1所示的信道交错器32，该交错器适当地调节信道交错功能以对此作出反应。在本技术领域熟练的人士将理解，可以省略由SNR估计电路102和微处理器/控制器104组成的信道交错反馈通道。

虽然本讨论只涉及1/3比率增强解码器，但本技术领域熟练的人士将理解，所揭示的方法和设备可以适用于不同比率的增强解码器。本技术领域熟练并对本技术了解的人士将理解，图4的增强解码器可以容易地按比例调整或调整以适应不同的解码器比率或不同的给定应用的需要。

在本具体实施例中，读交错器90和写交错器78根据CDMA 2000电讯工业协会(Telecommunications Industry Association＝TIA)标准构成。交错器78和90为数据进出外部存储器110进行存储器地址计算，这些计算用于对双口外部存储器110的控制输入。

在每次一定的数字叠代(例如十次叠代)以后，硬判决电路82根据方程(5)或相似方程硬限制Log-MAP解码器76的输出。硬判决电路82的输出是从图1所示的源编码器18输出的数据d_k估计d_k。估计d_k输入到所示图1的源解码器36。

在一个实施例中，增强解码器叠代的数字是固定的，在硬判决电路82从Log-MAP解码器76的输出取样之前，该数在10和20叠代之间。但是叠代数取决于具体应用，可以参考诸如循环冗余校验(Cycle Redundancy Check＝CRC)标准一类的质量标准动态地确定。因此，其他的实施例可以进行更多或更少的叠代，叠代数可以在解码器中调整以适合于具体的实施。

图5是说明图4所示的增强解码器34的读和写时序的时序示意图。在一个时钟信号序列120的一个给定的时周期环内，读取图4的双口外部存储器110的两个存储器地址的内容，而在后继的时钟周期内写入两个存储器地址的内容。

图6是图4所示的空间高效双口外部存储器110的详细的示意图。该双口外部存储器110包括一个第一1:2去复用器(DEMUX)130，当外部存储器110分别处在第一操作模式或第二操作模式时，该去复用器接收来自图4所示的写交错器78或Log-MAP解码器76的输入。第一1:2DEMUX 130的第一输出连接到第一1:8DEMUX 132的输入。第一1:2DEMUX 130的第二输出连接到输入寄存器134的输入。输入寄存器134的输出连接到第二1:8DEMUX 136的输入。第一1:8DEMUX的八个并行输出连接到第二1:8DEMUX 136的八个并行输出，它们中的每一个再连接到不同的储存元件的输入，这些储存元件包括第一储存元件138，第二储存元件140，第三储存元件142，第四储存元件144，第五储存元件146，第六储存元件148，第七储存元件150，以及第八储存元件152。八个储存元件138到152中的每一个都连接到第一8:1MUX 154的八条并行输入线中的一条，其中第一8:1MUX 154的并行输入线中的每一条都连接到第二8:1MUX 156的相应的并行输入线。第一8:1MUX 154的输出连接到2:1MUX 158的第一输入。第二8:1MUX的输出连接到输出寄存器160的输入。寄存器160的输出连接到2:1MUX 158的第二输入。2:1MUX 158的输出提供到图4所示的RAM 74和图4的读交错器106。地址选择器162连接到DEMUX 130，132和136以及MUX 154，156和158的控制输入。寄存器134和160通过地址选择器162和/或图4所示的模式控制器108接收使能通过每个其他时钟周期的控制输入。地址选择器162接收来自图4所示的写交错器78，读交错器106和模式控制器108的输入。写交错器78，读交错器106和模式控制器108向双口外部存储器103提供控制输入。

在操作中，参考图4和图6，从Log-MAP解码器76输出的表示LLR的比特流或从写交错器78输出的经交错的LLR输入到1:2DEMUX 130。在第一操作模式中，Log-MAP解码器76的输出输入到1:2DEMUX 130。相应于一个符号的LLR比特写入八个储存元件138到152中被选择的一个元件中。

如果外部存储器110处在一个交错器子模式，外部存储器110线性写入以及交错读出，这就表示了交错过程。相似地，当外部存储器110处在去交错器子模式，外部存储器110交错写入线性读出，相应于去交错过程。

在第一操作模式的交错器子模式中，写入LLR比特的储存元件是基于一个表示给定数据帧的比特位置的线性地址。然后，外部存储器110可交错地读出，即MUX 158的输出表示储存元件的内容，该储存元件具有表示线性寻址的交错形式。

在外部存储器110读取之前，两个储存元件被写入。一个储存元件接收给定的记号相关的LLR比特并具有以0为最小有效比特的线性地址。另一个储存元件次1为最小有效的比特的线性地址。两个储存元件都写入以后，两个储存元件才可读取。

如果外部存储器110处在去交错器子模式，地址选择器162控制DEMUX 130，132和136的输入，使得与与给定的符号有关的LLR被交错地写入，即写入与给定符号的交错地址有关的储存元件。给定的符号的地址相应于给定数据帧的去交错的比特位置。相似地，MUX 154，156和158的输出的转换由地址控制器162控制，使得外部存储器110可线性读取，即，储存元件的内容具有由给定的数据帧的比特位置所确定的线性地址。

外部存储器110的读功能是外部存储器110的写功能的反转。例如，交错地向外部存储器110写相似于交错地从外部存储器110读，但操作是在相反的顺序进行。

地址选择器162接收来自图4所示的写交错器78，模式控制器108和读交错器106的输入。地址选择器162利用这些输入产生MUX和DEMUX的控制信号以根据操作模式事实线性地写，交错地写，按顺序地读和/或交错地读。例如，在第一操作模式，外部存储器110发挥交错器的作用并线性地写和交错地读。在第二操作模式，外部存储器110发挥去交错器的作用并交错地写(基于从写交错器到地址选择器162输入的交错地址)和线性地读。外部存储器110写入和读取的方式是由地址选择器162根据由从图4所示的模式控制器108接收的控制输入所确定的操作模式控制的。

对于在本技术领域熟练的人士而言，下面的事实是很清楚的，模式选择电路94可以由在本技术领域熟练的和了解本技术的人士用简单的时序和时钟电路来实施。而且，诸如交错器78和90的读写交错器也是在本技术领域都已知的。

图7是用于读和写图6所示的双口外部存储器110的CDMA 2000增强代码交错器170的示意图。增强代码交错器170可以由在本技术领域熟练的人士进行修改，以用作图4的写交错器78或读交错器106。

参考图4和图7，在本实施例中，增强代码交错器包括接收来自Log-MAP解码器76的输入地址的行/列分离器172。输入地址表示给定数据帧的比特位置。

输入地址有m+n比特宽。给定地址符号的高n比特代表列，而低m比特代表行。行/列分离器172将m行比特，即低m比特输出到比特倒相器174和Look-Up Table(LUT)176。比特倒相器174倒相m比特并将输出提供到行/列综合器178。LUT 176向乘法器180输出n比特，每一列输出一比特。

从行/列分离器172输出的n列比特输入到加法器182，作为对此的反应，加法器对接收到的n列比特加1并向乘法器180的输入提供n输出列比特。作为对此的反应，乘法器180用LUT 176的输出和加法器182的输出相乘并向行/列综合器178输出n列比特。行/列综合器178向外部存储器110输出m+n比特，其中高m比特表示从比特倒相器174输出的经倒相的m比特，低n比特表示乘法器180的输出。从行/列综合器178输出的坏地址由坏地址确定电路184选择，然后被删除。

图6的外部存储器102利用本具体的交错地址产生的特性，也就是每两个级联的交错地址将有下列地址中的一个：00XXXX，01XXXX，10XXXX和11XXXX。该两个地址将没有相同的最有效的比特。对于其他的交错方案(例如对于W-CDMA)，在本技术领域熟练的人士能容易地确定适当的交错特性，使得两个级联交错地址在一定的方式诸如通过Look-Up Table映射上是不同的。

在本技术领域熟练并了解本技术的人士在本揭示的方法和设备的范围内将能实现另外的修改，应用和实施例。因此，可以理解，本发明仅由附后的权利要求限定，不应被限制在本文揭示的具体方法和设备上。

Claims (7)

1.一种具有一个第一和第二操作模式的增强解码电路，其特征在于，该增强解码电路包括：

(a)一个用于第一操作模式的第一功能环路，该第一环路包括：

(1)一个具有一个输入和一个输出的写交错器；

(2)一个具有一个输入和一个输出的双口外部存储器，该输入被耦合到写交错器输出；

(3)一个具有一个输入和一个输出的读交错器，该输入耦合到双口外部存储器的输出；

(4)一个具有一个输入和一个输出的缓冲器电路，该缓冲器的输入耦合到读交错器的输出；和

(5)一个具有一个输入和一个输出的Log-MAP解码器，该输入耦合到缓冲器的输出以及该Log-MAP解码器的输出耦合到写交错器；和

(b)一个用于第二操作模式的第二功能环路，该第二环路包括：

(1)双口外部存储器；

(2)缓冲器电路，该缓冲器电路的输入耦合到双口外部存储器的输出；和

(3)Log-MAP解码器，该Log-MAP解码器的输入耦合到缓冲器电路的输出，Log-MAP解码器的输出耦合到双接口外部存储器的输入。

2.如权利要求1所述的增强解码器电路，其特征在于，该增强解码器电路进一步包括：

(a)一个具有一个输出和一个第一和第二输入的复用器，该第一输入耦合到写交错器，第二输入耦合到Log-MAP解码器的输出，该复用器的输出被耦合到双接口外部存储器的输入；和

(b)一个耦合到复用器的时序电路；

其中，复用器和时序电路通过在第一功能环路和第二功能环路之间的转换来建立第一操作模式和第二操作模式。

3.如权利要求2所述的增强解码器电路，其特征在于，该增强解码器电路进一步包括一个第二复用器，该第二复用器具有一个输出和一个第一和第二输入，该复用器的第一输入被耦合到读交错器的输出，其第二输入耦合到双口外部存储器的输出，该第二复用器的输出耦合到缓冲器电路的输入。

4.如权利要求3所述的系统，其特征在于，所述双口外部存储器是环路为实现对数最大经验算法而采用的唯一外部存储器。

5.一种空间高效增强解码器，其特征在于，该增强解码器包括：

(a)一个包括一个解码器，一个写交错器，一个读交错器和一个第一存储器的环路，用以实现对数最大经验算法；和

(b)耦合在解码器和第一存储器之间第一复用器和与所述读交错器的输出耦合的第二复用器，用于响应控制信号有选择地旁路写交错器或读交错器，使得解码器、写交错器、读交错器和第一存储器实施对数最大经验算法。

6.如权利要求5所述的空间高效增强解码器，其特征在于，该增强解码器进一步包括一个用于产生一个控制信号以控制第一和第二复用器的控制器。

7.一种空间高效增强解码器，其特征在于，该增强解码器包括：

(a)一个与一个第一存储器通信的信道去交错器；

(b)一个连接在存储器的一个输出上的对数最大后(Log-MAP)解码器，该Log-MAP解码器的一个输出连接到一个硬判决电路，该硬判决电路的一个输出提供空间高效增强解码器的一个输出；

(c)一个连接在Log-MAP解码器的一个输出上的写交错器，该写交错器的一个输出连接到一个第一复用器的一个第一输入，该第一复用器的一个第二输入连接在Log-MAP解码器的一个输出上，第一复用器的一个输出连接到一个第二存储器的一个输入；

(d)一个连接在第二存储器的一个输出上的读交错器，该读交错器的一个输出连接到一个第二复用器的一个第一输入，该第二复用器的一个第二输入连接到第二存储器的一个输出，第二复用器的一个输出连接到第一存储器的一个输入，其中，构成log-MAP解码器、写交错器、第二存储器和读交错器，以实施log-MAP算法；和

(e)一个用于选择性地使能复用器的输入，使得Log-MAP解码器，写交错器，第二存储器和读交错器能实施Log-MAP算法的控制器。

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