JP4801687B2 - Capacitor-embedded substrate and manufacturing method thereof - Google Patents
Capacitor-embedded substrate and manufacturing method thereof Download PDFInfo
- Publication number
- JP4801687B2 JP4801687B2 JP2008069911A JP2008069911A JP4801687B2 JP 4801687 B2 JP4801687 B2 JP 4801687B2 JP 2008069911 A JP2008069911 A JP 2008069911A JP 2008069911 A JP2008069911 A JP 2008069911A JP 4801687 B2 JP4801687 B2 JP 4801687B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- capacitor
- recess
- conductive
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
本発明は、キャパシタ内蔵基板及びその製造方法に関し、特に半導体チップとパッケージ基板との間に介在するインターポーザに好ましく適用されるキャパシタ内蔵基板及びその製造方法に関する。 The present invention relates to a capacitor built-in substrate and a method for manufacturing the same, and more particularly to a capacitor built-in substrate that is preferably applied to an interposer interposed between a semiconductor chip and a package substrate and a method for manufacturing the same.
マイクロプロセッサをはじめとする半導体集積回路素子(LSI)において、動作速度の高速化と低消費電力化が図られている。GHz帯の高周波領域で、しかも低電圧でLSIを安定して動作させるためには、負荷インピーダンスの急激な変動に起因して生ずる電源電圧の変動を抑制することが必要である。さらに、電源の高周波ノイズを除去することが極めて重要である。 In a semiconductor integrated circuit element (LSI) such as a microprocessor, the operation speed is increased and the power consumption is reduced. In order to stably operate an LSI in a high frequency region in the GHz band and at a low voltage, it is necessary to suppress fluctuations in the power supply voltage caused by a sudden fluctuation in load impedance. Furthermore, it is extremely important to remove high frequency noise from the power supply.
従来、急激な電圧変動を抑制し、かつ高周波ノイズを除去するために、LSIを実装したパッケージ基板に多数の積層チップセラミックコンデンサを実装する手法が採用されてきた。また、LSIとパッケージ基板との間に介在するインターポーザにデカップリングキャパシタを内蔵する手法が公知である(特許文献1〜3)。この手法によると、LSIの直下にデカップリングキャパシタを配置することができる。これにより、電源線及び接地線からデカップリングキャパシタまでの引き回し配線を短くすることができる。この構成は、寄生インダクタンスの低減に有効である。 Conventionally, a method of mounting a large number of multilayer chip ceramic capacitors on a package substrate on which an LSI is mounted has been employed in order to suppress rapid voltage fluctuations and remove high frequency noise. Also, a method of incorporating a decoupling capacitor in an interposer interposed between an LSI and a package substrate is known (Patent Documents 1 to 3). According to this method, a decoupling capacitor can be disposed immediately below the LSI. Thereby, the routing wiring from the power supply line and the ground line to the decoupling capacitor can be shortened. This configuration is effective in reducing parasitic inductance.
キャパシタの容量を増大するために、誘電体層を薄くした薄膜キャパシタが公知である(特許文献4〜6)。薄膜キャパシタは、シリコン等の支持基板上への金属電極層、誘電体酸化物層等の堆積、及びドライエッチングによる微細加工等により形成される。このため、低インダクタンスのキャパシタを形成することが可能である。 In order to increase the capacitance of the capacitor, a thin film capacitor having a thin dielectric layer is known (Patent Documents 4 to 6). The thin film capacitor is formed by depositing a metal electrode layer, a dielectric oxide layer or the like on a support substrate such as silicon, and fine processing by dry etching. For this reason, it is possible to form a low-inductance capacitor.
一方、大容量キャパシタとして固体電解コンデンサが公知である。ところが、固体電解コンデンサにおいては、その構造から端子長や配線長が長くなってしまうため、等価直列抵抗(ESR)や等価直列インダクタンス(ESL)が大きくなる。このため、固体電解コンデンサは、高周波領域でのデカップリングキャパシタとして十分な性能が期待できなかった。固体電解コンデンサのESRやRSLの低減を図る構造が提案されている(特許文献7〜10)。 On the other hand, solid electrolytic capacitors are known as large-capacity capacitors. However, in the solid electrolytic capacitor, the terminal length and the wiring length become long due to the structure, so that the equivalent series resistance (ESR) and the equivalent series inductance (ESL) increase. For this reason, the solid electrolytic capacitor could not be expected to have sufficient performance as a decoupling capacitor in a high frequency region. A structure for reducing ESR and RSL of a solid electrolytic capacitor has been proposed (Patent Documents 7 to 10).
支持基板上に薄膜キャパシタを配置する従来の構成においては、薄膜キャパシタの電極に接続され、かつ支持基板を貫通する導電プラグを配置しなければならない。支持基板は、十分な機械的支持力を得るために、ある程度の厚さが必要とされるため、これを貫通する導電プラグを配置することが困難である。 In a conventional configuration in which a thin film capacitor is disposed on a support substrate, a conductive plug connected to the electrode of the thin film capacitor and penetrating the support substrate must be disposed. Since the support substrate needs to have a certain thickness in order to obtain a sufficient mechanical support force, it is difficult to dispose a conductive plug passing therethrough.
電源電圧の安定化のために、デカップリングキャパシタに要求される容量が増大する傾向にある。単位面積あたりの容量が一定である場合には、デカップリングキャパシタを大きくするか、または搭載数を多くしなければならない。このため、キャパシタの実装スペースを確保することが困難になる。 In order to stabilize the power supply voltage, the capacity required for the decoupling capacitor tends to increase. If the capacitance per unit area is constant, the decoupling capacitors must be increased or the number of mounted capacitors must be increased. For this reason, it is difficult to secure a mounting space for the capacitor.
薄膜キャパシタの電極には、一般的にPt、Au等の酸化されにくい貴金属が用いられる。また、高誘電率材料の成膜のためのスパッタリング装置、及び薄膜の微細加工を行うためのプラズマエッチング装置等の高価な真空装置を導入しなければならない。さらに、パーティクル除去対策等に費用が掛かる。このため、製造コスト低減を図ることが困難である。 For the electrode of the thin film capacitor, a precious metal that is hardly oxidized such as Pt or Au is generally used. In addition, an expensive vacuum apparatus such as a sputtering apparatus for forming a high dielectric constant material and a plasma etching apparatus for performing fine processing of a thin film must be introduced. Furthermore, it costs money for particle removal measures. For this reason, it is difficult to reduce the manufacturing cost.
また、ESRやESLの低減を図ることが可能な従来の固体電解コンデンサにおいても、キャパシタ形成や、はんだバンプの形成の工程の複雑化が懸念される。 Further, even in a conventional solid electrolytic capacitor capable of reducing ESR and ESL, there is a concern that the capacitor forming process and the solder bump forming process may be complicated.
上記課題を解決するキャパシタ内蔵基板は、
表面に第1の凹部と第2の凹部とが形成された支持基板と、
前記第1の凹部の内面に形成された導電膜と、
第1の電極膜、誘電体膜、及び第2の電極膜が積層され、該第2の電極膜が該支持基板側になる向きで前記表面及び前記導電膜上に配置されており、一部分が、前記第2の凹部の側面の少なくとも一部に沿い、該第2の電極膜が前記導電膜に接触するように配置されたキャパシタ膜と、
前記表面及び前記キャパシタ膜の上に配置された絶縁性の被覆膜と、
前記第1の凹部が形成された位置において、前記被覆膜の上面から前記支持基板の背面まで達し、前記凹部の内面に形成された前記導電膜に接触する第1の導電部材と、
前記第2の凹部が形成された位置において、前記被覆膜の上面から前記支持基板の背面まで達し、前記凹部の内面に沿う前記キャパシタ膜の第1の電極膜に接触する第2の導電部材と
を有する。
A substrate with a built-in capacitor that solves the above problems
A support substrate having a first recess and a second recess formed on the surface;
A conductive film formed on the inner surface of the first recess;
A first electrode film, a dielectric film, and a second electrode film are laminated, and the second electrode film is disposed on the surface and the conductive film in a direction toward the support substrate, and a part thereof A capacitor film disposed along at least a part of a side surface of the second concave portion so that the second electrode film is in contact with the conductive film;
An insulating coating film disposed on the surface and the capacitor film;
A first conductive member that reaches from the top surface of the coating film to the back surface of the support substrate at a position where the first concave portion is formed, and contacts the conductive film formed on the inner surface of the concave portion;
A second conductive member that reaches from the top surface of the coating film to the back surface of the support substrate at the position where the second recess is formed, and contacts the first electrode film of the capacitor film along the inner surface of the recess. And have.
上記課題を解決するキャパシタ内蔵基板の製造方法は、
第1の電極膜、誘電体膜、及び第2の電極膜が積層されたキャパシタ膜を準備する工程と、
前記キャパシタ膜に、第1の開口と、該第1の開口よりも大きい第2の開口とを形成する工程と、
支持基板の表面における前記第1の開口及び前記第2の開口と対応する位置に、それぞれ第1の凹部及び第2の凹部を形成する工程と、
前記第1の凹部の内面、及び該内面に連続する前記表面の一部の領域に、導電膜を形成する工程と、
前記第2の電極膜が前記支持基板側を向き、前記第1の開口と第1の凹部との位置が整合し、前記第2の開口と第2の凹部との位置が整合し、前記第2の電極膜が前記導電膜に電気的に接続されるように、該キャパシタ膜を該支持基板に貼り合わせる工程と、
絶縁性の樹脂膜を前記キャパシタ膜に密着させることにより、該キャパシタ膜の第2の開口の縁に隣接する部分を、前記第2の凹部の内面に沿わせる工程と、
前記第1及び第2の開口の位置に、前記第1の電極膜が露出するように複数の有底孔を形成する工程と、
前記有底孔内を、導電部材で充填する工程と、
前記支持基板を、前記第1の表面とは反対側の第2の表面から研磨し、前記導電部材の下端を露出させる工程と
を有する。
A method of manufacturing a capacitor-embedded substrate that solves the above problems
Preparing a capacitor film in which a first electrode film, a dielectric film, and a second electrode film are laminated;
Forming a first opening and a second opening larger than the first opening in the capacitor film;
Forming a first recess and a second recess at positions corresponding to the first opening and the second opening on the surface of the support substrate, respectively;
Forming a conductive film on the inner surface of the first recess and a partial region of the surface continuous with the inner surface;
The second electrode film faces the support substrate, the positions of the first opening and the first recess are aligned, the positions of the second opening and the second recess are aligned, and the first Bonding the capacitor film to the support substrate so that the two electrode films are electrically connected to the conductive film;
A step of adhering an insulating resin film to the capacitor film so that a portion adjacent to the edge of the second opening of the capacitor film is along the inner surface of the second recess;
Forming a plurality of bottomed holes at the positions of the first and second openings so that the first electrode film is exposed;
Filling the bottomed hole with a conductive member;
Polishing the support substrate from a second surface opposite to the first surface to expose a lower end of the conductive member.
支持基板に凹部が形成されており、導電部材は、この凹部の位置に配置される。このため、厚い支持基板を貫通させる必要がない。キャパシタ膜に固体電解コンデンサを用いることが可能である。固体電解コンデンサを用いると、容量密度を高めることができる。 A recess is formed in the support substrate, and the conductive member is disposed at the position of the recess. For this reason, it is not necessary to penetrate a thick support substrate. A solid electrolytic capacitor can be used for the capacitor film. When a solid electrolytic capacitor is used, the capacity density can be increased.
図1A〜図3Hを参照して、第1の実施例によるキャパシタ内蔵基板の製造方法について説明する。 With reference to FIGS. 1A to 3H, a method of manufacturing a capacitor built-in substrate according to the first embodiment will be described.
図1Aに示したアルミニウム等の弁金属からなる第1の電極膜10の表面を、電解エッチング処理により多孔質構造にする。第1の電極膜10の厚さは、例えば約0.1mmである。
The surface of the
図1Bに示すように、第1の電極膜10の多孔質化した表面を陽極酸化することにより、酸化皮膜11を形成する。以下、酸化皮膜11の形成方法について説明する。
As shown in FIG. 1B, an
まず、第1の膜10を、フッ硝酸及び蒸留水で洗浄する。その後、純水1000mlに対してアジピン酸アンモニウム150gを溶解させた水溶液中で陽極酸化を行う。陽極酸化時の水溶液温度を85℃、化成電圧を100V、電流を0.3A、電圧印加時間を20分とした。なお、陽極酸化に、五ホウ酸アンモニウム水溶液等を用いてもよい。
First, the
酸化皮膜11の形成後、酸化皮膜11の上に、ポリエチレンジオキシチオフェンとスチレンスルホン酸とを含む溶液を塗布し、乾燥させる。この処理を2回繰り返すことにより、導電性高分子からなる膜厚約15μmの第2の電極膜12が形成される。第1の電極膜10、酸化皮膜11、及び第2の電極膜12により固体電解コンデンサが構成される。第1の電極膜10が陽極となり、第2の電極膜12が陰極となる。
After the
図1Cに、第1の電極膜10の多孔質表面、その表面を覆う酸化皮膜11、及び第2の電極膜12の拡大断面図の一例を示す。第1の電極膜10の表面が多孔質構造にされているため、キャパシタの実効面積が増大する。
FIG. 1C shows an example of an enlarged sectional view of the porous surface of the
図1Dに示すように、第1の電極膜10から第2の電極膜12までの3層に、複数の開口を形成する。複数の開口は、第1の群(陰極群)に属する開口15Aと、第2の群(陽極群)に属する開口15Bとに区分される。開口15A、15Bの平面形状は円形であり、第1の群に属する開口15Aの直径が第2の群に属する開口15Bの直径より大きい。例えば、第1の群の開口15Aの直径が150μmであり、第2の群の開口15Bの直径が50μmである。これらの開口15A、15Bは、例えば、金型を用いたプレス打ち抜きにより形成することができる。これにより、開口15A、15Bが形成されたキャパシタ膜18が完成する。
As shown in FIG. 1D, a plurality of openings are formed in three layers from the
図1Eに、キャパシタ膜18の部分平面図を示す。図1Eの一点鎖線1D−1Dにおける断面図が図1Dに相当する。開口15Aと15Bとが、行列状に配置されている。行方向及び列方向に関して、第1の群の開口15Aと、第2の群の開口15Bとが交互に配列している。
FIG. 1E shows a partial plan view of the
図2Aに示すように、パイレックスガラス等の絶縁材料からなる支持基板20を準備する。支持基板20の厚さは、例えば300μmである。
As shown in FIG. 2A, a
図2Bに示すように、支持基板20の一方の表面に、複数の凹部を形成する。複数の凹部は、第1の群の凹部22Aと第2の群の凹部22Bとに区分される。これらの凹部の形成には、サンドブラスト法を採用することができる。各凹部22A、22Bの開口面は直径350μmの円形であり、深さは200μmである。側面はテーパ形状にされており、各凹部22A、22Bの底面は、直径150μmの円形である。サンドブラスト法を用いることにより、このように側面がテーパ形状の凹部を形成することができる。なお、サンドブラスト法に代えて、フッ酸等の薬液を用いたウェットエッチング、CF4等の反応性ガスを用いたドライエッチングを採用することも可能である。
As shown in FIG. 2B, a plurality of recesses are formed on one surface of the
図2Cに、支持基板20の部分平面図を示す。図2Cの一点鎖線2B−2Bにおける断面図が図2Bに相当する。第1の群の凹部22A及び第2の群の凹部22Bは、キャパシタ膜18を支持基板20上に重ねたとき、それぞれ第1の群の開口15A及び第2の群の開口15Bに対応する位置に配置される。第1の群の凹部22Aの開口面の大きさは、第1の群の開口15Aよりも大きく、第2の群の凹部22Bの開口面の大きさは、第2の群の開口15Bよりも大きい。なお、支持基板20には、第1及び第2の群に属する凹部22A、22B以外に、第3の群に属する複数の凹部22Cも形成される。
FIG. 2C shows a partial plan view of the
図3Aに、第1〜第3の群に属する凹部22A、22B、22Cが形成された支持基板20の断面図を示す。第3の群に属する凹部22Cの形状は、第1及び第2の群に属する凹部22A、22Bの形状と同一である。
FIG. 3A shows a cross-sectional view of the
凹部22A、22B、22Cの内面を含む支持基板20の表面に、導電膜25を形成する。導電膜25は、例えば厚さ0.08μmのCr膜と、厚さ0.5μmのCu膜とがこの順番に積層された2層構造を有する。Cr膜及びCu膜は、例えばスパッタリングにより形成することができる。Cr膜は、Cu膜の密着性を高める。
A
図3Bに示すように、導電膜25をパターニングすることにより、第2の群の凹部22Bの内面、及び第3の群の凹部22Cの周囲と内面を露出させる。第1の群の凹部22Aの内面は、導電膜25で覆われたままである。
As shown in FIG. 3B, the
図3Cに示すように、第2の電極膜12が支持基板20側を向くようにして、キャパシタ膜18を支持基板20に、導電性接着剤で接着する。図3Cでは、酸化皮膜11の表示が省略されている。キャパシタ膜18の第1の群の開口15A及び第2の群の開口15Bが、それぞれ支持基板20に形成された第1の群の凹部22A及び第2の群の凹部22Bに整合するように位置合わせを行う。第1の群の開口15A及び第2の群の開口15Bの中心を、第1の群の凹部22A及び第2の群の凹部22Bの中心に一致させることが好ましい。第3の群の凹部22Cの近傍には、キャパシタ膜18が配置されない。
As shown in FIG. 3C, the
第1の群の開口15A及び第2の群の開口15Bが、凹部22A、22Bの開口面よりも小さいため、キャパシタ膜18の開口15A、15Bの縁に隣接する部分は、開口22A、22Bの縁から中心に向かって庇状に張り出した状態になる。なお、第1の群の開口15Aは、第1の群の凹部22Aの開口面より大きくしてもよい。第2の群の開口15Bは、第2の群の凹部22Bの開口面より小さくすることが好ましい。なお、第2の群の凹部22Bの開口面に形成された庇状の部分は、必ずしも開口面の外周全域に配置する必要はない。開口面の外周の一部分にのみ庇状の部分を配置してもよい。
Since the
導電性接着剤には、例えばエポキシ系銀ペーストを用いることができる。硬化温度は、120℃、加熱時間は1時間であり、銀ペースト層の厚さは40μmである。なお、銀ペーストに代えて、その他の導電性接着剤を用いてもよい。例えば、銀、銅、カーボン、錫、及び金のうち、少なくとも1つを含有する導電ペーストを用いることが可能である。 For example, an epoxy silver paste can be used as the conductive adhesive. The curing temperature is 120 ° C., the heating time is 1 hour, and the thickness of the silver paste layer is 40 μm. In place of the silver paste, other conductive adhesives may be used. For example, a conductive paste containing at least one of silver, copper, carbon, tin, and gold can be used.
図3Dに示すように、エポキシ樹脂にシリカを含有した樹脂製の被覆膜30を、真空ラミネート法を用いて支持基板20及びキャパシタ膜18の表面に密着させる。真空ラミネート条件は、例えば加熱温度150℃、圧力0.6MPaである。凹部22A、22B、22C内に被覆膜30が充填されるとともに、キャパシタ膜18の開口15A、15Bの縁に隣接する部分が、凹部22A、22Bの側面に沿うように下方に湾曲する。被覆膜30の表面は平坦になる。
As shown in FIG. 3D, a
図3Eに示すように、凹部22A〜22Cが形成されている位置に、それぞれ有底孔32A〜32Cを形成する。有底孔32A〜32Cの形成には、例えば炭酸ガスレーザを用いたレーザ加工を適用することができる。有底孔32A〜32Cは、それぞれ凹部22A〜22Cの底面よりも深い位置まで達するが、支持基板20を貫通することはない。なお、レーザ加工に代えて、ドリルを用いたミーリング加工を採用してもよい。
As shown in FIG. 3E, bottomed
第1の群の凹部22Aの位置に形成された有底孔32Aは、キャパシタ膜18に接触することなく、開口15A内を通過する。また、第1の群の凹部22Aの内面に形成されている導電膜25を貫通するため、有底孔32Aの側面に導電膜25が露出する。
The bottomed
第2の群の凹部22Bの位置に形成された有底孔32Bの側面に、開口15Bの縁の近傍の第1の電極膜10が露出し、第2の電極膜12は露出しないように、有底孔32Bの形状、寸法、及び位置が決められている。
The
第3の群の凹部22Cの位置に形成された有底孔32Cは、キャパシタ膜18及び導電膜25のいずれにも接触することなく、被覆膜30を貫通する。
The bottomed hole 32 </ b> C formed at the position of the
図3Fに示すように、セミアディティブ法により、有底孔32A〜32C内にそれぞれ導電部材40A〜40Cを充填する。以下、セミアディティブ法について簡単に説明する。
As shown in FIG. 3F, the bottomed
まず、有底孔32A〜32Cの内面、及び被覆膜30の上面に、スパッタリングによりシード層を形成する。このシード層は、厚さ0.08μmのCr膜と厚さ0.5μmのCu膜との2層構造を有する。シード層の上に、感光性レジスト膜を配置し、有底孔の位置に開口を形成する。この開口は、有底孔32A〜32Cの開口部よりもやや大きい。レジスト膜に形成された開口内にはシード層が露出する。露出したシード層の上に、Cuをめっきすることにより、有底孔32A〜32C内をCuで充填する。レジスト膜の厚さは、めっきされたCuがレジスト膜の上面まで達しない程度に設定されている。Cuのめっき後、レジスト膜を除去する。さらに、レジスト膜で覆われていたシード層をエッチングにより除去する。ここまでの工程で、導電部材40A〜40Cが形成される。
First, a seed layer is formed on the inner surfaces of the bottomed
なお、めっき法に代えて、ガスデポジション法を採用することも可能である。また、銀ペースト等の導電ペーストを有底孔内に充填した後、導電ペーストを硬化させてもよい。 Note that a gas deposition method can be employed instead of the plating method. Further, after filling the bottomed hole with a conductive paste such as silver paste, the conductive paste may be cured.
ガスデポジション法では、ナノ金属粒子をガス流に乗せてノズルから高速で噴射することにより、有底孔内に選択的に導電部材を充填することができる。例えば、ガスデポジション中の基板温度を100℃とし、キャリアガスにヘリウムを用い、原料生成室と導電部材堆積室との圧力差を150〜200kPaとすることにより、有底孔内を、Agからなる緻密な導電部材で埋め込むことができる。 In the gas deposition method, the conductive material can be selectively filled into the bottomed hole by spraying the nano metal particles on the gas flow at a high speed from the nozzle. For example, by setting the substrate temperature during gas deposition to 100 ° C., using helium as the carrier gas, and setting the pressure difference between the raw material generation chamber and the conductive member deposition chamber to 150 to 200 kPa, the inside of the bottomed hole is reduced from Ag. It can be embedded with a dense conductive member.
図3Gに示すように、支持基板20を、その背面から研磨することにより、導電部材40A〜40Cの下端を露出させる。
As shown in FIG. 3G, the lower end of the
図3Hに示すように、支持基板20の背面に、外部コンタクト用の電極パッド45A〜45Cを形成する。電極パッド45A〜45Cは、それぞれ導電部材40A〜40Cに接触する。電極パッド45A〜45Cは、Ti膜及びCu膜をスパッタリングにより形成した後、Niめっきを施すことにより形成される。
As shown in FIG. 3H,
第1の群の凹部22Aの位置に配置された導電部材40Aは、導電膜25に電気的に接続され、さらに導電膜25を介して、キャパシタ膜18の第2の電極膜12に電気的に接続される。第2の群の凹部22Bの位置に配置された導電部材40Bは、キャパシタ膜18の第1の電極膜10に電気的に接続されるが、導電膜25には接触しない。すなわち、導電部材40Bは、第2の電極膜12からは電気的に絶縁される。すなわち、導電部材40A及び40Bは、それぞれキャパシタ膜18が構成する固体電解コンデンサの陰極及び陽極に接続される。
The
第3の群の凹部22Cの位置に配置された導電部材40Cは、キャパシタ膜18のいずれの電極膜にも接続されず、被覆膜30の表面から、支持基板20の背面まで貫通する。ここまでの工程で、キャパシタ内蔵基板50が完成する。
The
上記第1の実施例では、陽極酸化処理、導電性高分子の塗布、及びプレス打ち抜き加工により、高価な真空装置等を用いることなく、キャパシタ膜18を作製することができる。また、Pt、Au等の貴金属を用いることなくキャパシタ膜18を作製することができる。
In the first embodiment, the
図4に、キャパシタ内蔵基板50を用いて半導体チップ70をパッケージ基板60に実装したときの構造を示す。パッケージ基板60の素子搭載面に複数の電極パッド61が形成され、その上にバンプ62が配置されている。キャパシタ内蔵基板50の背面に複数の電極パッド45が配置され、表面に導電部材40の上端が露出している。半導体チップ70の底面に、複数の電極パッド71が形成され、その上にバンプ72が配置されている。
FIG. 4 shows a structure when the
パッケージ基板60に配置されたバンプ62が、キャパシタ内蔵基板50の対応する電極パッド45に固定され、半導体チップ70に配置されたバンプ72が、キャパシタ内蔵基板50の対応する導電部材40の上端に固定されている。半導体チップ70の接地線は、図3Hに示した第1の群の凹部22Aの位置に配置された導電部材40Aを介して、パッケージ基板60の接地線に接続される。半導体チップ70の電源線は、図3Hに示した第2の群の凹部22Bの位置に配置された導電部材40Bを介して、パッケージ基板60の電源線に接続される。半導体チップ70の信号線は、図3Hに示した第3の群の凹部22Cの位置に配置された導電部材40Cを介して、パッケージ基板60の対応する信号線に接続される。
The
キャパシタ内蔵基板50が、半導体チップ70の直下に配置されるため、電源線や接地線から、キャパシタの第1の電極膜(陽極)10や第2の電極膜(陰極)12までの配線長を短くすることができる。これにより、ESL及びESRを低減させることが可能になる。また、固体電解コンデンサの容量密度は、強誘電体膜を用いた薄膜キャパシタの容量密度に比べて20倍以上高い。このため、デカップリングキャパシタを大容量化することが可能になる。
Since the capacitor built-in
第1の群の凹部22Aの位置に配置された導電部材40Aを流れる電流の向きと、第2の群の凹部22Bの位置に配置された導電部材40Bを流れる電流の向きとは、相互に反対向きである。第1の実施例によるキャパシタ膜50においては、図2Cに示したように、平面視において、第1の群の凹部22Aと第2の群の凹部22Bとが、行方向及び列方向に交互に配列している。このため、相互に反対向きに電流が流れる導電部材40A、40Bが、相互に近い位置に配置される。これにより、寄生インダクタンスを低減することができる。
The direction of the current flowing through the
上記第1の実施例では、図1Bに示した第2の電極膜12の形成時に、ポリエチレンジオキシチオフェンとスチレンスルホン酸とを含む溶液を用いたが、他の導電性高分子を含む溶液を用いてもよい。例えば、ポリピロールを含む溶液を用いることが可能である。ポリピロールを含む溶液を用いる場合には、例えば塗布と乾燥とを3回繰り返し、厚さ30μmの第2の電極膜12を形成することができる。
In the first embodiment, when the
また、上記第1の実施例では、図1Aに示した第1の電極膜10にアルミニウムを用いたが、陽極酸化(陽極化成)により絶縁性の酸化皮膜を形成することができる他の弁金属を用いてもよい。例えば、ニオブを用いることができる。ニオブを用いる場合には、リン酸溶液中で陽極化成を行うことにより、酸化ニオブの皮膜を形成することができる。例えば、化成時の溶液温度を90℃、化成電圧を150V、電流を0.6A、電圧印加時間を10分とすればよい。
In the first embodiment, aluminum is used for the
酸化ニオブの比誘電率は約42であり、酸化アルミニウムの比誘電率8よりも大きい。このため、第1の電極膜10にニオブを用いると、固体電解コンデンサの大容量化が期待できる。
The relative dielectric constant of niobium oxide is about 42, which is larger than the relative dielectric constant 8 of aluminum oxide. For this reason, when niobium is used for the
図5に、第2の実施例によるキャパシタ内蔵基板を、パッケージ基板60及び半導体チップ70と共に示す。図3Hに示したキャパシタ内蔵基板50の半導体チップ70側の表面上に、配線層47が形成されている。配線層47は、ポリイミド等の絶縁性樹脂膜と、銅やアルミニウム等の薄膜配線とが交互に積層された多層構造を有する。配線層47の表面に、複数の狭ピッチ電極パッド41が配置されている。狭ピッチ電極パッド41は、配線層47内の配線を介して、キャパシタ内蔵基板50内に配置された対応する導電部材40に電気的に接続されている。狭ピッチ電極パッド41は、導電部材40に比べて狭いピッチで分布する。1つの導電部材40が、複数の狭ピッチ電極パッド41に接続される。
FIG. 5 shows the capacitor built-in substrate according to the second embodiment together with the
半導体チップ70の電極パッド71が、バンプ72を介して対応する狭ピッチ電極パッド41に接続される。
The
配線層47は、パッケージ基板60側に配置された電極パッド45の相対的に広いピッチを、半導体チップ70側に配置された狭ピッチ電極パッド41の相対的に狭いピッチに変換することができる。これにより、半導体チップのバンプの狭ピッチ化に対応することができる。
The wiring layer 47 can convert a relatively wide pitch of the
図6A〜図6Dを参照して、第3の実施例について説明する。図6Aに示した第1の電極膜10は、図1Aに示した第1の実施例で用いたものと同一である。
A third embodiment will be described with reference to FIGS. 6A to 6D. The
図6Bに示すように、第1の電極膜10の上に、酸化皮膜11及び第2の電極膜12を、第1の実施例の場合と同じ方法で形成する。第2の実施例では、第2の電極膜12の上に、さらに導電膜13を形成する。導電膜13は、例えばエポキシ系銀ペーストを塗布後、硬化させることにより形成される。硬化条件は、120℃、1時間である。導電膜13の厚さは例えば約20μmとする。
As shown in FIG. 6B, an
図6Cに示すように、第1の電極膜10から導電膜13までの4層に、プレス打ち抜き法により開口15A、15Bを形成する。その後の工程は、第1の実施例の場合と同一である。
As shown in FIG. 6C,
図6Dに、導電膜13を形成しない状態でプレス打ち抜き法により開口を形成した場合の断面図を示す。第2の電極膜12は、第1の電極膜10に比べて柔らかい導電性高分子で形成されているため、開口15A、15Bの形成時に、開口の縁にはがれ12aが発生し易い。第1の電極膜10側から打ち抜いた場合には、金型の挿入時にはがれが生じ易く、第2の電極膜12側から打ち抜いた場合には、金型の引き抜き時にはがれが生じ易い。
FIG. 6D shows a cross-sectional view when an opening is formed by a press punching method without forming the
第2の実施例では、プレス打ち抜き前に、第2の電極膜12の上に、第2の電極膜12よりも硬い導電膜13が形成されている。このため、プレス打ち抜き時のはがれの発生を抑制することができる。
In the second embodiment, a
図7に、第4の実施例によるキャパシタ内蔵基板の断面図を示す。以下、図3Hに示した第1の実施例によるキャパシタ内蔵基板50との相違点に着目して説明する。図7では、第1の群の凹部22A及び第2の群の凹部22Bが配置された部分を示し、第3の群の凹部22Cは示されていない。
FIG. 7 is a sectional view of a capacitor built-in substrate according to the fourth embodiment. Hereinafter, description will be made by paying attention to differences from the capacitor built-in
第4の実施例においては、凹部22A及び22Bの底面近傍の側面が、支持基板20の表面に対してほぼ垂直になっている。この垂直な側面と、支持基板20の平坦な上面とが、滑らかな曲面で相互に接続される。このような断面形状の凹部22A、22Bは、例えば異方性の強いドライエッチングと、等方的なウェットエッチングとを組み合わせることにより形成可能である。
In the fourth embodiment, the side surfaces near the bottom surfaces of the
キャパシタ膜18は、第2の群の凹部22B内において、側面がほぼ垂直になっている領域まで達する。第1の群の凹部22A内においては、ほぼ垂直な側面までは達していない。第2の群の凹部22Bの位置に配置された導電部材40Bは、ほぼ垂直な側面上に位置する第1の電極膜10に接触する。第1の群の凹部22Aの位置に配置された導電部材40Aは、キャパシタ膜18に接触しない。
The
第1の実施例では、図3Hに示したように、凹部22A〜22Cの側面の形状が、上方に向かって広がった円錐面で近似された。この場合、キャパシタ膜18が支持基板20の表面に対して斜めの姿勢をとる位置において、導電部材40Bが第1の電極膜10に接触する。第4の実施例では、図7に示すように、キャパシタ膜18が支持基板20の表面に対してほぼ垂直の姿勢をとる位置において、導電部材40Bが第1の電極膜10に接触する。
In the first embodiment, as shown in FIG. 3H, the shape of the side surfaces of the
このように、キャパシタ膜18が、支持基板20の表面に対して斜めまたは垂直の姿勢をとることによって、導電部材40Bを、第2の電極膜12に接触させず、第1の電極膜10にのみ接触させることができる。
As described above, the
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。 Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
10 第1の電極膜
11 酸化皮膜
12 第2の電極膜
13 導電膜
15A 第1の群の開口
15B 第2の群の開口
18 キャパシタ膜
20 支持基板
22A 第1の群の凹部
22B 第2の群の凹部
22C 第3の群の凹部
25 導電膜
30 被覆膜
32A〜32C 有底孔
40A〜40C 導電部材
41 狭ピッチ電極パッド
45A〜45C 電極パッド
47 配線層
50 キャパシタ内蔵基板
60 パッケージ基板
61 電極パッド
62 バンプ
70 半導体チップ
71 電極パッド
72 バンプ
DESCRIPTION OF
Claims (5)
前記第1の凹部の内面に形成された導電膜と、
第1の電極膜、誘電体膜、及び第2の電極膜が積層され、該第2の電極膜が該支持基板側になる向きで前記表面及び前記導電膜上に配置されており、一部分が、前記第2の凹部の側面の少なくとも一部に沿い、該第2の電極膜が前記導電膜に接触するように配置されたキャパシタ膜と、
前記表面及び前記キャパシタ膜の上に配置された絶縁性の被覆膜と、
前記第1の凹部が形成された位置において、前記被覆膜の上面から前記支持基板の背面まで達し、前記凹部の内面に形成された前記導電膜に接触する第1の導電部材と、
前記第2の凹部が形成された位置において、前記被覆膜の上面から前記支持基板の背面まで達し、前記凹部の内面に沿う前記キャパシタ膜の第1の電極膜に接触する第2の導電部材と
を有するキャパシタ内蔵基板。 A support substrate having a first recess and a second recess formed on the surface;
A conductive film formed on the inner surface of the first recess;
A first electrode film, a dielectric film, and a second electrode film are laminated, and the second electrode film is disposed on the surface and the conductive film in a direction toward the support substrate, and a part thereof A capacitor film disposed along at least a part of a side surface of the second concave portion so that the second electrode film is in contact with the conductive film;
An insulating coating film disposed on the surface and the capacitor film;
A first conductive member that reaches from the top surface of the coating film to the back surface of the support substrate at a position where the first concave portion is formed, and contacts the conductive film formed on the inner surface of the concave portion;
A second conductive member that reaches from the top surface of the coating film to the back surface of the support substrate at the position where the second recess is formed, and contacts the first electrode film of the capacitor film along the inner surface of the recess. And a capacitor built-in substrate.
前記キャパシタ膜に、第1の開口と、該第1の開口よりも大きい第2の開口とを形成する工程と、
支持基板の表面における前記第1の開口及び前記第2の開口と対応する位置に、それぞれ第1の凹部及び第2の凹部を形成する工程と、
前記第1の凹部の内面、及び該内面に連続する前記表面の一部の領域に、導電膜を形成する工程と、
前記第2の電極膜が前記支持基板側を向き、前記第1の開口と第1の凹部との位置が整合し、前記第2の開口と第2の凹部との位置が整合し、前記第2の電極膜が前記導電膜に電気的に接続されるように、該キャパシタ膜を該支持基板に貼り合わせる工程と、
絶縁性の樹脂膜を前記キャパシタ膜に密着させることにより、該キャパシタ膜の第2の開口の縁に隣接する部分を、前記第2の凹部の内面に沿わせる工程と、
前記第1及び第2の開口の位置に、前記第1の電極膜が露出するように複数の有底孔を形成する工程と、
前記有底孔内を、導電部材で充填する工程と、
前記支持基板を、前記第1の表面とは反対側の第2の表面から研磨し、前記導電部材の下端を露出させる工程と
を有するキャパシタ内蔵基板の製造方法。 Preparing a capacitor film in which a first electrode film, a dielectric film, and a second electrode film are laminated;
Forming a first opening and a second opening larger than the first opening in the capacitor film;
Forming a first recess and a second recess at positions corresponding to the first opening and the second opening on the surface of the support substrate, respectively;
Forming a conductive film on the inner surface of the first recess and a partial region of the surface continuous with the inner surface;
The second electrode film faces the support substrate, the positions of the first opening and the first recess are aligned, the positions of the second opening and the second recess are aligned, and the first Bonding the capacitor film to the support substrate so that the two electrode films are electrically connected to the conductive film;
A step of adhering an insulating resin film to the capacitor film so that a portion adjacent to the edge of the second opening of the capacitor film is along the inner surface of the second recess;
Forming a plurality of bottomed holes at the positions of the first and second openings so that the first electrode film is exposed;
Filling the bottomed hole with a conductive member;
Polishing the support substrate from a second surface opposite to the first surface and exposing a lower end of the conductive member.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008069911A JP4801687B2 (en) | 2008-03-18 | 2008-03-18 | Capacitor-embedded substrate and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008069911A JP4801687B2 (en) | 2008-03-18 | 2008-03-18 | Capacitor-embedded substrate and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009224699A JP2009224699A (en) | 2009-10-01 |
JP4801687B2 true JP4801687B2 (en) | 2011-10-26 |
Family
ID=41241147
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008069911A Expired - Fee Related JP4801687B2 (en) | 2008-03-18 | 2008-03-18 | Capacitor-embedded substrate and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4801687B2 (en) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8569876B2 (en) | 2006-11-22 | 2013-10-29 | Tessera, Inc. | Packaged semiconductor chips with array |
US9640437B2 (en) | 2010-07-23 | 2017-05-02 | Tessera, Inc. | Methods of forming semiconductor elements using micro-abrasive particle stream |
US8847380B2 (en) | 2010-09-17 | 2014-09-30 | Tessera, Inc. | Staged via formation from both sides of chip |
US8587126B2 (en) | 2010-12-02 | 2013-11-19 | Tessera, Inc. | Stacked microelectronic assembly with TSVs formed in stages with plural active chips |
US8736066B2 (en) | 2010-12-02 | 2014-05-27 | Tessera, Inc. | Stacked microelectronic assemby with TSVS formed in stages and carrier above chip |
WO2017183146A1 (en) | 2016-04-21 | 2017-10-26 | 富士通株式会社 | Circuit board, method for manufacturing circuit board, and electronic device |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002246272A (en) * | 2001-02-19 | 2002-08-30 | Sanshin:Kk | Solid electrolytic capacitor, wiring board incorporating electrolytic capacitor, and their producing method |
JP4559893B2 (en) * | 2005-03-28 | 2010-10-13 | 富士通株式会社 | Electronic circuit component, semiconductor package, and method of manufacturing electronic circuit component |
JP4825103B2 (en) * | 2006-01-23 | 2011-11-30 | 日本特殊陶業株式会社 | Dielectric laminated structure and wiring board |
JP2007207972A (en) * | 2006-02-01 | 2007-08-16 | Matsushita Electric Ind Co Ltd | Substrate with built-in capacitor |
-
2008
- 2008-03-18 JP JP2008069911A patent/JP4801687B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2009224699A (en) | 2009-10-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4405537B2 (en) | Capacitor built-in interposer, semiconductor device including the same, and capacitor built-in interposer manufacturing method | |
JP4429346B2 (en) | Semiconductor device and manufacturing method thereof | |
JP4783692B2 (en) | Capacitor-embedded substrate, manufacturing method thereof, and electronic component device | |
JP6296331B2 (en) | Thin film capacitor embedded in polymer dielectric, and method for producing the capacitor | |
JP4801687B2 (en) | Capacitor-embedded substrate and manufacturing method thereof | |
WO2011089936A1 (en) | Substrate with built-in functional element, and wiring substrate | |
WO2009130737A1 (en) | Substrate for inspection, method for manufacturing substrate for inspection, and inspection method using the substrate for inspection | |
WO2017135111A1 (en) | Circuit substrate and method for producing circuit substrate | |
JP4962339B2 (en) | Capacitor manufacturing method | |
US6784519B2 (en) | Semiconductor device | |
JP4869991B2 (en) | Capacitor built-in wafer level package and manufacturing method thereof | |
KR100618343B1 (en) | Packaging substrate fabrication method and packaging method thereof | |
JP5211777B2 (en) | Electrolytic capacitor, method for manufacturing the same, and wiring board | |
JP4910747B2 (en) | Capacitor manufacturing method | |
JP4745264B2 (en) | Manufacturing method of interposer module with built-in capacitor and manufacturing method of package | |
JP2017157802A (en) | Semiconductor package and semiconductor package manufacturing method | |
JP2006147607A (en) | Printed wiring board, its manufacturing method and semiconductor device | |
JP5109321B2 (en) | Capacitor built-in interposer, semiconductor device including the same, and capacitor built-in interposer manufacturing method | |
JP5505358B2 (en) | Interposer module with built-in capacitor | |
JP5029299B2 (en) | Capacitor, semiconductor device including capacitor, and method of manufacturing capacitor | |
JP5003226B2 (en) | Electrolytic capacitor sheet, wiring board, and manufacturing method thereof | |
JP2005310968A (en) | Solid electrolytic capacitor | |
JP2005332871A (en) | Solid electrolytic capacitor and method for manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101018 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110722 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110726 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110805 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140812 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |