JP2009224699A - Substrate with built-in capacitor and its production process - Google Patents

Substrate with built-in capacitor and its production process Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To solve a problem that there is the need for arranging a conducting plug which is connected to an electrode of a thin-film capacitor and penetrates a support substrate with a sufficient thickness to acquire a mechanical support force in a configuration in which the thin-film capacitor is arranged on the support substrate. <P>SOLUTION: A first recessed portion and a second recessed portion are formed on a surface of a support substrate. A conductive film is formed on an inner face of the first recessed portion. A capacitor film in which a first electrode film, a dielectric film, a second electrode film are laminated is arranged on the first surface and the conductive film of the support substrate in a directional state that the second conductive film is put on the side of the support substrate. Part of the capacitor film is arranged along the side face of the second recessed film and the second electrode film is put in contact with the conductive film. A coating film is arranged on the capacitor film. At the position of the first recessed portion, a first conductive member extends from the top face of the coating film and reaches the back face of the support substrate and put in contact with the conductive film formed in the recessed portion. At the position of the second portion, a second conductive member extends from the top face of the coating film and reaches the back face of the support substrate and put in contact with the first electrode film. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、キャパシタ内蔵基板及びその製造方法に関し、特に半導体チップとパッケージ基板との間に介在するインターポーザに好ましく適用されるキャパシタ内蔵基板及びその製造方法に関する。   The present invention relates to a capacitor built-in substrate and a method for manufacturing the same, and more particularly to a capacitor built-in substrate that is preferably applied to an interposer interposed between a semiconductor chip and a package substrate and a method for manufacturing the same.

マイクロプロセッサをはじめとする半導体集積回路素子(LSI)において、動作速度の高速化と低消費電力化が図られている。GHz帯の高周波領域で、しかも低電圧でLSIを安定して動作させるためには、負荷インピーダンスの急激な変動に起因して生ずる電源電圧の変動を抑制することが必要である。さらに、電源の高周波ノイズを除去することが極めて重要である。   In a semiconductor integrated circuit element (LSI) such as a microprocessor, the operation speed is increased and the power consumption is reduced. In order to stably operate an LSI in a high frequency region in the GHz band and at a low voltage, it is necessary to suppress fluctuations in the power supply voltage caused by a sudden fluctuation in load impedance. Furthermore, it is extremely important to remove high frequency noise from the power supply.

従来、急激な電圧変動を抑制し、かつ高周波ノイズを除去するために、LSIを実装したパッケージ基板に多数の積層チップセラミックコンデンサを実装する手法が採用されてきた。また、LSIとパッケージ基板との間に介在するインターポーザにデカップリングキャパシタを内蔵する手法が公知である(特許文献1〜3)。この手法によると、LSIの直下にデカップリングキャパシタを配置することができる。これにより、電源線及び接地線からデカップリングキャパシタまでの引き回し配線を短くすることができる。この構成は、寄生インダクタンスの低減に有効である。   Conventionally, a method of mounting a large number of multilayer chip ceramic capacitors on a package substrate on which an LSI is mounted has been employed in order to suppress rapid voltage fluctuations and remove high frequency noise. Also, a method of incorporating a decoupling capacitor in an interposer interposed between an LSI and a package substrate is known (Patent Documents 1 to 3). According to this method, a decoupling capacitor can be disposed immediately below the LSI. Thereby, the routing wiring from the power supply line and the ground line to the decoupling capacitor can be shortened. This configuration is effective in reducing parasitic inductance.

キャパシタの容量を増大するために、誘電体層を薄くした薄膜キャパシタが公知である(特許文献4〜6)。薄膜キャパシタは、シリコン等の支持基板上への金属電極層、誘電体酸化物層等の堆積、及びドライエッチングによる微細加工等により形成される。このため、低インダクタンスのキャパシタを形成することが可能である。   In order to increase the capacitance of the capacitor, a thin film capacitor having a thin dielectric layer is known (Patent Documents 4 to 6). The thin film capacitor is formed by depositing a metal electrode layer, a dielectric oxide layer or the like on a support substrate such as silicon, and fine processing by dry etching. For this reason, it is possible to form a low-inductance capacitor.

一方、大容量キャパシタとして固体電解コンデンサが公知である。ところが、固体電解コンデンサにおいては、その構造から端子長や配線長が長くなってしまうため、等価直列抵抗(ESR)や等価直列インダクタンス(ESL)が大きくなる。このため、固体電解コンデンサは、高周波領域でのデカップリングキャパシタとして十分な性能が期待できなかった。固体電解コンデンサのESRやRSLの低減を図る構造が提案されている(特許文献7〜10)。   On the other hand, solid electrolytic capacitors are known as large-capacity capacitors. However, in the solid electrolytic capacitor, the terminal length and the wiring length become long due to the structure, so that the equivalent series resistance (ESR) and the equivalent series inductance (ESL) increase. For this reason, the solid electrolytic capacitor could not be expected to have sufficient performance as a decoupling capacitor in a high frequency region. A structure for reducing ESR and RSL of a solid electrolytic capacitor has been proposed (Patent Documents 7 to 10).

特開平7−176453号公報Japanese Patent Laid-Open No. 7-176453 特開2001−35990号公報JP 2001-35990 A 特開2004−304159号公報JP 2004-304159 A 特開2003−197463号公報JP 2003-197463 A 特開2004−79801号公報JP 2004-79801 A 特開2004−214589号公報JP 2004-214589 A 特開2005−108872号公報Japanese Patent Application Laid-Open No. 2005-108772 特開2001−307955号公報JP 2001-307955 A 特開2005−12084号公報JP-A-2005-12084 特開2004−172154号公報JP 2004-172154 A

支持基板上に薄膜キャパシタを配置する従来の構成においては、薄膜キャパシタの電極に接続され、かつ支持基板を貫通する導電プラグを配置しなければならない。支持基板は、十分な機械的支持力を得るために、ある程度の厚さが必要とされるため、これを貫通する導電プラグを配置することが困難である。   In a conventional configuration in which a thin film capacitor is disposed on a support substrate, a conductive plug connected to the electrode of the thin film capacitor and penetrating the support substrate must be disposed. Since the support substrate needs to have a certain thickness in order to obtain a sufficient mechanical support force, it is difficult to dispose a conductive plug passing therethrough.

電源電圧の安定化のために、デカップリングキャパシタに要求される容量が増大する傾向にある。単位面積あたりの容量が一定である場合には、デカップリングキャパシタを大きくするか、または搭載数を多くしなければならない。このため、キャパシタの実装スペースを確保することが困難になる。   In order to stabilize the power supply voltage, the capacity required for the decoupling capacitor tends to increase. If the capacitance per unit area is constant, the decoupling capacitors must be increased or the number of mounted capacitors must be increased. For this reason, it is difficult to secure a mounting space for the capacitor.

薄膜キャパシタの電極には、一般的にPt、Au等の酸化されにくい貴金属が用いられる。また、高誘電率材料の成膜のためのスパッタリング装置、及び薄膜の微細加工を行うためのプラズマエッチング装置等の高価な真空装置を導入しなければならない。さらに、パーティクル除去対策等に費用が掛かる。このため、製造コスト低減を図ることが困難である。   For the electrode of the thin film capacitor, a precious metal that is hardly oxidized such as Pt or Au is generally used. In addition, an expensive vacuum apparatus such as a sputtering apparatus for forming a high dielectric constant material and a plasma etching apparatus for performing fine processing of a thin film must be introduced. Furthermore, it costs money for particle removal measures. For this reason, it is difficult to reduce the manufacturing cost.

また、ESRやESLの低減を図ることが可能な従来の固体電解コンデンサにおいても、キャパシタ形成や、はんだバンプの形成の工程の複雑化が懸念される。   Further, even in a conventional solid electrolytic capacitor capable of reducing ESR and ESL, there is a concern that the capacitor forming process and the solder bump forming process may be complicated.

上記課題を解決するキャパシタ内蔵基板は、
表面に第1の凹部と第2の凹部とが形成された支持基板と、
前記第1の凹部の内面に形成された導電膜と、
第1の電極膜、誘電体膜、及び第2の電極膜が積層され、該第2の電極膜が該支持基板側になる向きで前記表面及び前記導電膜上に配置されており、一部分が、前記第2の凹部の側面の少なくとも一部に沿い、該第2の電極膜が前記導電膜に接触するように配置されたキャパシタ膜と、
前記表面及び前記キャパシタ膜の上に配置された絶縁性の被覆膜と、
前記第1の凹部が形成された位置において、前記被覆膜の上面から前記支持基板の背面まで達し、前記凹部の内面に形成された前記導電膜に接触する第1の導電部材と、
前記第2の凹部が形成された位置において、前記被覆膜の上面から前記支持基板の背面まで達し、前記凹部の内面に沿う前記キャパシタ膜の第1の電極膜に接触する第2の導電部材と
を有する。
A substrate with a built-in capacitor that solves the above problems
A support substrate having a first recess and a second recess formed on the surface;
A conductive film formed on the inner surface of the first recess;
A first electrode film, a dielectric film, and a second electrode film are laminated, and the second electrode film is disposed on the surface and the conductive film in a direction toward the support substrate, and a part thereof A capacitor film disposed along at least a part of a side surface of the second concave portion so that the second electrode film is in contact with the conductive film;
An insulating coating film disposed on the surface and the capacitor film;
A first conductive member that reaches from the top surface of the coating film to the back surface of the support substrate at a position where the first concave portion is formed, and contacts the conductive film formed on the inner surface of the concave portion;
A second conductive member that reaches from the top surface of the coating film to the back surface of the support substrate at the position where the second recess is formed, and contacts the first electrode film of the capacitor film along the inner surface of the recess. And have.

上記課題を解決するキャパシタ内蔵基板の製造方法は、
第1の電極膜、誘電体膜、及び第2の電極膜が積層されたキャパシタ膜を準備する工程と、
前記キャパシタ膜に、第1の開口と、該第1の開口よりも大きい第2の開口とを形成する工程と、
支持基板の表面における前記第1の開口及び前記第2の開口と対応する位置に、それぞれ第1の凹部及び第2の凹部を形成する工程と、
前記第1の凹部の内面、及び該内面に連続する前記表面の一部の領域に、導電膜を形成する工程と、
前記第2の電極膜が前記支持基板側を向き、前記第1の開口と第1の凹部との位置が整合し、前記第2の開口と第2の凹部との位置が整合し、前記第2の電極膜が前記導電膜に電気的に接続されるように、該キャパシタ膜を該支持基板に貼り合わせる工程と、
絶縁性の樹脂膜を前記キャパシタ膜に密着させることにより、該キャパシタ膜の第2の開口の縁に隣接する部分を、前記第2の凹部の内面に沿わせる工程と、
前記第1及び第2の開口の位置に、前記第1の電極膜が露出するように複数の有底孔を形成する工程と、
前記有底孔内を、導電部材で充填する工程と、
前記支持基板を、前記第1の表面とは反対側の第2の表面から研磨し、前記導電部材の下端を露出させる工程と
を有する。
A method of manufacturing a capacitor-embedded substrate that solves the above problems is as follows.
Preparing a capacitor film in which a first electrode film, a dielectric film, and a second electrode film are laminated;
Forming a first opening and a second opening larger than the first opening in the capacitor film;
Forming a first recess and a second recess at positions corresponding to the first opening and the second opening on the surface of the support substrate, respectively;
Forming a conductive film on the inner surface of the first recess and a partial region of the surface continuous with the inner surface;
The second electrode film faces the support substrate, the positions of the first opening and the first recess are aligned, the positions of the second opening and the second recess are aligned, and the first Bonding the capacitor film to the support substrate so that the two electrode films are electrically connected to the conductive film;
A step of adhering an insulating resin film to the capacitor film so that a portion adjacent to the edge of the second opening of the capacitor film is along the inner surface of the second recess;
Forming a plurality of bottomed holes at the positions of the first and second openings so that the first electrode film is exposed;
Filling the bottomed hole with a conductive member;
Polishing the support substrate from a second surface opposite to the first surface to expose a lower end of the conductive member.

支持基板に凹部が形成されており、導電部材は、この凹部の位置に配置される。このため、厚い支持基板を貫通させる必要がない。キャパシタ膜に固体電解コンデンサを用いることが可能である。固体電解コンデンサを用いると、容量密度を高めることができる。   A recess is formed in the support substrate, and the conductive member is disposed at the position of the recess. For this reason, it is not necessary to penetrate a thick support substrate. A solid electrolytic capacitor can be used for the capacitor film. When a solid electrolytic capacitor is used, the capacity density can be increased.

図1A〜図3Hを参照して、第1の実施例によるキャパシタ内蔵基板の製造方法について説明する。   With reference to FIGS. 1A to 3H, a method of manufacturing a capacitor built-in substrate according to the first embodiment will be described.

図1Aに示したアルミニウム等の弁金属からなる第1の電極膜10の表面を、電解エッチング処理により多孔質構造にする。第1の電極膜10の厚さは、例えば約0.1mmである。   The surface of the first electrode film 10 made of a valve metal such as aluminum shown in FIG. 1A is made porous by electrolytic etching. The thickness of the first electrode film 10 is about 0.1 mm, for example.

図1Bに示すように、第1の電極膜10の多孔質化した表面を陽極酸化することにより、酸化皮膜11を形成する。以下、酸化皮膜11の形成方法について説明する。   As shown in FIG. 1B, an oxide film 11 is formed by anodizing the porous surface of the first electrode film 10. Hereinafter, a method for forming the oxide film 11 will be described.

まず、第1の膜10を、フッ硝酸及び蒸留水で洗浄する。その後、純水1000mlに対してアジピン酸アンモニウム150gを溶解させた水溶液中で陽極酸化を行う。陽極酸化時の水溶液温度を85℃、化成電圧を100V、電流を0.3A、電圧印加時間を20分とした。なお、陽極酸化に、五ホウ酸アンモニウム水溶液等を用いてもよい。   First, the first film 10 is washed with hydrofluoric acid and distilled water. Thereafter, anodization is performed in an aqueous solution in which 150 g of ammonium adipate is dissolved in 1000 ml of pure water. The aqueous solution temperature during anodization was 85 ° C., the formation voltage was 100 V, the current was 0.3 A, and the voltage application time was 20 minutes. In addition, you may use ammonium pentaborate aqueous solution etc. for anodization.

酸化皮膜11の形成後、酸化皮膜11の上に、ポリエチレンジオキシチオフェンとスチレンスルホン酸とを含む溶液を塗布し、乾燥させる。この処理を2回繰り返すことにより、導電性高分子からなる膜厚約15μmの第2の電極膜12が形成される。第1の電極膜10、酸化皮膜11、及び第2の電極膜12により固体電解コンデンサが構成される。第1の電極膜10が陽極となり、第2の電極膜12が陰極となる。   After the oxide film 11 is formed, a solution containing polyethylene dioxythiophene and styrene sulfonic acid is applied onto the oxide film 11 and dried. By repeating this process twice, a second electrode film 12 made of a conductive polymer and having a thickness of about 15 μm is formed. The first electrode film 10, the oxide film 11, and the second electrode film 12 constitute a solid electrolytic capacitor. The first electrode film 10 becomes an anode, and the second electrode film 12 becomes a cathode.

図1Cに、第1の電極膜10の多孔質表面、その表面を覆う酸化皮膜11、及び第2の電極膜12の拡大断面図の一例を示す。第1の電極膜10の表面が多孔質構造にされているため、キャパシタの実効面積が増大する。   FIG. 1C shows an example of an enlarged sectional view of the porous surface of the first electrode film 10, the oxide film 11 covering the surface, and the second electrode film 12. Since the surface of the first electrode film 10 has a porous structure, the effective area of the capacitor increases.

図1Dに示すように、第1の電極膜10から第2の電極膜12までの3層に、複数の開口を形成する。複数の開口は、第1の群(陰極群)に属する開口15Aと、第2の群(陽極群)に属する開口15Bとに区分される。開口15A、15Bの平面形状は円形であり、第1の群に属する開口15Aの直径が第2の群に属する開口15Bの直径より大きい。例えば、第1の群の開口15Aの直径が150μmであり、第2の群の開口15Bの直径が50μmである。これらの開口15A、15Bは、例えば、金型を用いたプレス打ち抜きにより形成することができる。これにより、開口15A、15Bが形成されたキャパシタ膜18が完成する。   As shown in FIG. 1D, a plurality of openings are formed in three layers from the first electrode film 10 to the second electrode film 12. The plurality of openings are divided into openings 15A belonging to the first group (cathode group) and openings 15B belonging to the second group (anode group). The planar shape of the openings 15A and 15B is circular, and the diameter of the opening 15A belonging to the first group is larger than the diameter of the opening 15B belonging to the second group. For example, the diameter of the first group of openings 15A is 150 μm, and the diameter of the second group of openings 15B is 50 μm. These openings 15A and 15B can be formed, for example, by press punching using a mold. Thereby, the capacitor film 18 in which the openings 15A and 15B are formed is completed.

図1Eに、キャパシタ膜18の部分平面図を示す。図1Eの一点鎖線1D−1Dにおける断面図が図1Dに相当する。開口15Aと15Bとが、行列状に配置されている。行方向及び列方向に関して、第1の群の開口15Aと、第2の群の開口15Bとが交互に配列している。   FIG. 1E shows a partial plan view of the capacitor film 18. A cross-sectional view taken along one-dot chain line 1D-1D in FIG. 1E corresponds to FIG. 1D. The openings 15A and 15B are arranged in a matrix. The first group of openings 15A and the second group of openings 15B are alternately arranged in the row direction and the column direction.

図2Aに示すように、パイレックスガラス等の絶縁材料からなる支持基板20を準備する。支持基板20の厚さは、例えば300μmである。   As shown in FIG. 2A, a support substrate 20 made of an insulating material such as Pyrex glass is prepared. The thickness of the support substrate 20 is, for example, 300 μm.

図2Bに示すように、支持基板20の一方の表面に、複数の凹部を形成する。複数の凹部は、第1の群の凹部22Aと第2の群の凹部22Bとに区分される。これらの凹部の形成には、サンドブラスト法を採用することができる。各凹部22A、22Bの開口面は直径350μmの円形であり、深さは200μmである。側面はテーパ形状にされており、各凹部22A、22Bの底面は、直径150μmの円形である。サンドブラスト法を用いることにより、このように側面がテーパ形状の凹部を形成することができる。なお、サンドブラスト法に代えて、フッ酸等の薬液を用いたウェットエッチング、CF等の反応性ガスを用いたドライエッチングを採用することも可能である。 As shown in FIG. 2B, a plurality of recesses are formed on one surface of the support substrate 20. The plurality of recesses are divided into a first group of recesses 22A and a second group of recesses 22B. Sand blasting can be employed to form these recesses. The opening surfaces of the recesses 22A and 22B are circular with a diameter of 350 μm, and the depth is 200 μm. The side surfaces are tapered, and the bottom surfaces of the recesses 22A and 22B are circular with a diameter of 150 μm. By using the sand blast method, a concave portion having a tapered side surface can be formed in this way. Note that wet etching using a chemical solution such as hydrofluoric acid or dry etching using a reactive gas such as CF 4 may be employed instead of the sand blasting method.

図2Cに、支持基板20の部分平面図を示す。図2Cの一点鎖線2B−2Bにおける断面図が図2Bに相当する。第1の群の凹部22A及び第2の群の凹部22Bは、キャパシタ膜18を支持基板20上に重ねたとき、それぞれ第1の群の開口15A及び第2の群の開口15Bに対応する位置に配置される。第1の群の凹部22Aの開口面の大きさは、第1の群の開口15Aよりも大きく、第2の群の凹部22Bの開口面の大きさは、第2の群の開口15Bよりも大きい。なお、支持基板20には、第1及び第2の群に属する凹部22A、22B以外に、第3の群に属する複数の凹部22Cも形成される。   FIG. 2C shows a partial plan view of the support substrate 20. A cross-sectional view taken along one-dot chain line 2B-2B in FIG. 2C corresponds to FIG. 2B. The first group of recesses 22A and the second group of recesses 22B correspond to positions corresponding to the first group of openings 15A and the second group of openings 15B, respectively, when the capacitor film 18 is stacked on the support substrate 20. Placed in. The size of the opening surface of the first group of recesses 22A is larger than that of the first group of openings 15A, and the size of the opening surface of the second group of recesses 22B is larger than that of the second group of openings 15B. large. In addition to the recesses 22A and 22B belonging to the first and second groups, the support substrate 20 is also formed with a plurality of recesses 22C belonging to the third group.

図3Aに、第1〜第3の群に属する凹部22A、22B、22Cが形成された支持基板20の断面図を示す。第3の群に属する凹部22Cの形状は、第1及び第2の群に属する凹部22A、22Bの形状と同一である。   FIG. 3A shows a cross-sectional view of the support substrate 20 in which the recesses 22A, 22B, and 22C belonging to the first to third groups are formed. The shape of the recess 22C belonging to the third group is the same as the shape of the recesses 22A and 22B belonging to the first and second groups.

凹部22A、22B、22Cの内面を含む支持基板20の表面に、導電膜25を形成する。導電膜25は、例えば厚さ0.08μmのCr膜と、厚さ0.5μmのCu膜とがこの順番に積層された2層構造を有する。Cr膜及びCu膜は、例えばスパッタリングにより形成することができる。Cr膜は、Cu膜の密着性を高める。   A conductive film 25 is formed on the surface of the support substrate 20 including the inner surfaces of the recesses 22A, 22B, and 22C. The conductive film 25 has a two-layer structure in which, for example, a 0.08 μm thick Cr film and a 0.5 μm thick Cu film are laminated in this order. The Cr film and the Cu film can be formed by sputtering, for example. The Cr film increases the adhesion of the Cu film.

図3Bに示すように、導電膜25をパターニングすることにより、第2の群の凹部22Bの内面、及び第3の群の凹部22Cの周囲と内面を露出させる。第1の群の凹部22Aの内面は、導電膜25で覆われたままである。   As shown in FIG. 3B, the conductive film 25 is patterned to expose the inner surface of the second group of recesses 22B and the periphery and the inner surface of the third group of recesses 22C. The inner surface of the first group of recesses 22 </ b> A remains covered with the conductive film 25.

図3Cに示すように、第2の電極膜12が支持基板20側を向くようにして、キャパシタ膜18を支持基板20に、導電性接着剤で接着する。図3Cでは、酸化皮膜11の表示が省略されている。キャパシタ膜18の第1の群の開口15A及び第2の群の開口15Bが、それぞれ支持基板20に形成された第1の群の凹部22A及び第2の群の凹部22Bに整合するように位置合わせを行う。第1の群の開口15A及び第2の群の開口15Bの中心を、第1の群の凹部22A及び第2の群の凹部22Bの中心に一致させることが好ましい。第3の群の凹部22Cの近傍には、キャパシタ膜18が配置されない。   As shown in FIG. 3C, the capacitor film 18 is bonded to the support substrate 20 with a conductive adhesive so that the second electrode film 12 faces the support substrate 20 side. In FIG. 3C, the display of the oxide film 11 is omitted. The first group of openings 15A and the second group of openings 15B of the capacitor film 18 are positioned so as to be aligned with the first group of recesses 22A and the second group of recesses 22B formed in the support substrate 20, respectively. Align. It is preferable that the centers of the first group of openings 15A and the second group of openings 15B coincide with the centers of the first group of recesses 22A and the second group of recesses 22B. The capacitor film 18 is not disposed in the vicinity of the third group of recesses 22C.

第1の群の開口15A及び第2の群の開口15Bが、凹部22A、22Bの開口面よりも小さいため、キャパシタ膜18の開口15A、15Bの縁に隣接する部分は、開口22A、22Bの縁から中心に向かって庇状に張り出した状態になる。なお、第1の群の開口15Aは、第1の群の凹部22Aの開口面より大きくしてもよい。第2の群の開口15Bは、第2の群の凹部22Bの開口面より小さくすることが好ましい。なお、第2の群の凹部22Bの開口面に形成された庇状の部分は、必ずしも開口面の外周全域に配置する必要はない。開口面の外周の一部分にのみ庇状の部分を配置してもよい。   Since the opening 15A of the first group and the opening 15B of the second group are smaller than the opening surfaces of the recesses 22A and 22B, the portions adjacent to the edges of the openings 15A and 15B of the capacitor film 18 are the openings 22A and 22B. It is in a state of protruding like a bowl from the edge toward the center. The first group of openings 15A may be larger than the opening surface of the first group of recesses 22A. The second group of openings 15B is preferably smaller than the opening surface of the second group of recesses 22B. It should be noted that the hook-shaped portion formed on the opening surface of the second group of recesses 22B does not necessarily have to be disposed on the entire outer periphery of the opening surface. You may arrange | position a bowl-shaped part only in a part of outer periphery of an opening surface.

導電性接着剤には、例えばエポキシ系銀ペーストを用いることができる。硬化温度は、120℃、加熱時間は1時間であり、銀ペースト層の厚さは40μmである。なお、銀ペーストに代えて、その他の導電性接着剤を用いてもよい。例えば、銀、銅、カーボン、錫、及び金のうち、少なくとも1つを含有する導電ペーストを用いることが可能である。   For example, an epoxy silver paste can be used as the conductive adhesive. The curing temperature is 120 ° C., the heating time is 1 hour, and the thickness of the silver paste layer is 40 μm. In place of the silver paste, other conductive adhesives may be used. For example, a conductive paste containing at least one of silver, copper, carbon, tin, and gold can be used.

図3Dに示すように、エポキシ樹脂にシリカを含有した樹脂製の被覆膜30を、真空ラミネート法を用いて支持基板20及びキャパシタ膜18の表面に密着させる。真空ラミネート条件は、例えば加熱温度150℃、圧力0.6MPaである。凹部22A、22B、22C内に被覆膜30が充填されるとともに、キャパシタ膜18の開口15A、15Bの縁に隣接する部分が、凹部22A、22Bの側面に沿うように下方に湾曲する。被覆膜30の表面は平坦になる。   As shown in FIG. 3D, a resin coating film 30 containing silica in an epoxy resin is brought into close contact with the surfaces of the support substrate 20 and the capacitor film 18 using a vacuum laminating method. The vacuum lamination conditions are, for example, a heating temperature of 150 ° C. and a pressure of 0.6 MPa. The coating films 30 are filled in the recesses 22A, 22B, and 22C, and the portions adjacent to the edges of the openings 15A and 15B of the capacitor film 18 are curved downward along the side surfaces of the recesses 22A and 22B. The surface of the coating film 30 becomes flat.

図3Eに示すように、凹部22A〜22Cが形成されている位置に、それぞれ有底孔32A〜32Cを形成する。有底孔32A〜32Cの形成には、例えば炭酸ガスレーザを用いたレーザ加工を適用することができる。有底孔32A〜32Cは、それぞれ凹部22A〜22Cの底面よりも深い位置まで達するが、支持基板20を貫通することはない。なお、レーザ加工に代えて、ドリルを用いたミーリング加工を採用してもよい。   As shown in FIG. 3E, bottomed holes 32A to 32C are formed at positions where the recesses 22A to 22C are formed, respectively. For example, laser processing using a carbon dioxide laser can be applied to the formation of the bottomed holes 32A to 32C. The bottomed holes 32A to 32C reach positions deeper than the bottom surfaces of the recesses 22A to 22C, respectively, but do not penetrate the support substrate 20. Note that milling using a drill may be employed instead of laser processing.

第1の群の凹部22Aの位置に形成された有底孔32Aは、キャパシタ膜18に接触することなく、開口15A内を通過する。また、第1の群の凹部22Aの内面に形成されている導電膜25を貫通するため、有底孔32Aの側面に導電膜25が露出する。   The bottomed hole 32A formed at the position of the recess 22A of the first group passes through the opening 15A without contacting the capacitor film 18. Further, since the conductive film 25 formed on the inner surface of the first group of recesses 22A is penetrated, the conductive film 25 is exposed on the side surface of the bottomed hole 32A.

第2の群の凹部22Bの位置に形成された有底孔32Bの側面に、開口15Bの縁の近傍の第1の電極膜10が露出し、第2の電極膜12は露出しないように、有底孔32Bの形状、寸法、及び位置が決められている。   The first electrode film 10 in the vicinity of the edge of the opening 15B is exposed on the side surface of the bottomed hole 32B formed at the position of the concave portion 22B of the second group, so that the second electrode film 12 is not exposed. The shape, size, and position of the bottomed hole 32B are determined.

第3の群の凹部22Cの位置に形成された有底孔32Cは、キャパシタ膜18及び導電膜25のいずれにも接触することなく、被覆膜30を貫通する。   The bottomed hole 32 </ b> C formed at the position of the recess 22 </ b> C of the third group penetrates the coating film 30 without contacting any of the capacitor film 18 and the conductive film 25.

図3Fに示すように、セミアディティブ法により、有底孔32A〜32C内にそれぞれ導電部材40A〜40Cを充填する。以下、セミアディティブ法について簡単に説明する。   As shown in FIG. 3F, the bottomed holes 32A to 32C are filled with conductive members 40A to 40C, respectively, by a semi-additive method. Hereinafter, the semi-additive method will be briefly described.

まず、有底孔32A〜32Cの内面、及び被覆膜30の上面に、スパッタリングによりシード層を形成する。このシード層は、厚さ0.08μmのCr膜と厚さ0.5μmのCu膜との2層構造を有する。シード層の上に、感光性レジスト膜を配置し、有底孔の位置に開口を形成する。この開口は、有底孔32A〜32Cの開口部よりもやや大きい。レジスト膜に形成された開口内にはシード層が露出する。露出したシード層の上に、Cuをめっきすることにより、有底孔32A〜32C内をCuで充填する。レジスト膜の厚さは、めっきされたCuがレジスト膜の上面まで達しない程度に設定されている。Cuのめっき後、レジスト膜を除去する。さらに、レジスト膜で覆われていたシード層をエッチングにより除去する。ここまでの工程で、導電部材40A〜40Cが形成される。   First, a seed layer is formed on the inner surfaces of the bottomed holes 32A to 32C and the upper surface of the coating film 30 by sputtering. This seed layer has a two-layer structure of a Cr film having a thickness of 0.08 μm and a Cu film having a thickness of 0.5 μm. A photosensitive resist film is disposed on the seed layer, and an opening is formed at the bottomed hole. This opening is slightly larger than the openings of the bottomed holes 32A to 32C. The seed layer is exposed in the opening formed in the resist film. The inside of the bottomed holes 32A to 32C is filled with Cu by plating Cu on the exposed seed layer. The thickness of the resist film is set such that the plated Cu does not reach the upper surface of the resist film. After plating with Cu, the resist film is removed. Further, the seed layer covered with the resist film is removed by etching. Through the steps so far, the conductive members 40A to 40C are formed.

なお、めっき法に代えて、ガスデポジション法を採用することも可能である。また、銀ペースト等の導電ペーストを有底孔内に充填した後、導電ペーストを硬化させてもよい。   Note that a gas deposition method can be employed instead of the plating method. Further, after filling the bottomed hole with a conductive paste such as silver paste, the conductive paste may be cured.

ガスデポジション法では、ナノ金属粒子をガス流に乗せてノズルから高速で噴射することにより、有底孔内に選択的に導電部材を充填することができる。例えば、ガスデポジション中の基板温度を100℃とし、キャリアガスにヘリウムを用い、原料生成室と導電部材堆積室との圧力差を150〜200kPaとすることにより、有底孔内を、Agからなる緻密な導電部材で埋め込むことができる。   In the gas deposition method, the conductive material can be selectively filled into the bottomed hole by spraying the nano metal particles on the gas flow at a high speed from the nozzle. For example, by setting the substrate temperature during gas deposition to 100 ° C., using helium as the carrier gas, and setting the pressure difference between the raw material generation chamber and the conductive member deposition chamber to 150 to 200 kPa, the inside of the bottomed hole is reduced from Ag. It can be embedded with a dense conductive member.

図3Gに示すように、支持基板20を、その背面から研磨することにより、導電部材40A〜40Cの下端を露出させる。   As shown in FIG. 3G, the lower end of the conductive members 40A to 40C is exposed by polishing the support substrate 20 from the back surface thereof.

図3Hに示すように、支持基板20の背面に、外部コンタクト用の電極パッド45A〜45Cを形成する。電極パッド45A〜45Cは、それぞれ導電部材40A〜40Cに接触する。電極パッド45A〜45Cは、Ti膜及びCu膜をスパッタリングにより形成した後、Niめっきを施すことにより形成される。   As shown in FIG. 3H, electrode pads 45A to 45C for external contacts are formed on the back surface of the support substrate 20. The electrode pads 45A to 45C are in contact with the conductive members 40A to 40C, respectively. The electrode pads 45A to 45C are formed by performing Ni plating after forming a Ti film and a Cu film by sputtering.

第1の群の凹部22Aの位置に配置された導電部材40Aは、導電膜25に電気的に接続され、さらに導電膜25を介して、キャパシタ膜18の第2の電極膜12に電気的に接続される。第2の群の凹部22Bの位置に配置された導電部材40Bは、キャパシタ膜18の第1の電極膜10に電気的に接続されるが、導電膜25には接触しない。すなわち、導電部材40Bは、第2の電極膜12からは電気的に絶縁される。すなわち、導電部材40A及び40Bは、それぞれキャパシタ膜18が構成する固体電解コンデンサの陰極及び陽極に接続される。   The conductive member 40A disposed at the position of the recess 22A of the first group is electrically connected to the conductive film 25, and further electrically connected to the second electrode film 12 of the capacitor film 18 via the conductive film 25. Connected. The conductive member 40 </ b> B disposed at the position of the second group of recesses 22 </ b> B is electrically connected to the first electrode film 10 of the capacitor film 18, but does not contact the conductive film 25. That is, the conductive member 40 </ b> B is electrically insulated from the second electrode film 12. That is, the conductive members 40A and 40B are connected to the cathode and anode of the solid electrolytic capacitor formed by the capacitor film 18, respectively.

第3の群の凹部22Cの位置に配置された導電部材40Cは、キャパシタ膜18のいずれの電極膜にも接続されず、被覆膜30の表面から、支持基板20の背面まで貫通する。ここまでの工程で、キャパシタ内蔵基板50が完成する。   The conductive member 40 </ b> C disposed at the position of the third group of recesses 22 </ b> C is not connected to any electrode film of the capacitor film 18 and penetrates from the surface of the coating film 30 to the back surface of the support substrate 20. The capacitor built-in substrate 50 is completed through the steps so far.

上記第1の実施例では、陽極酸化処理、導電性高分子の塗布、及びプレス打ち抜き加工により、高価な真空装置等を用いることなく、キャパシタ膜18を作製することができる。また、Pt、Au等の貴金属を用いることなくキャパシタ膜18を作製することができる。   In the first embodiment, the capacitor film 18 can be produced by using anodizing treatment, application of a conductive polymer, and press punching without using an expensive vacuum device or the like. Further, the capacitor film 18 can be manufactured without using a noble metal such as Pt or Au.

図4に、キャパシタ内蔵基板50を用いて半導体チップ70をパッケージ基板60に実装したときの構造を示す。パッケージ基板60の素子搭載面に複数の電極パッド61が形成され、その上にバンプ62が配置されている。キャパシタ内蔵基板50の背面に複数の電極パッド45が配置され、表面に導電部材40の上端が露出している。半導体チップ70の底面に、複数の電極パッド71が形成され、その上にバンプ72が配置されている。   FIG. 4 shows a structure when the semiconductor chip 70 is mounted on the package substrate 60 using the capacitor built-in substrate 50. A plurality of electrode pads 61 are formed on the element mounting surface of the package substrate 60, and bumps 62 are disposed thereon. A plurality of electrode pads 45 are arranged on the back surface of the capacitor built-in substrate 50, and the upper end of the conductive member 40 is exposed on the surface. A plurality of electrode pads 71 are formed on the bottom surface of the semiconductor chip 70, and bumps 72 are disposed thereon.

パッケージ基板60に配置されたバンプ62が、キャパシタ内蔵基板50の対応する電極パッド45に固定され、半導体チップ70に配置されたバンプ72が、キャパシタ内蔵基板50の対応する導電部材40の上端に固定されている。半導体チップ70の接地線は、図3Hに示した第1の群の凹部22Aの位置に配置された導電部材40Aを介して、パッケージ基板60の接地線に接続される。半導体チップ70の電源線は、図3Hに示した第2の群の凹部22Bの位置に配置された導電部材40Bを介して、パッケージ基板60の電源線に接続される。半導体チップ70の信号線は、図3Hに示した第3の群の凹部22Cの位置に配置された導電部材40Cを介して、パッケージ基板60の対応する信号線に接続される。   The bumps 62 arranged on the package substrate 60 are fixed to the corresponding electrode pads 45 of the capacitor built-in substrate 50, and the bumps 72 arranged on the semiconductor chip 70 are fixed to the upper end of the corresponding conductive member 40 of the capacitor built-in substrate 50. Has been. The ground line of the semiconductor chip 70 is connected to the ground line of the package substrate 60 through the conductive member 40A disposed at the position of the recess 22A of the first group shown in FIG. 3H. The power supply line of the semiconductor chip 70 is connected to the power supply line of the package substrate 60 via the conductive member 40B arranged at the position of the second group of recesses 22B shown in FIG. 3H. The signal line of the semiconductor chip 70 is connected to the corresponding signal line of the package substrate 60 via the conductive member 40C disposed at the position of the recess 22C of the third group shown in FIG. 3H.

キャパシタ内蔵基板50が、半導体チップ70の直下に配置されるため、電源線や接地線から、キャパシタの第1の電極膜(陽極)10や第2の電極膜(陰極)12までの配線長を短くすることができる。これにより、ESL及びESRを低減させることが可能になる。また、固体電解コンデンサの容量密度は、強誘電体膜を用いた薄膜キャパシタの容量密度に比べて20倍以上高い。このため、デカップリングキャパシタを大容量化することが可能になる。   Since the capacitor built-in substrate 50 is disposed immediately below the semiconductor chip 70, the wiring length from the power supply line or the ground line to the first electrode film (anode) 10 or the second electrode film (cathode) 12 of the capacitor is increased. Can be shortened. As a result, ESL and ESR can be reduced. The capacitance density of the solid electrolytic capacitor is 20 times or more higher than the capacitance density of the thin film capacitor using the ferroelectric film. For this reason, it is possible to increase the capacity of the decoupling capacitor.

第1の群の凹部22Aの位置に配置された導電部材40Aを流れる電流の向きと、第2の群の凹部22Bの位置に配置された導電部材40Bを流れる電流の向きとは、相互に反対向きである。第1の実施例によるキャパシタ膜50においては、図2Cに示したように、平面視において、第1の群の凹部22Aと第2の群の凹部22Bとが、行方向及び列方向に交互に配列している。このため、相互に反対向きに電流が流れる導電部材40A、40Bが、相互に近い位置に配置される。これにより、寄生インダクタンスを低減することができる。   The direction of the current flowing through the conductive member 40A disposed at the position of the first group of the recesses 22A and the direction of the current flowing through the conductive member 40B disposed at the position of the second group of the recesses 22B are opposite to each other. The direction. In the capacitor film 50 according to the first embodiment, as shown in FIG. 2C, in the plan view, the first group of recesses 22A and the second group of recesses 22B are alternately arranged in the row direction and the column direction. Arranged. For this reason, the conductive members 40A and 40B through which current flows in directions opposite to each other are arranged at positions close to each other. Thereby, parasitic inductance can be reduced.

上記第1の実施例では、図1Bに示した第2の電極膜12の形成時に、ポリエチレンジオキシチオフェンとスチレンスルホン酸とを含む溶液を用いたが、他の導電性高分子を含む溶液を用いてもよい。例えば、ポリピロールを含む溶液を用いることが可能である。ポリピロールを含む溶液を用いる場合には、例えば塗布と乾燥とを3回繰り返し、厚さ30μmの第2の電極膜12を形成することができる。   In the first embodiment, when the second electrode film 12 shown in FIG. 1B is formed, a solution containing polyethylenedioxythiophene and styrenesulfonic acid is used. However, a solution containing another conductive polymer is used. It may be used. For example, a solution containing polypyrrole can be used. In the case of using a solution containing polypyrrole, for example, coating and drying are repeated three times to form the second electrode film 12 having a thickness of 30 μm.

また、上記第1の実施例では、図1Aに示した第1の電極膜10にアルミニウムを用いたが、陽極酸化(陽極化成)により絶縁性の酸化皮膜を形成することができる他の弁金属を用いてもよい。例えば、ニオブを用いることができる。ニオブを用いる場合には、リン酸溶液中で陽極化成を行うことにより、酸化ニオブの皮膜を形成することができる。例えば、化成時の溶液温度を90℃、化成電圧を150V、電流を0.6A、電圧印加時間を10分とすればよい。   In the first embodiment, aluminum is used for the first electrode film 10 shown in FIG. 1A. However, other valve metals capable of forming an insulating oxide film by anodization (anodization) are used. May be used. For example, niobium can be used. When niobium is used, a niobium oxide film can be formed by anodizing in a phosphoric acid solution. For example, the solution temperature during formation may be 90 ° C., the formation voltage may be 150 V, the current may be 0.6 A, and the voltage application time may be 10 minutes.

酸化ニオブの比誘電率は約42であり、酸化アルミニウムの比誘電率8よりも大きい。このため、第1の電極膜10にニオブを用いると、固体電解コンデンサの大容量化が期待できる。   The relative dielectric constant of niobium oxide is about 42, which is larger than the relative dielectric constant 8 of aluminum oxide. For this reason, when niobium is used for the first electrode film 10, a large capacity of the solid electrolytic capacitor can be expected.

図5に、第2の実施例によるキャパシタ内蔵基板を、パッケージ基板60及び半導体チップ70と共に示す。図3Hに示したキャパシタ内蔵基板50の半導体チップ70側の表面上に、配線層47が形成されている。配線層47は、ポリイミド等の絶縁性樹脂膜と、銅やアルミニウム等の薄膜配線とが交互に積層された多層構造を有する。配線層47の表面に、複数の狭ピッチ電極パッド41が配置されている。狭ピッチ電極パッド41は、配線層47内の配線を介して、キャパシタ内蔵基板50内に配置された対応する導電部材40に電気的に接続されている。狭ピッチ電極パッド41は、導電部材40に比べて狭いピッチで分布する。1つの導電部材40が、複数の狭ピッチ電極パッド41に接続される。   FIG. 5 shows the capacitor built-in substrate according to the second embodiment together with the package substrate 60 and the semiconductor chip 70. A wiring layer 47 is formed on the surface of the capacitor built-in substrate 50 shown in FIG. 3H on the semiconductor chip 70 side. The wiring layer 47 has a multilayer structure in which insulating resin films such as polyimide and thin film wirings such as copper and aluminum are alternately stacked. A plurality of narrow pitch electrode pads 41 are arranged on the surface of the wiring layer 47. The narrow pitch electrode pads 41 are electrically connected to the corresponding conductive members 40 arranged in the capacitor built-in substrate 50 through the wirings in the wiring layer 47. The narrow pitch electrode pads 41 are distributed at a narrower pitch than the conductive member 40. One conductive member 40 is connected to a plurality of narrow pitch electrode pads 41.

半導体チップ70の電極パッド71が、バンプ72を介して対応する狭ピッチ電極パッド41に接続される。   The electrode pads 71 of the semiconductor chip 70 are connected to the corresponding narrow pitch electrode pads 41 via the bumps 72.

配線層47は、パッケージ基板60側に配置された電極パッド45の相対的に広いピッチを、半導体チップ70側に配置された狭ピッチ電極パッド41の相対的に狭いピッチに変換することができる。これにより、半導体チップのバンプの狭ピッチ化に対応することができる。   The wiring layer 47 can convert a relatively wide pitch of the electrode pads 45 disposed on the package substrate 60 side into a relatively narrow pitch of the narrow pitch electrode pads 41 disposed on the semiconductor chip 70 side. Thereby, it is possible to cope with a narrow pitch of bumps of the semiconductor chip.

図6A〜図6Dを参照して、第3の実施例について説明する。図6Aに示した第1の電極膜10は、図1Aに示した第1の実施例で用いたものと同一である。   A third embodiment will be described with reference to FIGS. 6A to 6D. The first electrode film 10 shown in FIG. 6A is the same as that used in the first embodiment shown in FIG. 1A.

図6Bに示すように、第1の電極膜10の上に、酸化皮膜11及び第2の電極膜12を、第1の実施例の場合と同じ方法で形成する。第2の実施例では、第2の電極膜12の上に、さらに導電膜13を形成する。導電膜13は、例えばエポキシ系銀ペーストを塗布後、硬化させることにより形成される。硬化条件は、120℃、1時間である。導電膜13の厚さは例えば約20μmとする。   As shown in FIG. 6B, an oxide film 11 and a second electrode film 12 are formed on the first electrode film 10 by the same method as in the first embodiment. In the second embodiment, a conductive film 13 is further formed on the second electrode film 12. The conductive film 13 is formed, for example, by applying and curing an epoxy silver paste. The curing conditions are 120 ° C. and 1 hour. The thickness of the conductive film 13 is about 20 μm, for example.

図6Cに示すように、第1の電極膜10から導電膜13までの4層に、プレス打ち抜き法により開口15A、15Bを形成する。その後の工程は、第1の実施例の場合と同一である。   As shown in FIG. 6C, openings 15A and 15B are formed in four layers from the first electrode film 10 to the conductive film 13 by a press punching method. Subsequent steps are the same as those in the first embodiment.

図6Dに、導電膜13を形成しない状態でプレス打ち抜き法により開口を形成した場合の断面図を示す。第2の電極膜12は、第1の電極膜10に比べて柔らかい導電性高分子で形成されているため、開口15A、15Bの形成時に、開口の縁にはがれ12aが発生し易い。第1の電極膜10側から打ち抜いた場合には、金型の挿入時にはがれが生じ易く、第2の電極膜12側から打ち抜いた場合には、金型の引き抜き時にはがれが生じ易い。   FIG. 6D shows a cross-sectional view when an opening is formed by a press punching method without forming the conductive film 13. Since the second electrode film 12 is made of a conductive polymer that is softer than the first electrode film 10, when the openings 15A and 15B are formed, peeling 12a is likely to occur at the edges of the openings. When punching from the first electrode film 10 side, peeling tends to occur when the mold is inserted, and when punching from the second electrode film 12 side, peeling tends to occur when the mold is pulled out.

第2の実施例では、プレス打ち抜き前に、第2の電極膜12の上に、第2の電極膜12よりも硬い導電膜13が形成されている。このため、プレス打ち抜き時のはがれの発生を抑制することができる。   In the second embodiment, a conductive film 13 that is harder than the second electrode film 12 is formed on the second electrode film 12 before press punching. For this reason, generation | occurrence | production of the peeling at the time of press punching can be suppressed.

図7に、第4の実施例によるキャパシタ内蔵基板の断面図を示す。以下、図3Hに示した第1の実施例によるキャパシタ内蔵基板50との相違点に着目して説明する。図7では、第1の群の凹部22A及び第2の群の凹部22Bが配置された部分を示し、第3の群の凹部22Cは示されていない。   FIG. 7 is a sectional view of a capacitor built-in substrate according to the fourth embodiment. Hereinafter, description will be made by paying attention to differences from the capacitor built-in substrate 50 according to the first embodiment shown in FIG. 3H. FIG. 7 shows a portion where the first group of recesses 22A and the second group of recesses 22B are disposed, and the third group of recesses 22C is not shown.

第4の実施例においては、凹部22A及び22Bの底面近傍の側面が、支持基板20の表面に対してほぼ垂直になっている。この垂直な側面と、支持基板20の平坦な上面とが、滑らかな曲面で相互に接続される。このような断面形状の凹部22A、22Bは、例えば異方性の強いドライエッチングと、等方的なウェットエッチングとを組み合わせることにより形成可能である。   In the fourth embodiment, the side surfaces near the bottom surfaces of the recesses 22 </ b> A and 22 </ b> B are substantially perpendicular to the surface of the support substrate 20. The vertical side surface and the flat upper surface of the support substrate 20 are connected to each other with a smooth curved surface. The recesses 22A and 22B having such a cross-sectional shape can be formed by combining, for example, highly anisotropic dry etching and isotropic wet etching.

キャパシタ膜18は、第2の群の凹部22B内において、側面がほぼ垂直になっている領域まで達する。第1の群の凹部22A内においては、ほぼ垂直な側面までは達していない。第2の群の凹部22Bの位置に配置された導電部材40Bは、ほぼ垂直な側面上に位置する第1の電極膜10に接触する。第1の群の凹部22Aの位置に配置された導電部材40Aは、キャパシタ膜18に接触しない。   The capacitor film 18 reaches a region in which the side surface is substantially vertical in the second group of recesses 22B. In the first group of recesses 22A, the substantially vertical side surface is not reached. The conductive member 40B disposed at the position of the second group of recesses 22B contacts the first electrode film 10 located on a substantially vertical side surface. The conductive member 40 </ b> A disposed at the position of the first group of recesses 22 </ b> A does not contact the capacitor film 18.

第1の実施例では、図3Hに示したように、凹部22A〜22Cの側面の形状が、上方に向かって広がった円錐面で近似された。この場合、キャパシタ膜18が支持基板20の表面に対して斜めの姿勢をとる位置において、導電部材40Bが第1の電極膜10に接触する。第4の実施例では、図7に示すように、キャパシタ膜18が支持基板20の表面に対してほぼ垂直の姿勢をとる位置において、導電部材40Bが第1の電極膜10に接触する。   In the first embodiment, as shown in FIG. 3H, the shape of the side surfaces of the recesses 22A to 22C is approximated by a conical surface that spreads upward. In this case, the conductive member 40 </ b> B contacts the first electrode film 10 at a position where the capacitor film 18 is inclined with respect to the surface of the support substrate 20. In the fourth embodiment, as shown in FIG. 7, the conductive member 40 </ b> B contacts the first electrode film 10 at a position where the capacitor film 18 takes a substantially vertical posture with respect to the surface of the support substrate 20.

このように、キャパシタ膜18が、支持基板20の表面に対して斜めまたは垂直の姿勢をとることによって、導電部材40Bを、第2の電極膜12に接触させず、第1の電極膜10にのみ接触させることができる。   As described above, the capacitor film 18 is inclined or perpendicular to the surface of the support substrate 20, so that the conductive member 40 </ b> B is not brought into contact with the second electrode film 12, and is formed on the first electrode film 10. Can only be contacted.

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。   Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.

(1A)〜(1D)は、第1の実施例によるキャパシタ内蔵基板に用いられるキャパシタ膜の断面図であり、(1E)は、その平面図である。(1A) to (1D) are cross-sectional views of a capacitor film used in the capacitor built-in substrate according to the first embodiment, and (1E) is a plan view thereof. (2A)及び(2B)は、第1の実施例によるキャパシタ内蔵基板に用いられる支持基板の断面図であり、(2C)は、その平面図である。(2A) and (2B) are cross-sectional views of a support substrate used in the capacitor built-in substrate according to the first embodiment, and (2C) is a plan view thereof. (3A)〜(3C)は、第1の実施例によるキャパシタ内蔵基板の製造途中段階における断面図である。(3A)-(3C) are sectional views in the middle of manufacturing the capacitor built-in substrate according to the first embodiment. (3D)〜(3F)は、第1の実施例によるキャパシタ内蔵基板の製造途中段階における断面図である。(3D)-(3F) are sectional views in the middle of manufacturing the capacitor built-in substrate according to the first embodiment. (3G)は、第1の実施例によるキャパシタ内蔵基板の製造途中段階における断面図であり、(3H)は、第1の実施例によるキャパシタ内蔵基板の断面図である。(3G) is a cross-sectional view in the process of manufacturing the capacitor-embedded substrate according to the first embodiment, and (3H) is a cross-sectional view of the capacitor-embedded substrate according to the first embodiment. 第1の実施例によるキャパシタ内蔵基板、パッケージ基板、及び半導体チップの断面図である。1 is a cross-sectional view of a capacitor built-in substrate, a package substrate, and a semiconductor chip according to a first embodiment. 第2の実施例によるキャパシタ内蔵基板、パッケージ基板、及び半導体チップの断面図である。FIG. 6 is a cross-sectional view of a capacitor built-in substrate, a package substrate, and a semiconductor chip according to a second embodiment. (6A)〜(6C)は、第3の実施例によるキャパシタ内蔵基板に用いられるキャパシタ膜の断面図であり、(6D)は、比較のために示したキャパシタ内蔵基板の断面図である。(6A) to (6C) are cross-sectional views of the capacitor film used in the capacitor-embedded substrate according to the third embodiment, and (6D) is a cross-sectional view of the capacitor-embedded substrate shown for comparison. 第4の実施例によるキャパシタ内蔵基板の断面図である。It is sectional drawing of the board | substrate with a built-in capacitor by the 4th example.

符号の説明Explanation of symbols

10 第1の電極膜
11 酸化皮膜
12 第2の電極膜
13 導電膜
15A 第1の群の開口
15B 第2の群の開口
18 キャパシタ膜
20 支持基板
22A 第1の群の凹部
22B 第2の群の凹部
22C 第3の群の凹部
25 導電膜
30 被覆膜
32A〜32C 有底孔
40A〜40C 導電部材
41 狭ピッチ電極パッド
45A〜45C 電極パッド
47 配線層
50 キャパシタ内蔵基板
60 パッケージ基板
61 電極パッド
62 バンプ
70 半導体チップ
71 電極パッド
72 バンプ
DESCRIPTION OF SYMBOLS 10 1st electrode film 11 Oxide film 12 2nd electrode film 13 Conductive film 15A 1st group opening 15B 2nd group opening 18 Capacitor film 20 Support substrate 22A 1st group recessed part 22B 2nd group Concave portion 22C Third portion concave portion 25 Conductive film 30 Coating films 32A to 32C Bottomed holes 40A to 40C Conductive member 41 Narrow pitch electrode pads 45A to 45C Electrode pad 47 Wiring layer 50 Capacitor built-in substrate 60 Package substrate 61 Electrode pad 62 Bump 70 Semiconductor chip 71 Electrode pad 72 Bump

Claims (5)

表面に第1の凹部と第2の凹部とが形成された支持基板と、
前記第1の凹部の内面に形成された導電膜と、
第1の電極膜、誘電体膜、及び第2の電極膜が積層され、該第2の電極膜が該支持基板側になる向きで前記表面及び前記導電膜上に配置されており、一部分が、前記第2の凹部の側面の少なくとも一部に沿い、該第2の電極膜が前記導電膜に接触するように配置されたキャパシタ膜と、
前記表面及び前記キャパシタ膜の上に配置された絶縁性の被覆膜と、
前記第1の凹部が形成された位置において、前記被覆膜の上面から前記支持基板の背面まで達し、前記凹部の内面に形成された前記導電膜に接触する第1の導電部材と、
前記第2の凹部が形成された位置において、前記被覆膜の上面から前記支持基板の背面まで達し、前記凹部の内面に沿う前記キャパシタ膜の第1の電極膜に接触する第2の導電部材と
を有するキャパシタ内蔵基板。
A support substrate having a first recess and a second recess formed on the surface;
A conductive film formed on the inner surface of the first recess;
A first electrode film, a dielectric film, and a second electrode film are laminated, and the second electrode film is disposed on the surface and the conductive film in a direction toward the support substrate, and a part thereof A capacitor film disposed along at least a part of a side surface of the second concave portion so that the second electrode film is in contact with the conductive film;
An insulating coating film disposed on the surface and the capacitor film;
A first conductive member that reaches from the top surface of the coating film to the back surface of the support substrate at a position where the first concave portion is formed, and contacts the conductive film formed on the inner surface of the concave portion;
A second conductive member that reaches from the top surface of the coating film to the back surface of the support substrate at the position where the second recess is formed, and contacts the first electrode film of the capacitor film along the inner surface of the recess. And a capacitor built-in substrate.
前記第1の電極膜が弁金属で形成されており、前記誘電体膜は、該第1の電極膜を陽極酸化した材料で形成され、前記第2の電極膜が導電性高分子で形成されている請求項1に記載のキャパシタ内蔵基板。   The first electrode film is formed of a valve metal, the dielectric film is formed of a material obtained by anodizing the first electrode film, and the second electrode film is formed of a conductive polymer. The capacitor built-in substrate according to claim 1. 前記第1の凹部及び第2の凹部が、それぞれ複数存在し、該第1の凹部と第2の凹部とが前記表面での交互に配置されている請求項1または2に記載のキャパシタ内蔵基板。   3. The capacitor-embedded substrate according to claim 1, wherein there are a plurality of the first recesses and the second recesses, and the first recesses and the second recesses are alternately arranged on the surface. . 第1の電極膜、誘電体膜、及び第2の電極膜が積層されたキャパシタ膜を準備する工程と、
前記キャパシタ膜に、第1の開口と、該第1の開口よりも大きい第2の開口とを形成する工程と、
支持基板の表面における前記第1の開口及び前記第2の開口と対応する位置に、それぞれ第1の凹部及び第2の凹部を形成する工程と、
前記第1の凹部の内面、及び該内面に連続する前記表面の一部の領域に、導電膜を形成する工程と、
前記第2の電極膜が前記支持基板側を向き、前記第1の開口と第1の凹部との位置が整合し、前記第2の開口と第2の凹部との位置が整合し、前記第2の電極膜が前記導電膜に電気的に接続されるように、該キャパシタ膜を該支持基板に貼り合わせる工程と、
絶縁性の樹脂膜を前記キャパシタ膜に密着させることにより、該キャパシタ膜の第2の開口の縁に隣接する部分を、前記第2の凹部の内面に沿わせる工程と、
前記第1及び第2の開口の位置に、前記第1の電極膜が露出するように複数の有底孔を形成する工程と、
前記有底孔内を、導電部材で充填する工程と、
前記支持基板を、前記第1の表面とは反対側の第2の表面から研磨し、前記導電部材の下端を露出させる工程と
を有するキャパシタ内蔵基板の製造方法。
Preparing a capacitor film in which a first electrode film, a dielectric film, and a second electrode film are laminated;
Forming a first opening and a second opening larger than the first opening in the capacitor film;
Forming a first recess and a second recess at positions corresponding to the first opening and the second opening on the surface of the support substrate, respectively;
Forming a conductive film on the inner surface of the first recess and a partial region of the surface continuous with the inner surface;
The second electrode film faces the support substrate, the positions of the first opening and the first recess are aligned, the positions of the second opening and the second recess are aligned, and the first Bonding the capacitor film to the support substrate so that the two electrode films are electrically connected to the conductive film;
A step of adhering an insulating resin film to the capacitor film so that a portion adjacent to the edge of the second opening of the capacitor film is along the inner surface of the second recess;
Forming a plurality of bottomed holes at the positions of the first and second openings so that the first electrode film is exposed;
Filling the bottomed hole with a conductive member;
Polishing the support substrate from a second surface opposite to the first surface and exposing a lower end of the conductive member.
前記キャパシタ膜に形成する開口は、金型を用いたプレス打ち抜きにより形成する請求項4に記載のキャパシタ内蔵基板の製造方法。   The method for manufacturing a capacitor built-in substrate according to claim 4, wherein the opening formed in the capacitor film is formed by press punching using a mold.
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