JP4801306B2 - Method for manufacturing gallium nitride semiconductor structure and gallium nitride semiconductor structure - Google Patents

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Description

【０００１】
（技術分野）
この発明は、マイクロエレクトロニックデバイスおよび製造方法に関し、特に、窒化ガリウム半導体デバイスおよびそのための製造方法に関する。
【０００２】
（背景技術）
窒化ガリウムは、トランジスタ、フィールドエミッタおよびオプトエレクトロニックデバイスを含むがそれらに限定されないマイクロエレクトロニックデバイスのために広く研究されている。ここで用いられるように、窒化ガリウムは、窒化アルミニウムガリウム、窒化インジウムガリウムおよび窒化アルミニウムインジウムガリウムのような窒化ガリウムの合金も含むことが理解されるであろう。
【０００３】
窒化ガリウム系マイクロエレクトロニックデバイスの製造における主要な問題は、低欠陥密度を有する窒化ガリウム半導体層の製造である。欠陥密度に寄与する一つのものは、窒化ガリウム層が成長される基板であることが知られている。したがって、窒化ガリウム層はサファイア基板上に成長されてきたが、それら自身が炭化ケイ素基板上に形成された窒化アルミニウムバッファ層上に窒化ガリウム層を成長させることにより欠陥密度を減少させることが知られている。これらの進歩にかかわらず、欠陥密度を引き続き減少させることが望ましい。
【０００４】
また、窒化ガリウムからなる層上にこの窒化ガリウムからなる下層を露出させる少なくとも一つの開口を含むマスクを形成し、この少なくとも一つの開口を通しておよびマスク上に窒化ガリウムからなる下層を横方向成長させることにより低欠陥密度の窒化ガリウム層を製造することも知られている。この技術はしばしば、「エピタキシャル横方向成長」（ＥＬＯ）と呼ばれる。窒化ガリウムからなる層は、窒化ガリウムがマスク上で会合してマスク上に単一の層を形成するまで横方向成長させることができる。比較的低欠陥密度の窒化ガリウムの連続層を形成するために、横方向成長された窒化ガリウム層上に、下層のマスクの開口からずれた少なくとも一つの開口を含む第２のマスクを形成することができる。次に再びＥＬＯが第２のマスクの開口を通して行われ、それによって第２の低欠陥密度の連続した窒化ガリウム層が成長される。その後、マイクロエレクトロニックデバイスがこの第２の成長層に形成される。窒化ガリウムのＥＬＯは、例えば、Appl.Phys.Lett.Vol.71,No.18,November 3,1997,pp.2638-2640の Namらによる有機金属気相エピタキシーによる低欠陥密度ＧａＮ層の横方向エピタキシーという題名の刊行物およびAppl.Phys.Lett.Vol.71,No.17,October 27,1997,pp.2472-2474の Zhelevaらによる選択成長ＧａＮ構造体における横方向エピタキシーによる転位密度の低減という題名の刊行物に記述されており、それらの開示が参考のためにここに挙げられる。
【０００５】
窒化ガリウムからなる下層に少なくとも一つの溝または柱を形成してそこに少なくとも一つの側壁を規定することにより低欠陥密度の窒化ガリウムからなる層を製造することも知られている。その後、この少なくとも一つの側壁から窒化ガリウムからなる層が横方向成長される。横方向成長は、好適には、横方向成長した層が溝と会合するまで行われる。横方向成長はまた、好適には、側壁から成長される窒化ガリウム層が柱の頂上の上に横方向成長するまで続ける。横方向成長を促進させ、窒化ガリウムの核生成および縦方向の成長を起こさせるために、柱の頂上および／または溝の底をマスクすることができる。溝および／または柱の側壁からの横方向成長は「ペンディオエピタキシー（pendeoepitaxy)」と呼ばれ、例えば、Journal of Electronic Materials,Vol.28,No.4,February 1999,pp.L5-L8の Zhelevaらによるペンディオエピタキシー：窒化ガリウム膜の横方向成長の新しいアプローチという題名の刊行物およびApplied Physics Letters,Vol.75,No.2,July 1999,pp.196-198の Linthicumらによる窒化ガリウム薄膜のペンディオエピタキシーという題名の刊行物に記述されており、それらの開示が参考のためにここに挙げられる。
【０００６】
不幸にも、ＥＬＯおよびペンディオエピタキシーとも、ＥＬＯおよび／またはペンディオエピタキシー中に、下層の窒化ガリウム層を部分的にマスクするために一つまたはそれより多くのマスクを用いる。これらのマスクは製造プロセスを複雑化する。さらに、窒化ガリウムの多段の成長ステップはそれらの間のマスク形成を必要とする。これらの多段の成長ステップは製造プロセスも複雑化する。それは、これらのマスクを形成するために、構造体を窒化ガリウムの成長チェンバーから取り出す必要があるからである。したがって、ＥＬＯおよびペンディオエピタキシーにおける最近の進歩にもかかわらず、層をマスクする必要がない、および／または、窒化ガリウムの成長プロセスを中断する必要がない窒化ガリウム半導体層の製造方法の必要性が依然としてある。
【０００７】
（発明の開示）
本発明は、それらの間に溝を規定する非窒化ガリウム柱を含む基板であって、その非窒化ガリウム柱は非窒化ガリウム側壁および非窒化ガリウム頂部を含み、溝は非ガリウム底を含むものを提供する。これらの基板はここでは「組織（textured）」基板と呼ぶこともある。次に、非窒化ガリウム頂部の上を含む非窒化ガリウム柱の上に窒化ガリウムが成長される。好適には、非窒化ガリウム頂部の上に窒化ガリウムピラミッドが成長され、次にこの窒化ガリウムピラミッド上に窒化ガリウムが成長される。この窒化ガリウムピラミッドは、好適には第１の温度で成長され、窒化ガリウムは、好適には第１の温度より高い第２の温度で成長される。第１の温度は好適には約１０００℃またはそれより低く、第２の温度は好適には約１１００℃またはそれより高い。しかしながら、温度以外は、両成長ステップには好適には同一のプロセス条件が使用される。ピラミッド上に成長された窒化ガリウムは、好適には、会合して連続した窒化ガリウム層を形成する。
【０００８】
したがって、窒化ガリウムの成長プロセス中にマスクを形成する必要なく、組織基板上に窒化ガリウムを成長させることができる。さらに、温度の変更以外は同一のプロセス条件を用いて窒化ガリウムの成長を行うことができる。したがって、中断のない窒化ガリウムの成長を行うことができる。このため、低欠陥密度、例えば約１０5 ｃｍ-2より低い欠陥密度を有する窒化ガリウム層の成長に簡易なプロセス条件を用いることができる。
【０００９】
非窒化ガリウム頂部の上への窒化ガリウムピラミッドの成長中に、非窒化ガリウム底の上にも同時に窒化ガリウムピラミッドを成長させてもよい。さらに、コンフォーマル（conformal)な窒化ガリウム層を、非窒化ガリウム頂部の上および非窒化ガリウム底の上の窒化ガリウムピラミッドの間の側壁上に同時に形成してもよい。ピラミッド上に窒化ガリウムを成長させるときに、同時に溝を窒化ガリウムで埋め込んでもよい。窒化ガリウムピラミッドを成長させる前に、非窒化ガリウム側壁、非窒化ガリウム頂部および非窒化ガリウム底の上を含む基板上にコンフォーマルなバッファ層を形成してもよい。例えば、窒化アルミニウムからなるコンフォーマル層を用いてもよい。
【００１０】
したがって、この発明によれば、それらの間に溝を規定する複数の非窒化ガリウム柱を含む組織基板であって、それらの非窒化ガリウム柱は非窒化ガリウム側壁および非窒化ガリウム頂部を含み、溝は非窒化ガリウム底を含むものを用意することによって、窒化ガリウム半導体構造体を製造することができる。この基板は、好適には、非窒化ガリウム底の上および非窒化ガリウム頂部の上のマスク材料がないものである。次に、第１の温度で窒化ガリウムが成長され、それから第１の温度より高い第２の温度で窒化ガリウムの成長を続ける。第２の温度での成長は、好適には、窒化ガリウムが基板上に連続した窒化ガリウム層を形成するまで続ける。
【００１１】
この発明による窒化ガリウム半導体構造体は、好適には、それらの間に溝を規定する複数の非窒化ガリウム柱を含み、これらの非窒化ガリウム柱は非窒化ガリウム側壁および非窒化ガリウム頂部を含み、溝は非窒化ガリウム底を含む組織基板からなる。非窒化ガリウム頂部の上を含む非窒化ガリウム柱の上に窒化ガリウム層が設けられる。この窒化ガリウム半導体構造体は、好適には、非窒化ガリウム頂部の上および非窒化ガリウム底の上のマスク層がないものである。窒化ガリウム層は、好適には、非窒化ガリウム頂部の上の窒化ガリウムピラミッドを有する。窒化ガリウム層は窒化ガリウムピラミッド上に窒化ガリウム領域を含んでもよい。非窒化ガリウム底の上の第２の窒化ガリウムピラミッドを設けてもよい。窒化ガリウムピラミッドと第２の窒化ガリウムピラミッドとの間の側壁の上にコンフォーマルな窒化ガリウム層を設けてもよい。窒化ガリウム領域は、好適には連続した窒化ガリウム層を形成し、この窒化ガリウム層は、好適には溝も埋める。基板上にコンフォーマルなバッファ層を設け、基板と反対側のコンフォーマルなバッファ層上に窒化ガリウム層があるようにしてもよい。
【００１２】
この発明は、最も好適には、窒化ガリウムのエピタキシャル成長中にマスキングまたは中断を含む必要のない窒化ガリウム半導体構造体の製造方法を提供するのに用いることができる。したがって、窒化ガリウム半導体構造体を製造するための簡易なプロセスを提供することができ、それによって、巣立ちしたばかりの窒化ガリウム半導体産業の必要を満たすことができる。しかしながら、本発明は、第１の材料からなる組織基板を用意し、その第１の材料からなる頂部の上を含む柱の上に第２の半導体材料が成長される非窒化ガリウム半導体構造体を製造するのに用いてもよいことも理解されるであろう。また、第１の材料からなる組織基板および第１の材料からなる柱の上の第２の半導体材料からなる層を含む半導体構造体を提供することもできる。
【００１３】
（発明を実施するための最良の形態）
以下、この発明の好適な実施形態について添付図面を参照しながらより完全に説明する。この発明は、しかしながら、多くの異なる形態で実施することができ、以下に述べる実施形態に限定されると解釈されてはならない。むしろ、これらの実施形態は、この開示が完全かつ完璧で、当業者にこの発明の範囲を十分に伝えるように、提供されるものである。図においては、明確さのために、層および領域の厚さを誇張してある。全体を通して同様な符号は同様の要素を指す。層、領域または基板のような要素が他の要素の「上」にあると言うときは、それは他の要素の上に直接形成することもできるし、あるいは、介在する要素が存在してもよいことが理解されるであろう。さらに、ここに説明し、図示する各実施形態はその相補的な導電型の実施形態も同様に含むものである。
【００１４】
図１〜図６を参照して、本発明の実施形態による窒化ガリウム半導体構造体の製造方法を説明する。図１に示すように、それらの間に溝１００ｂを規定する複数の非窒化ガリウム柱１００ａを含む、「組織基板」とも呼ばれる基板１００を用意する。非窒化ガリウム柱１００ａは、非窒化ガリウム側壁１００ｃおよび非窒化ガリウム頂部１００ｄを含む。溝１００ｂは非窒化ガリウム底１００ｅも含む。
【００１５】
当業者により、基板１００は、単結晶基板あるいは一つまたはそれより多くの単結晶層をその上に含む基板であってそれから柱１００ａおよび溝１００ｂが規定されるものであってもよいことが理解されるであろう。単結晶基板および単結晶層の例は、これらに限定されるものではないが、単結晶ケイ素、炭化ケイ素および／またはサファイアを含む。選択エッチングおよび／または選択エピタキシャル成長を用いて柱１００ａおよび溝１００ｂを規定することができることも理解されるであろう。エッチングは、好適にはマスクを用いて、標準的なドライまたはウエットエッチング技術を用いて行うことができ、マスクはその後除去される。溝および柱を含む基板の製造は、当業者に周知であり、ここで詳細を説明する必要がない。
【００１６】
以下に示されるように、基板１００を組織化することにより、その後の窒化ガリウムの種の形成中に欠陥形成に寄与する基板表面の面積が減少し、好適には最小化される。組織化はまた、冷却中の応力の開放を行うことによって、最終的な窒化ガリウム半導体層におけるクラック形成を減少させることもできる。応力は、基板材料とその後に形成される窒化ガリウムとの間の熱膨張係数の不整合により生じる。
【００１７】
以下に説明されるように、溝１００ｂは、好適には、溝の底１００ｅからの低品質の窒化ガリウムの望ましくない成長が、高品質の窒化ガリウムの成長と干渉しないように、十分に深くする。さらに、好適には、柱１００ａは、好適には十分に狭い、例えば幅が１ミクロン以下のストライプ形状に成長され、非窒化ガリウム頂部１００ｄ上に小さな窒化ガリウム種ピラミッドを形成することができるようにする。以下に説明するように、非窒化ガリウム頂部１００ｄの上に形成する初期窒化ガリウム種ピラミッドは欠陥を有し、そのため窒化ガリウム種ピラミッドのサイズを減少させると初期の欠陥のある窒化ガリウム種材料の総量を減少させることができる。基板、任意のコンフォーマルバッファ層および成長された窒化ガリウムの間の熱膨張係数の差によるピラミッド上の合計の機械的応力を減少させることができるとともに、以下に説明されるようにピラミッド成長を完了し、ペンディオエピタキシャル成長を開始する時間を減少させることができる。
【００１８】
柱１００ａがストライプ形状であるとき、これらのストライプは、好適には、サファイアまたは炭化ケイ素基板１００の１−１００方向およびケイ素基板１００の１１０方向に延在し、それによってその後に成長される窒化ガリウム層の１１−２０面が露出するようにする。一般に、ストライプは、サファイアおよび炭化ケイ素基板の１１−２０面を露出させなければならない。例えば、もし、より普通であるＣ面サファイアと反対のＡ面サファイアが使用されれば、ウエーハ面は０００１方位である。１１−２０面を露出させるためには、その面または０００１方位に平行にエッチングが行われる。しかしながら、側壁１００ｃは、基板１００と直交しなくてもよく、むしろそれに斜めであってもよいことが理解されるであろう。最後に、図１においては側壁１００ｃは断面で示されているが、柱１００ａおよび溝１００ｂは、真っ直ぐなＶ型または他の形状の延在した領域を規定してもよいことが理解されるであろう。間隔があいた柱１００ａは、「メサ（mesa）」、「ペデスタル（pedestals)」または「カラム（column）」と呼ばれることもある。溝１００ｂは「井戸」と呼ばれることもある。
【００１９】
図２を参照すると、次に、任意のコンフォーマルなバッファ層１０２を、非窒化ガリウム側壁１００ｃ、非窒化ガリウム頂部１００ｄおよび非窒化ガリウム底１００ｅを含む基板１００上に形成してもよい。非窒化ガリウム柱１００ａがケイ素からなるとき、バッファ層は炭化ケイ素および／または窒化アルミニウムからなるものとすることができる。非窒化ガリウム柱１００ａが炭化ケイ素からなるとき、バッファ層１０２は高温窒化アルミニウムからなるものとすることができる。最後に、非窒化ガリウム柱１００ａがサファイアからなるとき、コンフォーマルなバッファ層１０２は低温窒化ガリウムおよび／または窒化アルミニウムからなるものとすることができる。これらおよび他の非窒化ガリウム柱１００ａとともに他のバッファ層を用いることもできる。基板上へのバッファ層の製造は、当業者に周知であり、ここで詳細に説明する必要はない。
【００２０】
図３を参照すると、非窒化ガリウム頂部１００ｄの上を含む非窒化ガリウム柱１００ａの上に窒化ガリウムが成長される。すなわち、窒化ガリウム層１１０が形成される。ここで、この窒化ガリウム層は、非窒化ガリウム頂部１００ｄの上の窒化ガリウムピラミッド１１０ａを含む。これらのピラミッド１１０ａは、「種形（seed forms）」とも呼ばれる。種形は、ピラミッド形状である必要はなく、鋭い頂を有するものであってもよいことが理解されるであろう。図３にも示されるように、第２の窒化ガリウムピラミッド１１０ｂは、非窒化ガリウム底１００ｅの上にも同時に形成することができる。最後に、窒化ガリウムからなるコンフォーマルな領域１１０ｃも、非窒化ガリウム柱１００ａの側壁１００ｃの上に同時に形成することができる。窒化ガリウム層１１０の成長は、好適には、例えば１３−３９μｍｏｌ／ｍｉｎのトリエチルガリウム（ＴＥＧ）および１５００ｓｃｃｍのＮＨ3 を３０００ｓｃｃｍのＨ2 希釈ガスと組み合わせて、低温、好適には約１０００℃あるいはそれより低い温度の有機金属気相エピタキシー（ＭＯＶＰＥ）を用いて行われる。窒化ガリウムのＭＯＣＶＤ成長の付加的な詳細は、上で引用したNam ら、Zheleva ら、Zheleva らおよびLinthiumらの刊行物に見い出すことができる。他の成長技術を用いてもよい。
【００２１】
次に、窒化ガリウム層１１０の成長の詳細について説明する。特に、図３に示すように、本発明は、好適には、窒化ガリウム柱１１０ａの頂部１１０ｄの上にピラミッド形状の窒化ガリウム種形１１０ａを形成する。窒化ガリウムの選択領域成長に関して行われた初期の研究は、窒化ガリウムピラミッドがマスクの窓を通して成長されると、窒化ガリウム材料からなる二つの領域が発生することを示している。一つの領域は、ピラミッドの頂点に収束する比較的高い欠陥密度の窒化ガリウム領域である。他の領域は、ほぼ無欠陥でピラミッドを包む。例えば、Journal of Electronic Materials,Vol.27,No.4,1998,pp.233-237 のNam らによる有機金属気相エピタキシーによるＳｉＯ2 領域上のＧａＮ膜の横方向エピタキシャル成長という題名の刊行物を参照のこと。その開示が参考のためにここに挙げられる。
【００２２】
この発明によれば、非窒化ガリウム柱１００ａの頂部１００ｄの上のピラミッド１１０ａは、これらの同一の二つの領域を形成することができる。以下に説明されるように、一旦ほぼ無欠陥の領域が形成されると、成長パラメータを変化させて、比較的欠陥のないピラミッド領域からの窒化ガリウムの横方向成長を促進し、ほぼ無欠陥の窒化ガリウムエピ層を得ることができる。
【００２３】
特に、上述したように、ピラミッドは、好適には、有機金属気相エピタキシーを用いて、比較的低い温度、好適には約１０００℃またはそれより低い温度で形成される。これらのピラミッドは、約２μｍの幅および１μｍ幅の柱の上の約２μｍの高さを持つように成長させることができる。この場合、約１μｍの幅および約１μｍの高さを有するピラミッド１１０ａの内側部分１１０ａ´は約１０8 ｃｍ-2またはそれより高い高欠陥密度を有し、一方、ピラミッド１１０ａの外側部分１１０ａ´´は比較的欠陥が低い、例えば約１０5 ｃｍ-2またはそれより低い欠陥密度を有する。柱１００ａの側壁１００ｃの上のコンフォーマルな層１１０ｃも高欠陥密度を有し、底１００ｅ上の第２のピラミッド１１０ｂも高欠陥密度、例えば約１０8 ｃｍ-2より高い欠陥密度を有する。図３においては、窒化ガリウム層１１０の成長の前または成長中にマスクを使用する必要がないことも理解されるであろう。
【００２４】
図４を参照すると、次に、窒化ガリウム１２０が窒化ガリウムピラミッド１１０ａ上に優先的に横方向成長される。さらに、図４に示すように、縦方向の成長も起きる。ここで用いられるように、「横方向（lateral)」という用語は側壁１００ｃと直交する方向を意味することが理解されるであろう。ここで用いられるように、「縦方向（vertical）」という用語は側壁１００ｃと平行な方向を意味する。
【００２５】
１−１００方向に配向したストライプに対し、温度が増加するにつれて結晶モフォロジーが変化する。よって、より低い温度では、例えば約１０００℃またはそれより低い温度では、図３に示すようにピラミッド形状の断面が生じる。より高い温度では、例えば約１１００℃またはそれより高い温度では、長方形断面が生じる。よって、温度を例えば約１１００℃またはそれより高くすることによって、そして好適にはどの他の成長パラメータを変えることなく、窒化ガリウム１２０がピラミッド１１０ａの外側部分１１０´´から優先的に横方向成長される。窒化ガリウムのＥＬＯまたはペンディオエピタキシーと同様に、ピラミッド１１０ａの低欠陥の外側部分１１０´´からの成長は、より低密度の線および面欠陥を有する。図５および図６に示すように、成長は、好適には、窒化ガリウム層１２０が柱１００ａの頂部１００ｄ上で会合して連続した窒化ガリウム半導体層１３０を形成するまで続けることが許容される。溝１１０ｂも、好適には、この成長中に窒化ガリウムで埋め込まれる。
【００２６】
縦方向成長に対して横方向成長を増加させるために、有機金属気相エピタキシー中にＩＩＩ−Ｖ前駆体比を変化させることもできることが理解されるであろう。尖ったまたは平坦な頂上の種形を形成するために、種形成長中にＩＩＩ−Ｖ前駆体比を変化させることもできることが理解されるであろう。特に、横方向成長は、全体のＶ／ＩＩＩ比が増加するように、アンモニア（Ｖ族）流束を増加させ、および／または、ガリウム（ＩＩＩ族）流束を減少させることによって高めることができる。一旦窒化ガリウム層１２０が会合したら、連続した窒化ガリウム層１３０の縦方向成長は、全体のＶ／ＩＩＩ比が減少するように、アンモニア流束を減少させ、および／または、ガリウム流束を増加させることによって高めることができる。
【００２７】
図３〜図６に示されている窒化ガリウムの成長は、マスクを使用する必要がない。したがって、窒化ガリウム層上にマスクを形成する必要なく、低欠陥の連続した窒化ガリウム層１３０を製造することができる。それによってプロセスが簡略化される。さらに、ピラミッド１１０ａの形成およびその後の窒化ガリウム層１２０の形成を、好適には、温度を増加させ、他のプロセスパラメータを変化させないで単一の成長チェンバー内で行うことができる。このため、簡易なプロセスを提供することもできる。
【００２８】
したがって、約１０5 ｃｍ-2またはそれより低い欠陥密度を有する低欠陥密度の窒化ガリウム半導体層を、ケイ素、炭化ケイ素および／または他の材料を含む基板上に成長させることができる。成長マスクをなくすことができ、１回の成長で高品質の窒化ガリウムを形成することができる。窒化ガリウム種ピラミッド１１０ａは、ヘテロエピタキシャル成長に由来する貫通転位を閉じ込めることができる。横方向成長した窒化ガリウム材料の体積内で約１０5 ｃｍ-2より低い欠陥密度を得ることができる。低欠陥密度の窒化ガリウム層１３０の最大体積は基板の大きさによって制限する必要があるだけである。基板とエピ層との間の格子不整合に由来する線欠陥は、好適には、ピラミッド１１０ａ´の頂上に収束し、それによって大部分の欠陥を内側部分１１０ａ´に閉じ込めることができる。
【００２９】
再び図６を参照すると、この発明による窒化ガリウム構造体は、それらの間に溝１００ｂを規定する複数の非窒化ガリウム柱１００ａを含む基板１００を有する。非窒化ガリウム柱１００ａは非窒化ガリウム側壁１００ｃおよび非窒化ガリウム頂部１００ｄを含む。溝は非窒化ガリウム底１００ｅを含む。窒化ガリウム層１００は、非窒化ガリウム頂部１００ｄの上を含む非窒化ガリウム柱１００ａ上に含まれている。窒化ガリウム層１１０は、好適には、非窒化ガリウム頂部１００ｄ上の窒化ガリウムピラミッド１１０ａを有する。窒化ガリウム領域１２０は窒化ガリウムピラミッド１１０ａ上に設けることができる。非窒化ガリウム底１００ｅ上に第２の窒化ガリウムピラミッド１１０ｂを設けることもできる。窒化ガリウムピラミッド１１０ａと第２の窒化ガリウムピラミッド１１０ｂとの間の側壁１１０ｃの上にコンフォーマルな窒化ガリウム層１１０ｃを設けることもできる。窒化ガリウム領域１２０は、好適には、連続した窒化ガリウム層１３０を形成する。窒化ガリウム層１１０は好適には溝を埋める。基板上にコンフォーマルなバッファ層１０２を設けることもできる。この場合、窒化ガリウム層１１０は基板１００と反対側のコンフォーマルなバッファ層１０２上にある。
【００３０】
図面および明細書において、この発明の典型的な実施形態を開示した。特定の用語が使用されたが、それらは一般的および記述的な意味で使用されたに過ぎず、限定の目的ではなく、この発明の範囲は以下の請求項に記載される。
【図面の簡単な説明】
【図１】 この発明による、中間製造工程の間の窒化ガリウム半導体構造体の断面図である。
【図２】 この発明による、中間製造工程の間の窒化ガリウム半導体構造体の断面図である。
【図３】 この発明による、中間製造工程の間の窒化ガリウム半導体構造体の断面図である。
【図４】 この発明による、中間製造工程の間の窒化ガリウム半導体構造体の断面図である。
【図５】 この発明による、中間製造工程の間の窒化ガリウム半導体構造体の断面図である。
【図６】 この発明による、中間製造工程の間の窒化ガリウム半導体構造体の断面図である。
【符号の説明】
１００ 基板
１００ａ 非窒化ガリウム柱
１００ｂ 溝
１００ｃ 非窒化ガリウム側壁
１００ｄ 非窒化ガリウム頂部
１００ｅ 非窒化ガリウム底
１０２ バッファ層
１１０ 窒化ガリウム層
１１０ａ 窒化ガリウムピラミッド[0001]
(Technical field)
The present invention relates to a microelectronic device and a manufacturing method, and more particularly to a gallium nitride semiconductor device and a manufacturing method therefor.
[0002]
(Background technology)
Gallium nitride has been extensively studied for microelectronic devices including, but not limited to, transistors, field emitters, and optoelectronic devices. As used herein, it will be understood that gallium nitride also includes gallium nitride alloys such as aluminum gallium nitride, indium gallium nitride and aluminum indium gallium nitride.
[0003]
A major problem in the manufacture of gallium nitride based microelectronic devices is the manufacture of gallium nitride semiconductor layers having a low defect density. One that contributes to defect density is known to be a substrate on which a gallium nitride layer is grown. Thus, gallium nitride layers have been grown on sapphire substrates, but they themselves are known to reduce defect density by growing gallium nitride layers on aluminum nitride buffer layers formed on silicon carbide substrates. ing. Despite these advances, it is desirable to continue to reduce defect density.
[0004]
Further, a mask including at least one opening exposing the lower layer made of gallium nitride is formed on the layer made of gallium nitride, and the lower layer made of gallium nitride is laterally grown through the at least one opening and on the mask. It is also known to produce gallium nitride layers with low defect density. This technique is often referred to as “epitaxial lateral growth” (ELO). A layer of gallium nitride can be grown laterally until the gallium nitride associates on the mask to form a single layer on the mask. Forming a second mask on the laterally grown gallium nitride layer including at least one opening deviated from the opening of the underlying mask to form a continuous layer of relatively low defect density gallium nitride; Can do. ELO is then performed again through the second mask opening, thereby growing a second low defect density continuous gallium nitride layer. A microelectronic device is then formed on this second growth layer. ELO of gallium nitride is, for example, lateral direction of low defect density GaN layer by metalorganic vapor phase epitaxy by Nam et al., Appl.Phys.Lett.Vol.71, No.18, November 3,1997, pp.2638-2640 A publication titled Epitaxy and the reduction of dislocation density by lateral epitaxy in selective growth GaN structures by Zheleva et al. In Appl. Phys. Lett. Vol. Which are described in the title publication, the disclosures of which are hereby incorporated by reference.
[0005]
It is also known to produce a layer of low defect density gallium nitride by forming at least one groove or column in the lower layer of gallium nitride and defining at least one sidewall therein. Thereafter, a layer of gallium nitride is laterally grown from the at least one sidewall. Lateral growth is preferably performed until the laterally grown layer is associated with the trench. Lateral growth is also preferably continued until a gallium nitride layer grown from the sidewalls grows laterally on top of the pillars. The top of the pillars and / or the bottom of the trench can be masked to promote lateral growth and cause gallium nitride nucleation and vertical growth. Lateral growth from the sidewalls of grooves and / or pillars is called “pendeoepitaxy”, for example, Zheleva in Journal of Electronic Materials, Vol. 28, No. 4, February 1999, pp. L5-L8. Pendioepitaxy by et al .: A publication titled New Approach for Lateral Growth of Gallium Nitride Films and Linthicum et al. In Applied Physics Letters, Vol. 75, No. 2, July 1999, pp. 196-198 They are described in a publication entitled Pendioepitaxy, the disclosures of which are hereby incorporated by reference.
[0006]
Unfortunately, both ELO and pendioepitaxy use one or more masks to partially mask the underlying gallium nitride layer during ELO and / or pendioepitaxy. These masks complicate the manufacturing process. Furthermore, the multi-stage growth step of gallium nitride requires mask formation between them. These multi-stage growth steps also complicate the manufacturing process. This is because the structure must be removed from the gallium nitride growth chamber to form these masks. Thus, despite recent advances in ELO and pendioepitaxy, there is a need for a method of manufacturing a gallium nitride semiconductor layer that does not require masking the layer and / or that does not require interrupting the gallium nitride growth process. Still there.
[0007]
(Disclosure of the Invention)
The present invention includes a substrate including a non-gallium nitride column defining a groove therebetween, the non-gallium nitride column including a non-gallium nitride sidewall and a non-gallium nitride top, and the groove including a non-gallium bottom. provide. These substrates are sometimes referred to herein as “textured” substrates. Next, gallium nitride is grown on the non-gallium nitride pillars, including on the top of the non-gallium nitride. Preferably, a gallium nitride pyramid is grown on top of the non-gallium nitride and then gallium nitride is grown on the gallium nitride pyramid. The gallium nitride pyramid is preferably grown at a first temperature, and the gallium nitride is preferably grown at a second temperature that is higher than the first temperature. The first temperature is preferably about 1000 ° C. or lower and the second temperature is preferably about 1100 ° C. or higher. However, except for temperature, the same process conditions are preferably used for both growth steps. Gallium nitride grown on the pyramids preferably associate to form a continuous gallium nitride layer.
[0008]
Therefore, gallium nitride can be grown on the tissue substrate without the need to form a mask during the gallium nitride growth process. Furthermore, gallium nitride can be grown using the same process conditions except for the temperature change. Therefore, gallium nitride can be grown without interruption. For this reason, a low defect density, for example about 10Five cm-2Simple process conditions can be used to grow gallium nitride layers having lower defect densities.
[0009]
During the growth of the gallium nitride pyramid on the top of the non-gallium nitride, the gallium nitride pyramid may be grown simultaneously on the non-gallium nitride bottom. In addition, a conformal gallium nitride layer may be formed simultaneously on the sidewalls between the gallium nitride pyramids on the non-gallium nitride top and on the non-gallium nitride bottom. When growing gallium nitride on the pyramid, the groove may be simultaneously filled with gallium nitride. Prior to growing the gallium nitride pyramid, a conformal buffer layer may be formed on the substrate including on the non-gallium nitride sidewalls, the non-gallium nitride top and the non-gallium nitride bottom. For example, a conformal layer made of aluminum nitride may be used.
[0010]
Thus, according to the present invention, a tissue substrate comprising a plurality of non-gallium nitride columns defining a groove therebetween, wherein the non-gallium nitride columns include non-gallium nitride sidewalls and non-gallium nitride tops, Can prepare a gallium nitride semiconductor structure by preparing a material having a non-gallium nitride bottom. The substrate is preferably free of mask material on the non-gallium nitride bottom and on the non-gallium nitride top. Next, gallium nitride is grown at a first temperature, and then gallium nitride growth continues at a second temperature that is higher than the first temperature. Growth at the second temperature is preferably continued until the gallium nitride forms a continuous gallium nitride layer on the substrate.
[0011]
The gallium nitride semiconductor structure according to the present invention preferably includes a plurality of non-gallium nitride columns defining a groove therebetween, the non-gallium nitride columns including non-gallium nitride sidewalls and non-gallium nitride tops, The trench consists of a tissue substrate that includes a non-gallium nitride bottom. A gallium nitride layer is provided on the non-gallium nitride pillars, including on the non-gallium nitride top. The gallium nitride semiconductor structure is preferably free of a mask layer on the non-gallium nitride top and on the non-gallium nitride bottom. The gallium nitride layer preferably has a gallium nitride pyramid on top of the non-gallium nitride top. The gallium nitride layer may include a gallium nitride region on the gallium nitride pyramid. A second gallium nitride pyramid may be provided on the non-gallium nitride bottom. A conformal gallium nitride layer may be provided on the sidewall between the gallium nitride pyramid and the second gallium nitride pyramid. The gallium nitride region preferably forms a continuous gallium nitride layer, which preferably fills the trench. A conformal buffer layer may be provided on the substrate, and a gallium nitride layer may be provided on the conformal buffer layer opposite to the substrate.
[0012]
The present invention is most preferably used to provide a method of manufacturing a gallium nitride semiconductor structure that does not require masking or interruption during the epitaxial growth of gallium nitride. Thus, a simple process for manufacturing a gallium nitride semiconductor structure can be provided, thereby meeting the needs of the newly established gallium nitride semiconductor industry. However, the present invention provides a non-gallium nitride semiconductor structure in which a tissue substrate made of a first material is prepared and a second semiconductor material is grown on a pillar including the top of the first material. It will also be appreciated that it may be used to manufacture. It is also possible to provide a semiconductor structure including a tissue substrate made of a first material and a layer made of a second semiconductor material on a pillar made of the first material.
[0013]
(Best Mode for Carrying Out the Invention)
Preferred embodiments of the invention will now be described more fully with reference to the accompanying drawings. The present invention, however, can be implemented in many different forms and should not be construed as limited to the embodiments set forth below. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. In the figures, the thickness of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout. When an element such as a layer, region or substrate is said to be “on” another element, it can be formed directly on the other element, or there can be intervening elements. It will be understood. Further, each embodiment described and illustrated herein includes its complementary conductivity type embodiment as well.
[0014]
A method of manufacturing a gallium nitride semiconductor structure according to an embodiment of the present invention will be described with reference to FIGS. As shown in FIG. 1, a substrate 100, also referred to as a “tissue substrate”, is provided that includes a plurality of non-gallium nitride pillars 100a defining grooves 100b therebetween. The non-gallium nitride pillar 100a includes a non-gallium nitride sidewall 100c and a non-gallium nitride top portion 100d. The trench 100b also includes a non-gallium nitride bottom 100e.
[0015]
A person skilled in the art understands that the substrate 100 may be a single crystal substrate or a substrate having one or more single crystal layers thereon, from which the pillars 100a and grooves 100b are defined. Will be done. Examples of single crystal substrates and single crystal layers include, but are not limited to, single crystal silicon, silicon carbide and / or sapphire. It will also be appreciated that the pillars 100a and grooves 100b can be defined using selective etching and / or selective epitaxial growth. Etching can be performed using standard dry or wet etching techniques, preferably using a mask, which is then removed. The manufacture of substrates including grooves and pillars is well known to those skilled in the art and need not be described in detail here.
[0016]
As will be shown below, by organizing the substrate 100, the area of the substrate surface contributing to defect formation during subsequent gallium nitride seed formation is reduced, and preferably minimized. Organization can also reduce crack formation in the final gallium nitride semiconductor layer by relieving stress during cooling. The stress is caused by a thermal expansion coefficient mismatch between the substrate material and the subsequently formed gallium nitride.
[0017]
As described below, the trench 100b is preferably deep enough so that undesirable growth of low quality gallium nitride from the bottom 100e of the trench does not interfere with the growth of high quality gallium nitride. . In addition, the pillars 100a are preferably grown in a stripe shape that is preferably sufficiently narrow, eg, 1 micron or less in width, so that a small gallium nitride seed pyramid can be formed on the non-gallium nitride top 100d. To do. As will be described below, the initial gallium nitride seed pyramid formed on the non-gallium nitride top 100d has defects, so reducing the size of the gallium nitride seed pyramid will result in the total amount of gallium nitride seed material with initial defects. Can be reduced. The total mechanical stress on the pyramid due to the difference in coefficient of thermal expansion between the substrate, any conformal buffer layer and the grown gallium nitride can be reduced and the pyramid growth completed as described below In addition, it is possible to reduce the time for starting the pendioepitaxial growth.
[0018]
When the pillars 100a are in the shape of stripes, these stripes preferably extend in the 1-100 direction of the sapphire or silicon carbide substrate 100 and in the 110 direction of the silicon substrate 100, thereby being subsequently grown gallium nitride. Ensure that the 11-20 side of the layer is exposed. In general, the stripe should expose the 11-20 face of the sapphire and silicon carbide substrate. For example, if an A-plane sapphire opposite to the more common C-plane sapphire is used, the wafer plane is 0001 oriented. In order to expose the 11-20 plane, etching is performed parallel to the plane or 0001 orientation. However, it will be appreciated that the sidewall 100c may not be orthogonal to the substrate 100, but rather may be oblique thereto. Finally, although the side wall 100c is shown in cross-section in FIG. 1, it will be understood that the pillars 100a and grooves 100b may define straight V-shaped or other shaped extended regions. I will. The spaced columns 100a are sometimes referred to as "mesa", "pedestals" or "columns". The groove 100b is sometimes referred to as a “well”.
[0019]
With reference to FIG. 2, an optional conformal buffer layer 102 may then be formed on the substrate 100 including non-gallium nitride sidewalls 100c, non-gallium nitride top 100d, and non-gallium nitride bottom 100e. When the non-gallium nitride pillar 100a is made of silicon, the buffer layer can be made of silicon carbide and / or aluminum nitride. When the non-gallium nitride pillar 100a is made of silicon carbide, the buffer layer 102 can be made of high temperature aluminum nitride. Finally, when the non-gallium nitride pillar 100a is made of sapphire, the conformal buffer layer 102 can be made of low-temperature gallium nitride and / or aluminum nitride. Other buffer layers may be used with these and other non-gallium nitride pillars 100a. The manufacture of the buffer layer on the substrate is well known to those skilled in the art and need not be described in detail here.
[0020]
Referring to FIG. 3, gallium nitride is grown on non-gallium nitride pillars 100a, including on non-gallium nitride top 100d. That is, the gallium nitride layer 110 is formed. Here, the gallium nitride layer includes a gallium nitride pyramid 110a over the non-gallium nitride top 100d. These pyramids 110a are also called “seed forms”. It will be appreciated that the seed shape need not be pyramidal and may have a sharp apex. As shown in FIG. 3, the second gallium nitride pyramid 110b can also be formed on the non-gallium nitride bottom 100e at the same time. Finally, a conformal region 110c made of gallium nitride can be simultaneously formed on the sidewall 100c of the non-gallium nitride pillar 100a. The growth of the gallium nitride layer 110 is preferably, for example, 13-39 μmol / min triethylgallium (TEG) and 1500 sccm NH.Three 3000 sccm of H2 In combination with a diluent gas, this is done using low temperature, preferably about 1000 ° C. or lower, organometallic vapor phase epitaxy (MOVPE). Additional details of MOCVD growth of gallium nitride can be found in the publications of Nam et al., Zheleva et al., Zheleva et al. And Linthium et al., Cited above. Other growth techniques may be used.
[0021]
Next, details of the growth of the gallium nitride layer 110 will be described. In particular, as shown in FIG. 3, the present invention preferably forms a pyramidal gallium nitride seed 110a on the top 110d of the gallium nitride pillar 110a. Early work on selective area growth of gallium nitride shows that when a gallium nitride pyramid is grown through the mask window, two regions of gallium nitride material are generated. One region is a relatively high defect density gallium nitride region that converges to the apex of the pyramid. The other area wraps around the pyramid with almost no defects. For example, SiO by metalorganic vapor phase epitaxy by Nam et al., Journal of Electronic Materials, Vol. 27, No. 4, 1998, pp. 233-237.2 See the publication titled Lateral Epitaxial Growth of GaN Films on Regions. The disclosure of which is hereby incorporated by reference.
[0022]
According to the present invention, the pyramid 110a on the top 100d of the non-gallium nitride pillar 100a can form these two identical regions. As explained below, once a nearly defect-free region is formed, the growth parameters are changed to promote lateral growth of gallium nitride from a relatively defect-free pyramid region, and a substantially defect-free region. A gallium nitride epi layer can be obtained.
[0023]
In particular, as described above, the pyramid is preferably formed at a relatively low temperature, preferably about 1000 ° C. or lower, using metalorganic vapor phase epitaxy. These pyramids can be grown to have a width of about 2 μm and a height of about 2 μm on a 1 μm wide column. In this case, the inner portion 110a ′ of the pyramid 110a having a width of about 1 μm and a height of about 1 μm is about 108 cm-2Or a higher defect density, while the outer portion 110a ″ of the pyramid 110a is relatively defect free, eg about 10Five cm-2Or having a lower defect density. The conformal layer 110c on the side wall 100c of the pillar 100a also has a high defect density, and the second pyramid 110b on the bottom 100e also has a high defect density, eg, about 108 cm-2Has a higher defect density. It will also be appreciated that in FIG. 3 it is not necessary to use a mask before or during the growth of the gallium nitride layer 110.
[0024]
Referring to FIG. 4, gallium nitride 120 is then preferentially laterally grown on the gallium nitride pyramid 110a. Furthermore, as shown in FIG. 4, vertical growth also occurs. As used herein, it will be understood that the term “lateral” refers to a direction perpendicular to the sidewall 100c. As used herein, the term “vertical” means a direction parallel to the sidewall 100c.
[0025]
For stripes oriented in the 1-100 direction, the crystal morphology changes as the temperature increases. Thus, at lower temperatures, for example at about 1000 ° C. or lower, a pyramidal cross section is produced as shown in FIG. At higher temperatures, for example at about 1100 ° C. or higher, a rectangular cross section results. Thus, the gallium nitride 120 is preferentially laterally grown from the outer portion 110 ″ of the pyramid 110a by raising the temperature, for example, about 1100 ° C. or higher, and preferably without changing any other growth parameters. The Similar to gallium nitride ELO or pendio epitaxy, growth from the low defect outer portion 110 '' of the pyramid 110a has lower density line and plane defects. As shown in FIGS. 5 and 6, the growth is preferably allowed to continue until the gallium nitride layer 120 associates on the top 100d of the pillar 100a to form a continuous gallium nitride semiconductor layer. The trench 110b is also preferably filled with gallium nitride during this growth.
[0026]
It will be appreciated that the III-V precursor ratio can also be varied during organometallic vapor phase epitaxy to increase lateral growth relative to vertical growth. It will be appreciated that the III-V precursor ratio can also be varied during the seeding length to form a pointed or flat crest seed shape. In particular, lateral growth can be enhanced by increasing ammonia (Group V) flux and / or decreasing gallium (Group III) flux such that the overall V / III ratio is increased. . Once the gallium nitride layer 120 is associated, continuous growth of the continuous gallium nitride layer 130 decreases the ammonia flux and / or increases the gallium flux such that the overall V / III ratio is reduced. Can be increased by.
[0027]
The gallium nitride growth shown in FIGS. 3-6 does not require the use of a mask. Therefore, a continuous low-defect gallium nitride layer 130 can be manufactured without the need to form a mask on the gallium nitride layer. This simplifies the process. Furthermore, the formation of the pyramid 110a and the subsequent formation of the gallium nitride layer 120 can preferably be performed in a single growth chamber without increasing the temperature and changing other process parameters. For this reason, a simple process can also be provided.
[0028]
Therefore, about 10Five cm-2Alternatively, a low defect density gallium nitride semiconductor layer having a lower defect density can be grown on a substrate comprising silicon, silicon carbide and / or other materials. The growth mask can be eliminated, and high-quality gallium nitride can be formed by a single growth. The gallium nitride seed pyramid 110a can confine threading dislocations derived from heteroepitaxial growth. Approximately 10% within the volume of laterally grown gallium nitride materialFive cm-2A lower defect density can be obtained. The maximum volume of the low defect density gallium nitride layer 130 need only be limited by the size of the substrate. Line defects resulting from lattice mismatch between the substrate and the epi layer preferably converge to the top of the pyramid 110a ′, thereby confining most of the defects to the inner portion 110a ′.
[0029]
Referring again to FIG. 6, a gallium nitride structure according to the present invention has a substrate 100 that includes a plurality of non-gallium nitride pillars 100a defining a trench 100b therebetween. Non-gallium nitride pillar 100a includes non-gallium nitride sidewalls 100c and non-gallium nitride tops 100d. The trench includes a non-gallium nitride bottom 100e. The gallium nitride layer 100 is included on the non-gallium nitride pillar 100a including the top of the non-gallium nitride top portion 100d. The gallium nitride layer 110 preferably has a gallium nitride pyramid 110a on the non-gallium nitride top 100d. The gallium nitride region 120 can be provided on the gallium nitride pyramid 110a. A second gallium nitride pyramid 110b may be provided on the non-gallium nitride bottom 100e. A conformal gallium nitride layer 110c may be provided on the sidewall 110c between the gallium nitride pyramid 110a and the second gallium nitride pyramid 110b. The gallium nitride region 120 preferably forms a continuous gallium nitride layer 130. The gallium nitride layer 110 preferably fills the trench. A conformal buffer layer 102 may be provided on the substrate. In this case, the gallium nitride layer 110 is on the conformal buffer layer 102 opposite the substrate 100.
[0030]
In the drawings and specification, there have been disclosed exemplary embodiments of the invention. Although specific terms have been used, they have been used in a generic and descriptive sense only and not for purposes of limitation, the scope of the invention is set forth in the following claims.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a gallium nitride semiconductor structure during an intermediate manufacturing process according to the present invention.
FIG. 2 is a cross-sectional view of a gallium nitride semiconductor structure during an intermediate manufacturing process according to the present invention.
FIG. 3 is a cross-sectional view of a gallium nitride semiconductor structure during an intermediate manufacturing process according to the present invention.
FIG. 4 is a cross-sectional view of a gallium nitride semiconductor structure during an intermediate manufacturing process according to the present invention.
FIG. 5 is a cross-sectional view of a gallium nitride semiconductor structure during an intermediate manufacturing process according to the present invention.
FIG. 6 is a cross-sectional view of a gallium nitride semiconductor structure during an intermediate manufacturing process according to the present invention.
[Explanation of symbols]
100 substrates
100a Non-gallium nitride pillar
100b groove
100c non-gallium nitride sidewall
100d non-gallium nitride top
100e non-gallium nitride bottom
102 Buffer layer
110 Gallium nitride layer
110a Gallium nitride pyramid

Claims (21)

それらの間に溝を規定する複数の非窒化ガリウム柱を含み、これらの非窒化ガリウム柱は非窒化ガリウム側壁および非窒化ガリウム頂部を含み、上記溝は非窒化ガリウム底を含む基板を用意する工程と、
上記非窒化ガリウム頂部の上を含む上記非窒化ガリウム柱上に窒化ガリウムを成長させる工程とを有し、
上記成長させる工程は、上記非窒化ガリウム頂部の上に窒化ガリウムピラミッドを成長させる工程と、上記窒化ガリウムピラミッドの上に窒化ガリウムを成長させる工程とを有する窒化ガリウム半導体構造体の製造方法。Providing a substrate including a plurality of non-gallium nitride columns defining a groove therebetween, the non-gallium nitride columns including non-gallium nitride sidewalls and a non-gallium nitride top, wherein the groove includes a non-gallium nitride bottom; When,
Growing gallium nitride on the non-gallium nitride pillars including above the non-gallium nitride top,
The method for producing a gallium nitride semiconductor structure includes a step of growing a gallium nitride pyramid on the top of the non-gallium nitride and a step of growing gallium nitride on the gallium nitride pyramid. 上記窒化ガリウムピラミッドを成長させる工程は、上記非窒化ガリウム頂部の上および上記非窒化ガリウム底の上に同時に窒化ガリウムピラミッドを成長させる工程を有することを特徴とする請求項１記載の方法。  The method of claim 1, wherein the step of growing the gallium nitride pyramid comprises the step of simultaneously growing a gallium nitride pyramid on the non-gallium nitride top and on the non-gallium nitride bottom. 上記窒化ガリウムピラミッドを成長させる工程は、上記非窒化ガリウム頂部の上および上記非窒化ガリウム底の上の上記窒化ガリウムピラミッドの間の上記側壁上にコンフォーマルな窒化ガリウム層を同時に成長させる工程をさらに有することを特徴とする請求項２記載の方法。  Growing the gallium nitride pyramid further comprises simultaneously growing a conformal gallium nitride layer on the sidewalls between the gallium nitride pyramid on the non-gallium nitride top and on the non-gallium nitride bottom. 3. A method according to claim 2, comprising: 上記窒化ガリウムピラミッド上に窒化ガリウムを成長させる工程は、上記成長される窒化ガリウムが会合して連続した窒化ガリウム層を形成するまで上記窒化ガリウムピラミッド上に窒化ガリウムを成長させる工程を有することを特徴とする請求項１記載の方法。  The step of growing gallium nitride on the gallium nitride pyramid includes the step of growing gallium nitride on the gallium nitride pyramid until the grown gallium nitride associates to form a continuous gallium nitride layer. The method according to claim 1. 上記窒化ガリウムピラミッド上に窒化ガリウムを成長させる工程は、同時に上記溝を窒化ガリウムで埋め込む工程を有することを特徴とする請求項４記載の方法。  5. The method of claim 4, wherein the step of growing gallium nitride on the gallium nitride pyramid comprises the step of simultaneously filling the trench with gallium nitride. 上記窒化ガリウムピラミッドを成長させる工程は第１の温度で行われ、上記窒化ガリウムピラミッド上に窒化ガリウムを成長させる工程は上記第１の温度より高い第２の温度で行われることを特徴とする請求項１記載の方法。  The step of growing the gallium nitride pyramid is performed at a first temperature, and the step of growing gallium nitride on the gallium nitride pyramid is performed at a second temperature higher than the first temperature. Item 2. The method according to Item 1. 上記窒化ガリウムピラミッドを成長させる工程および上記窒化ガリウムピラミッド上に窒化ガリウムを成長させる工程は温度以外は同一のプロセス条件で行われることを特徴とする請求項６記載の方法。  The method of claim 6, wherein the step of growing the gallium nitride pyramid and the step of growing gallium nitride on the gallium nitride pyramid are performed under the same process conditions except for temperature. 上記成長させる工程は、まず第１の温度で窒化ガリウムを成長させる工程と、次に上記第１の温度より高い第２の温度で窒化ガリウムを成長させる工程とを有することを特徴とする請求項１記載の方法。  The growing step includes a step of first growing gallium nitride at a first temperature and a step of growing gallium nitride at a second temperature higher than the first temperature. The method according to 1. 上記用意する工程と上記成長させる工程との間に下記の工程
上記非窒化ガリウム側壁、上記非窒化ガリウム頂部および上記非窒化ガリウム底の上を含む上記基板上にコンフォーマルなバッファ層を形成する工程
が行われることを特徴とする請求項１記載の方法。The following steps between the preparing step and the growing step: forming a conformal buffer layer on the substrate including the non-gallium nitride sidewall, the non-gallium nitride top and the non-gallium nitride bottom The method of claim 1 wherein: 上記用意する工程は、非窒化ガリウム基板を用意する工程と、上記複数の非窒化ガリウム柱およびそれらの間の溝を規定するために上記非窒化ガリウム基板をエッチングする工程とを有することを特徴とする請求項１記載の方法。  The step of preparing includes a step of preparing a non-gallium nitride substrate, and a step of etching the non-gallium nitride substrate to define the plurality of non-gallium nitride pillars and grooves between them. The method according to claim 1. 上記第１の温度は最高でも約１０００℃であり、上記第２の温度は少なくとも約１１００℃であることを特徴とする請求項８記載の方法。  The method of claim 8, wherein the first temperature is at most about 1000 ° C and the second temperature is at least about 1100 ° C. 上記成長させる工程は、上記非窒化ガリウム頂部の上を含む上記非窒化ガリウム柱の上に窒化ガリウムをマスクレスで成長させる工程を有することを特徴とする請求項１記載の方法。  2. The method of claim 1, wherein the growing step comprises the step of masklessly growing gallium nitride on the non-gallium nitride pillars including on the non-gallium nitride top. 上記非窒化ガリウム側壁は上記非窒化ガリウム柱の１１−２０面を露出していることを特徴とする請求項１記載の方法。  The method of claim 1, wherein the non-gallium nitride sidewall exposes the 11-20 plane of the non-gallium nitride pillar. それらの間に溝を規定する複数の非窒化ガリウム柱を含み、上記非窒化ガリウム柱は非窒化ガリウム側壁および非窒化ガリウム頂部を含み、上記溝は非窒化ガリウム底を含む基板と、
上記非窒化ガリウム頂部の上の窒化ガリウムピラミッドからなる窒化ガリウム層とを有し、
上記非窒化ガリウム側壁、上記非窒化ガリウム頂部および上記非窒化ガリウム底の上を含む上記基板上のコンフォーマルなバッファ層をさらに有し、上記窒化ガリウム層は上記基板と反対側の上記コンフォーマルなバッファ層の上にある窒化ガリウム半導体構造体。A plurality of non-gallium nitride columns defining a groove therebetween, wherein the non-gallium nitride column includes a non-gallium nitride sidewall and a non-gallium nitride top, and the groove includes a non-gallium nitride bottom;
A gallium nitride layer comprising a gallium nitride pyramid on the top of the non-gallium nitride ,
And further comprising a conformal buffer layer on the substrate including over the non-gallium nitride sidewalls, the non-gallium nitride top and the non-gallium nitride bottom, wherein the gallium nitride layer is on the opposite side of the substrate. A gallium nitride semiconductor structure overlying the buffer layer. 上記窒化ガリウム層は上記窒化ガリウムピラミッド上の窒化ガリウム領域をさらに有することを特徴とする請求項１４記載の構造体。The structure of claim 14, wherein the gallium nitride layer further comprises a gallium nitride region on the gallium nitride pyramid. 上記窒化ガリウム層は上記非窒化ガリウム底の上の第２の窒化ガリウムピラミッドをさらに有することを特徴とする請求項１４記載の構造体。The structure of claim 14, wherein the gallium nitride layer further comprises a second gallium nitride pyramid on the non-gallium nitride bottom. 上記窒化ガリウム層は、上記窒化ガリウムピラミッドと上記第２の窒化ガリウムピラミッドとの間の上記側壁上のコンフォーマルな窒化ガリウム層をさらに有することを特徴とする請求項１６記載の構造体。17. The structure of claim 16, wherein the gallium nitride layer further comprises a conformal gallium nitride layer on the sidewall between the gallium nitride pyramid and the second gallium nitride pyramid. 上記窒化ガリウム領域は連続した窒化ガリウム層を形成することを特徴とする請求項１５記載の構造体。The structure of claim 15, wherein the gallium nitride region forms a continuous gallium nitride layer. 上記窒化ガリウム層は上記溝を埋め込むことを特徴とする請求項１４記載の構造体。The structure according to claim 14, wherein the gallium nitride layer fills the groove. 上記構造体はその中にマスク層がないことを特徴とする請求項１４記載の構造体。15. The structure of claim 14, wherein the structure has no mask layer therein. 上記非窒化ガリウム側壁は上記非窒化ガリウム柱の１１−２０面を露出していることを特徴とする請求項１４記載の構造体。15. The structure according to claim 14, wherein the non-gallium nitride side wall exposes the 11-20 plane of the non-gallium nitride pillar.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5095064B2 (en) 2000-08-04 2012-12-12 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア Semiconductor film having nitride layer deposited on silicon substrate and method for manufacturing the same
US6649287B2 (en) 2000-12-14 2003-11-18 Nitronex Corporation Gallium nitride materials and methods
US6611002B2 (en) 2001-02-23 2003-08-26 Nitronex Corporation Gallium nitride material devices and methods including backside vias
US6956250B2 (en) 2001-02-23 2005-10-18 Nitronex Corporation Gallium nitride materials including thermally conductive regions
US7233028B2 (en) 2001-02-23 2007-06-19 Nitronex Corporation Gallium nitride material devices and methods of forming the same
KR100454908B1 (en) * 2002-02-09 2004-11-06 엘지전자 주식회사 Method for manufacturing GaN substrate
JP4513446B2 (en) * 2004-07-23 2010-07-28 豊田合成株式会社 Crystal growth method of semiconductor crystal
CN100365767C (en) * 2004-09-17 2008-01-30 同济大学 Substrate processing method for improving gallium nitride base material epitaxial layer quality
JP4744245B2 (en) * 2004-11-05 2011-08-10 シャープ株式会社 Nitride semiconductor device
TW200703463A (en) 2005-05-31 2007-01-16 Univ California Defect reduction of non-polar and semi-polar III-nitrides with sidewall lateral epitaxial overgrowth (SLEO)
JP4793824B2 (en) * 2006-08-28 2011-10-12 シャープ株式会社 Method for forming nitride semiconductor layer
JP5003719B2 (en) * 2009-05-07 2012-08-15 豊田合成株式会社 Semiconductor device and crystal growth substrate
TWI562195B (en) 2010-04-27 2016-12-11 Pilegrowth Tech S R L Dislocation and stress management by mask-less processes using substrate patterning and methods for device fabrication
KR101622309B1 (en) 2010-12-16 2016-05-18 삼성전자주식회사 Nano-structured light emitting device
JP5811009B2 (en) 2012-03-30 2015-11-11 豊田合成株式会社 Group III nitride semiconductor manufacturing method and group III nitride semiconductor
JP6020357B2 (en) 2013-05-31 2016-11-02 豊田合成株式会社 Group III nitride semiconductor manufacturing method and group III nitride semiconductor
JP6485299B2 (en) * 2015-06-05 2019-03-20 豊田合成株式会社 Semiconductor device, method for manufacturing the same, and power conversion device
US9960127B2 (en) 2016-05-18 2018-05-01 Macom Technology Solutions Holdings, Inc. High-power amplifier package
US10134658B2 (en) 2016-08-10 2018-11-20 Macom Technology Solutions Holdings, Inc. High power transistors

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2569099B2 (en) * 1987-12-25 1997-01-08 株式会社日立製作所 Epitaxial growth method
JPH05234900A (en) * 1992-02-19 1993-09-10 Nec Corp Manufacture of semiconductor device
DE19725900C2 (en) * 1997-06-13 2003-03-06 Dieter Bimberg Process for the deposition of gallium nitride on silicon substrates
JP3930161B2 (en) * 1997-08-29 2007-06-13 株式会社東芝 Nitride-based semiconductor device, light-emitting device, and manufacturing method thereof
US6201262B1 (en) 1997-10-07 2001-03-13 Cree, Inc. Group III nitride photonic devices on silicon carbide substrates with conductive buffer interlay structure
JP2002505519A (en) * 1998-02-27 2002-02-19 ノース・キャロライナ・ステイト・ユニヴァーシティ Method for producing gallium nitride semiconductor layer by lateral overgrowth through mask and gallium nitride semiconductor structure produced thereby
JP4005701B2 (en) * 1998-06-24 2007-11-14 シャープ株式会社 Method of forming nitrogen compound semiconductor film and nitrogen compound semiconductor element
JP4352473B2 (en) * 1998-06-26 2009-10-28 ソニー株式会社 Manufacturing method of semiconductor device
JP2000031068A (en) * 1998-07-14 2000-01-28 Mitsubishi Cable Ind Ltd SUBSTRATE FOR GaN CRYSTAL GROWTH
JP3471700B2 (en) * 1999-03-17 2003-12-02 三菱電線工業株式会社 Semiconductor substrate
JP3471685B2 (en) * 1999-03-17 2003-12-02 三菱電線工業株式会社 Semiconductor substrate and manufacturing method thereof

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