JP4797600B2 - Output buffer circuit of solid-state imaging device and solid-state imaging device using the same - Google Patents
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Description
本発明は、CCD(Charge Coupled Device)などの固体撮像素子の垂直または水平レジスタから転送された信号電荷を検出し電圧に変換した後、一旦信号電流に変換し、直流レベルシフトして、低電圧出力バッファ回路により出力する固体撮像素子の出力バッファ回路およびこれを用いた固体撮像装置に関する。 The present invention detects a signal charge transferred from a vertical or horizontal register of a solid-state image pickup device such as a CCD (Charge Coupled Device) and converts it into a voltage, and then converts the signal charge into a signal current, shifts the DC level, The present invention relates to an output buffer circuit of a solid-state imaging device that outputs an output buffer circuit and a solid-state imaging device using the same.
従来、CCDなどの固体撮像素子において、出力段(回路)の出力バッファを複数段のソースフォロア回路を縦属接続した回路構成とし、水平転送回路などから検出した信号電荷を信号電圧に変換して出力していた。
この各ソースフォロア回路に夫々異なる電源電圧を供給し、従属接続された各ソースフォロア回路に流れる直流電流が大きい回路に対して電源電圧を低く設定し、消費電力を削減している(特許文献1)。
Conventionally, in a solid-state imaging device such as a CCD, an output buffer of an output stage (circuit) has a circuit configuration in which a plurality of source follower circuits are vertically connected, and signal charges detected from a horizontal transfer circuit or the like are converted into signal voltages. It was output.
A different power supply voltage is supplied to each source follower circuit, and the power supply voltage is set low with respect to a circuit having a large direct current flowing in each subordinately connected source follower circuit to reduce power consumption (Patent Document 1). ).
また、ソースフォロア回路を複数段縦続接続した回路で構成された固体撮像素子の出力バッファ回路において、最終段のソースフォロア回路の代わりにプッシュプル回路を用いて構成することにより、低消費電力化を図った出力バッファ回路が開示されている(特許文献2)。 In addition, in the output buffer circuit of the solid-state image sensor composed of a cascade of source follower circuits, it is possible to reduce power consumption by using a push-pull circuit instead of the final source follower circuit. The illustrated output buffer circuit is disclosed (Patent Document 2).
図10と図11に関連技術の他の具体回路例を示す。
図10と図11に示す電荷/電圧変換回路500と出力バッファ回路550において、H(水平)レジスタ504から転送された信号電荷を信号電圧に変換し、ソースフォロア回路(NMOSトランジスタ554,NMOSトランジスタ561)を介して、動作電圧を低下して低電圧電源のバッファ回路に出力する出力バッファ回路550の回路構成を示す。出力段が低電圧動作する出力バッファ回路550において、高電圧動作回路側の初段で信号電圧をレベルシフトした後、さらに低電圧動作回路側でレベルシフトし、動作点の電圧を下げてプッシュプル回路を用いて信号電圧を出力している。
図10に示す電荷/電圧変換回路500において、H(水平)レジスタ504から出力された信号電荷はフローティングディフュージョン503に蓄積される。このフローティングディフュージョン503に蓄積される電荷の変化量が信号電圧として検出され、信号電圧Vinとして次段に出力される。
リセットドレイン501は基準電圧を発生し、リセット時にリセットゲートのNMOSトランジスタ502を介して、フローティングディフュージョン503にリセット電圧を供給し、信号電圧に対する基準電圧を設定している。
10 and 11 show other specific circuit examples of the related art.
In the charge /
In the charge /
The
信号電圧Vinは、図11に示すように、12.0Vで動作する出力バッファ回路550のソースフォロア回路のNMOSトランジスタ554のゲートに供給され、レベルシフトされて次段へ出力される。
ソースフォロア回路のNMOSトランジスタ554のソースから出力された信号電圧は、低電圧たとえば5.0V動作の出力段のNMOSトランジスタ561のゲートに供給され、さらにここで電圧レベルシフトされ、プッシュプル回路を構成するNMOSトランジスタ563とPMOSトランジスタ564の共通接続されたゲートに出力される。
NMOSトランジスタ563とPMOSトランジスタ564の共通接続されたソースから出力された信号電圧は、最終段を構成するプッシュプル回路のNMOSトランジスタ565とPMOSトランジスタ566の共通接続されたゲートに供給され、共通接続されたソースから出力される。
出力バッファ回路550のソースフォロア回路を構成するNMOSトランジスタ554,561はエンハンスメント型のNMOSトランジスタで構成されている。このしきい値電圧Vthを大きく設定し、動作時のゲート−ソース間電圧Vgsをたとえば3.5V,5.2Vと設定して直流電圧のレベルシフトを行っている。これらの回路において、しきい値Vthが大きいNMOSトランジスタを用いているため、周波数特性や電圧利得が劣化する不具合がある。
The signal voltage output from the source of the
The signal voltage output from the commonly connected sources of the
The
特許文献1において出力回路を低電圧化するには、ソースフォロア回路を複数段用いて出力の電圧値を順次下げていく必要があり、そのためにはソースフォロア回路を構成するMOSトランジスタのしきい値電圧Vthを大きくする必要がある。
たとえば、出力の電源電圧を15V程度から3V程度まで下げる例において、ソースフォロア回路を3段縦続接続とした出力バッファの場合、各段のソースフォロア回路のゲート−ソース間電圧Vgsを4V程度と大きく設定する必要がある。これにより、基板バイアス効果の影響でソースフォロア回路のゲインが低下してしまい、ひいては感度が低下する。
In order to lower the voltage of the output circuit in Patent Document 1, it is necessary to sequentially lower the output voltage value by using a plurality of stages of source follower circuits. For this purpose, the threshold value of the MOS transistor constituting the source follower circuit is required. It is necessary to increase the voltage Vth.
For example, in the example of lowering the output power supply voltage from about 15V to about 3V, in the case of an output buffer in which the source follower circuit is cascaded in three stages, the gate-source voltage Vgs of the source follower circuit at each stage is as large as about 4V. Must be set. As a result, the gain of the source follower circuit is lowered due to the influence of the substrate bias effect, and as a result, the sensitivity is lowered.
一方、特許文献2において、上記と同様にソースフォロア回路が2段縦続接続され、最終段がプッシュプル回路で構成された出力バッファが開示されている。最終段のプッシュプル回路を用いて出力の電圧を4V下げるためには、ゲート−ソース間電圧Vgsが4V程度のデプレッション型のPMOSトランジスタを作る必要がある。しかし、ゲート−ソース間電圧Vgsが4V程度のデプレッション型のPMOSトランジスタを作ることは困難であるので、1段目、2段目のソースフォロア回路で出力の電圧値を15V程度から3V程度まで下げる必要がある。そのためには、1段目、2段目のソースフォロアのゲート−ソース間電圧Vgsを6V程度に設定しなければならず、上述したように、基板バイアス効果の影響によるソースフォロア回路のゲインがさらに低下する。
また図11に示したレベルシフト回路とプッシュプル回路で構成された出力バッファ回路においても、レベルシフトするためソースフォロア回路を2段用いているが、この例でも、しきい値Vthを大きくする必要があり、上述したようにゲインが低下する。
On the other hand, Patent Document 2 discloses an output buffer in which source follower circuits are cascaded in two stages and the final stage is configured by a push-pull circuit in the same manner as described above. In order to lower the output voltage by 4V using the push-pull circuit at the final stage, it is necessary to make a depletion type PMOS transistor having a gate-source voltage Vgs of about 4V. However, since it is difficult to produce a depletion type PMOS transistor having a gate-source voltage Vgs of about 4V, the output voltage value is reduced from about 15V to about 3V in the first and second source follower circuits. There is a need. For this purpose, the gate-source voltage Vgs of the first-stage and second-stage source followers must be set to about 6 V. As described above, the gain of the source follower circuit due to the influence of the substrate bias effect is further increased. descend.
Also, in the output buffer circuit constituted by the level shift circuit and push-pull circuit shown in FIG. 11, two stages of source follower circuits are used for level shifting. In this example, the threshold value Vth needs to be increased. As described above, the gain decreases.
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、変換効率や周波数特性を低下させることなく、出力バッファ回路の電源電圧を下げて消費電力を削減する固体撮像素子の出力バッファ回路およびこれを用いた固体撮像装置を提供することにある。 The present invention has been made in view of the above problems, and the object of the present invention is to reduce the power consumption by reducing the power supply voltage of the output buffer circuit without reducing the conversion efficiency and frequency characteristics. Output buffer circuit and a solid-state imaging device using the same.
本発明の固体撮像素子の出力バッファ回路は、固体撮像素子のフローティングディフュージョンから得られる出力電圧を電流信号に変換し、該電流信号を直流レベルシフトして電源電圧を下げて駆動回路から出力する固体撮像素子の出力バッファ回路であって、前記固体撮像素子の信号電荷の水平方向の転送は、水平スキャン方式である。
本発明の固体撮像素子の出力バッファ回路は、信号電荷を転送する電荷転送部と、フローティングディフュージョン部と、前記フローティングディフュージョン部の電圧をリセットするリセット回路と、前記フローティングディフュージョン部からの出力電圧を信号電流に変換する第1の電源電圧で動作する電流変換回路と、前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、前記レベル変換回路からの出力を第2の電源電圧で駆動する駆動回路とを有し、前記電流変換回路はPチャンネル絶縁ゲート電界効果トランジスタを有する。
本発明の固体撮像素子の出力バッファ回路は、信号電荷を転送する電荷転送部と、フローティングディフュージョン部と、前記フローティングディフュージョン部の電圧をリセットするリセット回路と、前記フローティングディフュージョン部からの出力電圧を信号電流に変換する第1の電源電圧で動作する電流変換回路と、前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、前記レベル変換回路からの出力を第2の電源電圧で駆動する駆動回路とを有し、前記電流変換回路は、ソースフォロア回路の出力に接続された電圧−電流変換トランジスタを有する。
本発明の固体撮像装置は、マトリックス状に配列された受光素子から発生した信号電荷を垂直転送し、所定のタイミングで水平転送し、出力バッファ回路で電荷を検出して信号電圧として出力する固体撮像装置であって、前記出力バッファ回路は、前記信号電荷が転送されるフローティングディフュージョン部と、前記フローティングディフュージョン部の電圧をリセットするリセット回路と、前記フローティングディフュージョン部からの出力電圧を信号電流に変換する第1の電源電圧で動作する電流変換回路と、前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、前記レベル変換回路からの出力を第2の電源電圧で駆動する駆動回路とを有し、前記電流変換回路は、ソースフォロア回路の出力に接続された電圧−電流変換トランジスタを有する。
本発明の固体撮像装置は、マトリックス状に配列された受光素子から発生した信号電荷を垂直転送し、垂直転送された信号電荷を電荷−電圧変換部で電圧に変換して水平スキャナ部に供給し、所定のタイミングで転送する固体撮像装置であって、前記電荷−電圧変換部は、前記信号電荷が転送されるフローティングディフュージョン部と、前記フローティングディフュージョン部の電圧をリセットするリセット回路と、前記フローティングディフュージョン部からの出力電圧を信号電流に変換する第1の電源電圧で動作する電流変換回路と、前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、前記レベル変換回路からの出力を第2の電源電圧で駆動する駆動回路とを有し、前記電流変換回路はPチャンネル絶縁ゲート電界効果トランジスタを有する。
Solid output buffer circuit of the solid-state imaging device of the present invention, the output voltage obtained from the floating diffusion of the solid-state imaging device into a current signal, and outputs the driving circuit said current signal and DC level shifted by lowering the power supply voltage In the output buffer circuit of the image sensor, the signal charge of the solid-state image sensor is transferred in the horizontal direction by a horizontal scan method.
The output buffer circuit of the solid-state imaging device of the present invention includes a charge transfer unit that transfers signal charges, a floating diffusion unit, a reset circuit that resets the voltage of the floating diffusion unit, and an output voltage from the floating diffusion unit. A current conversion circuit that operates with a first power supply voltage that converts to a current, a level conversion circuit that shifts a DC level of an output from the current conversion circuit, and an output from the level conversion circuit that is driven with a second power supply voltage possess a driving circuit, said current conversion circuit has a P-channel insulated gate field effect transistor.
The output buffer circuit of the solid-state imaging device of the present invention includes a charge transfer unit that transfers signal charges, a floating diffusion unit, a reset circuit that resets the voltage of the floating diffusion unit, and an output voltage from the floating diffusion unit. A current conversion circuit that operates with a first power supply voltage that converts to a current, a level conversion circuit that shifts a DC level of an output from the current conversion circuit, and an output from the level conversion circuit that is driven with a second power supply voltage The current conversion circuit includes a voltage-current conversion transistor connected to the output of the source follower circuit.
The solid-state imaging device of the present invention vertically transfers signal charges generated from light receiving elements arranged in a matrix, horizontally transfers them at a predetermined timing, detects charges with an output buffer circuit, and outputs them as a signal voltage. The output buffer circuit converts the output voltage from the floating diffusion unit into a signal current, a floating diffusion unit to which the signal charge is transferred, a reset circuit that resets the voltage of the floating diffusion unit, and a signal current. A current conversion circuit that operates at a first power supply voltage; a level conversion circuit that shifts a DC level of an output from the current conversion circuit; and a drive circuit that drives an output from the level conversion circuit at a second power supply voltage. Yes, and the current conversion circuit, a voltage is connected to the output of the source follower circuit - electric It includes a conversion transistor.
The solid-state imaging device of the present invention vertically transfers signal charges generated from light receiving elements arranged in a matrix, converts the vertically transferred signal charges into a voltage by a charge-voltage conversion unit, and supplies the voltage to a horizontal scanner unit. A solid-state imaging device that transfers data at a predetermined timing, wherein the charge-voltage conversion unit includes a floating diffusion unit to which the signal charge is transferred, a reset circuit that resets the voltage of the floating diffusion unit, and the floating diffusion A current conversion circuit that operates with a first power supply voltage that converts an output voltage from the unit into a signal current, a level conversion circuit that shifts a DC level of an output from the current conversion circuit, and an output from the level conversion circuit possess a drive circuit for driving in a second supply voltage, said current conversion circuit P-channel insulated gate electrode It has the effect transistor.
高電圧動作の電圧−電流変換回路で信号電圧を信号電流に変換した後、直流レベルシフトし、低動作電圧の出力バッファ回路から信号を出力する際、直流(D.C.)レベルシフトを電流モードで行っているので、しきい値(Vth)の大きなハイエンハンスメント型MOSトランジスタを使用する必要が無く、基板バイアス効果の影響でソースフォロア回路のゲインが低下する事で変換効率が低下したり、ショートチャンネル効果の影響で周波数特性が低下したりすることを回避できる。
その結果、変換効率や周波数特性を低下する事無しに電源電圧を低電圧化することができ、低消費電力化が実現できる。
After a signal voltage is converted into a signal current by a voltage-current conversion circuit for high voltage operation, a direct current level shift is performed, and when a signal is output from an output buffer circuit for a low operation voltage, the direct current (DC) level shift is changed to current. Since it is performed in the mode, it is not necessary to use a high enhancement type MOS transistor having a large threshold (Vth), and the conversion efficiency is lowered by reducing the gain of the source follower circuit due to the influence of the substrate bias effect. It is possible to avoid the frequency characteristics from being degraded due to the short channel effect.
As a result, the power supply voltage can be lowered without lowering the conversion efficiency and frequency characteristics, and low power consumption can be realized.
以下、本発明の実施形態例について図面を用いて説明する。本実施形態例では、例えばインターライン転送方式を用いた固体撮像素子に適用する場合について説明するが、これに限定されるものではなく、フレームインターライン転送方式等、他の転送方式の固体撮像装置にも適用できる。 Embodiments of the present invention will be described below with reference to the drawings. In this embodiment, for example, a case where the present invention is applied to a solid-state imaging device using an interline transfer method will be described. However, the present invention is not limited to this, and other transfer method solid-state image pickup devices such as a frame interline transfer method are used. It can also be applied to.
図1に、本発明の実施形態の固体撮像装置10、例えばCCD(Charge Coupled Device)型固体撮像装置の全体ブロック構成を示す。
図1に示した固体撮像装置10は、撮像部11、垂直転送CCD(垂直転送部)13、水平転送CCD(水平転送部)14と共にこの水平転送CCD14から転送された電荷を検出する電荷検出部15および出力(バッファ)回路16が、同一導電型半導体基板、例えばN型の半導体基板(図示せず)上に一体的に形成されている。
ここで、電荷検出部15と出力バッファ回路16をまとめて出力回路17と記載する。
FIG. 1 shows an overall block configuration of a solid-
A solid-
Here, the charge detector 15 and the output buffer circuit 16 are collectively referred to as an output circuit 17.
撮像部11は受光部(受光素子)12と垂直転送CCD13で構成されている。受光素子12はフォトダイオードなどで構成され、かつマトリックス状に二次元配置され、受光した光量に応じて信号電荷を発生する。
これらの受光部12の画素配列に対して、垂直転送CCD(垂直転送部)13は垂直画素列ごとに垂直方向に配列され、受光部12から読み出される信号電荷を垂直方向に転送する。
The imaging unit 11 includes a light receiving unit (light receiving element) 12 and a vertical transfer CCD 13. The light receiving element 12 is composed of a photodiode or the like and is two-dimensionally arranged in a matrix, and generates a signal charge according to the amount of received light.
The vertical transfer CCD (vertical transfer unit) 13 is arranged in the vertical direction for each vertical pixel column with respect to the pixel arrangement of the light receiving unit 12 and transfers the signal charges read from the light receiving unit 12 in the vertical direction.
各垂直転送CCD13によって転送された信号電荷は、撮像部11から水平転送CCD14に行単位(ライン単位)で転送される。水平転送CCD14は、撮像部11から転送される1行分の信号電荷を水平方向に転送し、転送出力側の端部に設けられた電荷検出部15に順次出力する。
電荷検出部15と出力バッファ回路16に関し、具体的な構成および動作の詳細については後述する。出力バッファ回路16は、電荷検出部15で信号電荷(電流)から電圧に変換された信号電圧をレベルシフトして、低電圧動作でかつインピーダンス変換して出力する。
また、垂直転送CCD13からの信号電圧を電流変換した後、電流モードでレベルシフト(ここではこの回路を垂直電荷の転送に関して出力バッファ回路と定義する)し、電圧に変換して、水平転送ライン(線)を介して所定のタイミングで水平転送する水平スキャン方式の構成例もあり、具体回路構成とその動作については後述する。
The signal charges transferred by each vertical transfer CCD 13 are transferred from the imaging unit 11 to the horizontal transfer CCD 14 in units of rows (lines). The horizontal transfer CCD 14 transfers the signal charges for one row transferred from the imaging unit 11 in the horizontal direction, and sequentially outputs them to the charge detection unit 15 provided at the end on the transfer output side.
Details of the specific configuration and operation of the charge detector 15 and the output buffer circuit 16 will be described later. The output buffer circuit 16 shifts the level of the signal voltage converted from the signal charge (current) to the voltage by the charge detection unit 15, performs low-voltage operation and impedance conversion, and outputs the result.
Further, after the signal voltage from the vertical transfer CCD 13 is converted into a current, it is level-shifted in the current mode (here, this circuit is defined as an output buffer circuit with respect to the transfer of vertical charges), converted into a voltage, and converted into a horizontal transfer line ( There is also a configuration example of a horizontal scan method in which horizontal transfer is performed at a predetermined timing via a line), and a specific circuit configuration and its operation will be described later.
図2に、図1に示した水平転送CCD14から出力された信号電荷を電荷検出部15で検出した後の信号処理回路の具体例である、固体撮像素子の出力バッファ回路16(50)の回路構成を示す。
出力バッファ回路50において、信号電荷がフローティングディフュージョンで信号電圧Vinに変換され、V(電圧)−I(電流)変換回路に供給される。そして、電流モードで動作するカレントミラー回路でレベルシフトし、その負荷回路で信号電圧へ変換してプッシュプル回路を介して出力される。
FIG. 2 shows a circuit of the output buffer circuit 16 (50) of the solid-state imaging device, which is a specific example of the signal processing circuit after the signal charge output from the horizontal transfer CCD 14 shown in FIG. The configuration is shown.
In the
出力バッファ回路50において、たとえば12.0Vの電源51にPMOSトランジスタ52のソースが接続され、このPMOSトランジスタ52のドレインはMOSダイオードを構成するNMOSトランジスタ53のドレインとゲートに接続され、ゲートには信号電圧Vinが供給される。
NMOSトランジスタ53のソースは、基準電圧たとえばグランド(GND)に接続される。
ダイオード構成されたNMOSトランジスタ53のゲート(とドレイン)とカレントミラー回路を構成するNMOSトランジスタ61のゲートは共通接続される。このNMOSトランジスタ61のドレインはMOSダイオードを構成するPMOSトランジスタ62のゲートとドレインに共通接続され、ソースはグランドに接続される。
PMOSトランジスタ62のソースは、たとえば3.0Vの電源60に接続される。
PMOSトランジスタ62のゲートとドレインは、NMOSトランジスタ61のドレインに共通接続され、この共通接続点はプッシュプル回路を構成するNMOSトランジスタ63とPMOSトランジスタ64の共通ゲートに接続される。
NMOSトランジスタ63のドレインは電源60に接続され、ソースはPMOSトランジスタ64のソースに接続されている。そして、PMOSトランジスタ64のドレインはグランドに接続されている。
NMOSトランジスタ63とPMOSトランジスタ64の共通接続されたソースは最終段プッシュプル回路を構成するNMOSトランジスタ65とPMOSトランジスタ66の共通ゲートに接続される。
NMOSトランジスタ65のドレインは電源60に接続され、ソースはPMOSトランジスタ66のソースに接続されている。そして、PMOSトランジスタ66のドレインはグランドに接続されている。
ここで、PMOSトランジスタ52,62とNMOSトランジスタ53,61はエンハンスメント型MOSトランジスタで構成され、NMOSトランジスタ63,65とPMOSトランジスタ64,66はデプレッション型MOSトランジスタで構成されている。
NMOSトランジスタ53,61でカレントミラー回路を構成し、PMOSトランジスタ62でI−V変換回路を構成する。また、PMOSトランジスタ52,62、NMOSトランジスタ53,61で電流モードのレベルシフト回路を構成する。
In the
The source of the
The gate (and drain) of the
The source of the
The gate and drain of the
The drain of the
The commonly connected sources of the
The drain of the
Here, the
The
次に、固体撮像素子の出力バッファ回路50の動作について説明する。
電荷検出部15で検出された信号電荷が信号電圧Vinに変換され、この信号電圧Vinが出力バッファ回路50のPMOSトランジスタ52のゲートに供給される。信号電圧Vinの電圧の変化に伴いPMOSトランジスタ52のゲート−ソース間の電圧Vgsが変化し、ドレイン電流が変化する。変化したドレイン電流はMOSダイオードを構成するNMOSトランジスタ53のドレイン、ゲートに供給され、電圧に変換される。変換された電圧、すなわちゲート−ソース間電圧Vgsは、カレントミラー回路を構成するNMOSトランジスタ61のゲート−ソース間に供給される。
Next, the operation of the
The signal charge detected by the charge detector 15 is converted into a signal voltage Vin, and this signal voltage Vin is supplied to the gate of the
NMOSトランジスタ53で発生した信号電圧はNMOSトランジスタ61で信号電流に変換され、MOSダイオードを構成するPMOSトランジスタ62で信号電圧に変換される。
ここで、Vgsが両NMOSトランジスタ53,61において同じであるので、カレントミラー回路を構成するNMOSトランジスタ53のW/L、すなわちチャンネル幅Wとチャンネル長Lの比と、NMOSトランジスタ61のW/Lにより、入力電流に対する出力電流、すなわち電流利得は決定される。
MOSダイオードのPMOSトランジスタ62で電圧変換された信号電圧は、初段のプッシュプル回路(NMOSトランジスタ63とPMOSトランジスタ64)に入力され、インピーダンス変換され、低インピーダンス出力端子のソースから信号電圧が出力される。
この信号電圧は、最終段のプッシュプル回路(NMOSトランジスタ65とPMOSトランジスタ66)に供給され、駆動能力を高めて、低インピーダンス出力される。
最終段のプッシュプル回路において、動作電圧の中心はたとえば1.5Vで信号のピーク−ピーク電圧は1500mVである。
The signal voltage generated in the
Here, since Vgs is the same in both
The signal voltage converted by the
This signal voltage is supplied to the push-pull circuit (
In the push-pull circuit at the final stage, the center of the operating voltage is 1.5 V, for example, and the peak-to-peak voltage of the signal is 1500 mV.
このように、PMOSトランジタ52を同一基板上に形成して、電荷検出部で検出した信号電圧をPMOSトランジスタ52を用いて電流に変換し、カレントミラー回路に電流を供給し、この電流を折り返すことにより、出力部(レベルシフト以降の回路)の電源電圧を下げることができる。
具体的には、固体撮像素子の出力バッファ回路50のカレントミラー回路の入力部はたとえば電源電圧が12.0Vであるが、カレントミラー回路の出力部とその後段に接続されたプッシュプル回路の電源電圧を3.0Vとすることにより、特にプッシュプル回路(NMOSトランジスタ65とPMOSトランジスタ66)の大電流駆動回路の電源電圧を下げられるので、消費電力を削減することができる。
また、信号電圧をまず電流に変換し、その後カレントミラー回路を用いて直流レベルシフトするので、電圧レベルシフト用にしきい値電圧Vthの高いMOSトランジスタを使用する必要がないので、レベル変換用MOSトランジスタによる周波数特性の劣化や利得の減少を無くすることができる。
In this way, the
Specifically, the power supply voltage of the input part of the current mirror circuit of the
Further, since the signal voltage is first converted into current and then DC level shifted using a current mirror circuit, it is not necessary to use a MOS transistor having a high threshold voltage Vth for voltage level shift. It is possible to eliminate the deterioration of the frequency characteristic and the decrease of the gain due to.
図3に、他の実施形態例である固体撮像素子の出力バッファ回路100の回路構成を示す。この出力バッファ回路100は、NMOSトランジスタとPMOSトランジスタを用いたバランス回路構成とし、しきい値Vthのばらつきをキャンセルするようにした回路である。
出力バッファ回路100において、カレントミラー回路の入力側の電源電圧はたとえば12.0Vであり、出力側は5.0Vである。
12.0Vの電源101に抵抗102の一方の端子が接続され、他端はNMOSトランジスタ103のドレインとゲートに接続され、NMOSトランジスタ103のソースは基準電圧たとえばグランドに接続される。
PMOSトランジスタ104のソースは電源101に接続され、ドレインはカレントミラー回路を構成するNMOSトランジスタ105のドレインとゲートに接続され、このNMOSトランジスタ105のソースはグランドに接続される。
MOSダイオードを構成するNMOSトランジスタ105のゲートとドレインはNMOSトランジスタ112のゲートに接続され、NMOSトランジスタ112のドレインはMOSダイオードを構成するPMOSトランジスタ111のドレインとゲートに接続され、ソースはグランドに接続されている。
また、PMOSトランジスタ111のソースはたとえば5.0Vの電源110に接続されている。
バイアス回路を構成するMOSダイオードのPMOSトランジスタ113のソースは電源110に接続され、ドレインとゲートはNMOSトランジスタ114のドレインに接続されている。NMOSトランジスタ114のゲートはNMOSトランジスタ103のゲートに接続され、ソースはグランドに接続されている。
PMOSトランジスタ115のソースは電源110に接続され、ゲートはPMOSトランジスタ113のゲートに接続され、ドレインはPMOSトランジスタ116のソースに接続されている。
PMOSトランジスタ116はデプレッション型MOSトランジスタで構成され、ゲートはNMOSトランジスタ112のドレインに接続され、ドレインはグランドに接続されている。
NMOSトランジスタ117はデプレッション型MOSトランジスタで構成され、ドレインは電源110に接続され、ゲートはNMOSトランジスタ112のドレインに接続され、ソースはNMOSトランジスタ118のドレインに接続されている。
NMOSトランジスタ118はエンハンスメント型MOSトランジスタで構成され、ゲートはNMOSトランジスタ103のゲートに接続され、ソースはグランドに接続されている。
NMOSトランジスタ119はデプレッション型MOSトランジスタで構成され、ドレインは電源110に接続され、ゲートはPMOSトランジスタ116のソースに接続され、ソースはPMOSトランジスタ120のソースと出力端子に接続されている。
PMOSトランジスタ120はデプレッション型MOSトランジスタで構成され、ゲートはNMOSトランジスタ117のソースに接続され、ドレインはグランドに接続されている。
ここで、出力最終段のNMOSトランジスタ119とPMOSトランジスタ120はプッシュプル回路を構成している。
また、NMOSトランジスタ105,112でカレントミラー回路を構成し、PMOSトランジスタ111でI−V変換回路を構成する。また、PMOSトランジスタ104,111、NMOSトランジスタ105,112で電流モードのレベルシフト回路を構成する。
FIG. 3 shows a circuit configuration of an
In the
One terminal of a
The source of the
The gate and drain of the
The source of the
The source of the
The source of the
The PMOS transistor 116 is composed of a depletion type MOS transistor, the gate is connected to the drain of the
The
The
The
The
Here, the
The
次に、図3の固体撮像素子の出力バッファ回路100の動作について説明する。
信号電荷が電圧に変換された信号電圧Vinがソース接地回路のPMOSトランジスタ104のゲートに供給され、電流に変換されてカレントミラー回路を構成するNMOSトランジスタ105のドレインとゲートに供給される。
NMOSトランジスタ105のゲートとドレインの電圧が、カレントミラー回路を構成するNMOSトランジスタ112のゲートに供給され、両MOSトランジスタのゲート幅Wとゲート長Lの比によりカレントミラー回路の出力電流が決定される。
NMOSトランジスタ112のドレイン電流は、MOSダイオードを構成するPMOSトランジスタ111に供給され、信号電圧に変換される。
この変換された信号電圧はソースフォロア回路を構成するPMOSトランジスタ116のゲートに供給され、レベルシフトされてソースから導出された信号電圧はプッシュプル回路を構成するNMOSトランジスタ119のゲートに出力される。
一方、NMOSトランジスタ112のドレインから出力された信号電圧は、ソースフォロア回路を構成するNMOSトランジスタ117のゲートに供給され、レベルシフトされてソースから導出された信号電圧はプッシュプル回路を構成するPMOSトランジスタ120のゲートに出力される。
このプッシュプル回路で駆動能力を高めて、NMOSトランジスタ119とPMOSトランジスタ120の共通接続されたソースから出力電圧が導出される。プッシュプル回路は出力インピーダンスが小さいので、駆動能力を高くしている。
Next, the operation of the
A signal voltage Vin obtained by converting the signal charge into a voltage is supplied to the gate of the
The gate and drain voltages of the
The drain current of the
The converted signal voltage is supplied to the gate of the PMOS transistor 116 constituting the source follower circuit, and the signal voltage level-shifted and derived from the source is output to the gate of the
On the other hand, the signal voltage output from the drain of the
With this push-pull circuit, the driving capability is increased, and the output voltage is derived from the commonly connected sources of the
次に、この固体撮像素子の出力バッファ回路100のプッシュプル回路において、しきい値Vthのばらつきによる直流バイアス電流のばらつきがキャンセルされることについて説明する。
まず、第1の信号経路のNMOSトランジスタ112−PMOSトランジスタ116−NMOSトランジスタ119−出力について述べる。
NMOSトランジスタ112のドレインの電圧を基準にして説明する。いま仮に、そのドレイン電圧を3.5Vとすると、ソースフォロア回路のPMOSトランジスタ116のソース電圧はゲートよりVgsp(116)だけ上がるので、3.5V+Vgsp(116)となる。ここで、Vgsp(116)はPMOSトランジスタ116の動作時のゲート−ソース間電圧とする。この電圧3.5V+Vgsp(116)の電圧がプッシュプル回路を構成するNMOSトランジスタ119のゲートに供給される。NMOSトランジスタ119のソースすなわち出力端子(Vout)の電圧は、ゲートに対してVgsn(119)だけ下がるので、3.5V+Vgsp(116)−Vgsn(119)となる。
ここで、Vgsn(119)はNMOSトランジスタ119の動作時のゲート−ソース間電圧である。
Next, it will be described that in the push-pull circuit of the
First, the NMOS transistor 112-PMOS transistor 116-NMOS transistor 119-output of the first signal path will be described.
The description will be made with reference to the drain voltage of the
Here, Vgsn (119) is a gate-source voltage when the
同様に、第2の信号経路、NMOSトランジスタ112−NMOSトランジスタ117−PMOSトランジスタ120−出力について述べる。
ソースフォロア回路のNMOSトランジスタ117のソース電圧はゲートに対してVgsnだけ下がるので、3.5V−Vgsn(117)となる。ここで、Vgsn(117)はNMOSトランジスタ117の動作時のゲート−ソース間電圧とする。この電圧3.5V−Vgsn(117)の電圧がプッシュプル回路を構成するPMOSトランジスタ120のゲートに供給される。PMOSトランジスタ120のソースすなわち出力端子(Vout)は、ゲートに対してVgsp(120)だけ電圧が上がるので、3.5V−Vgsn(117)+Vgsp(120)となる。
ここで、Vgsp(120)はPMOSトランジスタ120の動作時のゲート−ソース間電圧である。
Similarly, the second signal path, NMOS transistor 112-NMOS transistor 117-PMOS transistor 120-output will be described.
Since the source voltage of the
Here, Vgsp (120) is a gate-source voltage when the
上述したように、第1の信号経路において、出力電圧は、3.5V+Vgsp(116)−Vgsn(119)となり、また第2の信号経路は3.5V−Vgsn(117)+Vgsp(120)となる。
第1の信号経路の出力電圧と第2の信号経路の出力電圧は同じ値でなければならないので、3.5V+Vgsp(116)−Vgsn(119)=3.5V−Vgsn(117)+Vgsp(120)となる。
プッシュプル回路に流れる電流は3.5V+Vgsp(116)−{3.5V−Vgsn(117)}−Vthn(119)−Vthp(120)=Vgsp(116)+Vgsn(117)−Vthn(119)−Vthp(120)であれば一定の値になる。
ここでVthn(119)はNMOSトランジスタ119のしきい値Vthnであり、Vthp(120)はPMOSトランジスタ120のしきい値Vthpである。また、Vthの符号はNMOSトランジスタ、PMOSトランジスタ共にエンハンスメント側を正、デプレッション側を負としている。
また、ソースフォロア回路のPMOSトランジスタ116は定電流源を構成するPMOSトランジスタ115により定電流でバイアスされているので、Vgsp(116)=Vthp(116)+VIp(116)と表現でき、VIp(116)は定数となる。
ここでVthp(116)はPMOSトランジスタ116のしきい値Vthpである。
同様に、ソースフォロア回路のNMOSトランジスタ117も定電流源を構成するNMOSトランジスタ118により定電流でバイアスされているので、Vgsn(117)=Vthn(117)+VIn(117)と表現でき、VIn(117)も定数となる。
ここでVthn(117)はNMOSトランジスタ117のしきい値Vthnである。
従って、Vgsp(116)+Vgsn(117)−Vthn(119)−Vthp(120)=Vthp(116)+VIp(116)+Vthn(117)+VIn(117)−Vthn(119)−Vthp(120)と書ける。
一般にCCD(Charge Coupled Device)などの固体撮像素子も含めて半導体集積回路では近接して形成された同じ種類のMOSトランジスタのVthは殆ど等しくなるので、Vthp(116)=Vthp(120)、Vthn(117)=Vthn(119)と考えてよい。
従って、Vgsp(116)+Vgsn(117)−Vthn(119)−Vthp(120)=Vthp(116)+VIp(116)+Vthn(117)+VIn(117)−Vthn(119)−Vthp(120)=VIp(116)+VIn(117)は一定値になるので、プッシュプル回路に流れる電流はしきい値Vthに依存せず一定値になり、この固体撮像素子の出力バッファ回路100のプッシュプル回路において、しきい値Vthのばらつきによる直流バイアス電流のばらつきがキャンセルされる事になる。
このように、プッシュプル回路の直流バイアス電流のばらつきを小さくすることにより、プッシュプル回路の直流バイアス電流のばらつきによる出力バッファ回路100の周波数特性の変動を小さくすることが出来るので、所定の周波数特性を確保するためプッシュプル回路の直流バイアス電流のセンター値に大きなマージンを持たせる必要がなくなり、プッシュプル回路の直流バイアス電流のセンター値を小さく設定できることから、出力バッファ回路100の周波数特性を損なうことなく出力バッファ回路100の消費電力を削減することができる。
As described above, in the first signal path, the output voltage is 3.5V + Vgsp (116) −Vgsn (119), and the second signal path is 3.5V−Vgsn (117) + Vgsp (120). .
Since the output voltage of the first signal path and the output voltage of the second signal path must have the same value, 3.5V + Vgsp (116) −Vgsn (119) = 3.5V−Vgsn (117) + Vgsp (120) It becomes.
The current flowing through the push-pull circuit is 3.5V + Vgsp (116) − {3.5V−Vgsn (117)} − Vthn (119) −Vthp (120) = Vgsp (116) + Vgsn (117) −Vthn (119) −Vthp If it is (120), it becomes a constant value.
Here, Vthn (119) is the threshold value Vthn of the
Since the PMOS transistor 116 of the source follower circuit is biased with a constant current by the
Here, Vthp (116) is the threshold value Vthp of the PMOS transistor 116.
Similarly, since the
Here, Vthn (117) is the threshold value Vthn of the
Therefore, Vgsp (116) + Vgsn (117) −Vthn (119) −Vthp (120) = Vthp (116) + VIp (116) + Vthn (117) + VIn (117) −Vthn (119) −Vthp (120).
Generally, in a semiconductor integrated circuit including a solid-state imaging device such as a CCD (Charge Coupled Device), Vths of MOS transistors of the same type formed close to each other are almost equal. Therefore, Vthp (116) = Vthp (120), Vthn ( 117) = Vthn (119).
Therefore, Vgsp (116) + Vgsn (117) −Vthn (119) −Vthp (120) = Vthp (116) + VIp (116) + Vthn (117) + VIn (117) −Vthn (119) −Vthp (120) = VIp (120 116) + VIn (117) has a constant value, the current flowing in the push-pull circuit becomes a constant value without depending on the threshold value Vth. In the push-pull circuit of the
Thus, by reducing the variation in the DC bias current of the push-pull circuit, the fluctuation in the frequency characteristic of the
図4に他の実施形態例である固体撮像素子の出力バッファ回路150の回路構成例を示す。この出力バッファ回路150は図2に示した固体撮像素子の出力バッファ回路50のカレントミラー回路の前段を変形した構成である。ここでは、主に図2と異なる回路構成について述べる。
抵抗152の一端はたとえば15.0Vの電源151に接続され、他端はNMOSトランジスタ153のドレインとゲートに接続され、このNMOSトランジスタ153のゲートはカレントミラー回路を構成するNMOSトランジスタ155のゲートに接続され、ソースはグランドに接続されている。
NMOSトランジスタ154のドレインは電源151に接続され、ソースはNMOSトランジスタ155のドレインとPMOSトランジスタ156のゲートに接続され、ゲートに信号電圧Vinが供給される。NMOSトランジスタ155のソースはグランドに接続されている。
PMOSトランジスタ156のソースは電源151に接続され、ドレインはカレントミラー回路を構成するNMOSトランジスタ157のドレインとゲートに接続される。このNMOSトランジスタ157のソースはグランドに接続されている。
カレントミラー回路を構成するNMOSトランジスタ172のゲートはNMOSトランジスタ157のゲートに接続され、ドレインはMOSダイオードを構成するPMOSトランジスタ171のゲートとドレインに接続され、ソースはグランドに接続される。このPMOSトランジスタ171のソースはたとえば3.0Vの電源170に接続されている。
NMOSトランジスタ172のドレインはプッシュプル回路(NMOSトランジスタ173,PMOSトランジスタ174)の入力に接続され、この出力は2段目のプッシュプル回路(NMOSトランジスタ175,PMOSトランジスタ176)に接続され、出力端子(Vout)から信号電圧が導出される。
また、NMOSトランジスタ157,172でカレントミラー回路を構成し、PMOSトランジスタ171でI−V変換回路を構成する。また、PMOSトランジスタ156,171、NMOSトランジスタ157,172で電流モードのレベルシフト回路を構成する。
FIG. 4 shows a circuit configuration example of an
One end of the
The drain of the
The source of the
The gate of the
The drain of the
The
次に出力バッファ回路150の動作について説明する。
フローティングディフュージョンで検出された信号電圧Vinはソースフォロア回路を構成するNMOSトランジスタ154のゲートに供給され、レベルシフトされてPMOSトランジスタ156のゲートに出力される。PMOSトランジスタ156で信号電圧Vinは信号電流に変換され、カレントミラー回路に供給され、NMOSトランジスタ172のドレインから信号電流が出力される。このドレイン電流(信号電流)がMOSダイオードを構成するPMOSトランジスタ171で信号電圧に変換され、2段構成のプッシュプル回路で、駆動能力を増して、低インピーダンスで出力される。
Next, the operation of the
The signal voltage Vin detected by the floating diffusion is supplied to the gate of the
カレントミラー回路の前段を構成するソースフォロア回路のNMOSトランジスタ154は、NチャンネルMOSトランジスタで構成されていて、リセットゲート用トランジスタやフローティングディフュージョンと同じ導電型であるので、フローティングディフュージョンに近づいた位置に構成することができる。
したがって、フローティングディフュージョンからNMOSトランジスタ154のゲートまでの配線長を短くすることができ、その結果浮遊容量(ストレイ容量)を少なくすることができる。
フローティングディフュージョンの容量値(キャパシタ)とリセットゲート用トランジスタの入力容量、水平レジスタの出力容量とフローティングディフュージョンからソースフォロア回路までの配線容量とNMOSトランジスタ(154)の入力容量を加算したトータル容量で、フローティングディフュージョンに蓄積された電荷を除算した値が検出した信号電圧(Vin)であるので、配線長を短くして浮遊容量を削減できるので、その分、信号電圧Vinは大きくなる。
すなわち、検出電荷量に対して容量(キャパシタ)値が小さくなるので、信号電圧は大きくなり、変換効率は向上することになる。
さらに、電圧−電流変換トランジスタ(PMOSトランジスタ156)の前段にさらにNチャンネルMOSトランジスタ(NMOSトランジスタ154)を設けたことにより、周波数特性が良くなり、S/Nも改善される。また、NMOSトランジスタ154で信号(電流)増幅し、あるいはカレントミラー回路を構成するNMOSトランジスタ157,172のゲート幅Wとゲート長Lを所望の値に設定して電流増幅することにより、カレントミラー回路の後段に接続された2段構成のプッシュプル回路を1段構成とすることもできる。
The
Therefore, the wiring length from the floating diffusion to the gate of the
Floating diffusion capacitance value (capacitor), reset gate transistor input capacitance, horizontal register output capacitance, wiring capacitance from floating diffusion to source follower circuit, and NMOS transistor (154) input capacitance, total capacitance, floating Since the value obtained by dividing the charge accumulated in the diffusion is the detected signal voltage (Vin), the wiring length can be shortened and the stray capacitance can be reduced. Therefore, the signal voltage Vin increases accordingly.
That is, since the capacitance (capacitor) value decreases with respect to the detected charge amount, the signal voltage increases and the conversion efficiency improves.
Further, by providing an N-channel MOS transistor (NMOS transistor 154) in front of the voltage-current conversion transistor (PMOS transistor 156), the frequency characteristics are improved and the S / N is improved. Further, the
図5に他の実施形態例である固体撮像素子の出力バッファ回路200の回路構成例を示す。出力バッファ回路200は図3に示した固体撮像素子の出力バッファ回路100のカレントミラー回路の前段を変形した構成である。ここでは、主に図3と異なる回路構成について述べる。
抵抗202の一端はたとえば15.0Vの電源201に接続され、他端はNMOSトランジスタ203のドレインとゲートに接続され、このNMOSトランジスタ203のゲートはカレントミラー回路の電流源回路を構成するNMOSトランジスタ205のゲートに接続され、ソースはグランドに接続されている。
NMOSトランジスタ204のドレインは電源201に接続され、ソースはNMOSトランジスタ205のドレインとPMOSトランジスタ206のゲートに接続され、ゲートに信号電圧Vinが供給される。NMOSトランジスタ205のソースはグランドに接続されている。
PMOSトランジスタ206のソースは電源201に接続され、ドレインはカレントミラー回路を構成するNMOSトランジスタ207のドレインとゲートに接続される。NMOSトランジスタ207のソースはグランドに接続されている。
カレントミラー回路を構成するNMOSトランジスタ212のゲートはNMOSトランジスタ207のゲートに接続され、ドレインはMOSダイオードを構成するPMOSトランジスタ211のゲートとドレインに接続され、ソースはグランドに接続されている。またこのPMOSトランジスタ211のソースはたとえば5.0Vの電源210に接続される。
NMOSトランジスタ212のドレイン出力以降の回路構成は図3に示した回路構成と同じであるので、その説明は省略する。
ここで、PMOSトランジスタ206、NMOSトランジスタ207,212、PMOSトランジスタ211で電流モードのレベルシフト回路を構成している。
固体撮像素子の出力バッファ回路200の後段のプッシュプル回路では、上述したように、Vthのばらつきに起因する直流バイアス電流のばらつきをキャンセルでき、プッシュプル回路の直流バイアス電流のセンター値を小さく設定できることから、出力バッファ回路200の周波数特性を損なうことなく出力バッファ回路200の消費電力を削減することができる。
FIG. 5 shows a circuit configuration example of an
One end of the
The drain of the
The source of the
The gate of the
Since the circuit configuration after the drain output of the
Here, the
As described above, the push-pull circuit at the subsequent stage of the
電源(201)側に設けられた電圧−電流変換回路(PMOSトランジスタ206)の前段にソースフォロア回路を構成するNMOSトランジスタ204が設けられている。
NMOSトランジスタ204はNチャンネルMOSトランジスタで構成されているので、リセットトランジスタやフローティングディフュージョンと同じ導電型であるので、フローティングディフュージョンに近づいた位置に構成することができる。
したがって、フローティングディフュージョンからNMOSトランジスタ204のゲートまでの配線長を短くすることができ、浮遊容量(ストレイ容量)を少なくすることができる。
その結果、上述したように、トータル容量(キャパシタ)値を小さくすることができるので、信号電圧は大きくなり、変換効率は向上する。
さらに、NMOSトランジスタ204をNチャンネルで構成したことにより、周波数特性が良くなり、S/Nも改善される。
An
Since the
Therefore, the wiring length from the floating diffusion to the gate of the
As a result, as described above, since the total capacitance (capacitor) value can be reduced, the signal voltage is increased and the conversion efficiency is improved.
Further, since the
図6に他の実施形態例であるH(水平)スキャン方式を用いた固体撮像素子の出力バッファ回路250のブロック構成を示す。
固体撮像素子の撮像部11に垂直方向に構成された垂直転送CCD13を、ここではV(垂直)レジスタ251と記載する。
マトリックス状に二次元配置され、受光した光量に応じて信号電荷を発生する受光部12の画素配列に対して、垂直画素列ごとに垂直方向にVレジスタ251が構成され、この各Vレジスタ251の出力にQ/V(電荷−電圧)変換回路252−1〜252−Nが接続され、各Q/V変換回路252−1〜252−Nの出力がH(水平)スキャナ253に接続されている。また、水平スキャナ253の出力は出力バッファ回路254に接続されている。
ここで、Hスキャナ253は制御信号を発生するタイミング回路と、水平転送線と各Q/V変換回路の出力に接続されたスイッチなどで構成され、タイミング回路から出力された制御信号により、Q/V変換回路252−1〜252−Nの出力と水平転送線間に設けられたスイッチを所定のタイミングで順次オン/オフ制御する。
そして、Q/V変換回路252−1〜252−Nから順次出力された信号電圧は水平転送線に送られ、出力バッファ回路254で増幅されて後段の信号処理回路へ出力される。
FIG. 6 shows a block configuration of an
The vertical transfer CCD 13 configured in the vertical direction to the image pickup unit 11 of the solid-state image pickup device is referred to as a V (vertical) register 251 here.
A V register 251 is configured in the vertical direction for each vertical pixel column with respect to the pixel array of the light receiving unit 12 that is two-dimensionally arranged in a matrix and generates a signal charge according to the amount of received light. Q / V (charge-voltage) conversion circuits 252-1 to 252-N are connected to the outputs, and outputs of the respective Q / V conversion circuits 252-1 to 252-N are connected to an H (horizontal)
Here, the
The signal voltages sequentially output from the Q / V conversion circuits 252-1 to 252-N are sent to the horizontal transfer line, amplified by the
図7に、上述した、Q/V(電荷−電圧)変換回路252−1〜252−Nの回路構成について示す。
図7に示すQ/V変換回路300は、V(垂直)レジスタ(垂直転送CCD)304、フローティングディフュージョン303、NMOSトランジスタ(リセットゲート)302とリセットドレイン301で構成されている。
リセットゲートのNMOSトランジスタ302がオフ状態のとき、Vレジスタ304から転送された信号電荷はフローティングディフュージョン303に蓄積される。この電荷の変化量を容量で除算した値が電圧すなわち信号電圧Vinであり、図8に示す次段のレベルシフト回路(350)を介してH(水平)スキャナ357に信号電圧として出力される。
一方、リセットゲートのNMOSトランジスタ302がオン状態のとき、リセットドレイン301の電圧がNMOSトランジスタ302を介して、フローティングディフュージョン303に供給され、基準電圧が設定される。
そして、リセットゲートのNMOSトランジスタ302がオフ状態になると、上述したように、またVレジスタ304から信号電荷が転送され、フローティングディフュージョン303に蓄積される。この電荷の変化量に対応する信号電圧が、次段のレベルシフト回路を介してH(水平)スキャナ357に信号電圧として出力される。
以下同様な動作を繰り返す。
FIG. 7 shows a circuit configuration of the above-described Q / V (charge-voltage) conversion circuits 252-1 to 252-N.
A Q /
When the reset
On the other hand, when the
When the reset
The same operation is repeated thereafter.
図8に、他の実施形態例の固体撮像素子のVレジスタからHスキャナへ信号を転送するための出力(バッファ)回路であるレベルシフト回路350の回路構成を示す。
レベルシフト回路350は、電源351,354とPMOSトランジスタ352,355、NMOSトランジスタ353,356とHスキャナ357などで構成されている。
PMOSトランジスタ352のソースはたとえば12.0Vの電源351に接続され、ドレインはNMOSトランジスタ353のドレインとゲートに接続され、ゲートに信号電圧Vinが供給される。
NMOSトランジスタ353のソースは基準電圧たとえばグランドに接続され、ゲートはカレントミラー回路を構成するNMOSトランジスタ356のゲートに接続される。NMOSトランジスタ356のドレインはMOSダイオードを構成するPMOSトランジスタ355のドレインとゲートと、さらにH(水平)スキャナ357に接続され、ソースはグランドに接続される。またこのPMOSトランジスタ355のソースはたとえば3.0Vの電源354に接続される。
ここで、NMOSトランジスタ353とNMOSトランジスタ356はカレントミラー回路を構成し、またPMOSトランジスタ352,355とNMOSトランジスタ353,356は電流モードのレベルシフト回路を構成している。
FIG. 8 shows a circuit configuration of a
The
The source of the
The source of the
Here, the
次に、レベルシフト回路350の動作について説明する。
信号電圧VinがPMOSトランジスタ352のゲートに供給されると、この信号電圧が信号電流に変換されてカレントミラー回路を構成するMOSダイオード(NMOSトランジスタ353)に供給される。
NMOSトランジスタ353とNMOSトランジスタ356はカレントミラー回路を構成するので、このNMOSトランジスタ356のドレインにはW/L(Wはゲート幅、Lはゲート長)などで決定される電流が出力される。
NMOSトランジスタ356のドレインから出力される信号電流は、MOSダイオード(PMOSトランジスタ355)に供給され、そこで信号電圧に変換される。変換された電圧は信号電圧としてHスキャナ357に出力される。
PMOSトランジスタ352,355、NMOSトランジスタ353,356で構成される電流モードのレベルシフト回路の入力側の電源電圧は12.0Vと高電圧であるが、出力側の電源電圧は3.0Vと低電圧である。
Hスキャナ357では、レベルシフト回路のNMOSトランジスタ356から出力された信号電圧が、タイミング回路から出力された制御信号により、所定のタイミングでスイッチがオンされて水平転送線に送られ、出力バッファ回路254に出力される。
ここではV(電圧)−I(電流)変換にPチャンネルMOSトランジスタ352を用い、レベルシフト回路にカレントミラー回路を用いている。信号電圧Vinの増幅器にPチャンネルMOSトランジスタを使用することにより、まず信号電圧を信号電流に変換し、次にこの信号電流を用いてレベル変換することにより、しきい値の大きいMOSトランジスタを用いることなくレベル変換できた。
この結果、Vレジスタ304と水平スキャナ357間に設けられたレベルシフト回路を有する出力バッファ回路の消費電力を削減することができるとともに、しきい値電圧Vthの大きいMOSトランジスタを使用する必要がないので、ソースフォロア回路で発生する利得の低下などの影響をなくすることができる。
Next, the operation of the
When the signal voltage Vin is supplied to the gate of the
Since the
The signal current output from the drain of the
The power supply voltage on the input side of the current mode level shift circuit composed of the
In the
Here, a P-
As a result, the power consumption of the output buffer circuit having the level shift circuit provided between the
図9に、他の実施形態例である、固体撮像素子のVレジスタからHスキャナへ信号を転送するための出力(バッファ)回路であるレベルシフト回路400の回路構成を示す。
図9に示す固体撮像素子のレベルシフト回路400は、図8に示したレベルシフト回路350の特性をさらに向上させた回路構成例である。
固体撮像素子のレベルシフト回路400は、高電圧電源401、低電圧電源410とPMOSトランジスタ406,411、NMOSトランジスタ403,404,405,407,412とHスキャナ413で構成されている。
抵抗402の一端はたとえば15.0Vの電源401に接続され、他端はMOSダイオードを構成するNMOSトランジスタ403のドレインとゲートに接続されている。NMOSトランジスタ403のソースはグランドに接続されている。
NMOSトランジスタ404のドレインは電源401に接続され、ソースはNMOSトランジスタ405のドレインとPMOSトランジスタ406のゲートに接続され、ゲートには信号電圧Vinが供給される。
NMOSトランジスタ405のゲートはNMOSトランジスタ403のゲートに接続され、ソースはグランドに接地されている。
PMOSトランジスタ406のソースは電源401に接続され、ドレインはNMOSトランジスタ407のドレインとゲートに接続される。
NMOSトランジスタ407のソースは基準電圧たとえばグランドに接続され、ゲートはカレントミラー回路を構成するNMOSトランジスタ412のゲートに接続されている。NMOSトランジスタ412のドレインはMOSダイオードを構成するPMOSトランジスタ411のドレインとゲートに接続され、ソースはグランドに接続されている。PMOSトランジスタ411のソースはたとえば3.0Vの電源410に接続されている。
またNMOSトランジスタ412のドレインはHスキャナ413に接続されている。
抵抗402、NMOSトランジスタ403,405でバイアス回路を構成し、ソースフォロア回路を構成するNMOSトランジスタ404にバイアス電流を供給している。
ここで、NMOSトランジスタ403とNMOSトランジスタ405はカレントミラー回路を構成し、またPMOSトランジスタ406,411とNMOSトランジスタ407,412は電流モードのレベルシフト回路を構成している。
FIG. 9 shows a circuit configuration of a
A
The
One end of the
The drain of the
The gate of the
The source of the
The source of the
The drain of the
The
Here, the
次に、レベルシフト回路400の動作について説明する。
信号電圧VinがNMOSトランジスタ404のゲートに入力されると、ソースから出力された信号電圧が、次段のPMOSトランジスタ406のゲートに供給される。このPMOSトランジスタ406で信号電圧が信号電流に変換され、レベルシフト回路を構成するカレントミラー回路のNMOSトランジスタ407のドレインとゲートに供給され、NMOSトランジスタ412のドレインから信号電流が出力され、MOSダイオードのPMOSトランジスタ411に供給され、信号電圧に変換される。
変換された信号電圧はHスキャナ413に出力され、所定のタイミングで水平方向に転送される。
Next, the operation of the
When the signal voltage Vin is input to the gate of the
The converted signal voltage is output to the
PMOSトランジスタ406でV(電圧)−I(電流)変換回路を構成し、NMOSトランジスタ407とNMOSトランジスタ412でカレントミラー回路を構成し、またPMOSトランジスタ411でI(電流)−V(電圧)変換回路を構成し、高電圧から低電圧、たとえば15.0Vから3.0Vへ電源電圧を下げている。この結果、消費電力を削減できる。
また、レベルシフト回路の前段にNMOSトランジスタ404を用いてソースフォロア回路を構成し、このソースフォロア回路の出力をPMOSトランジスタ406に供給している。
信号入力段にソースフォロア回路として用いたNMOSトランジスタ404はNチャンネルMOSトランジスタで構成されているので、リセットトランジスタやフローティングディフュージョンと同じ導電型であり、フローティングディフュージョンに近づいた位置に構成することができる。
したがって、上述したように、フローティングディフュージョンからNMOSトランジスタ404のゲートまでの配線長を短くすることができ、浮遊容量(ストレイ容量)を少なくすることができる。
その結果、容量(キャパシタ)値が小さくなるので、信号電圧は大きくなり、変換効率は向上する。
さらに、入力初段のNMOSトランジスタ404をNチャンネルで構成したことにより、周波数特性が良くなり、S/Nも改善される。
このように、変換効率を向上させ、さらに消費電力も削減できる。
The
In addition, a source follower circuit is configured using an
Since the
Therefore, as described above, the wiring length from the floating diffusion to the gate of the
As a result, since the capacitance (capacitor) value is reduced, the signal voltage is increased and the conversion efficiency is improved.
Furthermore, by configuring the
Thus, the conversion efficiency can be improved and the power consumption can be reduced.
以上述べたように、D.C.(直流)レベルシフトを電流モードで行っているので、しきい値Vthの大きなハイエンハンスメントMOSトランジスタを使用する必要は無く、基板バイアス効果の影響でソースフォロア回路のゲインが低下することにより変換効率が低下したり、ショートチャンネル効果の影響で周波数特性が低下したりすることを回避できる。また、信号電圧が供給される初段ソースフォロア回路をNMOSトランジスタで構成することにより、配線容量を減らし変換効率を向上させることができる。
その結果、変換効率や周波数特性を低下させる事無しに電源電圧を低下することができ、CCDなどの固体撮像素子の低消費電力化が実現できる。
As mentioned above, D.C. C. Since the (DC) level shift is performed in the current mode, it is not necessary to use a high enhancement MOS transistor having a large threshold Vth, and the conversion efficiency is improved by reducing the gain of the source follower circuit due to the influence of the substrate bias effect. It can be avoided that the frequency characteristic is lowered due to the short channel effect. In addition, by configuring the first-stage source follower circuit to which the signal voltage is supplied with an NMOS transistor, the wiring capacity can be reduced and the conversion efficiency can be improved.
As a result, the power supply voltage can be reduced without reducing the conversion efficiency and frequency characteristics, and low power consumption of a solid-state imaging device such as a CCD can be realized.
10…固体撮像装置、11…撮像部、12…受光部(受光素子)、13…垂直転送CCD、14…水平転送CCD、15…電荷検出部、16,50,100,150,200,550…出力バッファ回路、51,60,101,110,151,170,201,210,351,354,401,410,551,560…電源、52,62,64,66,104,111,113,115,116,120,156,171,174,176,206,211,213,215,216,220,352,355,406,411,564,566…PMOSトランジスタ、53,61,63,65,103,105,112,114,117,118,119,153,154,155,157,172,173,175,203,204,205,207,212,214,217,218,219,302,353,356,403,404,405,407,412,502,553,554,555,561,562,563,565…NMOSトランジスタ、102,152,202,402,552…抵抗、251,304…V(垂直)レジスタ、252−1〜252−N…Q/V(電荷−電圧)変換回路、253,357,413…H(水平)スキャナ、504…H(水平)レジスタ。
DESCRIPTION OF
Claims (6)
前記固体撮像素子の信号電荷の水平方向の転送は、水平スキャン方式である
固体撮像素子の出力バッファ回路。 An output buffer circuit of a solid-state imaging device that converts an output voltage obtained from a floating diffusion of a solid-state imaging device into a current signal, shifts the current signal to a DC level, lowers a power supply voltage, and outputs it from a drive circuit ,
The horizontal transfer of the signal charge of the solid-state imaging device is a horizontal scanning method.
Output buffer circuit of solid-state image sensor.
フローティングディフュージョン部と、
前記フローティングディフュージョン部の電圧をリセットするリセット回路と、
前記フローティングディフュージョン部からの出力電圧を信号電流に変換する第1の電源電圧で動作する電流変換回路と、
前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、
前記レベル変換回路からの出力を第2の電源電圧で駆動する駆動回路と
を有し、
前記電流変換回路はPチャンネル絶縁ゲート電界効果トランジスタを有する
固体撮像素子の出力バッファ回路。 A charge transfer section for transferring signal charges;
Floating diffusion,
A reset circuit for resetting the voltage of the floating diffusion section;
A current conversion circuit that operates with a first power supply voltage that converts an output voltage from the floating diffusion section into a signal current;
A level conversion circuit for direct current level shifting the output from the current conversion circuit;
Possess a driving circuit for driving the output from the level conversion circuit in the second power supply voltage,
The current conversion circuit is an output buffer circuit of a solid-state imaging device having a P-channel insulated gate field effect transistor .
フローティングディフュージョン部と、
前記フローティングディフュージョン部の電圧をリセットするリセット回路と、
前記フローティングディフュージョン部からの出力電圧を信号電流に変換する第1の電源電圧で動作する電流変換回路と、
前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、
前記レベル変換回路からの出力を第2の電源電圧で駆動する駆動回路と
を有し、
前記電流変換回路は、ソースフォロア回路の出力に接続された電圧−電流変換トランジスタを有する
固体撮像素子の出力バッファ回路。 A charge transfer section for transferring signal charges;
Floating diffusion,
A reset circuit for resetting the voltage of the floating diffusion section;
A current conversion circuit that operates with a first power supply voltage that converts an output voltage from the floating diffusion section into a signal current;
A level conversion circuit for direct current level shifting the output from the current conversion circuit;
Possess a driving circuit for driving the output from the level conversion circuit in the second power supply voltage,
The current conversion circuit is an output buffer circuit of a solid-state imaging device having a voltage-current conversion transistor connected to an output of a source follower circuit.
請求項3記載の固体撮像素子の出力バッファ回路。 The output buffer circuit for a solid-state imaging device according to claim 3, wherein the source follower circuit is an N-channel insulated gate field effect transistor.
前記出力バッファ回路は、
前記信号電荷が転送されるフローティングディフュージョン部と、
前記フローティングディフュージョン部の電圧をリセットするリセット回路と、
前記フローティングディフュージョン部からの出力電圧を信号電流に変換する第1の電源電圧で動作する電流変換回路と、
前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、
前記レベル変換回路からの出力を第2の電源電圧で駆動する駆動回路と
を有し、
前記電流変換回路は、ソースフォロア回路の出力に接続された電圧−電流変換トランジスタを有する
固体撮像装置。 A solid-state imaging device that vertically transfers signal charges generated from light receiving elements arranged in a matrix, horizontally transfers them at a predetermined timing, detects charges with an output buffer circuit, and outputs them as signal voltages,
The output buffer circuit includes:
A floating diffusion part to which the signal charge is transferred;
A reset circuit for resetting the voltage of the floating diffusion section;
A current conversion circuit that operates with a first power supply voltage that converts an output voltage from the floating diffusion section into a signal current;
A level conversion circuit for direct current level shifting the output from the current conversion circuit;
Possess a driving circuit for driving the output from the level conversion circuit in the second power supply voltage,
The current conversion circuit is a solid-state imaging device having a voltage-current conversion transistor connected to an output of a source follower circuit .
前記電荷−電圧変換部は、
前記信号電荷が転送されるフローティングディフュージョン部と、
前記フローティングディフュージョン部の電圧をリセットするリセット回路と、
前記フローティングディフュージョン部からの出力電圧を信号電流に変換する第1の電源電圧で動作する電流変換回路と、
前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、
前記レベル変換回路からの出力を第2の電源電圧で駆動する駆動回路と
を有し、
前記電流変換回路はPチャンネル絶縁ゲート電界効果トランジスタを有する
固体撮像装置。 A solid-state device that vertically transfers signal charges generated from light receiving elements arranged in a matrix, converts the vertically transferred signal charges into a voltage by a charge-voltage conversion unit, supplies the voltage to a horizontal scanner unit, and transfers it at a predetermined timing. An imaging device,
The charge-voltage converter is
A floating diffusion part to which the signal charge is transferred;
A reset circuit for resetting the voltage of the floating diffusion section;
A current conversion circuit that operates with a first power supply voltage that converts an output voltage from the floating diffusion section into a signal current;
A level conversion circuit for direct current level shifting the output from the current conversion circuit;
Possess a driving circuit for driving the output from the level conversion circuit in the second power supply voltage,
The current conversion circuit is a solid-state imaging device having a P-channel insulated gate field effect transistor .
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