JP4797600B2

JP4797600B2 - Output buffer circuit of solid-state imaging device and solid-state imaging device using the same

Info

Publication number: JP4797600B2
Application number: JP2005342749A
Authority: JP
Inventors: 耕一原田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2005-11-28
Filing date: 2005-11-28
Publication date: 2011-10-19
Anticipated expiration: 2025-11-28
Also published as: JP2007150751A

Description

本発明は、ＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ）などの固体撮像素子の垂直または水平レジスタから転送された信号電荷を検出し電圧に変換した後、一旦信号電流に変換し、直流レベルシフトして、低電圧出力バッファ回路により出力する固体撮像素子の出力バッファ回路およびこれを用いた固体撮像装置に関する。 The present invention detects a signal charge transferred from a vertical or horizontal register of a solid-state image pickup device such as a CCD (Charge Coupled Device) and converts it into a voltage, and then converts the signal charge into a signal current, shifts the DC level, The present invention relates to an output buffer circuit of a solid-state imaging device that outputs an output buffer circuit and a solid-state imaging device using the same.

従来、ＣＣＤなどの固体撮像素子において、出力段（回路）の出力バッファを複数段のソースフォロア回路を縦属接続した回路構成とし、水平転送回路などから検出した信号電荷を信号電圧に変換して出力していた。
この各ソースフォロア回路に夫々異なる電源電圧を供給し、従属接続された各ソースフォロア回路に流れる直流電流が大きい回路に対して電源電圧を低く設定し、消費電力を削減している（特許文献１）。 Conventionally, in a solid-state imaging device such as a CCD, an output buffer of an output stage (circuit) has a circuit configuration in which a plurality of source follower circuits are vertically connected, and signal charges detected from a horizontal transfer circuit or the like are converted into signal voltages. It was output.
A different power supply voltage is supplied to each source follower circuit, and the power supply voltage is set low with respect to a circuit having a large direct current flowing in each subordinately connected source follower circuit to reduce power consumption (Patent Document 1). ).

また、ソースフォロア回路を複数段縦続接続した回路で構成された固体撮像素子の出力バッファ回路において、最終段のソースフォロア回路の代わりにプッシュプル回路を用いて構成することにより、低消費電力化を図った出力バッファ回路が開示されている（特許文献２）。 In addition, in the output buffer circuit of the solid-state image sensor composed of a cascade of source follower circuits, it is possible to reduce power consumption by using a push-pull circuit instead of the final source follower circuit. The illustrated output buffer circuit is disclosed (Patent Document 2).

図１０と図１１に関連技術の他の具体回路例を示す。
図１０と図１１に示す電荷／電圧変換回路５００と出力バッファ回路５５０において、Ｈ（水平）レジスタ５０４から転送された信号電荷を信号電圧に変換し、ソースフォロア回路（ＮＭＯＳトランジスタ５５４，ＮＭＯＳトランジスタ５６１）を介して、動作電圧を低下して低電圧電源のバッファ回路に出力する出力バッファ回路５５０の回路構成を示す。出力段が低電圧動作する出力バッファ回路５５０において、高電圧動作回路側の初段で信号電圧をレベルシフトした後、さらに低電圧動作回路側でレベルシフトし、動作点の電圧を下げてプッシュプル回路を用いて信号電圧を出力している。
図１０に示す電荷／電圧変換回路５００において、Ｈ（水平）レジスタ５０４から出力された信号電荷はフローティングディフュージョン５０３に蓄積される。このフローティングディフュージョン５０３に蓄積される電荷の変化量が信号電圧として検出され、信号電圧Ｖｉｎとして次段に出力される。
リセットドレイン５０１は基準電圧を発生し、リセット時にリセットゲートのＮＭＯＳトランジスタ５０２を介して、フローティングディフュージョン５０３にリセット電圧を供給し、信号電圧に対する基準電圧を設定している。 10 and 11 show other specific circuit examples of the related art.
In the charge / voltage conversion circuit 500 and the output buffer circuit 550 shown in FIGS. 10 and 11, the signal charge transferred from the H (horizontal) register 504 is converted into a signal voltage, and a source follower circuit (NMOS transistor 554, NMOS transistor 561) is converted. ) Shows the circuit configuration of the output buffer circuit 550 that lowers the operating voltage and outputs it to the buffer circuit of the low-voltage power supply. In the output buffer circuit 550 in which the output stage operates at a low voltage, after the signal voltage is level-shifted at the first stage on the high-voltage operation circuit side, the level is further shifted on the low-voltage operation circuit side to lower the operating point voltage and push-pull circuit Is used to output the signal voltage.
In the charge / voltage conversion circuit 500 shown in FIG. 10, the signal charge output from the H (horizontal) register 504 is accumulated in the floating diffusion 503. The amount of change in the charge accumulated in the floating diffusion 503 is detected as a signal voltage, and is output to the next stage as the signal voltage Vin.
The reset drain 501 generates a reference voltage, supplies a reset voltage to the floating diffusion 503 via the reset gate NMOS transistor 502 at the time of reset, and sets a reference voltage for the signal voltage.

信号電圧Ｖｉｎは、図１１に示すように、１２．０Ｖで動作する出力バッファ回路５５０のソースフォロア回路のＮＭＯＳトランジスタ５５４のゲートに供給され、レベルシフトされて次段へ出力される。
ソースフォロア回路のＮＭＯＳトランジスタ５５４のソースから出力された信号電圧は、低電圧たとえば５．０Ｖ動作の出力段のＮＭＯＳトランジスタ５６１のゲートに供給され、さらにここで電圧レベルシフトされ、プッシュプル回路を構成するＮＭＯＳトランジスタ５６３とＰＭＯＳトランジスタ５６４の共通接続されたゲートに出力される。
ＮＭＯＳトランジスタ５６３とＰＭＯＳトランジスタ５６４の共通接続されたソースから出力された信号電圧は、最終段を構成するプッシュプル回路のＮＭＯＳトランジスタ５６５とＰＭＯＳトランジスタ５６６の共通接続されたゲートに供給され、共通接続されたソースから出力される。
出力バッファ回路５５０のソースフォロア回路を構成するＮＭＯＳトランジスタ５５４，５６１はエンハンスメント型のＮＭＯＳトランジスタで構成されている。このしきい値電圧Ｖｔｈを大きく設定し、動作時のゲート−ソース間電圧Ｖｇｓをたとえば３．５Ｖ，５．２Ｖと設定して直流電圧のレベルシフトを行っている。これらの回路において、しきい値Ｖｔｈが大きいＮＭＯＳトランジスタを用いているため、周波数特性や電圧利得が劣化する不具合がある。
特開平１０−１１７３０６号公報特開平１１−２３４５６７号公報 As shown in FIG. 11, the signal voltage Vin is supplied to the gate of the NMOS transistor 554 of the source follower circuit of the output buffer circuit 550 operating at 12.0 V, and is level-shifted and output to the next stage.
The signal voltage output from the source of the NMOS transistor 554 in the source follower circuit is supplied to the gate of the NMOS transistor 561 in the output stage that operates at a low voltage, for example, 5.0 V, and is further shifted in voltage level to form a push-pull circuit. To the commonly connected gates of the NMOS transistor 563 and the PMOS transistor 564.
The signal voltage output from the commonly connected sources of the NMOS transistor 563 and the PMOS transistor 564 is supplied to the commonly connected gates of the NMOS transistor 565 and the PMOS transistor 566 of the push-pull circuit constituting the final stage, and is connected in common. Output from the source.
The NMOS transistors 554 and 561 that constitute the source follower circuit of the output buffer circuit 550 are enhancement type NMOS transistors. The threshold voltage Vth is set large, and the gate-source voltage Vgs during operation is set to, for example, 3.5 V and 5.2 V to perform the level shift of the DC voltage. Since these circuits use NMOS transistors having a large threshold value Vth, there is a problem in that frequency characteristics and voltage gain are deteriorated.
JP-A-10-117306 Japanese Patent Laid-Open No. 11-234567

特許文献１において出力回路を低電圧化するには、ソースフォロア回路を複数段用いて出力の電圧値を順次下げていく必要があり、そのためにはソースフォロア回路を構成するＭＯＳトランジスタのしきい値電圧Ｖｔｈを大きくする必要がある。
たとえば、出力の電源電圧を１５Ｖ程度から３Ｖ程度まで下げる例において、ソースフォロア回路を３段縦続接続とした出力バッファの場合、各段のソースフォロア回路のゲート−ソース間電圧Ｖｇｓを４Ｖ程度と大きく設定する必要がある。これにより、基板バイアス効果の影響でソースフォロア回路のゲインが低下してしまい、ひいては感度が低下する。 In order to lower the voltage of the output circuit in Patent Document 1, it is necessary to sequentially lower the output voltage value by using a plurality of stages of source follower circuits. For this purpose, the threshold value of the MOS transistor constituting the source follower circuit is required. It is necessary to increase the voltage Vth.
For example, in the example of lowering the output power supply voltage from about 15V to about 3V, in the case of an output buffer in which the source follower circuit is cascaded in three stages, the gate-source voltage Vgs of the source follower circuit at each stage is as large as about 4V. Must be set. As a result, the gain of the source follower circuit is lowered due to the influence of the substrate bias effect, and as a result, the sensitivity is lowered.

一方、特許文献２において、上記と同様にソースフォロア回路が２段縦続接続され、最終段がプッシュプル回路で構成された出力バッファが開示されている。最終段のプッシュプル回路を用いて出力の電圧を４Ｖ下げるためには、ゲート−ソース間電圧Ｖｇｓが４Ｖ程度のデプレッション型のＰＭＯＳトランジスタを作る必要がある。しかし、ゲート−ソース間電圧Ｖｇｓが４Ｖ程度のデプレッション型のＰＭＯＳトランジスタを作ることは困難であるので、１段目、２段目のソースフォロア回路で出力の電圧値を１５Ｖ程度から３Ｖ程度まで下げる必要がある。そのためには、１段目、２段目のソースフォロアのゲート−ソース間電圧Ｖｇｓを６Ｖ程度に設定しなければならず、上述したように、基板バイアス効果の影響によるソースフォロア回路のゲインがさらに低下する。
また図１１に示したレベルシフト回路とプッシュプル回路で構成された出力バッファ回路においても、レベルシフトするためソースフォロア回路を２段用いているが、この例でも、しきい値Ｖｔｈを大きくする必要があり、上述したようにゲインが低下する。 On the other hand, Patent Document 2 discloses an output buffer in which source follower circuits are cascaded in two stages and the final stage is configured by a push-pull circuit in the same manner as described above. In order to lower the output voltage by 4V using the push-pull circuit at the final stage, it is necessary to make a depletion type PMOS transistor having a gate-source voltage Vgs of about 4V. However, since it is difficult to produce a depletion type PMOS transistor having a gate-source voltage Vgs of about 4V, the output voltage value is reduced from about 15V to about 3V in the first and second source follower circuits. There is a need. For this purpose, the gate-source voltage Vgs of the first-stage and second-stage source followers must be set to about 6 V. As described above, the gain of the source follower circuit due to the influence of the substrate bias effect is further increased. descend.
Also, in the output buffer circuit constituted by the level shift circuit and push-pull circuit shown in FIG. 11, two stages of source follower circuits are used for level shifting. In this example, the threshold value Vth needs to be increased. As described above, the gain decreases.

本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、変換効率や周波数特性を低下させることなく、出力バッファ回路の電源電圧を下げて消費電力を削減する固体撮像素子の出力バッファ回路およびこれを用いた固体撮像装置を提供することにある。 The present invention has been made in view of the above problems, and the object of the present invention is to reduce the power consumption by reducing the power supply voltage of the output buffer circuit without reducing the conversion efficiency and frequency characteristics. Output buffer circuit and a solid-state imaging device using the same.

本発明の固体撮像素子の出力バッファ回路は、固体撮像素子のフローティングディフュージョンから得られる出力電圧を電流信号に変換し、該電流信号を直流レベルシフトして電源電圧を下げて駆動回路から出力する固体撮像素子の出力バッファ回路であって、前記固体撮像素子の信号電荷の水平方向の転送は、水平スキャン方式である。
本発明の固体撮像素子の出力バッファ回路は、信号電荷を転送する電荷転送部と、フローティングディフュージョン部と、前記フローティングディフュージョン部の電圧をリセットするリセット回路と、前記フローティングディフュージョン部からの出力電圧を信号電流に変換する第１の電源電圧で動作する電流変換回路と、前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、前記レベル変換回路からの出力を第２の電源電圧で駆動する駆動回路とを有し、前記電流変換回路はＰチャンネル絶縁ゲート電界効果トランジスタを有する。
本発明の固体撮像素子の出力バッファ回路は、信号電荷を転送する電荷転送部と、フローティングディフュージョン部と、前記フローティングディフュージョン部の電圧をリセットするリセット回路と、前記フローティングディフュージョン部からの出力電圧を信号電流に変換する第１の電源電圧で動作する電流変換回路と、前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、前記レベル変換回路からの出力を第２の電源電圧で駆動する駆動回路とを有し、前記電流変換回路は、ソースフォロア回路の出力に接続された電圧−電流変換トランジスタを有する。
本発明の固体撮像装置は、マトリックス状に配列された受光素子から発生した信号電荷を垂直転送し、所定のタイミングで水平転送し、出力バッファ回路で電荷を検出して信号電圧として出力する固体撮像装置であって、前記出力バッファ回路は、前記信号電荷が転送されるフローティングディフュージョン部と、前記フローティングディフュージョン部の電圧をリセットするリセット回路と、前記フローティングディフュージョン部からの出力電圧を信号電流に変換する第１の電源電圧で動作する電流変換回路と、前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、前記レベル変換回路からの出力を第２の電源電圧で駆動する駆動回路とを有し、前記電流変換回路は、ソースフォロア回路の出力に接続された電圧−電流変換トランジスタを有する。
本発明の固体撮像装置は、マトリックス状に配列された受光素子から発生した信号電荷を垂直転送し、垂直転送された信号電荷を電荷−電圧変換部で電圧に変換して水平スキャナ部に供給し、所定のタイミングで転送する固体撮像装置であって、前記電荷−電圧変換部は、前記信号電荷が転送されるフローティングディフュージョン部と、前記フローティングディフュージョン部の電圧をリセットするリセット回路と、前記フローティングディフュージョン部からの出力電圧を信号電流に変換する第１の電源電圧で動作する電流変換回路と、前記電流変換回路からの出力を直流レベルシフトするレベル変換回路と、前記レベル変換回路からの出力を第２の電源電圧で駆動する駆動回路とを有し、前記電流変換回路はＰチャンネル絶縁ゲート電界効果トランジスタを有する。 Solid output buffer circuit of the solid-state imaging device of the present invention, the output voltage obtained from the floating diffusion of the solid-state imaging device into a current signal, and outputs the driving circuit said current signal and DC level shifted by lowering the power supply voltage In the output buffer circuit of the image sensor, the signal charge of the solid-state image sensor is transferred in the horizontal direction by a horizontal scan method.
The output buffer circuit of the solid-state imaging device of the present invention includes a charge transfer unit that transfers signal charges, a floating diffusion unit, a reset circuit that resets the voltage of the floating diffusion unit, and an output voltage from the floating diffusion unit. A current conversion circuit that operates with a first power supply voltage that converts to a current, a level conversion circuit that shifts a DC level of an output from the current conversion circuit, and an output from the level conversion circuit that is driven with a second power supply voltage possess a driving circuit, said current conversion circuit has a P-channel insulated gate field effect transistor.
The output buffer circuit of the solid-state imaging device of the present invention includes a charge transfer unit that transfers signal charges, a floating diffusion unit, a reset circuit that resets the voltage of the floating diffusion unit, and an output voltage from the floating diffusion unit. A current conversion circuit that operates with a first power supply voltage that converts to a current, a level conversion circuit that shifts a DC level of an output from the current conversion circuit, and an output from the level conversion circuit that is driven with a second power supply voltage The current conversion circuit includes a voltage-current conversion transistor connected to the output of the source follower circuit.
The solid-state imaging device of the present invention vertically transfers signal charges generated from light receiving elements arranged in a matrix, horizontally transfers them at a predetermined timing, detects charges with an output buffer circuit, and outputs them as a signal voltage. The output buffer circuit converts the output voltage from the floating diffusion unit into a signal current, a floating diffusion unit to which the signal charge is transferred, a reset circuit that resets the voltage of the floating diffusion unit, and a signal current. A current conversion circuit that operates at a first power supply voltage; a level conversion circuit that shifts a DC level of an output from the current conversion circuit; and a drive circuit that drives an output from the level conversion circuit at a second power supply voltage. Yes, and the current conversion circuit, a voltage is connected to the output of the source follower circuit - electric It includes a conversion transistor.
The solid-state imaging device of the present invention vertically transfers signal charges generated from light receiving elements arranged in a matrix, converts the vertically transferred signal charges into a voltage by a charge-voltage conversion unit, and supplies the voltage to a horizontal scanner unit. A solid-state imaging device that transfers data at a predetermined timing, wherein the charge-voltage conversion unit includes a floating diffusion unit to which the signal charge is transferred, a reset circuit that resets the voltage of the floating diffusion unit, and the floating diffusion A current conversion circuit that operates with a first power supply voltage that converts an output voltage from the unit into a signal current, a level conversion circuit that shifts a DC level of an output from the current conversion circuit, and an output from the level conversion circuit possess a drive circuit for driving in a second supply voltage, said current conversion circuit P-channel insulated gate electrode It has the effect transistor.

高電圧動作の電圧−電流変換回路で信号電圧を信号電流に変換した後、直流レベルシフトし、低動作電圧の出力バッファ回路から信号を出力する際、直流（Ｄ．Ｃ．）レベルシフトを電流モードで行っているので、しきい値（Ｖｔｈ）の大きなハイエンハンスメント型ＭＯＳトランジスタを使用する必要が無く、基板バイアス効果の影響でソースフォロア回路のゲインが低下する事で変換効率が低下したり、ショートチャンネル効果の影響で周波数特性が低下したりすることを回避できる。
その結果、変換効率や周波数特性を低下する事無しに電源電圧を低電圧化することができ、低消費電力化が実現できる。 After a signal voltage is converted into a signal current by a voltage-current conversion circuit for high voltage operation, a direct current level shift is performed, and when a signal is output from an output buffer circuit for a low operation voltage, the direct current (DC) level shift is changed to current. Since it is performed in the mode, it is not necessary to use a high enhancement type MOS transistor having a large threshold (Vth), and the conversion efficiency is lowered by reducing the gain of the source follower circuit due to the influence of the substrate bias effect. It is possible to avoid the frequency characteristics from being degraded due to the short channel effect.
As a result, the power supply voltage can be lowered without lowering the conversion efficiency and frequency characteristics, and low power consumption can be realized.

以下、本発明の実施形態例について図面を用いて説明する。本実施形態例では、例えばインターライン転送方式を用いた固体撮像素子に適用する場合について説明するが、これに限定されるものではなく、フレームインターライン転送方式等、他の転送方式の固体撮像装置にも適用できる。 Embodiments of the present invention will be described below with reference to the drawings. In this embodiment, for example, a case where the present invention is applied to a solid-state imaging device using an interline transfer method will be described. However, the present invention is not limited to this, and other transfer method solid-state image pickup devices such as a frame interline transfer method are used. It can also be applied to.

図１に、本発明の実施形態の固体撮像装置１０、例えばＣＣＤ(ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ)型固体撮像装置の全体ブロック構成を示す。
図１に示した固体撮像装置１０は、撮像部１１、垂直転送ＣＣＤ（垂直転送部）１３、水平転送ＣＣＤ（水平転送部）１４と共にこの水平転送ＣＣＤ１４から転送された電荷を検出する電荷検出部１５および出力（バッファ）回路１６が、同一導電型半導体基板、例えばＮ型の半導体基板（図示せず）上に一体的に形成されている。
ここで、電荷検出部１５と出力バッファ回路１６をまとめて出力回路１７と記載する。 FIG. 1 shows an overall block configuration of a solid-state imaging device 10 according to an embodiment of the present invention, for example, a CCD (Charge Coupled Device) type solid-state imaging device.
A solid-state imaging device 10 shown in FIG. 1 includes an imaging unit 11, a vertical transfer CCD (vertical transfer unit) 13, and a horizontal transfer CCD (horizontal transfer unit) 14, and a charge detection unit that detects charges transferred from the horizontal transfer CCD 14. 15 and an output (buffer) circuit 16 are integrally formed on the same conductive semiconductor substrate, for example, an N-type semiconductor substrate (not shown).
Here, the charge detector 15 and the output buffer circuit 16 are collectively referred to as an output circuit 17.

撮像部１１は受光部（受光素子）１２と垂直転送ＣＣＤ１３で構成されている。受光素子１２はフォトダイオードなどで構成され、かつマトリックス状に二次元配置され、受光した光量に応じて信号電荷を発生する。
これらの受光部１２の画素配列に対して、垂直転送ＣＣＤ（垂直転送部）１３は垂直画素列ごとに垂直方向に配列され、受光部１２から読み出される信号電荷を垂直方向に転送する。 The imaging unit 11 includes a light receiving unit (light receiving element) 12 and a vertical transfer CCD 13. The light receiving element 12 is composed of a photodiode or the like and is two-dimensionally arranged in a matrix, and generates a signal charge according to the amount of received light.
The vertical transfer CCD (vertical transfer unit) 13 is arranged in the vertical direction for each vertical pixel column with respect to the pixel arrangement of the light receiving unit 12 and transfers the signal charges read from the light receiving unit 12 in the vertical direction.

各垂直転送ＣＣＤ１３によって転送された信号電荷は、撮像部１１から水平転送ＣＣＤ１４に行単位（ライン単位）で転送される。水平転送ＣＣＤ１４は、撮像部１１から転送される１行分の信号電荷を水平方向に転送し、転送出力側の端部に設けられた電荷検出部１５に順次出力する。
電荷検出部１５と出力バッファ回路１６に関し、具体的な構成および動作の詳細については後述する。出力バッファ回路１６は、電荷検出部１５で信号電荷（電流）から電圧に変換された信号電圧をレベルシフトして、低電圧動作でかつインピーダンス変換して出力する。
また、垂直転送ＣＣＤ１３からの信号電圧を電流変換した後、電流モードでレベルシフト（ここではこの回路を垂直電荷の転送に関して出力バッファ回路と定義する）し、電圧に変換して、水平転送ライン（線）を介して所定のタイミングで水平転送する水平スキャン方式の構成例もあり、具体回路構成とその動作については後述する。 The signal charges transferred by each vertical transfer CCD 13 are transferred from the imaging unit 11 to the horizontal transfer CCD 14 in units of rows (lines). The horizontal transfer CCD 14 transfers the signal charges for one row transferred from the imaging unit 11 in the horizontal direction, and sequentially outputs them to the charge detection unit 15 provided at the end on the transfer output side.
Details of the specific configuration and operation of the charge detector 15 and the output buffer circuit 16 will be described later. The output buffer circuit 16 shifts the level of the signal voltage converted from the signal charge (current) to the voltage by the charge detection unit 15, performs low-voltage operation and impedance conversion, and outputs the result.
Further, after the signal voltage from the vertical transfer CCD 13 is converted into a current, it is level-shifted in the current mode (here, this circuit is defined as an output buffer circuit with respect to the transfer of vertical charges), converted into a voltage, and converted into a horizontal transfer line ( There is also a configuration example of a horizontal scan method in which horizontal transfer is performed at a predetermined timing via a line), and a specific circuit configuration and its operation will be described later.

図２に、図１に示した水平転送ＣＣＤ１４から出力された信号電荷を電荷検出部１５で検出した後の信号処理回路の具体例である、固体撮像素子の出力バッファ回路１６（５０）の回路構成を示す。
出力バッファ回路５０において、信号電荷がフローティングディフュージョンで信号電圧Ｖｉｎに変換され、Ｖ（電圧）−Ｉ（電流）変換回路に供給される。そして、電流モードで動作するカレントミラー回路でレベルシフトし、その負荷回路で信号電圧へ変換してプッシュプル回路を介して出力される。 FIG. 2 shows a circuit of the output buffer circuit 16 (50) of the solid-state imaging device, which is a specific example of the signal processing circuit after the signal charge output from the horizontal transfer CCD 14 shown in FIG. The configuration is shown.
In the output buffer circuit 50, the signal charge is converted into a signal voltage Vin by floating diffusion and supplied to a V (voltage) -I (current) conversion circuit. Then, the level is shifted by a current mirror circuit operating in a current mode, converted into a signal voltage by the load circuit, and output through a push-pull circuit.

出力バッファ回路５０において、たとえば１２．０Ｖの電源５１にＰＭＯＳトランジスタ５２のソースが接続され、このＰＭＯＳトランジスタ５２のドレインはＭＯＳダイオードを構成するＮＭＯＳトランジスタ５３のドレインとゲートに接続され、ゲートには信号電圧Ｖｉｎが供給される。
ＮＭＯＳトランジスタ５３のソースは、基準電圧たとえばグランド（ＧＮＤ）に接続される。
ダイオード構成されたＮＭＯＳトランジスタ５３のゲート（とドレイン）とカレントミラー回路を構成するＮＭＯＳトランジスタ６１のゲートは共通接続される。このＮＭＯＳトランジスタ６１のドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ６２のゲートとドレインに共通接続され、ソースはグランドに接続される。
ＰＭＯＳトランジスタ６２のソースは、たとえば３．０Ｖの電源６０に接続される。
ＰＭＯＳトランジスタ６２のゲートとドレインは、ＮＭＯＳトランジスタ６１のドレインに共通接続され、この共通接続点はプッシュプル回路を構成するＮＭＯＳトランジスタ６３とＰＭＯＳトランジスタ６４の共通ゲートに接続される。
ＮＭＯＳトランジスタ６３のドレインは電源６０に接続され、ソースはＰＭＯＳトランジスタ６４のソースに接続されている。そして、ＰＭＯＳトランジスタ６４のドレインはグランドに接続されている。
ＮＭＯＳトランジスタ６３とＰＭＯＳトランジスタ６４の共通接続されたソースは最終段プッシュプル回路を構成するＮＭＯＳトランジスタ６５とＰＭＯＳトランジスタ６６の共通ゲートに接続される。
ＮＭＯＳトランジスタ６５のドレインは電源６０に接続され、ソースはＰＭＯＳトランジスタ６６のソースに接続されている。そして、ＰＭＯＳトランジスタ６６のドレインはグランドに接続されている。
ここで、ＰＭＯＳトランジスタ５２，６２とＮＭＯＳトランジスタ５３，６１はエンハンスメント型ＭＯＳトランジスタで構成され、ＮＭＯＳトランジスタ６３，６５とＰＭＯＳトランジスタ６４，６６はデプレッション型ＭＯＳトランジスタで構成されている。
ＮＭＯＳトランジスタ５３，６１でカレントミラー回路を構成し、ＰＭＯＳトランジスタ６２でＩ−Ｖ変換回路を構成する。また、ＰＭＯＳトランジスタ５２，６２、ＮＭＯＳトランジスタ５３，６１で電流モードのレベルシフト回路を構成する。 In the output buffer circuit 50, the source of the PMOS transistor 52 is connected to a power source 51 of 12.0V, for example, and the drain of the PMOS transistor 52 is connected to the drain and gate of the NMOS transistor 53 that constitutes the MOS diode. A voltage Vin is supplied.
The source of the NMOS transistor 53 is connected to a reference voltage such as the ground (GND).
The gate (and drain) of the NMOS transistor 53 configured as a diode and the gate of the NMOS transistor 61 configuring the current mirror circuit are connected in common. The drain of the NMOS transistor 61 is commonly connected to the gate and drain of the PMOS transistor 62 constituting the MOS diode, and the source is connected to the ground.
The source of the PMOS transistor 62 is connected to a power supply 60 of 3.0V, for example.
The gate and drain of the PMOS transistor 62 are connected in common to the drain of the NMOS transistor 61, and this common connection point is connected to the common gate of the NMOS transistor 63 and the PMOS transistor 64 that constitute the push-pull circuit.
The drain of the NMOS transistor 63 is connected to the power supply 60, and the source is connected to the source of the PMOS transistor 64. The drain of the PMOS transistor 64 is connected to the ground.
The commonly connected sources of the NMOS transistor 63 and the PMOS transistor 64 are connected to the common gate of the NMOS transistor 65 and the PMOS transistor 66 constituting the final stage push-pull circuit.
The drain of the NMOS transistor 65 is connected to the power supply 60, and the source is connected to the source of the PMOS transistor 66. The drain of the PMOS transistor 66 is connected to the ground.
Here, the PMOS transistors 52 and 62 and the NMOS transistors 53 and 61 are composed of enhancement type MOS transistors, and the NMOS transistors 63 and 65 and the PMOS transistors 64 and 66 are composed of depletion type MOS transistors.
The NMOS transistors 53 and 61 constitute a current mirror circuit, and the PMOS transistor 62 constitutes an IV conversion circuit. The PMOS transistors 52 and 62 and the NMOS transistors 53 and 61 constitute a current mode level shift circuit.

次に、固体撮像素子の出力バッファ回路５０の動作について説明する。
電荷検出部１５で検出された信号電荷が信号電圧Ｖｉｎに変換され、この信号電圧Ｖｉｎが出力バッファ回路５０のＰＭＯＳトランジスタ５２のゲートに供給される。信号電圧Ｖｉｎの電圧の変化に伴いＰＭＯＳトランジスタ５２のゲート−ソース間の電圧Ｖｇｓが変化し、ドレイン電流が変化する。変化したドレイン電流はＭＯＳダイオードを構成するＮＭＯＳトランジスタ５３のドレイン、ゲートに供給され、電圧に変換される。変換された電圧、すなわちゲート−ソース間電圧Ｖｇｓは、カレントミラー回路を構成するＮＭＯＳトランジスタ６１のゲート−ソース間に供給される。 Next, the operation of the output buffer circuit 50 of the solid-state image sensor will be described.
The signal charge detected by the charge detector 15 is converted into a signal voltage Vin, and this signal voltage Vin is supplied to the gate of the PMOS transistor 52 of the output buffer circuit 50. As the signal voltage Vin changes, the gate-source voltage Vgs of the PMOS transistor 52 changes and the drain current changes. The changed drain current is supplied to the drain and gate of the NMOS transistor 53 constituting the MOS diode and converted into a voltage. The converted voltage, that is, the gate-source voltage Vgs is supplied between the gate and source of the NMOS transistor 61 constituting the current mirror circuit.

ＮＭＯＳトランジスタ５３で発生した信号電圧はＮＭＯＳトランジスタ６１で信号電流に変換され、ＭＯＳダイオードを構成するＰＭＯＳトランジスタ６２で信号電圧に変換される。
ここで、Ｖｇｓが両ＮＭＯＳトランジスタ５３，６１において同じであるので、カレントミラー回路を構成するＮＭＯＳトランジスタ５３のＷ／Ｌ、すなわちチャンネル幅Ｗとチャンネル長Ｌの比と、ＮＭＯＳトランジスタ６１のＷ／Ｌにより、入力電流に対する出力電流、すなわち電流利得は決定される。
ＭＯＳダイオードのＰＭＯＳトランジスタ６２で電圧変換された信号電圧は、初段のプッシュプル回路（ＮＭＯＳトランジスタ６３とＰＭＯＳトランジスタ６４）に入力され、インピーダンス変換され、低インピーダンス出力端子のソースから信号電圧が出力される。
この信号電圧は、最終段のプッシュプル回路（ＮＭＯＳトランジスタ６５とＰＭＯＳトランジスタ６６）に供給され、駆動能力を高めて、低インピーダンス出力される。
最終段のプッシュプル回路において、動作電圧の中心はたとえば１．５Ｖで信号のピーク−ピーク電圧は１５００ｍＶである。 The signal voltage generated in the NMOS transistor 53 is converted into a signal current by the NMOS transistor 61, and converted into a signal voltage by the PMOS transistor 62 constituting the MOS diode.
Here, since Vgs is the same in both NMOS transistors 53 and 61, the W / L of the NMOS transistor 53 constituting the current mirror circuit, that is, the ratio of the channel width W to the channel length L, and the W / L of the NMOS transistor 61 Thus, the output current with respect to the input current, that is, the current gain is determined.
The signal voltage converted by the PMOS transistor 62 of the MOS diode is input to the first-stage push-pull circuit (NMOS transistor 63 and PMOS transistor 64), impedance-converted, and the signal voltage is output from the source of the low impedance output terminal. .
This signal voltage is supplied to the push-pull circuit (NMOS transistor 65 and PMOS transistor 66) in the final stage, and the driving capability is increased and the impedance is output at a low impedance.
In the push-pull circuit at the final stage, the center of the operating voltage is 1.5 V, for example, and the peak-to-peak voltage of the signal is 1500 mV.

このように、ＰＭＯＳトランジタ５２を同一基板上に形成して、電荷検出部で検出した信号電圧をＰＭＯＳトランジスタ５２を用いて電流に変換し、カレントミラー回路に電流を供給し、この電流を折り返すことにより、出力部（レベルシフト以降の回路）の電源電圧を下げることができる。
具体的には、固体撮像素子の出力バッファ回路５０のカレントミラー回路の入力部はたとえば電源電圧が１２．０Ｖであるが、カレントミラー回路の出力部とその後段に接続されたプッシュプル回路の電源電圧を３．０Ｖとすることにより、特にプッシュプル回路（ＮＭＯＳトランジスタ６５とＰＭＯＳトランジスタ６６）の大電流駆動回路の電源電圧を下げられるので、消費電力を削減することができる。
また、信号電圧をまず電流に変換し、その後カレントミラー回路を用いて直流レベルシフトするので、電圧レベルシフト用にしきい値電圧Ｖｔｈの高いＭＯＳトランジスタを使用する必要がないので、レベル変換用ＭＯＳトランジスタによる周波数特性の劣化や利得の減少を無くすることができる。 In this way, the PMOS transistor 52 is formed on the same substrate, the signal voltage detected by the charge detection unit is converted into a current using the PMOS transistor 52, the current is supplied to the current mirror circuit, and the current is turned back. Thus, the power supply voltage of the output unit (circuit after level shift) can be lowered.
Specifically, the power supply voltage of the input part of the current mirror circuit of the output buffer circuit 50 of the solid-state imaging device is, for example, 12.0V, but the power supply of the push-pull circuit connected to the output part of the current mirror circuit and the subsequent stage. By setting the voltage to 3.0 V, the power supply voltage of the large current drive circuit of the push-pull circuit (NMOS transistor 65 and PMOS transistor 66) can be lowered, so that power consumption can be reduced.
Further, since the signal voltage is first converted into current and then DC level shifted using a current mirror circuit, it is not necessary to use a MOS transistor having a high threshold voltage Vth for voltage level shift. It is possible to eliminate the deterioration of the frequency characteristic and the decrease of the gain due to.

図３に、他の実施形態例である固体撮像素子の出力バッファ回路１００の回路構成を示す。この出力バッファ回路１００は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを用いたバランス回路構成とし、しきい値Ｖｔｈのばらつきをキャンセルするようにした回路である。
出力バッファ回路１００において、カレントミラー回路の入力側の電源電圧はたとえば１２．０Ｖであり、出力側は５．０Ｖである。
１２．０Ｖの電源１０１に抵抗１０２の一方の端子が接続され、他端はＮＭＯＳトランジスタ１０３のドレインとゲートに接続され、ＮＭＯＳトランジスタ１０３のソースは基準電圧たとえばグランドに接続される。
ＰＭＯＳトランジスタ１０４のソースは電源１０１に接続され、ドレインはカレントミラー回路を構成するＮＭＯＳトランジスタ１０５のドレインとゲートに接続され、このＮＭＯＳトランジスタ１０５のソースはグランドに接続される。
ＭＯＳダイオードを構成するＮＭＯＳトランジスタ１０５のゲートとドレインはＮＭＯＳトランジスタ１１２のゲートに接続され、ＮＭＯＳトランジスタ１１２のドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ１１１のドレインとゲートに接続され、ソースはグランドに接続されている。
また、ＰＭＯＳトランジスタ１１１のソースはたとえば５．０Ｖの電源１１０に接続されている。
バイアス回路を構成するＭＯＳダイオードのＰＭＯＳトランジスタ１１３のソースは電源１１０に接続され、ドレインとゲートはＮＭＯＳトランジスタ１１４のドレインに接続されている。ＮＭＯＳトランジスタ１１４のゲートはＮＭＯＳトランジスタ１０３のゲートに接続され、ソースはグランドに接続されている。
ＰＭＯＳトランジスタ１１５のソースは電源１１０に接続され、ゲートはＰＭＯＳトランジスタ１１３のゲートに接続され、ドレインはＰＭＯＳトランジスタ１１６のソースに接続されている。
ＰＭＯＳトランジスタ１１６はデプレッション型ＭＯＳトランジスタで構成され、ゲートはＮＭＯＳトランジスタ１１２のドレインに接続され、ドレインはグランドに接続されている。
ＮＭＯＳトランジスタ１１７はデプレッション型ＭＯＳトランジスタで構成され、ドレインは電源１１０に接続され、ゲートはＮＭＯＳトランジスタ１１２のドレインに接続され、ソースはＮＭＯＳトランジスタ１１８のドレインに接続されている。
ＮＭＯＳトランジスタ１１８はエンハンスメント型ＭＯＳトランジスタで構成され、ゲートはＮＭＯＳトランジスタ１０３のゲートに接続され、ソースはグランドに接続されている。
ＮＭＯＳトランジスタ１１９はデプレッション型ＭＯＳトランジスタで構成され、ドレインは電源１１０に接続され、ゲートはＰＭＯＳトランジスタ１１６のソースに接続され、ソースはＰＭＯＳトランジスタ１２０のソースと出力端子に接続されている。
ＰＭＯＳトランジスタ１２０はデプレッション型ＭＯＳトランジスタで構成され、ゲートはＮＭＯＳトランジスタ１１７のソースに接続され、ドレインはグランドに接続されている。
ここで、出力最終段のＮＭＯＳトランジスタ１１９とＰＭＯＳトランジスタ１２０はプッシュプル回路を構成している。
また、ＮＭＯＳトランジスタ１０５，１１２でカレントミラー回路を構成し、ＰＭＯＳトランジスタ１１１でＩ−Ｖ変換回路を構成する。また、ＰＭＯＳトランジスタ１０４，１１１、ＮＭＯＳトランジスタ１０５，１１２で電流モードのレベルシフト回路を構成する。 FIG. 3 shows a circuit configuration of an output buffer circuit 100 of a solid-state imaging device which is another embodiment. The output buffer circuit 100 is a circuit having a balance circuit configuration using NMOS transistors and PMOS transistors so as to cancel the variation in the threshold value Vth.
In the output buffer circuit 100, the power supply voltage on the input side of the current mirror circuit is, for example, 12.0V, and the output side is 5.0V.
One terminal of a resistor 102 is connected to a power supply 101 of 12.0 V, the other end is connected to the drain and gate of the NMOS transistor 103, and the source of the NMOS transistor 103 is connected to a reference voltage, for example, ground.
The source of the PMOS transistor 104 is connected to the power supply 101, the drain is connected to the drain and gate of the NMOS transistor 105 constituting the current mirror circuit, and the source of the NMOS transistor 105 is connected to the ground.
The gate and drain of the NMOS transistor 105 constituting the MOS diode are connected to the gate of the NMOS transistor 112, the drain of the NMOS transistor 112 is connected to the drain and gate of the PMOS transistor 111 constituting the MOS diode, and the source is connected to the ground. ing.
The source of the PMOS transistor 111 is connected to a power supply 110 of, for example, 5.0V.
The source of the PMOS transistor 113 of the MOS diode constituting the bias circuit is connected to the power supply 110, and the drain and gate are connected to the drain of the NMOS transistor 114. The gate of the NMOS transistor 114 is connected to the gate of the NMOS transistor 103, and the source is connected to the ground.
The source of the PMOS transistor 115 is connected to the power supply 110, the gate is connected to the gate of the PMOS transistor 113, and the drain is connected to the source of the PMOS transistor 116.
The PMOS transistor 116 is composed of a depletion type MOS transistor, the gate is connected to the drain of the NMOS transistor 112, and the drain is connected to the ground.
The NMOS transistor 117 is composed of a depletion type MOS transistor, the drain is connected to the power supply 110, the gate is connected to the drain of the NMOS transistor 112, and the source is connected to the drain of the NMOS transistor 118.
The NMOS transistor 118 is an enhancement type MOS transistor, the gate is connected to the gate of the NMOS transistor 103, and the source is connected to the ground.
The NMOS transistor 119 is a depletion type MOS transistor, the drain is connected to the power supply 110, the gate is connected to the source of the PMOS transistor 116, and the source is connected to the source and output terminal of the PMOS transistor 120.
The PMOS transistor 120 is a depletion type MOS transistor, the gate is connected to the source of the NMOS transistor 117, and the drain is connected to the ground.
Here, the NMOS transistor 119 and the PMOS transistor 120 at the final output stage constitute a push-pull circuit.
The NMOS transistors 105 and 112 constitute a current mirror circuit, and the PMOS transistor 111 constitutes an IV conversion circuit. The PMOS transistors 104 and 111 and the NMOS transistors 105 and 112 constitute a current mode level shift circuit.

次に、図３の固体撮像素子の出力バッファ回路１００の動作について説明する。
信号電荷が電圧に変換された信号電圧Ｖｉｎがソース接地回路のＰＭＯＳトランジスタ１０４のゲートに供給され、電流に変換されてカレントミラー回路を構成するＮＭＯＳトランジスタ１０５のドレインとゲートに供給される。
ＮＭＯＳトランジスタ１０５のゲートとドレインの電圧が、カレントミラー回路を構成するＮＭＯＳトランジスタ１１２のゲートに供給され、両ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌの比によりカレントミラー回路の出力電流が決定される。
ＮＭＯＳトランジスタ１１２のドレイン電流は、ＭＯＳダイオードを構成するＰＭＯＳトランジスタ１１１に供給され、信号電圧に変換される。
この変換された信号電圧はソースフォロア回路を構成するＰＭＯＳトランジスタ１１６のゲートに供給され、レベルシフトされてソースから導出された信号電圧はプッシュプル回路を構成するＮＭＯＳトランジスタ１１９のゲートに出力される。
一方、ＮＭＯＳトランジスタ１１２のドレインから出力された信号電圧は、ソースフォロア回路を構成するＮＭＯＳトランジスタ１１７のゲートに供給され、レベルシフトされてソースから導出された信号電圧はプッシュプル回路を構成するＰＭＯＳトランジスタ１２０のゲートに出力される。
このプッシュプル回路で駆動能力を高めて、ＮＭＯＳトランジスタ１１９とＰＭＯＳトランジスタ１２０の共通接続されたソースから出力電圧が導出される。プッシュプル回路は出力インピーダンスが小さいので、駆動能力を高くしている。 Next, the operation of the output buffer circuit 100 of the solid-state imaging device in FIG. 3 will be described.
A signal voltage Vin obtained by converting the signal charge into a voltage is supplied to the gate of the PMOS transistor 104 of the common source circuit, converted into a current, and supplied to the drain and gate of the NMOS transistor 105 constituting the current mirror circuit.
The gate and drain voltages of the NMOS transistor 105 are supplied to the gate of the NMOS transistor 112 constituting the current mirror circuit, and the output current of the current mirror circuit is determined by the ratio between the gate width W and the gate length L of both MOS transistors. .
The drain current of the NMOS transistor 112 is supplied to the PMOS transistor 111 constituting the MOS diode and converted into a signal voltage.
The converted signal voltage is supplied to the gate of the PMOS transistor 116 constituting the source follower circuit, and the signal voltage level-shifted and derived from the source is output to the gate of the NMOS transistor 119 constituting the push-pull circuit.
On the other hand, the signal voltage output from the drain of the NMOS transistor 112 is supplied to the gate of the NMOS transistor 117 that constitutes the source follower circuit, and the signal voltage that is level-shifted and derived from the source is the PMOS transistor that constitutes the push-pull circuit. It is output to 120 gates.
With this push-pull circuit, the driving capability is increased, and the output voltage is derived from the commonly connected sources of the NMOS transistor 119 and the PMOS transistor 120. Since the push-pull circuit has a small output impedance, the driving capability is increased.

次に、この固体撮像素子の出力バッファ回路１００のプッシュプル回路において、しきい値Ｖｔｈのばらつきによる直流バイアス電流のばらつきがキャンセルされることについて説明する。
まず、第１の信号経路のＮＭＯＳトランジスタ１１２−ＰＭＯＳトランジスタ１１６−ＮＭＯＳトランジスタ１１９−出力について述べる。
ＮＭＯＳトランジスタ１１２のドレインの電圧を基準にして説明する。いま仮に、そのドレイン電圧を３．５Ｖとすると、ソースフォロア回路のＰＭＯＳトランジスタ１１６のソース電圧はゲートよりＶｇｓｐ（１１６）だけ上がるので、３．５Ｖ＋Ｖｇｓｐ（１１６）となる。ここで、Ｖｇｓｐ（１１６）はＰＭＯＳトランジスタ１１６の動作時のゲート−ソース間電圧とする。この電圧３．５Ｖ＋Ｖｇｓｐ（１１６）の電圧がプッシュプル回路を構成するＮＭＯＳトランジスタ１１９のゲートに供給される。ＮＭＯＳトランジスタ１１９のソースすなわち出力端子（Ｖｏｕｔ）の電圧は、ゲートに対してＶｇｓｎ（１１９）だけ下がるので、３．５Ｖ＋Ｖｇｓｐ（１１６）−Ｖｇｓｎ（１１９）となる。
ここで、Ｖｇｓｎ（１１９）はＮＭＯＳトランジスタ１１９の動作時のゲート−ソース間電圧である。 Next, it will be described that in the push-pull circuit of the output buffer circuit 100 of the solid-state imaging device, the variation in the DC bias current due to the variation in the threshold value Vth is cancelled.
First, the NMOS transistor 112-PMOS transistor 116-NMOS transistor 119-output of the first signal path will be described.
The description will be made with reference to the drain voltage of the NMOS transistor 112. If the drain voltage is 3.5 V, the source voltage of the PMOS transistor 116 in the source follower circuit is raised by Vgsp (116) from the gate, and thus becomes 3.5 V + Vgsp (116). Here, Vgsp (116) is a gate-source voltage when the PMOS transistor 116 is in operation. This voltage of 3.5 V + Vgsp (116) is supplied to the gate of the NMOS transistor 119 constituting the push-pull circuit. Since the voltage of the source, that is, the output terminal (Vout) of the NMOS transistor 119 is lowered by Vgsn (119) with respect to the gate, it becomes 3.5V + Vgsp (116) −Vgsn (119).
Here, Vgsn (119) is a gate-source voltage when the NMOS transistor 119 operates.

同様に、第２の信号経路、ＮＭＯＳトランジスタ１１２−ＮＭＯＳトランジスタ１１７−ＰＭＯＳトランジスタ１２０−出力について述べる。
ソースフォロア回路のＮＭＯＳトランジスタ１１７のソース電圧はゲートに対してＶｇｓｎだけ下がるので、３．５Ｖ−Ｖｇｓｎ（１１７）となる。ここで、Ｖｇｓｎ（１１７）はＮＭＯＳトランジスタ１１７の動作時のゲート−ソース間電圧とする。この電圧３．５Ｖ−Ｖｇｓｎ（１１７）の電圧がプッシュプル回路を構成するＰＭＯＳトランジスタ１２０のゲートに供給される。ＰＭＯＳトランジスタ１２０のソースすなわち出力端子（Ｖｏｕｔ）は、ゲートに対してＶｇｓｐ（１２０）だけ電圧が上がるので、３．５Ｖ−Ｖｇｓｎ（１１７）＋Ｖｇｓｐ（１２０）となる。
ここで、Ｖｇｓｐ（１２０）はＰＭＯＳトランジスタ１２０の動作時のゲート−ソース間電圧である。 Similarly, the second signal path, NMOS transistor 112-NMOS transistor 117-PMOS transistor 120-output will be described.
Since the source voltage of the NMOS transistor 117 of the source follower circuit is lowered by Vgsn with respect to the gate, it becomes 3.5 V-Vgsn (117). Here, Vgsn (117) is a gate-source voltage during the operation of the NMOS transistor 117. This voltage of 3.5V-Vgsn (117) is supplied to the gate of the PMOS transistor 120 constituting the push-pull circuit. Since the voltage of the source of the PMOS transistor 120, that is, the output terminal (Vout) is increased by Vgsp (120) with respect to the gate, it becomes 3.5 V-Vgsn (117) + Vgsp (120).
Here, Vgsp (120) is a gate-source voltage when the PMOS transistor 120 is in operation.

上述したように、第１の信号経路において、出力電圧は、３．５Ｖ＋Ｖｇｓｐ（１１６）−Ｖｇｓｎ（１１９）となり、また第２の信号経路は３．５Ｖ−Ｖｇｓｎ（１１７）＋Ｖｇｓｐ（１２０）となる。
第１の信号経路の出力電圧と第２の信号経路の出力電圧は同じ値でなければならないので、３．５Ｖ＋Ｖｇｓｐ（１１６）−Ｖｇｓｎ（１１９）＝３．５Ｖ−Ｖｇｓｎ（１１７）＋Ｖｇｓｐ（１２０）となる。
プッシュプル回路に流れる電流は３．５Ｖ＋Ｖｇｓｐ（１１６）−｛３．５Ｖ−Ｖｇｓｎ（１１７）｝−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）＝Ｖｇｓｐ（１１６）＋Ｖｇｓｎ（１１７）−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）であれば一定の値になる。
ここでＶｔｈｎ（１１９）はＮＭＯＳトランジスタ１１９のしきい値Ｖｔｈｎであり、Ｖｔｈｐ（１２０）はＰＭＯＳトランジスタ１２０のしきい値Ｖｔｈｐである。また、Ｖｔｈの符号はＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ共にエンハンスメント側を正、デプレッション側を負としている。
また、ソースフォロア回路のＰＭＯＳトランジスタ１１６は定電流源を構成するＰＭＯＳトランジスタ１１５により定電流でバイアスされているので、Ｖｇｓｐ（１１６）＝Ｖｔｈｐ（１１６）＋ＶＩｐ（１１６）と表現でき、ＶＩｐ（１１６）は定数となる。
ここでＶｔｈｐ（１１６）はＰＭＯＳトランジスタ１１６のしきい値Ｖｔｈｐである。
同様に、ソースフォロア回路のＮＭＯＳトランジスタ１１７も定電流源を構成するＮＭＯＳトランジスタ１１８により定電流でバイアスされているので、Ｖｇｓｎ（１１７）＝Ｖｔｈｎ（１１７）＋ＶＩｎ（１１７）と表現でき、ＶＩｎ（１１７）も定数となる。
ここでＶｔｈｎ（１１７）はＮＭＯＳトランジスタ１１７のしきい値Ｖｔｈｎである。
従って、Ｖｇｓｐ（１１６）＋Ｖｇｓｎ（１１７）−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）＝Ｖｔｈｐ（１１６）＋ＶＩｐ（１１６）＋Ｖｔｈｎ（１１７）＋ＶＩｎ（１１７）−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）と書ける。
一般にＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ）などの固体撮像素子も含めて半導体集積回路では近接して形成された同じ種類のＭＯＳトランジスタのＶｔｈは殆ど等しくなるので、Ｖｔｈｐ（１１６）＝Ｖｔｈｐ（１２０）、Ｖｔｈｎ（１１７）＝Ｖｔｈｎ（１１９）と考えてよい。
従って、Ｖｇｓｐ（１１６）＋Ｖｇｓｎ（１１７）−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）＝Ｖｔｈｐ（１１６）＋ＶＩｐ（１１６）＋Ｖｔｈｎ（１１７）＋ＶＩｎ（１１７）−Ｖｔｈｎ（１１９）−Ｖｔｈｐ（１２０）＝ＶＩｐ（１１６）＋ＶＩｎ（１１７）は一定値になるので、プッシュプル回路に流れる電流はしきい値Ｖｔｈに依存せず一定値になり、この固体撮像素子の出力バッファ回路１００のプッシュプル回路において、しきい値Ｖｔｈのばらつきによる直流バイアス電流のばらつきがキャンセルされる事になる。
このように、プッシュプル回路の直流バイアス電流のばらつきを小さくすることにより、プッシュプル回路の直流バイアス電流のばらつきによる出力バッファ回路１００の周波数特性の変動を小さくすることが出来るので、所定の周波数特性を確保するためプッシュプル回路の直流バイアス電流のセンター値に大きなマージンを持たせる必要がなくなり、プッシュプル回路の直流バイアス電流のセンター値を小さく設定できることから、出力バッファ回路１００の周波数特性を損なうことなく出力バッファ回路１００の消費電力を削減することができる。 As described above, in the first signal path, the output voltage is 3.5V + Vgsp (116) −Vgsn (119), and the second signal path is 3.5V−Vgsn (117) + Vgsp (120). .
Since the output voltage of the first signal path and the output voltage of the second signal path must have the same value, 3.5V + Vgsp (116) −Vgsn (119) = 3.5V−Vgsn (117) + Vgsp (120) It becomes.
The current flowing through the push-pull circuit is 3.5V + Vgsp (116) − {3.5V−Vgsn (117)} − Vthn (119) −Vthp (120) = Vgsp (116) + Vgsn (117) −Vthn (119) −Vthp If it is (120), it becomes a constant value.
Here, Vthn (119) is the threshold value Vthn of the NMOS transistor 119, and Vthp (120) is the threshold value Vthp of the PMOS transistor 120. The sign of Vth is positive for the enhancement side and negative for the depletion side for both NMOS and PMOS transistors.
Since the PMOS transistor 116 of the source follower circuit is biased with a constant current by the PMOS transistor 115 constituting the constant current source, it can be expressed as Vgsp (116) = Vthp (116) + VIp (116), and VIp (116) Is a constant.
Here, Vthp (116) is the threshold value Vthp of the PMOS transistor 116.
Similarly, since the NMOS transistor 117 of the source follower circuit is also biased with a constant current by the NMOS transistor 118 constituting the constant current source, it can be expressed as Vgsn (117) = Vthn (117) + VIn (117), and VIn (117 ) Is also a constant.
Here, Vthn (117) is the threshold value Vthn of the NMOS transistor 117.
Therefore, Vgsp (116) + Vgsn (117) −Vthn (119) −Vthp (120) = Vthp (116) + VIp (116) + Vthn (117) + VIn (117) −Vthn (119) −Vthp (120).
Generally, in a semiconductor integrated circuit including a solid-state imaging device such as a CCD (Charge Coupled Device), Vths of MOS transistors of the same type formed close to each other are almost equal. Therefore, Vthp (116) = Vthp (120), Vthn ( 117) = Vthn (119).
Therefore, Vgsp (116) + Vgsn (117) −Vthn (119) −Vthp (120) = Vthp (116) + VIp (116) + Vthn (117) + VIn (117) −Vthn (119) −Vthp (120) = VIp (120 116) + VIn (117) has a constant value, the current flowing in the push-pull circuit becomes a constant value without depending on the threshold value Vth. In the push-pull circuit of the output buffer circuit 100 of this solid-state imaging device, the threshold is set. Variations in the DC bias current due to variations in the value Vth are cancelled.
Thus, by reducing the variation in the DC bias current of the push-pull circuit, the fluctuation in the frequency characteristic of the output buffer circuit 100 due to the variation in the DC bias current of the push-pull circuit can be reduced. Therefore, it is not necessary to give a large margin to the center value of the DC bias current of the push-pull circuit, and the center value of the DC bias current of the push-pull circuit can be set small, so that the frequency characteristics of the output buffer circuit 100 are impaired. Thus, the power consumption of the output buffer circuit 100 can be reduced.

図４に他の実施形態例である固体撮像素子の出力バッファ回路１５０の回路構成例を示す。この出力バッファ回路１５０は図２に示した固体撮像素子の出力バッファ回路５０のカレントミラー回路の前段を変形した構成である。ここでは、主に図２と異なる回路構成について述べる。
抵抗１５２の一端はたとえば１５．０Ｖの電源１５１に接続され、他端はＮＭＯＳトランジスタ１５３のドレインとゲートに接続され、このＮＭＯＳトランジスタ１５３のゲートはカレントミラー回路を構成するＮＭＯＳトランジスタ１５５のゲートに接続され、ソースはグランドに接続されている。
ＮＭＯＳトランジスタ１５４のドレインは電源１５１に接続され、ソースはＮＭＯＳトランジスタ１５５のドレインとＰＭＯＳトランジスタ１５６のゲートに接続され、ゲートに信号電圧Ｖｉｎが供給される。ＮＭＯＳトランジスタ１５５のソースはグランドに接続されている。
ＰＭＯＳトランジスタ１５６のソースは電源１５１に接続され、ドレインはカレントミラー回路を構成するＮＭＯＳトランジスタ１５７のドレインとゲートに接続される。このＮＭＯＳトランジスタ１５７のソースはグランドに接続されている。
カレントミラー回路を構成するＮＭＯＳトランジスタ１７２のゲートはＮＭＯＳトランジスタ１５７のゲートに接続され、ドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ１７１のゲートとドレインに接続され、ソースはグランドに接続される。このＰＭＯＳトランジスタ１７１のソースはたとえば３．０Ｖの電源１７０に接続されている。
ＮＭＯＳトランジスタ１７２のドレインはプッシュプル回路（ＮＭＯＳトランジスタ１７３，ＰＭＯＳトランジスタ１７４）の入力に接続され、この出力は２段目のプッシュプル回路（ＮＭＯＳトランジスタ１７５，ＰＭＯＳトランジスタ１７６）に接続され、出力端子（Ｖｏｕｔ）から信号電圧が導出される。
また、ＮＭＯＳトランジスタ１５７，１７２でカレントミラー回路を構成し、ＰＭＯＳトランジスタ１７１でＩ−Ｖ変換回路を構成する。また、ＰＭＯＳトランジスタ１５６，１７１、ＮＭＯＳトランジスタ１５７，１７２で電流モードのレベルシフト回路を構成する。 FIG. 4 shows a circuit configuration example of an output buffer circuit 150 of a solid-state imaging device as another embodiment. The output buffer circuit 150 has a configuration obtained by modifying the previous stage of the current mirror circuit of the output buffer circuit 50 of the solid-state imaging device shown in FIG. Here, a circuit configuration different from FIG. 2 will be mainly described.
One end of the resistor 152 is connected to a power source 151 of 15.0V, for example, and the other end is connected to the drain and gate of the NMOS transistor 153. The gate of the NMOS transistor 153 is connected to the gate of the NMOS transistor 155 constituting the current mirror circuit. And the source is connected to ground.
The drain of the NMOS transistor 154 is connected to the power supply 151, the source is connected to the drain of the NMOS transistor 155 and the gate of the PMOS transistor 156, and the signal voltage Vin is supplied to the gate. The source of the NMOS transistor 155 is connected to the ground.
The source of the PMOS transistor 156 is connected to the power supply 151, and the drain is connected to the drain and gate of the NMOS transistor 157 constituting the current mirror circuit. The source of the NMOS transistor 157 is connected to the ground.
The gate of the NMOS transistor 172 constituting the current mirror circuit is connected to the gate of the NMOS transistor 157, the drain is connected to the gate and drain of the PMOS transistor 171 constituting the MOS diode, and the source is connected to the ground. The source of the PMOS transistor 171 is connected to a power supply 170 of 3.0V, for example.
The drain of the NMOS transistor 172 is connected to the input of the push-pull circuit (NMOS transistor 173, PMOS transistor 174), and the output is connected to the second-stage push-pull circuit (NMOS transistor 175, PMOS transistor 176) and the output terminal ( A signal voltage is derived from Vout).
The NMOS transistors 157 and 172 form a current mirror circuit, and the PMOS transistor 171 forms an IV conversion circuit. The PMOS transistors 156 and 171 and the NMOS transistors 157 and 172 constitute a current mode level shift circuit.

次に出力バッファ回路１５０の動作について説明する。
フローティングディフュージョンで検出された信号電圧Ｖｉｎはソースフォロア回路を構成するＮＭＯＳトランジスタ１５４のゲートに供給され、レベルシフトされてＰＭＯＳトランジスタ１５６のゲートに出力される。ＰＭＯＳトランジスタ１５６で信号電圧Ｖｉｎは信号電流に変換され、カレントミラー回路に供給され、ＮＭＯＳトランジスタ１７２のドレインから信号電流が出力される。このドレイン電流（信号電流）がＭＯＳダイオードを構成するＰＭＯＳトランジスタ１７１で信号電圧に変換され、２段構成のプッシュプル回路で、駆動能力を増して、低インピーダンスで出力される。 Next, the operation of the output buffer circuit 150 will be described.
The signal voltage Vin detected by the floating diffusion is supplied to the gate of the NMOS transistor 154 constituting the source follower circuit, and is level-shifted and output to the gate of the PMOS transistor 156. The signal voltage Vin is converted into a signal current by the PMOS transistor 156, supplied to the current mirror circuit, and the signal current is output from the drain of the NMOS transistor 172. This drain current (signal current) is converted into a signal voltage by a PMOS transistor 171 constituting a MOS diode, and is output with a low impedance by a two-stage push-pull circuit with an increased driving capability.

カレントミラー回路の前段を構成するソースフォロア回路のＮＭＯＳトランジスタ１５４は、ＮチャンネルＭＯＳトランジスタで構成されていて、リセットゲート用トランジスタやフローティングディフュージョンと同じ導電型であるので、フローティングディフュージョンに近づいた位置に構成することができる。
したがって、フローティングディフュージョンからＮＭＯＳトランジスタ１５４のゲートまでの配線長を短くすることができ、その結果浮遊容量（ストレイ容量）を少なくすることができる。
フローティングディフュージョンの容量値（キャパシタ）とリセットゲート用トランジスタの入力容量、水平レジスタの出力容量とフローティングディフュージョンからソースフォロア回路までの配線容量とＮＭＯＳトランジスタ（１５４）の入力容量を加算したトータル容量で、フローティングディフュージョンに蓄積された電荷を除算した値が検出した信号電圧（Ｖｉｎ）であるので、配線長を短くして浮遊容量を削減できるので、その分、信号電圧Ｖｉｎは大きくなる。
すなわち、検出電荷量に対して容量（キャパシタ）値が小さくなるので、信号電圧は大きくなり、変換効率は向上することになる。
さらに、電圧−電流変換トランジスタ（ＰＭＯＳトランジスタ１５６）の前段にさらにＮチャンネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ１５４）を設けたことにより、周波数特性が良くなり、Ｓ／Ｎも改善される。また、ＮＭＯＳトランジスタ１５４で信号（電流）増幅し、あるいはカレントミラー回路を構成するＮＭＯＳトランジスタ１５７，１７２のゲート幅Ｗとゲート長Ｌを所望の値に設定して電流増幅することにより、カレントミラー回路の後段に接続された２段構成のプッシュプル回路を１段構成とすることもできる。 The NMOS transistor 154 of the source follower circuit that forms the previous stage of the current mirror circuit is composed of an N channel MOS transistor and has the same conductivity type as that of the reset gate transistor and the floating diffusion, and therefore is configured at a position close to the floating diffusion. can do.
Therefore, the wiring length from the floating diffusion to the gate of the NMOS transistor 154 can be shortened, and as a result, the stray capacitance can be reduced.
Floating diffusion capacitance value (capacitor), reset gate transistor input capacitance, horizontal register output capacitance, wiring capacitance from floating diffusion to source follower circuit, and NMOS transistor (154) input capacitance, total capacitance, floating Since the value obtained by dividing the charge accumulated in the diffusion is the detected signal voltage (Vin), the wiring length can be shortened and the stray capacitance can be reduced. Therefore, the signal voltage Vin increases accordingly.
That is, since the capacitance (capacitor) value decreases with respect to the detected charge amount, the signal voltage increases and the conversion efficiency improves.
Further, by providing an N-channel MOS transistor (NMOS transistor 154) in front of the voltage-current conversion transistor (PMOS transistor 156), the frequency characteristics are improved and the S / N is improved. Further, the current mirror circuit 154 amplifies a signal (current) by the NMOS transistor 154 or amplifies the current by setting the gate width W and the gate length L of the NMOS transistors 157 and 172 constituting the current mirror circuit to desired values. A two-stage push-pull circuit connected to the subsequent stage may be a one-stage structure.

図５に他の実施形態例である固体撮像素子の出力バッファ回路２００の回路構成例を示す。出力バッファ回路２００は図３に示した固体撮像素子の出力バッファ回路１００のカレントミラー回路の前段を変形した構成である。ここでは、主に図３と異なる回路構成について述べる。
抵抗２０２の一端はたとえば１５．０Ｖの電源２０１に接続され、他端はＮＭＯＳトランジスタ２０３のドレインとゲートに接続され、このＮＭＯＳトランジスタ２０３のゲートはカレントミラー回路の電流源回路を構成するＮＭＯＳトランジスタ２０５のゲートに接続され、ソースはグランドに接続されている。
ＮＭＯＳトランジスタ２０４のドレインは電源２０１に接続され、ソースはＮＭＯＳトランジスタ２０５のドレインとＰＭＯＳトランジスタ２０６のゲートに接続され、ゲートに信号電圧Ｖｉｎが供給される。ＮＭＯＳトランジスタ２０５のソースはグランドに接続されている。
ＰＭＯＳトランジスタ２０６のソースは電源２０１に接続され、ドレインはカレントミラー回路を構成するＮＭＯＳトランジスタ２０７のドレインとゲートに接続される。ＮＭＯＳトランジスタ２０７のソースはグランドに接続されている。
カレントミラー回路を構成するＮＭＯＳトランジスタ２１２のゲートはＮＭＯＳトランジスタ２０７のゲートに接続され、ドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ２１１のゲートとドレインに接続され、ソースはグランドに接続されている。またこのＰＭＯＳトランジスタ２１１のソースはたとえば５．０Ｖの電源２１０に接続される。
ＮＭＯＳトランジスタ２１２のドレイン出力以降の回路構成は図３に示した回路構成と同じであるので、その説明は省略する。
ここで、ＰＭＯＳトランジスタ２０６、ＮＭＯＳトランジスタ２０７，２１２、ＰＭＯＳトランジスタ２１１で電流モードのレベルシフト回路を構成している。
固体撮像素子の出力バッファ回路２００の後段のプッシュプル回路では、上述したように、Ｖｔｈのばらつきに起因する直流バイアス電流のばらつきをキャンセルでき、プッシュプル回路の直流バイアス電流のセンター値を小さく設定できることから、出力バッファ回路２００の周波数特性を損なうことなく出力バッファ回路２００の消費電力を削減することができる。 FIG. 5 shows a circuit configuration example of an output buffer circuit 200 of a solid-state imaging device which is another embodiment. The output buffer circuit 200 has a configuration obtained by modifying the previous stage of the current mirror circuit of the output buffer circuit 100 of the solid-state imaging device shown in FIG. Here, a circuit configuration different from FIG. 3 will be mainly described.
One end of the resistor 202 is connected to a power source 201 of 15.0V, for example, and the other end is connected to the drain and gate of the NMOS transistor 203. The gate of the NMOS transistor 203 is the NMOS transistor 205 constituting the current source circuit of the current mirror circuit. The source is connected to the ground.
The drain of the NMOS transistor 204 is connected to the power supply 201, the source is connected to the drain of the NMOS transistor 205 and the gate of the PMOS transistor 206, and the signal voltage Vin is supplied to the gate. The source of the NMOS transistor 205 is connected to the ground.
The source of the PMOS transistor 206 is connected to the power supply 201, and the drain is connected to the drain and gate of the NMOS transistor 207 constituting the current mirror circuit. The source of the NMOS transistor 207 is connected to the ground.
The gate of the NMOS transistor 212 constituting the current mirror circuit is connected to the gate of the NMOS transistor 207, the drain is connected to the gate and drain of the PMOS transistor 211 constituting the MOS diode, and the source is connected to the ground. The source of the PMOS transistor 211 is connected to a power supply 210 of 5.0V, for example.
Since the circuit configuration after the drain output of the NMOS transistor 212 is the same as the circuit configuration shown in FIG. 3, the description thereof is omitted.
Here, the PMOS transistor 206, the NMOS transistors 207 and 212, and the PMOS transistor 211 form a current mode level shift circuit.
As described above, the push-pull circuit at the subsequent stage of the output buffer circuit 200 of the solid-state imaging device can cancel the variation in the DC bias current due to the variation in Vth, and can set the center value of the DC bias current in the push-pull circuit to be small. Therefore, the power consumption of the output buffer circuit 200 can be reduced without deteriorating the frequency characteristics of the output buffer circuit 200.

電源（２０１）側に設けられた電圧−電流変換回路（ＰＭＯＳトランジスタ２０６）の前段にソースフォロア回路を構成するＮＭＯＳトランジスタ２０４が設けられている。
ＮＭＯＳトランジスタ２０４はＮチャンネルＭＯＳトランジスタで構成されているので、リセットトランジスタやフローティングディフュージョンと同じ導電型であるので、フローティングディフュージョンに近づいた位置に構成することができる。
したがって、フローティングディフュージョンからＮＭＯＳトランジスタ２０４のゲートまでの配線長を短くすることができ、浮遊容量（ストレイ容量）を少なくすることができる。
その結果、上述したように、トータル容量（キャパシタ）値を小さくすることができるので、信号電圧は大きくなり、変換効率は向上する。
さらに、ＮＭＯＳトランジスタ２０４をＮチャンネルで構成したことにより、周波数特性が良くなり、Ｓ／Ｎも改善される。 An NMOS transistor 204 constituting a source follower circuit is provided in front of a voltage-current conversion circuit (PMOS transistor 206) provided on the power supply (201) side.
Since the NMOS transistor 204 is composed of an N-channel MOS transistor, the NMOS transistor 204 has the same conductivity type as the reset transistor and the floating diffusion. Therefore, the NMOS transistor 204 can be configured at a position close to the floating diffusion.
Therefore, the wiring length from the floating diffusion to the gate of the NMOS transistor 204 can be shortened, and the stray capacitance (stray capacitance) can be reduced.
As a result, as described above, since the total capacitance (capacitor) value can be reduced, the signal voltage is increased and the conversion efficiency is improved.
Further, since the NMOS transistor 204 is composed of N channels, the frequency characteristics are improved and the S / N is also improved.

図６に他の実施形態例であるＨ（水平）スキャン方式を用いた固体撮像素子の出力バッファ回路２５０のブロック構成を示す。
固体撮像素子の撮像部１１に垂直方向に構成された垂直転送ＣＣＤ１３を、ここではＶ（垂直）レジスタ２５１と記載する。
マトリックス状に二次元配置され、受光した光量に応じて信号電荷を発生する受光部１２の画素配列に対して、垂直画素列ごとに垂直方向にＶレジスタ２５１が構成され、この各Ｖレジスタ２５１の出力にＱ／Ｖ（電荷−電圧）変換回路２５２−１〜２５２−Ｎが接続され、各Ｑ／Ｖ変換回路２５２−１〜２５２−Ｎの出力がＨ（水平）スキャナ２５３に接続されている。また、水平スキャナ２５３の出力は出力バッファ回路２５４に接続されている。
ここで、Ｈスキャナ２５３は制御信号を発生するタイミング回路と、水平転送線と各Ｑ／Ｖ変換回路の出力に接続されたスイッチなどで構成され、タイミング回路から出力された制御信号により、Ｑ／Ｖ変換回路２５２−１〜２５２−Ｎの出力と水平転送線間に設けられたスイッチを所定のタイミングで順次オン／オフ制御する。
そして、Ｑ／Ｖ変換回路２５２−１〜２５２−Ｎから順次出力された信号電圧は水平転送線に送られ、出力バッファ回路２５４で増幅されて後段の信号処理回路へ出力される。 FIG. 6 shows a block configuration of an output buffer circuit 250 of a solid-state imaging device using an H (horizontal) scan system which is another embodiment.
The vertical transfer CCD 13 configured in the vertical direction to the image pickup unit 11 of the solid-state image pickup device is referred to as a V (vertical) register 251 here.
A V register 251 is configured in the vertical direction for each vertical pixel column with respect to the pixel array of the light receiving unit 12 that is two-dimensionally arranged in a matrix and generates a signal charge according to the amount of received light. Q / V (charge-voltage) conversion circuits 252-1 to 252-N are connected to the outputs, and outputs of the respective Q / V conversion circuits 252-1 to 252-N are connected to an H (horizontal) scanner 253. . The output of the horizontal scanner 253 is connected to the output buffer circuit 254.
Here, the H scanner 253 is composed of a timing circuit for generating a control signal, a switch connected to the horizontal transfer line and the output of each Q / V conversion circuit, and the like. The switches provided between the outputs of the V conversion circuits 252-1 to 252-N and the horizontal transfer line are sequentially turned on / off at a predetermined timing.
The signal voltages sequentially output from the Q / V conversion circuits 252-1 to 252-N are sent to the horizontal transfer line, amplified by the output buffer circuit 254, and output to the subsequent signal processing circuit.

図７に、上述した、Ｑ／Ｖ（電荷−電圧）変換回路２５２−１〜２５２−Ｎの回路構成について示す。
図７に示すＱ／Ｖ変換回路３００は、Ｖ（垂直）レジスタ（垂直転送ＣＣＤ）３０４、フローティングディフュージョン３０３、ＮＭＯＳトランジスタ（リセットゲート）３０２とリセットドレイン３０１で構成されている。
リセットゲートのＮＭＯＳトランジスタ３０２がオフ状態のとき、Ｖレジスタ３０４から転送された信号電荷はフローティングディフュージョン３０３に蓄積される。この電荷の変化量を容量で除算した値が電圧すなわち信号電圧Ｖｉｎであり、図８に示す次段のレベルシフト回路（３５０）を介してＨ（水平）スキャナ３５７に信号電圧として出力される。
一方、リセットゲートのＮＭＯＳトランジスタ３０２がオン状態のとき、リセットドレイン３０１の電圧がＮＭＯＳトランジスタ３０２を介して、フローティングディフュージョン３０３に供給され、基準電圧が設定される。
そして、リセットゲートのＮＭＯＳトランジスタ３０２がオフ状態になると、上述したように、またＶレジスタ３０４から信号電荷が転送され、フローティングディフュージョン３０３に蓄積される。この電荷の変化量に対応する信号電圧が、次段のレベルシフト回路を介してＨ（水平）スキャナ３５７に信号電圧として出力される。
以下同様な動作を繰り返す。 FIG. 7 shows a circuit configuration of the above-described Q / V (charge-voltage) conversion circuits 252-1 to 252-N.
A Q / V conversion circuit 300 shown in FIG. 7 includes a V (vertical) register (vertical transfer CCD) 304, a floating diffusion 303, an NMOS transistor (reset gate) 302, and a reset drain 301.
When the reset gate NMOS transistor 302 is off, the signal charge transferred from the V register 304 is stored in the floating diffusion 303. A value obtained by dividing the amount of change of the charge by the capacitance is a voltage, that is, a signal voltage Vin, and is output as a signal voltage to the H (horizontal) scanner 357 via the level shift circuit (350) of the next stage shown in FIG.
On the other hand, when the NMOS transistor 302 of the reset gate is on, the voltage of the reset drain 301 is supplied to the floating diffusion 303 via the NMOS transistor 302, and the reference voltage is set.
When the reset gate NMOS transistor 302 is turned off, the signal charge is transferred from the V register 304 and accumulated in the floating diffusion 303 as described above. A signal voltage corresponding to the change amount of the electric charge is output as a signal voltage to the H (horizontal) scanner 357 via the level shift circuit in the next stage.
The same operation is repeated thereafter.

図８に、他の実施形態例の固体撮像素子のＶレジスタからＨスキャナへ信号を転送するための出力（バッファ）回路であるレベルシフト回路３５０の回路構成を示す。
レベルシフト回路３５０は、電源３５１，３５４とＰＭＯＳトランジスタ３５２，３５５、ＮＭＯＳトランジスタ３５３，３５６とＨスキャナ３５７などで構成されている。
ＰＭＯＳトランジスタ３５２のソースはたとえば１２．０Ｖの電源３５１に接続され、ドレインはＮＭＯＳトランジスタ３５３のドレインとゲートに接続され、ゲートに信号電圧Ｖｉｎが供給される。
ＮＭＯＳトランジスタ３５３のソースは基準電圧たとえばグランドに接続され、ゲートはカレントミラー回路を構成するＮＭＯＳトランジスタ３５６のゲートに接続される。ＮＭＯＳトランジスタ３５６のドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ３５５のドレインとゲートと、さらにＨ（水平）スキャナ３５７に接続され、ソースはグランドに接続される。またこのＰＭＯＳトランジスタ３５５のソースはたとえば３．０Ｖの電源３５４に接続される。
ここで、ＮＭＯＳトランジスタ３５３とＮＭＯＳトランジスタ３５６はカレントミラー回路を構成し、またＰＭＯＳトランジスタ３５２，３５５とＮＭＯＳトランジスタ３５３，３５６は電流モードのレベルシフト回路を構成している。 FIG. 8 shows a circuit configuration of a level shift circuit 350 which is an output (buffer) circuit for transferring a signal from the V register of the solid-state imaging device of another embodiment to the H scanner.
The level shift circuit 350 includes power supplies 351 and 354, PMOS transistors 352 and 355, NMOS transistors 353 and 356, an H scanner 357, and the like.
The source of the PMOS transistor 352 is connected to a power supply 351 of 12.0 V, for example, the drain is connected to the drain and gate of the NMOS transistor 353, and the signal voltage Vin is supplied to the gate.
The source of the NMOS transistor 353 is connected to a reference voltage such as the ground, and the gate is connected to the gate of the NMOS transistor 356 constituting the current mirror circuit. The drain of the NMOS transistor 356 is connected to the drain and gate of the PMOS transistor 355 constituting the MOS diode, and further to the H (horizontal) scanner 357, and the source is connected to the ground. The source of the PMOS transistor 355 is connected to a power supply 354 of 3.0V, for example.
Here, the NMOS transistor 353 and the NMOS transistor 356 constitute a current mirror circuit, and the PMOS transistors 352 and 355 and the NMOS transistors 353 and 356 constitute a current mode level shift circuit.

次に、レベルシフト回路３５０の動作について説明する。
信号電圧ＶｉｎがＰＭＯＳトランジスタ３５２のゲートに供給されると、この信号電圧が信号電流に変換されてカレントミラー回路を構成するＭＯＳダイオード（ＮＭＯＳトランジスタ３５３）に供給される。
ＮＭＯＳトランジスタ３５３とＮＭＯＳトランジスタ３５６はカレントミラー回路を構成するので、このＮＭＯＳトランジスタ３５６のドレインにはＷ／Ｌ（Ｗはゲート幅、Ｌはゲート長）などで決定される電流が出力される。
ＮＭＯＳトランジスタ３５６のドレインから出力される信号電流は、ＭＯＳダイオード（ＰＭＯＳトランジスタ３５５）に供給され、そこで信号電圧に変換される。変換された電圧は信号電圧としてＨスキャナ３５７に出力される。
ＰＭＯＳトランジスタ３５２，３５５、ＮＭＯＳトランジスタ３５３，３５６で構成される電流モードのレベルシフト回路の入力側の電源電圧は１２．０Ｖと高電圧であるが、出力側の電源電圧は３．０Ｖと低電圧である。
Ｈスキャナ３５７では、レベルシフト回路のＮＭＯＳトランジスタ３５６から出力された信号電圧が、タイミング回路から出力された制御信号により、所定のタイミングでスイッチがオンされて水平転送線に送られ、出力バッファ回路２５４に出力される。
ここではＶ（電圧）−Ｉ（電流）変換にＰチャンネルＭＯＳトランジスタ３５２を用い、レベルシフト回路にカレントミラー回路を用いている。信号電圧Ｖｉｎの増幅器にＰチャンネルＭＯＳトランジスタを使用することにより、まず信号電圧を信号電流に変換し、次にこの信号電流を用いてレベル変換することにより、しきい値の大きいＭＯＳトランジスタを用いることなくレベル変換できた。
この結果、Ｖレジスタ３０４と水平スキャナ３５７間に設けられたレベルシフト回路を有する出力バッファ回路の消費電力を削減することができるとともに、しきい値電圧Ｖｔｈの大きいＭＯＳトランジスタを使用する必要がないので、ソースフォロア回路で発生する利得の低下などの影響をなくすることができる。 Next, the operation of the level shift circuit 350 will be described.
When the signal voltage Vin is supplied to the gate of the PMOS transistor 352, the signal voltage is converted into a signal current and supplied to the MOS diode (NMOS transistor 353) constituting the current mirror circuit.
Since the NMOS transistor 353 and the NMOS transistor 356 constitute a current mirror circuit, a current determined by W / L (W is a gate width, L is a gate length) or the like is output to the drain of the NMOS transistor 356.
The signal current output from the drain of the NMOS transistor 356 is supplied to the MOS diode (PMOS transistor 355), where it is converted into a signal voltage. The converted voltage is output to the H scanner 357 as a signal voltage.
The power supply voltage on the input side of the current mode level shift circuit composed of the PMOS transistors 352 and 355 and the NMOS transistors 353 and 356 is as high as 12.0V, but the power supply voltage on the output side is as low as 3.0V. It is.
In the H scanner 357, the signal voltage output from the NMOS transistor 356 of the level shift circuit is turned on at a predetermined timing by the control signal output from the timing circuit and sent to the horizontal transfer line, and the output buffer circuit 254 Is output.
Here, a P-channel MOS transistor 352 is used for V (voltage) -I (current) conversion, and a current mirror circuit is used for the level shift circuit. By using a P-channel MOS transistor for the amplifier of the signal voltage Vin, first the signal voltage is converted into a signal current, and then the level is converted using this signal current, so that a MOS transistor having a large threshold value is used. I was able to change the level.
As a result, the power consumption of the output buffer circuit having the level shift circuit provided between the V register 304 and the horizontal scanner 357 can be reduced, and it is not necessary to use a MOS transistor having a large threshold voltage Vth. Thus, it is possible to eliminate the influence such as a decrease in gain generated in the source follower circuit.

図９に、他の実施形態例である、固体撮像素子のＶレジスタからＨスキャナへ信号を転送するための出力（バッファ）回路であるレベルシフト回路４００の回路構成を示す。
図９に示す固体撮像素子のレベルシフト回路４００は、図８に示したレベルシフト回路３５０の特性をさらに向上させた回路構成例である。
固体撮像素子のレベルシフト回路４００は、高電圧電源４０１、低電圧電源４１０とＰＭＯＳトランジスタ４０６，４１１、ＮＭＯＳトランジスタ４０３，４０４，４０５，４０７，４１２とＨスキャナ４１３で構成されている。
抵抗４０２の一端はたとえば１５．０Ｖの電源４０１に接続され、他端はＭＯＳダイオードを構成するＮＭＯＳトランジスタ４０３のドレインとゲートに接続されている。ＮＭＯＳトランジスタ４０３のソースはグランドに接続されている。
ＮＭＯＳトランジスタ４０４のドレインは電源４０１に接続され、ソースはＮＭＯＳトランジスタ４０５のドレインとＰＭＯＳトランジスタ４０６のゲートに接続され、ゲートには信号電圧Ｖｉｎが供給される。
ＮＭＯＳトランジスタ４０５のゲートはＮＭＯＳトランジスタ４０３のゲートに接続され、ソースはグランドに接地されている。
ＰＭＯＳトランジスタ４０６のソースは電源４０１に接続され、ドレインはＮＭＯＳトランジスタ４０７のドレインとゲートに接続される。
ＮＭＯＳトランジスタ４０７のソースは基準電圧たとえばグランドに接続され、ゲートはカレントミラー回路を構成するＮＭＯＳトランジスタ４１２のゲートに接続されている。ＮＭＯＳトランジスタ４１２のドレインはＭＯＳダイオードを構成するＰＭＯＳトランジスタ４１１のドレインとゲートに接続され、ソースはグランドに接続されている。ＰＭＯＳトランジスタ４１１のソースはたとえば３．０Ｖの電源４１０に接続されている。
またＮＭＯＳトランジスタ４１２のドレインはＨスキャナ４１３に接続されている。
抵抗４０２、ＮＭＯＳトランジスタ４０３，４０５でバイアス回路を構成し、ソースフォロア回路を構成するＮＭＯＳトランジスタ４０４にバイアス電流を供給している。
ここで、ＮＭＯＳトランジスタ４０３とＮＭＯＳトランジスタ４０５はカレントミラー回路を構成し、またＰＭＯＳトランジスタ４０６，４１１とＮＭＯＳトランジスタ４０７，４１２は電流モードのレベルシフト回路を構成している。 FIG. 9 shows a circuit configuration of a level shift circuit 400 that is an output (buffer) circuit for transferring a signal from the V register of the solid-state imaging device to the H scanner, which is another embodiment.
A level shift circuit 400 of the solid-state imaging device shown in FIG. 9 is a circuit configuration example in which the characteristics of the level shift circuit 350 shown in FIG. 8 are further improved.
The level shift circuit 400 of the solid-state imaging device includes a high voltage power supply 401, a low voltage power supply 410, PMOS transistors 406 and 411, NMOS transistors 403, 404, 405, 407, and 412 and an H scanner 413.
One end of the resistor 402 is connected to a power source 401 of 15.0 V, for example, and the other end is connected to the drain and gate of an NMOS transistor 403 constituting a MOS diode. The source of the NMOS transistor 403 is connected to the ground.
The drain of the NMOS transistor 404 is connected to the power supply 401, the source is connected to the drain of the NMOS transistor 405 and the gate of the PMOS transistor 406, and the signal voltage Vin is supplied to the gate.
The gate of the NMOS transistor 405 is connected to the gate of the NMOS transistor 403, and the source is grounded.
The source of the PMOS transistor 406 is connected to the power supply 401, and the drain is connected to the drain and gate of the NMOS transistor 407.
The source of the NMOS transistor 407 is connected to a reference voltage, for example, ground, and the gate is connected to the gate of the NMOS transistor 412 constituting the current mirror circuit. The drain of the NMOS transistor 412 is connected to the drain and gate of the PMOS transistor 411 constituting the MOS diode, and the source is connected to the ground. The source of the PMOS transistor 411 is connected to a power supply 410 of 3.0V, for example.
The drain of the NMOS transistor 412 is connected to the H scanner 413.
The resistor 402 and the NMOS transistors 403 and 405 constitute a bias circuit, and a bias current is supplied to the NMOS transistor 404 constituting the source follower circuit.
Here, the NMOS transistor 403 and the NMOS transistor 405 constitute a current mirror circuit, and the PMOS transistors 406 and 411 and the NMOS transistors 407 and 412 constitute a current mode level shift circuit.

次に、レベルシフト回路４００の動作について説明する。
信号電圧ＶｉｎがＮＭＯＳトランジスタ４０４のゲートに入力されると、ソースから出力された信号電圧が、次段のＰＭＯＳトランジスタ４０６のゲートに供給される。このＰＭＯＳトランジスタ４０６で信号電圧が信号電流に変換され、レベルシフト回路を構成するカレントミラー回路のＮＭＯＳトランジスタ４０７のドレインとゲートに供給され、ＮＭＯＳトランジスタ４１２のドレインから信号電流が出力され、ＭＯＳダイオードのＰＭＯＳトランジスタ４１１に供給され、信号電圧に変換される。
変換された信号電圧はＨスキャナ４１３に出力され、所定のタイミングで水平方向に転送される。 Next, the operation of the level shift circuit 400 will be described.
When the signal voltage Vin is input to the gate of the NMOS transistor 404, the signal voltage output from the source is supplied to the gate of the PMOS transistor 406 at the next stage. The signal voltage is converted into a signal current by the PMOS transistor 406 and supplied to the drain and gate of the NMOS transistor 407 of the current mirror circuit constituting the level shift circuit. The signal current is output from the drain of the NMOS transistor 412 and the MOS diode The voltage is supplied to the PMOS transistor 411 and converted into a signal voltage.
The converted signal voltage is output to the H scanner 413 and transferred in the horizontal direction at a predetermined timing.

ＰＭＯＳトランジスタ４０６でＶ（電圧）−Ｉ（電流）変換回路を構成し、ＮＭＯＳトランジスタ４０７とＮＭＯＳトランジスタ４１２でカレントミラー回路を構成し、またＰＭＯＳトランジスタ４１１でＩ（電流）−Ｖ（電圧）変換回路を構成し、高電圧から低電圧、たとえば１５．０Ｖから３．０Ｖへ電源電圧を下げている。この結果、消費電力を削減できる。
また、レベルシフト回路の前段にＮＭＯＳトランジスタ４０４を用いてソースフォロア回路を構成し、このソースフォロア回路の出力をＰＭＯＳトランジスタ４０６に供給している。
信号入力段にソースフォロア回路として用いたＮＭＯＳトランジスタ４０４はＮチャンネルＭＯＳトランジスタで構成されているので、リセットトランジスタやフローティングディフュージョンと同じ導電型であり、フローティングディフュージョンに近づいた位置に構成することができる。
したがって、上述したように、フローティングディフュージョンからＮＭＯＳトランジスタ４０４のゲートまでの配線長を短くすることができ、浮遊容量（ストレイ容量）を少なくすることができる。
その結果、容量（キャパシタ）値が小さくなるので、信号電圧は大きくなり、変換効率は向上する。
さらに、入力初段のＮＭＯＳトランジスタ４０４をＮチャンネルで構成したことにより、周波数特性が良くなり、Ｓ／Ｎも改善される。
このように、変換効率を向上させ、さらに消費電力も削減できる。 The PMOS transistor 406 forms a V (voltage) -I (current) conversion circuit, the NMOS transistor 407 and the NMOS transistor 412 form a current mirror circuit, and the PMOS transistor 411 forms an I (current) -V (voltage) conversion circuit. The power supply voltage is lowered from a high voltage to a low voltage, for example, from 15.0 V to 3.0 V. As a result, power consumption can be reduced.
In addition, a source follower circuit is configured using an NMOS transistor 404 in the previous stage of the level shift circuit, and an output of the source follower circuit is supplied to the PMOS transistor 406.
Since the NMOS transistor 404 used as the source follower circuit in the signal input stage is composed of an N-channel MOS transistor, the NMOS transistor 404 has the same conductivity type as the reset transistor and the floating diffusion, and can be configured at a position close to the floating diffusion.
Therefore, as described above, the wiring length from the floating diffusion to the gate of the NMOS transistor 404 can be shortened, and the stray capacitance (stray capacitance) can be reduced.
As a result, since the capacitance (capacitor) value is reduced, the signal voltage is increased and the conversion efficiency is improved.
Furthermore, by configuring the NMOS transistor 404 at the first input stage with an N channel, the frequency characteristics are improved and the S / N is also improved.
Thus, the conversion efficiency can be improved and the power consumption can be reduced.

以上述べたように、Ｄ．Ｃ．（直流）レベルシフトを電流モードで行っているので、しきい値Ｖｔｈの大きなハイエンハンスメントＭＯＳトランジスタを使用する必要は無く、基板バイアス効果の影響でソースフォロア回路のゲインが低下することにより変換効率が低下したり、ショートチャンネル効果の影響で周波数特性が低下したりすることを回避できる。また、信号電圧が供給される初段ソースフォロア回路をＮＭＯＳトランジスタで構成することにより、配線容量を減らし変換効率を向上させることができる。
その結果、変換効率や周波数特性を低下させる事無しに電源電圧を低下することができ、ＣＣＤなどの固体撮像素子の低消費電力化が実現できる。 As mentioned above, D.C. C. Since the (DC) level shift is performed in the current mode, it is not necessary to use a high enhancement MOS transistor having a large threshold Vth, and the conversion efficiency is improved by reducing the gain of the source follower circuit due to the influence of the substrate bias effect. It can be avoided that the frequency characteristic is lowered due to the short channel effect. In addition, by configuring the first-stage source follower circuit to which the signal voltage is supplied with an NMOS transistor, the wiring capacity can be reduced and the conversion efficiency can be improved.
As a result, the power supply voltage can be reduced without reducing the conversion efficiency and frequency characteristics, and low power consumption of a solid-state imaging device such as a CCD can be realized.

本発明の固体撮像装置のブロック構成を示した図である。It is the figure which showed the block configuration of the solid-state imaging device of this invention. 本発明の固体撮像素子の出力バッファ回路の回路構成を示した図である。It is the figure which showed the circuit structure of the output buffer circuit of the solid-state image sensor of this invention. 他の固体撮像素子の出力バッファ回路の回路構成を示した図である。It is the figure which showed the circuit structure of the output buffer circuit of another solid-state image sensor. 他の固体撮像素子の出力バッファ回路の回路構成を示した図である。It is the figure which showed the circuit structure of the output buffer circuit of another solid-state image sensor. 他の固体撮像素子の出力バッファ回路の回路構成を示した図である。It is the figure which showed the circuit structure of the output buffer circuit of another solid-state image sensor. 撮像装置の他のブロック構成を示した図である。It is the figure which showed the other block structure of the imaging device. 電荷／電圧変換回路の回路構成を示した図である。It is the figure which showed the circuit structure of the electric charge / voltage conversion circuit. 他の固体撮像素子のレベルシフト回路の回路構成を示した図である。It is the figure which showed the circuit structure of the level shift circuit of another solid-state image sensor. 他の固体撮像素子のレベルシフト回路の回路構成を示した図である。It is the figure which showed the circuit structure of the level shift circuit of another solid-state image sensor. 従来の電荷／電圧変換回路の回路構成を示した図である。It is the figure which showed the circuit structure of the conventional charge / voltage conversion circuit. 従来の出力バッファ回路の回路構成を示した図である。FIG. 10 is a diagram illustrating a circuit configuration of a conventional output buffer circuit.

Explanation of symbols

１０…固体撮像装置、１１…撮像部、１２…受光部（受光素子）、１３…垂直転送ＣＣＤ、１４…水平転送ＣＣＤ、１５…電荷検出部、１６，５０，１００，１５０，２００，５５０…出力バッファ回路、５１,６０，１０１，１１０，１５１，１７０,２０１，２１０，３５１，３５４，４０１，４１０，５５１，５６０…電源、５２,６２,６４,６６，１０４，１１１，１１３，１１５,１１６，１２０，１５６，１７１，１７４,１７６，２０６，２１１，２１３，２１５,２１６，２２０，３５２，３５５，４０６，４１１，５６４，５６６…ＰＭＯＳトランジスタ、５３,６１,６３,６５，１０３，１０５，１１２，１１４,１１７，１１８，１１９，１５３，１５４,１５５，１５７，１７２，１７３，１７５,２０３，２０４，２０５，２０７，２１２，２１４，２１７，２１８，２１９，３０２，３５３，３５６，４０３，４０４，４０５，４０７，４１２，５０２，５５３，５５４，５５５，５６１，５６２，５６３，５６５…ＮＭＯＳトランジスタ、１０２，１５２，２０２，４０２，５５２…抵抗、２５１，３０４…Ｖ（垂直）レジスタ、２５２−１〜２５２−Ｎ…Ｑ／Ｖ（電荷−電圧）変換回路、２５３，３５７，４１３…Ｈ（水平）スキャナ、５０４…Ｈ（水平）レジスタ。 DESCRIPTION OF SYMBOLS 10 ... Solid-state imaging device, 11 ... Imaging part, 12 ... Light-receiving part (light receiving element), 13 ... Vertical transfer CCD, 14 ... Horizontal transfer CCD, 15 ... Charge detection part, 16, 50, 100, 150, 200, 550 ... Output buffer circuit 51, 60, 101, 110, 151, 170, 201, 210, 351, 354, 401, 410, 551, 560... Power source, 52, 62, 64, 66, 104, 111, 113, 115, 116, 120, 156, 171, 174, 176, 206, 211, 213, 215, 216, 220, 352, 355, 406, 411, 564, 566 ... PMOS transistors, 53, 61, 63, 65, 103, 105 , 112, 114, 117, 118, 119, 153, 154, 155, 157, 172, 173, 175, 203, 204, 205, 20 , 212, 214, 217, 218, 219, 302, 353, 356, 403, 404, 405, 407, 412, 502, 553, 554, 555, 561, 562, 563, 565 ... NMOS transistors, 102, 152, 202, 402, 552... Resistors, 251, 304... V (vertical) registers, 252-1 to 252-N... Q / V (charge-voltage) conversion circuit, 253, 357, 413. ... H (horizontal) register.

Claims

An output buffer circuit of a solid-state imaging device that converts an output voltage obtained from a floating diffusion of a solid-state imaging device into a current signal, shifts the current signal to a DC level, lowers a power supply voltage, and outputs it from a drive circuit ,
The horizontal transfer of the signal charge of the solid-state imaging device is a horizontal scanning method.
Output buffer circuit of solid-state image sensor.

A charge transfer section for transferring signal charges;
Floating diffusion,
A reset circuit for resetting the voltage of the floating diffusion section;
A current conversion circuit that operates with a first power supply voltage that converts an output voltage from the floating diffusion section into a signal current;
A level conversion circuit for direct current level shifting the output from the current conversion circuit;
Possess a driving circuit for driving the output from the level conversion circuit in the second power supply voltage,
The current conversion circuit is an output buffer circuit of a solid-state imaging device having a P-channel insulated gate field effect transistor .

A charge transfer section for transferring signal charges;
Floating diffusion,
A reset circuit for resetting the voltage of the floating diffusion section;
A current conversion circuit that operates with a first power supply voltage that converts an output voltage from the floating diffusion section into a signal current;
A level conversion circuit for direct current level shifting the output from the current conversion circuit;
Possess a driving circuit for driving the output from the level conversion circuit in the second power supply voltage,
The current conversion circuit is an output buffer circuit of a solid-state imaging device having a voltage-current conversion transistor connected to an output of a source follower circuit.

The output buffer circuit for a solid-state imaging device according to claim 3, wherein the source follower circuit is an N-channel insulated gate field effect transistor.

A solid-state imaging device that vertically transfers signal charges generated from light receiving elements arranged in a matrix, horizontally transfers them at a predetermined timing, detects charges with an output buffer circuit, and outputs them as signal voltages,
The output buffer circuit includes:
A floating diffusion part to which the signal charge is transferred;
A reset circuit for resetting the voltage of the floating diffusion section;
A current conversion circuit that operates with a first power supply voltage that converts an output voltage from the floating diffusion section into a signal current;
A level conversion circuit for direct current level shifting the output from the current conversion circuit;
Possess a driving circuit for driving the output from the level conversion circuit in the second power supply voltage,
The current conversion circuit is a solid-state imaging device having a voltage-current conversion transistor connected to an output of a source follower circuit .

A solid-state device that vertically transfers signal charges generated from light receiving elements arranged in a matrix, converts the vertically transferred signal charges into a voltage by a charge-voltage conversion unit, supplies the voltage to a horizontal scanner unit, and transfers it at a predetermined timing. An imaging device,
The charge-voltage converter is
A floating diffusion part to which the signal charge is transferred;
A reset circuit for resetting the voltage of the floating diffusion section;
A current conversion circuit that operates with a first power supply voltage that converts an output voltage from the floating diffusion section into a signal current;
A level conversion circuit for direct current level shifting the output from the current conversion circuit;
Possess a driving circuit for driving the output from the level conversion circuit in the second power supply voltage,
The current conversion circuit is a solid-state imaging device having a P-channel insulated gate field effect transistor .