JP2024000048A

JP2024000048A - Semiconductor device

Info

Publication number: JP2024000048A
Application number: JP2022098569A
Authority: JP
Inventors: 玄森下; Gen Morishita
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2022-06-20
Filing date: 2022-06-20
Publication date: 2024-01-05
Also published as: CN117278038A

Abstract

PROBLEM TO BE SOLVED: To further suppress an A/D conversion error that is caused by an IR drop in an external power supply voltage and become particularly noticeable in low illuminance in a column ADC.

SOLUTION: In a voltage comparator 30 for a column ADC, a differential amplifier 31 operates with a first power supply voltage VDDA supplied from the outside, and amplifies and outputs the differential voltage between a reference voltage Vramp and a detection voltage Vpix. A single-ended amplifier 32 operates on a second power supply voltage VDDC, and receives the differential voltage amplified by the differential amplifier 31 as input. A voltage conversion circuit 50 generates the second power supply voltage VDDC by stepping down the first power supply voltage VDDA. The voltage conversion circuit 50 operates to keep the second power supply voltage VDDC constant regardless of fluctuations in the first power supply voltage VDDA.

SELECTED DRAWING: Figure 6

Description

本開示は、半導体装置に関し、たとえば、カラムＡＤＣ（Analog-to-Digital Convertor）に好適に用いられるものである。 The present disclosure relates to a semiconductor device, and is suitable for use in, for example, a column ADC (Analog-to-Digital Converter).

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどでは、カラムごとに並列動作するカラムＡＤＣが一般的に用いられる。カラムＡＤＣでは、近年、小面積化と低ノイズ化のために、各ＡＤＣの比較器を２段のアンプ構成にしたダブルクランプ方式が用いられる。 In CMOS (Complementary Metal Oxide Semiconductor) image sensors, column ADCs that operate in parallel on a column-by-column basis are generally used. In column ADCs, in recent years, a double clamp method is used in which the comparators of each ADC have a two-stage amplifier configuration in order to reduce the area and reduce noise.

本件の発明者であるF. Morishita等（非特許文献１）は、さらなる小面積化と低ノイズ化のための技術を開示している。具体的に、この文献に記載のカラムＡＤＣでは、第１段目アンプが全差動アンプで構成されるのに対し、第２段目アンプがシングルエンドアンプで構成される。さらに、電源線およびグランド線におけるＩＲドロップを抑制するために、第２段目アンプと相補的に動作する電流補償回路が設けられる。 F. Morishita et al. (Non-Patent Document 1), the inventors of the present invention, have disclosed a technique for further reducing the area and noise. Specifically, in the column ADC described in this document, the first stage amplifier is composed of a fully differential amplifier, whereas the second stage amplifier is composed of a single-ended amplifier. Further, in order to suppress IR drop in the power supply line and the ground line, a current compensation circuit is provided that operates complementary to the second stage amplifier.

F. Morishita et al., "A CMOS Image Sensor and an AI Accelerator for Realizing Edge-Computing-Based Surveillance Camera Systems," 2021 Symposium on VLSI Circuits, 2021, pp. 1-2, doi: 10.23919/VLSICircuits52068.2021.9492514.F. Morishita et al., "A CMOS Image Sensor and an AI Accelerator for Realizing Edge-Computing-Based Surveillance Camera Systems," 2021 Symposium on VLSI Circuits, 2021, pp. 1-2, doi: 10.23919/VLSICircuits52068.2021.9492514.

上記の非特許文献１の図６によれば、ＩＲドロップに起因した出力低下（いわゆる、シェーディングノイズ）は従来よりも抑制されている。しかしながら、低照度（暗視）の場合のＡ／Ｄ変換誤差の改善は十分とは言えず、無視できない程度の誤差が見られる。 According to FIG. 6 of the above-mentioned Non-Patent Document 1, the output reduction (so-called shading noise) caused by IR drop is suppressed more than before. However, the improvement of the A/D conversion error in the case of low illuminance (night vision) cannot be said to be sufficient, and an error that cannot be ignored is observed.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other objects and novel features will become apparent from the description of this specification and the accompanying drawings.

一実施形態によるカラムＡＤＣ用の電圧比較器は、外部から１段目の差動増幅器に供給される第１の電源電圧を降圧して、２段目のシングルエンド増幅器に供給する第２の電源電圧を生成する電圧変換回路を備える。電圧変換回路は、第１の電源電圧の変動によらずに、第２の電源電圧を一定に保つように動作する。 A voltage comparator for a column ADC according to one embodiment steps down a first power supply voltage that is externally supplied to a first stage differential amplifier, and converts the first power supply voltage to a second power supply voltage that is supplied to a second stage single-ended amplifier. It includes a voltage conversion circuit that generates a voltage. The voltage conversion circuit operates to keep the second power supply voltage constant regardless of fluctuations in the first power supply voltage.

上記の実施形態によれば、外部電源電圧のＩＲドロップに起因し、特に低照度の場合に顕著になるＡ／Ｄ変換誤差を抑制できる。 According to the embodiments described above, it is possible to suppress A/D conversion errors that are caused by IR drop of the external power supply voltage and become noticeable particularly in the case of low illuminance.

実施の形態１による半導体装置としてのＣＭＯＳイメージセンサ１０の構成を示すブロック図である。1 is a block diagram showing the configuration of a CMOS image sensor 10 as a semiconductor device according to a first embodiment. FIG. 図１の画素アレイ１１を構成する各画素２５の構成例を示す等価回路図である。FIG. 2 is an equivalent circuit diagram showing a configuration example of each pixel 25 configuring the pixel array 11 of FIG. 1. FIG. 図１のカラムＡＤＣ１２の構成をより詳しく示した図である。FIG. 2 is a diagram showing the configuration of the column ADC 12 in FIG. 1 in more detail. 電圧比較器３０の入出力信号の一例を概念的に示すタイミング図である。3 is a timing diagram conceptually showing an example of input/output signals of a voltage comparator 30. FIG. カラムＡＤＣ１２を構成する各電圧比較器３０への電源電圧ＶＤＤおよびグランド電圧ＧＮＤに供給について説明するための図である。FIG. 3 is a diagram for explaining supply of a power supply voltage VDD and a ground voltage GND to each voltage comparator 30 constituting the column ADC 12. FIG. 本実施形態の電圧比較器３０の詳細な構成例を示す回路図である。FIG. 3 is a circuit diagram showing a detailed configuration example of a voltage comparator 30 according to the present embodiment. カラムＡＤＣの動作を説明するためのタイミング図である。FIG. 3 is a timing diagram for explaining the operation of a column ADC. 第２の実施形態のカラムＡＤＣ１２Ａの構成を示すブロック図である。It is a block diagram showing the composition of column ADC12A of a 2nd embodiment. 図８の各電圧比較器３０Ａの構成を示す回路図である。9 is a circuit diagram showing the configuration of each voltage comparator 30A in FIG. 8. FIG. 図８の電圧変換回路６０の構成を示す回路図である。9 is a circuit diagram showing the configuration of a voltage conversion circuit 60 in FIG. 8. FIG.

以下、各実施形態について図面を参照して詳しく説明する。以下では、イメージセンサにおけるカラムＡＤＣに用いられている電圧比較器について主として説明するが、本開示の技術はイメージセンサだけに適用されるものでない。たとえば、静電容量センサにも本開示のカラムＡＤＣを適用できる。なお、以下の説明において、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない場合がある。 Each embodiment will be described in detail below with reference to the drawings. Although a voltage comparator used in a column ADC in an image sensor will be mainly described below, the technology of the present disclosure is not applied only to image sensors. For example, the column ADC of the present disclosure can also be applied to a capacitance sensor. In addition, in the following description, the same reference numerals are attached to the same or corresponding parts, and the description may not be repeated.

＜第１の実施形態＞
［ＣＭＯＳイメージセンサの構成例］
図１は、実施の形態１による半導体装置としてのＣＭＯＳイメージセンサ１０の構成を示すブロック図である。なお、本開示における半導体装置は、半導体チップに形成された半導体集積回路全体を指す場合もあるし、その一部の回路を指す場合もある。たとえば、カラムＡＤＣを半導体装置としても良いし、各ＡＤＣに含まれる電圧比較器を半導体装置としても良い。 <First embodiment>
[Example of configuration of CMOS image sensor]
FIG. 1 is a block diagram showing the configuration of a CMOS image sensor 10 as a semiconductor device according to the first embodiment. Note that the semiconductor device in the present disclosure may refer to the entire semiconductor integrated circuit formed on a semiconductor chip, or may refer to a part of the circuit. For example, the column ADC may be a semiconductor device, or the voltage comparator included in each ADC may be a semiconductor device.

以下、（１）画素信号を取得する部分、（２）取得した画素信号をＡ／Ｄ変換する部分、および（３）その他の部分に分けて、ＣＭＯＳイメージセンサ１０の構成および動作について説明する。 The configuration and operation of the CMOS image sensor 10 will be described below by dividing into (1) a part that acquires pixel signals, (2) a part that A/D converts the acquired pixel signals, and (3) other parts.

（１．画素信号の取得）
図１を参照して、ＣＭＯＳイメージセンサ１０は、行列状に配列された複数の画素を含む画素アレイ（Pixel Array）１１と、垂直走査回路（V-Scanner）１７とを備える。画素アレイ１１の行方向をＸ方向または水平方向とも称し、列方向をＹ方向または垂直方向とも称する。後述するように、画素アレイ１１の列にそれぞれ対応して垂直信号線２６が設けられ、画素アレイ１１の行にそれぞれ対応して水平信号線ＴＸ，ＲＸ，ＳＬが設けられる。以下、各画素の構成および動作を簡単に説明する。 (1. Acquisition of pixel signal)
Referring to FIG. 1, a CMOS image sensor 10 includes a pixel array 11 including a plurality of pixels arranged in a matrix, and a vertical scanning circuit (V-Scanner) 17. The row direction of the pixel array 11 is also referred to as the X direction or horizontal direction, and the column direction is also referred to as the Y direction or vertical direction. As will be described later, vertical signal lines 26 are provided corresponding to the columns of the pixel array 11, and horizontal signal lines TX, RX, and SL are provided corresponding to the rows of the pixel array 11, respectively. The configuration and operation of each pixel will be briefly described below.

図２は、図１の画素アレイ１１を構成する各画素２５の構成例を示す等価回路図である。図２に示すように、各画素２５は、フォトダイオード（光電変換素子）３と、フローティングディフュージョン７と、転送トランジスタ２と、リセットトランジスタ１とを含む。フォトダイオード３は、光信号を電気信号（電荷）に変換する。フローティングディフュージョン７は、フォトダイオード３によって生成された電荷を蓄積することによって、生成された電荷量に応じた電圧を有する。転送トランジスタ２は、フォトダイオード３によって生成された電荷をフローティングディフュージョン７に転送する。リセットトランジスタ１は、フローティングディフュージョン７を所定の電圧レベル（たとえば、電源電圧ＶＤＤ）にリセットする。 FIG. 2 is an equivalent circuit diagram showing a configuration example of each pixel 25 configuring the pixel array 11 of FIG. 1. As shown in FIG. 2, each pixel 25 includes a photodiode (photoelectric conversion element) 3, a floating diffusion 7, a transfer transistor 2, and a reset transistor 1. The photodiode 3 converts the optical signal into an electrical signal (charge). The floating diffusion 7 accumulates the charge generated by the photodiode 3 and has a voltage corresponding to the amount of the generated charge. Transfer transistor 2 transfers the charge generated by photodiode 3 to floating diffusion 7 . Reset transistor 1 resets floating diffusion 7 to a predetermined voltage level (for example, power supply voltage VDD).

各画素２５は、さらに、増幅トランジスタ４と、選択トランジスタ５とを含む。増幅トランジスタ４は、フローティングディフュージョン７に生じた電圧をソースフォロアモードで取り出す。選択トランジスタ５は、増幅トランジスタ４によって取り出された電圧を対応する垂直信号線２６に伝達する。同一列に設けられた各画素２５の選択トランジスタ５のソースは、当該列に対応する垂直信号線２６に接続される。 Each pixel 25 further includes an amplification transistor 4 and a selection transistor 5. The amplification transistor 4 extracts the voltage generated in the floating diffusion 7 in a source follower mode. The selection transistor 5 transmits the voltage extracted by the amplification transistor 4 to the corresponding vertical signal line 26. The source of the selection transistor 5 of each pixel 25 provided in the same column is connected to the vertical signal line 26 corresponding to the column.

また、同一行に設けられた各画素２５のリセットトランジスタ１のゲートは、当該行に対応する水平信号線ＲＸに接続される。同様に、同一行に設けられた各画素２５の転送トランジスタ２のゲートは、当該行に対応する水平信号線ＴＸに接続される。同一行に設けられた各画素２５の選択トランジスタ５のゲートは、当該行に対応する水平信号線ＳＬに接続される。 Further, the gate of the reset transistor 1 of each pixel 25 provided in the same row is connected to the horizontal signal line RX corresponding to the row. Similarly, the gates of the transfer transistors 2 of each pixel 25 provided in the same row are connected to the horizontal signal line TX corresponding to the row. The gate of the selection transistor 5 of each pixel 25 provided in the same row is connected to the horizontal signal line SL corresponding to the row.

図１の垂直走査回路１７は、水平信号線ＴＸ，ＲＸ，ＳＬの電圧を制御することにより各行を順次選択し、選択行の画素から光電変換によって得られた電気信号を取り出す。具体的には、行ごとに以下の制御が実行される。 The vertical scanning circuit 17 in FIG. 1 sequentially selects each row by controlling the voltages of the horizontal signal lines TX, RX, and SL, and extracts electrical signals obtained by photoelectric conversion from the pixels in the selected row. Specifically, the following control is executed for each row.

まず、垂直走査回路１７は、転送トランジスタ２をオフ、選択トランジスタ５をオン、リセットトランジスタ１をオンに制御する。これにより、フローティングディフュージョン７の電荷がリセットされる。 First, the vertical scanning circuit 17 controls the transfer transistor 2 to be turned off, the selection transistor 5 to be turned on, and the reset transistor 1 to be turned on. As a result, the charge on the floating diffusion 7 is reset.

次に、垂直走査回路１７は、リセットトランジスタ１をオフさせる。そして、このときのフローティングディフュージョン７の電位が、暗信号として垂直信号線２６を介して後述するカラムＡＤＣ１２によって読み出される。 Next, the vertical scanning circuit 17 turns off the reset transistor 1. Then, the potential of the floating diffusion 7 at this time is read out as a dark signal by the column ADC 12, which will be described later, via the vertical signal line 26.

その次に、垂直走査回路１７は、転送トランジスタ２をオンさせることによって、光信号に応じてフォトダイオード３に蓄積された電荷をフローティングディフュージョン７に伝達させる。そして、このときのフローティングディフュージョン７の電位が、明信号として垂直信号線２６を介して後述するカラムＡＤＣ１２によって読み出される。各画素の信号は、明信号と暗信号との差に相当する。このようにして、リセットノイズ（すなわち、ｋＴＣノイズ）を抑制した画素信号を取り出す手法を、ＣＤＳ（Correlated Double Sampling：相関２重サンプリング）と称する。 Next, the vertical scanning circuit 17 turns on the transfer transistor 2 to transfer the charges accumulated in the photodiode 3 to the floating diffusion 7 in accordance with the optical signal. Then, the potential of the floating diffusion 7 at this time is read out as a bright signal by the column ADC 12, which will be described later, via the vertical signal line 26. The signal of each pixel corresponds to the difference between the bright signal and the dark signal. The method of extracting a pixel signal with reset noise (that is, kTC noise) suppressed in this manner is called CDS (Correlated Double Sampling).

（２．画素信号のＡ／Ｄ変換）
再び図１を参照して、ＣＭＯＳイメージセンサ１０は、さらに、画素アレイ１１の列ごとにＡＤ変換を行うシングルスロープ型のカラムＡＤＣ（Column ADCs）１２を備える。具体的に、カラムＡＤＣ１２は、画素アレイ１１の列ごとに設けられた電圧比較器（Voltage Comparator）３０およびラッチ回路（Latch）１３を備える。さらに、カラムＡＤＣ１２は、各列で共通のカウンタ回路（Global Counter）１４、ランプ電圧生成器（Ramp）１５、およびバイアス電圧生成器（Bias/BGR）１６を備える。 (2. A/D conversion of pixel signal)
Referring again to FIG. 1, the CMOS image sensor 10 further includes single slope type column ADCs (Column ADCs) 12 that perform AD conversion for each column of the pixel array 11. Specifically, the column ADC 12 includes a voltage comparator 30 and a latch circuit 13 provided for each column of the pixel array 11. Further, the column ADC 12 includes a counter circuit (Global Counter) 14, a ramp voltage generator (Ramp) 15, and a bias voltage generator (Bias/BGR) 16 common to each column.

図３は、図１のカラムＡＤＣ１２の構成をより詳しく示した図である。図３では、画素アレイ１１の列数をｎとして、ｎ個の電圧比較器３０＿１～３０＿ｎとｎ個のラッチ回路１３＿１～１３＿ｎとが設けられた例を示している。ｎ個の電圧比較器３０＿１～３０＿ｎおよびｎ個のラッチ回路１３＿１～１３＿ｎは並列動作する。 FIG. 3 is a diagram showing the configuration of the column ADC 12 in FIG. 1 in more detail. FIG. 3 shows an example in which the number of columns of the pixel array 11 is n, and n voltage comparators 30_1 to 30_n and n latch circuits 13_1 to 13_n are provided. The n voltage comparators 30_1 to 30_n and the n latch circuits 13_1 to 13_n operate in parallel.

図３を参照して、各電圧比較器３０は、差動増幅器３１と、シングルエンド増幅器３２と、二値化回路３３とを含む。差動増幅器３１およびシングルエンド増幅器３２から構成される直列２段の構成（いわゆるダブルクランプ方式）にすることにより、小面積かつ低ノイズ化が可能になる。また、第２段目の増幅器をシングルエンド増幅器３２にすることにより、さらなる小面積化と低消費電力化を図っている。 Referring to FIG. 3, each voltage comparator 30 includes a differential amplifier 31, a single-ended amplifier 32, and a binarization circuit 33. By adopting a two-stage configuration (so-called double clamp system) in series consisting of a differential amplifier 31 and a single-end amplifier 32, it is possible to reduce the area and reduce noise. Further, by using the single-ended amplifier 32 as the second stage amplifier, further reduction in area and power consumption is achieved.

具体的に、差動増幅器３１の非反転入力ノード（node）は、容量素子Ｃ１を介して対応列の垂直信号線２６に接続される。これにより、図１の垂直走査回路１７によって選択された行の画素（Ｐｉｘ）２５から検知電圧（図３の場合、画素電圧Ｖｐｉｘ）が、差動増幅器３１の非反転入力ノードに入力される。低照度ほど画素電圧Ｖｐｉｘは高く、高照度ほど画素電圧Ｖｐｉｘは低い。差動増幅器３１の反転入力ノードは、共通の基準電圧（図３の場合、ランプ電圧Ｖｒａｍｐ）の供給を受けるための電圧供給線３６に、容量素子Ｃ２を介して接続される。差動増幅器３１は、画素電圧Ｖｐｉｘとランプ電圧Ｖｒａｍｐの差分電圧を増幅し、増幅した差分電圧を出力する。 Specifically, a non-inverting input node of the differential amplifier 31 is connected to the vertical signal line 26 of the corresponding column via the capacitive element C1. As a result, the detection voltage (pixel voltage Vpix in the case of FIG. 3) from the pixel (Pix) 25 in the row selected by the vertical scanning circuit 17 in FIG. 1 is input to the non-inverting input node of the differential amplifier 31. The lower the illuminance, the higher the pixel voltage Vpix, and the higher the illuminance, the lower the pixel voltage Vpix. The inverting input node of the differential amplifier 31 is connected via a capacitive element C2 to a voltage supply line 36 for receiving a common reference voltage (ramp voltage Vramp in the case of FIG. 3). The differential amplifier 31 amplifies a differential voltage between the pixel voltage Vpix and the ramp voltage Vramp, and outputs the amplified differential voltage.

シングルエンド増幅器３２には、差動増幅器３１の出力電圧が入力される。シングルエンド増幅器３２は、入力された電圧をさらに増幅して二値化回路３３に出力する。二値化回路３３は、シングルエンド増幅器３２から入力された電圧の電圧レベルに応じて、ハイレベル（“１”）またはロウレベル（“０”）の信号を出力する。 The output voltage of the differential amplifier 31 is input to the single-ended amplifier 32 . The single-end amplifier 32 further amplifies the input voltage and outputs it to the binarization circuit 33. The binarization circuit 33 outputs a high level (“1”) or low level (“0”) signal depending on the voltage level of the voltage input from the single-end amplifier 32.

ランプ電圧生成器１５は、経過時間に比例して電圧値が減少するランプ電圧Ｖｒａｍｐを生成し、生成したランプ電圧Ｖｒａｍｐを電圧供給線３６に出力する。ランプ電圧生成器１５は、カウンタ回路１４から出力されるデジタルコードに同期してランプ電圧Ｖｒａｍｐを出力する。 The lamp voltage generator 15 generates a lamp voltage Vramp whose voltage value decreases in proportion to elapsed time, and outputs the generated lamp voltage Vramp to the voltage supply line 36. The ramp voltage generator 15 outputs a ramp voltage Vramp in synchronization with the digital code output from the counter circuit 14.

一例として図３に示すように、ランプ電圧生成器１５は、Ｄ／Ａ（Digital-to-Analog）変換器３４と、ユニティ・ゲイン・バッファ３５とを含む。ランプ電圧生成器１５は、Ｄ／Ａ変換器３４によって生成されたランプ電圧Ｖｒａｍｐを、ユニティ・ゲイン・バッファ３５を介して電圧供給線３６に出力する。 As shown in FIG. 3 as an example, the lamp voltage generator 15 includes a D/A (Digital-to-Analog) converter 34 and a unity gain buffer 35. Ramp voltage generator 15 outputs ramp voltage Vramp generated by D/A converter 34 to voltage supply line 36 via unity gain buffer 35.

ラッチ回路１３は、対応列の電圧比較器３０の二値化回路３３の出力信号がロウレベルからハイレベルに変化したときに、カウンタ回路１４から出力されるデジタルコードを保持する。ラッチ回路１３に保持されたデジタルコードは、図１の論理回路（Logic）２０に出力される。論理回路２０は、このデジタルコードに基づいて、画素電圧Ｖｐｉｘとランプ電圧Ｖｒａｍｐとが交差したときのランプ電圧Ｖｒａｍｐの電圧レベルを判定する。 The latch circuit 13 holds the digital code output from the counter circuit 14 when the output signal of the binarization circuit 33 of the voltage comparator 30 in the corresponding column changes from low level to high level. The digital code held in the latch circuit 13 is output to the logic circuit (Logic) 20 in FIG. Based on this digital code, the logic circuit 20 determines the voltage level of the ramp voltage Vramp when the pixel voltage Vpix and the ramp voltage Vramp intersect.

図４は、電圧比較器３０の入出力信号の一例を概念的に示すタイミング図である。図４のタイミング図は、電圧比較器３０の入力信号（Inputs of Comparator）、すなわち、ランプ電圧Ｖｒａｍｐおよび画素電圧Ｖｐｉｘの波形を示す。さらに、図４のタイミング図は、電圧比較器３０の出力信号（Output of Comparator）の波形を示す。図４の横軸は、カウンタ回路１４から出力されるデジタルコードを示す。カウンタ回路１４から出力されるデジタルコードは経過時間（time）に対応する。 FIG. 4 is a timing diagram conceptually showing an example of input/output signals of the voltage comparator 30. The timing diagram of FIG. 4 shows the waveforms of the input signals of the voltage comparator 30, that is, the ramp voltage Vramp and the pixel voltage Vpix. Furthermore, the timing diagram of FIG. 4 shows the waveform of the output signal (Output of Comparator) of the voltage comparator 30. The horizontal axis in FIG. 4 indicates the digital code output from the counter circuit 14. The digital code output from the counter circuit 14 corresponds to elapsed time (time).

図４を参照して、カウンタ回路１４から出力されるデジタルコードが０にリセットされた後、デジタルコードがＣｔ１のときに、ランプ電圧生成器１５から出力されるランプ電圧Ｖｒａｍｐが低下し始める。画素電圧Ｖｐｉｘとランプ電圧Ｖｒａｍｐとが交差したとき、電圧比較器３０の出力信号がロウ（Ｌ）レベルからハイ（Ｈ）レベルに切り替わる。 Referring to FIG. 4, after the digital code output from counter circuit 14 is reset to 0, when the digital code is Ct1, lamp voltage Vramp output from ramp voltage generator 15 starts to decrease. When the pixel voltage Vpix and the ramp voltage Vramp intersect, the output signal of the voltage comparator 30 switches from low (L) level to high (H) level.

各ラッチ回路１３は、対応する電圧比較器３０の出力信号の切り替わりに応答して、カウンタ回路１４から出力されたデジタルコードＣｔ２を保持する。したがって、デジタルコードＣｔ２とＣｔ１との差分に基づいて、画素電圧Ｖｐｉｘのデジタル値を検知できる。 Each latch circuit 13 holds the digital code Ct2 output from the counter circuit 14 in response to switching of the output signal of the corresponding voltage comparator 30. Therefore, the digital value of the pixel voltage Vpix can be detected based on the difference between the digital codes Ct2 and Ct1.

再び図３を参照して、バイアス電圧生成器（Bias/BGR）１６は、各電圧比較器３０で共通に使用されるバイアス電流を生成する。生成したバイアス電流は、カレントミラーを利用して各電圧比較器３０に分配される。 Referring again to FIG. 3, bias voltage generator (Bias/BGR) 16 generates a bias current that is commonly used by each voltage comparator 30. The generated bias current is distributed to each voltage comparator 30 using a current mirror.

一例として図３に示すように、バイアス電圧生成器１６は、定電流源３７とダイオード接続されたＮＭＯＳ（N-channel MOS）トランジスタ３８とを含む。定電流源３７は、温度補償のために、バンドギャップリファレンス（ＢＧＲ：Band Gap Reference）による基準電圧回路を利用して構成される。ＮＭＯＳトランジスタ３８は、定電流源３７とグランド電圧ＧＮＤが与えられるグランド線との間に接続される。ＮＭＯＳトランジスタ３８のゲートが各電圧比較器３０に設けられたＮＭＯＳトランジスタのゲートと共通のバイアス線３９を介して接続されることにより、カレントミラーが構成される。 As shown in FIG. 3 as an example, the bias voltage generator 16 includes a constant current source 37 and a diode-connected NMOS (N-channel MOS) transistor 38. The constant current source 37 is configured using a reference voltage circuit using a band gap reference (BGR) for temperature compensation. NMOS transistor 38 is connected between constant current source 37 and a ground line to which ground voltage GND is applied. A current mirror is configured by connecting the gate of the NMOS transistor 38 to the gate of the NMOS transistor provided in each voltage comparator 30 via a common bias line 39.

バイアス電圧生成器１６は、定電流源と、ダイオード接続されたＰＭＯＳ（P-channel MOS）トランジスタとを含んでいてもよい。この場合、ダイオード接続されたＰＭＯＳトランジスタは、電源電圧ＶＤＤが与えられる電源線と定電流源との間に接続される。ＰＭＯＳトランジスタのゲートが各電圧比較器３０に設けられたＰＭＯＳトランジスタのゲートと共通のバイアス線を介して接続されることにより、カレントミラーが構成される。 Bias voltage generator 16 may include a constant current source and a diode-connected PMOS (P-channel MOS) transistor. In this case, the diode-connected PMOS transistor is connected between a power supply line to which power supply voltage VDD is applied and a constant current source. A current mirror is configured by connecting the gate of the PMOS transistor to the gate of the PMOS transistor provided in each voltage comparator 30 via a common bias line.

（３．その他）
再び図１を参照して、ＣＭＯＳイメージセンサ１０は、さらに、レギュレータ回路（Regulator）１８、高速インターフェイス（High-Speed I/F）１９、および論理回路２０を備える。 (3. Others)
Referring again to FIG. 1, the CMOS image sensor 10 further includes a regulator circuit (Regulator) 18, a high-speed interface (High-Speed I/F) 19, and a logic circuit 20.

レギュレータ回路１８は、電源電圧を安定化するための回路である。高速インターフェイス１９は、Ａ／Ｄ変換されたｎ列分の画素信号をパラレル・シリアル変換によってシリアス信号に変換してからＣＭＯＳイメージセンサ１０の外部に出力する。高速インターフェイス１９は、さらに、コマンド等を外部から受信する。論理回路２０は、外部から与えられたコマンドに従って、ＣＭＯＳイメージセンサ１０の全体の動作を制御する。 The regulator circuit 18 is a circuit for stabilizing the power supply voltage. The high-speed interface 19 converts the A/D-converted pixel signals for n columns into serial signals through parallel-to-serial conversion, and outputs the signals to the outside of the CMOS image sensor 10 . The high-speed interface 19 further receives commands and the like from the outside. The logic circuit 20 controls the overall operation of the CMOS image sensor 10 according to commands given from the outside.

［カラムＡＤＣへの電源電圧供給の問題点］
図５は、カラムＡＤＣ１２を構成する各電圧比較器３０への電源電圧ＶＤＤおよびグランド電圧ＧＮＤに供給について説明するための図である。 [Problems with power supply voltage supply to column ADC]
FIG. 5 is a diagram for explaining the supply of the power supply voltage VDD and ground voltage GND to each voltage comparator 30 constituting the column ADC 12.

図５の（Ａ）は、電源端子４０、グランド端子４１、電源線４４、およびグランド線４５と、各電圧比較器３０との接続を説明するための図である。通常、図５（Ａ）に示すように、電源端子４０およびグランド端子４１は、行方向Ｘに配列されたｎ個（ｎは、例えば数千）の電圧比較器３０の配列方向の両端に設けられる。もしくは、電源端子４０およびグランド端子４１は、ｎ個の電圧比較器３０の配列方向の片端のみに設けられる場合もある。電源線４４およびグランド線４５は、電源端子４０およびグランド端子４１にそれぞれ接続され、行方向Ｘに延在する。各電圧比較器３０は、共通の電源線４４およびグランド線４５と接続される。 FIG. 5A is a diagram for explaining connections between the power supply terminal 40, the ground terminal 41, the power supply line 44, and the ground line 45 and each voltage comparator 30. Usually, as shown in FIG. 5A, a power supply terminal 40 and a ground terminal 41 are provided at both ends of n voltage comparators 30 (n is, for example, several thousand) arranged in the row direction X. It will be done. Alternatively, the power supply terminal 40 and the ground terminal 41 may be provided only at one end in the arrangement direction of the n voltage comparators 30. The power supply line 44 and the ground line 45 are connected to the power supply terminal 40 and the ground terminal 41, respectively, and extend in the row direction X. Each voltage comparator 30 is connected to a common power supply line 44 and a common ground line 45.

図５の（Ｂ）は、電源線４４およびグランド線４５に生じるＩＲドロップについて説明するための図である。同図の横軸はカラム位置（Column Position）を表し、縦軸は電源線４４およびグランド線４５の電圧を表す。 FIG. 5B is a diagram for explaining the IR drop that occurs on the power supply line 44 and the ground line 45. The horizontal axis in the figure represents the column position, and the vertical axis represents the voltages of the power supply line 44 and the ground line 45.

カラムＡＤＣ１２の各電圧比較器３０には定常的にバイアス電流が流れており、この大きさは１個の電圧比較器３０あたり約１０μＡ程度である。カラムＡＤＣ１２には数千個の電圧比較器３０が設けられているので、電源線４４およびグランド線４５に生じるＩＲドロップは、無視できない大きさになる。 A bias current constantly flows through each voltage comparator 30 of the column ADC 12, and the magnitude of this current is approximately 10 μA per voltage comparator 30. Since several thousand voltage comparators 30 are provided in the column ADC 12, the IR drop occurring on the power supply line 44 and the ground line 45 becomes large enough to not be ignored.

たとえば、図５の（Ｂ）に示すように、アナログ回路用の電源電圧として３．０Ｖが外部から供給され、ロジック回路用の電源電圧として１．２Ｖが外部から供給されている場合について例示する。この場合、電源線４４の中央付近の電源電圧はＩＲドロップによって０．１Ｖ程度低下する場合がある。また、グランド線４５の中央付近のグランド電圧はＩＲドロップによって０．１Ｖ程度上昇する場合がある。 For example, as shown in FIG. 5B, a case will be illustrated in which 3.0V is supplied from the outside as the power supply voltage for the analog circuit, and 1.2V is supplied from the outside as the power supply voltage for the logic circuit. . In this case, the power supply voltage near the center of the power supply line 44 may drop by about 0.1V due to the IR drop. Further, the ground voltage near the center of the ground line 45 may rise by about 0.1V due to an IR drop.

上記のようなＩＲドロップに起因した電源電圧の低下およびグランド電圧の上昇によって、行方向Ｘの中央付近のバイアス電流が減少する。この結果、中央付近のカラムＡＤＣ１２においてＡ／Ｄ変換に誤差が生じる。特に低照度の画像の撮像において誤差が大きくなる。 The bias current near the center in the row direction X decreases due to the decrease in power supply voltage and increase in ground voltage caused by the IR drop as described above. As a result, an error occurs in A/D conversion in the column ADC 12 near the center. The error becomes particularly large when capturing images with low illuminance.

また、ＣＭＯＳイメージセンサ１０を他の機能ブロックと共に半導体チップ上に混載した場合には、チップ全体の電源線はカラムＡＤＣ１２への電源供給のために最適化されるわけでない。この結果、ＩＲドロップがより著しくなる。次に説明する電圧比較器の回路構成は、上記の問題点を解消することを目的としている。 Furthermore, when the CMOS image sensor 10 is mounted together with other functional blocks on a semiconductor chip, the power lines of the entire chip are not optimized for supplying power to the column ADCs 12. As a result, the IR drop becomes more significant. The circuit configuration of the voltage comparator to be described next is aimed at solving the above problems.

［電圧比較器の回路構成］
図６は、本実施形態の電圧比較器３０の詳細な構成例を示す回路図である。図６を参照して、電圧比較器３０は、図３を参照して説明した差動増幅器３１、シングルエンド増幅器３２、および二値化回路３３に加えて、電圧変換回路５０およびリピータ（repeater）回路５７を備える。 [Circuit configuration of voltage comparator]
FIG. 6 is a circuit diagram showing a detailed configuration example of the voltage comparator 30 of this embodiment. Referring to FIG. 6, voltage comparator 30 includes a voltage conversion circuit 50 and a repeater in addition to differential amplifier 31, single-end amplifier 32, and binarization circuit 33 described with reference to FIG. A circuit 57 is provided.

さらに、電圧比較器３０には、外部から与えられたアナログ回路用の電源電圧ＶＤＤＡを供給する電源線５１と、アナログ回路用のグランド電圧ＧＮＤＡを供給するグランド線５２とが設けられている。また、外部から与えられたロジック回路用の電源電圧ＶＤＤＬを供給する電源線５３と、ロジック回路用のグランド電圧ＧＮＤＬを供給するグランド線５４とが設けられている。さらに、電圧比較器３０には、電圧変換回路５０によって電源電圧ＶＤＤＡから変換された電源電圧ＶＤＤＣを供給するためのローカルの電源線５６が設けられている。 Further, the voltage comparator 30 is provided with a power line 51 that supplies an externally applied power supply voltage VDDA for the analog circuit, and a ground line 52 that supplies a ground voltage GNDA for the analog circuit. Further, a power line 53 that supplies a power supply voltage VDDL for the logic circuit applied from the outside, and a ground line 54 that supplies a ground voltage GNDL for the logic circuit are provided. Further, the voltage comparator 30 is provided with a local power line 56 for supplying the power supply voltage VDDC converted from the power supply voltage VDDA by the voltage conversion circuit 50.

上記の電源電圧ＶＤＤＬは、電源電圧ＶＤＤＡよりも低い電圧値であり、電源電圧ＶＤＤＣは、たとえば、電源電圧ＶＤＤＬに等しい電圧値に設定される。一例として、電源電圧ＶＤＤＡは３．０Ｖであり、電源電圧ＶＤＤＬ，ＶＤＤＣは１．２Ｖである。 The above power supply voltage VDDL has a voltage value lower than the power supply voltage VDDA, and the power supply voltage VDDC is set, for example, to a voltage value equal to the power supply voltage VDDL. As an example, the power supply voltage VDDA is 3.0V, and the power supply voltages VDDL and VDDC are 1.2V.

以下、差動増幅器３１の構成例について説明する。図６に示すように、差動増幅器３１は、ＰＭＯＳトランジスタＰＭ１，ＰＭ２，ＰＭ３と、ＮＭＯＳトランジスタＮＭ１，ＮＭ２と、スイッチ素子ＡＺ１，ＡＺ２とを備える。差動増幅器３１には、アナログ回路用の電源電圧ＶＤＤＡおよびアナログ回路用のグランド電圧ＧＮＤＡが供給される。以下、差動増幅器３１を構成する各素子の接続について簡単に説明する。 An example of the configuration of the differential amplifier 31 will be described below. As shown in FIG. 6, the differential amplifier 31 includes PMOS transistors PM1, PM2, PM3, NMOS transistors NM1, NM2, and switch elements AZ1, AZ2. The differential amplifier 31 is supplied with an analog circuit power supply voltage VDDA and an analog circuit ground voltage GNDA. The connection of each element constituting the differential amplifier 31 will be briefly explained below.

ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１は、中間ノードＮ１とグランド線５２との間にこの順で直列に接続される。ＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ２は、上記の直列接続されたＭＯＳトランジスタＰＭ１，ＮＭ１と並列に、中間ノードＮ１とグランド線５２との間にこの順で直列に接続される。 PMOS transistor PM1 and NMOS transistor NM1 are connected in series in this order between intermediate node N1 and ground line 52. The PMOS transistor PM2 and the NMOS transistor NM2 are connected in series in this order between the intermediate node N1 and the ground line 52 in parallel with the series-connected MOS transistors PM1 and NM1.

ＰＭＯＳトランジスタＰＭ１，ＰＭ２は入力トランジスタ対を構成する。ＰＭＯＳトランジスタＰＭ１のゲートには、容量素子Ｃ２を介してランプ電圧Ｖｒａｍｐが入力される。ＰＭＯＳトランジスタＰＭ２のゲートには、容量素子Ｃ１を介して画素電圧Ｖｐｉｘが入力される。ＮＭＯＳトランジスタＮＭ１のゲートは、自身のドレインとＮＭＯＳトランジスタＮＭ２のゲートに接続される。これにより、ＮＭＯＳトランジスタＮＭ１，ＮＭ２はカレントミラー回路を構成する。 PMOS transistors PM1 and PM2 constitute an input transistor pair. A ramp voltage Vramp is input to the gate of the PMOS transistor PM1 via the capacitive element C2. The pixel voltage Vpix is input to the gate of the PMOS transistor PM2 via the capacitive element C1. The gate of the NMOS transistor NM1 is connected to its own drain and the gate of the NMOS transistor NM2. Thereby, NMOS transistors NM1 and NM2 constitute a current mirror circuit.

ＰＭＯＳトランジスタＰＭ３は、電源線５１と中間ノードＮ１との間に接続される。ＰＭＯＳトランジスタＰＭ３のゲートには、共通のバイアス電圧Ｖｂｉａｓが供給される。これにより、ＰＭＯＳトランジスタＰＭ３は定電流源として機能する。 PMOS transistor PM3 is connected between power supply line 51 and intermediate node N1. A common bias voltage Vbias is supplied to the gate of the PMOS transistor PM3. Thereby, the PMOS transistor PM3 functions as a constant current source.

ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２との接続ノードＮ３は、差動増幅器３１の出力ノードとして次段のシングルエンド増幅器３２に接続される。 A connection node N3 between the PMOS transistor PM2 and the NMOS transistor NM2 is connected to the next-stage single-ended amplifier 32 as an output node of the differential amplifier 31.

スイッチ素子ＡＺ１は、ＭＯＳトランジスタＰＭ１およびＮＭ１の接続ノードＮ２とＰＭＯＳトランジスタＰＭ１のゲートとの間に接続される。スイッチ素子ＡＺ２は、ＭＯＳトランジスタＰＭ２およびＮＭ２の接続ノードＮ３と、ＰＭＯＳトランジスタＰＭ２のゲートとの間に接続される。スイッチ素子ＡＺ１，ＡＺ２をオンすることによって、差動増幅器３１の入力オフセットが除去される。その後、スイッチ素子ＡＺ１，ＡＺ２をオフしてから、カウンタ回路１４のカウントアップとランプ電圧Ｖｒａｍｐの掃引とが開始される。 Switch element AZ1 is connected between connection node N2 of MOS transistors PM1 and NM1 and the gate of PMOS transistor PM1. Switch element AZ2 is connected between connection node N3 of MOS transistors PM2 and NM2 and the gate of PMOS transistor PM2. By turning on switch elements AZ1 and AZ2, the input offset of differential amplifier 31 is removed. Thereafter, after turning off the switch elements AZ1 and AZ2, the counter circuit 14 starts counting up and sweeping the lamp voltage Vramp.

次に、シングルエンド増幅器３２の構成例について説明する。図６に示すように、シングルエンド増幅器３２は、ＰＭＯＳトランジスタＰＭ４と、ＮＭＯＳトランジスタＮＭ３と、容量素子Ｃ３と、スイッチ素子ＡＺ３とを備える。シングルエンド増幅器３２には、ローカルの電源電圧ＶＤＤＣおよびアナログ回路用のグランド電圧ＧＮＤＡが供給される。以下、シングルエンド増幅器３２を構成する素子の接続について簡単に説明する。 Next, a configuration example of the single-ended amplifier 32 will be described. As shown in FIG. 6, the single-ended amplifier 32 includes a PMOS transistor PM4, an NMOS transistor NM3, a capacitive element C3, and a switch element AZ3. The single-ended amplifier 32 is supplied with a local power supply voltage VDDC and a ground voltage GNDA for the analog circuit. Hereinafter, the connection of the elements constituting the single-ended amplifier 32 will be briefly explained.

ＰＭＯＳトランジスタＰＭ４およびＮＭＯＳトランジスタＮＭ３は、電源線５６とグランド線５２との間にこの順で直列に接続される。容量素子Ｃ３は、ＰＭＯＳトランジスタＰＭ４のゲートとソースとの間に接続される。スイッチ素子ＡＺ３は、ＰＭＯＳトランジスタＰＭ４のゲートとソースとの間に接続される。スイッチ素子ＡＺ３は、容量素子Ｃ３に所定電圧を充電する際に閉状態に制御され、電圧比較器３０の動作中には開状態に制御される。 PMOS transistor PM4 and NMOS transistor NM3 are connected in series in this order between power supply line 56 and ground line 52. Capacitive element C3 is connected between the gate and source of PMOS transistor PM4. Switch element AZ3 is connected between the gate and source of PMOS transistor PM4. Switch element AZ3 is controlled to be in a closed state when charging capacitive element C3 with a predetermined voltage, and is controlled to be in an open state while voltage comparator 30 is operating.

容量素子Ｃ３の充電電圧がＰＭＯＳトランジスタＰＭ４のゲートにバイアスされることにより、ＰＭＯＳトランジスタＰＭ４は電流ｉ_１を流す電流源として用いられる。したがって、ＮＭＯＳトランジスタＮＭ３は、電流源を負荷とするソース接地増幅回路として機能する。 By biasing the charging voltage of the capacitive element C3 to the gate of the PMOS transistor PM4, the PMOS transistor PM4 is used as a current source that flows the current _i1 . Therefore, the NMOS transistor NM3 functions as a source-grounded amplifier circuit that uses the current source as a load.

シングルエンド増幅器３２の入力ノードであるＮＭＯＳトランジスタＮＭ３のゲートは、前段の差動増幅器３１の出力ノードである接続ノードＮ３に接続される。ＰＭＯＳトランジスタＰＭ４とＮＭＯＳトランジスタＮＭ３との接続ノードＮ４は、シングルエンド増幅器３２の出力ノードとして次段の二値化回路３３に接続される。 The gate of the NMOS transistor NM3, which is the input node of the single-ended amplifier 32, is connected to the connection node N3, which is the output node of the differential amplifier 31 at the previous stage. A connection node N4 between the PMOS transistor PM4 and the NMOS transistor NM3 is connected to the next stage binarization circuit 33 as an output node of the single-ended amplifier 32.

ここで、ＰＭＯＳトランジスタＰＭ４のバイアス電圧は、各電圧比較器３０で共通のバイアス線を介して供給することも一応可能である。しかしながら、シングルエンド増幅器３２の出力電圧は急峻に変化するために、共通のバイアス線にラッシュ電流と呼ばれるノイズがのってしまう。そこで、容量素子Ｃ３を用いた自己バイアス回路によって、他の電圧比較器３０へのキックバックを防止する。 Here, it is also possible to supply the bias voltage of the PMOS transistor PM4 to each voltage comparator 30 via a common bias line. However, since the output voltage of the single-ended amplifier 32 changes rapidly, noise called rush current is added to the common bias line. Therefore, kickback to other voltage comparators 30 is prevented by a self-bias circuit using capacitive element C3.

図６に示すように、電圧変換回路５０は、ＰＭＯＳトランジスタＰＭ５と差動増幅器Ｌ１とを含む。 As shown in FIG. 6, voltage conversion circuit 50 includes a PMOS transistor PM5 and a differential amplifier L1.

ＰＭＯＳトランジスタＰＭ５は、外部からアナログ回路用の電源電圧ＶＤＤＡが供給される電源線５１とローカルの電源線５６との間に接続される。差動増幅器Ｌ１の出力ノードはＰＭＯＳトランジスタＰＭ５のゲートに接続され、差動増幅器Ｌ１の非反転入力ノードは、電源線５６に接続される。差動増幅器Ｌ１の反転入力ノードには、ロジック回路用の電源電圧ＶＤＤＬが与えられる。 The PMOS transistor PM5 is connected between a power line 51 to which an analog circuit power supply voltage VDDA is supplied from the outside and a local power line 56. The output node of differential amplifier L1 is connected to the gate of PMOS transistor PM5, and the non-inverting input node of differential amplifier L1 is connected to power supply line 56. A logic circuit power supply voltage VDDL is applied to an inverting input node of the differential amplifier L1.

上記の構成によれば、電圧変換回路５０は、電源電圧ＶＤＤＡからそれよりも低電圧の電源電圧ＶＤＤＣを生成する。電源電圧ＶＤＤＡがＩＲドロップにより低下したとしても、電圧変換回路５０は電源電圧ＶＤＤＣの値をロジック回路用の電源電圧ＶＤＤＬに略等しい一定の値に保つことができる。この結果、ＰＭＯＳトランジスタＰＭ４を流れる電流ｉ１もほぼ一定に保つことができるので、非特許文献１に開示されていたような電流補償回路が不要になる。 According to the above configuration, the voltage conversion circuit 50 generates a lower voltage power supply voltage VDDC from the power supply voltage VDDA. Even if the power supply voltage VDDA decreases due to IR drop, the voltage conversion circuit 50 can maintain the value of the power supply voltage VDDC at a constant value that is approximately equal to the power supply voltage VDDL for the logic circuit. As a result, the current i1 flowing through the PMOS transistor PM4 can also be kept substantially constant, making the current compensation circuit as disclosed in Non-Patent Document 1 unnecessary.

二値化回路３３は、ＰＭＯＳトランジスタＰＭ６およびＮＭＯＳトランジスタＮＭ４と含む。トランジスタＰＭ６，ＮＭ４は、電圧変換回路５０によって生成された電源電圧ＶＤＤＣを供給するための電源線５６とロジック回路用のグランド線５４との間にこの順で直列に接続される。ＰＭＯＳトランジスタＰＭ６のゲートは、二値化回路３３の入力ノードとして、シングルエンド増幅器３２の出力ノードである接続ノードＮ４に接続される。ＰＭＯＳトランジスタＰＭ６とＮＭＯＳトランジスタＮＭ４との接続ノードＮ５は、二値化回路３３の出力ノードとして、次段のリピータ回路５７に接続される。 Binarization circuit 33 includes a PMOS transistor PM6 and an NMOS transistor NM4. Transistors PM6 and NM4 are connected in series in this order between a power supply line 56 for supplying the power supply voltage VDDC generated by the voltage conversion circuit 50 and a ground line 54 for the logic circuit. The gate of the PMOS transistor PM6 is connected to the connection node N4, which is the output node of the single-ended amplifier 32, as an input node of the binarization circuit 33. A connection node N5 between the PMOS transistor PM6 and the NMOS transistor NM4 is connected to the next stage repeater circuit 57 as an output node of the binarization circuit 33.

二値化回路３３の動作について簡単に説明すると次のとおりである。電圧比較器３０の動作前に、ＮＭＯＳトランジスタＮＭ４のゲートにリセット信号ＲＳＰが入力されることによって、ＮＭＯＳトランジスタＮＭ４が導通状態になる。これにより、接続ノードＮ５がグランド電圧ＧＮＤＬにリセットされる。この状態が、二値化回路３３のＬ状態に相当する。しかる後に、ＰＭＯＳトランジスタＰＭ６のゲートへの入力信号に応じて、二値化回路３３がＨ状態に変化する（後述する図７の時刻ｔ４，ｔ９に対応する）。 The operation of the binarization circuit 33 will be briefly explained as follows. Before the voltage comparator 30 operates, the reset signal RSP is input to the gate of the NMOS transistor NM4, so that the NMOS transistor NM4 becomes conductive. This resets the connection node N5 to the ground voltage GNDL. This state corresponds to the L state of the binarization circuit 33. Thereafter, the binarization circuit 33 changes to the H state in response to the input signal to the gate of the PMOS transistor PM6 (corresponding to times t4 and t9 in FIG. 7, which will be described later).

リピータ回路５７は、縦続接続されたインバータＬ２，Ｌ３を含み、ロジック回路用の電源電圧ＶＤＤＬとロジック回路用のグランド電圧ＧＮＤＬによって動作する。インバータＬ２の入力ノードは、リピータ回路５７の入力ノードとして、二値化回路３３の出力ノードである接続ノードＮ５に接続される。 The repeater circuit 57 includes cascade-connected inverters L2 and L3, and operates using a logic circuit power supply voltage VDDL and a logic circuit ground voltage GNDL. An input node of the inverter L2 is connected to a connection node N5, which is an output node of the binarization circuit 33, as an input node of the repeater circuit 57.

上記の電圧比較器３０の構成において、差動増幅器３１、電圧変換回路５０、およびシングルエンド増幅器３２のＮＭＯＳトランジスタＮＭ３は、耐圧を電源電圧ＶＤＤＡ以上にする必要がある。したがって、これらの部分（図６において、一点鎖線５８で囲まれていない部分）は、ゲート絶縁膜が比較的厚くかつしきい値電圧が比較的大きい、いわゆる厚膜トランジスタで構成される。一方、二値化回路３３、リピータ回路５７、シングルエンド増幅器３２のＰＭＯＳトランジスタＰＭ４の耐圧は、電源電圧ＶＤＤＡより小さく電源電圧ＶＤＤＬ（ＶＤＤＣに等しい）より大きければよい。したがって、これらの部分（図６において、一点鎖線５８で囲まれている部分）は、ゲート絶縁膜が比較的薄くかつしきい値電圧が比較的小さい、いわゆる薄膜トランジスタで構成される。 In the configuration of the voltage comparator 30 described above, the differential amplifier 31, the voltage conversion circuit 50, and the NMOS transistor NM3 of the single-end amplifier 32 need to have a withstand voltage equal to or higher than the power supply voltage VDDA. Therefore, these portions (portions not surrounded by the dashed line 58 in FIG. 6) are constituted by so-called thick film transistors having a relatively thick gate insulating film and a relatively high threshold voltage. On the other hand, the withstand voltage of the PMOS transistor PM4 of the binarization circuit 33, the repeater circuit 57, and the single-end amplifier 32 only needs to be smaller than the power supply voltage VDDA and larger than the power supply voltage VDDL (equal to VDDC). Therefore, these portions (the portions surrounded by the dashed-dotted line 58 in FIG. 6) are constituted by so-called thin film transistors having relatively thin gate insulating films and relatively low threshold voltages.

上記のように比較的低耐圧のトランジスタＰＭ６を用いることによって、低照度の画像信号にためにシングルエンド増幅器３２の出力が低振幅であっても、ＰＭＯＳトランジスタＰＭ６を十分に導通状態にできる。この結果、二値化回路３３の出力信号Ｃｏｕｔを比較的急峻にＨレベルに変化させることができるので、Ａ／Ｄ変換誤差を低減できる。 By using the transistor PM6 having a relatively low breakdown voltage as described above, the PMOS transistor PM6 can be made sufficiently conductive even if the output of the single-ended amplifier 32 has a low amplitude due to the low-illuminance image signal. As a result, the output signal Cout of the binarization circuit 33 can be changed to H level relatively sharply, so that A/D conversion errors can be reduced.

［カラムＡＤＣの動作］
図７は、カラムＡＤＣの動作を説明するためのタイミング図である。図７には、デジタルＣＤＳ動作（Digital CDS Operation)が示されている。以下、図６を参照してこれまでの説明を総括しながら、カラムＡＤＣ１２の動作について説明する。以下のカラムＡＤＣ１２の動作は、図１の論理回路２０によって制御される。 [Column ADC operation]
FIG. 7 is a timing diagram for explaining the operation of the column ADC. FIG. 7 shows a digital CDS operation. Hereinafter, the operation of the column ADC 12 will be explained while summarizing the explanation so far with reference to FIG. The following operations of the column ADC 12 are controlled by the logic circuit 20 in FIG.

なお、図７の電源電圧ＶＤＤＣおよび二値化回路３３の出力電圧Ｃｏｕｔの波形において、実線は本実施形態のカラムＡＤＣ１２の場合を示し、破線は従来技術（非特許文献１）の場合を示す。 Note that in the waveforms of the power supply voltage VDDC and the output voltage Cout of the binarization circuit 33 in FIG. 7, the solid line indicates the case of the column ADC 12 of this embodiment, and the broken line indicates the case of the conventional technology (non-patent document 1).

図７の時刻ｔ５までは、リセット状態（Reset State）における画素電圧Ｖｐｉｘを検出するリセット変換（Reset Conversion）が示されている。 Until time t5 in FIG. 7, a reset conversion is shown in which the pixel voltage Vpix in the reset state is detected.

具体的に時刻ｔ１において、カウンタ回路１４はカウントを開始する。この時刻ｔ１の時点において、ランプ電圧生成器１５の出力電圧は、最大電圧（電源電圧ＶＤＤ）である。また、ＮＭＯＳトランジスタＮＭ３は非導通状態であるので、ＰＭＯＳトランジスタＰＭ４を流れる電流ｉ_１は０である。 Specifically, at time t1, the counter circuit 14 starts counting. At this time t1, the output voltage of the lamp voltage generator 15 is the maximum voltage (power supply voltage VDD). Further, since the NMOS transistor NM3 is in a non-conducting state, the current _i1 flowing through the PMOS transistor PM4 is zero.

次の時刻ｔ２において、ランプ電圧生成器１５の出力電圧（ランプ電圧Ｖｒａｍｐ）は減少し始める。 At the next time t2, the output voltage of the ramp voltage generator 15 (ramp voltage Vramp) begins to decrease.

その次の時刻ｔ３において、ランプ電圧Ｖｒａｍｐとリセット状態の画素電圧Ｖｐｉｘとが交差するので、ＮＭＯＳトランジスタＮＭ３が導通し、ＰＭＯＳトランジスタＰＭ４に電流ｉ_１が流れ始める。これにより、アナログ回路用の電源電圧ＶＤＤＡおよびアナログ回路用のグランド電圧ＧＮＤＡには、ＩＲドロップによる急激な電圧の変化が生じる。しかしながら、これらの電源電圧ＶＤＤＡおよびグランド電圧ＧＮＤＡは差動増幅器３１において用いられるので、電圧比較器３０の動作に影響を及ぼさない。一方、シングルエンド増幅器３２において用いられる電源電圧ＶＤＤＣにおけるＩＲドロップは、従来技術に比べて大幅に改善している。 At the next time t3, the ramp voltage Vramp and the pixel voltage Vpix in the reset state intersect, so the NMOS transistor NM3 becomes conductive and the current _i1 begins to flow through the PMOS transistor PM4. As a result, a sudden voltage change occurs in the power supply voltage VDDA for the analog circuit and the ground voltage GNDA for the analog circuit due to the IR drop. However, since these power supply voltage VDDA and ground voltage GNDA are used in the differential amplifier 31, they do not affect the operation of the voltage comparator 30. On the other hand, the IR drop at the power supply voltage VDDC used in the single-ended amplifier 32 is significantly improved compared to the prior art.

その次の時刻ｔ４において、二値化回路３３の出力電圧ＣｏｕｔがＬレベルからＨレベルに切り替わる。ラッチ回路１３は、そのときにカウンタ回路１４から出力されるデジタルコードをリセットデータ（Reset Data）Ｄｒとして格納する。本実施形態の場合には、二値化回路３３の出力電圧Ｃｏｕｔの上昇が急峻であるので、Ａ／Ｄ変換誤差を低減できる。 At the next time t4, the output voltage Cout of the binarization circuit 33 switches from the L level to the H level. The latch circuit 13 stores the digital code output from the counter circuit 14 at that time as reset data Dr. In the case of this embodiment, since the output voltage Cout of the binarization circuit 33 rises steeply, A/D conversion errors can be reduced.

図７の時刻ｔ５以降には、画素信号（Pixel Signal）に対応する画素電圧Ｖｐｉｘを検出する信号変換（Signal Conversion）が示されている。 After time t5 in FIG. 7, signal conversion (Signal Conversion) for detecting the pixel voltage Vpix corresponding to the pixel signal (Pixel Signal) is shown.

具体的に時刻ｔ６において、カウンタ回路１４はカウントを開始する。この時刻ｔ６の時点において、ランプ電圧生成器１５の出力電圧は、最大電圧（電源電圧ＶＤＤ）である。また、ＮＭＯＳトランジスタＮＭ３は非導通状態であるので、ＰＭＯＳトランジスタＰＭ４を流れる電流ｉ_１は０である。 Specifically, at time t6, the counter circuit 14 starts counting. At this time t6, the output voltage of the lamp voltage generator 15 is the maximum voltage (power supply voltage VDD). Further, since the NMOS transistor NM3 is in a non-conducting state, the current _i1 flowing through the PMOS transistor PM4 is zero.

次の時刻ｔ７において、ランプ電圧生成器１５の出力電圧（ランプ電圧Ｖｒａｍｐ）は減少し始める。 At the next time t7, the output voltage of the ramp voltage generator 15 (ramp voltage Vramp) begins to decrease.

その次の時刻ｔ８において、ランプ電圧Ｖｒａｍｐと画素信号の画素電圧Ｖｐｉｘとが交差するので、ＮＭＯＳトランジスタＮＭ３が導通し、ＰＭＯＳトランジスタＰＭ４に電流ｉ_１が流れ始める。シングルエンド増幅器３２において用いられる電源電圧ＶＤＤＣにおけるＩＲドロップは、従来技術に比べて改善している。 At the next time t8, the ramp voltage Vramp and the pixel voltage Vpix of the pixel signal intersect, so the NMOS transistor NM3 becomes conductive and the current _i1 begins to flow through the PMOS transistor PM4. The IR drop at the power supply voltage VDDC used in single-ended amplifier 32 is improved compared to the prior art.

その次の時刻ｔ９において、二値化回路３３の出力電圧ＣｏｕｔがＬレベルからＨレベルに切り替わる。ラッチ回路１３は、そのときにカウンタ回路１４から出力されるデジタルコードを信号データ（Signal Data）Ｄｓとして格納する。 At the next time t9, the output voltage Cout of the binarization circuit 33 switches from the L level to the H level. The latch circuit 13 stores the digital code output from the counter circuit 14 at that time as signal data Ds.

［実施の形態１の効果］
上記のとおり実施の形態１のカラムＡＤＣ１２によれば、電源電圧ＶＤＤＣを生成するためのローカルレギュレータとして電圧変換回路５０が設けられている。これにより、電圧比較器３０のシングルエンド増幅器３２における電流変化をリアルタイムに補償できるので、電源電圧ＶＤＤＣのＩＲドロップを抑制できる。結果として、低照度画像におけるＡ／Ｄ変換特性を改善できる。また、従来技術（非特許文献１）で必要であった電流補償回路を不要にできる。 [Effects of Embodiment 1]
As described above, according to the column ADC 12 of the first embodiment, the voltage conversion circuit 50 is provided as a local regulator for generating the power supply voltage VDDC. Thereby, the current change in the single-ended amplifier 32 of the voltage comparator 30 can be compensated for in real time, so that the IR drop of the power supply voltage VDDC can be suppressed. As a result, A/D conversion characteristics in low-light images can be improved. Further, the current compensation circuit required in the conventional technology (Non-Patent Document 1) can be made unnecessary.

さらに、実施の形態１のカラムＡＤＣ１２によれば、シングルエンド増幅器３２のＰＭＯＳトランジスタＰＭ４および二値化回路３３を、ゲート絶縁膜が比較的薄いいわゆる薄膜トランジスタで構成できる。これにより、シングルエンド増幅器３２以降の信号伝搬には、全てロジック回路用の電源電圧ＶＤＤＬ（またはＶＤＤＣ）を用いることができる。これにより、低照度画像において生じる低振幅の画素信号の場合においても遅延が生じることがなく、Ａ／Ｄ変換特性を劣化させない。 Furthermore, according to the column ADC 12 of the first embodiment, the PMOS transistor PM4 of the single-ended amplifier 32 and the binarization circuit 33 can be configured with so-called thin film transistors having a relatively thin gate insulating film. As a result, the logic circuit power supply voltage VDDL (or VDDC) can be used for all signal propagation after the single-end amplifier 32. As a result, even in the case of low-amplitude pixel signals that occur in low-illuminance images, no delay occurs and the A/D conversion characteristics do not deteriorate.

また、上記のように電流補償回路を不要にでき、かつ、シングルエンド増幅器３２および二値化回路３３を薄膜トランジスタで構成できるので、回路面積の小面積化が可能になる。 Furthermore, as described above, the current compensation circuit can be made unnecessary, and the single-end amplifier 32 and the binarization circuit 33 can be constructed of thin film transistors, so that the circuit area can be reduced.

また、ローカルレギュレータとして電圧変換回路５０を設けることにより、ＩＲドロップを抑制するために電源配線の配置に対して課される過度の制限がなくなる。これにより、電圧比較器単体およびカラムＡＤＣの回路配線情報をＩＰ（Intellectual Property）として提供することが容易になる。 Further, by providing the voltage conversion circuit 50 as a local regulator, excessive restrictions imposed on the arrangement of power supply wiring in order to suppress IR drop are eliminated. This makes it easy to provide circuit wiring information for a single voltage comparator and a column ADC as IP (Intellectual Property).

＜第２の実施形態＞
第１の実施形態の場合、電圧変換回路５０は電圧比較器３０ごとに設けられていた。第２の実施形態のカラムＡＤＣ１２Ａでは、複数の電圧比較器３０に対して１個の電圧変換回路６０を設けることにより、電圧変換回路６０が分散配置される。これにより、カラムＡＤＣの回路面積をさらに削減できる。以下、図面を参照して詳しく説明する。 <Second embodiment>
In the case of the first embodiment, the voltage conversion circuit 50 was provided for each voltage comparator 30. In the column ADC 12A of the second embodiment, one voltage conversion circuit 60 is provided for a plurality of voltage comparators 30, so that the voltage conversion circuits 60 are distributed. Thereby, the circuit area of the column ADC can be further reduced. A detailed description will be given below with reference to the drawings.

図８は、第２の実施形態のカラムＡＤＣ１２Ａの構成を示すブロック図である。図８に示す例では、８個の電圧比較器３０Ａごとに１個のローカルレギュレータとしての電圧変換回路６０が設けられる。電圧変換回路６０は、８個の電圧比較器３０Ａに対応する８個のラッチ回路１３の配列の間に配置される。電圧変換回路６０から出力される電源電圧ＶＤＤＣは、行方向Ｘに延在するローカルの電源線５６を介して、対応する電圧比較器３０Ａに供給される。 FIG. 8 is a block diagram showing the configuration of the column ADC 12A of the second embodiment. In the example shown in FIG. 8, one voltage conversion circuit 60 as a local regulator is provided for every eight voltage comparators 30A. The voltage conversion circuit 60 is arranged between the eight latch circuits 13 corresponding to the eight voltage comparators 30A. The power supply voltage VDDC output from the voltage conversion circuit 60 is supplied to the corresponding voltage comparator 30A via a local power supply line 56 extending in the row direction X.

図８のその他の点は図３の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 Other points in FIG. 8 are similar to those in FIG. 3, so the same or corresponding parts are given the same reference numerals and the description will not be repeated.

図９は、図８の各電圧比較器３０Ａの構成を示す回路図である。図９の電圧比較器３０Ａは、電圧変換回路５０を含まない点で図６の電圧比較器３０と異なる。図９のその他の点は図６の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。 FIG. 9 is a circuit diagram showing the configuration of each voltage comparator 30A in FIG. 8. Voltage comparator 30A in FIG. 9 differs from voltage comparator 30 in FIG. 6 in that voltage conversion circuit 50 is not included. Other points in FIG. 9 are similar to those in FIG. 6, so the same or corresponding parts are given the same reference numerals and the description will not be repeated.

図１０は、図８の電圧変換回路６０の構成を示す回路図である。図１０の電圧変換回路６０は、図６の電圧変換回路５０に対応している。具体的に、電圧変換回路６０は、ＰＭＯＳトランジスタＰＭ７と差動増幅器Ｌ４とを含む。 FIG. 10 is a circuit diagram showing the configuration of voltage conversion circuit 60 of FIG. 8. The voltage conversion circuit 60 in FIG. 10 corresponds to the voltage conversion circuit 50 in FIG. Specifically, voltage conversion circuit 60 includes a PMOS transistor PM7 and a differential amplifier L4.

ＰＭＯＳトランジスタＰＭ７は、外部からアナログ回路用の電源電圧ＶＤＤＡが供給される電源線６１とローカルの電源線５６との間に接続される。差動増幅器Ｌ４の出力ノードはＰＭＯＳトランジスタＰＭ７のゲートに接続され、差動増幅器Ｌ４の非反転入力ノードは、電源線５６に接続される。差動増幅器Ｌ４の反転入力ノードには、ロジック回路用の電源電圧ＶＤＤＬが与えられる。 The PMOS transistor PM7 is connected between a power line 61 to which an analog circuit power supply voltage VDDA is supplied from the outside and a local power line 56. The output node of differential amplifier L4 is connected to the gate of PMOS transistor PM7, and the non-inverting input node of differential amplifier L4 is connected to power supply line 56. The logic circuit power supply voltage VDDL is applied to the inverting input node of the differential amplifier L4.

上記に構成によれば、電源電圧ＶＤＤＡの変化によらずに電源線５６の電源電圧ＶＤＤＣを一定に保つことができる。対応する８個の電圧比較器３０Ａに電流ｉ_１が流れるとき、電圧変換回路６０のＰＭＯＳトランジスタＰＭ７には８×ｉ_１が流れる。この電流８×ｉ_１の変動を抑制できる。 According to the above configuration, the power supply voltage VDDC of the power supply line 56 can be kept constant regardless of changes in the power supply voltage VDDA. When current i ₁ flows through the eight corresponding voltage comparators 30A, 8×i ₁ flows through the PMOS transistor PM7 of the voltage conversion circuit 60. Fluctuations in this current 8×i ₁ can be suppressed.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the invention made by the present inventor has been specifically explained based on the embodiments above, the present invention is not limited to the above embodiments, and various changes can be made without departing from the gist thereof. Needless to say.

１リセットトランジスタ、２転送トランジスタ、３フォトダイオード、４増幅トランジスタ、５選択トランジスタ、７フローティングディフュージョン、１０イメージセンサ、１１画素アレイ、１２，１２ＡカラムＡＤＣ、１３ラッチ回路、１４カウンタ回路、１５ランプ電圧生成器、１６バイアス電圧生成器、１７垂直走査回路、１８レギュレータ回路、１９高速インターフェイス、２０論理回路、２５画素、２６垂直信号線、３０，３０Ａ電圧比較器、３１差動増幅器、３２シングルエンド増幅器、３３二値化回路、３４Ｄ／Ａ変換器、３５バッファ、３６電圧供給線、３７定電流源、３８，ＮＭ１～ＮＭ４，ＰＭ１～ＰＭ７ＭＯＳトランジスタ、３９バイアス線、４０電源端子、４１グランド端子、４４，５１，５３，５６，６１電源線、４５，５２，５４グランド線、５０，６０電圧変換回路、５７リピータ回路、ＡＺ１，ＡＺ２，ＡＺ３スイッチ素子、Ｃ１，Ｃ２，Ｃ３容量素子、Ｃｏｕｔ出力信号、ＧＮＤ，ＧＮＤＡ，ＧＮＤＬグランド電圧、Ｌ１，Ｌ４差動増幅器、Ｌ２，Ｌ３インバータ、ＲＳＰリセット信号、ＲＸ，ＳＬ，ＴＸ水平信号線、ＶＤＤ，ＶＤＤＡ，ＶＤＤＣ，ＶＤＤＬ電源電圧、Ｖｂｉａｓバイアス電圧、Ｖｐｉｘ画素電圧、Ｖｒａｍｐランプ電圧。 1 reset transistor, 2 transfer transistor, 3 photodiode, 4 amplification transistor, 5 selection transistor, 7 floating diffusion, 10 image sensor, 11 pixel array, 12, 12A column ADC, 13 latch circuit, 14 counter circuit, 15 lamp voltage generation 16 bias voltage generator, 17 vertical scanning circuit, 18 regulator circuit, 19 high-speed interface, 20 logic circuit, 25 pixel, 26 vertical signal line, 30, 30A voltage comparator, 31 differential amplifier, 32 single-ended amplifier, 33 binarization circuit, 34 D/A converter, 35 buffer, 36 voltage supply line, 37 constant current source, 38, NM1 to NM4, PM1 to PM7 MOS transistor, 39 bias line, 40 power supply terminal, 41 ground terminal, 44, 51, 53, 56, 61 power supply line, 45, 52, 54 ground line, 50, 60 voltage conversion circuit, 57 repeater circuit, AZ1, AZ2, AZ3 switch element, C1, C2, C3 capacitive element, Cout output signal , GND, GNDA, GNDL ground voltage, L1, L4 differential amplifier, L2, L3 inverter, RSP reset signal, RX, SL, TX horizontal signal line, VDD, VDDA, VDDC, VDDL power supply voltage, Vbias bias voltage, Vpix pixel Voltage, Vramp Ramp voltage.

Claims

A semiconductor device, comprising a voltage comparator that compares a reference voltage and a detection voltage, the voltage comparator comprising:
It operates with a first power supply voltage supplied from the outside, and has a first input node to which the reference voltage is input and a second input node to which the detection voltage is input, and the reference voltage and the detection voltage are connected to each other. A differential amplifier that amplifies and outputs the differential voltage,
a single-ended amplifier operating on a second power supply voltage to which the differential voltage amplified by the differential amplifier is input;
The semiconductor device further includes a voltage conversion circuit that generates the second power supply voltage by stepping down the first power supply voltage,
The semiconductor device, wherein the voltage conversion circuit operates to keep the second power supply voltage constant regardless of fluctuations in the first power supply voltage.

A counter circuit that outputs a digital code,
a lamp voltage generator that generates a lamp voltage that changes in synchronization with changes in the digital code as the reference voltage;
2. The semiconductor device according to claim 1, further comprising a latch circuit that holds the digital code as a value corresponding to a digital conversion value of the detected voltage in accordance with a change in the output signal of the voltage comparator.

The single-ended amplifier is
a first transistor of a first conductivity type, into which the differential voltage amplified by the differential amplifier is input to a control electrode;
A second conductivity type opposite to the first conductivity type, which is connected between the first transistor and a power supply line to which the second power supply voltage is supplied, and a constant voltage is input to the control electrode. a second transistor;
The plurality of transistors constituting the differential amplifier and the first transistor are composed of thick film transistors having a withstand voltage higher than the first power supply voltage,
2. The semiconductor device according to claim 1, wherein the second transistor is a thin film transistor having a breakdown voltage lower than the first power supply voltage and higher than the second power supply voltage.

The voltage comparator further includes a binarization circuit to which the signal amplified by the single-ended amplifier is input and operates at the second power supply voltage,
4. The semiconductor device according to claim 3, wherein the transistors forming the binarization circuit are formed from the thin film transistors.

The single-ended amplifier is
Claim further comprising: a capacitive element connected between the control electrode of the second transistor and a power line to which the second power supply voltage is supplied, and holding the constant voltage input to the control electrode. 3. The semiconductor device according to 3.

A semiconductor device, comprising n voltage comparators (n is an integer of 2 or more) that compare a common reference voltage with a corresponding detection voltage, each of the n voltage comparators comprising:
The reference voltage operates on a common first power supply voltage supplied from the outside, and has a first input node to which the reference voltage is input and a second input node to which the corresponding detection voltage is input; a differential amplifier that amplifies and outputs a differential voltage between the voltage and the corresponding detection voltage;
a single-ended amplifier to which the differential voltage amplified by the differential amplifier is input and operates on a second power supply voltage;
The semiconductor device further includes a plurality of voltage conversion circuits, each of which is provided corresponding to one or more differential amplifiers,
Each of the plurality of voltage conversion circuits generates the second power supply voltage by stepping down the first power supply voltage, and applies the generated second power supply voltage to the corresponding one or more differential amplifiers. supply to,
Each of the plurality of voltage conversion circuits operates to keep the second power supply voltage constant regardless of fluctuations in the first power supply voltage.

A counter circuit that outputs a digital code,
a lamp voltage generator that generates a lamp voltage that changes in synchronization with changes in the digital code as the reference voltage;
further comprising n latch circuits respectively corresponding to the n voltage comparators,
7. Each of the n latch circuits holds the digital code as a value corresponding to a digital conversion value of the corresponding detection voltage in response to a change in the output signal of the corresponding voltage comparator. The semiconductor device described.

the n voltage comparators are arranged in a first direction;
The semiconductor device includes:
one or two power supply terminals provided at one end or both ends of the n voltage comparators in the arrangement direction and receiving the first power supply voltage from the outside;
one or two ground terminals provided at one end or both ends of the n voltage comparators in the arrangement direction and receiving a ground voltage supplied to the n voltage comparators from the outside;
a metal power supply wiring connected to the one or two power supply terminals and extending in the first direction;
8. The semiconductor device according to claim 7, further comprising a metal ground wiring connected to said one or two ground terminals and extending in said first direction.

a pixel array in which m rows (m is an integer of 2 or more) and n columns of pixels are arranged;
further comprising a scanning circuit that selects one pixel row among the m rows configuring the pixel array,
The n voltage comparators are arranged adjacent to each other in the column direction of the pixel array, and are provided corresponding to each of the n pixel columns,
Each of the n voltage comparators is configured to compare a pixel signal from a row selected by the scanning circuit among the corresponding pixel columns with the lamp voltage as the corresponding detection voltage. The semiconductor device according to item 7.

The single-ended amplifier is
a first transistor of a first conductivity type, into which the differential voltage amplified by the differential amplifier is input to a control electrode;
A second conductivity type opposite to the first conductivity type, which is connected between the first transistor and a power supply line to which the second power supply voltage is supplied, and a constant voltage is input to the control electrode. a second transistor;
The plurality of transistors constituting the differential amplifier and the first transistor are composed of thick film transistors having a withstand voltage higher than the first power supply voltage,
7. The semiconductor device according to claim 6, wherein the second transistor is a thin film transistor having a breakdown voltage lower than the first power supply voltage and higher than the second power supply voltage.

Each of the n voltage comparators further includes a binarization circuit to which the signal amplified by the single-ended amplifier is input and operates at the second power supply voltage,
11. The semiconductor device according to claim 10, wherein a transistor forming the binarization circuit is formed of the thin film transistor.

The single-ended amplifier is
Claim further comprising: a capacitive element connected between the control electrode of the second transistor and a power line to which the second power supply voltage is supplied, and holding the constant voltage input to the control electrode. 12. The semiconductor device according to 11.