JP3585898B2 - Camera using CCD solid-state imaging device - Google Patents

Description

以上のＣＣＤ型固体撮像素子は図１６に示す構成によりカメラ内で用いられる。図中、１６１は図１５に示したＣＣＤ型固体撮像素子、１６２はＣＣＤ型固体撮像素子１６１を駆動するためのタイミング発生器、１６３は各パルスの電圧値を所定の値とするためのドライバ、１６４はＣＣＤ型固体撮像素子１６１の出力から雑音を除去するための相関二重サンプリング回路、１６５は信号の出力レベルに応じて電圧利得を変える自動利得制御回路、１６６はＡ／Ｄ変換器、１６７はディジタル信号処理回路、１６８はＤ／Ａ変換器、１６９はカメラのバッテリ−１７０からカメラ各部に必要な電圧を供給するＤＣ−ＤＣ変換器である。タイミング発生器１６２、相関二重サンプリング回路１６４と自動利得制御回路１６５、ディジタル信号処理装置１６７、Ａ／Ｄ変換器１６６、Ｄ／Ａ変換器１６８は、それぞれ単一電源で動作する単一チップの集積回路から成る。
ＣＣＤ型固体撮像素子１６１はタイミング発生器１６２でタイミングを発生しＤＣ−ＤＣ変換器１６９により電圧の供給されたドライバ１６３により所定の電圧値にしたパルスと、ＤＣ−ＤＣ変換器１６９から供給される直流電圧により駆動され、素子からの出力信号は相関２重サンプリング回路１６４と自動利得制御回路１６５により雑音除去・利得制御後、Ａ／Ｄ変換器１６６によりディジタル信号に変換されディジタル信号処理装置１６７で信号処理がなされ、再びＤ／Ａ変換器１６８によりアナログ信号に変換されＴＶ信号となる。
なお、この種のＣＣＤ型固体撮像素子については、例えば、テレビジョン学会技術報告、１３巻、１１号、ｐｐ．６１−７２（１９８９．２）、テレビジョン学会技術報告、１２巻、１３号、ｐｐ．３１−３６（１９８８．２）において、さらに、この種のＣＣＤ型固体撮像素子をもちいたカメラのディジタル信号処理装置についてはアイ・エス・エス・シィ−・シィ−・ ダイジェスト オブ テクニカル ペ−パ−ズ 第２５０頁から第２５１頁（１９９１）（ＩＳＳＣＣ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰＥＲＳ ｐｐ．２５０−２５１（１９８７））において論じられている。
【０００５】
【発明が解決しようとする課題】
上記従来技術は、ＣＣＤ型固体撮像素子の駆動に使い勝手の改善や低消費電力化の考慮がされておらず、撮像素子の使い勝手が悪く、カメラの低消費電力化が困難である。さらに、撮像素子内の出力回路の低消費電力化・低雑音化が難しいという問題があった。すなわち、第１に、周辺回路の単一電源化が進む中で、図１５に示したＣＣＤ型撮像素子の駆動には表１に示す多値の電圧レベルを持つパルスと直流電圧が必要でありこれらを発生するドライバ１６３とＤＣ−ＤＣ変換器１６９をカメラシステムの中に設けなければならなかった。これがＣＣＤ型撮像素子を扱いにくいものとする一因となっていた。さらに、信号処理回路のディジタル化によりカメラの無調整化が進む中で、ｓｕｂ端子に印加される過剰電荷排出用の直流電圧を素子ごとに調整しなければならない点も、ＣＣＤ型撮像素子を扱いにくいものとする他の一因となっていた。
【０００６】
また、第２に、カメラの低消費電力化を目指し、タイミング発生器１６２や信号処理装置１６７の電源電圧は現状の５Ｖから３．３Ｖ、さらには１．５Ｖと低電圧化が図られている。しかし、高速転送が必要な水平ＣＣＤ３の駆動電圧を下げることは困難である。従って、タイミング発生器１６２の出力電圧をｈ１、ｈ２端子に印加して水平ＣＣＤ３を駆動することが困難となり、水平ＣＣＤを駆動するためのドライバをカメラシステム内に設ける必要が有った。このようにドライバ部を撮像素子外部に設けるとドライバと撮像素子の配線容量や撮像素子のピン容量等の寄生容量を駆動するための無効電力が発生し、カメラの低消費電力化をはばむ一因となっていた。さらに、上述した多値電圧を発生するＤＣ−ＤＣ変換１６９の電力は下げることができず、これが、カメラの低消費電力化をはばむ他の一因となっていた。
さらに、第３に、タイミング発生器１６２の０〜５Ｖの出力電圧をｈ１、ｈ２端子に印加し、水平ＣＣＤ３を駆動しているために、水平ＣＣＤのチャネル電圧が高く、ｒｄ端子電圧が高くなる。この結果、ｒｄ端子と等しい電圧に設定される出力回路の電源電圧であるｏｄ端子電圧も高くなり、出力回路で発生する消費電力が大きくなっていた。さらに、電源電圧が高いために、チャネル長の短いトランジスタを用いることが困難であり雑音が大きいという問題も生じていた。 従って、本発明の第１の目的は、駆動が容易で使い勝手の良いＣＣＤ型固体撮像素子を用いたカメラを提供することにある。
また、本発明の第２の目的は、カメラの低消費電力化が可能なＣＣＤ型撮像素子を用いたカメラを提供することにある。
さらに、本発明の別の目的は、出力回路の電源電圧を下げ、低消費電力かつ低雑音のＣＣＤ型固体撮像素子の出力回路を用いたカメラを提供することにある。
【０００７】
【課題を解決するための手段】
上記第１、第２の目的を達成するための本発明のＣＣＤ型固体撮像素子は、例えば図１に示すように、外部から複数個のまたは単一のトリガパルスと正、負の２電源の供給を得て、垂直ＣＣＤ、水平ＣＣＤ、リセットトランジスタ、および出力回路をトリガパルスの入力により所定のパルス電圧および直流電圧により駆動する電圧発生回路（１１〜１７）を少なくとも内蔵することとする。
あるいはさらに上記正、負の２電源は、上記出力回路の電源電圧値と等しい正電源値（ＶＤＤ）と、上記垂直ＣＣＤの転送パルスの最低電圧値と等しい負電源値（Ｖｓｓ）を有することとする。
またあるいはその上に、上記電圧発生回路は、上記出力回路の第１導電型のＭＯＳトランジスタと同一形成による第１導電型のＭＯＳトランジスタと、上記光電変換素子表面の第２導電型の第２の不純物層の形成とともにソースドレイン拡散層を形成する第２導電型のＭＯＳトランジスタとを相互に接続した相補型ＭＯＳトランジスタの構成を備えることとする。
ここで、上記電圧発生回路は相補型ＭＯＳトランジスタの構成を備えることとし、該電圧発生回路は、正電源とアース電源間またはアース電源と負電源間、または正電源と負電源間に第１と第２の相補形ＭＯＳトランジスタの構成を備え、それぞれの相補形ＭＯＳトランジスタのゲート相互を接続して入力点とし、それぞれの相補形ＭＯＳトランジスタのソースドレイン間の接続点を出力点とし、第１の相補形ＭＯＳトランジスタの入力点にトリガパルスを入力し、第１と第２の相補形ＭＯＳトランジスタの出、入力点を相互に接続し、第２の相補形ＭＯＳトランジスタの出力点をこれらの回路の出力点とするパルス発生回路の構成を備えることとすれば、電圧発生回路を低電力化する上で好ましい。
ここで、正の入力トリガパルスにより上記のパルス発生回路で負の出力パルスを発生させるため、負電源供給のパルス発生回路の場合、該パルス発生回路の入力点は、容量を介して外部パルス端子と、またクランプダイオードを介して負電源端子とそれぞれ接続されるようにすればよい。
上記電圧発生回路として垂直ＣＣＤ転送パルス発生回路の場合は、例えば図３に示すように、アース電源と上記負電源間に上記のパルス発生回路を有して、トリガパルスの入力により上記負電源値の出力パルスを発生し、該出力パルスを垂直ＣＣＤに印加するようにすればよい。
あるいは垂直ＣＣＤに上記負電源値、正電源値、および低い電圧値の３値のパルスを印加する垂直ＣＣＤ３値パルス発生回路については、例えば図４に示すように、アース電源と負電源間、および正電源とアース電源間に上記のパルス発生回路を有して、トリガパルスの入力によりそれぞれ上記負電源値の出力パルスを発生する垂直ＣＣＤ転送パルス発生回路と、上記正電源値の出力パルスを発生する垂直ＣＣＤ読み出しパルス発生回路とを備えるとともに、両回路の出力を切り替えるスイッチ回路を有してその出力を垂直ＣＣＤに印加するようにすればよい。
【０００８】
上記第２、第３の目的を達成するための電圧発生回路として、水平ＣＣＤに印加する水平ＣＣＤ転送パルス発生回路について、例えば図５に示すように、アース電源と負電源間に上記のパルス発生回路を有するとともに、その出力に電圧振幅制限手段を有して、トリガパルスの入力により上記負電源値パルスより電圧振幅を制限した負電圧パルスを発生させて水平ＣＣＤに印加することとした。
パルス電圧をリセットトランジスタのゲートに印加するリセットパルス発生回路については、例えば図６に示すように、、上記正電源とアース電源間に上記のパルス発生回路を有してトリガパルスの入力によりこれを電圧増幅してパルス電圧を発生し、これを上記ゲートに印加するようにすればよい。
出力電圧を下げて第３の目的を達成するため、リセット電圧発生回路については、例えば図７に示すように、正電源とアース電源間に上記パルス発生回路を有するとともに、該パルス電圧を昇圧して平滑する手段を備え、トリガパルスの入力により該昇圧電圧をリセットトランジスタのドレインに印加することとする。
【０００９】
ここで、上記のパルス電圧を昇圧する手段としては、正電源とアース電源との間のパルス発生回路の出力点に容量の一方の端子を接続し、該容量の他方の端子と正電源との間をダイオード接続するとともに、該他方の端子と出力端子をダイオード接続した構成を備えるようにすればよい。
【００１０】
また第１の目的を達成するために、過剰電圧排出用として基板に電圧を印加するための基板電圧発生回路については、正電源と負電源間に上記のパルス発生回路を有するとともに、基板用直流電源を有し、上記パルス発生回路の出力点と基板との間に容量を接続し、かつ、該基板と上記基板用直流電源とをディプレッショントランジスタから成るスイッチを介して接続する構成を有するようにすればよい。ディプレッショントランジスタを用いることにより電圧降下を小さくでき、パルス発生回路の出力点と基板との間を容量結合することにより、高速で高い電圧を基板に印加できる。
ここで、基板用直流電源としては、例えば図９に示すように正電源をそのまま利用するか、または例えば図１３のように、正電源の供給を得て基板に印加する直流電圧を発生する回路と該直流電圧を調整する手段を備えて、調整された直流電圧を基板への印加出力とするようにしてもよい。
この場合に基板に印加する直流電圧を発生する回路としては、上記正電源電圧を昇圧した電圧から基板に印加する直流電圧を降圧により発生させるものとし、また直流電圧を調整する手段としては、電圧調整手段を備えたバイアス電圧発生回路の電圧をもとに上記降圧電圧を調整するようにすれば素子内部で基板電圧の調整ができ、使い勝手がよくなる。
垂直ＣＣＤに正電源電圧以上の読み出し電圧を印加する垂直ＣＣＤ３値パルス発生回路については、例えば図１０のように、さきの垂直ＣＣＤ３値パルス発生回路の正電源とアース電源間の第１と第２の相補型ＭＯＳトランジスタから成るパルス発生回路に、該パルス発生回路と同一の構成の第３と第４の相補型ＭＯＳトランジスタから成る構成を上記正電源とアース電源間に付加し、さらに第３の相補型トランジスタのゲート相互を接続した入力点を第２の相補型ＭＯＳトランジスタの出力点に接続し、第４の相補型ＭＯＳトランジスタのソースドレイン間を接続した出力点を容量を介して垂直ＣＣＤに結合する構成を付加すればよい。
【００１１】
上記第３の目的を達成するための出力回路としては、複数段の増幅器構成を有する場合において、次段以降のドライバトランジスタの基板不純物濃度を初段ドライバトランジスタの基板不純物濃度より低くすることとする。
【００１２】
上記第１、第２の目的を達成するための本発明のＣＣＤ型固体撮像素子において、外部から単一のトリガパルスと正、負の２電源の供給を得て動作する素子では、例えば図１４のように上記単一の外部トリガパルスを基本クロックとして該基本クロックから所望のタイミングの複数個のトリガパルスを発生し、該トリガパルスにより内蔵の電圧発生回路を駆動するタイミング発生器を内蔵するものとする。
そして、内蔵のタイミング発生器が上述の電圧発生回路にトリガパルスを与えるものとすればよい。
【００１３】
【作用】
本発明で、外部からトリガパルスと正、負の２電源の供給を得て、所定の電圧レベルのパルスや所定の直流電圧を発生させる電圧発生回路をＣＣＤ型撮像素子内に内蔵すれば、従来外部電源として多種の電圧レベルの電源を要していたのに対して電源の種類数の低減をもたらすことが可能になる。
この場合に本発明では、上記の２電源値や内蔵回路の形成に関して次のような点に着眼した。すなわち、
ＣＣＤ型撮像素子の駆動用として大きな電流駆動能力を必要とされる電源電圧の中で、出力回路の電源電圧は最高の正電圧値を有するものであり、垂直ＣＣＤの転送パルスの最低電圧は最低の負電圧値を有する。
集積回路の昇圧回路は通常電流駆動能力が小さいから、このような最高の正電圧値や最低の負電圧値を正、負の電源値とすることにより、かつ外部からトリガパルスを得ることにより、ＣＣＤを駆動するための所定の電圧のパルスと直流電圧を低消費電力で発生させることが可能となる。
さらに内蔵集積回路として消費電力を低減するために、相補形ＭＯＳトランジスタで回路を構成することが望ましいが、出力回路の第１導電型のＭＯＳトランジスタの形成とともに上記相補形ＭＯＳトランジスタの第１導電型のＭＯＳトランジスタを形成し、光電変換素子表面の第２導電型の第２の不純物層の形成とともに上記相補形ＭＯＳトランジスタの第２導電型のＭＯＳトランジスタのソースドレイン拡散層を形成することにより、ＣＣＤ型撮像素子を形成するための製造工程を何等変更することなく上記相補形ＭＯＳトランジスタを形成することが可能になる。
このような着眼による電源値や回路形成を採用することにより、垂直ＣＣＤ、水平ＣＣＤ、リセットトランジスタおよび出力回路を所定のパルス電圧および直流電圧で駆動する消費電力の少ない電圧発生回路をＣＣＤ型固体撮像素子と一緒に形成するようにして具合よく内蔵することが可能になる。
以上のようなわけで、本発明によれば、素子外に図１６に示したような、従来要したドライバ１６３を設ける必要がなくなり、また、ＤＣ−ＤＣ変換器１６９は正、負の２電圧を撮像素子に供給するだけでよいことになる。この結果、ＣＣＤ型固体撮像素子の使い勝手がよくなる。また、ＤＣ−ＤＣ変換器の供給する電圧値数が減ったことにより、カメラの低消費電力化も可能になる。
【００１４】
さらに、ＣＣＤ撮像素子内に外部電源により基板に印加される直流電圧を発生する回路を設けるとともに、この直流電圧を調整する手段を設け、素子内部で電圧の調整を行うことにより、カメラシステムを作成する際には調整が不要となる。この結果、ＣＣＤ型固体撮像素子の使い勝手がよくなる。
また、水平ＣＣＤ転送パルス発生回路はタイミング発生器からのパルスをトリガ−として所定の電圧レベルのパルスを図１５のｈ１、ｈ２端子に印加する。この結果、タイミング発生器の電源電圧が下がっても、素子外部にドライバを設ける必要がない。したがって、ドライバにおける無効電力の発生もなく、図１６におけるタイミング発生器１６２や信号処理装置１６７の電源電圧を低減し、カメラの低消費電力化を図れる。
あるいは、水平バッファ回路の少なくとも低電圧を負とすることにより、水平ＣＣＤ下のチャネル電圧が低くなり、図１５におけるｒｄ端子電圧を下げられる。さらに、ｒｄ端子電圧をｏｄ端子電圧から昇圧回路により発生させることにより、素子外部から供給される電源数を増加させることなくｏｄ端子電圧をｒｄ端子電圧をより低くすることができる。通例、初段のドライバトランジスタが飽和動作し出力回路が線形範囲で動作するためには、ｏｄ端子電圧はｒｄ端子電圧より初段のドライバトランジスタのしきい電圧を引いた値より高い必要がある。したがって、ｏｄ端子電圧を下げるには初段ドライバトランジスタのしきい電圧を高い値とすればよい。しかし、図１５で述べたような次段ドライバが初段ドライバと同一の構造を持つ場合にはトランジスタのしきい電圧が高すぎると次段ドライバトランジスタが十分に導通せず次段の動作が困難となる。そこで、本発明では次段以降のドライバトランジスタの基板不純物濃度を初段のドライバトランジスタの基板不純物濃度より低くし、初段ドライバトランジスタのしきい電圧を高くしｏｄ端子電圧を下げると共に、次段以降のドライバトランジスタのしきい電圧を低くし、線形動作範囲で次段が動作するようにした。以上の結果、出力回路の電源であるｏｄ端子電圧を低くし、低消費電力化ができる。また、電源電圧の低減により短チャネルトランジスタの使用が可能となり低雑音化が図れる。
【００１５】
【実施例】
第１の実施例
本発明の第１の実施例を図１から図９により説明する。図１は第１の実施例の全体構成図、図２（ａ）は第１の実施例の図１のＡ−Ａ’部の断面図、図２（ｂ）は図１のＢ−Ｂ’部分の断面図、（ｃ）はＰチャネルトランジスタに対応する部分の断面図、図３は第１の実施例の垂直ＣＣＤ転送パルス発生回路、図４は第１の実施例の垂直ＣＣＤ３値パルス発生回路、図５は第１の実施例の水平ＣＣＤ転送パルス発生回路、図６は第１の実施例のリセットパルス発生回路、図７は第１の実施例のリセットドレイン電圧発生回路、図８は第１の実施例の出力回路負荷トランジスタのバイアス電圧発生回路、図９は第１の実施例の基板電圧発生回路である。
【００１６】
図１において１から１０は図１５と同様である。但し、リセットトランジスタ５は水平ＣＣＤを構成する第２層ポリシリコン電極下と同様のイオン打ち込みのされたディプレッション型トランジスタからなる。１１は図９に示す基板電圧発生回路、１２は図３に示す垂直ＣＣＤ転送パルス発生回路、１３は図４に示す垂直ＣＣＤ３値パルス発生回路、１４は図５に示す水平ＣＣＤ転送パルス発生回路、１５は図６に示すリセットパルス発生回路、１６は図７に示すリセット電圧発生回路、１７は図８に示す出力回路負荷トランジスタのバイアス電圧発生回路である。Ｖ１、Ｖ２、Ｖ３、Ｖ４は垂直ＣＣＤ２の転送パルスのトリガ−入力端子、Ｖ１Ｒ、Ｖ３Ｒは垂直ＣＣＤ２の読み出しパルスのトリガ−入力端子、Ｈ１、Ｈ２は水平ＣＣＤ３の転送パルスのトリガ−入力端子、ＲＧはリセットパルスのトリガ−入力端子、ＳＵＢは電子シャッタ−パルスのトリガ−入力端子、ＷＥＬＬはウェル電圧入力端子、ＶＤＤは正電源電圧入力端子、Ｖｓｓは負電源電圧入力端子、ＯＵＴは信号出力端子である。タイミング発生器のトリガ−パルスと正、負の２電源から所定の電圧を持つパルスと直流電圧が素子内部で発生し図１５で述べたと同様の動作が行われる。
【００１７】
通例、集積回路内で用いられる昇圧回路は電流駆動能力が小さい。そこで、正電源は大きな電流駆動能力を必要とされる最高電圧以上、負電源は大きな電流駆動能力を必要とされる最低電圧以下とする必要がある。２次元ＣＣＤ型撮像素子の場合、大きな電流駆動能力が必要とされるのは、垂直ＣＣＤ２と水平ＣＣＤ３の転送パルスの高低電圧並びに出力回路の電源電圧である。以上の結果、正電源電圧値は出力回路の電源電圧値より高くすればよい。出力回路の電源には常時貫通電流がながれているので、不用な消費電力を発生させないために、本実施例では、正電源値は出力回路の電源電圧値と等しくした。また、負電源値は垂直ＣＣＤの転送パルスの最低電圧値より低くすれば良い。不用な降圧器を設けなくても良いように、本実施例では、負電源値は垂直ＣＣＤの転送パルスの最低電圧値と等しくした。すなわち、本実施例では、正電源値は出力回路の電源電圧値と等しく、負電源値は垂直ＣＣＤの転送パルスの最低電圧値と等しくすることにより、タイミング発生器のトリガ−パルスと正、負の２電源から所定の電圧を持つパルスと直流電圧を素子内部で容易に発生することが可能となっている。
１１から１７の内臓回路における消費電力を低減するために相補型ＭＯＳトランジスタにより回路を構成することが望ましい。本実施例では、このような相補型のトランジスタをＣＣＤ型撮像素子を形成するための製造工程に何ら変更をすることなく実現している。
図２を用いこの点について説明する。同図（ａ）は図１のＡ−Ａ’部に対応する部分の断面図であり従来と同様である。図中、２０はｎ型基板、２１はｐ型ウェル、２２はスミア電荷等の不要電荷のＣＣＤｎ層２３への混入を防ぐためのｐ型２重ウェル、２４はＣＣＤのポリシリコン電極、２５はホトダイオ−ドｎ層２６から基板への過剰電荷排出を低い電圧で行うためのｎウェル、２７は暗電流を抑圧するためにホトダイオ−ド表面に設けられたｐ＋層、２８は遮光用第２層アルミである。また、同図（ｂ）は図１のＢ−Ｂ’部のｎチャネルトランジスタの断面図であり従来と同様である。図中、２０、２１、２２、２４は図（ａ）と同様であり、２９は配線用の第１層アルミ、３０はｎチャネルＭＯＳトランジスタのｎ型ソ−スドレイン拡散層である。１１から１７の内臓回路を実現するためのｎチャネルＭＯＳトランジスタは図（ｂ）と同様の構造を持つ。図（ｃ）は１１から１７の内臓回路を実現するため新たに設けたｐチャネルＭＯＳトランジスタの断面構造図を示す。２０、２４、２５、２７は図（ａ）と同様で、２９は図（ｂ）と同様である。なお、ｐ＋層２７と配線層２９とのコンタクトは従来例におけるｐ型ウェル２１と配線層２９とのコンタクトと同時に行われる。本実施例では、ｐチャネルトランジスタのソ−スドレイン拡散層をホトダイオ−ド表面に設けられたｐ＋層と兼用することにより、ＣＣＤ型撮像素子を形成するための製造工程に何ら変更をすることなく相補型のトランジスタを実現している。
なお、ｐチャネルトランジスタのしきい電圧を低くしたい場合にはｎ型ウェル２５をｐチャネルトランジスタ下に設けなくても良い。また、水平ＣＣＤの第２層ポリシリコン電極下に打ち込まれるチャネル電圧調整用の通例ボロンからなるイオン打ち込みをポリシリコン電極２４の下に打ち込んでも良い。逆に、しきい電圧を高くしたい場合にはホトダイオ−ドｎ層２６をトランジスタ下に設ければ良い。
さらに、ｎチャネルトランジスタのしきい電圧を小さくしたい場合にはｐ型２重ウェル２２をｎチャネルトランジスタ下に設けなくても良い。
また、本実施例のｐチャネルトランジスタを用いる際にはソ−スドレイン拡散層２７がｎ型基板２０に対し順方向にバイアスされないようにｎ型基板に印加される電圧は正電源より高い電圧としている。
（１）垂直ＣＣＤ転送パルス発生回路
低電圧が負の垂直ＣＣＤの転送パルスを外部からの正のトリガ−パルスにより発生させるにはレベルシフトを行い電圧増幅することが必要である。
図３に第１の実施例の垂直ＣＣＤ転送パルス発生回路を示す。図中、３１は結合容量、３２はクランプダイオ−ド、３３は第１の反転回路を構成するｎチャネルＭＯＳトランジスタ、３４は第１の反転回路を構成するｐチャネルＭＯＳトランジスタ、３５は第２の反転回路を構成するｎチャネルＭＯＳトランジスタ、３６は第２の反転回路を構成するｐチャネルＭＯＳトランジスタである。
外部からの正のパルスはダイオ−ド３２により負電源Ｖｓｓにクランプされた入力点Ａに結合容量３１を介し電圧シフトして伝達される。ついで、第１の反転回路により電圧増幅された後、第２の反転回路で電流増幅され垂直ＣＣＤ転送パルスとなる。外部パルスの電圧振幅は垂直ＣＣＤ転送パルスの電圧振幅より小さいため、第１の反転回路は外部パルスの電圧が高いときに貫通電流が流れる。この貫通電流を小さくし消費電力低減するためには第１の反転回路の電流駆動能力は低くせざるをえず、大容量の垂直ＣＣＤ電極を駆動できない。そこで、本実施例では第２の反転回路を設け、第１の反転回路には高い電流駆動能力がなくても良いようにしている。すなわち、本実施例によれば、入力点が外部パルスと容量により結合し、かつ、負電源にクランプされた第１の反転回路を設けることによりレベルシフトと電圧増幅を行い、第１の反転回路の出力を入力とする第２の反転回路を設けることで消費電力の低い垂直ＣＣＤ転送パルス発生器を実現している。
なお、ダイオ−ド３２は図２のｐ型ウェル２１内にｎ型拡散層を設けることにより容易に実現できる。さらに、クランプはダイオ−ド接続されたＭＯＳトランジスタで行っても良い。
（２）垂直ＣＣＤ３値パルス発生回路
本実施例では垂直ＣＣＤ転送パルスを発生する負電源回路と読み出しパルスを発生する正電源回路を設け、この２つの回路の出力をスイッチにより切り替えることにより垂直ＣＣＤ３値パルスを発生させる。
図４に第１の実施例の垂直ＣＣＤ３値パルス発生回路を示す。図中、４１は結合容量、４２はクランプダイオ−ド、４３、３７は第１の反転回路を構成するｎチャネルＭＯＳトランジスタ、４４、３８は第１の反転回路を構成するｐチャネルＭＯＳトランジスタ、４５、３９は第２の反転回路を構成するｎチャネルＭＯＳトランジスタ、４６、４０は第２の反転回路を構成するｐチャネルＭＯＳトランジスタで、４１から４６で構成される回路あるいは３７から４０で構成される回路は図３と同様の回路である。また、４７は垂直ＣＣＤ転送パルス発生回路と垂直ＣＣＤ電極間のスイッチとなるｎチャネルＭＯＳトランジスタ、４８は読み出しパルス発生回路と垂直ＣＣＤ電極間のスイッチとなるｐチャネルＭＯＳトランジスタである。なお、ｎチャネルＭＯＳトランジスタ４７のウェルは第２の反転回路の出力に接続され基板効果によるしきい電圧の増加を防いでいる。負値の垂直転送パルスを発生する転送パルス発生回路は負電源とアース電源間に設けられ、転送パルス発生回路を構成するＭＯＳトランジスタ４３から４６の各端子間電圧はＶｓｓ以下となる。また、正値の読み出しパルスを発生する読み出しパルス発生回路は正電源とアース電源間に設けられ、読み出しパルス発生回路を構成するＭＯＳトランジスタ３７から４０の各端子間電圧がＶＤＤ以下となる。
【００１８】
垂直ＣＣＤ２の読み出しパルスのトリガ−入力端子Ｖ１Ｒ、Ｖ３Ｒに低い電圧が印加されている時はノ−ドＢの電圧はＶＤＤ、ノ−ドＣの電圧は０Ｖとなっている。この結果、ｎチャネルＭＯＳトランジスタ４７が導通し垂直ＣＣＤの転送パルスが垂直ＣＣＤ電極に接続されたノ−ドＤに印加される。一方、ゲ−ト接地されたｐチャネルＭＯＳトランジスタ４８のソ−スドレインには０Ｖもしくは負電源電圧Ｖｓｓが印加されているので導通することはない。ついで、転送パルスが０Ｖとなった状態でトリガ−入力端子Ｖ１Ｒ、Ｖ３Ｒに高い電圧が掛ると、ノ−ドＢが０ＶとなりｎチャネルＭＯＳトランジスタ４７が非導通となる。一方、ノ−ドＣがＶＤＤとなりｐチャネルＭＯＳトランジスタ４８が導通し垂直ＣＣＤ電極に接続されたノ−ドＤにＶＤＤが印加される。すなわち、ノードＢの電圧がＶＤＤとなりｎチャネルＭＯＳトランジスタ４７が導通している時には０からＶｓｓの転送パルスが垂直ＣＣＤ電極に接続されたノードＤに印加され、読み出しパルス発生回路の出力となるノードＣの電圧は０Ｖとなっている。この結果、ｐチャネルＭＯＳトランジスタ４８のソース・ドレイン間電圧は最大でもＶｓｓとなる。また、ノードＣがＶＤＤとなりｐチャネルＭＯＳトランジスタ４８が導通し垂直ＣＣＤ電極に接続されたノードＤにＶＤＤが印加される時には、垂直ＣＣＤ転送パルスを発生する負電源回路の出力は０Ｖとなっている。この結果、ｎチャネルＭＯＳトランジスタ４７のソース・ドレイン間電圧は最大でもＶＤＤとなる。
以上述べたように、本実施例によれば垂直ＣＣＤ３値パルスを垂直ＣＣＤ転送パルスを発生する負電源回路と読み出しパルスを発生する正電源回路を設け、この２つの回路の出力をスイッチにより切り替えることにより、各ＭＯＳトランジスタのソ−スドレイン間電圧をＶＤＤもしくはＶｓｓと低い値としながら３値パルスを発生することができる。
また、ＭＯＳトランジスタ４７をｎチャネル、ＭＯＳトランジスタ４８をｐチャネルで構成し、各ＭＯＳトランジスタのオフ時のゲート電圧を接地電圧としたことにより、次のような作用効果がある。すなわち、ノードＢの電圧がＶＤＤとなりｎチャネルＭＯＳトランジスタ４７が導通している時には０からＶｓｓの転送パルスが垂直ＣＣＤ電極に接続されたノードＤに印加される。この時、読み出しパルス発生回路の出力となるノードＣの電圧は０Ｖとなっている。以上の結果、ゲートに０Ｖを加えることにより、ｐチャネルＭＯＳトランジスタ４８を非導通とすることができ、そのゲート・ソース間電圧は０Ｖ、ゲート・ドレイン間電圧は最大でもＶｓｓとできる。また、読み出しパルス発生回路の出力であるノードＣの電圧がＶＤＤとなりｐチャネルＭＯＳトランジスタ４８が導通すると、垂直ＣＣＤ電極に接続されたノードＤにＶＤＤが印加される。この時、垂直ＣＣＤ転送パルスを発生する負電源回路の出力は０Ｖとなっている。以上の結果、ゲート電圧を０Ｖとすることにより、ｎチャネルＭＯＳトランジスタ４７を非導通にすることができ、そのゲート・ソース間電圧は０Ｖ、ゲート・ドレイン間電圧は最大でもＶＤＤにすることができる。したがってオフ時の各スイッチＭＯＳトランジスタのゲート・ドレイン間電圧とゲート・ソース間電圧をＶＤＤもしくはＶｓｓと低い値としながら３値パルスを発生することができる。
（３）水平ＣＣＤ転送パルス発生回路
本実施例の水平ＣＣＤ転送パルスは出力回路のリセット電圧と電源電圧を下げるためにその最低電圧を負としている。さらに、その最低電圧は無効な電圧領域を生じないようにチャネル電圧を低くするためのイオン打ち込みがなされた水平ＣＣＤの第２層ポリシリコン電極下のピンニング電圧より高い値とする。この結果、水平ＣＣＤ転送パルス最低電圧は垂直ＣＣＤ転送パルスの最低電圧より高い負の値となる。一方、その電圧振幅は消費電力低減のため通例垂直ＣＣＤ転送パルスより小さい。そこで、本実施例では水平ＣＣＤの転送パルスを外部からの正のトリガ−パルスをレベルシフトした後負電源回路の電圧振幅を制限することにより発生させる。
図５に第１の実施例の水平ＣＣＤ転送パルス発生回路を示す。図中、５１は結合容量、５２はクランプダイオ−ド、５３は第１の反転回路を構成するｎチャネルＭＯＳトランジスタ、５４は第１の反転回路を構成するｐチャネルＭＯＳトランジスタ、５５は第２の反転回路を構成するｎチャネルＭＯＳトランジスタ、５６は第２の反転回路を構成するｐチャネルＭＯＳトランジスタで、５１から５６で構成される回路は図３と同様の回路である。また、５７は、パルスの負電圧を制限するためのｐチャネルＭＯＳトランジスタ、５８、５９はｐチャネルＭＯＳトランジスタ５７のゲ−トにバイアス電圧を与えるｐチャネルＭＯＳトランジスタ、６０、６１、６２はバイアス電圧発生回路を構成するｎチャネルＭＯＳトランジスタである。なお、ｎチャネルＭＯＳトランジスタ６０、６１、６２のウェルはそれぞれのソ−スに接続され各トランジスタのしきい電圧は等しくなっている。Ｈ１、Ｈ２端子に印加されたトリガ−パルスにより発生したパルスは、ｐチャネルＭＯＳトランジスタ５７により負電圧が制限され、水平ＣＣＤ転送パルスとなる。第２の反転回路の出力が０Ｖの時ノ−ドＥはバイアス電圧発生回路のバイアス電圧からｐチャネルＭＯＳトランジスタ５９のしきい電圧だけ高い値となっている。第２の反転回路の出力がＶｓｓとなるとトランジスタ５７のドレインもしくはソ−スとゲ−ト間の容量結合により、ノ−ドＥの電圧は低くなる。この後、ノ−ドＥの電圧がある電圧以下になるとトランジスタ５８が導通し、ノ−ドＥはバイアス電圧発生回路のバイアス電圧よりｐチャネルＭＯＳトランジスタ５８のしきい電圧だけ低い値にクランプされる。この結果、第２の反転回路の出力はノ−ドＥよりｐチャネルＭＯＳトランジスタ５７のしきい電圧だけ高い値、すなわち、バイアス電圧発生回路のバイアス電圧と等しい値に制限される。本実施例によれば水平ＣＣＤの転送パルスを外部からの正のトリガ−パルスをレベルシフトした後負電源回路の電圧振幅を制限することにより発生させる事ができる。
【００１９】
なお、パルスの高電圧を制限するにはトランジスタ５７から５９をｎチャネルＭＯＳトランジスタとし所望のバイアス電圧を与えれば良い。
また、パルスの電圧を制限するために電源電圧に電圧リミッタ−を掛けても良い。
（４）リセットパルス発生回路
本実施例ではアウトプットゲ−トの直流バイアス電圧は水平ＣＣＤ転送パルスの高電圧である０Ｖとする。また、リセットトランジスタ５はアウトプットゲ−トを構成する第２層ポリシリコン電極下と同様のディプレッション型トランジスタからなる。この結果、浮遊拡散層からの信号電荷の漏れを防ぐためにはリセットパルスの低電圧は０Ｖ以下であれば良い。そこで、本実施例では正電源と０Ｖを２電源とする回路によりリセットパルスを発生させている。
図６に第１の実施例のリセットパルス発生回路を示す。図中、６３は第１の反転回路を構成するｎチャネルＭＯＳトランジスタ、６４は第１の反転回路を構成するｐチャネルＭＯＳトランジスタ、６５は第２の反転回路を構成するｎチャネルＭＯＳトランジスタ、６６は第２の反転回路を構成するｐチャネルＭＯＳトランジスタで、６３から６６で構成される回路は図３と同様の回路である。本実施例によればリセットパルスは外部からの正のトリガ−パルスを電圧増幅することにより発生させる事ができる。
（５）リセット電圧発生回路
本実施例では出力回路の電源電圧を下げるためにリセット電圧を出力回路の電源電圧と別にし、リセット電圧を出力回路の電源電圧から昇圧により発生させる。
【００２０】
図７に第１の実施例のリセット電圧発生回路を示す。図中、６３から６６は図６と同様であり、７１はチャ−ジポンプ用容量、７２、７３はダイオ−ド接続されたｎチャネルＭＯＳトランジスタである。なお、ｎチャネルＭＯＳトランジスタ７２のウェルは電源ＶＤＤに接続され基板効果によるしきい電圧の上昇を防いでいる。トリガパルスによるチャ−ジポンプにより、正電源電圧ＶＤＤからｎチャネルＭＯＳトランジスタのしきい電圧だけ降下した直流電圧の約２倍がリセット電圧となる。本実施例によれば出力回路の電源電圧よりリセット電圧を昇圧により発生させることにより、何ら外部から供給される電源数を増加させることなく出力回路の電源電圧をリセット電圧より低い電圧にすることができる。
なお、高いリセット電圧を得るためにしきい電圧の低いｎチャネルＭＯＳトランジスタが必要なときには図２（ｂ）の構造で２重ｐウェルを設けない構造のトランジスタを用いれば良い。
（６）負荷トランジスタバイアス電圧発生回路
図８に負荷トランジスタバイアス電圧発生回路を示す。図中、８１、８２、８３はバイアス電圧発生回路を構成するｎチャネルＭＯＳトランジスタである。なお、ｎチャネルＭＯＳトランジスタ８１、８２、８３のウェルはそれぞれのソ−スに接続され各トランジスタのしきい電圧は等しくなっている。電源電圧はダイオ−ド接続されたトランジスタにより１／３に分圧され負荷のバイアス電圧となる。なお、バイアス電圧は必要に応じ自由に設定できることは言うまでもない。
（７）基板電圧発生回路
ｎ型基板２０には常時は過剰電圧排出用の直流電圧を印加し、電子シャッタ動作時には高い正電圧を印加する必要がある。本実施例ではこの高い電圧を外部のトリガ−パルスより電圧増幅したパルスを容量結合により基板に印加し発生させている。
図９に第１の実施例の基板電圧発生回路を示す。図中、９１は結合容量、９２はクランプダイオ−ド、９３は第１の反転回路を構成するｎチャネルＭＯＳトランジスタ、９４は第１の反転回路を構成するｐチャネルＭＯＳトランジスタ、９５は第２の反転回路を構成するｎチャネルＭＯＳトランジスタ、９６は第２の反転回路を構成するｐチャネルＭＯＳトランジスタで、９１から９６で構成される回路は図３と同様の回路である。また、９７は第２の反転回路と基板間の結合容量、９９は基板容量、９８は基板に印加される直流電圧ＶＤＤと基板間のスイッチである。なお、スイッチ９８はＣＣＤを構成していると同様のｎチャネルディプレッションＭＯＳトランジスタからなる。ＳＵＢ端子に印加される電圧が低いときにはノ−ドＦの電圧はＶＤＤとなり、スイッチ９８が導通し基板電圧はＶＤＤとなる。一方、ノ−ドＧはＶｓｓとなっている。ＳＵＢ端子に印加される電圧が高くなると、まず、ノ−ドＦがＶｓｓとなりスイッチ９８が閉じる。この後、ノ−ドＧがＶｓｓからＶＤＤとなり、基板電圧は（ＶＤＤ−Ｖｓｓ）の電圧を容量９７と基板容量９９で容量分割した値だけ上昇する。本実施例では以上述べたように容量結合により昇圧を行うことにより高速で基板に高い電圧を印加できる。また、スイッチとしてＣＣＤを構成しているｎチャネルディプレッションＭＯＳトランジスタを用いることにより電圧降下なくＶＤＤを基板に印加し、かつ、昇圧が可能となっている。
なお、シャッタ−パルスの振幅を大きくするために結合容量を大きくしたいときには結合容量を素子外部に設けても良い。
また、シャッタ−パルスの振幅を大きくする必要のないときは低電圧側電源Ｖｓｓを０Ｖとしても良い。
さらに、スイッチ９８が非導通となったときゲ−トドレイン間にかかる高電圧が問題となるときには図中Ｈ部に図５で述べたと同様の電圧リミッタを設ければ良い。これによりスイッチ９８のゲ−トにかかる低電圧はソ−ス電圧がＶＤＤのときスイッチが非導通となる最低電圧とすることができ、ゲ−トドレイン間電圧の低減が可能となる。
【００２１】
以上の本実施例によれば、単一レベルの外部パルスと正、負の２電源により駆動でき、使い勝手が良く、カメラの低消費電力化を可能とする２次元ＣＣＤ型固体撮像素子を提供できる。また、外部パルスから負値の水平ＣＣＤ駆動パルスを発生させる回路、出力回路の電源電圧からリセット電圧を発生する昇圧回路を内蔵することにより出力回路の電源電圧を低くでき、低消費電力かつ低雑音の出力回路を実現できる。
第２の実施例
第１の実施例の垂直ＣＣＤ３値パルス発生回路では読み出しパルスの電圧がＶＤＤであり電圧値が不足する場合がある。本実施例は正電源電圧ＶＤＤを垂直ＣＣＤの駆動電極に印加後さらに容量結合により昇圧を行うことにより正電源電圧以上の読み出し電圧を実現したものである。
図１０に第２の実施例の垂直ＣＣＤ３値パルス発生回路を示す。図中、４１から４７、４８、３７から４０は図４と同様である。１０４は第３の反転回路を構成するｎチャネルＭＯＳトランジスタ、１０５は第３の反転回路を構成するｐチャネルＭＯＳトランジスタ、１０６は第４の反転回路を構成するｎチャネルＭＯＳトランジスタ、１０７は第４の反転回路を構成するｐチャネルＭＯＳトランジスタ、１０３は昇圧の為のダイオ−ド接続されたｎチャネルＭＯＳトランジスタ、１０２は昇圧パルスを伝達するためのゲ−ト接地されたｐチャネルＭＯＳトランジスタ、１０１は第４の反転回路と垂直ＣＣＤ電極との結合容量である。
垂直ＣＣＤの読み出しパルスのトリガ−入力端子Ｖ１Ｒ、Ｖ３Ｒに低い電圧が掛っているときはノ−ドＢの電圧はＶＤＤ、ノ−ドＣ、Ｉの電圧は０Ｖとなっている。この結果、ｎチャネルＭＯＳトランジスタ４７が導通し垂直ＣＣＤの転送パルスが垂直ＣＣＤ電極に接続されたノ−ドＤに印加される。一方、ゲ−ト接地されたｐチャネルＭＯＳトランジスタ４８のソ−スドレインには０Ｖもしくは負電源電圧Ｖｓｓが印加されているので導通することはない。さらに、ｐチャネルＭＯＳトランジスタ１０２のドレインも０Ｖであり導通することはなく、そのソ−スはフロ−ティングとなり、結合容量１０１は転送パルスの負荷となることはない。ついで、転送パルスが０Ｖとなった状態でトリガ−入力端子Ｖ１Ｒ、Ｖ３Ｒに高い電圧が印加されると、ノ−ドＢが０ＶとなりｎチャネルＭＯＳトランジスタ４７が非導通となる。一方、ノ−ドＣがＶＤＤとなりｐチャネルＭＯＳトランジスタ４８が導通し垂直ＣＣＤ電極に接続されたノ−ドＤはＶＤＤからトランジスタ１０３のしきい電圧分だけ降下した電圧が印加される。この後、ノ−ドＩが０ＶからＶＤＤとなり、ｐチャネルＭＯＳトランジスタ１０２が導通し、この電圧変化により結合容量１０１を介しノ−ドＤの電圧がさらに上昇する。以上述べたように、本実施例によれば正電源電圧ＶＤＤを垂直ＣＣＤの駆動電極に印加後さらに容量結合により昇圧を行うことにより正電源電圧以上の読み出し電圧を実現できる。
なお、読み出しパルスの振幅を大きくするために結合容量を大きくしたいときには結合容量を素子外部に設けても良い。
第３の実施例
通例、初段のドライバトランジスタが飽和動作し出力回路が線形範囲で動作するためには、出力回路電源電圧はリセット電圧より初段のドライバトランジスタのしきい電圧引いた値より高い必要がある。従って、出力回路電源電圧を下げるには初段ドライバトランジスタ６のしきい電圧を大きな値とすれば良い。しかし、図１５で述べたような次段ドライバ９が初段ドライバ６と同一の構造を持つ従来例の場合にはトランジスタのしきい電圧が高すぎると次段ドライバトランジスタが十分に導通せず次段の動作が困難となる。そこで、本実施例では次段以降のドライバトランジスタの基板不純物濃度を初段のドライバトランジスタの基板不純物濃度より低くし、次段以降のドライバトランジスタのしきい電圧を低くし、線形動作範囲で次段が動作するようにした。
図１１に第３の実施例の出力回路構成図を示す。図中、１１１、１１２は初段ソ−スフォロワ−を構成するドライバトランジスタ、負荷トランジスタ、１１３、１１４は次段ソ−スフォロワ−を構成するドライバトランジスタ、負荷トランジスタ、１１５、１１６は終段ソ−スフォロワ−を構成するドライバトランジスタ、負荷トランジスタ、１１７は図８で述べた負荷トランジスタのバイアス電圧発生回路、１１９は図２（ｂ）で述べた光電変換部と同様のｎ型基板２０上に形成されたｐウェル２１と２重ｐウェル２２の形成領域、１１８はｐウェル２１と同じ深さを持ちやや濃度の高い第３のｐウェルの形成領域である。２重ｐウェル層はスミア抑圧のため高濃度に設定されている。初段ソ−スフォロワ−の出力電圧は初段ドライバトランジスタ１１１の大きなしきい電圧による電圧降下により低い電圧となる。一方、次段及び終段のドライバトランジスタ１１３、１１５のしきい電圧は０Ｖに近い小さな値で、しきい電圧による電圧降下は少なく各段の入力電圧と出力電圧はほぼ等しく、次段及び終段の動作が困難となることはない。本実施例によれば次段以降のドライバトランジスタ１１３、１１５の基板不純物濃度を初段のドライバトランジスタ１１１の基板不純物濃度より低くすることにより、次段以降の動作範囲を困難にすることなく初段における高いしきい電圧による大きな電圧降下を実現し、電源電圧を低め、低消費電力、かつ、低雑音の出力回路を実現できる。
なお、本実施例では出力回路の周波数特性改善を目的としてソ−スフォロワ−が３段構成の場合を述べたが、段数は２段以上であれば本発明の効果は同様にえられる。
また、電子シャッタ−時の誤動作を防ぐため第３のｐウェル１１８をｐウェル２１と同じ深さでやや高濃度としたが、誤動作が問題とならないときは、第３のｐウェル１１８をｐウェル２１と同一構造にすれば良い。
さらに、負荷トランジスタ１１２、１１４、１１６は１１９と同一構造のウェル内に形成しても良い。
また、ドライバトランジスタ１１３、１１５を分離されたウェル内に形成し、そのウェルを各ソ−スフォロワ−の出力に接続し基板効果をなくすことにより、各トランジスタのしきい電圧をさらに０Ｖに近づけることができる。
第４の実施例
第１の実施例では基板にかかる過剰電圧排出用の直流電圧は正電源ＶＤＤとした。しかし、従来例で説明したようにこの直流電圧は素子ごとにばらつき調整が必要である。そこで、本実施例においては、ＶＤＤより昇圧した電圧から基板にかかる直流電圧を降圧により発生させ、この降圧器に電圧を調整する手段を付加したものである。
本発明の第４の実施例を図１２から図１３により説明する。図１２は第４の実施例の全体構成図、図１３は第４の実施例の基板電圧発生回路である。図１２において１から１０、１２から１７は図１と同様である。１２１は図１３に示す基板電圧発生回路である。また、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ１Ｒ、Ｖ３Ｒ、Ｈ１、Ｈ２、ＲＧ、ＳＵＢ、ＷＥＬＬ、ＶＤＤ、Ｖｓｓ、ＯＵＴも図１と同様である。タイミング発生器のトリガ−パルスと正、負の２電源から所定の電圧を持つパルスと直流電圧が素子内部で発生し図１７で述べたと同様の動作が行われる。 図１３で、９１から９９は図９と同様、１３９は図７と同様の直流昇圧回路、１３１から１３４はバイアス電圧を発生するためのｎチャネルＭＯＳトランジスタ、１３５はバイアス電圧を調整するためのフュ−ズ、１３７は昇圧した電圧をバイアス電圧に応じ降下させ直流の基板電圧を発生させるＣＣＤを構成していると同様のｎチャネルディプレッションＭＯＳトランジスタ、１３８はトランジスタ１３７にわずかなバイアス電流を流すための負荷トランジスタ、１３６は負荷トランジスタ１３８にバイアス電圧を供給する図８と同様の回路である。
昇圧回路１３９の出力電圧は１３１から１３４により発生したバイアス電圧よりｎチャネルディプレッションＭＯＳトランジスタ１３７のしきい電圧の絶対値だけ高い電圧に降下され基板直流電圧となる。負荷１３８より供給されるバイアス電流は基板に高い電圧が発生した際の誤動作を防いでいる。さらに、電圧降下をｎチャネルディプレッションＭＯＳトランジスタで行うことにより電源電圧ＶＤＤ以下のバイアス電圧を与えてもＶＤＤ以上の基板電圧を発生することが可能となっている。また、スイッチ９８はＶＤＤ以上の電圧を伝達するためそのウェルを基板電圧発生回路の出力に接続し基板効果によるしきい電圧上昇を防いでいる。本回路の他の動作は図９と同様である。基板電圧の調整は必要に応じフュ−ズ１３５を切断することにより可能となっている。フュ−ズを切断することにより、ノ−ドＪの電圧が上昇し基板電圧は高くなる。本実施例によればＶＤＤより昇圧した電圧から基板にかかる直流電圧を降圧により発生させ、この降圧器に電圧を調整する手段を付加することにより、素子内部で基板電圧調整ができ、ＣＣＤ型撮像素子の使い勝手が良くなる。
第５の実施例
第１の実施例では各端子に外部からトリガ−パルスを印加しなければならず、カメラシステムを構築するにはタイミング発生器と２次元ＣＣＤ型素子の配線を行わなければならない。本実施例はこのような煩雑さを回避するためタイミング発生器も内蔵した例である。
図１４に第５の実施例の構成図を示す。図中、１から１７は図１と同様で、１４１はタイミング発生器１４２の電源を外部の正電源ＶＤＤから発生させる降圧回路である。外部の基本クロックから各パルスのタイミングパルスがタイミング発生器１４２により発生し、図１と同様にこのパルスと正、負の電源から所定の電圧レベルのパルスと直流電圧が発生し、図１と同様の動作が行われる。本実施例によれば、単一の外部パルスと正、負の２電源とア−スにより駆動でき、使い勝手の良い２次元ＣＣＤ型固体撮像素子を提供できる。
【００２２】
以上の実施例では、インタ−ラインＣＣＤ型撮像素子の例を述べたが、本発明は、ＣＣＤ型撮像素子の具体的構成に依らず、フレ−ムインタ−ライン型、フレ−ムトランスファ−型、チャ−ジスィ−プ型等のＣＣＤ型撮像素子でも同様に実施できる。
また、本発明は、垂直ＣＣＤ並びに水平ＣＣＤの具体的構成に依らず例えば、水平ＣＣＤが２本並列に設けられたＣＣＤ型撮像素子でも同様の効果がある。 以上の結果、第１の実施例については表２で示す駆動条件で駆動がなされ、図１７に示す構成によりカメラシステムの中で用いられる。また第５の実施例については表３で示す駆動条件で駆動がなされ、図１８に示す構成によりカメラシステムの中で用いられる。何れも従来の表１に示されたものより電源電圧の種類が非常に少なくなっていることがわかる。
【００２３】
【表２】

【００２４】
【表３】

【発明の効果】
本発明によれば、ＣＣＤ型撮像素子で、外部のドライバが不用となり、外部のＤＣ−ＤＣ変換器の供給する電源数も減り、かつ、カメラシステムを作成する際に基板に印加する直流電圧を調整する必要がないので使い勝手が良くなる。さらに、ＤＣ−ＤＣ変換器から供給する電源数が減り、タイミング発生器の電源電圧を下げても素子外部に水平ＣＣＤを駆動するためのドライバを素子外部に設ける必要がないので、カメラの低消費電力化を図れる。また、出力回路のリセット電圧を下げ、さらに、リセット電圧より出力回路の電源電圧を下げることができるので、出力回路の消費電力と低雑音化を図れる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の全体構成を示す図である。
【図２】図１のＡ−Ａ’、Ｂ−Ｂ’に対応する部分並びにｐチャネルＭＯＳトランジスタの断面構造を示す図である。
【図３】図１の垂直ＣＣＤ転送パルス発生回路を示す回路図である。
【図４】図１の垂直ＣＣＤ３値パルス発生回路を示す回路図である。
【図５】図１の水平ＣＣＤ転送パルス発生回路を示す回路図である。
【図６】図１のリセットパルス発生回路を示す回路図である。
【図７】図１のリセット電圧発生回路を示す回路図である。
【図８】図１の出力回路負荷トランジスタのバイアス電圧発生回路を示す回路図である。
【図９】図１の基板電圧発生回路を示す回路図である。
【図１０】本発明の第２の実施例の垂直ＣＣＤ３値パルス発生回路を示す回路図である。
【図１１】本発明の第３の実施例の出力回路構成を示す図である。
【図１２】本発明の第４の実施例の全体構成を示す図である。
【図１３】図１２の基板電圧発生回路を示す図である。
【図１４】本発明の第５の実施例の全体構成を示す図である。
【図１５】従来のＣＣＤ型固体撮像素子の全体構成を示す図である。
【図１６】従来のＣＣＤカメラブロック図である。
【図１７】第１の実施例のＣＣＤ型固体撮像素子のＣＣＤカメラブロック図である。
【図１８】第５の実施例のＣＣＤ型固体撮像素子のＣＣＤカメラブロック図である。
【符号の説明】
１…ホトダイオ−ド、 ２…垂直ＣＣＤ、 ３…水平ＣＣＤ、
４…アウトプットゲ−ト、 ５…リセットゲ−ト、
６、１１１…初段ソ−スフォロワ−ドライバトランジスタ、
８、１１２…初段ソ−スフォロワ−負荷トランジスタ、
９、１１３…次段ソ−スフォロワ−ドライバトランジスタ、
１０、１１４…次段ソ−スフォロワ−負荷トランジスタ、
１１、１２１…基板電圧発生回路、 １２…垂直ＣＣＤ転送パルス発生回路、
１３…垂直ＣＣＤ３値パルス発生回路、１４…水平転送パルス発生回路、
１５…リセットパルス発生回路、 １６…リセット電圧発生回路、
１７…負荷ゲ−トバイアス発生回路、 ２０…ｎ型基板、
２１…ｐ型ウェル、 ２２…ｐ型２重ウェル、 ２３…垂直ＣＣＤｎ層、
２４…ポリシリコン電極、 ２５…ｎウェル、 ２６…ホトダイオ−ドｎ層、
２７…表面ｐ＋層、 ２８…遮光用第２層アルミ、
２９…配線用第１層アルミ、３０…ｎ型拡散層、
３１、４１、５１、７１、９１、９７、１０１…結合容量、
３２、４２、５２、９２…クランプダイオ−ド、
３３、４３、３７、５３、６３、９３…第１反転回路ｎチャネルトランジスタ、
３４、４４、３８、５４、６４、９４…第１反転回路ｐチャネルトランジスタ、
３５、４５、３９、５５、６５、９５…第２反転回路ｎチャネルトランジスタ、
３６、４６、４０、５６、６６、９６…第２反転回路ｐチャネルトランジスタ、
４７…ｎチャネルトランジスタスイッチ、
４８、１０２…ｐチャネルトランジスタスイッチ、
５７…ｐチャネルトランジスタ電圧リミッタ、
５８、５９…電圧リミット用ｐチャネルトランジスタ、
６０、６１、６２、８１、８２、８３、１３１、１３２、１３３、１３４…バイアス電圧発生回路ｎチャネルトランジスタ、
７２、７３、１０３…昇圧回路ｎチャネルトランジスタ、
９８…ｎチャネルディプレッショントランジスタスイッチ、
９９…基板容量、
１０４…第３反転回路ｎチャネルトランジスタ、
１０５…第３反転回路ｐチャネルトランジスタ、
１０６…第４反転回路ｎチャネルトランジスタ、
１０７…第４反転回路ｐチャネルトランジスタ、
１１５…終段ソ−スフォロワ−ドライバトランジスタ、
１１６…終段ソ−スフォロワ−負荷トランジスタ、
１１７、１３６…バイアス電圧発生回路、 １１８…第３ｐウェル、
１１９…ｐウェル２１とｐ型２重ウェル２２の形成領域、１３５…フュ−ズ、
１３７…ｎチャネルディプレッショントランジスタ電圧リミッタ、
１３８…負荷ｎチャネルトランジスタ、 １３９…昇圧回路、
１４１…降圧回路、 １４２…タイミング発生回路、
Ｖ１、Ｖ２、Ｖ３、Ｖ４…垂直ＣＣＤ転送トリガ−パルス入力端子、
Ｖ１Ｒ、Ｖ３Ｒ…垂直ＣＣＤ読み出しトリガ−パルス入力端子、
Ｈ１、Ｈ２…水平ＣＣＤ転送トリガ−パルス入力端子、
ＲＧ…リセットトリガ−パルス入力端子、
ＳＵＢ…電子シャッタトリガ−パルス入力端子、 ＶＤＤ…正電源入力端子、
Ｖｓｓ…負電源入力端子、 ＯＵＴ…信号出力端子、
ＷＥＬＬ…ウェル電圧入力端子、
１６１、１７１、１８１…ＣＣＤ型撮像素子、
１６２…タイミング発生器、
１６３…ドライバ、
１６４…相関二重サンプリング回路、
１６５…自動利得制御回路、
１６６…Ａ／Ｄ変換器、
１６７…ディジタル信号処理回路、
１６８…Ｄ／Ａ変換器、
１６９…ＤＣ−ＤＣ変換器、
１７０…カメラのバッテリー。[0001]
[Industrial applications]
The present invention relates to a camera using a CCD image sensor, and more particularly to a camera using a two-dimensional CCD image sensor that can be driven easily and with low power consumption and has an output circuit with low power consumption and low noise.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, a CCD solid-state imaging device has been widely used as a solid-state imaging device used in a home video camera or the like. Such a conventional CCD type solid-state imaging device has an element configuration called an inter-line type shown in FIG. 15, is driven under the driving conditions shown in Table 1, and is used in a camera system by the configuration shown in FIG. .
In FIG. 15, 1 is a photodiode for performing photoelectric conversion, 2 and 3 are vertical CCDs and horizontal CCDs for transferring signal charges photoelectrically converted by the photodiodes, and 4 is an output gate separating a horizontal CCD 3 and an output circuit. Reference numerals 5 and 5 denote reset transistors for resetting the floating diffusion layer to which signal charges are sent from the horizontal CCD 3 every transfer cycle of the horizontal CCD. Reference numerals 6 and 8 denote driver transistors and loads, respectively, constituting a first stage source follower. Transistors 9, 10 are a driver transistor and a load transistor, respectively, which constitute a source follower of the next stage. A partition in the vertical CCD 2 indicates one transfer stage composed of one polysilicon electrode, and a partition in the horizontal CCD indicates one transfer stage composed of a first layer polysilicon and a second layer polysilicon electrode. In addition, boron ions are implanted below the horizontal CCD 3 and the second-layer polysilicon electrode forming the output gate to reduce the channel voltage. The reset transistor 5 is a depletion type transistor similar to the one below the first layer polysilicon electrode constituting the horizontal CCD. v1, v2, v3, and v4 are input terminals of four-phase pulses for driving the vertical CCD 2, h1 and h2 are input terminals of two-phase pulses for driving the horizontal CCD 3, and og is an output gate DC. A bias voltage input terminal, rg is a reset pulse input terminal, rd is a reset voltage input terminal of a floating diffusion layer, vg is a gate voltage input terminal of a load transistor, od is a power supply voltage input terminal of an output circuit, and sub is a substrate voltage input. A terminal, well is a well voltage input terminal, vss is a well voltage input terminal of the protection circuit, and out is a signal output terminal.
[0003]
The signal charge photoelectrically converted by the photodiode 1 is applied to the v1 or v3 terminal at a high voltage and sent to the vertical CCD 2 at a time, and then applied to the v1 to v4 terminals in four phases having medium and low voltage levels. Are applied to the horizontal CCD 3 and transferred to the horizontal CCD 3 line by line. Thereafter, two-phase pulses are applied to the h1 and h2 terminals to sequentially transfer the horizontal CCD 3. A potential change due to the signal charge transferred from the horizontal CCD 3 to the floating diffusion layer is detected by a first source follower comprising transistors 6 and 8, and output to an out terminal by a next source follower comprising transistors 9 and 10. . Next, a reset pulse is applied to the rd terminal to turn on the reset transistor 5, and the floating diffusion layer is applied to the rd terminal and reset to the reset voltage. The above operation is repeated, and signals are sequentially output. Also, a predetermined DC voltage is normally applied to the sub terminal to discharge excess charges generated by the photodiode, and a high voltage is applied during scanning to realize an electronic shutter for the purpose of improving dynamic resolution and preventing flicker. Is applied.
The CCD type solid-state imaging device having such a configuration and operation is generally driven under the driving conditions shown in Table 1. Table 1 shows an example of a pulse and a DC bias voltage applied to each terminal shown in FIG. Using the well terminal voltage as a reference voltage, negative value vertical CCD scanning at the v1 to v4 terminals, in which the lowest voltage is set to be equal to or less than the voltage at which the p-type inversion layer is formed on the surface of the vertical CCD n layer (hereinafter, pinning voltage) to reduce dark current. When a pulse is applied and a signal charge is transferred from the photodiode to the vertical CCD, a high voltage is applied to the v1 and v3 terminals. The output voltage of the timing generator shown in FIG. 16 is directly applied to the terminals h1 and h2. This is to prevent unnecessary power consumption due to the provision of the driver and reduce the power consumption of the camera system. Further, in order to transfer the charge from the horizontal CCD to the output diffusion layer without interruption, a voltage equal to the high voltage of the horizontal CCD transfer pulse applied to the h1 and h2 terminals is applied to the og terminal, and an output gate is applied to the rd terminal. A voltage that is sufficiently higher than the channel voltage below is applied. The low voltage at the rg terminal is equal to the low voltage of the horizontal CCD transfer pulse in order to prevent leakage of signal charges from the floating diffusion layer, and the high voltage is sufficiently higher than the high voltage of the horizontal CCD transfer pulse to realize a sufficiently low on-resistance. Apply a high voltage. The same voltage as that of the rd terminal is applied to the od terminal so as not to increase the number of voltage values. On the other hand, the DC voltage for discharging the excess charge applied to the sub terminal varies for each element, so that adjustment is made for each element, and the high voltage for the electronic shutter pulse is set to the upper limit of the variation of the elements.
[0004]
[Table 1]

The CCD type solid-state imaging device described above is used in a camera with the configuration shown in FIG. In the figure, reference numeral 161 denotes a CCD solid-state imaging device shown in FIG. 15; 162, a timing generator for driving the CCD solid-state imaging device 161; 163, a driver for setting a voltage value of each pulse to a predetermined value; Reference numeral 164 denotes a correlated double sampling circuit for removing noise from the output of the CCD solid-state imaging device 161; 165, an automatic gain control circuit that changes a voltage gain according to the output level of a signal; 166, an A / D converter; Is a digital signal processing circuit, 168 is a D / A converter, and 169 is a DC-DC converter that supplies a necessary voltage from the camera battery 170 to each part of the camera. The timing generator 162, the correlated double sampling circuit 164 and the automatic gain control circuit 165, the digital signal processing device 167, the A / D converter 166, and the D / A converter 168 are each a single chip operated by a single power supply. Consists of an integrated circuit.
The CCD solid-state imaging device 161 generates a timing by the timing generator 162, and receives a pulse of a predetermined voltage value by the driver 163 supplied with the voltage by the DC-DC converter 169, and the pulse is supplied from the DC-DC converter 169. Driven by a DC voltage, the output signal from the element is subjected to noise removal and gain control by a correlated double sampling circuit 164 and an automatic gain control circuit 165, and then converted to a digital signal by an A / D converter 166, and is processed by a digital signal processing device 167. Signal processing is performed, and the signal is again converted into an analog signal by the D / A converter 168 to become a TV signal.
This type of CCD solid-state imaging device is described in, for example, Technical Report of the Institute of Television Engineers of Japan, Vol. 61-72 (1989.2), Technical Report of the Institute of Television Engineers of Japan, Vol. 31-36 (1988. 2), a digital signal processor for a camera using a CCD type solid-state image pickup device of this type is described by the ISSS Digest of Technical Paper. Pp. 250-251 (1991) (ISSCC DIGEST OF TECHNICAL PAPERS pp. 250-251 (1987)).
[0005]
[Problems to be solved by the invention]
In the above prior art, no consideration is given to improvement in usability and reduction in power consumption for driving the CCD solid-state imaging device. Therefore, the usability of the imaging device is poor, and it is difficult to reduce the power consumption of the camera. Further, there is a problem that it is difficult to reduce power consumption and noise of an output circuit in the image sensor. That is, first, as the peripheral circuits become more single-powered, the driving of the CCD type image pickup device shown in FIG. 15 requires a pulse having a multi-level voltage level shown in Table 1 and a DC voltage. A driver 163 and a DC-DC converter 169 that generate these must be provided in the camera system. This has been a factor that makes the CCD type image sensor difficult to handle. Furthermore, as the camera becomes unadjustable due to the digitization of the signal processing circuit, the DC voltage for discharging excess charge applied to the sub terminal must be adjusted for each device, which is another reason for handling CCD type imaging devices. Another factor that made it difficult.
[0006]
Second, in order to reduce the power consumption of the camera, the power supply voltage of the timing generator 162 and the signal processing device 167 is reduced from the current 5 V to 3.3 V, and further to 1.5 V. . However, it is difficult to lower the drive voltage of the horizontal CCD 3 that requires high-speed transfer. Therefore, it becomes difficult to drive the horizontal CCD 3 by applying the output voltage of the timing generator 162 to the terminals h1 and h2, and it is necessary to provide a driver for driving the horizontal CCD in the camera system. When the driver section is provided outside the image sensor as described above, reactive power for driving a parasitic capacitance such as a wiring capacitance between the driver and the image sensor or a pin capacitance of the image sensor is generated, which is one of the factors that reduce the power consumption of the camera. It was. Furthermore, the power of the DC-DC converter 169 that generates the above-described multi-valued voltage cannot be reduced, which has been another factor in reducing the power consumption of the camera.
Third, since the 0 to 5 V output voltage of the timing generator 162 is applied to the h1 and h2 terminals to drive the horizontal CCD 3, the channel voltage of the horizontal CCD is high and the rd terminal voltage is high. . As a result, the od terminal voltage, which is the power supply voltage of the output circuit set to the same voltage as the rd terminal, also increases, and the power consumption generated in the output circuit increases. Further, since the power supply voltage is high, it is difficult to use a transistor having a short channel length, and there has been a problem that noise is large. Accordingly, a first object of the present invention is to provide a camera using a CCD solid-state imaging device that is easy to drive and easy to use.
A second object of the present invention is to provide a camera using a CCD type image pickup device capable of reducing the power consumption of the camera.
Still another object of the present invention is to provide a camera using an output circuit of a CCD type solid-state imaging device with low power consumption and low noise by reducing the power supply voltage of the output circuit.
[0007]
[Means for Solving the Problems]
For example, as shown in FIG. 1, a CCD solid-state imaging device according to the present invention for achieving the first and second objects has a plurality of or a single trigger pulse and two positive and negative power supplies. Upon supply, at least a voltage generation circuit (11 to 17) for driving a vertical CCD, a horizontal CCD, a reset transistor, and an output circuit with a predetermined pulse voltage and a DC voltage in response to input of a trigger pulse.
Alternatively, the positive and negative two power supplies have a positive power supply value (VDD) equal to the power supply voltage value of the output circuit and a negative power supply value (Vss) equal to the lowest voltage value of the transfer pulse of the vertical CCD. I do.
Alternatively or additionally, the voltage generation circuit includes a first conductivity type MOS transistor formed in the same manner as the first conductivity type MOS transistor of the output circuit, and a second conductivity type second transistor on the surface of the photoelectric conversion element. A structure of a complementary MOS transistor in which a MOS transistor of the second conductivity type forming the source / drain diffusion layer together with the formation of the impurity layer is connected to each other is provided.
Here, the voltage generation circuit has a configuration of a complementary MOS transistor, and the voltage generation circuit has a first and a second power supply between the positive power supply and the ground power supply, or between the ground power supply and the negative power supply, or between the positive power supply and the negative power supply. A second complementary MOS transistor having a configuration in which the gates of the respective complementary MOS transistors are connected to each other as input points, and the connection point between the source and drain of each complementary MOS transistor is defined as an output point; A trigger pulse is input to the input point of the complementary MOS transistor, the output and input points of the first and second complementary MOS transistors are connected to each other, and the output point of the second complementary MOS transistor is connected to these circuits. It is preferable to provide a configuration of a pulse generation circuit as an output point in order to reduce the power of the voltage generation circuit.
Here, in order to generate a negative output pulse in the above-described pulse generation circuit by a positive input trigger pulse, in the case of a pulse generation circuit supplied with negative power, the input point of the pulse generation circuit is connected to an external pulse terminal via a capacitor. And a negative power supply terminal via a clamp diode.
In the case of a vertical CCD transfer pulse generation circuit as the voltage generation circuit, for example, as shown in FIG. 3, the pulse generation circuit is provided between the ground power supply and the negative power supply, and the negative power supply value is input by inputting a trigger pulse. , And apply the output pulse to the vertical CCD.
Alternatively, as for a vertical CCD ternary pulse generating circuit for applying ternary pulses of the negative power supply value, the positive power supply value, and the low voltage value to the vertical CCD, for example, as shown in FIG. A vertical CCD transfer pulse generating circuit having the above-mentioned pulse generating circuit between a positive power supply and a ground power supply and generating an output pulse of the above-mentioned negative power supply value in response to input of a trigger pulse, and generating an output pulse of the above-mentioned positive power supply value And a switch circuit for switching the outputs of the two circuits, and applying the output to the vertical CCD.
[0008]
As a voltage generating circuit for achieving the second and third objects, a horizontal CCD transfer pulse generating circuit applied to a horizontal CCD, for example, as shown in FIG. In addition to having a circuit, a voltage amplitude limiting means is provided at its output, and a negative voltage pulse whose voltage amplitude is limited from the negative power supply value pulse is generated by input of a trigger pulse and applied to the horizontal CCD.
As shown in FIG. 6, for example, as shown in FIG. 6, a reset pulse generating circuit for applying a pulse voltage to the gate of a reset transistor has the above-mentioned pulse generating circuit between the positive power supply and the ground power supply, and receives the same by inputting a trigger pulse. A pulse voltage may be generated by voltage amplification and applied to the gate.
In order to achieve the third object by lowering the output voltage, the reset voltage generating circuit has the above-mentioned pulse generating circuit between the positive power supply and the ground power supply as shown in FIG. Means for applying the boosted voltage to the drain of the reset transistor in response to the input of a trigger pulse.
[0009]
Here, as means for boosting the pulse voltage, one terminal of a capacitor is connected to the output point of the pulse generation circuit between the positive power supply and the ground power supply, and the other terminal of the capacitor is connected to the positive power supply. It is sufficient to provide a configuration in which a diode connection is made between the two terminals and the other terminal and the output terminal are diode-connected.
[0010]
Further, in order to achieve the first object, a substrate voltage generating circuit for applying a voltage to a substrate for discharging excessive voltage has a pulse generating circuit between a positive power supply and a negative power supply, A power supply, a capacitor is connected between the output point of the pulse generation circuit and the substrate, and the substrate is connected to the substrate DC power supply via a switch including a depletion transistor. do it. The voltage drop can be reduced by using the depletion transistor, and a high voltage can be applied to the substrate at high speed by capacitively coupling between the output point of the pulse generation circuit and the substrate.
Here, as the DC power supply for the substrate, for example, a positive power supply is used as it is as shown in FIG. 9 or a circuit that generates a DC voltage to be applied to the substrate by receiving the supply of the positive power supply as shown in FIG. And means for adjusting the DC voltage, and the adjusted DC voltage may be used as an output applied to the substrate.
In this case, as a circuit for generating a DC voltage applied to the substrate, a DC voltage to be applied to the substrate is generated by stepping down a voltage obtained by boosting the positive power supply voltage, and a means for adjusting the DC voltage includes a voltage. If the step-down voltage is adjusted based on the voltage of the bias voltage generating circuit provided with the adjusting means, the substrate voltage can be adjusted inside the device, and the usability is improved.
As shown in FIG. 10, for example, as shown in FIG. 10, a vertical CCD ternary pulse generating circuit for applying a read voltage equal to or higher than the positive power supply voltage to the vertical CCD has a first and a second power supply between the positive power supply and the ground power supply. Of the third and fourth complementary MOS transistors having the same configuration as that of the pulse generation circuit are added between the positive power supply and the ground power supply. The input point where the gates of the complementary transistors are connected to each other is connected to the output point of the second complementary MOS transistor, and the output point between the source and drain of the fourth complementary MOS transistor is connected to the vertical CCD via a capacitor. What is necessary is just to add the structure which combines.
[0011]
As an output circuit for achieving the third object, when a multi-stage amplifier configuration is used, the substrate impurity concentration of the driver transistors in the next and subsequent stages is set to be lower than the substrate impurity concentration of the first-stage driver transistor.
[0012]
In the CCD type solid-state imaging device of the present invention for achieving the first and second objects, a device which operates by receiving a single trigger pulse and two positive and negative power supplies from the outside is, for example, shown in FIG. And a timing generator that generates a plurality of trigger pulses at desired timings from the basic clock using the single external trigger pulse as a basic clock and drives a built-in voltage generating circuit with the trigger pulses. And
Then, a built-in timing generator may supply a trigger pulse to the above-described voltage generation circuit.
[0013]
[Action]
According to the present invention, if a trigger pulse and two positive and negative power supplies are externally supplied and a voltage generating circuit for generating a pulse of a predetermined voltage level and a predetermined DC voltage is incorporated in the CCD type image pickup device, Although it is necessary to use power supplies of various voltage levels as the external power supply, it is possible to reduce the number of types of power supplies.
In this case, the present invention focuses on the following points regarding the two power supply values and the formation of the built-in circuit. That is,
The power supply voltage of the output circuit has the highest positive voltage value among the power supply voltages that require a large current driving capability for driving the CCD type imaging device, and the lowest voltage of the transfer pulse of the vertical CCD is the lowest. Has a negative voltage value of
Since the booster circuit of an integrated circuit usually has a small current drive capability, by setting such a highest positive voltage value or the lowest negative voltage value as a positive or negative power supply value, and by obtaining a trigger pulse from the outside, A pulse of a predetermined voltage and a DC voltage for driving the CCD can be generated with low power consumption.
Further, in order to reduce power consumption as a built-in integrated circuit, it is desirable to configure a circuit with complementary MOS transistors. However, the formation of the first conductivity type MOS transistor of the output circuit and the first conductivity type of the complementary MOS transistor are desirable. By forming a second impurity layer of the second conductivity type on the surface of the photoelectric conversion element and forming a source / drain diffusion layer of the second conductivity type MOS transistor of the complementary MOS transistor. The complementary MOS transistor can be formed without any change in the manufacturing process for forming the type image pickup device.
By adopting such a power supply value and circuit formation based on the viewpoint, a low power consumption voltage generating circuit that drives a vertical CCD, a horizontal CCD, a reset transistor, and an output circuit with a predetermined pulse voltage and a DC voltage is used as a CCD solid-state imaging device. It can be conveniently built in by being formed together with the element.
As described above, according to the present invention, it is not necessary to provide the conventionally required driver 163 as shown in FIG. 16 outside the element, and the DC-DC converter 169 has two positive and negative voltages. Need only be supplied to the image sensor. As a result, usability of the CCD solid-state imaging device is improved. Further, since the number of voltage values supplied by the DC-DC converter is reduced, the power consumption of the camera can be reduced.
[0014]
Further, a circuit for generating a DC voltage applied to the substrate by an external power supply is provided in the CCD image pickup device, and a means for adjusting the DC voltage is provided, and the voltage is adjusted inside the device to create a camera system. In this case, no adjustment is required. As a result, usability of the CCD solid-state imaging device is improved.
The horizontal CCD transfer pulse generating circuit applies pulses of a predetermined voltage level to the terminals h1 and h2 in FIG. 15 with the pulse from the timing generator as a trigger. As a result, even if the power supply voltage of the timing generator drops, it is not necessary to provide a driver outside the element. Therefore, there is no generation of reactive power in the driver, the power supply voltage of the timing generator 162 and the signal processing device 167 in FIG. 16 can be reduced, and the power consumption of the camera can be reduced.
Alternatively, by making at least the low voltage of the horizontal buffer circuit negative, the channel voltage below the horizontal CCD becomes low, and the rd terminal voltage in FIG. 15 can be lowered. Further, by generating the rd terminal voltage from the od terminal voltage by the booster circuit, the od terminal voltage can be lowered further without increasing the number of power supplies supplied from outside the device. Usually, in order for the first-stage driver transistor to perform a saturation operation and the output circuit to operate in a linear range, the od terminal voltage needs to be higher than a value obtained by subtracting the threshold voltage of the first-stage driver transistor from the rd terminal voltage. Therefore, the threshold voltage of the first-stage driver transistor may be set to a high value in order to lower the od terminal voltage. However, in the case where the next-stage driver has the same structure as the first-stage driver as described in FIG. 15, if the threshold voltage of the transistor is too high, the next-stage driver transistor does not conduct sufficiently and the operation of the next stage becomes difficult. Become. Therefore, in the present invention, the substrate impurity concentration of the driver transistor of the subsequent stage is made lower than the substrate impurity concentration of the driver transistor of the first stage, the threshold voltage of the first stage driver transistor is increased, and the od terminal voltage is reduced. The threshold voltage of the transistor was lowered so that the next stage operates in the linear operation range. As a result, the voltage of the od terminal, which is the power supply of the output circuit, is reduced, and power consumption can be reduced. In addition, a reduction in the power supply voltage allows the use of a short-channel transistor, thereby reducing noise.
[0015]
【Example】
First embodiment
A first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is an overall configuration diagram of the first embodiment, FIG. 2A is a cross-sectional view taken along the line AA ′ of FIG. 1 of the first embodiment, and FIG. 2B is BB ′ of FIG. FIG. 3C is a sectional view of a portion corresponding to a P-channel transistor. FIG. 3 is a vertical CCD transfer pulse generating circuit of the first embodiment. FIG. 4 is a vertical CCD ternary pulse generating circuit of the first embodiment. 5 is a horizontal CCD transfer pulse generation circuit according to the first embodiment, FIG. 6 is a reset pulse generation circuit according to the first embodiment, FIG. 7 is a reset drain voltage generation circuit according to the first embodiment, and FIG. FIG. 9 shows a substrate voltage generating circuit according to the first embodiment. FIG. 9 shows a substrate voltage generating circuit according to the first embodiment.
[0016]
In FIG. 1, 1 to 10 are the same as in FIG. However, the reset transistor 5 is a depletion-type transistor which is ion-implanted in the same manner as under the second-layer polysilicon electrode constituting the horizontal CCD. Reference numeral 11 denotes a substrate voltage generation circuit shown in FIG. 9, 12 denotes a vertical CCD transfer pulse generation circuit shown in FIG. 3, 13 denotes a vertical CCD ternary pulse generation circuit shown in FIG. 4, 14 denotes a horizontal CCD transfer pulse generation circuit shown in FIG. 15 is a reset pulse generation circuit shown in FIG. 6, 16 is a reset voltage generation circuit shown in FIG. 7, and 17 is a bias voltage generation circuit of the output circuit load transistor shown in FIG. V1, V2, V3, V4 are the trigger input terminals of the transfer pulse of the vertical CCD 2, V1R, V3R are the trigger input terminals of the read pulse of the vertical CCD 2, H1 and H2 are the trigger input terminals of the transfer pulse of the horizontal CCD 3, RG Is a reset pulse trigger input terminal, SUB is an electronic shutter pulse trigger input terminal, WELL is a well voltage input terminal, VDD is a positive power supply voltage input terminal, Vss is a negative power supply voltage input terminal, and OUT is a signal output terminal. is there. A trigger pulse of the timing generator, a pulse having a predetermined voltage from two power supplies, positive and negative, and a DC voltage are generated inside the element, and the same operation as described in FIG. 15 is performed.
[0017]
Usually, a booster circuit used in an integrated circuit has a low current driving capability. Therefore, the positive power supply needs to be higher than the highest voltage that requires a large current driving capability, and the negative power supply needs to be lower than the lowest voltage that requires a large current driving capability. In the case of a two-dimensional CCD image sensor, a large current driving capability is required for the high and low voltages of the transfer pulses of the vertical CCD 2 and the horizontal CCD 3 and the power supply voltage of the output circuit. As a result, the positive power supply voltage may be higher than the power supply voltage of the output circuit. In the present embodiment, the positive power supply value is set equal to the power supply voltage value of the output circuit in order to prevent unnecessary power consumption since a through current always flows through the power supply of the output circuit. The negative power supply value may be lower than the minimum voltage value of the transfer pulse of the vertical CCD. In this embodiment, the negative power supply value is set equal to the lowest voltage value of the transfer pulse of the vertical CCD so that an unnecessary step-down device may not be provided. That is, in the present embodiment, the positive power supply value is equal to the power supply voltage value of the output circuit, and the negative power supply value is equal to the lowest voltage value of the transfer pulse of the vertical CCD. It is possible to easily generate a pulse having a predetermined voltage and a DC voltage from the two power supplies inside the element.
In order to reduce power consumption in the built-in circuits 11 to 17, it is desirable to configure the circuit with complementary MOS transistors. In the present embodiment, such a complementary transistor is realized without any change in a manufacturing process for forming a CCD image sensor.
This point will be described with reference to FIG. FIG. 2A is a cross-sectional view of a portion corresponding to the A-A 'part of FIG. In the figure, 20 is an n-type substrate, 21 is a p-type well, 22 is a p-type double well for preventing unnecessary charges such as smear charges from entering the CCD n-layer 23, 24 is a polysilicon electrode of the CCD, and 25 is An n-well for discharging excess charges from the photodiode n-layer 26 to the substrate at a low voltage, a p + layer 27 provided on the photodiode surface for suppressing dark current, and a second light-shielding layer 28 Aluminum. FIG. 2B is a cross-sectional view of the n-channel transistor taken along the line B-B 'in FIG. In the drawing, 20, 21, 22, and 24 are the same as those in FIG. 1A, 29 is a first layer aluminum for wiring, and 30 is an n-type source drain diffusion layer of an n-channel MOS transistor. An n-channel MOS transistor for realizing the built-in circuits 11 to 17 has a structure similar to that shown in FIG. FIG. 3C is a sectional structural view of a newly provided p-channel MOS transistor for realizing 11 to 17 internal circuits. 20, 24, 25, and 27 are the same as those in FIG. (A), and 29 is the same as in FIG. The contact between the p + layer 27 and the wiring layer 29 is made simultaneously with the contact between the p-type well 21 and the wiring layer 29 in the conventional example. In this embodiment, the source drain diffusion layer of the p-channel transistor is also used as the p + layer provided on the surface of the photodiode, thereby complementing the manufacturing process for forming the CCD type imaging device without any change. Type transistor.
If the threshold voltage of the p-channel transistor is to be lowered, the n-type well 25 need not be provided below the p-channel transistor. Alternatively, an ion implantation of boron, which is typically made of boron for adjusting a channel voltage and is implanted under the second-layer polysilicon electrode of the horizontal CCD, may be implanted under the polysilicon electrode 24. Conversely, if it is desired to increase the threshold voltage, the photodiode n layer 26 may be provided below the transistor.
Further, when it is desired to reduce the threshold voltage of the n-channel transistor, the p-type double well 22 need not be provided below the n-channel transistor.
When the p-channel transistor of this embodiment is used, the voltage applied to the n-type substrate is higher than the positive power supply so that the source drain diffusion layer 27 is not biased in the forward direction with respect to the n-type substrate 20. .
(1) Vertical CCD transfer pulse generation circuit
In order to generate a low-voltage negative vertical CCD transfer pulse by a positive external trigger pulse, it is necessary to perform a level shift and amplify the voltage.
FIG. 3 shows a vertical CCD transfer pulse generation circuit according to the first embodiment. In the figure, 31 is a coupling capacitor, 32 is a clamp diode, 33 is an n-channel MOS transistor forming a first inverting circuit, 34 is a p-channel MOS transistor forming a first inverting circuit, and 35 is a second. An n-channel MOS transistor constituting an inverting circuit, and a p-channel MOS transistor constituting a second inverting circuit.
A positive pulse from the outside is transmitted via the coupling capacitor 31 to the input point A clamped by the diode 32 to the negative power supply Vss through a voltage shift. Next, after the voltage is amplified by the first inverting circuit, the current is amplified by the second inverting circuit to be a vertical CCD transfer pulse. Since the voltage amplitude of the external pulse is smaller than the voltage amplitude of the vertical CCD transfer pulse, a through current flows through the first inversion circuit when the voltage of the external pulse is high. In order to reduce the through current and reduce the power consumption, the current driving capability of the first inverting circuit must be reduced, and a large capacity vertical CCD electrode cannot be driven. Therefore, in the present embodiment, a second inverting circuit is provided so that the first inverting circuit does not need to have a high current driving capability. That is, according to this embodiment, the level shift and the voltage amplification are performed by providing the first inverting circuit in which the input point is coupled to the external pulse by the capacitance and is clamped by the negative power supply. By providing a second inverting circuit that receives the output of the vertical CCD as an input, a vertical CCD transfer pulse generator with low power consumption is realized.
Note that the diode 32 can be easily realized by providing an n-type diffusion layer in the p-type well 21 of FIG. Further, the clamping may be performed by a diode-connected MOS transistor.
(2) Vertical CCD tri-level pulse generation circuit
In this embodiment, a negative power supply circuit for generating a vertical CCD transfer pulse and a positive power supply circuit for generating a read pulse are provided, and the output of these two circuits is switched by a switch to generate a ternary pulse of the vertical CCD.
FIG. 4 shows a vertical CCD ternary pulse generating circuit according to the first embodiment. In the figure, 41 is a coupling capacitance, 42 is a clamp diode, 43 and 37 are n-channel MOS transistors constituting a first inverting circuit, 44 and 38 are p-channel MOS transistors constituting a first inverting circuit, and 45. , 39 are n-channel MOS transistors constituting a second inverting circuit, 46 and 40 are p-channel MOS transistors constituting a second inverting circuit, and are constituted by circuits 41 to 46 or 37 to 40 The circuit is similar to that of FIG. Reference numeral 47 denotes an n-channel MOS transistor serving as a switch between the vertical CCD transfer pulse generation circuit and the vertical CCD electrode, and reference numeral 48 denotes a p-channel MOS transistor serving as a switch between the read pulse generation circuit and the vertical CCD electrode. The well of the n-channel MOS transistor 47 is connected to the output of the second inverting circuit to prevent the threshold voltage from increasing due to the body effect. A transfer pulse generating circuit for generating a negative value vertical transfer pulse is provided between the negative power supply and the ground power supply, and the voltage between the terminals of the MOS transistors 43 to 46 constituting the transfer pulse generating circuit is equal to or lower than Vss. A read pulse generating circuit for generating a positive read pulse is provided between the positive power supply and the ground power supply, and the voltage between the terminals of the MOS transistors 37 to 40 constituting the read pulse generating circuit becomes VDD or less.
[0018]
When a low voltage is applied to the trigger input terminals V1R and V3R of the read pulse of the vertical CCD 2, the voltage of the node B is VDD and the voltage of the node C is 0V. As a result, the n-channel MOS transistor 47 conducts, and the transfer pulse of the vertical CCD is applied to the node D connected to the vertical CCD electrode. On the other hand, since 0 V or the negative power supply voltage Vss is applied to the source drain of the p-channel MOS transistor 48 which is gate-grounded, it does not conduct. Next, when a high voltage is applied to the trigger input terminals V1R and V3R with the transfer pulse at 0V, the node B becomes 0V and the n-channel MOS transistor 47 becomes non-conductive. On the other hand, the potential of the node C becomes VDD, the p-channel MOS transistor 48 is turned on, and VDD is applied to the node D connected to the vertical CCD electrode. That is, when the voltage of the node B becomes VDD and the n-channel MOS transistor 47 is conducting, a transfer pulse of 0 to Vss is applied to the node D connected to the vertical CCD electrode, and the node C which becomes the output of the read pulse generation circuit Is 0V. As a result, the source-drain voltage of the p-channel MOS transistor 48 becomes Vss at the maximum. When the node C becomes VDD and the p-channel MOS transistor 48 conducts and VDD is applied to the node D connected to the vertical CCD electrode, the output of the negative power supply circuit for generating the vertical CCD transfer pulse is 0V. . As a result, the source-drain voltage of the n-channel MOS transistor 47 becomes VDD at the maximum.
As described above, according to the present embodiment, the negative power supply circuit for generating the vertical CCD transfer pulse for the vertical CCD ternary pulse and the positive power supply circuit for generating the readout pulse are provided, and the outputs of these two circuits are switched by the switch. Thus, a ternary pulse can be generated while setting the source-drain voltage of each MOS transistor to a low value of VDD or Vss.
Further, the following operational effects can be obtained by configuring the MOS transistor 47 with an n-channel and the MOS transistor 48 with a p-channel and setting the gate voltage when each MOS transistor is off to the ground voltage. That is, when the voltage of the node B becomes VDD and the n-channel MOS transistor 47 is conducting, a transfer pulse from 0 to Vss is applied to the node D connected to the vertical CCD electrode. At this time, the voltage of the node C which is the output of the read pulse generation circuit is 0V. As a result, by applying 0 V to the gate, the p-channel MOS transistor 48 can be rendered non-conductive, the gate-source voltage can be 0 V, and the gate-drain voltage can be at most Vss. When the voltage of the node C, which is the output of the read pulse generation circuit, becomes VDD and the p-channel MOS transistor 48 becomes conductive, VDD is applied to the node D connected to the vertical CCD electrode. At this time, the output of the negative power supply circuit that generates the vertical CCD transfer pulse is 0V. As a result, by setting the gate voltage to 0 V, the n-channel MOS transistor 47 can be turned off, the gate-source voltage can be 0 V, and the gate-drain voltage can be VDD at the maximum. . Therefore, a ternary pulse can be generated while the gate-drain voltage and the gate-source voltage of each switch MOS transistor at the time of OFF are set to low values of VDD or Vss.
(3) Horizontal CCD transfer pulse generation circuit
The horizontal CCD transfer pulse of this embodiment has a negative minimum voltage in order to lower the reset voltage of the output circuit and the power supply voltage. Further, the minimum voltage is set to a value higher than the pinning voltage under the second-layer polysilicon electrode of the horizontal CCD which has been ion-implanted to lower the channel voltage so as not to generate an invalid voltage region. As a result, the horizontal CCD transfer pulse minimum voltage becomes a negative value higher than the vertical CCD transfer pulse minimum voltage. On the other hand, the voltage amplitude is usually smaller than the vertical CCD transfer pulse to reduce power consumption. Therefore, in this embodiment, the transfer pulse of the horizontal CCD is generated by limiting the voltage amplitude of the negative power supply circuit after level shifting a positive trigger pulse from the outside.
FIG. 5 shows a horizontal CCD transfer pulse generation circuit according to the first embodiment. In the figure, 51 is a coupling capacitance, 52 is a clamp diode, 53 is an n-channel MOS transistor forming a first inverting circuit, 54 is a p-channel MOS transistor forming a first inverting circuit, and 55 is a second MOS transistor. An n-channel MOS transistor constituting the inverting circuit, 56 is a p-channel MOS transistor constituting the second inverting circuit, and a circuit composed of 51 to 56 is a circuit similar to FIG. Further, 57 is a p-channel MOS transistor for limiting the negative voltage of the pulse, 58 and 59 are p-channel MOS transistors for applying a bias voltage to the gate of the p-channel MOS transistor 57, and 60, 61 and 62 are bias voltages. This is an n-channel MOS transistor constituting a generating circuit. The wells of the n-channel MOS transistors 60, 61 and 62 are connected to their respective sources, and the threshold voltages of the transistors are equal. The pulse generated by the trigger pulse applied to the H1 and H2 terminals is limited in negative voltage by the p-channel MOS transistor 57, and becomes a horizontal CCD transfer pulse. When the output of the second inverting circuit is 0V, the node E has a value higher than the bias voltage of the bias voltage generating circuit by the threshold voltage of the p-channel MOS transistor 59. When the output of the second inverting circuit becomes Vss, the voltage of the node E decreases due to the capacitive coupling between the drain of the transistor 57 or the source and the gate. Thereafter, when the voltage of the node E falls below a certain voltage, the transistor 58 is turned on, and the node E is clamped at a value lower than the bias voltage of the bias voltage generating circuit by the threshold voltage of the p-channel MOS transistor 58. . As a result, the output of the second inverting circuit is limited to a value higher than the node E by the threshold voltage of the p-channel MOS transistor 57, that is, a value equal to the bias voltage of the bias voltage generating circuit. According to this embodiment, the transfer pulse of the horizontal CCD can be generated by limiting the voltage amplitude of the negative power supply circuit after the level shift of the external positive trigger pulse.
[0019]
Note that in order to limit the high voltage of the pulse, transistors 57 to 59 may be n-channel MOS transistors and a desired bias voltage may be applied.
Further, a voltage limiter may be applied to the power supply voltage in order to limit the voltage of the pulse.
(4) Reset pulse generation circuit
In this embodiment, the DC bias voltage of the output gate is set to 0 V which is the high voltage of the horizontal CCD transfer pulse. The reset transistor 5 is a depletion type transistor similar to that under the second-layer polysilicon electrode constituting the output gate. As a result, in order to prevent signal charges from leaking from the floating diffusion layer, the low voltage of the reset pulse may be 0 V or less. Therefore, in this embodiment, a reset pulse is generated by a circuit that uses two power supplies of positive power and 0 V.
FIG. 6 shows a reset pulse generation circuit according to the first embodiment. In the figure, 63 is an n-channel MOS transistor forming the first inverting circuit, 64 is a p-channel MOS transistor forming the first inverting circuit, 65 is an n-channel MOS transistor forming the second inverting circuit, and 66 is A p-channel MOS transistor constituting the second inverting circuit, which is constituted by 63 to 66, is a circuit similar to FIG. According to this embodiment, the reset pulse can be generated by voltage-amplifying a positive trigger pulse from the outside.
(5) Reset voltage generation circuit
In this embodiment, in order to lower the power supply voltage of the output circuit, the reset voltage is separated from the power supply voltage of the output circuit, and the reset voltage is generated by boosting the power supply voltage of the output circuit.
[0020]
FIG. 7 shows a reset voltage generating circuit according to the first embodiment. In the figure, 63 to 66 are the same as in FIG. 6, 71 is a charge pump capacitor, and 72 and 73 are diode-connected n-channel MOS transistors. The well of the n-channel MOS transistor 72 is connected to the power supply VDD to prevent a threshold voltage from increasing due to the body effect. Due to the charge pump by the trigger pulse, the reset voltage is about twice the DC voltage lower than the positive power supply voltage VDD by the threshold voltage of the n-channel MOS transistor. According to the present embodiment, by generating a reset voltage from the power supply voltage of the output circuit by boosting, the power supply voltage of the output circuit can be made lower than the reset voltage without increasing the number of externally supplied power supplies. it can.
When an n-channel MOS transistor having a low threshold voltage is required to obtain a high reset voltage, a transistor having the structure shown in FIG. 2B and having no double p-well may be used.
(6) Load transistor bias voltage generation circuit
FIG. 8 shows a load transistor bias voltage generation circuit. In the figure, 81, 82 and 83 are n-channel MOS transistors constituting a bias voltage generating circuit. The wells of the n-channel MOS transistors 81, 82 and 83 are connected to their respective sources, and the threshold voltages of the transistors are equal. The power supply voltage is divided into one third by a diode-connected transistor to become a load bias voltage. It is needless to say that the bias voltage can be freely set as required.
(7) Substrate voltage generation circuit
It is necessary to apply a DC voltage for discharging excessive voltage to the n-type substrate 20 at all times, and to apply a high positive voltage during the operation of the electronic shutter. In this embodiment, a pulse obtained by amplifying this high voltage from an external trigger pulse is applied to the substrate by capacitive coupling to generate the pulse.
FIG. 9 shows a substrate voltage generating circuit according to the first embodiment. In the figure, reference numeral 91 denotes a coupling capacitance, 92 denotes a clamp diode, 93 denotes an n-channel MOS transistor forming a first inverting circuit, 94 denotes a p-channel MOS transistor forming a first inverting circuit, and 95 denotes a second inverting circuit. An n-channel MOS transistor constituting the inverting circuit, 96 is a p-channel MOS transistor constituting the second inverting circuit, and a circuit composed of 91 to 96 is a circuit similar to FIG. Reference numeral 97 denotes a coupling capacitance between the second inverting circuit and the substrate, 99 denotes a substrate capacitance, and 98 denotes a switch between the DC voltage VDD applied to the substrate and the substrate. The switch 98 is formed of an n-channel depletion MOS transistor similar to that constituting a CCD. When the voltage applied to the SUB terminal is low, the voltage of the node F becomes VDD, the switch 98 is turned on, and the substrate voltage becomes VDD. On the other hand, the node G is at Vss. When the voltage applied to the SUB terminal increases, first, the node F becomes Vss, and the switch 98 is closed. Thereafter, the node G changes from Vss to VDD, and the substrate voltage increases by a value obtained by dividing the voltage of (VDD-Vss) by the capacitance 97 and the substrate capacitance 99. In this embodiment, as described above, a high voltage can be applied to the substrate at a high speed by boosting by capacitive coupling. Further, by using an n-channel depletion MOS transistor constituting a CCD as a switch, VDD can be applied to the substrate without voltage drop, and the voltage can be boosted.
When it is desired to increase the coupling capacitance in order to increase the amplitude of the shutter pulse, the coupling capacitance may be provided outside the element.
When it is not necessary to increase the amplitude of the shutter pulse, the low-voltage power supply Vss may be set to 0V.
Further, when a high voltage applied between the gate and the drain becomes a problem when the switch 98 is turned off, a voltage limiter similar to that described with reference to FIG. As a result, the low voltage applied to the gate of the switch 98 can be set to the lowest voltage at which the switch becomes non-conductive when the source voltage is VDD, and the gate-drain voltage can be reduced.
[0021]
According to the above-described embodiment, a two-dimensional CCD solid-state imaging device that can be driven by a single-level external pulse and two positive and negative power supplies, is easy to use, and can reduce the power consumption of a camera can be provided. . In addition, the power supply voltage of the output circuit can be reduced by incorporating a circuit for generating a negative horizontal CCD drive pulse from an external pulse and a booster circuit for generating a reset voltage from the power supply voltage of the output circuit, thereby reducing power consumption and noise. Output circuit can be realized.
Second embodiment
In the vertical CCD ternary pulse generating circuit of the first embodiment, the voltage of the read pulse is VDD, and the voltage value may be insufficient. In the present embodiment, a read voltage higher than the positive power supply voltage is realized by applying the positive power supply voltage VDD to the driving electrodes of the vertical CCDs and then boosting the voltage by capacitive coupling.
FIG. 10 shows a vertical CCD ternary pulse generating circuit according to the second embodiment. In the figure, 41 to 47, 48 and 37 to 40 are the same as those in FIG. 104 is an n-channel MOS transistor forming a third inverting circuit; 105 is a p-channel MOS transistor forming a third inverting circuit; 106 is an n-channel MOS transistor forming a fourth inverting circuit; A p-channel MOS transistor constituting the inverting circuit, a diode-connected n-channel MOS transistor 103 for boosting, a gate-grounded p-channel MOS transistor 102 for transmitting a boosting pulse, and a 101-th MOS transistor 4 is the coupling capacitance between the inversion circuit and the vertical CCD electrode.
When a low voltage is applied to the trigger input terminals V1R and V3R of the read pulse of the vertical CCD, the voltage of the node B is VDD, and the voltages of the nodes C and I are 0V. As a result, the n-channel MOS transistor 47 conducts, and the transfer pulse of the vertical CCD is applied to the node D connected to the vertical CCD electrode. On the other hand, since 0 V or the negative power supply voltage Vss is applied to the source drain of the p-channel MOS transistor 48 which is gate-grounded, it does not conduct. Further, the drain of the p-channel MOS transistor 102 is also at 0 V and does not conduct, the source thereof is floating, and the coupling capacitor 101 does not become a load of the transfer pulse. Next, when a high voltage is applied to the trigger input terminals V1R and V3R with the transfer pulse at 0V, the node B becomes 0V and the n-channel MOS transistor 47 becomes non-conductive. On the other hand, the node C becomes VDD, the p-channel MOS transistor 48 is turned on, and the node D connected to the vertical CCD electrode is applied with a voltage lower than VDD by the threshold voltage of the transistor 103. Thereafter, the node I changes from 0 V to VDD, the p-channel MOS transistor 102 conducts, and this voltage change further increases the voltage of the node D via the coupling capacitor 101. As described above, according to the present embodiment, a read voltage higher than the positive power supply voltage can be realized by applying the positive power supply voltage VDD to the drive electrodes of the vertical CCDs and then boosting the voltage by capacitive coupling.
When it is desired to increase the coupling capacitance in order to increase the amplitude of the read pulse, the coupling capacitance may be provided outside the element.
Third embodiment
Usually, in order for the first stage driver transistor to perform a saturation operation and the output circuit to operate in a linear range, the output circuit power supply voltage needs to be higher than a value obtained by subtracting the threshold voltage of the first stage driver transistor from the reset voltage. Therefore, to lower the output circuit power supply voltage, the threshold voltage of the first-stage driver transistor 6 may be set to a large value. However, in the case of the conventional example in which the next-stage driver 9 has the same structure as the first-stage driver 6 as described in FIG. 15, if the threshold voltage of the transistor is too high, the next-stage driver transistor does not conduct sufficiently and the next-stage driver transistor does not conduct. Operation becomes difficult. Therefore, in the present embodiment, the substrate impurity concentration of the driver transistor of the subsequent stage is made lower than the substrate impurity concentration of the driver transistor of the first stage, and the threshold voltage of the driver transistor of the subsequent stage is reduced. To work.
FIG. 11 shows an output circuit configuration diagram of the third embodiment. In the figure, 111 and 112 are driver transistors and load transistors constituting a first stage source follower, 113 and 114 are driver transistors and load transistors constituting a next stage source follower, and 115 and 116 are final stage source followers. And 117, a bias voltage generation circuit for the load transistor described in FIG. 8 and a p-type transistor 119 formed on the n-type substrate 20 similar to the photoelectric conversion unit described in FIG. 2B. A formation region of the well 21 and the double p-well 22, and 118 is a formation region of a third p-well having the same depth as the p-well 21 and having a slightly higher concentration. The double p-well layer is set at a high concentration for suppressing smear. The output voltage of the first-stage source follower becomes a low voltage due to a voltage drop due to a large threshold voltage of the first-stage driver transistor 111. On the other hand, the threshold voltages of the driver transistors 113 and 115 at the next and final stages are small values close to 0 V, the voltage drop due to the threshold voltage is small, and the input voltage and output voltage of each stage are almost equal. Operation does not become difficult. According to the present embodiment, the substrate impurity concentration of the driver transistors 113 and 115 in the next and subsequent stages is made lower than the substrate impurity concentration of the driver transistor 111 in the first stage. A large voltage drop due to the threshold voltage is realized, the power supply voltage is reduced, and an output circuit with low power consumption and low noise can be realized.
In this embodiment, the case where the source follower has a three-stage configuration has been described for the purpose of improving the frequency characteristics of the output circuit. However, if the number of stages is two or more, the effect of the present invention can be similarly obtained.
Although the third p-well 118 has a slightly higher concentration at the same depth as the p-well 21 in order to prevent a malfunction at the time of the electronic shutter, if the malfunction does not pose a problem, the third p-well 118 is replaced with a p-well. 21 may have the same structure.
Further, the load transistors 112, 114, and 116 may be formed in a well having the same structure as the transistor 119.
In addition, the driver transistors 113 and 115 are formed in separated wells, and the wells are connected to the output of each source follower to eliminate the body effect, thereby making the threshold voltage of each transistor closer to 0V. it can.
Fourth embodiment
In the first embodiment, the DC voltage for discharging the excess voltage applied to the substrate is the positive power supply VDD. However, as described in the conventional example, the DC voltage needs to be adjusted for variation for each element. Therefore, in this embodiment, a DC voltage applied to the substrate is generated by stepping down from a voltage stepped up from VDD, and a means for adjusting the voltage is added to this step-down device.
A fourth embodiment of the present invention will be described with reference to FIGS. FIG. 12 is an overall configuration diagram of the fourth embodiment, and FIG. 13 is a substrate voltage generation circuit of the fourth embodiment. 12, reference numerals 1 to 10 and 12 to 17 are the same as those in FIG. Reference numeral 121 denotes a substrate voltage generation circuit shown in FIG. Also, V1, V2, V3, V4, V1R, V3R, H1, H2, RG, SUB, WELL, VDD, Vss, and OUT are the same as those in FIG. A trigger pulse of the timing generator, a pulse having a predetermined voltage from two power supplies, positive and negative, and a DC voltage are generated inside the element, and the same operation as described in FIG. 17 is performed. In FIG. 13, reference numerals 91 to 99 are the same as those in FIG. 9, 139 is a DC booster circuit similar to that in FIG. 7, 131 to 134 are n-channel MOS transistors for generating a bias voltage, and 135 is a fuse for adjusting the bias voltage. 137 is an n-channel depletion MOS transistor similar to that constituting a CCD for generating a DC substrate voltage by lowering the boosted voltage in accordance with the bias voltage, and 138 is for flowing a slight bias current to the transistor 137. The load transistor 136 is a circuit similar to FIG. 8 for supplying a bias voltage to the load transistor 138.
The output voltage of the booster circuit 139 drops to a voltage higher than the bias voltage generated by 131 to 134 by the absolute value of the threshold voltage of the n-channel depletion MOS transistor 137, and becomes the substrate DC voltage. The bias current supplied from the load 138 prevents a malfunction when a high voltage is generated on the substrate. Further, by performing the voltage drop by the n-channel depletion MOS transistor, it is possible to generate a substrate voltage higher than VDD even when a bias voltage lower than the power supply voltage VDD is applied. Also, the switch 98 connects its well to the output of the substrate voltage generation circuit to transmit a voltage higher than VDD, thereby preventing the threshold voltage from increasing due to the substrate effect. Other operations of this circuit are the same as those in FIG. The substrate voltage can be adjusted by cutting the fuse 135 as necessary. By cutting the fuse, the voltage at node J rises and the substrate voltage rises. According to the present embodiment, the DC voltage applied to the substrate is generated by stepping down from the voltage boosted from VDD, and a means for adjusting the voltage is added to this step-down device, so that the substrate voltage can be adjusted inside the device, and the CCD type imaging can be performed. The usability of the element is improved.
Fifth embodiment
In the first embodiment, a trigger pulse must be externally applied to each terminal. To construct a camera system, a timing generator and a two-dimensional CCD element must be wired. The present embodiment is an example in which a timing generator is incorporated to avoid such complexity.
FIG. 14 shows a configuration diagram of the fifth embodiment. In the figure, 1 to 17 are the same as those in FIG. 1, and 141 is a step-down circuit for generating the power supply of the timing generator 142 from the external positive power supply VDD. A timing pulse of each pulse is generated by the timing generator 142 from the external basic clock, and a pulse of a predetermined voltage level and a DC voltage are generated from the pulse and the positive and negative power supplies as in FIG. Is performed. According to the present embodiment, it is possible to provide a two-dimensional CCD type solid-state imaging device which can be driven by a single external pulse, two positive and negative power supplies and an earth, and is easy to use.
[0022]
In the above embodiments, examples of the inter-line CCD type image pickup device have been described. However, the present invention is not limited to the specific configuration of the CCD type image pickup device, and may be a frame inter line type, a frame transfer type, or the like. The same can be applied to a CCD type image sensor such as a charge sweep type.
In addition, the present invention has the same effect regardless of the specific configuration of the vertical CCD and the horizontal CCD, for example, in a CCD type image pickup device in which two horizontal CCDs are provided in parallel. As a result, the first embodiment is driven under the driving conditions shown in Table 2, and used in a camera system with the configuration shown in FIG. The fifth embodiment is driven under the driving conditions shown in Table 3, and is used in a camera system with the configuration shown in FIG. In each case, it can be seen that the types of power supply voltages are much smaller than those shown in Table 1 of the related art.
[0023]
[Table 2]

[0024]
[Table 3]

【The invention's effect】
According to the present invention, an external driver is unnecessary in a CCD type image sensor, the number of power supplies supplied by an external DC-DC converter is reduced, and a DC voltage applied to a substrate when a camera system is created is reduced. Since there is no need to adjust, the usability is improved. Further, the number of power supplies supplied from the DC-DC converter is reduced, and even if the power supply voltage of the timing generator is lowered, it is not necessary to provide a driver for driving the horizontal CCD outside the element, so that the camera consumes less power. Electricity can be achieved. In addition, since the reset voltage of the output circuit can be reduced, and the power supply voltage of the output circuit can be lowered from the reset voltage, power consumption and noise of the output circuit can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram showing an overall configuration of a first embodiment of the present invention.
FIG. 2 is a diagram showing a portion corresponding to A-A 'and B-B' in FIG.
FIG. 3 is a circuit diagram showing a vertical CCD transfer pulse generation circuit of FIG. 1;
FIG. 4 is a circuit diagram showing a vertical CCD ternary pulse generating circuit of FIG. 1;
FIG. 5 is a circuit diagram showing a horizontal CCD transfer pulse generation circuit of FIG. 1;
FIG. 6 is a circuit diagram showing a reset pulse generation circuit of FIG. 1;
FIG. 7 is a circuit diagram showing a reset voltage generation circuit of FIG. 1;
FIG. 8 is a circuit diagram showing a bias voltage generating circuit of the output circuit load transistor of FIG. 1;
FIG. 9 is a circuit diagram showing a substrate voltage generating circuit of FIG. 1;
FIG. 10 is a circuit diagram showing a vertical CCD ternary pulse generating circuit according to a second embodiment of the present invention.
FIG. 11 is a diagram illustrating an output circuit configuration according to a third embodiment of the present invention.
FIG. 12 is a diagram showing an overall configuration of a fourth embodiment of the present invention.
FIG. 13 is a diagram showing the substrate voltage generation circuit of FIG.
FIG. 14 is a diagram showing an overall configuration of a fifth embodiment of the present invention.
FIG. 15 is a diagram showing an overall configuration of a conventional CCD solid-state imaging device.
FIG. 16 is a block diagram of a conventional CCD camera.
FIG. 17 is a block diagram of a CCD camera of the CCD solid-state imaging device according to the first embodiment.
FIG. 18 is a CCD camera block diagram of a CCD solid-state imaging device according to a fifth embodiment.
[Explanation of symbols]
1. Photo diode, 2. Vertical CCD, 3. Horizontal CCD,
4: Output gate, 5: Reset gate,
6, 111 ... first stage source follower driver transistor,
8, 112 ... first stage source follower load transistor
9, 113 ... next-stage source follower driver transistor,
10, 114... Next stage source follower load transistor,
11, 121: substrate voltage generation circuit, 12: vertical CCD transfer pulse generation circuit,
13: vertical CCD tri-level pulse generation circuit, 14: horizontal transfer pulse generation circuit,
15: reset pulse generation circuit, 16: reset voltage generation circuit,
17: load gate bias generation circuit, 20: n-type substrate,
21: p-type well, 22: p-type double well, 23: vertical CCD n-layer,
24 ... polysilicon electrode, 25 ... n-well, 26 ... photodiode n layer,
27: surface p + layer, 28: second layer aluminum for light shielding,
29: first layer aluminum for wiring, 30: n-type diffusion layer,
31, 41, 51, 71, 91, 97, 101 ... coupling capacity,
32, 42, 52, 92 ... clamp diode,
33, 43, 37, 53, 63, 93 ... first inverting circuit n-channel transistor,
34, 44, 38, 54, 64, 94 ... first inverting circuit p-channel transistor,
35, 45, 39, 55, 65, 95 ... second inverting circuit n-channel transistor,
36, 46, 40, 56, 66, 96... Second inversion circuit p-channel transistor,
47 ... n-channel transistor switch,
48, 102... P-channel transistor switch,
57 ... p-channel transistor voltage limiter,
58, 59 ... p-channel transistors for voltage limiting,
60, 61, 62, 81, 82, 83, 131, 132, 133, 134 ... bias voltage generating circuit n-channel transistor
72, 73, 103 ... booster circuit n-channel transistor,
98 ... n-channel depletion transistor switch,
99 ... substrate capacity,
104: third inverting circuit n-channel transistor,
105: third inversion circuit p-channel transistor,
106: fourth inverting circuit n-channel transistor,
107: fourth inversion circuit p-channel transistor,
115 ... final stage source follower driver transistor
116 final stage source follower load transistor
117, 136: bias voltage generating circuit, 118: third p-well,
119: formation region of p-well 21 and p-type double well 22; 135: fuse,
137 ... n-channel depletion transistor voltage limiter
138: load n-channel transistor, 139: booster circuit,
141: step-down circuit, 142: timing generation circuit,
V1, V2, V3, V4 ... vertical CCD transfer trigger-pulse input terminal
V1R, V3R: vertical CCD readout trigger-pulse input terminal,
H1, H2: horizontal CCD transfer trigger-pulse input terminal,
RG: reset trigger-pulse input terminal,
SUB: Electronic shutter trigger-pulse input terminal, VDD: Positive power supply input terminal,
Vss: negative power supply input terminal, OUT: signal output terminal,
WELL: Well voltage input terminal,
161, 171, 181 ... CCD type image sensor,
162 ... timing generator,
163: Driver,
164: Correlated double sampling circuit,
165: automatic gain control circuit,
166 ... A / D converter,
167 ... Digital signal processing circuit,
168 ... D / A converter,
169 ... DC-DC converter,
170: Camera battery.

Claims (2)

A semiconductor substrate of a first conductivity type, a well of a second conductivity type formed on the semiconductor substrate, and a plurality of first conductivity type regions formed in the well; A CCD solid-state imaging device that constitutes a photodiode that converts light into signal charges and accumulates it in one conductivity type region, and a timing for generating a timing signal for driving the CCD solid-state imaging device on the semiconductor substrate A generator, and a DC voltage generating circuit for applying a DC voltage for discharging excess charge onto the semiconductor substrate, and a pulse applying unit for applying a pulse to the CCD solid-state imaging device; The pulse applying means includes means for making the output portion of the DC voltage generating circuit non-conductive when the pulse is applied, and one end of the pulse applying means is connected to the CCD type solid-state imaging device on or off the semiconductor substrate. Wherein the DC voltage generating circuit is provided with output voltage adjusting means, and the DC voltage is adjusted by the output voltage adjusting means. A camera using an image sensor. In a camera using a CCD type solid-state imaging device,
The camera generates a two-dimensional CCD solid-state imaging device having a photodiode on a semiconductor substrate that converts light into signal charge and stores the timing signal for driving the two-dimensional CCD solid-state imaging device on the semiconductor substrate. And a coupling capacitor provided outside the two-dimensional CCD solid-state imaging device, and the semiconductor substrate of the two-dimensional CCD solid-state imaging device is connected to the two-dimensional CCD solid-state imaging device through the coupling capacitance. A DC voltage generating circuit for applying a DC voltage for discharging excess charges, which is connected so that a pulse is applied from outside the three-dimensional CCD solid-state imaging device, and provided in the DC voltage generating circuit; A camera using a CCD solid-state imaging device, wherein the DC voltage is adjusted by output voltage adjusting means.

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