JP4791678B2 - ユニバーサルシリアルバス(usb)ダウンストリーム受信信号dpおよびdmを用いてローカルクロックを生成するための方法およびデバイス - Google Patents
ユニバーサルシリアルバス(usb)ダウンストリーム受信信号dpおよびdmを用いてローカルクロックを生成するための方法およびデバイス Download PDFInfo
- Publication number
- JP4791678B2 JP4791678B2 JP2002512782A JP2002512782A JP4791678B2 JP 4791678 B2 JP4791678 B2 JP 4791678B2 JP 2002512782 A JP2002512782 A JP 2002512782A JP 2002512782 A JP2002512782 A JP 2002512782A JP 4791678 B2 JP4791678 B2 JP 4791678B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- usb
- clock signal
- downstream
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 32
- 238000011144 upstream manufacturing Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 16
- 238000005070 sampling Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- MOYKHGMNXAOIAT-JGWLITMVSA-N isosorbide dinitrate Chemical compound [O-][N+](=O)O[C@H]1CO[C@@H]2[C@H](O[N+](=O)[O-])CO[C@@H]21 MOYKHGMNXAOIAT-JGWLITMVSA-N 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000013589 supplement Substances 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 2
- 125000004122 cyclic group Chemical group 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 229920001469 poly(aryloxy)thionylphosphazene Polymers 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- QGEOKXWFGANCJL-UHFFFAOYSA-N ethenyl acetate;hydrochloride Chemical compound Cl.CC(=O)OC=C QGEOKXWFGANCJL-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000036541 health Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229920003023 plastic Polymers 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920000915 polyvinyl chloride Polymers 0.000 description 1
- 239000004800 polyvinyl chloride Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229920002554 vinyl polymer Polymers 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
- G06K19/0772—Physical layout of the record carrier
- G06K19/07733—Physical layout of the record carrier the record carrier containing at least one further contact interface not conform ISO-7816
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
- G06K7/0008—General problems related to the reading of electronic memory record carriers, independent of its reading method, e.g. power transfer
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/10—Arrangements for initial synchronisation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Artificial Intelligence (AREA)
- Computer Vision & Pattern Recognition (AREA)
- General Engineering & Computer Science (AREA)
- Information Transfer Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
本発明は、一般に、商品およびサービスを伴うトランザクションを処理するために用いられる集積回路(IC)カードまたはスマートカードに関する。スマートカードは、カードの前側に設けられた電気接触部に接続するマイクロプロセッサおよびメモリ回路が前側または後側に取付けられたプラスチックカードである。電気接触部に接続する読取りデバイスにカードを挿入することによって、回路は作動され、データはアクセスされる。特に、本発明は、異なるインタフェース特性を有するスマートカード読取りデバイスにスマートカードを接続するためのデバイスおよび方法に関する。さらに、本発明は、外部から与えられる信号によって同期をとられる内部クロック信号を生成するための新規の方法およびデバイスに関する。
【0002】
スマートカードは、データカードの部類に入る。トランザクションを処理するために用いられるデータカードは、本質的に、パッシブ型またはアクティブ型のいずれかである。パッシブ型データカードには、カードの後部にある磁気片に格納されたデータを用いる従来のクレジット、デビットおよびATMカードが含まれる。パッシブ型データカードを用いてトランザクションが処理されると、一般に、電話ネットワーク上のリモートコンピュータに接続された読取りデバイスを介して、トランザクションの確認が要求される。トランザクションの間、磁気片に対してデータの書込みおよび読出しが行われ得る。アクティブ型データカードまたはスマートカードは、カードに埋め込まれたプロセッサおよびメモリ回路を用いる。このプロセッサおよびメモリ回路は、カードが読取りデバイスに接続されると作動される。スマートカードは、トランザクションを完了するために必要なインテリジェンスを含み得るため、トランザクションは、リモートトランザクション確認機能への電話接続に頼らず、ローカルに完了され得る。身分証明番号および残高などの所有者の口座に関するデータの格納に加えて、回路はまた、安全のための暗号化を含む。スマートカードは、移動電話用グローバルシステム(Global System for Mobile:GSM)における加入者識別モジュール(Subscriber Identification Module:SIM)、TV人工衛星受信機、銀行業務、健康管理プログラム、駐車および高速道路使用料支払い等を含む多くの用途に用いられる。スマートカードは、さらに広範囲な用途に用いられ、最終的には、磁気片型データカードに取って代わることが期待される。
【0003】
基本的なスマートカード規格は、国際規格ISO7816である。これは、接触部に対するICカードの物理的、電気的、機械的およびアプリケーションプログラミングインタフェースに関する詳細な要件を提供している。特に、国際規格ISO7816−1(物理特性)、国際規格7816−2(接触部の寸法およびロケーション)、および国際規格7816−3(電子信号および送信プロトコル)を本明細書では参考のために援用する。この規格は、スマートカードへのシリアルインタフェース接続を提供している。大抵の場合、これらのカードは、コンピュータに接続された読取り装置において用いられる。読取り装置は、カードとコンピュータとの通信を可能にする電子回路を含む。読取り装置は、コンピュータ上のシリアルまたはパラレルポートによってコンピュータに接続されている。
【0004】
ユニバーサルシリアルバス(USB)は、近年、着実に確立され、パーソナルコンピュータ(PC)市場において広範囲に受け入れられている。USBは、「プラグ・アンド・プレイ」の概念をPCの外部デバイスにまで拡張させ、ユーザがPCケースを開いたりまたはPCからの電力を除去したりする必要なく外部周辺デバイスを設置および除去することができるようにする標準的なインタフェースに対する需要に応答して開発された。USBは、簡単に使用でき、容易も拡張できる低コストの半二重シリアルインタフェースを提供する。USBはまた、5ボルトで500mAまでの電流を相互接続されたデバイスに供給する。USBは、現在、USB仕様を開発した会社のグループで設立された非営利組織であるUSBインプルメンテーションフォーラムによって書かれおよび制御されるユニバーサルシリアルバス仕様によって規定されている。特に、第5章(USBデータフローモデル)、第7章(電気)、および第8章(ユニバーサルシリアルバス仕様のプロトコル層)を本明細書では参考のために援用する。USBがコンピュータにおいてますます広範囲に用いられるようになったため、スマートカード読取り装置の製造者は、その製品をコンピュータに接続し、現存のシリアルおよびパラレルインタフェースを実現するためのUSBインタフェースを開発するに至った。しかし、ISO7816によって規定されているシリアルインタフェースと、USB仕様によって規定されているシリアルインタフェースとの差によって、スマートカードは、USB仕様とは直接互換性がなかった。様々なコンピュータインタフェース規格の間の非互換性制約のために、異なるカード読取り構成が必要であった。
【0005】
USB仕様バージョン1.1は、2つの論理データ転送速度レートを規定している。1秒当たり1.5メガビットの低速度および1秒当たり12メガビットの最高速度が提供されている。1秒当たり480メガビットより大きい高速データ転送レートは、映像または大容量格納などの高いデータスループットアプリケーション用として期待されている。本発明は、好ましくは、パケットトランザクションの低速実現を用いる。異なるオーバーヘッドおよびプロトコルを考慮すると、効果的なUSB低速データレートは、得られる帯域幅によって、1秒当たり50キロビットと1秒当たり400キロビットとの間で変化する。このデータレートは、ISO7816規格を用いて成し遂げられるデータレートよりも優れている。データレートがより高いと、スマートカードのカスタマイズ時間が減少し、可能な用途が増加する。
【0006】
ハブは、USB取付け点を提供する。取付け点は、ポートと呼ばれる。ホストは、1つまたはそれ以上の取付け点を提供するルートハブと呼ばれる埋め込みハブを有する。USBデバイスは、ホストにさらなる機能を提供し、任意のハブのポートの1つに接続されている。PCに組み込まれたホストは、USBを制御する。各デバイスは、マスタースレーブ関係で反応する。すべてのトランザクションは、ホストのリクエストによって開始する。USBは、専用のクロック信号線を持たない。各ハブおよび各USBデバイスは、それ自体の基準クロックを有する。ハブは低速および最高速データ信号レートを共に支持する。ハブクロック生成器は、水晶を用いて、最高速トランザクションに必要な±0.25%のタイミング精度を提供する。±1.5%の低速デバイスクロック生成器の許容誤差は、より安価な共振器の使用に匹敵する。ダウンストリームおよびアップストリームのすべてのUSBトランザクションは、デバイスおよびハブクロックを同位相に固定することが可能な同期パターン(SP)信号で開始する。スペースの欠如および得られる接続ピンの限定により、水晶も共振器もUSB回路をスマートカード上でクロック制御するための実用的な解決にはならない。
【0007】
上記の理由により、集積回路の外部に水晶、共振器または他の構成要素を用いずに、SPおよびパケット識別子(PID)信号を用いてローカルクロックを生成する能力をスマートカードに提供することが求められている。電子回路を挿入する必要なく、USBポートにスマートカードを接続することがさらに求められている。
要旨
本発明は、スマートカードまたは読取り装置にさらに複雑なものを加えず、USB仕様によって規定されるシリアルインタフェースを支持する能力をスマートカードに提供するためのデバイスおよび方法に関する。
【0008】
本発明はまた、水晶または共振器を必要とせず、USB信号と同期をとられたUSBデバイスクロック信号を生成するためのデバイスおよび方法に関する。さらに、本発明はまた、電子回路を挿入する必要なく簡単なコネクタを用いてスマートカードをUSBポートに接続するためのデバイスおよび方法に関する。
【0009】
本発明は、USBポートとスマートカードとの物理的リンクに関する。本発明は、外部構成要素を用いずにUSB低速デバイスクロックを生成するための解決法を記載している。
【0010】
ハブがスマートカード上の集積回路モジュール(Integrated Circuit Module:ICM)に情報を送信すると、ICMは受信モードになる。これをダウンストリームトランザクションと呼ぶ。ICMがハブに情報を送信すると、ハブは受信モードになる。これをアップストリームトランザクションと呼ぶ。その他の通信組み合わせでは、ハブおよびICMは、共に受信モードになり、これにはアイドル状態が含まれる。データ送信中、DPおよびDM信号線は、DPが「1」であるときDMが「0」になり、DPが「0」であるときDMが「1」になるように差分信号を搬送する。DPおよびDM上の電圧スルーレートは、3.6ボルト/75ナノ秒に限定される。これらの2つの特性によって、デバイスによる放射電磁妨害(ElectroMagnetic Interference:EMI)は最小限に抑えられる。
【0011】
1つの送信機から次の送信機への通過は、以下の順序で発生する。電流送信機は、パケットの終端(EOP)を報告し、USBを1ビット期間だけJ状態(DMを「1」およびDPを「0」)に設定する。次に、DMおよびDP信号線は、浮遊状態になり、このとき、いずれの送信機もアクティブではなく、プルダウンおよびプルアップデバイスが、DPおよびDM信号線上の電圧を規定する。次の送信機がバスを1ビット期間だけJ状態に設定すると、新しいSP信号による新しい送信が開始される。
【0012】
ホストリクエストは、SPに次いでPIDで開始される。SPおよびPIDは、既知のビットパターンを送信する。SP信号は、デバイスまたはハブ受信クロックを送信クロックと同位相に固定するために、ダウンストリームおよびアップストリームトランザクションで用いられる。PID信号は、パケットを識別するためにダウンストリームおよびアップストリームトランザクションで用いられる。入力が信号DPおよびDMに接続されている差分受信機は、RXD信号を整形する。
【0013】
本発明は、ハブによって送信されるダウンストリームSPおよびPID信号を用いて1.5MHzの通常周波数および±1.5%より大きい精度を有するデバイスクロック信号CLKlXを生成し、同時に、デバイスクロック信号CLKlXをダウンストリームRXD信号と同位相に固定する。
【0014】
デバイス内に含まれる本発明は、自走クロック信号CLKOSCを有する。CLKOSC信号の周期は、±30%以内であることが知られているが、短期間(1ミリ秒)にわたって0.1%より大きい安定性を有する。本発明を組み込むデバイスによって受信される第1のダウンストリームトークンパケットは、CLKOSC信号を用いて、±1.5%を上回ってCLKlX信号周期を較正し、CLKlX信号をダウンストリーム受信された信号RXDと同位相に固定する。較正が完了すると、本発明を組み込むデバイスは、データを送受信することが可能になる。本発明を含むデバイスによって受信されるダウンストリームSPおよびPIDは、1つおきに、デバイスクロック信号周期およびその位相に対して新しい較正手法を開始し、さらに、SPおよびPIDの外部で受信されたダウンストリームデータトグル信号は、1つおきに、デバイスクロック信号CLKlXの位相の同期を再びとる。これにより、初期の誤差、温度に対する感度、およびCLKOSCの長期のドリフトが補償される。
【0015】
本発明の特徴を有する方法は、USBダウンストリーム信号DPおよびDMを用いてデバイス内でローカルクロック信号を生成するための方法であって、USBダウンストリーム差分信号DPおよびDMを受信し、USBダウンストリーム信号からダウンストリームビットシリアル信号を生成すること、受信されたダウンストリームビットシリアル信号の既知のビット周期数Sに含まれる自走高周波クロック信号のサイクル数Rをカウントすること、自走高周波クロック信号のカウントされたサイクル数Rを受信されたダウンストリームビットシリアル信号の既知のビット周期数Sで除算し、受信されたダウンストリームビットシリアル信号の単一ビット周期内に含まれる自走高周波クロックサイクルの数Tを決定すること、および自走高周波クロックサイクルの数Tと等しい周期を有するローカルクロック信号を生成することを包含する方法を含む。ローカルクロック信号を生成するステップは、自走高周波クロックサイクルの数Tをカウントし、ローカルクロック信号の周期を生成こと、および受信されたダウンストリームビットシリアル信号内にデータトグリング(data toggling)が存在する場合には、カウントステップを初期化し、生成されたローカルクロックと受信されたダウンストリームビットシリアル信号とを同位相に固定することを含んでいてもよい。ローカルクロック信号を生成するステップは、既知の受信されたダウンストリームビットシリアルパターンが認識されると、ローカルクロック信号の周期を更新することをさらに含んでいてもよい。受信されたダウンストリームビットシリアル信号の既知のビット周期数Sは、8であってもよい。方法は、リング発振器を用いて自走高周波クロック信号を生成することをさらに含んでいてもよい。リング発振器を用いて自走高周波クロック信号を生成するステップは、自走高周波クロック信号の周期を有し、位相が360°/Vだけシフトされた偶数個Vの信号を生成することをさらに含んでいてもよい。偶数個Vの信号は8個であってもよい。方法は、集積回路モジュール内で実現されてもよい。集積回路モジュールは、スマートカード上に配置されてもよい。ローカルクロック信号は、ビットスタッフィングを用いることによって、ダウンストリームビットシリアル信号の少なくとも7ビットおきの周期でダウンストリームビットシリアル信号と同位相に固定されてもよい。カウントステップは、ダウンストリームビットシリアル信号が、USBトークンパケットおよびデータパケットのシンクバイトおよびPIDセットアップバイトを含んでいる期間に行われてもよい。既知の受信されたダウンストリームビットシリアルパターンは、USBトークンパケットおよびデータパケットのシンクバイト(Sync byte)およびPIDセットアップバイトを含んでいてもよい。方法は、Tが所定の制限内にあるかどうかを決定することをさらに含んでいてもよい。ローカルクロック信号は、USB受信されたダウンストリームシリアルビットデータをサンプリングし、USB送信されたアップストリームシリアルビットデータのタイミングを取るために用いられてもよい。
【0016】
本発明の他の実施形態では、USBダウンストリーム信号DPおよびDMを用いてローカルクロック信号を生成するための回路を含むデバイスは、USBダウンストリーム差分信号DPおよびDMを受信し、USBダウンストリーム信号からダウンストリームビットシリアル信号を生成する手段と、受信されたダウンストリームビットシリアル信号の既知のビット周期数Sに含まれる自走高周波クロック信号のサイクル数Rをカウントする手段と、自走高周波クロック信号のカウントされたサイクル数Rを受信されたダウンストリームビットシリアル信号の既知のビット周期数Sで除算し、受信されたダウンストリームビットシリアル信号の単一ビット周期内に含まれる自走高周波クロックサイクルの数Tを決定する手段と、自走高周波クロックサイクルの数Tと等しい周期を有するローカルクロック信号を生成する手段とを有する。ローカルクロック信号を生成する手段は、自走高周波クロックサイクルの数Tをカウントし、ローカルクロック信号の周期を生成する手段と、受信されたダウンストリームビットシリアル信号内にデータトグリング(data toggling)が存在する場合には、カウントステップを初期化し、生成されたローカルクロックと受信されたダウンストリームビットシリアル信号とを同位相に固定する手段とを有していてもよい。ローカルクロック信号を生成する手段は、既知の受信されたダウンストリームビットシリアルパターンが認識されると、ローカルクロック信号の周期を更新する手段をさらに有していてもよい。受信されたダウンストリームビットシリアル信号の既知のビット周期数Sは、8であってもよい。自走高周波クロック信号を生成する手段は、リング発振器であってもよい。リング発振器を用いて自走高周波クロック信号を生成する手段は、自走高周波クロック信号の周期を有し、位相が360°/Vだけシフトされた偶数個Vの信号を生成する手段をさらに有していてもよい。偶数個Vの信号は8個であってもよい。回路は、集積回路モジュール内で実現されてもよい。集積回路モジュールは、スマートカード上に配置されてもよい。ローカルクロック信号は、ビットスタッフィングを用いることによって、ダウンストリームビットシリアル信号の少なくとも7ビットおきの周期でダウンストリームビットシリアル信号と同位相に固定されてもよい。カウント手段は、ダウンストリームビットシリアル信号が、USBトークンパケットおよびデータパケットのシンクバイトおよびPIDセットアップバイトを含んでいる期間に実施されてもよい。既知の受信されたダウンストリームビットシリアルパターンは、USBトークンパケットおよびデータパケットのシンクバイト(Sync byte)およびPIDセットアップバイトを有していてもよい。回路は、Tが所定の制限内にあるかどうかを決定する手段をさらに有していてもよい。ローカルクロック信号は、USB受信ダウンストリームシリアルビットデータをサンプリングし、USB送信されたアップストリームシリアルビットデータのタイミングを取るために用いられてもよい。
【0017】
本発明のさらに他の実施形態では、ユニバーサルシリアルバスダウンストリーム信号DPおよびDMを用いてローカルクロック信号を生成するための回路を含むデバイスは、USBダウンストリーム差分信号DPおよびDMを受信し、USBダウンストリーム信号からダウンストリームビットシリアル信号を生成するための差分受信機と、受信されたダウンストリームビットシリアル信号の既知のビット周期数Sに含まれる自走高周波クロック信号のサイクル数Rをカウントするためのビットシリアル信号に接続された第1のカウンタと、自走高周波クロック信号のカウントされたサイクル数Rを受信されたダウンストリームビットシリアル信号の既知のビット周期数Sで除算し、受信されたダウンストリームビットシリアル信号の単一ビット周期内に含まれる自走高周波クロックサイクルの数Tを決定するための除算回路と、自走高周波クロックサイクルの数Tと等しい周期を有するローカルクロック信号を生成するための第2のカウンタとを有する。第2のカウンタは、受信されたダウンストリームビットシリアル信号内におけるデータトグリング(data toggling)によって初期化されてもよい。自走高周波クロック信号は、8位相リング発振器によって生成されてもよい。第1のカウンタは、ダウンストリームビットシリアル信号が、USBトークンパケットおよびデータパケットのシンクバイトおよびPIDセットアップバイトを含んでいる期間に使用可能になってもよい。
【0018】
本発明の上記および他の特徴、態様ならびに利点は、以下の説明、添付の請求の範囲および添付の図面を参照することによって理解される。
詳細な説明
以下、図1を参照する。図1は、スマートカード10の前面および側面図を示す。スマートカード10は、国際規格ISO7816の要件を満たしている。ISO7016は、スマートカードに、国際規格ISO7810に規定されているカード型ID−1の物理的特徴を満足するように要求している。カード10は、ポリ塩化ビニル、ポリ塩化ビニル−酢酸ビニルまたは同様の材料で形成されている。スマートカード10は、前面11および後面13を有する。スマートカード10は、前面11にオプションのエンボス領域14を有し、後面13にオプションの磁気片12を有し得る。カード10に取付けられたICM20に接続するために、4つずつ2列に配列された8つの電気接触部15がスマートカード10の前面11に配置されている。図示される接触部15は、可能な限り最小のサイズであり、カード10の前面11に示される位置に配置されなければならない。ICM20は、スマートカード10の前面11または後面13のいずれかに設けられ得るが、本実施形態では、ICM20は、図示されるように、スマートカード10の前面11に配置されている。
【0019】
図2を参照する。図2は、ISO7816またはUSBインタフェースのいずれかに接続するために用いられ得るICM20を示す。ICMは、基板21上に配置された8つの電気接触部22〜29、および基板21の接触部22〜29とは反対側に取付けられたIC30を有する。電気接触部22〜29は、互いに絶縁されている。ICと接触部22〜29との電気接続は、ボンディングワイヤ19を用いることによって成し遂げられる。基板21の対向する側の電気接続は、導電バイアスを含む当該技術分野で一般的な任意の手段によって成し遂げられ得る。IC30およびボンディングワイヤ19は、通常、機械的および環境的な影響から保護するためにカプセル化されている。ICM20上の接触部22〜29は、供給電圧VCC22、リセット信号RST23、クロック信号CLK24、ドライバプラス25、接地GND26、可変電圧VPP27、入力/出力信号I/O28およびドライバマイナスDM29を有する。ICM20は、ISOおよびUSBの用途に用いられるのに適している。
【0020】
図3を参照する。図3は、ICM20に含まれるIC30のブロック図を示す。このIC30は、5つの構成要素を含む。中央処理ユニット(CPU)31は、メモリバンク32に格納されるオペレーティングシステム(OS)コードを実行する。特定の実施形態では、ROMおよびEEPROMメモリは、永久または一時データを格納するのに対して、RAMメモリは、一時データのみを格納している。ブロック34は、一端のDPおよびDM信号送信と、他端のデータおよびCPUアドレスバスとの間のUSBインタフェースである。ブロック35は、RST、CLKおよびI/O信号送信と、他端のCPUとの間のISO7816シリアルインタフェースである。信号RESETB、RXD、RXDPおよびRXDMは、USBクロック回復ブロック(UCR)33ならびにVREFおよびPDWNBに渡される。信号CLKlXは、USBインタフェース34に与えられる。UCR33は、本特許出願において説明される。
【0021】
以下、図4を参照する。図4は、スマートカード読取り装置50およびスマートカード10を示す。スマートカードは、上述したICM20を含む。スマートカードは、カード読取り装置50内のスロット51に差し込まれる。スマートカード読取り装置は、カード読取り装置内に接続接触部を有する。この接触部は、ICM接触部をケーブル52およびコネクタ53またはケーブル52を通してコネクタ53に接続するISO7816インタフェース回路のいずれかに接続される。ISO型スマート読取り装置では、コネクタ53は、パラレルポートと適合し、ホストPC40のパラレルポート41に接続される、RS232と適合し、ホストPCのシリアルポート42に接続される。USB型スマートカード読取り装置では、コネクタ53は、USBに適合し、ホストPC40のUSBハブポート43等に接続される。ISO型カード読取り装置では、アクティブ回路が必要である。USB型スマートカード読取り装置では、コネクタ53は、USBシリーズAプラグコネクタであり、USBシリーズAレセプタクルが設けられたホストPC40のUSBハブポート43に接続される。USB型カード読取り装置では、アクティブ回路は必要ない。
【0022】
以下、図5を参照する。図5は、ICM20とコネクタ53との間に挿入されたISO7816インタフェース回路54を有するISO7816型スマートカード読取り装置50を示す。ICM20は、図4において物理的に示されるように、スマートカード10上に配置されている。スマートカード読取り装置内の8つのコネクタピン56は、ICM20の接触部22〜29に接続される。ケーブル52は、ISO型カード読取り装置50と停止コネクタ53との間で接続されている。停止コネクタ53は、図4に示されるように、ホストPCまたはターミナルのポートに差し込まれ得る。コネクタ53は、例えば、パラレルポート、RS−232シリアルポートまたはUSBポートに接続され得る。ICM20がISO7816インタフェース回路54を有するカード読取り装置に接続されると、ICM20上の集積回路30は、ISOモードのみで動作し、モジュール20とコンピュータまたはターミナルとの間で挿入インタフェース回路54を介してデータを転送する。ISO7816インタフェース回路54は、供給電圧接触部VCC22、接地接触部GND26、リセット信号接触部RST23、クロック信号接触部CLK24およびデータ入力/出力信号接触部I/O28への接続を必要とする。ISO7816型カード読取り装置は、通常、国際規格ISO7816−3に規定されている電気信号および送信プロトコルに従って、これらの信号をICM20に提供する。信号接触部I/O28上に存在するデータは、ICM20またはインタフェース回路54によって生成される。I/O28上のデータは、CLK24上の信号と同期をとられている。本発明の本実施形態では、スマートカードがISO7816インタフェースに接続されると、接触部DP25、接触部VPP27および接触部DM29へは接続されない。ISO型カード読取り装置50は、RST信号23およびCLK信号24を生成する。ISO型カード読取り装置50は、挿入電子インタフェース回路54によって、コンピュータをベースとしたカスタマーアプリケーションと、スマートカードとの間の通信を提供する。ISOモードでは、接触部I/O28は、ISO7816国際規格と適合可能である。ISO型読取り装置50は、コネクタ53に、ICM20からのISO7816信号をコンピュータインタフェース信号に変換するためのアクティブ回路を含んでいなければならないことに留意されたい。
【0023】
以下、図6を参照する。図6は、図4に物理的に示されるように、スマートカード10上に配置されたICM20と、USB型カード読取り装置50との間のUSBインタフェース接続を示す。スマートカード読取り装置内の8つのコネクタピン56は、ICM20上の接触部22〜29に接続される。ICM20からの電気接続は、ケーブル52を介してUSBシリーズAプラグコネクタ53に搬送される。USBシリーズAプラグコネクタ53で終止するUSBケーブル52が設けられたUSB型スマートカード読取り装置50に挿入されたUSB適合スマートカード10は、USBスマートカードデバイス55を構成する。ケーブル52は、ICM20をコネクタ53に接続するための4つのねじりのないワイヤを用いる。コネクタ53は、図4に示されるように、シリーズAレセプタクルが設けられたホストPC40ルートハブのUSBポート43か、または同じレセプタクルが設けられたハブのUSBポートに直接差し込まれ得る。ハブは、ICM20上のVCC接触部22に接続されたVBUS電源、ICM20上のGND26に接続された接地接触部GND26、ICM20上のDP25に接続されたドライバプラス信号DPおよびICM20上のDM29に接続されたドライバマイナス信号DMを提供する。USB型カード読取り装置は、通常、USB仕様に規定されている電気および送信プロトコルに従って、これらの信号をICM20に提供する。本発明の本実施形態では、スマートカードがUSBインタフェースに接続されると、接触部RST23、接触部CLK24、接触部I/O28および接触部VPP27には接続されない。本発明の本実施形態は、接触部DP25および接触部DM29を用いるが、ISO7816規格では、これらの2つの接触部を将来用いるために保有しておく。
【0024】
図7Aおよび図7Bを参照する。図7Aは、ICM20およびIC30を有するプラグモジュール70を示す。図7Bは、プラグモジュール70が挿入されたトークン読取り装置72を示す。この型のプラグモジュール70は、GSM電話用に設計されたSIM用途に広範囲に用いられる。コネクタ53は、図4に示されるように、シリーズAレセプタクルが設けられたホストPC40ルートハブのUSBポート43または同じレセプタクルが設けられたハブのUSBポートに直接差し込まれ得る。プラグモジュール70およびトークン読取り装置72に配置されたICM20の電気構成は、プラグコネクタ53が、ケーブル52ではなく、トークン読取り装置72に取付けられている以外は、図6に示されるものと同じである。USBシリーズAプラグコネクタ53によって終止されるUSB型スマートカード読取り装置72に挿入されたUSB適合プラグモジュール70は、USBスマートカードデバイス55を構成する。
【0025】
以下、図8を参照する。図8は、DPおよびDM信号線にわたってUSBトランザクションを開始するUSB制御転送のセットアップフェーズ80を示す。USBプロトコルは、PCまたはハブによって開始される半二重プロトコルである。デバイスは、PCまたはハブからのリクエストに応答する。シリアルリンクの両端にある差分線ドライバは、シリアルリンクにわたってデータを送信することができる。しかし、USBシリアルリンクにわたってデータを送信するためには、一度に一端のみが作動され得る。USB制御転送のセットアップフェーズ80は、PCまたはハブからデバイスに送信されるトークンパケット81およびデータパケット83、ならびにデバイスからPCまたはハブに送信されるハンドシェイクパケット85からなる18バイトを含む。ホストによって送信されるトークンパケット81は、SPバイト(SYNC)、セットアップ段階用のPID、デバイスアドレス(ADDR)、エンドポイント数(ENDP0)および巡回冗長検査(CRC5)からなる4バイトを含む。PCまたはハブによって送信されるデータパケット83は、SPバイト(SYNC)、DATA0バイト用のPID、8バイトのデータおよび2バイト巡回冗長検査(CRC16)からなる12バイトを含む。トークンパケット81およびデータパケット83は、水晶駆動クロックを用いてPCまたはハブによって送信される。デバイスは、ハンドシェイクパケット85をPCまたはハブに送信する。ハンドシェイクパケットは、SP(SYNC)バイトおよびACKバイト用のPIDからなる2バイトを含む。この特定の実施形態では、デバイスは、図3に示されるIC30において、UCR33によって与えられるデバイスクロックCLKlXを用いてハンドシェイクパケットを送信する。パケットは、パケット間シーケンスによって分離される。トークンパケット81は、パケット間シーケンス82によってデータパケット83から分離され、データパケット83は、パケット間シーケンス84によってハンドシェイクパケット85から分離される。
【0026】
以下、図9を参照する。図9は、データパケット83およびハンドシェイクパケット85の境界84におけるUSB半二重プロトコル90を示す。この表示90は、USB低速モードに基づいており、ここで、1ビットは、持続期間94によって示される期間を有する。ハブはバスを駆動してデータパケット83をデバイスに転送する。差分信号DP145およびDM144は、シリアルデータバスを含む。シングルエンドゼロ(SE0)は、DP145およびDM144が共に低電圧状態にあるときの条件として定義される。パケットの終端は、約2ビットの時間95のSE0条件およびそれに次ぐさらに1ビットの時間のJ状態96からなる。J状態96は、DP145が低い状態にあり、DM144が高い状態にあるときの条件として定義される。K状態97は、DP145が高い状態にあり、DM144が低い状態にあるときの条件として定義される。この時間91、ハブはUSBを駆動する。パケットの終端後、USBシリアルデータバスは、少なくとも1ビット期間92アイドル状態となる。次に、デバイスは、バス上にJ状態96、次いでSPバイトのハンドシェイクパケット85を配置することによって、この期間93においてUSBデータを駆動し始める。SPバイトは、J96からK97への移行と共に開始される。デバイスは、ハブによって送信されるSP信号および次のダウンストリームデータフロー移行を用いて、ハブクロックと同位相に固定されるそれ自体のクロックを生成する。本発明は、デバイスがハブ信号から時間基準を回復し、共振器または水晶のようなデバイスにおける外部構成要素を必要しない新規の解決法を提供する。表1は、低速セットアップ用の信号DPおよびDMの組み合わせを定義する。
【0027】
【表1】
【0028】
以下、図10を参照する。図10は、ダウンストリームトランザクションを示す。ケーブル52を介して上記のICM20を含むデバイス102にデータを送信するハブ101の構成100が示される。図7Bのようなトークン読出し装置72では、ケーブル52は存在しない。ハブ101は、送信機103、104を用いてUSBデータバスを駆動し、DP信号線107およびDM信号線108を駆動する。信号TXEN供給103および104は、「0」である。ハブはDM信号線108とアースとの間、およびDP信号線107とアースとの間に接続されたプルダウン抵抗器105、106を含む。USB仕様に従って、ICM20は、DM信号線108とVTERMとの間に接続されたプルアップ素子109を含む。VTERMは、3.0ボルトと3.6ボルトとの間のプルアップ電圧である。この構成では、低速インプルメンテーションが定義される。ICM20は、送信された信号DP145およびDM144を受信し、信号RXD146、RXDP113およびRXDM114を生成する。RXDは、差分受信器110からの出力信号である。J状態では、RXDは論理「0」であり、K状態では、RXDは論理「1」である。RXDPおよびRXDMは、シングルエンド受信機111、112からの信号である。RXDPおよびRXDMは、パケットの終端を検出するために用いられる。
【0029】
以下、図11を参照する。図11は、アップストリームトランザクションを示す。構成120は、ケーブル52を介してデータをハブ101に送信するデバイス102を示す。図7Bのようなトークン読取り装置72では、ケーブル52は存在しない。デバイス102は、上記のICM20を含む。デバイス102は、送信機124、125を用いてUSBデータバスを駆動し、DP信号線107およびDM信号線108を駆動する。バス送信機124、125に接続された信号TXENは「0」である。ハブ101は、DM信号線108とアースとの間、およびDP信号線107とアースとの間に接続されたプルダウン抵抗器105、106を含む。USB仕様に従って、ICM20は、DM信号線109とVTERMとの間に接続されたプルアップ素子109を含む。VTERMは、3.0ボルトと3.6ボルトとの間のプルアップ電圧である。この構成では、低速実現が定義される。ハブ101は、送信された信号DP107およびDM108を受信し、信号RXD126、RXDP127およびRXDM128を生成する。RXDは、差分受信器121からの出力信号である。J状態では、RXD126は論理「0」であり、K状態では、RXD126は論理「1」である。RXDP127およびRXDM128は、シングルエンド受信機122、123からの信号である。RXDP127およびRXDM128は、パケットの終端を検出するために用いられる。
【0030】
以下、図12を参照する。図12は、ハブ101から上記のICM20を含むデバイス102へのダウンストリームトランザクションにおけるトークンパケット81の始まりにおいて送信される信号の波形を示す。ハブによってUSB送信機103および104を介してデバイスに送信されるメッセージ142は、ビットシリアルデータフローである。トークンパケット81は、まず、SP140を送信し、次いで、SETUP PID141を送信する。このデータフローは、非ゼロ復帰逆転記録方式(NRZI)143の形式で符号化される。NRZI形式の特徴は、次のデータビットが論理「0」である場合(データ波形142を参照)、NRZI符号化信号の状態が変化する(NRZI波形143を参照)ことである。NRZI信号は、DM144を与えるホストTXDM信号送信機(図10における104)に接続され、反転NRZI信号は、DP145の信号を与えるホストTXDP信号送信機(図10における103)に接続される。RXD146は、デバイス差分受信機(図10における110)からの受信信号である。波形は、大抵の場合SYNCと名付けられるSPが00000001[lsb---msb]であり、SETUP状態のPIDが1011[lsb---msb]であることを示している。ホスト101によって送信される1ビット期間を測定するために、受信された差分RXD126の立上りエッジおよび立下りエッジは同じでないこともあり、信号はジッターを有し得ることを考慮に入れなければならない。ジッターは、USBアーキテクチャにわたる連続した繰り返しによって引き起こされる。複数の対になった移行期(Paired Transitions Period:PTP)147または連続移行149を測定することによってジッターの影響は低減される。PTPは、DM144およびDP145の立上りエッジと立下りエッジとの間の不整合によって影響されず、既知の受信パターンと適合する好ましい実施形態である。8ビット期間ビット2〜9(EBP)148を測定することによって、最適化されたハードウェアインプルメンテーションと適合可能なさらなる改良が提供される。ハブ送受信機のターンオン遅延によって、ビット1期間は悪化するため、この好ましい実施形態では、ビット1は用いられない。
【0031】
以下、図13を参照する。図13は、信号CLKOSC164を生成するクロック信号生成器150の実施形態を示す。クロック信号生成器150は、8つのインバータ151〜158およびゲート型インバータ159からなるリング発振器を含む。クロック信号生成器は、安定電圧基準VREF165が与えられ、VCC電源電圧の変動による周波数の変動を最小限に抑える。各インバータ151〜156は、対応するインバータ入力信号から平均遅延dだけ遅延した出力信号を送達する。インバータ157および158は、対応するインバータ入力信号から平均遅延d/2だけ遅延した出力信号を送達する。NANDゲート159は、対応する入力信号から平均遅延dだけ遅延した出力信号を送達する。信号パワーダウンPWDNB163は、「0」でアクティブになる。信号パワーダウンPWDNB163は、NANDゲート159の出力CLKOSC164から第1のインバータ151までの帰還路を制御することによって、リング発振器の発振を可能または不能にする。発振器を不能にすることによって節電される。発振器出力信号CLKOSC164の期間は、各インバータ151〜158の遅延と、ゲート型インバータ159の遅延との合計の2倍に等しい。プロセスの変動によって、通常±30%ほど、発振期間が影響される。通常の周波数は50MHzである。図示される実施形態では、リング発振器150は、4つの位相シフト信号FL1160、FL2161、FL3162、それらの論理補足およびCLKOSC期間において8つのインターバルを規定するCLKOSC164を送達する。ゲート型インバータ159は、PDWNB163を通して自走クロックを停止するために用いられる。1つのICから他のICまでのこの周波数は、38MHzから74MHzの範囲内である。CLKOSC164信号期間は、各インバータ遅延とゲート型インバータ遅延との合計の2倍に等しい。
【0032】
CLKOSC164信号期間=2(7d+2*1/2d)=16d
ここで、dは、1つのゲートの平均遅延(〜1.25ナノ秒)である。
【0033】
以下、図14を参照する。図14は、それぞれがスマートカード読取り装置に挿入されるスマートカード10もしくはモジュールプラグ70またはトークンに埋め込まれたICM20に含まれるIC30によって受信される波形VCC170、DP145、DM144を示す。組み立てられたUSBデバイス55は、USBハブポートに接続される。波形RXD146、CLKlX172、RESETB171およびCLKOSC164は、IC内で生成される。これらの波形は、USBポートに接続されたUSBデバイス55のIC30におけるパワーアップシーケンスの典型である。クロノグラムは、DMピン電圧を引き上げることによって、USBに取り付けられたハブにUSBデバイス信号が送信される直前に開始される。RESETBは、図3に示されるUSBインタフェースブロック34上で生成される。VCC170が必要最小電圧に到達すると、RESETBは「1」になり、DMに対するプルアップ効果はホストによって検出され、デバイスはUSBに取付けられたことが知らされる。CLKOSC164が開始される。ハブは、拡張SE0180を送信し、IC30内のUSBインタフェース34をリセットする。
【0034】
ダウンストリームトランザクションでは、信号RXD146は、CLKlX172によってサンプリングされ、受信されたデータが決定される。サンプリングは、論理ビットセル(ビットセルの中間±1/4)の開始後約330ナノ秒で発生するべきである。アップストリームトランザクションでは、ライン107および108上の信号DP145およびDM144は、CLKlX172によってタイミングをとられる。
【0035】
Φ1 173の間、受信データはなく、CLKlX期間は、±30%であることが知られているが安定している、Mで除算したCLKOSC期間と等しい。Φ2 174の間、トークンパケット81のRXD146のサンプリングは、受信されたビットセルの各立上りエッジによって初期化されるタイマーによって、M/2CLKOSC期間を基準として、CLKlXによってなされる。Φ3 175の間、トークンパケット81のサンプリングは、2つのPTP147に対してΦ2 174の間に行われる測定によって調整されるCLKOSCを基準としてCLKlXによってなされる。Φ81 176の間、トークンパケット81およびデータパケット83のサンプリングは、パケット81のSPおよびPIDにおいてEBP148に対してΦ2 174およびΦ3 175の間になされる測定によって調整されるCLKOSC164を基準としてなされる。Φ83 177の間、データパケット83のサンプリングは、パケット83のSPおよびPIDにおいてEBPに対して行われる測定によって調整されるCLKOSC164を基準としてなされる。Φ83 177の間、ハンドシェイク85のアップストリームパルシングは、パケット83のSPおよびPIDにおいてEBPに対して行われる測定によって調整されるCLKOSC164を基準としてなされる。ΦP 178の間、パケットPのサンプリングは、パケットPのSPおよびPIDにおいてEBPに対して行われる測定によって調整されるCLKOSC164を基準として行われる。パワーダウンシーケンスは、最終的には、ダウンストリームの正確な既知のビット期間における不正確であるが安定したCLKOSCを較正する進行中のプロセスとなる。パワーアップシーケンスは、Φ1 173においてプロセスを再開する。
【0036】
以下、図15を参照する。図15は、CLKlXの4つの位相:Φ1 173、Φ2 174、Φ3 175およびΦ81 176を示す。本発明の特定の実施形態では、これらの4つの位相は、ICM20内でUSBスマートカードデバイス55のクロック信号を同期させる必要がある。RXD146は、IC30においてハブによって送信される信号を再生する。信号RXDD4191は、「0」状態に初期化され、エッジ194が発生したとき、およびエッジ198がSPのために4ビット後に発生したとき、論理状態(論理補足)を変更するようにされる。信号RXDD8 192は、「0」状態に初期化され、エッジ194が発生し、エッジ188が8ビット後に発生するとき、論理状態を変更するようにされる。CLKOSC164は、図13において上述したように、ICM20内で生成される自走クロック信号である。
【0037】
CLKlX 172は、RXD146、RXDD4 191、RXDD8 192およびCLKOSCを用いて生成される。CLKlXは、ハブからデバイスによって受信されるダウンストリームデータフローであるRXDをサンプリングし、デバイスからハブへのアップストリームデータフローのタイミングをとるために用いられる。ビット1〜12に関連するビット期間は、参考のために、RXD上に示される。ビット番号1は、SP140およびPID141における他のビットと比較して、正確な期間を規定していない。これは、USBアーキテクチャに沿った各送信機のターンオン時間のためである。このアプリケーションでは、ビット番号1は、USBデバイスのICM内でローカルクロックCLKlX172を生成するためには用いられない。
【0038】
Φ1 173の間、図14に示されるように、USBリセット信号送信によって一端に限定される、SP140の始まりを規定するエッジ193がRXD146において発生し、ビットは認識されるはずがない。デフォルトでは、CLKlX172は、CLKOSC期間のM倍に等しい期間を有する自走クロックである。Mは、例えば、32に等しく、これは、論理ビット持続期間の666.66ナノ秒と比較して、640ナノ秒の通常の期間である。
【0039】
Φ2 174の間、3つのタスクが行われる。
【0040】
a.CLKOSC164を用いた、ビットセルのできるだけ中央におけるRXDのサンプリングによる入力ビットの認識。ビット1は、CLKlX172のエッジ130によってサンプリングされる。RXD146のエッジ193によって、タイマーT1はリセットされる。タイマーは、M/2=16CLKOSC周期をカウントし、エッジ130を生成する。以下のビット2、3、4および5は、それぞれ、エッジ194、195、196および197を基準として、上記と同じ原理を用いて、131、132、133および134によってサンプリングされる。タイマーT1は、自走クロックCLKOSCおよび安全(arming)機構に関連したその持続時間を特徴とする。入力ビット1、2、3、4および5は、ビットセルの各立上りエッジの後、320ナノ秒±30%で有効にされる。
【0041】
b.CLKOXC164を用いた、ビット2、3、4および5を含むRXDD4 191のタイミング。CLKOXC164を用いた、ビット2、3、4および5を含む2つのPTP RXDD4 191のタイミングによって、CLKOSC164を基準とした、ハブによって送信される4つのビット期間の第1の関係が決定される。4つのビットは、約2660ナノ秒持続する。それは、4ビット中の133CLKOSC期間とほぼ等しいNである。1つのビット期間は、約N/4=133/4=33±1 CLKOSC期間である。1つのビット中のCLKOSC期間N/4の数は、CLKOSC期間の広がりを考慮に入れた限界に対してチェックされ得る。
【0042】
c.ビット2、3、4および5を含むRXDD8 192のタイミングは、CLKOSC164を用いたΦ3の間続行する。
【0043】
Φ3 175の間、2つのタスクが行われる。
【0044】
a.第1の関係結果を用いた、ビットセルの中央におけるRXD146のサンプリングによる入力ビット6、7、8および9の認識。入力ビット6は、CLKlX172のエッジ135によってサンプリングされる。エッジ198によって、上記の第1の関係結果(即ち、1つのビットセルにおけるN/4CLKOSC周期)を用いて、周期T2を有する自走CLKlX172が可能になる。ビット7、8および9は、CLKlX移行136、137、138によってサンプリングされる。SPが検出される。
【0045】
b.CLKOSC164を用いた、ビット2〜9を含むRXDD8 191タイミングの停止。
【0046】
CLKOSC164を用いた、ビット2、3、4、5、6、7、8および9を含むEBP RXDD8 192のタイミングによって、CLKOSC164を基準とした、ハブによって送信される8ビット期間の第2の関係が決定される。EBPは、対になった移行期間およびダウンストリーム移行に伴う任意の種類のPIDと適合する。8つのビットは約5320ナノ秒持続する。8つのビット中、K81(約266)CLKOSC周期を有する。このタイミングは、SPおよびPIDパターンの始まりを最大限に利用してジッターの影響を低減させ、次の位相において用いられるCLKlX期間T3を規定する。
【0047】
Φ81 176の間、入力ビット10は、CLKlX172のエッジ139によってサンプリングされる。立上りエッジ188によって、第2の関係の結果(即ち、1つのビットセルにおけるK/8=整数部(K81/8)+J81*1/8CLKOSC期間)を用いて、周期T3を有する自走信号が可能になる。ビット11および12は、186および187によってサンプリングされる。CLKlX172を生成するカウンタは、FL1 160、FL2 161、FL3 162、その論理補足およびCLKOSC期間の1/8で分離されたCLKOSC164(図13を参照)を用いる。CLKlX期間は、±1/8CLKOSC期間であることが知られているため、丸め誤差はない。さらに、ダウンストリームRXD146における各エッジは、Φ81 176の間CLKlX172を同期させる。入力ビット10は、ビットセル10の立上りエッジ188の後、320ナノ秒±0.4%で有効にされる。他のビット11および12は、そのビットセルにおいてわずかに異なる瞬間でサンプリングされる。USBプロトコルでは、少なくとも7ビット毎に1つのビットデータをトグル(toggle)する。これにより、CLKlX172は、確実に、ダウンストリームデータフローと同位相にされる。
【0048】
以下、図16を参照する。図16は、CLKOSC164をゲーティング(gating)するRXDD4 191の2つのPTPを示す。第1の関係によって、ビット2の始まりおよびビット5の終わりを含むRXDD4 191のポジティブエッジ194と次のネガティブエッジ198との間にCLKOSC164のポジティブエッジN200がいくつ含まれるかが決定される。例として、基準の場合、N=4*666.66ナノ秒/20ナノ秒≒133である。
【0049】
以下、図17を参照する。図17は、CLKOSC164をゲーティングするRXDD8 192のEBPを示す。第2の関係によって、ビット2の始まりおよびビット9の終わりを含むRXDD8 192のポジティブエッジ194と次のネガティブエッジ188との間にCLKOSC164のポジティブエッジK200がいくつ含まれるかが決定される。例として、基準の場合、KP=8*666.66ナノ秒/20ナノ秒≒266である。
【0050】
次に、KPは、8で除算される。即ち、IP(KP/8)+JP*1/8。信号CLKOSC164、FL1 160、FL2 161およびFL3 162のそれぞれは、CLKOSC期間の1/8と等しい時間だけ遅延する。
【0051】
以下、図18を参照する。図18は、図3に示されるUSBクロック回復UCR33の論理実現を示す。信号RXDP113、RXDM114およびRXD146は、USBスマートカードデバイスの受信機前面、即ち、図3に示されるUSBインタフェース34から入力される。PWDNB163およびRESETB171は、IC30上で生成される。RXD146、RXDP113およびRXDM114は、RXDD8、RXDD4、ΦP、Φ3、Φ2およびΦ1を生成する回路314に接続されている。
【0052】
Φ1の間、CLKlX172は、回路312内の値Mにおけるビルト(built)で分割されたCLKOSC164から生成され、ANDゲート313およびORゲート309を通して送信される。Φ2の間、CLKlX172は、回路310内の値M/2におけるビルトを用いてCLKOSC164およびRXD146から生成され、ANDゲート311およびORゲート309を通して送信される。Φ3の間、CLKlX172は、回路305における第1の測定値Nを用いて生成され、回路307に接続される回路306内において4で除算される。CLKOSC164およびRXD146はまた、回路307の入力に接続される。その出力は、ANDゲート308およびORゲート309と通して送信される。ΦPの間、CLKlX172は、回路301において第2の測定値KPを用いて生成され、出力が回路303に接続される回路302において8で除算される。CLKOSC164、FL1、FL2、FL3およびRXD146はまた、出力がANDゲート304およびORゲート309を通して送信される回路303の入力に接続される。
【0053】
本発明は、特定の好ましい実施形態を参照しながら詳細に記載したが、言うまでもなく、これらの実施形態の改変および適応は、以下の請求の範囲に規定されている本発明の趣旨および範囲から逸脱せずに、当業者によって行われ得る。
【図面の簡単な説明】
【図1】 機能部分の位置を示すスマートカードの前面および側面図。
【図2】 ISOおよびUSBシリアルインタフェースに接続するために用いられ得るICMを示す図。
【図3】 ICM内で用いられるICのブロック図。
【図4】 スマートカード読取り装置、スマートカードおよびホストPCを示す図。
【図5】 ICMとISO型カード読取り装置との間のISO7816インタフェース接続を示す図。
【図6】 ICMとUSB型カード読取り装置との間のUSBインタフェース接続を示す図。
【図7A】 プラグモジュールを示す図。
【図7B】 プラグモジュールが挿入されたUSB型トークン読取り装置を示す図。
【図8】 USBトランザクションを開始するUSB制御転送のセットアップフェーズを示す図。
【図9】 データパケットとハンドシェイクパケットの境界におけるUSB半二重プロトコルを示す図。
【図10】 ICMを含むデバイスにデータを送信するハブのダウンストリーム構成を示す図。
【図11】 ハブにデータを送信するICMを含むデバイスのアップストリーム構成を示す図。
【図12】 ハブからデバイスまでのトークンパケットの始まりにおいて生成される信号の波形を示す図。
【図13】 8個のインターバルを有する信号SLKOSCを生成するクロック信号生成器の実施形態を示す図。
【図14】 デバイスがUSBに取付けられるときの波形を示す図。
【図15】 デバイスが第1のトークンパケットを受信するときの波形を示す図。
【図16】 RXDD4信号に関連するクロック信号CLKOSCを示す図。
【図17】 RXDD8信号に関連するクロック信号CLKOSCを示す図。
【図18】 ローカルクロックCLKlXの論理回路図。
Claims (32)
- USBダウンストリーム信号DPおよびDMを用いてデバイス内でローカルクロック信号を生成するための方法であって、
a)前記USBダウンストリーム差分信号DPおよびDMを受信し、前記USBダウンストリーム信号からダウンストリームビットシリアル信号を生成すること、
b)受信された前記ダウンストリームビットシリアル信号の既知のビット周期数Sに含まれる自走高周波クロック信号のサイクル数Rをカウントすること、
c)前記自走高周波クロック信号のカウントされたサイクル数Rを受信された前記ダウンストリームビットシリアル信号の既知のビット周期数Sで除算し、受信された前記ダウンストリームビットシリアル信号の単一ビット周期内に含まれる自走高周波クロックサイクルの数Tを決定すること、および
d)前記自走高周波クロックサイクルの数Tと等しい周期を有するローカルクロック信号を生成することを含む方法。 - 前記ローカルクロック信号を生成するステップは、
a)前記自走高周波クロックサイクルの数Tをカウントし、前記ローカルクロック信号の周期を生成すること、および
b)受信された前記ダウンストリームビットシリアル信号内にデータトグリング(data toggling)が存在する場合には、前記カウントステップを初期化し、生成された前記ローカルクロックと受信された前記ダウンストリームビットシリアル信号とを同位相に固定することを含む請求項1に記載の方法。 - 前記ローカルクロック信号を生成するステップは、既知の受信されたダウンストリームビットシリアルパターンが認識されると、前記ローカルクロック信号の周期を更新することをさらに含む請求項1に記載の方法。
- 受信された前記ダウンストリームビットシリアル信号の既知のビット周期数Sが8である請求項1に記載の方法。
- リング発振器を用いて前記自走高周波クロック信号を生成することをさらに含む請求項1に記載の方法。
- 前記リング発振器を用いて自走高周波クロック信号を生成するステップは、前記自走高周波クロック信号の周期を有し、位相が360°/VだけシフトされたV個の偶数の信号を生成することをさらに含む請求項5に記載の方法。
- 前記V個の偶数の信号が8個である請求項6に記載の方法。
- 前記方法が、集積回路モジュール内で実現される請求項1に記載の方法。
- 前記集積回路モジュールが、スマートカード上に配置されている請求項8に記載の方法。
- 前記ローカルクロック信号が、ビットスタッフィングを用いることによって、前記ダウンストリームビットシリアル信号の少なくとも7ビットおきの周期で前記ダウンストリームビットシリアル信号と同位相に固定される請求項1に記載の方法。
- 前記カウントは、前記ダウンストリームビットシリアル信号がUSBトークンパケットおよびデータパケットのシンクバイト(Sync byte)およびPIDバイトを含んでいる期間に実施される請求項1に記載の方法。
- 既知の受信された前記ダウンストリームビットシリアルパターンは、USBトークンパケットおよびデータパケットのシンクバイト(Sync byte)およびPIDバイト内にある請求項3に記載の方法。
- Tが所定の制限内にあるかどうかを決定するステップをさらに含む請求項1に記載の方法。
- 前記ローカルクロック信号は、USB受信されたダウンストリームシリアルビットデータをサンプリングし、USB送信されたアップストリームシリアルビットデータのタイミングを取るために用いられる請求項1に記載の方法。
- USBダウンストリーム信号DPおよびDMを用いてローカルクロック信号を生成するための回路を含むデバイスであって、
a)前記USBダウンストリーム差分信号DPおよびDMを受信し、前記USBダウンストリーム信号からダウンストリームビットシリアル信号を生成する手段と、
b)受信された前記ダウンストリームビットシリアル信号の既知のビット周期数Sに含まれる自走高周波クロック信号のサイクル数Rをカウントする手段と、
c)前記自走高周波クロック信号のカウントされたサイクル数Rを受信された前記ダウンストリームビットシリアル信号の既知のビット周期数Sで除算し、受信された前記ダウンストリームビットシリアル信号の単一ビット周期内に含まれる前記自走高周波クロックサイクルの数Tを決定する手段と、
d)前記自走高周波クロックサイクルの数Tと等しい周期を有するローカルクロック信号を生成する手段とを有するデバイス。 - 前記ローカルクロック信号を生成する手段は、
a)前記自走高周波クロックサイクルの数Tをカウントし、前記ローカルクロック信号の周期を生成する手段と、
b)受信された前記ダウンストリームビットシリアル信号内にデータトグリング(data toggling)が存在する場合には、前記カウントステップを初期化し、生成された前記ローカルクロックと受信された前記ダウンストリームビットシリアル信号とを同位相に固定する手段とを有する請求項15に記載のデバイス。 - 前記ローカルクロック信号を生成する手段は、既知の受信されたダウンストリームビットシリアルパターンが認識されると、前記ローカルクロック信号の周期を更新する手段をさらに有する請求項15に記載のデバイス。
- 受信された前記ダウンストリームビットシリアル信号の既知のビット周期数Sが8である請求項15に記載のデバイス。
- 前記自走高周波クロック信号を生成する手段は、リング発振器である請求項15に記載のデバイス。
- 前記リング発振器を用いて自走高周波クロック信号を生成する手段は、前記自走高周波クロック信号の周期を有し、位相が360°/VだけシフトされたV個の偶数の信号を生成する手段をさらに有する請求項19に記載のデバイス。
- 前記V個の偶数の信号が8個である請求項20に記載のデバイス。
- 前記回路が、集積回路モジュール内で実現される請求項15に記載のデバイス。
- 前記集積回路モジュールが、スマートカード上に配置されている請求項22に記載のデバイス。
- 前記ローカルクロック信号が、ビットスタッフィング
を用いることによって、前記ダウンストリームビットシリアル信号の少なくとも7ビットおきの周期で前記ダウンストリームビットシリアル信号と同位相に固定される請求項15に記載のデバイス。 - 前記カウントする手段は、前記ダウンストリームビットシリアル信号が、USBトークンパケットおよびデータパケットのシンクバイトおよびPIDセットアップバイトを含んでいる期間に実施される請求項15に記載のデバイス。
- 前記既知の受信された前記ダウンストリームビットシリアルパターンは、USBトークンパケットおよびデータパケットのシンクバイト(Sync byte)およびPIDバイト内である請求項17に記載のデバイス。
- Tが所定の制限内にあるかどうかを決定する手段をさらに有する請求項15に記載のデバイス。
- 前記ローカルクロック信号は、USB受信ダウンストリームシリアルビットデータをサンプリングし、USB送信されたアップストリームシリアルビットデータのタイミングを取るために用いられる請求項15に記載のデバイス。
- USBダウンストリーム信号DPおよびDMを用いてローカルクロック信号を生成するための回路を含むデバイスであって、
a)前記USBダウンストリーム差分信号DPおよびDMを受信し、前記USBダウンストリーム信号からダウンストリームビットシリアル信号を生成するための差分受信機と、
b)受信された前記ダウンストリームビットシリアル信号の既知のビット周期数Sに含まれる自走高周波クロック信号のサイクル数Rをカウントするためのビットシリアル信号に接続された第1のカウンタと、
c)前記自走高周波クロック信号のカウントされたサイクル数Rを受信された前記ダウンストリームビットシリアル信号の既知のビット周期数Sで除算し、受信された前記ダウンストリームビットシリアル信号の単一ビット周期内に含まれる自走高周波クロックサイクルの数Tを決定するための除算回路と、
d)前記自走高周波クロックサイクルの数Tと等しい周期を有するローカルクロック信号を生成するための第2のカウンタとを有するデバイス。 - 前記第2のカウンタは、受信された前記ダウンストリームビットシリアル信号内におけるデータトグリング(data toggling)によって初期化される請求項29に記載のデバイス。
- 前記自走高周波クロック信号は、8位相リング発振器によって生成される請求項29に記載のデバイス。
- 前記第1のカウンタは、前記ダウンストリームビットシリアル信号が、USBトークンパケットおよびデータパケットのシンクバイトおよびPIDバイトを含んでいる期間に使用可能になる請求項29に記載のデバイス。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/614,736 US6343364B1 (en) | 2000-07-13 | 2000-07-13 | Method and device for local clock generation using universal serial bus downstream received signals DP and DM |
US09/614,736 | 2000-07-13 | ||
PCT/US2001/022020 WO2002006935A1 (en) | 2000-07-13 | 2001-07-13 | Method and device for local clock generation using universal serial bus downstream received signals dp and dm |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004504664A JP2004504664A (ja) | 2004-02-12 |
JP4791678B2 true JP4791678B2 (ja) | 2011-10-12 |
Family
ID=24462500
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002512782A Expired - Lifetime JP4791678B2 (ja) | 2000-07-13 | 2001-07-13 | ユニバーサルシリアルバス(usb)ダウンストリーム受信信号dpおよびdmを用いてローカルクロックを生成するための方法およびデバイス |
Country Status (6)
Country | Link |
---|---|
US (1) | US6343364B1 (ja) |
EP (1) | EP1311936B1 (ja) |
JP (1) | JP4791678B2 (ja) |
CN (1) | CN1213355C (ja) |
AU (1) | AU2001277874A1 (ja) |
WO (1) | WO2002006935A1 (ja) |
Families Citing this family (47)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2783336B1 (fr) * | 1998-09-11 | 2001-10-12 | Schlumberger Ind Sa | Procede de transmission de donnees et carte pour une telle transmission |
FR2803925B1 (fr) * | 2000-01-18 | 2002-03-15 | St Microelectronics Sa | Dispositif de regeneration d'une horloge a partir d'au moins deux bits de synchronisation |
FR2806505A1 (fr) * | 2000-03-15 | 2001-09-21 | Schlumberger Systems & Service | Procede de communication entre une carte a puce et une station hote |
FR2808608A1 (fr) * | 2000-05-03 | 2001-11-09 | Schlumberger Systems & Service | Carte a memoire electronique destinee a etre introduite dans un dispositif de traitement |
US6694399B1 (en) * | 2000-09-14 | 2004-02-17 | Schlumberger Malco, Inc. | Method and device for universal serial bus smart card traffic signaling |
DE10056592A1 (de) * | 2000-11-15 | 2002-05-23 | Philips Corp Intellectual Pty | Anordnung mit einem Mikroprozessor |
US7233638B2 (en) * | 2001-01-31 | 2007-06-19 | Rohm Co., Ltd. | Sampling clock generator circuit and data receiver using the same |
US6435409B1 (en) * | 2001-03-23 | 2002-08-20 | Kuang-Hua Hu | Card reader structure with an axial-rotate joint |
US6809564B2 (en) * | 2002-07-17 | 2004-10-26 | Stmicroelectronics, Inc. | Clock generator for an integrated circuit with a high-speed serial interface |
EP2161666A3 (en) * | 2002-07-17 | 2010-05-26 | Chronologic Pty Ltd | Synchronized multichannel universal serial bus |
DE10344049A1 (de) * | 2002-12-12 | 2004-06-24 | Giesecke & Devrient Gmbh | Tragbarer Datenträger |
EP1646150B1 (de) | 2002-12-23 | 2007-02-14 | Infineon Technologies AG | Verfahren und Vorrichtung zum Extrahieren einer einem Datenstrom zugrundeliegenden Taktfrequenz |
DE10260656B4 (de) * | 2002-12-23 | 2006-03-30 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Extrahieren einer einem Datenstrom zugrundeliegenden Taktfrequenz |
DE10262079A1 (de) * | 2002-12-23 | 2004-11-18 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Extrahieren einer einem Datenstrom zugrundeliegenden Taktfrequenz |
FR2849945B1 (fr) * | 2003-01-10 | 2005-03-11 | Atmel Corp | Moyens pour la communication des cartes a puces usb utilisant des transferts a vitesse maximale ou elevee |
US7120813B2 (en) * | 2003-01-28 | 2006-10-10 | Robert Antoine Leydier | Method and apparatus for clock synthesis using universal serial bus downstream received signals |
US6843423B2 (en) * | 2003-03-13 | 2005-01-18 | Stmicroelectronics, Inc. | Smart card that can be configured for debugging and software development using secondary communication port |
US7178724B2 (en) * | 2003-04-21 | 2007-02-20 | Stmicroelectronics, Inc. | Smart card device and method used for transmitting and receiving secure e-mails |
US7230981B2 (en) * | 2003-05-09 | 2007-06-12 | Stmicroelectronics, Inc. | Integrated data jitter generator for the testing of high-speed serial interfaces |
KR100990484B1 (ko) | 2004-03-29 | 2010-10-29 | 삼성전자주식회사 | 직렬 버스 통신을 위한 송신 클럭 신호 발생기 |
US20050263596A1 (en) * | 2004-05-12 | 2005-12-01 | Solicore, Inc. | Portable charger, including portable sleeve, for an electronically readable card |
KR100579053B1 (ko) * | 2004-08-26 | 2006-05-12 | 삼성전자주식회사 | 스마트 카드와 메모리 카드간의 멀티 인터페이스 방법 및멀티 인터페이스 카드 |
US7685328B2 (en) * | 2004-09-09 | 2010-03-23 | Stmicroelectronics, Inc. | Generic universal serial bus device operable at low and full speed and adapted for use in a smart card device |
EP1638264A1 (en) * | 2004-09-15 | 2006-03-22 | Axalto S.A. | Wireless USB network adapter with smart card |
EP1708126A1 (en) * | 2005-03-31 | 2006-10-04 | Axalto S.A. | A personal USB microprocessor token with enhanced internal clock |
JP2007094931A (ja) * | 2005-09-30 | 2007-04-12 | Nec Electronics Corp | 補正クロック発生回路及びそれを備えるusbデバイス |
EP1772794A1 (en) | 2005-10-10 | 2007-04-11 | Axalto S.A. | Method and circuit for local clock generation and smartcard including it thereon |
CN1955949B (zh) * | 2005-10-24 | 2010-05-26 | 瑞昱半导体股份有限公司 | 通用串行总线装置 |
CN101872209B (zh) | 2006-02-15 | 2013-08-14 | 克罗诺洛吉克有限公司 | 分布式同步和定时系统 |
WO2008029206A2 (en) * | 2006-09-05 | 2008-03-13 | Nokia Corporation | Device interface |
KR100741470B1 (ko) * | 2006-09-26 | 2007-07-20 | 삼성전자주식회사 | 유에스비 장치를 위한 클럭 발생기 |
JP4956143B2 (ja) * | 2006-11-02 | 2012-06-20 | 株式会社東芝 | 半導体メモリカード、ホスト装置、及びデータ転送方法 |
KR100866603B1 (ko) * | 2007-01-03 | 2008-11-03 | 삼성전자주식회사 | 디시리얼라이징과 시리얼라이징을 수행하는 데이터 처리 방법 및 데이터 처리 장치 |
KR101428787B1 (ko) * | 2007-02-08 | 2014-08-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 클록 신호 생성 회로 및 반도체 장치 |
US7987380B2 (en) * | 2007-03-27 | 2011-07-26 | Atmel Rousset S.A.S. | Methods and apparatus to detect voltage class of a circuit |
CA2683166A1 (en) * | 2007-05-15 | 2008-11-20 | Chronologic Pty Ltd. | Method and system for reducing triggering latency in universal serial bus data acquisition |
JP5575229B2 (ja) | 2009-05-20 | 2014-08-20 | クロノロジック プロプライエタリー リミテッド | 分散型の同期されたクロックアーキテクチャのためのジッタ低減方法およびジッタ低減装置 |
TWI410806B (zh) * | 2009-10-16 | 2013-10-01 | Elan Microelectronics Corp | A method and a circuit for correcting the frequency of the USB device, and a method of identifying whether or not the input packet is a tag packet |
CN102592636A (zh) * | 2011-01-11 | 2012-07-18 | 上海华虹集成电路有限责任公司 | 一种nrzi解码并行设计电路 |
US8649820B2 (en) | 2011-11-07 | 2014-02-11 | Blackberry Limited | Universal integrated circuit card apparatus and related methods |
USD703208S1 (en) | 2012-04-13 | 2014-04-22 | Blackberry Limited | UICC apparatus |
US8936199B2 (en) | 2012-04-13 | 2015-01-20 | Blackberry Limited | UICC apparatus and related methods |
USD701864S1 (en) * | 2012-04-23 | 2014-04-01 | Blackberry Limited | UICC apparatus |
KR102285789B1 (ko) | 2014-07-01 | 2021-08-04 | 삼성전자 주식회사 | 외장 저장 장치, 및 이의 기준 주파수를 설정하는 방법 |
US9520865B2 (en) | 2014-09-04 | 2016-12-13 | Qualcomm Incorporated | Delay circuits and related systems and methods |
US10050773B1 (en) * | 2015-06-30 | 2018-08-14 | Mosys, Inc. | Bootstrapped autonegotiation clock from a referenceless clock chip |
US11784651B2 (en) * | 2021-10-27 | 2023-10-10 | Nxp B.V. | Circuitry and methods for fractional division of high-frequency clock signals |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999049415A2 (en) * | 1998-03-26 | 1999-09-30 | Gemplus | Versatile interface smart card |
WO2000016255A1 (fr) * | 1998-09-11 | 2000-03-23 | Schlumberger Systemes | Procede de transmission de donnees et carte pour une telle transmission |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2435687C3 (de) * | 1974-07-24 | 1979-06-07 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung zum Empfangen von isochron binär modulierten Signalen in Fernmeldeanlagen |
US4696016A (en) * | 1986-10-02 | 1987-09-22 | Rockwell International Corporation | Digital clock recovery circuit for return to zero data |
IT1222405B (it) * | 1987-07-30 | 1990-09-05 | Gte Telecom Spa | Estrattore digitale di segnale orologio con aggancio e correzione di fase per segnali bipolari |
DE3818843A1 (de) * | 1988-06-03 | 1989-12-07 | Standard Elektrik Lorenz Ag | Verfahren und schaltungsanordnung zur rueckgewinnung eines bittaktes aus einem empfangenen digitalen nachrichtensignal |
US5077529A (en) * | 1989-07-19 | 1991-12-31 | Level One Communications, Inc. | Wide bandwidth digital phase locked loop with reduced low frequency intrinsic jitter |
FI89432C (fi) * | 1991-06-26 | 1993-09-27 | Nokia Mobile Phones Ltd | Genering av en klockfrekvens i ett smart card graenssnitt |
US5818948A (en) * | 1996-10-23 | 1998-10-06 | Advanced Micro Devices, Inc. | Architecture for a universal serial bus-based PC speaker controller |
US5923193A (en) * | 1996-12-11 | 1999-07-13 | Intel Corporation | Method and apparatus for transferring signals between multiple clock timing domains |
US6088811A (en) * | 1997-09-30 | 2000-07-11 | Intel Corporation | Method and apparatus for generating both a uniform duty cycle clock and a variable duty cycle clock using a single state machine |
US6061802A (en) * | 1998-07-02 | 2000-05-09 | Advanced Micro Devices, Inc. | Software based clock synchronization |
US6092210A (en) * | 1998-10-14 | 2000-07-18 | Cypress Semiconductor Corp. | Device and method for synchronizing the clocks of interconnected universal serial buses |
-
2000
- 2000-07-13 US US09/614,736 patent/US6343364B1/en not_active Expired - Lifetime
-
2001
- 2001-07-13 WO PCT/US2001/022020 patent/WO2002006935A1/en active Application Filing
- 2001-07-13 CN CNB018155936A patent/CN1213355C/zh not_active Expired - Lifetime
- 2001-07-13 JP JP2002512782A patent/JP4791678B2/ja not_active Expired - Lifetime
- 2001-07-13 EP EP01955819.6A patent/EP1311936B1/en not_active Expired - Lifetime
- 2001-07-13 AU AU2001277874A patent/AU2001277874A1/en not_active Abandoned
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999049415A2 (en) * | 1998-03-26 | 1999-09-30 | Gemplus | Versatile interface smart card |
WO2000016255A1 (fr) * | 1998-09-11 | 2000-03-23 | Schlumberger Systemes | Procede de transmission de donnees et carte pour une telle transmission |
Also Published As
Publication number | Publication date |
---|---|
EP1311936B1 (en) | 2020-07-01 |
JP2004504664A (ja) | 2004-02-12 |
AU2001277874A1 (en) | 2002-01-30 |
EP1311936A1 (en) | 2003-05-21 |
EP1311936A4 (en) | 2009-01-21 |
WO2002006935A1 (en) | 2002-01-24 |
US6343364B1 (en) | 2002-01-29 |
CN1213355C (zh) | 2005-08-03 |
CN1460204A (zh) | 2003-12-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4791678B2 (ja) | ユニバーサルシリアルバス(usb)ダウンストリーム受信信号dpおよびdmを用いてローカルクロックを生成するための方法およびデバイス | |
US7512726B2 (en) | Reconfigurable flash media reader system | |
US7685328B2 (en) | Generic universal serial bus device operable at low and full speed and adapted for use in a smart card device | |
US6752321B1 (en) | Smart card and method that modulates multi-color LED indicative of operational attributes and/or transactions between the smart card and USB port of a USB host | |
US6945454B2 (en) | Smart card device used as mass storage device | |
US6694399B1 (en) | Method and device for universal serial bus smart card traffic signaling | |
CN100435064C (zh) | 串行总线通信的时钟信号发生器电路 | |
US7120813B2 (en) | Method and apparatus for clock synthesis using universal serial bus downstream received signals | |
US6769622B1 (en) | System and method for simulating universal serial bus smart card device connected to USB host | |
US7664902B1 (en) | Extended SD and microSD hosts and devices with USB-like high performance packetized interface and protocol | |
EP1584065B1 (en) | Means for communicating with usb smart cards using full-speed or high-speed transfers | |
US6772956B1 (en) | Smart card and method that modulates traffic signaling indicative of operational attributes of the smart card and/or transactions between the smart card and USB port of a USB host | |
US6223298B1 (en) | Interface for communication with an IC card, and apparatus fitted with such an interface | |
CN109510823B (zh) | 一种spi与iso7816转换电路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080606 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110415 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110510 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110602 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110705 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110722 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140729 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4791678 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |