JP4778132B2 - Memory controller and system - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置のコントローラ、及び半導体記憶装置及びコントローラを含むシステムに関し、詳しくは、ダブルデータレートのデータをストローブ信号と共に出力する半導体記憶装置のコントローラ、及びダブルデータレートのデータをストローブ信号で制御するシステムに関する。
【0002】
【従来の技術】
ダブルデータレートで動作するDRAM等の半導体記憶装置は、一般に、データストローブ信号とデータ信号とを同位相で出力し、データ信号のデータ変化タイミングを、ストローブ信号の立ち上がりエッジと立ち下がりエッジとの両方のタイミングに合わせている。半導体記憶装置に接続されたコントローラは、ストローブ信号を受け取り適当な遅延量だけ遅延し、この遅延されたストローブ信号を用いてデータ信号をラッチすることで、内部にデータを取り込む。
【0003】
【発明が解決しようとする課題】
従来、コントローラ内部では、インバータ列等から構成されるディレイ回路を使用してストローブ信号を遅延させることで、データ信号を最適なタイミングでラッチするようにタイミング信号を生成していた。しかし、製造プロセスの誤差、動作温度や電源電圧の変動等によって、ディレイ回路の遅延量が変化してしまうと、データに対して最適な取り込みタイミングを保つことが困難になる。即ち、データに対する適切なデータホールド時間及びデータセットアップ時間を確保することが難しくなる。
【0004】
従って、本発明は、半導体記憶装置に接続されたコントローラにおいて、種々の変動要因が存在しても最適なデータ取り込みタイミングを保つことが可能なコントローラを提供することを目的とする。
【0005】
【課題を解決するための手段】
請求項1の発明では、ダブルデータレートのデータをストローブ信号と共に出力するメモリに接続され該メモリを制御するメモリコントローラは、該メモリに供給するクロック信号を生成するクロック信号生成回路と、前記クロック信号を参照信号として用い該クロック信号をフィードバック制御して略1/4サイクルに相当する時間だけ遅延するように制御する信号と同一の信号により該ストローブ信号の可変遅延回路を制御し、該クロック信号の略1/4サイクルに相当する時間だけ該ストローブ信号を遅延させ、遅延されたストローブ信号をタイミング信号として該データをラッチするデータ取り込み回路を含む。
【0006】
請求項2の発明では、請求項1記載のメモリコントローラにおいて、該データ取り込み回路は、該クロック信号の略1/4サイクルに相当する時間だけ該ストローブ信号を遅延させる可変遅延回路と、該可変遅延回路で遅延されたストローブ信号をタイミング信号として該データをラッチするラッチ回路を含む。
【0007】
請求項3の発明では、請求項2記載のメモリコントローラにおいて、該データ取り込み回路は、該可変遅延回路と同一の遅延を有するように制御される回路を一段或いは複数段直列に接続した可変遅延回路列と、該クロック信号を参照信号として該可変遅延回路列の遅延量を検出する位相比較回路を更に含み、該位相比較回路の遅延量検出結果に基づいて該可変遅延回路及び該可変遅延回路列の遅延を制御する。
【0008】
請求項4の発明では、請求項3記載のメモリコントローラにおいて、該データ取り込み回路は、該位相比較回路の該遅延量検出結果に基づいて該可変遅延回路及び該可変遅延回路列の遅延を制御する制御信号を生成する遅延制御回路を更に含む。
【0009】
請求項5の発明では、請求項3記載のメモリコントローラは、該位相比較回路の該遅延量検出結果を該メモリコントローラ外部に送出し、該可変遅延回路及び該可変遅延回路列の遅延を制御する制御信号を該メモリコントローラ外部から受け取る。
【0010】
請求項6の発明では、請求項3記載のメモリコントローラにおいて、該可変遅延回路列は、該可変遅延回路と同一の遅延を有するように制御される回路を4段直列に接続した構成であり、該クロック信号を受け取り該可変遅延回路の4倍の遅延量だけ該クロック信号を遅延させ、該位相比較回路は、該クロック信号と該可変遅延回路列で遅延されたクロック信号との位相を比較する。
【0011】
請求項7の発明では、請求項3記載のメモリコントローラにおいて、該可変遅延回路列は、該可変遅延回路と同一の遅延を有するように制御される回路を2段直列に接続した構成であり、該クロック信号を受け取り該可変遅延回路の2倍の遅延量だけ該クロック信号を遅延させ、該位相比較回路は、該クロック信号の反転信号と該可変遅延回路列で遅延されたクロック信号との位相を比較する。
【0012】
請求項8の発明では、請求項3記載のメモリコントローラにおいて、該可変遅延回路列は、該可変遅延回路と同一の遅延を有するように制御される回路を2段直列に接続した構成であり、該クロック信号の2倍の周波数の信号を受け取り該可変遅延回路の2倍の遅延量だけ遅延させ、該位相比較回路は、該クロック信号の2倍の周波数の信号と該可変遅延回路列で遅延された該クロック信号の2倍の周波数の信号との位相を比較する。
【0013】
請求項9の発明では、請求項3記載のメモリコントローラにおいて、該可変遅延回路列は、該可変遅延回路と同一の遅延を有するように制御される回路が1段よりなる構成であり、該クロック信号の2倍の周波数の信号を受け取り該可変遅延回路と等しい遅延量だけ遅延させ、該位相比較回路は、該クロック信号の2倍の周波数の信号の反転信号と該可変遅延回路列で遅延された該クロック信号の2倍の周波数の信号との位相を比較する。
【0014】
上記発明では、ラッチ回路に供給されるタイミング信号は、データストローブ信号をクロック信号CLKの1/4サイクル分だけ遅延した信号であるので、データ信号におけるデータ変化タイミングの丁度真中でデータ信号をラッチすることになる。従って、最適なデータホールド時間とデータセットアップ時間を実現することが出来る。また所定値に遅延時間を設定するのではなく、フィードバック制御によってクロック信号の1/4サイクルになるように遅延時間を制御するので、製造プロセスの誤差、動作温度や電源電圧の変動等、種々の変動要因が存在しても、最適なデータ取り込みタイミングを確保することが出来る。またクロック信号の反転信号や、クロック信号の2倍の周波数の信号をフィードバック制御における参照信号として用いることで、可変遅延回路列の規模を縮小することが出来る。
【0015】
また上記のメモリコントローラをダブルデータレートのメモリと組み合わせたシステムにおいても、上記と同様の作用を実現することが出来る。
【0016】
【発明の実施の形態】
図1は、本発明を適用するシステムの一例の構成を示す。
【0017】
図1のシステムは、メモリコントローラ10と、メモリデバイス11と、マイクロプロセッサ12を含む。メモリコントローラ10は、データ読み出し書き込み操作をメモリデバイス11に行う際に、マイクロプロセッサ12とメモリデバイス11との間で制御の仲介を行う。マイクロプロセッサ12とメモリコントローラ10との間は、データ信号、アドレス信号、コントロール信号、及びクロック信号が伝送される。メモリコントローラ10とメモリデバイス11との間は、ストローブ信号、データ信号、アドレス信号、コントロール信号、及びクロック信号が伝送される。
【0018】
一般にメモリコントローラ10の役割としては、マイクロプロセッサ12とメモリデバイス11との間でデータバスのバス幅を変換したり、メモリデバイス11に対してDMA(ダイレクトメモリアクセス)動作を実行したり等、メモリアクセスに関連する種々の制御動作を実行する。
【0019】
本発明が適用されるシステムにおいては、メモリデバイス11は、ストローブ信号の立ち上がりエッジと立ち上がりエッジの両方でデータを入出力するデータダブルレートのメモリデバイスである。データ書き込み時には、メモリコントローラ10からメモリデバイス11にデータと共にストローブ信号が供給され、データ読み出し時には、メモリデバイス11からメモリコントローラ10へデータと共にストローブ信号が供給される。データ読み出し時にメモリデバイス11からメモリコントローラ10に供給されるストローブ信号は、その立ち上がりエッジ及び立ち上がりエッジのタイミングが、データ信号のデータ変化点のタイミングに一致した信号である。
【0020】
図2は、本発明によるメモリコントローラの一例の概略構成を示す。
【0021】
図2に示されるメモリコントローラ10は、マイクロプロセッサ12のデータバスの幅が64ビットでありメモリデバイス11のデータバスの幅が32ビットである場合に、マイクロプロセッサ12とメモリデバイス11との間でデータバス幅の変換を行うコントローラの一例である。
【0022】
図2に示されるメモリコントローラ10は、クロック発生回路21、ライトコントロール回路22、リードコントロール回路23、インターフェイス24、インターフェイス25、遅延回路26、ラッチ回路27、セレクタ回路28、セレクタ回路29、及びラッチ回路30乃至33を含む。
【0023】
クロック発生回路21は、クロック信号CLKを発生し、ライトコントロール回路22及びリードコントロール回路23に供給する。クロック発生回路21は更に、メモリコントローラ10に接続されたメモリデバイス11に、クロック信号CLKを供給する。なおダブルデータレートのメモリデバイスに対しては、クロック信号CLKだけでなく、クロック信号CLKを反転したクロック信号/CLKも供給するのが一般的である。また場合によっては、クロック発生回路21は、クロック信号CLKの2倍の周波数を有するクロック信号CLK2及びその反転クロック/CLK2を生成する場合もある。
【0024】
データ書き込み時には、マイクロプロセッサ12からの64ビットデータが、インターフェイス25を介して、ラッチ回路30及び31に32ビットずつ格納される。セレクタ回路28は、ラッチ回路30及び31の一方を交互に選択し、選択したラッチ回路の32ビットのデータを、インターフェイス24を介してメモリデバイス11に供給する。これらの動作のタイミングは、ライトコントロール回路22によって制御される。またライトコントロール回路22は、インターフェイス24を介して、データストローブ信号をメモリデバイス11に供給する。
【0025】
データ読み出し時には、メモリデバイス11からの32ビットのデータが、インターフェイス24を介してラッチ回路27に供給される。またメモリデバイス11からのストローブ信号は、インターフェイス24を介して、遅延回路26に供給される。ストローブ信号は、遅延回路26によってクロック信号CLKの1/4サイクル分だけ遅延され、タイミング信号としてラッチ回路27に供給される。ラッチ回路27は、供給されたタイミング信号を用いてデータ信号をラッチする。セレクタ回路29はラッチ回路32及び33の一方を交互に選択し、ラッチ回路27にラッチされたデータを、選択したラッチ回路に交互に格納する。ラッチ回路32及び33に格納された計64ビットのデータは、インターフェイス25を介して、マイクロプロセッサ12に供給される。
【0026】
ここで遅延回路26とラッチ回路27とが、クロック信号CLKの1/4サイクル分だけストローブ信号を遅延してデータ信号を取り込む本発明によるデータ取り込み回路50を構成する。データ取り込み回路50は、クロック信号CLKを、クロック発生回路21から供給される。
【0027】
図3は、本発明によるデータ取り込み回路50の第1の実施例の構成を示す。
【0028】
データ取り込み回路50は、5つの可変遅延回路51−1乃至51−5、遅延制御回路52、位相比較器53、及びラッチ回路27を含む。可変遅延回路51−1乃至51−5は、同一の回路構成を有しており、遅延制御回路52から出力される同一の制御信号によって制御される。従って、可変遅延回路51−1乃至51−5は、常に同一の遅延を有することになる。なお図2においては、簡略化のために、可変遅延回路51−1乃至51−5、遅延制御回路52、位相比較器53を纏めて、遅延回路26として示している。
【0029】
クロック信号CLKは、そのまま位相比較器53の一方の入力端子に入力されると共に、4つの可変遅延回路51−1乃至51−4によって遅延された後に位相比較器53のもう一方の入力端子に遅延クロック信号DCLKとして入力される。位相比較器53は、クロック信号CLKと遅延クロック信号DCLKとの位相を比較して、位相比較結果を遅延制御回路52に供給する。
【0030】
遅延制御回路52は、クロック信号CLKと遅延クロック信号DCLKとの位相が同一(正確には遅延クロック信号DCLKが360度遅延した位相)となるように、制御信号を生成して4つの可変遅延回路51−1乃至51−4の遅延量を調整する。即ち、クロック信号CLKと遅延クロック信号DCLKとのエッジタイミングを比較して、遅延クロック信号DCLKのエッジタイミングが相対的に早い場合には遅延量を増やすように制御し、遅延クロック信号DCLKのエッジタイミングが相対的に遅い場合には遅延量を減らすように制御する。
【0031】
上記の遅延調整の結果、遅延クロック信号DCLKはクロック信号CLKより360度位相が遅れた状態に制御される。前述のように可変遅延回路51−1乃至51−4は同一の回路構成で同一の遅延量を有するので、遅延クロック信号DCLKがクロック信号CLKより360度位相が遅れた状態では、一つの可変遅延回路は、クロック信号CLKの1/4サイクルに相当する遅延量を有することになる。
【0032】
図4は、クロック信号CLK、遅延クロック信号DCLK、及び可変遅延回路51−1の出力の関係を示した図である。
【0033】
図4に示されるように、遅延クロック信号DCLKは、クロック信号CLKより360度位相が遅れるように調整される。この時、4つの可変遅延回路51−1乃至51−4の遅延量はクロック信号CLKの1サイクルに等しいので、可変遅延回路51−1の出力は、クロック信号CLKを1/4サイクルだけ遅延した信号となる。即ち、可変遅延回路51−1の遅延量は、クロック信号CLKの1/4サイクルに等しい遅延量に設定される。
【0034】
図3において、可変遅延回路51−5は、他の可変遅延回路と同じ制御信号で同じ遅延量を有するように制御されるので、クロック信号CLKの1/4サイクルに等しい遅延を有することになる。この結果、可変遅延回路51−5に入力されるデータストローブ信号DSは、クロック信号CLKの1/4サイクル分だけ遅延され、ラッチ回路27にタイミング信号として供給される。ラッチ回路27は、供給されたタイミング信号を用いてデータ信号DQをラッチする。
【0035】
ラッチ回路27に供給されるタイミング信号は、データストローブ信号DSをクロック信号CLKの1/4サイクル分だけ遅延した信号である。またデータ信号DQにおけるデータ変化タイミングは、データストローブ信号DSの立ち上り及び立下りエッジである。従って、ラッチ回路27に供給されるタイミング信号は、データ信号DQにおけるデータ変化タイミングの丁度真中でデータ信号DQをラッチすることになる。従って、最適なデータホールド時間とデータセットアップ時間を実現することが出来る。
【0036】
また製造プロセスの誤差、動作温度や電源電圧の変動等、種々の変動要因によって可変遅延回路の遅延が変動しても、クロック信号の位相比較に基づく遅延量制御によって、可変遅延回路51−5の遅延量がクロック信号の1/4サイクルになるように調整されるので、種々の変動要因が存在する条件下でも最適なデータ取り込みタイミングを確保することが出来る。
【0037】
図5は、位相比較器53及び遅延制御回路52の回路構成の一例を示す回路図である。図5の回路に入力される信号S1及びS2は、クロック信号CLK及び遅延クロック信号DCLKに対応する。
【0038】
図5の回路は、NAND回路141乃至145、インバータ146乃至149、NAND回路150及び151、インバータ152及び153、バイナリカウンタ154、インバータ155、NAND回路156及び157、及びインバータ158及び159を含む。例えば、NAND回路141乃至145及びインバータ146乃至149が位相比較器53を構成し、残りの部分が遅延制御回路52を構成すると考えればよい。
【0039】
NAND回路144及び145はラッチを構成し、図5に示されるように初期状態では2つの入力がLOWであり、2つの出力はHIGHである。信号S1の立ち上がりエッジが、信号S2の立ち上がりエッジより早い場合、NAND回路143の出力の方がNAND回路142の出力よりも先にHIGHになる。従って、NAND回路145の出力がLOWになり、NAND回路144の出力はHIGHのままである。この状態はラッチされるので、その後信号S2の立ち上がりエッジによってNAND回路142の出力がHIGHになっても状態は変化しない。従って、信号S1の方が位相が進んでいる場合には、インバータ149の出力はHIGHになる。逆に信号S2の方が位相が進んでいる場合には、インバータ155の出力がHIGHになる。
【0040】
ここでインバータ148からの信号は、適切なタイミングでNAND回路142及び143の出力を同時にLOWにすることで、ラッチの状態を初期状態に戻す役目を果たす。このような構成にしないと、信号S1の方が位相が進んでいる場合に、NAND回路143の出力がHIGHになり続いてNAND回路142の出力がHIGHになった後、信号S1が信号S2より先にLOWに戻ることでラッチの状態が逆転され、NAND回路144の出力がLOWになってしまう。これを避けるために、NAND回路142及び143の出力を同時にLOWにすることが行われる。
【0041】
インバータ148の出力信号は、バイナリカウンタ154に供給される。バイナリカウンタ154の2つの出力は、入力信号S1及びS2の1サイクル毎に交互にHIGHになる信号である。バイナリカウンタ154は、NAND回路161乃至168と、インバータ169乃至171を含む。その動作は従来技術の範囲内であるので、説明を省略する。
【0042】
バイナリカウンタ154の2つの出力は、NAND回路150及び151の一方の入力に供給される。NAND回路150及び151のもう一方の入力には、インバータ149からの出力が供給される。更にバイナリカウンタ154の2つの出力は、NAND回路156及び157の一方の入力に供給される。NAND回路156及び157のもう一方の入力には、インバータ155からの出力が供給される。
【0043】
従って、信号S1の方が信号S2より位相が進んでいる場合には、NAND回路150及び151の出力を反転するインバータ152及び153から、HIGHパルスが交互に出力されることになる。逆に信号S2の方が位相が進んでいる場合には、NAND回路156及び157の出力を反転するインバータ158及び159から、HIGHパルスが交互に出力される。
【0044】
インバータ152及び153或いはインバータ158及び159から交互に出力されるHIGHパルスが、可変遅延回路に供給されて、可変遅延回路の遅延量を調整する。
【0045】
図6は可変遅延回路の構成の一部を示す回路図であり、図7は可変遅延回路の構成の残りの部分を示す回路図である。図6及び図7の回路構成で、可変遅延回路の全体を構成する。
【0046】
可変遅延回路は、NOR回路201−0乃至201−n、インバータ202−1乃至202−n、NAND回路203−1乃至203−n、NMOSトランジスタ204−1乃至204−n、NMOSトランジスタ205−1乃至205−n、NMOSトランジスタ206−1乃至206−n、及びNMOSトランジスタ207−1乃至207−nを含む。リセット信号RがLOWにされると、図6の回路はリセットされる。即ち、リセット信号RがLOWになると、NAND回路203−1乃至203−nの出力がHIGHになり、インバータ202−1乃至202−nの出力がLOWになる。NAND回路203−1乃至203−nとインバータ202−1乃至202−nとの各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号Rで設定された初期状態は、リセット信号RがHIGHに戻っても保持される。
【0047】
この初期状態では、図6に示されるように、NOR回路201−0の出力P(0)はHIGHであり、NOR回路201−1乃至201−nの出力P(1)乃至P(n)はLOWである。即ち出力P(0)だけがHIGHである。
【0048】
遅延量を大きくする必要がある場合には、信号線A及びBに交互にHIGHパルスを供給する。まず信号線BにHIGHパルスが供給されると、NMOSトランジスタ204−1がオンになる。このときNMOSトランジスタ206−1がオンであるので、NAND回路203−1の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ202−1の出力はHIGHになり、この状態がNAND回路203−1とインバータ202−1からなるラッチに保持される。またこの時出力P(0)はHIGHからLOWに変化し、出力P(1)はLOWからHIGHに変化する。従ってこの状態では、出力P(1)のみがHIGHになる。
【0049】
次に信号線AにHIGHパルスが供給されると、NMOSトランジスタ204−2がオンになる。このときNMOSトランジスタ206−2がオンになっているので、NAND回路203−2の出力がグランドに接続されて、強制的にHIGHからLOWに変化させられる。従ってインバータ202−2の出力はHIGHになり、この状態がNAND回路203−2とインバータ202−2からなるラッチに保持される。またこの時出力P(1)はHIGHからLOWに変化し、出力P(2)はLOWからHIGHに変化する。従ってこの状態では、出力P(2)だけがHIGHになる。
【0050】
このように信号線A及びBに交互にHIGHパルスを供給することで、出力P(0)乃至P(n)のうちで一つだけHIGHである出力を一つずつ右にずらしていくことが出来る。
【0051】
遅延量を小さくする必要がある場合には、信号線C及びDに交互にHIGHパルスを供給する。この場合の動作は、上述の動作と逆であるので、詳細な説明は省略するが、 信号線C及びDに交互にHIGHパルスを供給することで、出力P(0)乃至P(n)のうちで一つだけHIGHである出力を一つずつ左にずらしていくことが出来る。
【0052】
これらの出力信号P(1)乃至P(n)を、可変遅延回路の図7の回路部分に供給することで、信号の遅延量を調整する。
【0053】
可変遅延回路の図7の回路部分は、インバータ210、NAND回路211−1乃至211−n、NAND回路212−1乃至212−n、及びインバータ213−1乃至213−nを含む。ここでNAND回路212−1乃至212−n及びインバータ213−1乃至213−nが、遅延素子列を構成する。
【0054】
NAND回路211−1乃至211−nの一方の入力には、入力信号SIの反転信号がインバータ210から供給され、もう一方の入力には信号P(1)乃至P(n)が供給される。信号P(1)乃至P(n)のうちで、一つだけHIGHである信号をP(x)とする。
【0055】
NAND回路211−1乃至211−nうちでNAND回路211−x以外のものは、一方の入力がLOWであるから、出力はHIGHレベルになる。このHIGHレベルを一方の入力に受け取るNAND回路212−1乃至212−nのうちでNAND回路212−x以外のものは、他方の入力に対するインバータとして機能する。
【0056】
従って、NAND回路212−xより図面左側にある遅延素子列は、NAND回路212−nの一方の入力に与えられる固定のHIGHレベルを伝達する。従って、NAND回路212−xの一方の入力はHIGHである。NAND回路212−xのもう一方の入力には、インバータ210及びNAND回路211−xを介して、入力信号SIが供給される。従って、NAND回路212−xからインバータ213−1までの遅延素子列は、入力信号SIを遅延させながら伝播させ、遅延された信号が出力信号SOとして得られる。この場合の出力信号SOは、入力信号SIに対して、遅延素子x段分の遅延時間だけ遅れることになる。
【0057】
このように、図5に示される位相比較器53及び遅延制御回路52がクロック信号の位相を比較して、この位相比較結果に基づいて、交互にHIGHになるパルス信号を出力する。このパルス信号が可変遅延回路の図6に示される回路部分に供給され、出力信号P(1)乃至P(n)のうちで唯一HIGHである信号の位置を制御し、この信号P(1)乃至P(n)によって、可変遅延回路の図7に示される回路部分の遅延量を設定する。
【0058】
図8は、本発明によるデータ取り込み回路の第2の実施例の構成を示す。
【0059】
図8のデータ取り込み回路50Aは、3つの可変遅延回路51−1、51−2、及び51−5、遅延制御回路52、位相比較器53、及びラッチ回路27を含む。
【0060】
クロック信号CLKの反転信号/CLKが、位相比較器53の一方の入力端子に入力される。またクロック信号CLKが、2つの可変遅延回路51−1及び51−2によって遅延された後に、位相比較器53のもう一方の入力端子に遅延クロック信号DCLKとして入力される。位相比較器53は、反転クロック信号/CLKと遅延クロック信号DCLKとの位相を比較して、位相比較結果を遅延制御回路52に供給する。
【0061】
遅延制御回路52は、反転クロック信号/CLKと遅延クロック信号DCLKとの位相が同一となるように、制御信号を生成して2つの可変遅延回路51−1及び51−2の遅延量を調整する。即ち、反転クロック信号/CLKと遅延クロック信号DCLKとのエッジタイミングを比較して、遅延クロック信号DCLKのエッジタイミングが相対的に早い場合には遅延量を増やすように制御し、遅延クロック信号DCLKのエッジタイミングが相対的に遅い場合には遅延量を減らすように制御する。
【0062】
上記の遅延調整の結果、遅延クロック信号DCLKは反転クロック信号/CLKと同位相の状態に制御される。即ち、遅延クロック信号DCLKはクロック信号CLKより180度位相が遅れた状態に制御される。可変遅延回路51−1及び51−2は同一の回路構成で同一の遅延量を有するので、遅延クロック信号DCLKがクロック信号CLKより180度位相が遅れた状態では、一つの可変遅延回路は、クロック信号CLKの1/4サイクルに相当する遅延量を有することになる。
【0063】
可変遅延回路51−5は、他の可変遅延回路と同じ制御信号で同じ遅延量を有するように制御されるので、クロック信号CLKの1/4サイクルに等しい遅延を有することになる。この結果、可変遅延回路51−5に入力されるデータストローブ信号DSは、クロック信号CLKの1/4サイクル分だけ遅延され、ラッチ回路27にタイミング信号として供給される。ラッチ回路27は、供給されたタイミング信号を用いてデータ信号DQをラッチする。
【0064】
従って、製造プロセスの誤差、動作温度や電源電圧の変動等、種々の変動要因が存在する条件下であっても、最適なデータ取り込みタイミングを確保することが出来る。また可変遅延回路の数を削減して回路規模を縮小し、コスト削減を図ることが出来る。
【0065】
図9は、本発明によるデータ取り込み回路の第3の実施例の構成を示す。
【0066】
図9のデータ取り込み回路50Bは、3つの可変遅延回路51−1、51−2、及び51−5、遅延制御回路52、位相比較器53、及びラッチ回路27を含む。
【0067】
クロック信号CLKの2倍の周波数のクロック信号CLK2が、クロック発生回路21(図2参照)によって生成され、位相比較器53の一方の入力端子に入力されると共に、2つの可変遅延回路51−1及び51−2によって遅延された後に、位相比較器53のもう一方の入力端子に遅延クロック信号DCLK2として入力される。位相比較器53は、クロック信号CLK2と遅延クロック信号DCLK2との位相を比較して、位相比較結果を遅延制御回路52に供給する。
【0068】
遅延制御回路52は、クロック信号CLK2と遅延クロック信号DCLK2との位相が同一(正確には遅延クロック信号DCLK2が360度遅延した位相)となるように、制御信号を生成して2つの可変遅延回路51−1及び51−2の遅延量を調整する。この遅延調整の結果、遅延クロック信号DCLK2はクロック信号CLK2から位相が360度遅延した状態に制御される。可変遅延回路51−1及び51−2は同一の回路構成で同一の遅延量を有するので、遅延クロック信号DCLK2がクロック信号CLK2より360度位相が遅れた状態では、一つの可変遅延回路は、クロック信号CLK2の1/2サイクルに相当する遅延量を有することになる。クロック信号CLK2の2倍の周波数を有するクロック信号CLKのサイクルで考えた場合には、一つの可変遅延回路は、1/4サイクルに相当する遅延量を有することになる。
【0069】
この結果、可変遅延回路51−5は、クロック信号CLKの1/4サイクルに等しい遅延を有することになる。またラッチ回路27は、クロック信号CLKの1/4サイクル分だけ遅延されたタイミング信号によって、データ信号DQをラッチすることになる。
【0070】
従って、製造プロセスの誤差、動作温度や電源電圧の変動等、種々の変動要因が存在する条件下であっても、最適なデータ取り込みタイミングを確保することが出来る。また可変遅延回路の数を削減して回路規模を縮小し、コスト削減を図ることが出来る。
【0071】
図10は、本発明によるデータ取り込み回路の第4の実施例の構成を示す。
【0072】
図10のデータ取り込み回路50Cは、2つの可変遅延回路51−1及び51−5、遅延制御回路52、位相比較器53、及びラッチ回路27を含む。
【0073】
クロック信号CLKの2倍の周波数のクロック信号CLK2及びその反転信号/CLK2が、クロック発生回路21(図2参照)によって生成される。反転クロック信号/CLK2は、位相比較器53の一方の入力端子に入力され、クロック信号CLK2は、可変遅延回路51−1によって遅延された後に位相比較器53のもう一方の入力端子に遅延クロック信号DCLK2として入力される。位相比較器53は、反転クロック信号/CLK2と遅延クロック信号DCLK2との位相を比較して、位相比較結果を遅延制御回路52に供給する。
【0074】
遅延制御回路52は、反転クロック信号/CLK2と遅延クロック信号DCLK2との位相が同一となるように、制御信号を生成して可変遅延回路51−1の遅延量を調整する。この遅延調整の結果、遅延クロック信号DCLK2はクロック信号CLK2より180度位相が遅れた状態に制御される。即ち、可変遅延回路51−1は、クロック信号CLK2の1/2サイクルに相当する遅延量を有することになる。クロック信号CLK2の2倍の周波数を有するクロック信号CLKのサイクルで考えた場合には、可変遅延回路51−1は、1/4サイクルに相当する遅延量を有することになる。
【0075】
この結果、可変遅延回路51−5は、クロック信号CLKの1/4サイクルに等しい遅延を有することになる。またラッチ回路27は、クロック信号CLKの1/4サイクル分だけ遅延されたタイミング信号によって、データ信号DQをラッチすることになる。
【0076】
従って、製造プロセスの誤差、動作温度や電源電圧の変動等、種々の変動要因が存在する条件下であっても、最適なデータ取り込みタイミングを確保することが出来る。また可変遅延回路の数を削減して回路規模を縮小し、コスト削減を図ることが出来る。
【0077】
図11は、本発明によるデータ取り込み回路の第5の実施例の構成を示す。図11において、図3と同一の構成要素は同一の参照番号で参照され、その説明は省略される。
【0078】
データ取り込み回路50Dは、図3のデータ取り込み回路50と比較して、遅延制御回路52が取り除かれる。またデータ取り込み回路50Dは、インターフェイス25(図2参照)を介して、マイクロプロセッサ12に接続される。
【0079】
データ取り込み回路50Dの位相比較器53は、位相比較結果をマイクロプロセッサ12に送る。マイクロプロセッサ12は、応答として制御信号を供給し、データ取り込み回路50Dの可変遅延回路51−1乃至51−5の遅延量を制御する。具体的には、図5に示される位相比較器53において、入力信号S1及びS2のどちらの立ち上りエッジか時間的に先行するかを示す信号として、例えばインバータ149の出力を、インターフェイス25を介してマイクロプロセッサ12に供給すればよい。またマイクロプロセッサ12からは、図6に示される可変遅延回路において、遅延を増大させるか減少させるかに応じて信号線A及びB或いは信号線C及びDに供給される交互にHIGHになるパルス信号を、制御信号として供給すればよい。
【0080】
このように位相比較結果を位相比較器53からマイクロプロセッサ12に送り、可変遅延回路の遅延量調整のための制御信号をマイクロプロセッサ12から可変遅延回路に供給する構成とすれば、遅延制御回路をなくす構成とすることが出来るので、回路規模を小さくすることが可能になる。またハードワイヤードな結線制御でなく、マイクロプロセッサ12で実行するプログラムとしてのソフトウェア制御によって遅延時間を調整することになるので、設定変更や構成変更に対して容易に対応可能である。
【0081】
なお上記のように位相比較結果を位相比較器53からマイクロプロセッサに送り可変遅延回路の遅延量調整のための制御信号をマイクロプロセッサから可変遅延回路に供給する構成は、図8乃至図10に示されるデータ取り込み回路の第2乃至第4の実施例の構成にも適用可能であることは明らかである。また位相比較結果を受け取り遅延制御のための制御信号を供給するのは、マイクロプロセッサ12である必要はなく、別のマイクロプロセッサ或いは同様の制御プロセッサ等であってもよい。
【0082】
また上記実施例の説明において、メモリコントローラ10としては、マイクロプロセッサ12のデータバスの幅が64ビットでありメモリデバイス11のデータバスの幅が32ビットである場合にデータバス幅の変換を行うコントローラとしたが、本発明はこのような構成に限られるものではなく、種々の制御機能を備えた様々なコントローラに適用可能なものである。
【0083】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【0084】
【発明の効果】
本発明では、ラッチ回路に供給されるタイミング信号は、データストローブ信号をクロック信号CLKの略1/4サイクル分だけ遅延した信号であるので、データ信号におけるデータ変化タイミングの略真中でデータ信号をラッチすることになる。従って、最適なデータホールド時間とデータセットアップ時間を実現することが出来る。また所定値に遅延時間を設定するのではなく、フィードバック制御によってクロック信号の1/4サイクルになるように遅延時間を制御するので、製造プロセスの誤差、動作温度や電源電圧の変動等、種々の変動要因が存在しても、最適なデータ取り込みタイミングを確保することが出来る。これによって信頼性のあるメモリシステムを構築することが可能になる。
【0085】
またクロック信号の反転信号や、クロック信号の2倍の周波数の信号をフィードバック制御における参照信号として用いることで、可変遅延回路列の規模を縮小することが可能になり、最適なデータ取り込みタイミングを確保するためのコストを抑えることが出来る。
【図面の簡単な説明】
【図1】本発明を適用するシステムの一例の構成を示す図である。
【図2】本発明によるメモリコントローラの一例の概略構成を示す構成図である。
【図3】本発明によるデータ取り込み回路の第1の実施例の構成を示す構成図である。
【図4】クロック信号CLK、遅延クロック信号DCLK、及び可変遅延回路の出力の関係を示した図である。
【図5】位相比較器及び遅延制御回路の回路構成の一例を示す回路図である。
【図6】可変遅延回路の構成の一部を示す回路図である。
【図7】可変遅延回路の構成の残りの部分を示す回路図である。
【図8】本発明によるデータ取り込み回路の第2の実施例の構成を示す構成図である。
【図9】本発明によるデータ取り込み回路の第3の実施例の構成を示す構成図である。
【図10】本発明によるデータ取り込み回路の第4の実施例の構成を示す構成図である。
【図11】本発明によるデータ取り込み回路の第5の実施例の構成を示す構成図である。
【符号の説明】
10 メモリコントローラ
11 メモリデバイス
12 マイクロプロセッサ
27 ラッチ回路
51−1、51−2、51−3、51−4、51−5 可変遅延回路
52 遅延制御回路
53 位相比較器[0001]
BACKGROUND OF THE INVENTION
The present invention generally relates to a controller of a semiconductor memory device and a system including the semiconductor memory device and the controller, and more particularly, to a controller of a semiconductor memory device that outputs double data rate data together with a strobe signal, and strobe data of a double data rate. The present invention relates to a signal controlled system.
[0002]
[Prior art]
A semiconductor memory device such as a DRAM that operates at a double data rate generally outputs a data strobe signal and a data signal in the same phase, and determines the data change timing of the data signal at both the rising edge and falling edge of the strobe signal. The timing is matched. The controller connected to the semiconductor memory device receives the strobe signal, delays it by an appropriate delay amount, and latches the data signal using this delayed strobe signal, thereby taking in the data therein.
[0003]
[Problems to be solved by the invention]
Conventionally, in the controller, a timing signal is generated so as to latch the data signal at an optimal timing by delaying the strobe signal using a delay circuit constituted by an inverter train or the like. However, if the delay amount of the delay circuit changes due to errors in the manufacturing process, fluctuations in operating temperature, power supply voltage, etc., it becomes difficult to maintain the optimum capture timing for the data. That is, it becomes difficult to ensure an appropriate data hold time and data setup time for data.
[0004]
Accordingly, an object of the present invention is to provide a controller connected to a semiconductor memory device, which can maintain an optimum data fetch timing even when various fluctuation factors exist.
[0005]
[Means for Solving the Problems]
According to another aspect of the present invention, a memory controller connected to a memory that outputs double data rate data together with a strobe signal controls the memory, a clock signal generation circuit that generates a clock signal to be supplied to the memory, and the clock signal As a reference signal and the clock signal Feedback control Delayed by a time corresponding to about 1/4 cycle The variable delay circuit for the strobe signal is controlled by the same signal as the signal to be controlled, and only for a time corresponding to approximately ¼ cycle of the clock signal. A data fetch circuit is included which delays the strobe signal and latches the data using the delayed strobe signal as a timing signal.
[0006]
According to a second aspect of the present invention, in the memory controller according to the first aspect, the data capturing circuit includes a variable delay circuit that delays the strobe signal by a time corresponding to approximately ¼ cycle of the clock signal, and the variable delay. A latch circuit that latches the data using the strobe signal delayed by the circuit as a timing signal is included.
[0007]
According to a third aspect of the present invention, in the memory controller according to the second aspect, the data fetch circuit is a variable delay circuit in which circuits controlled so as to have the same delay as the variable delay circuit are connected in one or more stages in series. And a phase comparison circuit that detects a delay amount of the variable delay circuit row using the clock signal as a reference signal, and the variable delay circuit and the variable delay circuit row based on a delay amount detection result of the phase comparison circuit Control the delay.
[0008]
According to a fourth aspect of the present invention, in the memory controller according to the third aspect, the data capturing circuit controls the delay of the variable delay circuit and the variable delay circuit array based on the delay amount detection result of the phase comparison circuit. A delay control circuit for generating the control signal is further included.
[0009]
According to a fifth aspect of the present invention, the memory controller according to the third aspect transmits the delay amount detection result of the phase comparison circuit to the outside of the memory controller, and controls the delay of the variable delay circuit and the variable delay circuit array. A control signal is received from outside the memory controller.
[0010]
According to a sixth aspect of the present invention, in the memory controller according to the third aspect, the variable delay circuit array has a configuration in which four stages of circuits controlled to have the same delay as the variable delay circuit are connected in series. The clock signal is received, the clock signal is delayed by a delay amount four times that of the variable delay circuit, and the phase comparison circuit compares the phase of the clock signal with the clock signal delayed by the variable delay circuit array. .
[0011]
According to a seventh aspect of the present invention, in the memory controller according to the third aspect, the variable delay circuit array has a configuration in which two stages of circuits controlled to have the same delay as the variable delay circuit are connected in series. The clock signal is received and the clock signal is delayed by a delay amount twice that of the variable delay circuit, and the phase comparison circuit compares the phase of the inverted signal of the clock signal and the clock signal delayed by the variable delay circuit array. Compare
[0012]
According to an eighth aspect of the present invention, in the memory controller according to the third aspect, the variable delay circuit array has a configuration in which two stages of circuits controlled to have the same delay as the variable delay circuit are connected in series. A signal having a frequency twice that of the clock signal is received and delayed by a delay amount twice that of the variable delay circuit, and the phase comparison circuit is delayed by a signal having a frequency twice that of the clock signal and the variable delay circuit array. The phase of the clock signal having a frequency twice that of the clock signal is compared.
[0013]
According to a ninth aspect of the present invention, in the memory controller according to the third aspect, the variable delay circuit array is configured such that a circuit controlled to have the same delay as the variable delay circuit is composed of one stage, and the clock A signal having a frequency twice that of the signal is received and delayed by an amount equal to that of the variable delay circuit, and the phase comparison circuit is delayed by an inverted signal of the signal having a frequency twice that of the clock signal and the variable delay circuit array. Further, the phase of the clock signal is compared with a signal having a frequency twice that of the clock signal.
[0014]
In the above invention, since the timing signal supplied to the latch circuit is a signal obtained by delaying the data strobe signal by 1/4 cycle of the clock signal CLK, the data signal is latched in the middle of the data change timing in the data signal. It will be. Therefore, the optimum data hold time and data setup time can be realized. Also, instead of setting the delay time to a predetermined value, the delay time is controlled to be ¼ cycle of the clock signal by feedback control, so various errors such as manufacturing process errors, fluctuations in operating temperature and power supply voltage, etc. Even if there is a fluctuation factor, it is possible to ensure the optimum data capture timing. In addition, the scale of the variable delay circuit array can be reduced by using an inverted signal of the clock signal or a signal having a frequency twice that of the clock signal as a reference signal in feedback control.
[0015]
Also in a system in which the above memory controller is combined with a double data rate memory, the same operation as described above can be realized.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a configuration of an example of a system to which the present invention is applied.
[0017]
The system of FIG. 1 includes a
[0018]
In general, the role of the
[0019]
In the system to which the present invention is applied, the memory device 11 is a data double rate memory device that inputs and outputs data at both the rising edge and the rising edge of the strobe signal. At the time of data writing, a strobe signal is supplied from the
[0020]
FIG. 2 shows a schematic configuration of an example of a memory controller according to the present invention.
[0021]
The
[0022]
The
[0023]
The
[0024]
At the time of data writing, 64-bit data from the
[0025]
When reading data, 32-bit data from the memory device 11 is supplied to the
[0026]
Here, the
[0027]
FIG. 3 shows the configuration of a first embodiment of the
[0028]
The data fetch
[0029]
The clock signal CLK is input to one input terminal of the phase comparator 53 as it is, and after being delayed by the four variable delay circuits 51-1 to 51-4, is delayed to the other input terminal of the phase comparator 53. Input as a clock signal DCLK. The phase comparator 53 compares the phases of the clock signal CLK and the delayed clock signal DCLK and supplies the phase comparison result to the
[0030]
The
[0031]
As a result of the above delay adjustment, the delayed clock signal DCLK is controlled to be 360 degrees behind the clock signal CLK. As described above, the variable delay circuits 51-1 to 51-4 have the same circuit configuration and the same delay amount. Therefore, when the delayed clock signal DCLK is 360 degrees behind the clock signal CLK, one variable delay circuit is provided. The circuit has a delay amount corresponding to a quarter cycle of the clock signal CLK.
[0032]
FIG. 4 is a diagram showing the relationship between the clock signal CLK, the delayed clock signal DCLK, and the output of the variable delay circuit 51-1.
[0033]
As shown in FIG. 4, the delayed clock signal DCLK is adjusted so that the phase is delayed by 360 degrees from the clock signal CLK. At this time, since the delay amounts of the four variable delay circuits 51-1 to 51-4 are equal to one cycle of the clock signal CLK, the output of the variable delay circuit 51-1 delays the clock signal CLK by 1/4 cycle. Signal. That is, the delay amount of the variable delay circuit 51-1 is set to a delay amount equal to ¼ cycle of the clock signal CLK.
[0034]
In FIG. 3, the variable delay circuit 51-5 is controlled so as to have the same delay amount with the same control signal as the other variable delay circuits, and therefore has a delay equal to ¼ cycle of the clock signal CLK. . As a result, the data strobe signal DS input to the variable delay circuit 51-5 is delayed by ¼ cycle of the clock signal CLK and supplied to the
[0035]
The timing signal supplied to the
[0036]
Even if the delay of the variable delay circuit fluctuates due to various fluctuation factors such as errors in the manufacturing process, fluctuations in operating temperature, power supply voltage, etc., the variable delay circuit 51-5 is controlled by the delay amount control based on the phase comparison of the clock signals. Since the delay amount is adjusted to be ¼ cycle of the clock signal, the optimum data capture timing can be ensured even under conditions where various fluctuation factors exist.
[0037]
FIG. 5 is a circuit diagram showing an example of the circuit configuration of the phase comparator 53 and the
[0038]
The circuit of FIG. 5 includes
[0039]
[0040]
Here, the signal from the
[0041]
The output signal of the
[0042]
Two outputs of the
[0043]
Therefore, when the phase of the signal S1 is ahead of that of the signal S2, HIGH pulses are alternately output from the
[0044]
HIGH pulses alternately output from the
[0045]
FIG. 6 is a circuit diagram showing a part of the configuration of the variable delay circuit, and FIG. 7 is a circuit diagram showing the remaining part of the configuration of the variable delay circuit. 6 and 7 constitutes the entire variable delay circuit.
[0046]
The variable delay circuit includes NOR circuits 201-0 to 201-n, inverters 202-1 to 202-n, NAND circuits 203-1 to 203-n, NMOS transistors 204-1 to 204-n, and NMOS transistors 205-1 to 205-n. 205-n, NMOS transistors 206-1 to 206-n, and NMOS transistors 207-1 to 207-n. When the reset signal R is set to LOW, the circuit of FIG. 6 is reset. That is, when the reset signal R becomes LOW, the outputs of the NAND circuits 203-1 to 203-n become HIGH, and the outputs of the inverters 202-1 to 202-n become LOW. Each pair of the NAND circuits 203-1 to 203-n and the inverters 202-1 to 202-n forms a latch by using the outputs of each other as inputs. Therefore, the initial state set by the reset signal R is maintained even when the reset signal R returns to HIGH.
[0047]
In this initial state, as shown in FIG. 6, the output P (0) of the NOR circuit 201-0 is HIGH, and the outputs P (1) to P (n) of the NOR circuits 201-1 to 201-n are LOW. That is, only the output P (0) is HIGH.
[0048]
When it is necessary to increase the delay amount, HIGH pulses are alternately supplied to the signal lines A and B. First, when a HIGH pulse is supplied to the signal line B, the NMOS transistor 204-1 is turned on. At this time, since the NMOS transistor 206-1 is on, the output of the NAND circuit 203-1 is connected to the ground, and is forcibly changed from HIGH to LOW. Therefore, the output of the inverter 202-1 becomes HIGH, and this state is held in the latch composed of the NAND circuit 203-1 and the inverter 202-1. At this time, the output P (0) changes from HIGH to LOW, and the output P (1) changes from LOW to HIGH. Therefore, in this state, only the output P (1) becomes HIGH.
[0049]
Next, when a HIGH pulse is supplied to the signal line A, the NMOS transistor 204-2 is turned on. At this time, since the NMOS transistor 206-2 is turned on, the output of the NAND circuit 203-2 is connected to the ground and is forcibly changed from HIGH to LOW. Therefore, the output of the inverter 202-2 becomes HIGH, and this state is held in the latch composed of the NAND circuit 203-2 and the inverter 202-2. At this time, the output P (1) changes from HIGH to LOW, and the output P (2) changes from LOW to HIGH. Accordingly, in this state, only the output P (2) becomes HIGH.
[0050]
Thus, by supplying HIGH pulses alternately to the signal lines A and B, it is possible to shift only one HIGH output from the outputs P (0) to P (n) to the right one by one. I can do it.
[0051]
When it is necessary to reduce the delay amount, HIGH pulses are alternately supplied to the signal lines C and D. Since the operation in this case is the reverse of the above-described operation, a detailed description is omitted. However, by alternately supplying a HIGH pulse to the signal lines C and D, the outputs P (0) to P (n) Only one output that is HIGH can be shifted to the left one by one.
[0052]
By supplying these output signals P (1) to P (n) to the circuit portion of FIG. 7 of the variable delay circuit, the delay amount of the signal is adjusted.
[0053]
7 of the variable delay circuit includes an
[0054]
An inverted signal of the input signal SI is supplied from the
[0055]
Among the NAND circuits 211-1 to 211-n, those other than the NAND circuit 211-x have a high level because one input is LOW. Of the NAND circuits 212-1 to 212-n that receive this HIGH level at one input, those other than the NAND circuit 212-x function as an inverter for the other input.
[0056]
Therefore, the delay element array on the left side of the NAND circuit 212-x transmits a fixed HIGH level applied to one input of the NAND circuit 212-n. Therefore, one input of the NAND circuit 212-x is HIGH. An input signal SI is supplied to the other input of the NAND circuit 212-x via the
[0057]
As described above, the phase comparator 53 and the
[0058]
FIG. 8 shows the configuration of a second embodiment of the data capturing circuit according to the present invention.
[0059]
8 includes three variable delay circuits 51-1, 51-2, and 51-5, a
[0060]
An inverted signal / CLK of the clock signal CLK is input to one input terminal of the phase comparator 53. The clock signal CLK is delayed by the two variable delay circuits 51-1 and 51-2 and then input to the other input terminal of the phase comparator 53 as the delayed clock signal DCLK. The phase comparator 53 compares the phases of the inverted clock signal / CLK and the delayed clock signal DCLK and supplies the phase comparison result to the
[0061]
The
[0062]
As a result of the delay adjustment, the delayed clock signal DCLK is controlled to be in phase with the inverted clock signal / CLK. That is, the delayed clock signal DCLK is controlled to be 180 degrees out of phase with the clock signal CLK. Since the variable delay circuits 51-1 and 51-2 have the same circuit configuration and the same delay amount, in the state where the delayed clock signal DCLK is 180 degrees behind the clock signal CLK, one variable delay circuit is It has a delay amount corresponding to a quarter cycle of the signal CLK.
[0063]
Since the variable delay circuit 51-5 is controlled to have the same delay amount by the same control signal as the other variable delay circuits, it has a delay equal to ¼ cycle of the clock signal CLK. As a result, the data strobe signal DS input to the variable delay circuit 51-5 is delayed by ¼ cycle of the clock signal CLK and supplied to the
[0064]
Therefore, the optimum data capture timing can be ensured even under conditions where there are various fluctuation factors such as manufacturing process errors, fluctuations in operating temperature and power supply voltage. In addition, the number of variable delay circuits can be reduced, the circuit scale can be reduced, and the cost can be reduced.
[0065]
FIG. 9 shows the configuration of a third embodiment of the data fetch circuit according to the present invention.
[0066]
9 includes three variable delay circuits 51-1, 51-2, and 51-5, a
[0067]
A clock signal CLK2 having a frequency twice that of the clock signal CLK is generated by the clock generation circuit 21 (see FIG. 2), is input to one input terminal of the phase comparator 53, and two variable delay circuits 51-1. And 51-2, it is input to the other input terminal of the phase comparator 53 as a delayed clock signal DCLK2. The phase comparator 53 compares the phases of the clock signal CLK2 and the delayed clock signal DCLK2, and supplies the phase comparison result to the
[0068]
The
[0069]
As a result, the variable delay circuit 51-5 has a delay equal to ¼ cycle of the clock signal CLK. The
[0070]
Therefore, the optimum data capture timing can be ensured even under conditions where there are various fluctuation factors such as manufacturing process errors, fluctuations in operating temperature and power supply voltage. In addition, the number of variable delay circuits can be reduced, the circuit scale can be reduced, and the cost can be reduced.
[0071]
FIG. 10 shows the configuration of a fourth embodiment of the data fetch circuit according to the present invention.
[0072]
10 includes two variable delay circuits 51-1 and 51-5, a
[0073]
A clock signal CLK2 having a frequency twice that of the clock signal CLK and its inverted signal / CLK2 are generated by the clock generation circuit 21 (see FIG. 2). The inverted clock signal / CLK2 is input to one input terminal of the phase comparator 53. The clock signal CLK2 is delayed by the variable delay circuit 51-1, and then delayed to the other input terminal of the phase comparator 53. It is input as DCLK2. The phase comparator 53 compares the phases of the inverted clock signal / CLK2 and the delayed clock signal DCLK2, and supplies the phase comparison result to the
[0074]
The
[0075]
As a result, the variable delay circuit 51-5 has a delay equal to ¼ cycle of the clock signal CLK. The
[0076]
Therefore, the optimum data capture timing can be ensured even under conditions where there are various fluctuation factors such as manufacturing process errors, fluctuations in operating temperature and power supply voltage. In addition, the number of variable delay circuits can be reduced, the circuit scale can be reduced, and the cost can be reduced.
[0077]
FIG. 11 shows the configuration of a fifth embodiment of the data fetch circuit according to the present invention. 11, the same components as those in FIG. 3 are referred to by the same reference numerals, and a description thereof will be omitted.
[0078]
The data fetch
[0079]
The phase comparator 53 of the
[0080]
If the phase comparison result is sent from the phase comparator 53 to the
[0081]
The configuration in which the phase comparison result is sent from the phase comparator 53 to the microprocessor as described above and the control signal for adjusting the delay amount of the variable delay circuit is supplied from the microprocessor to the variable delay circuit is shown in FIGS. It is obvious that the present invention can be applied to the configurations of the second to fourth embodiments of the data capturing circuit to be used. It is not necessary for the
[0082]
In the description of the above embodiment, the
[0083]
As mentioned above, although this invention was demonstrated based on the Example, this invention is not limited to the said Example, A various deformation | transformation is possible within the range as described in a claim.
[0084]
【The invention's effect】
In the present invention, the timing signal supplied to the latch circuit is a signal obtained by delaying the data strobe signal by approximately ¼ cycle of the clock signal CLK, so that the data signal is latched in the middle of the data change timing in the data signal. Will do. Therefore, the optimum data hold time and data setup time can be realized. Also, instead of setting the delay time to a predetermined value, the delay time is controlled to be ¼ cycle of the clock signal by feedback control, so various errors such as manufacturing process errors, fluctuations in operating temperature and power supply voltage, etc. Even if there is a fluctuation factor, it is possible to ensure the optimum data capture timing. This makes it possible to build a reliable memory system.
[0085]
In addition, by using an inverted signal of the clock signal or a signal having a frequency twice that of the clock signal as a reference signal in the feedback control, the scale of the variable delay circuit array can be reduced, and the optimum data capture timing is ensured. The cost for doing so can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a configuration of an example of a system to which the present invention is applied.
FIG. 2 is a configuration diagram showing a schematic configuration of an example of a memory controller according to the present invention.
FIG. 3 is a configuration diagram showing a configuration of a first embodiment of a data capturing circuit according to the present invention;
FIG. 4 is a diagram illustrating a relationship between a clock signal CLK, a delayed clock signal DCLK, and an output of a variable delay circuit.
FIG. 5 is a circuit diagram showing an example of a circuit configuration of a phase comparator and a delay control circuit.
FIG. 6 is a circuit diagram showing a part of the configuration of a variable delay circuit.
FIG. 7 is a circuit diagram showing the remaining part of the configuration of the variable delay circuit.
FIG. 8 is a configuration diagram showing a configuration of a second embodiment of the data capturing circuit according to the present invention;
FIG. 9 is a block diagram showing the configuration of a third embodiment of the data fetch circuit according to the present invention;
FIG. 10 is a configuration diagram showing a configuration of a fourth embodiment of the data capturing circuit according to the present invention;
FIG. 11 is a block diagram showing the configuration of a fifth embodiment of the data fetch circuit according to the present invention;
[Explanation of symbols]
10 Memory controller
11 Memory device
12 Microprocessor
27 Latch circuit
51-1, 51-2, 51-3, 51-4, 51-5 Variable delay circuit
52 Delay control circuit
53 Phase comparator
Claims (10)
該メモリに供給するクロック信号を生成するクロック信号生成回路と、
前記クロック信号を参照信号として用い該クロック信号をフィードバック制御して略1/4サイクルに相当する時間だけ遅延するように制御する信号と同一の信号により該ストローブ信号の可変遅延回路を制御し、該クロック信号の略1/4サイクルに相当する時間だけ該ストローブ信号を遅延させ、遅延されたストローブ信号をタイミング信号として該データをラッチするデータ取り込み回路
を含むことを特徴とするメモリコントローラ。A memory controller connected to a memory that outputs data at a double data rate together with a strobe signal and controls the memory,
A clock signal generation circuit for generating a clock signal to be supplied to the memory;
Controlling the variable delay circuit of the strobe signal with the same signal as the signal for controlling the clock signal to be delayed by a time corresponding to approximately ¼ cycle by using the clock signal as a reference signal , A memory controller, comprising: a data fetch circuit that delays the strobe signal by a time corresponding to approximately ¼ cycle of a clock signal, and latches the data using the delayed strobe signal as a timing signal.
該クロック信号の略1/4サイクルに相当する時間だけ該ストローブ信号を遅延させる前記可変遅延回路と、
該可変遅延回路で遅延されたストローブ信号をタイミング信号として該データをラッチするラッチ回路
を含むことを特徴とする請求項1記載のメモリコントローラ。The data capturing circuit includes:
And said variable delay circuit for delaying the strobe signal by a time corresponding to approximately 1/4 cycle of the clock signal,
2. The memory controller according to claim 1, further comprising a latch circuit that latches the data using the strobe signal delayed by the variable delay circuit as a timing signal.
該可変遅延回路と同一の遅延を有するように制御される回路を一段或いは複数段直列に接続した可変遅延回路列と、
該クロック信号を参照信号として該可変遅延回路列の遅延量を検出する位相比較回路
を更に含み、該位相比較回路の遅延量検出結果に基づいて該可変遅延回路及び該可変遅延回路列の遅延を制御することを特徴とする請求項2記載のメモリコントローラ。The data capturing circuit includes:
A variable delay circuit array in which circuits controlled so as to have the same delay as the variable delay circuit are connected in one or more stages in series;
A phase comparison circuit that detects a delay amount of the variable delay circuit array using the clock signal as a reference signal, and delays the variable delay circuit and the variable delay circuit array based on a delay amount detection result of the phase comparison circuit; 3. The memory controller according to claim 2, wherein the memory controller is controlled.
該データと該ストローブ信号を受け取ると共に該メモリを制御するメモリコントローラと、
該メモリに供給するクロック信号を生成するクロック信号生成回路と、
前記クロック信号を参照信号として用い該クロック信号をフィードバック制御して略1/4サイクルに相当する時間だけ遅延するように制御する信号と同一の信号により該ストローブ信号の可変遅延回路を制御し、該クロック信号の略1/4サイクルに相当する時間だけ該ストローブ信号を遅延させ、遅延されたストローブ信号をタイミング信号として該データをラッチする該メモリコントローラ内部に設けられるデータ取り込み回路
を含むことを特徴とするシステム。A memory for outputting double data rate data together with a strobe signal;
A memory controller that receives the data and the strobe signal and controls the memory;
A clock signal generation circuit for generating a clock signal to be supplied to the memory;
Controlling the variable delay circuit of the strobe signal with the same signal as the signal for controlling the clock signal to be delayed by a time corresponding to approximately ¼ cycle by using the clock signal as a reference signal , And a data fetch circuit provided in the memory controller for delaying the strobe signal by a time corresponding to approximately ¼ cycle of the clock signal and latching the data using the delayed strobe signal as a timing signal. System.
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