【０００１】
【発明の属する技術分野】
本発明は、システムの同期バス制御に係り、特に複数の入出力（ＩＯ）制御装置を接続する情報処理装置における同期バスのクロック補整回路に関する。
【０００２】
【従来の技術】
ＩＯ制御装置およびバスアービタ装置を含むシステムにおけるクロック同期方式においては、バスアービタ装置とＩＯ制御装置が１対１の場合、クロック、コントロール、データ、およびアドレス信号の等長配線実装が可能でありクロックスキューの問題とはならない。しかし、通常のシステム構成では、バスアービタ装置とＩＯ制御装置は１対Ｎ接続である。従って、ＩＯバスに接続するＩＯ制御装置間のクロックスキューを最小に納めるため、各ＩＯ制御装置用のクロック信号を等長配線とし、ＩＯバス共通信号であるデータとアドレスは各ＩＯ制御装置間をシリアル配線接続（タップオフなし）仕様とされる。このため、クロックとデータ、およびアドレス間で配線長バラツキが発生し、この配線長バラツキによりＩＯバスシステムのマージン確保が困難となっていた。その結果、ＩＯ制御装置の実装にはマージンを保証するため配線長の実装制限を設けざるを得ないという問題があった。
【０００３】
次の特許文献１には、ＬＳＩ内に設けたＰＬＬ回路によりＬＳＩ内のバラツキ低減を行うことが記載されている。
【特許文献１】
特開２０００−３４７７６４号公報
しかしながら、この技術は、ＬＳＩ内部のバラツキ低減に関するものであり、基板上の配線長のスキューの問題を解決するものではない。
【０００４】
【発明が解決しようとする課題】
上述のように、同期バスに接続されるＩＯ制御装置の接続数が増加すると、クロック信号とデータおよびアドレス信号の配線長バラツキが増大する。このため、ＩＯバスのマージン確保が困難となり、最悪の場合には、ＩＯバスシステムを安定稼動させるためにＩＯバスの動作周波数を本来必要とするＩＯ制御装置の性能以下で稼動せざるを得なくなる。結果としてシステム全体の性能が低下する。さらに、バス性能を確保するため、ＩＯ制御装置の配線時に線長バラツキを最小に抑える必要があり、このためＩＯ制御装置の実装に配線長制限が設けられるという問題もある。また、ＩＯ制御装置の入力ピンまでがクロックスキューの対象であり、ＬＳＩプロセスの相違によるスキューのバラツキについては従来考慮されていない。
【０００５】
本発明の目的は、ＩＯバスに接続するＩＯ制御装置が増加しても、各ＩＯ制御装置間のクロック信号の等長配線仕様で実装する必要はなく、クロック信号とデータおよびアドレス信号を各ＩＯ制御装置別に同一配線仕様で実装し得る同期バスのクロック補整回路を提供することにある。
本発明の他の目的は、ＩＯシステム装置でのバス周波数アップの要求に対し基板上の配線仕様を変更せずにＩＯ制御装置の周波数向上を容易に行い得る同期バスのクロック補整回路を提供することにある。
本発明の他の目的は、従来はＬＳＩピンまでをクロックスキュー調整範囲としていたが、ＬＳＩプロセス相違までを含めたクロックスキューの調整を行い得る同期バスのクロック補整回路を提供することにある。
本発明の他の目的は、上記で述べた同期バスでの実装制限を解除し、バス仕様の最大配線仕様まで配線を可能とするため、必要とするシステム構成に合わせた配置、および実装を行い得るようにした同期バスのクロック補整回路を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的は、複数の入出力（ＩＯ）制御装置に接続されるバスアービタ装置を備えた情報処理装置における同期バスのクロック補整回路であって、バスアービタ装置が、クロックを補整するためのディレイ値を算出するディレイ算出回路と、算出したディレイ値に基づいて各入出力制御装置に分配するクロックにディレイを付加するディレイ付加回路とを備えたクロック補整回路により、達成される。
【０００７】
ここで、ディレイ算出回路は、情報処理装置のパワーオン時に、バスアービタ装置と入出力制御装置間のコントロール信号を用いて生成されたディレイ周波数に基づいてディレイ値を算出することができる。ディレイ付加回路は、入出力制御装置にアクセスするデータライト回路およびデータリード回路にそれぞれ対応して設けられる。このデータライト回路およびデータリード回路に対して異なるディレイを付加することができる。また、算出したディレイ値は記憶装置に格納しておくことができる。ディレイ付加回路は、情報処理装置のパワーオン時に、記憶装置に格納されたディレイ値に基づいて各入出力制御装置に分配するクロックにディレイを付加することができる。
【０００８】
【発明の実施の形態】
以下、本発明の実施形態について説明するが、その前に本発明の概要を簡単に述べる。本発明では、バスアービタ装置とＩＯ制御装置間のディレイ値を算出するディレイ算出回路、算出したディレイ値を保持するディレイ保持レジスタ、ディレイ値からライト用およびリード用のＩＯ装置間のディレイ値に変換するディレイ設定レジスタ、ディレイ設定レジスタに応じてバスアービタの内部クロックにディレイを付加するディレイ付加回路をバスアービタに設ける。また、システム立上時のパワーオンリセット信号受信を契機として、バスアービタ装置とＩＯ制御装置は各々クロック補整モードに移行し、装置間ディレイ周期を通常の制御信号線（例えば、ＧＮＴ信号、ＲＥＱ信号）を用いて発振回路を形成し、この発振周波数よりディレイ算出回路を用いて変換し装置間ディレイ値を求める。パワーオンリセット信号を受信後に一定期間でクロック調整を行い装置間ディレイ値を算出しディレイ保持レジスタに格納する。その後、ディレイ保持レジスタからレジスタ値の１／２をディレイ設定レジスタに設定する。ディレイ設定レジスタのディレイ値で遅延させたクロックをＩＯ制御装置アクセス用のデータライト回路、データリード回路に各々分配することにより、従来方式と同等のＩＯ制御装置のクロック補整ができる。
【０００９】
しかしながら、上記回路では、ＩＯバスクロックマージン幅が狭いため、従来技術同様にＭＡＸ配線長制限が発生する。このため、本発明ではさらに、ＩＯバスクロックマージン幅を広げるように、ディレイ保持レジスタからのディレイ設定レジスタの設定時に、レジスタ値の１／４ディレイ値をライトクロックに付加し、３／４ディレイ値をリードクロックに付加することにより、ＩＯバスマージンを広げるようにした。ここで、１／４、３／４ディレイ値はクロックマージン幅拡張の一例であり、これに限定されるものではない。さらに、本発明では、ＩＯ制御装置間のディレイ実測値、算出値が求められていればこの値を不揮発性メモリ等の記憶装置に格納しておく。そしてシステム立上げ時に、この格納したディレイ値をディレイ設定レジスタに設定することにより、高信頼性のクロック補整値でシステムを動作させることができるようにしている。
【００１０】
次に、本発明の実施形態について説明する。図１は、本発明に係るクロック補整回路を有する装置の一実施例を示すブロック図であり、図３は従来方式の一例を示すブロック図である。
図１および図３に示すように、本実施例および従来方式はともに、ＣＰＵ１０と、システムバス１１およびＩＯバス２１のバス変換を司るバスアービタ（ＢＡ＿ＬＳＩ）２０と、バスアービタ（ＢＡ＿ＬＳＩ）２０とＩＯ２１バスで接続されるＩＯ制御装置（ＬＳＩ＿Ａ）３０およびＩＯ制御装置（ＬＳＩ＿Ｋ）４０とを備えて構成されている。図中、ＧＮＴ＿Ａ２２、ＲＥＱ＿Ａ２３およびＧＮＴ＿Ｋ２４、ＲＥＱ＿Ｋ２５はそれぞれコントロール信号である。
【００１１】
従来方式では、図３に示すように、ＩＯバスの各装置間のクロックスキュー調整を行う場合には、バスアービタ（ＢＡ＿ＬＳＩ）２０の出力クロックであるＣＬＫ−Ａ３１、ＣＬＫ−Ｋ３２、およびＣＬＫ−Ｎ３３を基板上で等長配線しクロックスキュー調整を実現している。しかし従来方式では、クロック信号とＩＯバス２１のコントロール、データ、およびアドレス信号で配線長バラツキがありＩＯバスマージン確保が困難になるという問題がある。
【００１２】
本実施例では、図１で示すようにバスアービタ（ＢＡ＿ＬＳＩ）２０にディレイ算出回路１１０を具備し、ＩＯ制御装置（ＬＳＩ＿Ａ）３０との配線（クロック、コントロール、データ、アドレスの信号）を等長配線とし、他のＩＯ制御装置（ＬＳＩ＿Ｋ）４０の配線仕様（クロック配線を含む信号配線の配線仕様）とは別配線仕様としている。
【００１３】
図２は、本発明に係るクロック補整回路の一例を示す詳細図である。本例では、図２に示すように、システムのパワーオン時にバスアービタ（ＢＡ＿ＬＳＩ）２０とＩＯ制御装置（ＬＳＩ＿Ａ）３０間のコントロール信号であるＧＮＴ＿Ａ２２とＲＥＱ＿Ａ２３をクロックディレイの調整用信号として用い、装置間のクロック補整を行うことができるようにしている。これについて図６を用いて説明する。
【００１４】
図６は、システムパワーオン時のコントロール信号であるＧＮＴ＿Ａ２２とＲＥＱ＿Ａ２３を用いたディレイ周波数生成タイムチャートを示す図である。バスアービタ（ＢＡ＿ＬＳＩ）２０は、システムパワーオン時のパワーオンリセット信号５０（‘Ｌ’レベル）を受信すると、バスクロック補整モードに移行し、ＩＯ制御装置（ＬＳＩ＿Ａ）３０とのコントロール信号であるＲＥＱ＿Ａ２３（初期値‘Ｌ’レベル）とパワーオンリセット信号５０をＮＯＲ回路に入力しＧＮＴ＿Ａ２２に’Ｈ’レベル値を送出する。
【００１５】
ＩＯ制御装置（ＬＳＩ＿Ａ）３０は、パワーオンリセット信号５０を受信すると、クロック補整モードに移行し、ＧＮＴ＿Ａ２２とＲＥＱ＿２３で論理接続を行いバスアービタ（ＢＡ＿ＬＳＩ）２０からの送出されたＧＮＴ＿Ａ２２の’Ｈ’レベル信号をクロック補整モード中は、バスアービタ（ＢＡ＿ＬＳＩ）２０とのコントロール信号であるＲＥＱ＿Ａ２３へ’Ｈ’レベル値を送出する。
バスアービタ（ＢＡ＿ＬＳＩ）２０は、ＩＯ制御装置（ＬＳＩ＿Ａ）３０からのＲＥＱ＿Ａ２３の’Ｈ’レベル信号とパワーオンリセット信号５０の’Ｌ’レベル信号のＮＯＲ回路により、ＩＯ制御装置（ＬＳＩ＿Ａ）３０とのＧＮＴ＿Ａ２２に’Ｌ’レベル信号を送出する。このバスアービタ（ＢＡ＿ＬＳＩ）２０とＩＯ制御装置（ＬＳＩ＿Ａ）３０間のＧＮＴ＿Ａ２２とＲＥＱ＿Ａ２３で’Ｈ’レベルと’Ｌ’レベルの送出の繰り返しにより、バスアービタ（ＢＡ＿ＬＳＩ）２０とＩＯ制御装置（ＬＳＩ＿Ａ）３０間の装置間ディレイ周期の周波数１１１を得る。この生成された装置間ディレイ周波数１１１であるＲＥＱ＿Ａ２３をディレイ算出回路１１０で算出することにより、装置間ディレイ周期である周波数１１１のディレイ値を求める。
【００１６】
次にディレイ算出回路１１０について説明する。図７は、ディレイ素子を用いたディレイ算出回路による算出の一例を示す図である。本例のディレイ算出回路１１０は、図示のように、生成されたディレイ周波数１１１を２分周したディレイ周期を生成し、このディレイ周期に４ｎｓディレイ素子を０番から８番まで順番に付加しディレイ周期を遅延させる。この遅延したディレイ素子０番から８番の出力信号とディレイ周期でＡＮＤをとり、これをＡＮＤ回路の立ち上がりでディレイ素子の番号に対応するディレイ保持レジスタ１２０のＢｉｔ０からＢｉｔ８に保持する。例えば、ディレイ素子０番はＢｉｔ０に保持し、ディレイ素子８番はＢｉｔ８に保持する。
【００１７】
図７の例では、ディレイ保持レジスタ１２０に、Ｂｉｔ０＝１、Ｂｉｔ１＝１、Ｂｉｔ２＝１、Ｂｉｔ３＝１、Ｂｉｔ４＝１、Ｂｉｔ５＝１、Ｂｉｔ６＝１、Ｂｉｔ７＝０、Ｂｉｔ８＝０が保持される。Ｂｉｔ６＝１とＢｉｔ７＝０より、ディレイ周期は、４ｎｓ×７＝２８ｎｓが算出され、この値がディレイ保持レジスタ１２０にディレイ値として保持される。本例では４ｎｓのディレイ素子としているが、クロックスキューの精度が要求される場合は１〜３ｎｓのディレイ素子を採用すること、またはディレイ周波数１１１の分周回数を増やすことにより、ディレイ周期の精度を上げることができる。
【００１８】
パワーオンリセット信号５０を受信してから、ディレイ期間制御回路１９０で定めたディレイ値調整期間が終了すると、ディレイ算出回路１１０で求めたディレイ周波数１１１のディレイ値をディレイ保持レジスタ１２０に保持する。この時ディレイ算出回路１１０はＩＯ制御装置別に設けても良いし、共通回路とし時分割に算出しても良い。
【００１９】
その後、ディレイ保持レジスタ１２０の１／２ディレイ値（１ビット左シフト）をデータライト用のＷＴディレイ設定レジスタ１３０に設定し、同時にディレイ保持レジスタ１２０の１／２ディレイ値（１ビット左シフト）をデータリード用のＲＤディレイ設定レジスタ１４０に設定する。ＷＴディレイ設定レジスタ１３０のディレイ値をＷＴディレイ付加回路１５０で付加し、ＣＬＯＣＫ３００を遅延させＩＯバス制御用のデータライト回路１７０に送出する。ＲＤディレイ設定レジスタ１４０のディレイ値をＲＤディレイ付加回路１６０で付加し、ＣＬＯＣＫ３００を遅延させＩＯバス制御用のデータリード回路１８０に送出する。なお、図２中の符号▲１▼〜▲３▼は、後述する図４、図５および図８中の同符号にそれぞれ対応する。
【００２０】
上記手順より、バスアービタ（ＢＡ＿ＬＳＩ）２０とＩＯ制御装置３０間のディレイ値を算出しクロックスキューを最小限に抑えたＬＳＩ間のクロック補整を行い得る。また、ＬＳＩ内部ディレイはクロック信号と同一段数のバッファとすることによりＬＳＩ内ディレイを含めたクロックスキュー補整が可能となる。以上述べたように、本実施例では、ＬＳＩ内ディレイまで含めたクロック補整が可能である装置を提供することができる。
【００２１】
図４はデータライトのタイミングチャートであり、（ａ）は従来方式、（ｂ）は本発明によるものである。また、図５はデータリードのタイミングチャートであり、（ａ）は従来方式、（ｂ）は本発明によるものである。
図４（ａ）および図５（ａ）に示されるように、従来方式では、各クロック信号の等長配線を行いクロックタイミングをＣＬＫ＿Ｎ３３に合わせて各装置でのデータ取込みを行っている。これに対して本発明では、図４（ｂ）および図５（ｂ）に示されるように、ＩＯバス２１のＩＯ装置間ディレイを算出し、各ＩＯ装置間のディレイ値を算出したクロックタイミングＣＬＫ＿Ａ３１、ＣＬＫ＿Ｋ３２でのデータ取込み方式としている。クロックスキューの補正は、従来技術と同等以上に確保できるが、どちらの方式でも装置間の配線長が長くなるとデータ取り込み時のデータセットアップ時間の確保に問題が残る。近端ＩＯ装置については、ＬＳＩ内でディレイ保証されるため、データホールド時間は必ず確保される。
【００２２】
このため、本実施例の図２において、ディレイ保持レジスタ１２０の１／４ディレイ値をＷＴディレイ設定レジスタ１３０に設定し、このディレイ値をＷＴディレイ付加回路１５０で付加し、ＣＬＯＣＫ３００の出力クロックを遅延させ、ＩＯバス制御用のデータライト回路１７０に送出する。同様にディレイ保持レジスタ１２０の３／４ディレイ値をＲＤディレイ設定レジスタ１４０に設定し、このディレイ値をＲＤディレイ付加回路１６０で付加し、ＣＬＯＣＫ３００の出力クロックを遅延させＩＯバス制御用のデータリード回路１８０に送出する。ここで、１／４ディレイ値、３／４ディレイ値はクロックマージン幅を拡張する一例を示すものである。これにより、バスアービタ（ＢＡ＿ＬＳＩ）２０とＩＯ制御装置３０間、ＩＯ装置４０間とのデータ転送において、ＩＯデータ転送のクロックマージン幅を広げることができＩＯバスマージン最適化を行うことができる。従って、実装制限を意識せずにシステム周波数にあった最適なＩＯシステム構成を構築することができる。
【００２３】
図８はクロックマージン幅を広げたときのタイミングチャートの比較を示す図で、（ａ）は１／４ディレイ値、（ｂ）は３／４ディレイ値の場合である。このタイムチャートでわかるように１／４ディレイ値、３／４ディレイ値に設定することにより最遠端のＩＯ制御装置４０でのＩＯバスマージン幅が１／２ディレイ値に対し充分に確保できる。また、本実施例では、パワーオン毎にクロック補整を実施することとしているが、パワーオンリセット後、一度クロック補整を行ったのちにサブ電源で動作するシステムサポートユニット２００の不揮発性メモリ２１０にバスアービタ（ＢＡ＿ＬＳＩ）２０と各ＩＯ制御装置間のクロック補整値を格納しておく。これにより、システムパワーオン時にバスアービタ（ＢＡ＿ＬＳＩ）２０は、システムサポートユニット２００より、クロック調整データを設定することにより、バスアービタ（ＢＡ＿ＬＳＩ）２０の初期設定処理の一環でＷＴディレイ設定レジスタ１３０とＲＤディレイ設定レジスタ１４０にシステムサポートユニット２００内の不揮発性メモリ２１０の格納データをローカルバス２２０で設定する。その後、ＩＯ装置に対し通常のコマンドリセットを発行することにより通常の制御処理を開始する。
【００２４】
また、装置の実測でＩＯ制御装置が安定稼動するクロック補整値が見極められていれば、この値を不揮発性メモリ２１０に格納しておくことにより、システム構成にあった高信頼性バスシステムで稼動させることも可能である。以上のように本発明ではシステム構成にあった高品質のＩＯバス制御装置を得ることができる。
【００２５】
このように本発明では、同期ＩＯバス転送方式でデータ転送を行うシステムにおいてクロックスキューを調整する際に、バスアービタと各ＩＯ制御装置間のクロック線長を基板配線パターンの等長配線を意識することなく、ＩＯ制御装置の個別の配線仕様にてクロック補整を行うことができる。また、ＩＯ制御装置の個々に対しクロック補整が実現でき、バスクロックマージン幅を広げることができるため、従来方式でシステム性能上、実装制限となっていたＩＯバスの最大配線長まで実装配線が可能となり、安定稼動可能な高信頼性のＩＯバス制御装置が得られる。また、システム構成での実測結果を反映し、システム周波数にあった最適化されたＩＯシステム構成を構築することができるＩＯバス制御装置が得られる。さらに、システム評価結果を反映したクロック補整値が見極められていれば、これをデフォルト値として不揮発性メモリ内に格納しておくことで、システム立上げ時にＩＯバスシステムを高信頼値のクロックで動作させることもできる。
【００２６】
【発明の効果】
本発明によれば、ＩＯバスに接続するＩＯ制御装置が増加しても、各ＩＯ制御装置間のクロック信号の等長配線仕様で実装する必要はなく、クロック信号とデータおよびアドレス信号を各ＩＯ制御装置別に同一配線仕様で実装し得る同期バスのクロック補整回路を得ることができる。また、本発明のクロック補整回路では、ＩＯシステム装置でのバス周波数アップの要求に対し基板上の配線仕様を変更せずにＩＯ制御装置の周波数向上を容易に行うことができる。さらに、従来はＬＳＩピンまでをクロックスキュー調整範囲としていたが、ＬＳＩプロセス相違までを含めたクロックスキュー調整を行うことができる。また、同期バスでの実装制限を解除し、バス仕様の最大配線仕様まで配線可能とするため、必要とするシステム構成に合わせた配置、および実装を行うことができる。
【図面の簡単な説明】
【図１】本発明に係るクロック補整回路を有する装置の一実施例を示すブロック図である。
【図２】本発明に係るクロック補整回路の一例を示す詳細図である。
【図３】従来方式のクロックスキュー調整回路を示すブロック図である。
【図４】データライトのタイミングチャートであり、（ａ）は従来方式、（ｂ）は本発明によるものである。
【図５】データリードのタイミングチャートであり、（ａ）は従来方式、（ｂ）は本発明によるものである。
【図６】パワーオン時のディレイ周波数生成タイミングチャートである。
【図７】ディレイ素子を用いたディレイ算出回路による算出の一例を示す図である。
【図８】クロックマージン幅を広げたときのタイミングチャートの比較を示す図で、（ａ）は１／４ディレイ値の場合、（ｂ）は３／４ディレイ値の場合である。
【符号の説明】
１０ ＣＰＵ
１１ システムバス
２０ バスアービタ ＢＡ＿ＬＳＩ
２１ ＩＯバス
２２ ＩＯ制御ＬＳＩ＿Ａ用ＧＮＴ＿Ａ信号
２３ ＩＯ制御ＬＳＩ＿Ａ用ＲＥＱ＿Ａ信号
２４ ＩＯ制御ＬＳＩ＿Ｋ用ＧＮＴ＿Ｋ信号
２５ ＩＯ制御ＬＳＩ＿Ｋ用ＲＥＱ＿Ｋ信号
３０ ＩＯ制御装置 ＬＳＩ＿Ａ
３１ ＩＯ制御ＬＳＩ＿Ａ用ＣＬＫ＿Ａ信号
３２ ＩＯ制御ＬＳＩ＿Ｋ用ＣＬＫ＿Ｋ信号
３３ バスアービタ用ＣＬＫ＿Ｎループ信号
４０ ＩＯ制御装置 ＬＳＩ＿Ｋ
５０ パワーオンリセット信号
１１０ ディレイ算出回路
１２０ ディレイ保持レジスタ
１３０ ＷＴディレイ設定レジスタ
１４０ ＲＤディレイ設定レジスタ
１５０ ＷＴディレイ付加回路
１６０ ＲＤディレイ付加回路
１７０ ＩＯバスのデータライト回路
１８０ ＩＯバスのデータリード回路
１９０ ディレイ期間制御回路
２００ システムサポートユニット
２１０ 不揮発性メモリ
２２０ ローカルバス
３００ バスアービタ内ＣＬＯＣＫ回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a synchronous bus control of a system, and more particularly to a synchronous bus clock compensation circuit in an information processing device that connects a plurality of input / output (IO) control devices.
[0002]
[Prior art]
In a clock synchronization system in a system including an IO control device and a bus arbiter device, when the bus arbiter device and the IO control device are in a one-to-one correspondence, clock, control, data, and address signals can be mounted with equal length wiring, and clock skew can be reduced. It doesn't matter. However, in a normal system configuration, the bus arbiter device and the IO control device are connected one to N. Therefore, in order to minimize the clock skew between the IO control devices connected to the IO bus, the clock signal for each IO control device is made equal length wiring, and the data and address, which are IO bus common signals, are transmitted between the IO control devices. Serial wiring connection (no tap-off) specification. For this reason, wiring length variations occur between clocks, data, and addresses, and it has been difficult to secure a margin for the IO bus system due to the wiring length variations. As a result, there has been a problem that mounting of the IO control device has to be limited in order to guarantee a margin in mounting the wiring length.
[0003]
Japanese Patent Application Laid-Open No. H11-157210 describes that variation in an LSI is reduced by a PLL circuit provided in the LSI.
[Patent Document 1]
However, this technique relates to the reduction in variation inside the LSI, and does not solve the problem of the skew of the wiring length on the substrate.
[0004]
[Problems to be solved by the invention]
As described above, when the number of connected IO control devices connected to the synchronous bus increases, the wiring length variation of the clock signal, the data, and the address signal increases. For this reason, it is difficult to secure the IO bus margin. In the worst case, the IO bus system must be operated at an operating frequency lower than the performance of the IO controller which originally requires the operating frequency of the IO bus in order to stably operate the IO bus system. . As a result, the performance of the entire system decreases. Further, in order to ensure bus performance, it is necessary to minimize variations in wire length when wiring the IO control device, and therefore, there is a problem in that the wiring length of the IO control device is limited. Further, clock skew is applied to the input pins of the IO control device, and variations in skew due to differences in LSI processes have not been considered in the past.
[0005]
An object of the present invention is that even if the number of IO control devices connected to the IO bus increases, it is not necessary to implement clock signals between the IO control devices with equal length wiring specifications. An object of the present invention is to provide a clock compensation circuit for a synchronous bus that can be implemented with the same wiring specifications for each control device.
Another object of the present invention is to provide a clock compensation circuit for a synchronous bus that can easily improve the frequency of an IO control device without changing the wiring specifications on a board in response to a request for increasing the bus frequency in an IO system device. It is in.
Another object of the present invention is to provide a clock compensation circuit for a synchronous bus which can adjust the clock skew including the LSI process difference, which has been conventionally limited to the LSI pin as the clock skew adjustment range.
Another object of the present invention is to dispose the mounting restrictions on the synchronous bus described above and perform wiring and wiring according to the required system configuration in order to enable wiring up to the maximum wiring specification of the bus specification. It is an object of the present invention to provide a clock compensation circuit for a synchronous bus.
[0006]
[Means for Solving the Problems]
An object of the present invention is to provide a clock adjusting circuit for a synchronous bus in an information processing device having a bus arbiter device connected to a plurality of input / output (IO) control devices, wherein the bus arbiter device calculates a delay value for adjusting a clock. This is achieved by a clock compensating circuit including a delay calculating circuit for calculating a delay and a delay adding circuit for adding a delay to a clock distributed to each input / output control device based on the calculated delay value.
[0007]
Here, the delay calculation circuit can calculate the delay value based on the delay frequency generated using the control signal between the bus arbiter device and the input / output control device when the information processing device is powered on. The delay adding circuit is provided corresponding to each of a data write circuit and a data read circuit that access the input / output control device. Different delays can be added to the data write circuit and the data read circuit. Further, the calculated delay value can be stored in a storage device. The delay adding circuit can add a delay to the clock distributed to each input / output control device based on the delay value stored in the storage device when the information processing device is powered on.
[0008]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described, but before that, an outline of the present invention will be briefly described. According to the present invention, a delay calculating circuit for calculating a delay value between a bus arbiter device and an IO control device, a delay holding register for holding the calculated delay value, and converting the delay value into a delay value between a write and read IO device. The bus arbiter is provided with a delay setting register and a delay adding circuit for adding a delay to the internal clock of the bus arbiter according to the delay setting register. Further, upon receiving the power-on reset signal at the time of system startup, the bus arbiter device and the IO control device shift to the clock compensation mode respectively, and the delay period between the devices is set to the normal control signal line (eg, GNT signal, REQ signal). Is used to form an oscillation circuit, and the oscillation frequency is converted using a delay calculation circuit to obtain a delay value between devices. After receiving the power-on reset signal, the clock is adjusted for a certain period of time to calculate the inter-device delay value and store it in the delay holding register. Then, 1/2 of the register value is set in the delay setting register from the delay holding register. By distributing the clock delayed by the delay value of the delay setting register to the data write circuit and the data read circuit for accessing the IO control device, it is possible to adjust the clock of the IO control device equivalent to the conventional system.
[0009]
However, in the above-mentioned circuit, the IO bus clock margin width is narrow, so that the MAX wiring length is limited as in the prior art. Therefore, according to the present invention, when setting the delay setting register from the delay holding register, a 1/4 delay value of the register value is added to the write clock so as to widen the IO bus clock margin width, and the 3/4 delay value is added. Is added to the read clock to increase the IO bus margin. Here, the 1/4 and 3/4 delay values are an example of clock margin width expansion, and are not limited thereto. Further, in the present invention, if an actual measured value and a calculated value of the delay between the IO control devices are obtained, these values are stored in a storage device such as a nonvolatile memory. When the system is started, the stored delay value is set in a delay setting register, so that the system can be operated with a highly reliable clock correction value.
[0010]
Next, an embodiment of the present invention will be described. FIG. 1 is a block diagram showing an embodiment of a device having a clock compensation circuit according to the present invention, and FIG. 3 is a block diagram showing an example of a conventional system.
As shown in FIGS. 1 and 3, both the present embodiment and the conventional system use a CPU 10, a bus arbiter (BA_LSI) 20 for controlling bus conversion of a system bus 11 and an IO bus 21, a bus arbiter (BA_LSI) 20 and an IO 21 bus. It is configured to include an IO control device (LSI_A) 30 and an IO control device (LSI_K) 40 to be connected. In the figure, GNT_A22, REQ_A23 and GNT_K24, REQ_K25 are control signals, respectively.
[0011]
In the conventional system, as shown in FIG. 3, when adjusting the clock skew between the devices of the IO bus, CLK-A31, CLK-K32, and CLK-N33, which are the output clocks of the bus arbiter (BA_LSI) 20, are used. Clock skew adjustment is realized by equi-length wiring on the board. However, in the conventional method, there is a problem that the wiring length varies between the clock signal and the control, data, and address signals of the IO bus 21, and it is difficult to secure the IO bus margin.
[0012]
In the present embodiment, as shown in FIG. 1, a bus arbiter (BA_LSI) 20 is provided with a delay calculating circuit 110, and wiring (clock, control, data, and address signals) with the IO control device (LSI_A) 30 is equi-length wiring. The wiring specifications are different from the wiring specifications of other IO control devices (LSI_K) 40 (the wiring specifications of the signal wiring including the clock wiring).
[0013]
FIG. 2 is a detailed diagram showing an example of the clock compensation circuit according to the present invention. In this example, as shown in FIG. 2, when the system is powered on, GNT_A22 and REQ_A23, which are control signals between the bus arbiter (BA_LSI) 20 and the IO control device (LSI_A) 30, are used as clock delay adjustment signals. Clock compensation can be performed. This will be described with reference to FIG.
[0014]
FIG. 6 is a diagram showing a time chart of delay frequency generation using the control signals GNT_A22 and REQ_A23 when the system power is turned on. When the bus arbiter (BA_LSI) 20 receives the power-on reset signal 50 ('L' level) at the time of system power-on, the bus arbiter (BA_LSI) 20 shifts to a bus clock compensation mode, and REQ_A 23 (a control signal for the IO control device (LSI_A) 30). The initial value “L” level) and the power-on reset signal 50 are input to the NOR circuit, and the “H” level value is sent to the GNT_A 22.
[0015]
When the IO control device (LSI_A) 30 receives the power-on reset signal 50, the IO control device (LSI_A) 30 shifts to the clock compensation mode, makes a logical connection between the GNT_A 22 and the REQ_23, and outputs the “H” level signal of the GNT_A 22 from the bus arbiter (BA_LSI) 20. During the clock compensation mode, an 'H' level value is sent to REQ_A 23 which is a control signal for the bus arbiter (BA_LSI) 20.
The bus arbiter (BA_LSI) 20 uses the NOR circuit of the “H” level signal of the REQ_A 23 and the “L” level signal of the power-on reset signal 50 from the IO control device (LSI_A) 30 to GNT_A 22 with the IO control device (LSI_A) 30. To the 'L' level signal. By repeating the transmission of the "H" level and the "L" level by the GNT_A22 and REQ_A23 between the bus arbiter (BA_LSI) 20 and the IO control device (LSI_A) 30, the bus arbiter (BA_LSI) 20 and the IO control device (LSI_A) 30 are repeated. The frequency 111 of the inter-device delay cycle is obtained. By calculating the REQ_A23, which is the generated inter-device delay frequency 111, by the delay calculation circuit 110, the delay value of the frequency 111, which is the inter-device delay cycle, is obtained.
[0016]
Next, the delay calculation circuit 110 will be described. FIG. 7 is a diagram illustrating an example of calculation by a delay calculation circuit using a delay element. As shown in the figure, the delay calculation circuit 110 of this example generates a delay cycle obtained by dividing the generated delay frequency 111 by two, and adds a 4 ns delay element to the delay cycle in order from No. 0 to No. 8 to generate a delay cycle. Delay the cycle. An AND operation is performed on the delayed output signals of the delay elements No. 0 to No. 8 with the delay cycle, and these are held in Bit 0 to Bit 8 of the delay holding register 120 corresponding to the delay element number at the rising edge of the AND circuit. For example, delay element No. 0 is stored in Bit 0, and delay element No. 8 is stored in Bit 8.
[0017]
In the example of FIG. 7, Bit0 = 1, Bit1 = 1, Bit2 = 1, Bit3 = 1, Bit4 = 1, Bit5 = 1, Bit6 = 1, Bit7 = 0, Bit8 = 0 are stored in the delay holding register 120. You. From Bit6 = 1 and Bit7 = 0, the delay cycle is calculated as 4 ns × 7 = 28 ns, and this value is held in the delay holding register 120 as a delay value. In this example, a delay element of 4 ns is used. However, if clock skew accuracy is required, the delay element of 1 to 3 ns may be used, or the frequency of the delay frequency 111 may be increased to increase the accuracy of the delay cycle. Can be raised.
[0018]
When the delay value adjustment period determined by the delay period control circuit 190 ends after receiving the power-on reset signal 50, the delay value of the delay frequency 111 obtained by the delay calculation circuit 110 is held in the delay holding register 120. At this time, the delay calculation circuit 110 may be provided for each IO control device, or may be calculated as a common circuit in a time sharing manner.
[0019]
Thereafter, the デ ィ レ イ delay value of the delay holding register 120 (1 bit left shift) is set in the WT delay setting register 130 for data writing, and at the same time, the デ ィ レ イ delay value of the delay holding register 120 (1 bit left shift) is set. This is set in the RD delay setting register 140 for data read. The delay value of the WT delay setting register 130 is added by the WT delay adding circuit 150, and the CLOCK 300 is delayed and sent to the data write circuit 170 for controlling the IO bus. The delay value of the RD delay setting register 140 is added by the RD delay adding circuit 160, and the CLOCK 300 is delayed and sent to the data read circuit 180 for controlling the IO bus. Note that reference numerals (1) to (3) in FIG. 2 correspond to the same reference numerals in FIGS. 4, 5, and 8, respectively, which will be described later.
[0020]
According to the above procedure, the delay value between the bus arbiter (BA_LSI) 20 and the IO control device 30 is calculated, and the clock compensation between the LSIs with the clock skew minimized can be performed. Further, by using the same number of buffers as the clock signal for the LSI internal delay, clock skew compensation including the LSI internal delay can be performed. As described above, according to the present embodiment, it is possible to provide a device capable of performing clock adjustment including a delay in an LSI.
[0021]
FIGS. 4A and 4B are timing charts of the data write, wherein FIG. 4A shows the conventional method and FIG. 4B shows the data write according to the present invention. FIGS. 5A and 5B are timing charts of data reading, in which FIG. 5A shows a conventional method and FIG.
As shown in FIGS. 4 (a) and 5 (a), in the conventional method, data is fetched in each device by performing equal-length wiring of each clock signal and adjusting the clock timing to CLK_N33. On the other hand, in the present invention, as shown in FIGS. 4B and 5B, the delay between the IO devices of the IO bus 21 is calculated, and the clock timing CLK_A31 for calculating the delay value between the IO devices is calculated. , CLK_K32. Clock skew correction can be ensured at a level equal to or higher than that of the conventional technique, but in either case, if the wiring length between the devices becomes long, there remains a problem in securing the data setup time at the time of capturing data. As for the near-end IO device, a delay is guaranteed in the LSI, so that a data hold time is always ensured.
[0022]
For this reason, in FIG. 2 of this embodiment, the １ ／ delay value of the delay holding register 120 is set in the WT delay setting register 130, and this delay value is added by the WT delay adding circuit 150 to delay the output clock of the CLOCK 300. Then, the data is sent to the data write circuit 170 for controlling the IO bus. Similarly, the ／ delay value of the delay holding register 120 is set in the RD delay setting register 140, and this delay value is added by the RD delay adding circuit 160, the output clock of the CLOCK 300 is delayed, and the data read circuit for IO bus control is set. 180. Here, the 1/4 delay value and the 3/4 delay value show an example of extending the clock margin width. Accordingly, in data transfer between the bus arbiter (BA_LSI) 20 and the IO control device 30 and between the IO devices 40, the clock margin width of the IO data transfer can be widened and the IO bus margin can be optimized. Therefore, it is possible to construct an optimal IO system configuration suitable for the system frequency without being aware of mounting restrictions.
[0023]
FIGS. 8A and 8B show a comparison of the timing charts when the clock margin width is widened. FIG. 8A shows a case of a 1/4 delay value, and FIG. 8B shows a case of a 3/4 delay value. As can be seen from this time chart, by setting the 1/4 delay value and the 3/4 delay value, the IO bus margin width in the farthest end IO control device 40 can be sufficiently secured with respect to the 1/2 delay value. In this embodiment, the clock adjustment is performed every power-on. However, after the power-on reset, the clock adjustment is performed once, and then the bus arbiter is stored in the non-volatile memory 210 of the system support unit 200 that operates on the sub power supply. A clock compensation value between the (BA_LSI) 20 and each IO control device is stored. Thus, when the system power is turned on, the bus arbiter (BA_LSI) 20 sets the clock adjustment data from the system support unit 200, so that the WT delay setting register 130 and the RD delay setting register 130 are set as part of the initial setting process of the bus arbiter (BA_LSI) 20. The data stored in the nonvolatile memory 210 in the system support unit 200 is set in the register 140 via the local bus 220. Thereafter, normal control processing is started by issuing a normal command reset to the IO device.
[0024]
Also, if a clock correction value at which the IO control device operates stably is determined by actual measurement of the device, storing this value in the nonvolatile memory 210 enables operation with a highly reliable bus system suitable for the system configuration. It is also possible to make it. As described above, according to the present invention, a high-quality IO bus control device suitable for the system configuration can be obtained.
[0025]
As described above, according to the present invention, when adjusting the clock skew in a system that performs data transfer by the synchronous IO bus transfer method, the clock line length between the bus arbiter and each IO control device is made aware of the equal length wiring of the board wiring pattern. In addition, clock compensation can be performed according to individual wiring specifications of the IO control device. In addition, since clock compensation can be realized for each IO control device and the bus clock margin width can be widened, mounting and wiring can be performed up to the maximum wiring length of the IO bus, which was limited in system performance by the conventional method. As a result, a highly reliable IO bus control device capable of operating stably can be obtained. Further, an IO bus control device capable of reflecting an actual measurement result in the system configuration and constructing an IO system configuration optimized for the system frequency is obtained. Furthermore, if a clock compensation value that reflects the system evaluation result has been determined, this value is stored in a non-volatile memory as a default value, so that the IO bus system operates with a highly reliable clock at system startup. It can also be done.
[0026]
【The invention's effect】
According to the present invention, even if the number of IO control devices connected to the IO bus increases, it is not necessary to implement the clock signal between the IO control devices with the same length wiring specification. It is possible to obtain a synchronous bus clock compensation circuit that can be implemented with the same wiring specifications for each control device. Further, the clock compensation circuit of the present invention can easily improve the frequency of the IO control device without changing the wiring specifications on the board in response to the request for increasing the bus frequency in the IO system device. Further, conventionally, the clock skew adjustment range up to the LSI pin is used, but the clock skew adjustment including the LSI process difference can be performed. In addition, since the mounting restriction on the synchronous bus is released and wiring can be performed up to the maximum wiring specification of the bus specification, arrangement and mounting can be performed according to the required system configuration.
[Brief description of the drawings]
FIG. 1 is a block diagram showing one embodiment of a device having a clock compensation circuit according to the present invention.
FIG. 2 is a detailed diagram illustrating an example of a clock compensation circuit according to the present invention.
FIG. 3 is a block diagram showing a conventional clock skew adjustment circuit.
FIGS. 4A and 4B are timing charts of data writing, in which FIG. 4A is a conventional method and FIG. 4B is a timing chart according to the present invention.
FIGS. 5A and 5B are timing charts of data reading, wherein FIG. 5A is a conventional method and FIG. 5B is a timing chart according to the present invention.
FIG. 6 is a timing chart of delay frequency generation at power-on.
FIG. 7 is a diagram illustrating an example of calculation by a delay calculation circuit using a delay element.
8A and 8B are diagrams showing a comparison of timing charts when a clock margin width is widened, wherein FIG. 8A shows a case of a １ ／ delay value and FIG. 8B shows a case of a ／ delay value.
[Explanation of symbols]
10 CPU
11 System bus 20 Bus arbiter BA_LSI
21 IO bus 22 GNT_A signal for IO control LSI_A 23 REQ_A signal for IO control LSI_A 24 GNT_K signal for IO control LSI_K 25 REQ_K signal for IO control LSI_K 30 IO control device LSI_A
31 CLK_A signal for IO control LSI_A 32 CLK_K signal for IO control LSI_K 33 CLK_N loop signal 40 for bus arbiter 40 IO control device LSI_K
Reference Signs List 50 power-on reset signal 110 delay calculation circuit 120 delay holding register 130 WT delay setting register 140 RD delay setting register 150 WT delay adding circuit 160 RD delay adding circuit 170 IO bus data write circuit 180 IO bus data read circuit 190 delay period Control circuit 200 System support unit 210 Non-volatile memory 220 Local bus 300 CLOCK circuit in bus arbiter
