JP4770578B2 - Sample for evaluation, method for producing the same, and evaluation method - Google Patents
Sample for evaluation, method for producing the same, and evaluation method Download PDFInfo
- Publication number
- JP4770578B2 JP4770578B2 JP2006134147A JP2006134147A JP4770578B2 JP 4770578 B2 JP4770578 B2 JP 4770578B2 JP 2006134147 A JP2006134147 A JP 2006134147A JP 2006134147 A JP2006134147 A JP 2006134147A JP 4770578 B2 JP4770578 B2 JP 4770578B2
- Authority
- JP
- Japan
- Prior art keywords
- evaluation
- sample
- power source
- oxide film
- performance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000011156 evaluation Methods 0.000 title claims description 74
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000003990 capacitor Substances 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 230000002159 abnormal effect Effects 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 230000003796 beauty Effects 0.000 claims description 2
- 230000007547 defect Effects 0.000 claims 1
- 239000000523 sample Substances 0.000 description 52
- 235000012431 wafers Nutrition 0.000 description 17
- 238000005259 measurement Methods 0.000 description 13
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910018594 Si-Cu Inorganic materials 0.000 description 3
- 229910008465 Si—Cu Inorganic materials 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000013441 quality evaluation Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000012512 characterization method Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本発明は、電子部品等の電気特性を評価する評価用計測器と電源ソースモニタの性能を同一試料上で評価することができる評価用試料およびその製造方法に関する。更に、本発明は、前記試料を使用し、電気特性評価用計測器と電源ソースモニタの性能を評価する方法に関する。 The present invention relates to an evaluation sample that can evaluate the performance of an evaluation instrument for evaluating electrical characteristics of an electronic component or the like and a power source monitor on the same sample, and a method for manufacturing the same. Furthermore, the present invention relates to a method for evaluating the performance of an electrical property evaluation measuring instrument and a power source monitor using the sample.
シリコンウェーハ、ＳＯＩウェーハ等の半導体ウェーハを高い信頼性をもって提供するためには、出荷前の製品や製品ロットから抽出した評価用試料の各種特性を評価し工程管理を行うことが重要である。例えば、比誘電率、ゲート−ドレイン間容量等の電気特性の評価のためには、ＬＣＲメータ等の電気特性評価用計測器が広く使用されている（特許文献１および２参照）。また、例えばＳＯＩ基板のゲート酸化膜の絶縁破壊特性の評価のためには、電源ソースモニタが使用される（特許文献３参照）。電源ソースモニタは、回路に所定の電圧を印加したときの電流値または所定の電流を印加したときの電圧値をモニタリングする機器である。
上記のように、製品の信頼性を高めるためには、製品出荷前の評価および工程管理が重要である。しかし、評価用計測器そのものの性能が不良であると、正確な評価を行うことができないため、評価用計測器の管理を行うことも重要である。通常、ＬＣＲメータについては、例えばメーカー推奨の標準コンデンサに所定の電圧を印加し、その際の容量をモニタリングし、異常値が検出された場合に校正を行う。また、電源ソースモニタについては、別途高精度電圧計および電流計を用意し、これらを用いて定期的に校正を行う。しかし、このように各計測器単体で管理を行うことは、その都度計測器のセッティングを行う必要があり煩雑な作業を要する。 As described above, in order to increase the reliability of a product, evaluation and process management before product shipment are important. However, if the performance of the evaluation measuring instrument itself is poor, accurate evaluation cannot be performed. Therefore, it is also important to manage the evaluation measuring instrument. Usually, for an LCR meter, for example, a predetermined voltage is applied to a standard capacitor recommended by the manufacturer, the capacity at that time is monitored, and calibration is performed when an abnormal value is detected. For the power source monitor, a separate high-precision voltmeter and ammeter are prepared and periodically calibrated using these. However, the management of each measuring instrument in this way requires setting of the measuring instrument each time and requires complicated work.
かかる状況下、本発明の目的は、電気特性評価用計測器の性能と電源ソースモニタの性能を簡便に評価するための手段を提供することにある。 Under such circumstances, an object of the present invention is to provide means for simply evaluating the performance of a measuring instrument for evaluating electrical characteristics and the performance of a power source monitor.
上記目的を達成するための手段は、以下の通りである。
[１] ＬＣＲメータの性能および電源ソースモニタの性能を評価するために使用される評価用試料であって、
前記試料は、半導体基板上に酸化膜と導電膜からなるMOSキャパシタおよび抵抗体を、それぞれ少なくとも１つ有し、
前記MOSキャパシタは、前記ＬＣＲメータの性能を評価するために使用され、
前記抵抗体は、前記電源ソースモニタの性能を評価するために使用され、かつ前記導電膜と同一素材からなる、前記評価用試料。
[２] 前記半導体基板は、ｎ型シリコンウェーハである、[１]に記載の評価用試料。
[３] 前記導電膜はポリシリコンからなる、[１]または[２]に記載の評価用試料。
[４] 前記酸化膜はＳｉＯ2膜である、[１]〜[３]のいずれかに記載の評価用試料。
[５] [１]〜[４]のいずれかに記載の評価用試料の製造方法であって、
半導体基板上に酸化膜を形成し、
前記酸化膜の一部を除去することにより前記基板表面の一部を露出させ、
前記露出した基板表面の少なくとも一部および前記酸化膜の少なくとも一部の面上に導電膜パターンを形成することにより、前記半導体基板上に除去されず残留した酸化膜と該酸化膜上に形成された導電膜パターンからなる前記MOSキャパシタおよび前記露出した基板表面上に形成された導電膜パターンからなる前記抵抗体を得る、前記評価用試料の製造方法。
[６] [１]〜[４]のいずれかに記載の評価用試料を使用することにより、ＬＣＲメータの性能および電源ソースモニタの性能を評価する方法であって、
前記ＬＣＲメータを、前記MOSキャパシタと接続して電圧印加時の容量を計測し、かつ前記電源ソースモニタを、前記抵抗体と接続して電圧印加時の電流値および電流印加時の電圧値からなる群から選ばれる評価項目を計測することにより、ＬＣＲメータと電源ソースモニタの性能を同一試料上で評価する、前記方法。
[７] 前記電源ソースモニタと抵抗体との間に更なる抵抗体を直列に接続する、[６]に記載の方法。
[８] 前記計測される容量、電流値および電圧値からなる群から選ばれる評価項目の限界値を設定し、該限界値を超える異常値を検出することにより、前記接続の不良を検出することを含む、[６]または[７]に記載の方法。
Means for achieving the above object are as follows.
[1] An evaluation sample used for evaluating the performance of the LCR meter and the power source monitor,
The sample has at least one MOS capacitor and resistor each made of an oxide film and a conductive film on a semiconductor substrate,
The MOS capacitor is used to evaluate the performance of the LCR meter ,
The evaluation sample is used for evaluating the performance of the power source monitor and made of the same material as the conductive film .
[2] The evaluation sample according to [1], wherein the semiconductor substrate is an n-type silicon wafer.
[ 3 ] The evaluation sample according to [1] or [2] , wherein the conductive film is made of polysilicon.
[ 4 ] The evaluation sample according to any one of [1] to [ 3 ], wherein the oxide film is a SiO 2 film.
[ 5 ] A method for producing an evaluation sample according to any one of [1] to [4],
Forming an oxide film on the semiconductor substrate;
Removing a portion of the oxide film to expose a portion of the substrate surface;
By forming a conductive film pattern on at least a part of the exposed substrate surface and at least a part of the oxide film, an oxide film remaining on the semiconductor substrate and remaining on the oxide film is formed. The method for producing the evaluation sample, wherein the MOS capacitor comprising the conductive film pattern and the resistor comprising the conductive film pattern formed on the exposed substrate surface are obtained .
[ 6 ] A method for evaluating the performance of an LCR meter and the power source monitor by using the evaluation sample according to any one of [1] to [ 4 ],
Wherein an LCR meter, the connected to the MOS capacitor to measure the capacitance when a voltage is applied, and the power source monitor, the resistor and the connection to the current value when a voltage applied and current applied when the voltage The method, wherein the performance of the LCR meter and the power source monitor is evaluated on the same sample by measuring an evaluation item selected from the group consisting of values.
[ 7 ] The method according to [ 6 ], wherein a further resistor is connected in series between the power source monitor and the resistor.
[8] capacity is the measurement, by setting the limit value of the evaluation item selected from the group consisting of current values and voltage values, detects the abnormal value exceeding the該限bounds, the failure of the connection The method according to [ 6 ] or [ 7 ], comprising detecting.
本発明によれば、電気特性評価用計測器の性能と電源ソースモニタの性能を同一試料上で簡便に評価することができる。 According to the present invention, the performance of the electrical property evaluation measuring instrument and the performance of the power source monitor can be easily evaluated on the same sample.
以下、本発明について更に詳細に説明する。
本発明は、電気特性評価用計測器の性能および電源ソースモニタの性能を評価するために使用される評価用試料に関する。本発明の評価用試料は、半導体基板上に酸化膜と導電膜からなるMOSキャパシタおよび抵抗体を、それぞれ少なくとも１つ有し、前記MOSキャパシタは、前記電気特性評価用計測器の性能を評価するために使用され、前記抵抗体は、前記電源ソースモニタの性能を評価するために使用されるものである。
更に、本発明は、本発明の評価用試料を使用することにより、電気特性評価用計測器の性能および電源ソースモニタの性能を評価する方法に関する。本発明の評価方法では、前記電気特性評価用計測器を、前記MOSキャパシタと接続して電圧印加時の容量を計測し、かつ前記電源ソースモニタを、前記抵抗体と接続して電圧印加時の電流値および電流印加時の電圧値からなる群から選ばれる評価項目を計測することにより、電気特性評価用計測器と電源ソースモニタの性能を同一試料上で評価する。
Hereinafter, the present invention will be described in more detail.
The present invention relates to a sample for evaluation used for evaluating the performance of a measuring instrument for evaluating electrical characteristics and the performance of a power source monitor. The evaluation sample of the present invention has at least one MOS capacitor and resistor each made of an oxide film and a conductive film on a semiconductor substrate, and the MOS capacitor evaluates the performance of the electrical characteristic evaluation measuring instrument. The resistor is used for evaluating the performance of the power source monitor.
Furthermore, the present invention relates to a method for evaluating the performance of the electrical property evaluation measuring instrument and the power source monitor by using the evaluation sample of the present invention. In the evaluation method of the present invention, the electrical property evaluation measuring instrument is connected to the MOS capacitor to measure the capacitance at the time of voltage application, and the power source monitor is connected to the resistor to apply the voltage at the time of voltage application. by measuring the evaluation item selected from the group consisting of the voltage value at the time of beauty current applied Oyo current value, evaluates electrical characterization instrumentation and power source monitor performance on the same sample.
先に説明したように、電子部品等の電気特性を評価する計測器および電源ソースモニタは、いずれも半導体ウェーハの品質評価のために広く用いられている。従来、これら計測機器の管理および校正は、各計測器単体で行われていた。それに対し、本発明の評価用試料によれば、電気特性評価用計測器の性能評価と電源ソースモニタの性能評価を、同一試料上で行うことができる。このように同一試料上で２種の機器の性能評価を行うことにより、工程管理を容易かつ簡便に行うことができる。 As described above, both the measuring instrument for evaluating the electrical characteristics of electronic components and the like and the power source monitor are widely used for quality evaluation of semiconductor wafers. Conventionally, management and calibration of these measuring instruments have been performed by each measuring instrument alone. On the other hand, according to the evaluation sample of the present invention, the performance evaluation of the electrical property evaluation measuring instrument and the performance evaluation of the power source monitor can be performed on the same sample. Thus, by performing the performance evaluation of two types of equipment on the same sample, process management can be performed easily and simply.
本発明の評価用試料は、前記半導体基板上に酸化膜と導電膜からなるMOSキャパシタと抵抗体をそれぞれ少なくとも１つ有する。このMOSキャパシタに電気特性評価用計測器を接続し、所定の電圧印加時の容量を計測する。前記の電気特性評価用計測器は、LCRメータである。更に、同一試料上にある前記抵抗体に電源ソースモニタを接続し、所定の電圧を印加したときの電流値、もしくは所定の電流、またはその両方を印加したときの電圧値をモニタリングする。いずれの場合にも、測定値が正常範囲内にあるか否かによって、機器の性能を評価することができる。そして、測定値が許容範囲を超えた場合には説明書記載の方法等により機器の校正を行うことにより、製品ウェーハ等の品質評価の信頼性を確保することができる。なお、電気特性評価用計測器評価時に印加される電圧および電源ソースモニタ評価時に印加される電流または電圧は、機器の仕様等に応じて適宜設定すればよい。 The sample for evaluation of the present invention has at least one MOS capacitor and resistor each made of an oxide film and a conductive film on the semiconductor substrate. An electrical characteristic evaluation measuring instrument is connected to the MOS capacitor to measure the capacitance when a predetermined voltage is applied. Electrical characteristics evaluation instrument of the is LCR meter. Furthermore, a power source monitor is connected to the resistor on the same sample, and a current value when a predetermined voltage is applied , or a voltage value when a predetermined current or both are applied is monitored. In any case, the performance of the device can be evaluated depending on whether or not the measured value is within the normal range. When the measured value exceeds the allowable range, the reliability of the quality evaluation of the product wafer or the like can be ensured by calibrating the device by the method described in the manual or the like. Note that the voltage applied at the time of evaluation of the electrical property evaluation instrument and the current or voltage applied at the time of power source monitor evaluation may be appropriately set according to the specifications of the device.
本発明の評価用試料の形状は、ウェーハ形状であることが好ましい。ウェーハ形状の試料によれば、上記機器の評価を、ウェーハ評価を行うために使用されるプローバを使用して行うことができる。更に、このようにウェーハ評価を行うプローバにより機器の評価を行えば、プローブまで含めた回路全体（測定系全体）の管理を行うこともできる。 The shape of the sample for evaluation of the present invention is preferably a wafer shape. According to the wafer-shaped sample, the above-mentioned device can be evaluated using a prober used for performing wafer evaluation. Furthermore, if the device is evaluated by the prober that performs wafer evaluation in this way, the entire circuit including the probe (entire measurement system) can be managed.
本発明では、例えば同一試料上のMOSキャパシタと抵抗体にそれぞれプローブ針をコンタクトさせ、プログラムにより連続して計測を行うことによって、電気特性評価用計測器の性能評価と電源ソースモニタの性能評価を同一試料上で行うことができる。ここで、誤って、MOSキャパシタと電源ソースモニタを、または抵抗体と電気特性評価用測定器を接続してしまった場合には、機器（電気特性評価用計測器または電源ソースモニタ）の性能不良によって生じ得る異常値とは明らかに異なる異常値が検出される。例えば、電気特性評価用計測器がMOSキャパシタに正常に接続されれば、酸化膜厚に対応した容量が計測されるが、誤って抵抗体に接続されると、酸化膜厚に対応した容量が計測されない。また、電源ソースモニタをMOSキャパシタに誤って接続した場合には、MOSキャパシタ中の酸化膜の影響により所定の電圧を印加しても所定の電流値を計測することができない。そこで、本発明では、機器の性能不良による異常値と上記接続不良による異常値とを自動で判別するために、前記計測される容量、電流値および／または電圧値の限界値を予め設定しておくことが好ましい。例えば、この限界値を超える異常値（限界値以上または以下の値）を検出するようにデータ測定プログラムを作成すれば、接続不良を自動で検出することができ、これにより高精度の評価を行うことが可能となる。 In the present invention, for example, by making a probe needle contact with a MOS capacitor and a resistor on the same sample and performing measurement continuously by a program, the performance evaluation of the measuring instrument for electrical property evaluation and the performance evaluation of the power source monitor are performed. It can be performed on the same sample. If you accidentally connect a MOS capacitor and a power source monitor, or a resistor and an electrical property measuring instrument, the equipment (electrical property measuring instrument or power source monitor) will fail. An abnormal value that is clearly different from an abnormal value that may occur is detected. For example, if a measuring instrument for evaluating electrical characteristics is normally connected to a MOS capacitor, the capacitance corresponding to the oxide film thickness is measured, but if it is connected to the resistor by mistake, the capacitance corresponding to the oxide film thickness is measured. Not measured. If the power source monitor is connected to the MOS capacitor by mistake, the predetermined current value cannot be measured even if a predetermined voltage is applied due to the influence of the oxide film in the MOS capacitor. Therefore, in the present invention, in order to automatically discriminate between an abnormal value due to a device performance failure and an abnormal value due to the above-mentioned connection failure, a limit value of the measured capacity, current value and / or voltage value is set in advance. It is preferable to keep it. For example, if a data measurement program is created so as to detect an abnormal value exceeding this limit value (a value above or below the limit value), it is possible to automatically detect a connection failure, thereby performing highly accurate evaluation. It becomes possible.
ところで、前記のようにプローバを使用して評価を行う場合、電源ソースモニタの性能評価時に、プローバ内外の温度差のために、試料をプローバにセットした後、試料の抵抗値の変化により電流値が変化してしまう場合がある。このような場合には、電源ソースモニタと試料の間に、固定抵抗を直列に接続することにより、上記の電流値の変化を回避することができる。前記の固定抵抗としては、温度による抵抗値の変化が少ない金属皮膜抵抗が好ましい。その抵抗値としては、特に限定されないが、１００Ω程度が好ましい。 By the way, when the evaluation is performed using the prober as described above, the current value is determined by changing the resistance value of the sample after setting the sample to the prober due to the temperature difference between the prober inside and outside during the performance evaluation of the power source monitor. May change. In such a case, the change in the current value can be avoided by connecting a fixed resistor in series between the power source monitor and the sample. The fixed resistance is preferably a metal film resistance with little change in resistance value due to temperature. The resistance value is not particularly limited, but is preferably about 100Ω.
本発明の評価用試料は、半導体基板上にMOSキャパシタと抵抗体をそれぞれ少なくとも１つ有する。前記半導体基板は、ｐ型またはｎ型シリコンウェーハであることができ、中でも、低抵抗のｎ型シリコンウェーハであることが好ましい。ｎ型シリコンウェーハであれば、リンを拡散して作製するポリシリコン電極と前記半導体基板が同タイプとなり、ｐｎジャンクションを持たない単なる抵抗体となるため好ましい。また、前記基板の厚さは特に限定されず、例えば０．５〜１．０ｍｍ程度である。 The sample for evaluation of the present invention has at least one MOS capacitor and one resistor on a semiconductor substrate. The semiconductor substrate may be a p-type or n-type silicon wafer, and is preferably a low-resistance n-type silicon wafer. In the case of an n-type silicon wafer, the polysilicon electrode produced by diffusing phosphorus and the semiconductor substrate are of the same type and are preferably a simple resistor having no pn junction. Moreover, the thickness of the said board | substrate is not specifically limited, For example, it is about 0.5-1.0 mm.
前記MOSキャパシタは、例えば導電膜がポリシリコン（好ましくはリンを拡散して作製されるポリシリコン電極）、Al-Si-Cu、Auであり、酸化膜がSiO2膜である。前記MOSキャパシタにおいて、導電膜および酸化膜の厚さは特に限定されないが、導電膜の厚さは、例えば1000〜10000Å、好ましくは4000〜7000Å、酸化膜の厚さは、例えば100〜500Å、好ましくは100〜150Å である。前記MOSキャパシタとしては、繰り返し使用に対して電極が磨耗し難いポリシリコンを導電膜に用い、酸化膜の厚さが一般的なGOI評価でゲート酸化に適用される100Å程度のものが好ましい。 In the MOS capacitor, for example, the conductive film is polysilicon (preferably a polysilicon electrode manufactured by diffusing phosphorus), Al—Si—Cu, Au, and the oxide film is a SiO 2 film. In the MOS capacitor, although the thickness of the conductive film and the oxide film is not particularly limited, the thickness of the conductive film is, for example, 1000 to 10,000 mm, preferably 4000 to 7000 mm, and the thickness of the oxide film is, for example, 100 to 500 mm, preferably Is 100-150 mm. As the MOS capacitor, it is preferable to use polysilicon whose conductive film is difficult to wear with repeated use as a conductive film and having an oxide film thickness of about 100 mm which is applied to gate oxidation in a general GOI evaluation.
前記抵抗体は、例えばポリシリコン（好ましくはリンを拡散して作製されるポリシリコン電極）、Al-Si-Cu、Auであることができる。特に、試料作製の容易性の観点からは、前記抵抗体は、前記MOSキャパシタに含まれる導電膜と同一素材からなる。前記抵抗体の抵抗率は、特に限定されないが、例えば0.01〜10Ω・cm、好ましくは0.5〜5.0Ω・cmである。また、前記抵抗体の厚さは特に限定されないが、例えば0.5〜3.0mm、好ましくは0.5〜1.0mmである。前記抵抗体としては、繰り返し使用に対して電極が磨耗し難いポリシリコンであって、一般的なウェーハと同等の厚さのものが好ましい。 The resistor may be, for example, polysilicon (preferably a polysilicon electrode manufactured by diffusing phosphorus), Al—Si—Cu, or Au. In particular, from the viewpoint of easy sample preparation, the resistor is ing a conductive film of the same material contained in the MOS capacitor. Although the resistivity of the said resistor is not specifically limited, For example, 0.01-10 ohm * cm, Preferably it is 0.5-5.0 ohm * cm. The thickness of the resistor is not particularly limited, but is, for example, 0.5 to 3.0 mm, preferably 0.5 to 1.0 mm. As the resistor, it is preferable that the electrode is a polysilicon that does not easily wear due to repeated use, and has a thickness equivalent to that of a general wafer.
前記MOSキャパシタおよび抵抗体の面積は、特に限定されるものではない。但し、前記抵抗体の面積が大きすぎると試料の抵抗値が下がり、所定の電圧を印加したときに計測器の容量以上の電流を必要とすることがあるため好ましくない。また、前記MOSキャパシタおよび抵抗体の面積が小さすぎるとプローバに試料をセットする際に、プローブ針のセッティングが困難となる。以上の点を考慮すると、前記MOSキャパシタおよび抵抗体の面積は、例えば0.1〜10mm2、好ましくは0.5〜1mm2である。 The areas of the MOS capacitor and the resistor are not particularly limited. However, if the area of the resistor is too large, the resistance value of the sample decreases, and a current exceeding the capacity of the measuring instrument may be required when a predetermined voltage is applied. Further, if the area of the MOS capacitor and the resistor is too small, it is difficult to set the probe needle when setting the sample on the prober. Considering the above points, the area of the MOS capacitor and the resistor is, for example, 0.1 to 10 mm 2 , preferably 0.5 to 1 mm 2 .
前記試料は、MOSキャパシタおよび抵抗体をそれぞれ少なくとも１つ有するが、MOSキャパシタおよび抵抗体をそれぞれ２つ以上有することが好ましい。このように複数のMOSキャパシタおよび抵抗体を有することにより、繰り返し使用によりMOSキャパシタや抵抗体の表面が傷ついたり破損したときに、隣接するMOSキャパシタや抵抗体を予備として使用することができ、作業効率を高め、かつ測定精度を維持することができるという利点がある。また、複数のMOSキャパシタおよび抵抗体をパターン状に整列させることで、通常のウェーハの酸化膜耐圧測定と同様にプローバでのオートアライメントが可能になるという利点もある。 The sample has at least one MOS capacitor and a resistor, but preferably has at least two MOS capacitors and resistors. By having a plurality of MOS capacitors and resistors in this way, when the surface of the MOS capacitor or resistor is damaged or damaged due to repeated use, the adjacent MOS capacitor or resistor can be used as a spare. There is an advantage that efficiency can be increased and measurement accuracy can be maintained. In addition, by aligning a plurality of MOS capacitors and resistors in a pattern, there is an advantage that auto-alignment with a prober becomes possible in the same way as in the measurement of the oxide film breakdown voltage of a normal wafer.
次に、本発明の評価用試料の製造方法について説明する。
本発明の評価用試料は、次の工程によって製造することができる。
（第一工程）半導体基板上に酸化膜を形成する。
（第二工程）前記酸化膜の一部を除去することにより前記基板表面の一部を露出させる。
（第三工程）前記露出した基板表面の少なくとも一部および前記酸化膜の少なくとも一部の面上に導電膜パターンを形成する。
Next, a method for producing the evaluation sample of the present invention will be described.
The sample for evaluation of the present invention can be produced by the following steps.
(First step) An oxide film is formed on a semiconductor substrate.
(Second step) A part of the substrate surface is exposed by removing a part of the oxide film.
(Third Step) A conductive film pattern is formed on at least a part of the exposed substrate surface and at least a part of the oxide film.
第一工程における酸化膜の形成は、熱酸化処理、プラズマ処理等の公知の方法で行うことができる。この際に形成される酸化膜の一部が、前記MOSキャパシタに含まれる酸化膜となる。前記酸化膜形成の条件は、所望の厚さの酸化膜が得られるように適宜設定すればよい。 Formation of the oxide film in the first step can be performed by a known method such as thermal oxidation treatment or plasma treatment. Part of the oxide film formed at this time becomes an oxide film included in the MOS capacitor. The conditions for forming the oxide film may be set as appropriate so that an oxide film having a desired thickness can be obtained.
次いで、第二工程において、第一工程で形成した酸化膜の一部を除去することにより、基板表面の一部を露出させる。これは、基板上の抵抗体を形成する領域に相当する部分を露出させるための工程である。酸化膜の除去は、例えばHF水溶液等の酸化膜を溶解可能な溶液中に基板の一部を浸漬することによって行うことができる。酸化膜を除去する領域は、特に限定されないが、例えば基板表面の１／２程度の領域とすることができる。 Next, in the second step, a part of the substrate surface is exposed by removing a part of the oxide film formed in the first step. This is a process for exposing a portion corresponding to a region where a resistor is formed on the substrate. The removal of the oxide film can be performed by immersing a part of the substrate in a solution capable of dissolving the oxide film such as an HF aqueous solution. The region from which the oxide film is removed is not particularly limited, but can be, for example, a region about ½ of the substrate surface.
その後、第三工程において、第二工程において露出させた基板表面の少なくとも一部および基板上に残留している酸化膜の少なくとも一部の面上に、導電膜パターンを形成する。この工程は、MOSキャパシタ中の導電膜を形成するとともに、基板上に抵抗体を形成するための工程である。酸化膜除去により露出させた基板表面への導電膜パターンの形成と、基板上に残留している酸化膜上への導電膜パターンの形成は、別途に行うこともできるが、以下のように同時に行うことが好ましい。 Thereafter, in the third step, a conductive film pattern is formed on at least a part of the substrate surface exposed in the second step and at least a part of the oxide film remaining on the substrate. This step is a step for forming a conductive film in the MOS capacitor and forming a resistor on the substrate. The formation of the conductive film pattern on the substrate surface exposed by the removal of the oxide film and the formation of the conductive film pattern on the oxide film remaining on the substrate can be performed separately, but simultaneously as follows: Preferably it is done.
まず、第二工程によって表面の一部から酸化膜を除去した基板表面に導電膜材料を堆積させることにより導電膜を形成する。前記導電膜の形成は、CVD法、スパッタ法等の公知の方法で行うことができる。その後、形成された導電膜に対し、フォトリソグラフィーによってパターニングを行うことにより、導電膜パターンを形成することができる。また、第二工程によって表面の一部から酸化膜を除去した基板表面にマスクを配置した後に導電膜形成処理を行うことにより、導電膜パターンを形成することも可能である。 First, a conductive film is formed by depositing a conductive film material on the substrate surface from which the oxide film has been removed from a part of the surface in the second step. The conductive film can be formed by a known method such as a CVD method or a sputtering method. After that, the conductive film pattern can be formed by patterning the formed conductive film by photolithography. It is also possible to form a conductive film pattern by performing a conductive film formation process after placing a mask on the surface of the substrate where the oxide film has been removed from part of the surface in the second step.
以下、本発明を実施例により更に説明する。但し、本発明は実施例に示す態様に限定されるものではない。 The present invention will be further described below with reference to examples. However, this invention is not limited to the aspect shown in the Example.
[実施例１]
評価用試料の作製（１）
図１に工程順の概略断面図を示す。
ｎ型シリコンウェーハ（１）に９００℃のドライ雰囲気中で熱酸化処理し、１００Åの酸化膜（２）を形成した。ウェーハをＨＦ水溶液中に垂直に半分浸し、半分の面積の酸化膜を除去した（３）。次に、ＬＰ−ＣＶＤ炉でウェーハ上に厚さ４０００Åのポリシリコンを堆積させた後リンを拡散させポリシリコン電極（４）を形成した。その後、フォトリソグラフィーにより電極のパターニングを行った。これにより、MOSキャパシタと抵抗体を有する評価用試料を得た。
[Example 1]
Preparation of sample for evaluation (1)
FIG. 1 shows a schematic cross-sectional view in the order of steps.
The n-type silicon wafer (1) was thermally oxidized in a dry atmosphere at 900 ° C. to form a 100 酸化 oxide film (2). The wafer was vertically immersed in an HF aqueous solution half to remove the oxide film having a half area (3). Next, a 4000-thick polysilicon was deposited on the wafer in an LP-CVD furnace, and phosphorus was diffused to form a polysilicon electrode (4). Thereafter, the electrode was patterned by photolithography. Thereby, an evaluation sample having a MOS capacitor and a resistor was obtained.
［実施例２］
評価用試料の作製（２）
ポリシリコン電極の形成に代えて、マスクスパッタリングによりＡｌ−Ｓｉ−Ｃｕ電極（４）を形成した以外は実施例１と同様の方法で評価用試料を作製した。実施例２の工程順の概略説明図を図２に示す。
[Example 2]
Preparation of sample for evaluation (2)
A sample for evaluation was produced in the same manner as in Example 1 except that the Al—Si—Cu electrode (4) was formed by mask sputtering instead of forming the polysilicon electrode. FIG. 2 shows a schematic explanatory diagram of the order of steps in the second embodiment.
［実施例３］
LCRメータと電源ソースモニタの性能評価
実施例１で作製した評価用試料上のMOSキャパシタと抵抗体にそれぞれプローブ針をコンタクトさせ、プログラムによりMOSキャパシタと抵抗体上で連続して計測を行った。なお、抵抗体と電源ソースモニタとの間に金属皮膜固定抵抗（抵抗値１００Ω）を直列に接続し、電源ソースモニタ評価用測定回路を作製した。図３に回路の概略図を示す。
[Example 3]
Performance Evaluation of LCR Meter and Power Source Monitor The probe needles were contacted with the MOS capacitor and the resistor on the evaluation sample prepared in Example 1, respectively, and the measurement was continuously performed on the MOS capacitor and the resistor by a program. In addition, a metal film fixed resistor (resistance value 100Ω) was connected in series between the resistor and the power source monitor to produce a measurement circuit for evaluating the power source monitor. FIG. 3 shows a schematic diagram of the circuit.
図４に、上記試料を用いて３Vの電圧を印加したときの容量を約２ヶ月半にわたり３５回モニタリングし、LCRメータの管理を行った結果（Xbar−R管理図）を示す。図４中、「Ave」はLCRメータによりそれぞれ１箇所のMOSキャパシタにおいて容量を５回測定したときの平均値(Average)、「CL」は全データの平均値(Center Line)、「UCL」は上方管理限界 (Upper Control Limit)、「LCL」は下方管理限界(Lower Control Limit)、Rは５回測定した値の最大値と最小値の差(Range)、「R-UCL」は、Rの上方管理限界 (Upper Control Limit)である。図４中、Ave値がUCLとLCLの２本の線に囲まれた領域内にあり、かつR値がR-UCL以下であればLCRメータの性能は良好であると判断することができる。図４から、計測期間中、LCRメータの性能は良好であったことが確認できる。 FIG. 4 shows the results (Xbar-R control chart) of controlling the LCR meter by monitoring the capacity when a voltage of 3 V was applied using the above sample 35 times over about two and a half months. In Fig. 4, “Ave” is the average value when the capacitance of each MOS capacitor is measured five times with an LCR meter (Average), “CL” is the average value of all data (Center Line), and “UCL” is Upper Control Limit, “LCL” is the Lower Control Limit, R is the difference between the maximum and minimum values (Range) measured 5 times, “R-UCL” is the R Upper Control Limit. In FIG. 4, if the Ave value is in the region surrounded by two lines of UCL and LCL and the R value is equal to or less than R-UCL, it can be determined that the performance of the LCR meter is good. From FIG. 4, it can be confirmed that the performance of the LCR meter was good during the measurement period.
図５に、上記試料を用いて１Vの電圧を印加したときの電流値を約２ヶ月半にわたり３５回モニタリングし、電源ソースモニタの管理を行った結果（Xbar−R管理図）を示す。図５中、「Ave」は電源ソースモニタによりそれぞれ１箇所の抵抗体において電流値を５回測定したときの平均値(Average)、「CL」は全データの平均値(Center Line)、「UCL」は上方管理限界 (Upper Control Limit)、「LCL」は下方管理限界(Lower Control Limit)、Rは５回測定した値の最大値と最小値の差(Range)、「R-UCL」は、Rの上方管理限界 (Upper Control Limit)である。図５中、Ave値がUCLとLCLの２本の線に囲まれた領域内にあり、かつR値がR-UCL以下であれば、電源ソースモニタの性能は良好であると判断することができる。測定２回目および５回目に、R値がR-UCLを超えたため、プローブまで含めた測定回路の確認または電源ソースモニタの校正を行った。このように、計測結果に基づき電源ソースモニタの性能を管理することにより、電源ソースモニタによる測定の信頼性を高めることができる。
このように、実施例１で作製した評価用試料上で、LCRメータと電源ソースモニタの管理を簡便に行うことができた。
FIG. 5 shows the result (Xbar-R control chart) of monitoring the power source monitor by monitoring the current value when a voltage of 1 V is applied using the above sample 35 times over about two and a half months. In FIG. 5, “Ave” is the average value (Average) when the current value is measured 5 times in each resistor by the power source monitor, “CL” is the average value of all data (Center Line), “UCL” ”Is the upper control limit,“ LCL ”is the lower control limit, R is the difference between the maximum and minimum values (Range) measured five times, and“ R-UCL ”is Upper control limit of R. In FIG. 5, if the Ave value is within the area surrounded by the two lines of UCL and LCL and the R value is less than or equal to R-UCL, it can be determined that the performance of the power source monitor is good. it can. Since the R value exceeded R-UCL at the second and fifth measurements, the measurement circuit including the probe was checked or the power source monitor was calibrated. Thus, by managing the performance of the power source monitor based on the measurement result, the reliability of measurement by the power source monitor can be improved.
As described above, the LCR meter and the power source monitor could be easily managed on the evaluation sample prepared in Example 1.
本発明によれば、電気特性評価用計測器の性能と電源ソースモニタの性能を簡便に評価することができ、これにより信頼性の高い製品の提供が可能になる。 ADVANTAGE OF THE INVENTION According to this invention, the performance of the electrical property evaluation measuring instrument and the performance of the power source monitor can be easily evaluated, which makes it possible to provide a highly reliable product.
Claims (8)
前記試料は、半導体基板上に酸化膜と導電膜からなるMOSキャパシタおよび抵抗体を、それぞれ少なくとも１つ有し、
前記MOSキャパシタは、前記ＬＣＲメータの性能を評価するために使用され、
前記抵抗体は、前記電源ソースモニタの性能を評価するために使用され、かつ前記導電膜と同一素材からなる、前記評価用試料。 An evaluation sample used to evaluate the performance of the LCR meter and the power source monitor,
The sample has at least one MOS capacitor and resistor each made of an oxide film and a conductive film on a semiconductor substrate,
The MOS capacitor is used to evaluate the performance of the LCR meter ,
The evaluation sample is used for evaluating the performance of the power source monitor and made of the same material as the conductive film .
半導体基板上に酸化膜を形成し、
前記酸化膜の一部を除去することにより前記基板表面の一部を露出させ、
前記露出した基板表面の少なくとも一部および前記酸化膜の少なくとも一部の面上に導電膜パターンを形成することにより、前記半導体基板上に除去されず残留した酸化膜と該酸化膜上に形成された導電膜パターンからなる前記MOSキャパシタおよび前記露出した基板表面上に形成された導電膜パターンからなる前記抵抗体を得る、前記評価用試料の製造方法。 It is a manufacturing method of the sample for evaluation given in any 1 paragraph of Claims 1-4,
Forming an oxide film on the semiconductor substrate;
Removing a portion of the oxide film to expose a portion of the substrate surface;
By forming a conductive film pattern on at least a part of the exposed substrate surface and at least a part of the oxide film, an oxide film remaining on the semiconductor substrate and remaining on the oxide film is formed. The method for producing the evaluation sample, wherein the MOS capacitor comprising the conductive film pattern and the resistor comprising the conductive film pattern formed on the exposed substrate surface are obtained .
前記ＬＣＲメータを、前記MOSキャパシタと接続して電圧印加時の容量を計測し、かつ前記電源ソースモニタを、前記抵抗体と接続して電圧印加時の電流値および電流印加時の電圧値からなる群から選ばれる評価項目を計測することにより、ＬＣＲメータと電源ソースモニタの性能を同一試料上で評価する、前記方法。 A method for evaluating the performance of an LCR meter and the performance of a power source monitor by using the evaluation sample according to any one of claims 1 to 4 ,
Wherein an LCR meter, the connected to the MOS capacitor to measure the capacitance when a voltage is applied, and the power source monitor, the resistor and the connection to the current value when a voltage applied and current applied when the voltage The method, wherein the performance of the LCR meter and the power source monitor is evaluated on the same sample by measuring an evaluation item selected from the group consisting of values.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006134147A JP4770578B2 (en) | 2006-05-12 | 2006-05-12 | Sample for evaluation, method for producing the same, and evaluation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006134147A JP4770578B2 (en) | 2006-05-12 | 2006-05-12 | Sample for evaluation, method for producing the same, and evaluation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007305873A JP2007305873A (en) | 2007-11-22 |
| JP4770578B2 true JP4770578B2 (en) | 2011-09-14 |
Family
ID=38839527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006134147A Active JP4770578B2 (en) | 2006-05-12 | 2006-05-12 | Sample for evaluation, method for producing the same, and evaluation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4770578B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5939947B2 (en) * | 2012-09-27 | 2016-06-22 | トランスフォーム・ジャパン株式会社 | Schottky transistor drive circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63101782A (en) * | 1986-10-20 | 1988-05-06 | Advantest Corp | Ic tester |
| JPH06349906A (en) * | 1993-06-07 | 1994-12-22 | Fujitsu Ltd | Semiconductor chip testing method |
| US5436494A (en) * | 1994-01-12 | 1995-07-25 | Texas Instruments Incorporated | Temperature sensor calibration wafer structure and method of fabrication |
| JP4249448B2 (en) * | 2001-09-06 | 2009-04-02 | 東京エレクトロン株式会社 | Capacitance meter calibration method, calibration standard capacity box, capacitance measurement method, capacitance measurement box and capacitance meter |
| JP4363062B2 (en) * | 2003-02-17 | 2009-11-11 | 株式会社村田製作所 | Electrical characteristic measuring device and measurement error calibration method of electrical measuring device |
| JP4479344B2 (en) * | 2004-05-24 | 2010-06-09 | 株式会社Ｓｕｍｃｏ | Method for evaluating gate oxide film of SOI substrate |
-
2006
- 2006-05-12 JP JP2006134147A patent/JP4770578B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007305873A (en) | 2007-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI612852B (en) | Process condition sensing device and method for plasma chamber | |
| US7489141B1 (en) | Surface micro sensor and method | |
| JP4770578B2 (en) | Sample for evaluation, method for producing the same, and evaluation method | |
| US6383827B1 (en) | Electrical alignment test structure using local interconnect ladder resistor | |
| JP4844101B2 (en) | Semiconductor device evaluation method and semiconductor device manufacturing method | |
| JP5487579B2 (en) | Silicon wafer evaluation method and manufacturing method | |
| KR100591153B1 (en) | A Kelvin pattern with 2 terminals, and a measuring method thereof | |
| US8179153B2 (en) | Probe apparatus, a process of forming a probe head, and a process of forming an electronic device | |
| CN212570930U (en) | Time-lapse breakdown test structure | |
| US7474114B2 (en) | System and method for characterizing silicon wafers | |
| JP5018053B2 (en) | Semiconductor wafer evaluation method | |
| JP4989082B2 (en) | Semiconductor wafer and method for calibrating semiconductor inspection apparatus using the same | |
| KR100607766B1 (en) | Probe needle structure of probe card for testing semiconductor device and method for fabricating probe needle | |
| JP4506181B2 (en) | Semiconductor wafer evaluation method | |
| JP4735337B2 (en) | Semiconductor element evaluation method, semiconductor wafer quality evaluation method and manufacturing method | |
| JP2005049314A (en) | Probing test method and probe condition detector | |
| US11714123B2 (en) | Probe position monitoring structure and method of monitoring position of probe | |
| KR20010039899A (en) | Teg pattern for evaluating plasma damage | |
| JP2011059085A (en) | Semiconductor device and method of inspecting the same | |
| JP2005223227A (en) | Semiconductor device and evaluating method therefor | |
| JP3876846B2 (en) | Insulating film evaluation method | |
| KR20100066024A (en) | Test pattern for measuring quality factor in high frequency boundary in semiconductor device and method thereof | |
| JP2000114335A (en) | Measuring method for semiconductor device | |
| JP2013191724A (en) | Probing test circuit and semiconductor wafer | |
| JP2002176083A (en) | Element for measuring line width |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090507 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110308 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110427 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110524 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110606 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140701 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4770578 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |