JP5487579B2 - Silicon wafer evaluation method and manufacturing method - Google Patents
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Description
本発明は、シリコンウェーハの評価方法に関するものであり、より詳しくはＭＯＳキャパシタを用いてシリコンウェーハの酸化膜耐圧特性を評価することによりウェーハ表面の結晶欠陥、加工ダメージ等を高感度に評価することができるシリコンウェーハの評価方法に関するものである。
更に本発明は、シリコンウェーハの製造方法に関するものであり、より詳しくは上記評価方法を使用することにより高品質な製品ウェーハを提供することができるシリコンウェーハの製造方法に関するものである。
The present invention relates to a method for evaluating a silicon wafer, and more specifically, by evaluating the oxide film breakdown voltage characteristics of a silicon wafer using a MOS capacitor, to evaluate crystal defects, processing damage, etc. on the wafer surface with high sensitivity. The present invention relates to a method for evaluating a silicon wafer.
Furthermore, the present invention relates to a method for manufacturing a silicon wafer, and more particularly to a method for manufacturing a silicon wafer that can provide a high-quality product wafer by using the above evaluation method.
シリコンウェーハの評価方法の一つにＧＯＩ（Ｇａｔｅ Ｏｘｉｄｅ Ｉｎｔｅｇｒｉｔｙ）評価がある。このＧＯＩ評価は、シリコンウェーハを酸化して酸化膜（ゲート酸化膜）を形成し、この酸化膜に電極を形成してＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を作製した後、電極に電気ストレスを印加して酸化膜を破壊し、その酸化膜破壊電界強度からシリコンウェーハの品質を評価する方法である（例えば特許文献１参照）。
従来のＧＯＩ評価では、ウェーハ全面を評価するためには数百から数千個以上の電極を形成してＭＯＳを作製し、測定を行う必要があり測定に長時間を要していた。これは電極１つあたりの面積を大きくすると電極直下の酸化膜に均一に電界がかからず信頼性の高い評価を行うことができないため、ウェーハ上に小さな電極（１つあたりの面積が１ｍｍ2から１０ｍｍ2程度）を多数形成していたからである。
他方、測定時間を短縮するために電極数を少なくすると、ウェーハ全面を評価することができず、表面欠陥密度のきわめて低い完全結晶のポリッシュドウェーハ、エピタキシャルウェーハ、アニールドウェーハ等の表面欠陥を評価することは困難となる。
In the conventional GOI evaluation, in order to evaluate the entire wafer surface, it is necessary to form a MOS by forming several hundreds to several thousand or more electrodes and perform the measurement, which requires a long time. This is because if an area per electrode is increased, an electric field is not uniformly applied to the oxide film directly under the electrode and a highly reliable evaluation cannot be performed. Therefore, a small electrode (area per 1 mm 2 on the wafer) This is because a large number of 10 mm 2 ) was formed.
On the other hand, if the number of electrodes is reduced to shorten the measurement time, the entire wafer surface cannot be evaluated, and surface defects such as polished wafers, epitaxial wafers, and annealed wafers with completely low surface defect density are evaluated. It will be difficult to do.
そこで本発明の目的は、シリコンウェーハの酸化膜耐圧特性を短時間に測定することにより、シリコンウェーハを高感度に評価するための手段を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide means for evaluating a silicon wafer with high sensitivity by measuring the oxide film pressure resistance characteristics of the silicon wafer in a short time.
本発明者らは、上記目的を達成するために鋭意検討を重ねた結果、従来のＧＯＩ評価は複数の電極の測定を１つのプローブを設置して行っていたのに対し、１つの電極に対して複数のプローブを接触させることにより、電極面積を大きくし測定点数を少なくした上で信頼性の高い評価を行うことができることを新たに見出した。
本発明は、以上の知見に基づき完成された。
As a result of intensive studies to achieve the above object, the inventors of the present invention conducted measurement of a plurality of electrodes with a single probe installed in the conventional GOI evaluation. Thus, it has been newly found that highly reliable evaluation can be performed by increasing the electrode area and decreasing the number of measurement points by contacting a plurality of probes.
The present invention has been completed based on the above findings.
即ち、上記目的は、下記手段により達成された。
［１］シリコンウェーハ表面に酸化膜を形成すること、
上記酸化膜上に複数の電極を形成すること、
上記電極の表面にプローブを接触させ、該プローブとシリコンウェーハとの間に電圧を印加して酸化膜耐圧特性を測定すること、
を含むシリコンウェーハの評価方法であって、
１つあたりの電極面積は４０〜４００ｍｍ2の範囲であり、前記複数の電極の総面積は、前記シリコンウェーハ表面積の７０〜９０％の範囲であり、かつ上記酸化膜耐圧特性の測定を、１つの電極に対し複数のプローブを接触させて行うことを特徴とするシリコンウェーハの評価方法。
［２］前記酸化膜耐圧特性の測定を、１つの電極に対し複数のプローブを電気的に並列に接続して行う［１］に記載のシリコンウェーハの評価方法。
［３］１つの電極に対し接触させるプローブの本数は４〜１００本の範囲である［１］または［２］に記載のシリコンウェーハの評価方法。
［４］前記複数のプローブを、等間隔に配置し電極と接触させる［１］〜［３］のいずれかに記載のシリコンウェーハの評価方法。
［５］複数のシリコンウェーハからなるシリコンウェーハのロットを準備すること、
上記ロットから少なくとも１つのシリコンウェーハを抽出すること、
上記抽出されたシリコンウェーハを［１］〜［４］のいずれかに記載の方法によって評価すること、
上記評価により良品と判定されたシリコンウェーハと同一ロット内の他のシリコンウェーハを製品ウェーハとして出荷すること、
を含むシリコンウェーハの製造方法。
That is, the above object was achieved by the following means.
[1] forming an oxide film on the silicon wafer surface;
Forming a plurality of electrodes on the oxide film;
A probe is brought into contact with the surface of the electrode, and a voltage is applied between the probe and a silicon wafer to measure an oxide film withstand voltage characteristic;
A silicon wafer evaluation method including
The electrode area per one is in the range of 40 to 400 mm 2 , the total area of the plurality of electrodes is in the range of 70 to 90% of the surface area of the silicon wafer, and the measurement of the oxide film breakdown voltage characteristic is 1 A method for evaluating a silicon wafer, comprising performing a plurality of probes in contact with one electrode .
[2 ] The method for evaluating a silicon wafer according to [1 ], wherein the oxide film withstand voltage characteristic is measured by electrically connecting a plurality of probes to one electrode in parallel.
[ 3 ] The silicon wafer evaluation method according to [1] or [2], wherein the number of probes brought into contact with one electrode is in the range of 4 to 100.
[ 4 ] The silicon wafer evaluation method according to any one of [1] to [ 3 ], wherein the plurality of probes are arranged at equal intervals and contacted with electrodes.
[ 5 ] preparing a lot of silicon wafers composed of a plurality of silicon wafers;
Extracting at least one silicon wafer from the lot;
Evaluating the extracted silicon wafer by the method according to any one of [1] to [ 4 ];
Ship other silicon wafers in the same lot as silicon wafers determined as good by the above evaluation as product wafers,
A method for manufacturing a silicon wafer.
本発明によれば、大口径化されたシリコンウェーハであっても短時間に高感度評価することができる。 According to the present invention, even a silicon wafer having a large diameter can be evaluated with high sensitivity in a short time.
本発明は、シリコンウェーハ表面に酸化膜を形成すること、上記酸化膜上に複数の電極を形成すること、上記電極の表面にプローブを接触させ、該プローブとシリコンウェーハとの間に電圧を印加して酸化膜耐圧特性を測定すること、を含むシリコンウェーハの評価方法に関する。本発明のシリコンウェーハの評価方法は、上記複数の電極の１つあたりの電極面積を４０〜４００ｍｍ2の範囲とした上で、シリコンウェーハの酸化膜耐圧特性の測定を、１つの電極に対し複数のプローブを接触させて行うものである。 The present invention forms an oxide film on the surface of a silicon wafer, forms a plurality of electrodes on the oxide film, brings a probe into contact with the surface of the electrode, and applies a voltage between the probe and the silicon wafer. And measuring an oxide film withstand voltage characteristic. In the method for evaluating a silicon wafer according to the present invention, the electrode area per one of the plurality of electrodes is set in a range of 40 to 400 mm 2 , and the measurement of the oxide film withstand voltage characteristics of the silicon wafer is performed for a plurality of electrodes. This is performed by contacting the probe.
図１は従来のＧＯＩ評価の説明図であり、図２は本発明のシリコンウェーハの評価方法の説明図である。以下、図面を参照し従来のＧＯＩ評価および本発明のシリコンウェーハの評価方法について説明する。
前述のように従来のＧＯＩ評価は、測定精度を維持するために１ｍｍ2から１０ｍｍ2程度の面積の電極をゲート酸化膜上に形成して行われていた。しかし上記面積の電極でウェーハ全面を測定するためには必然的にウェーハ上の電極数（測定点数）が多くなり測定に長時間を要する。他方、測定時間短縮のために測定点数を減らすとウェーハ全面を感度よく評価することは困難となる。例えば図１に示すように、従来のＧＯＩ評価において電極数を少なくすると、電極直下に欠陥が存在する確率は低くなるため、ウェーハ上の全電極について測定を行っても欠陥を検出できない可能性が高い。
これに対し、本発明では電極１つあたりの面積を４０〜４００ｍｍ2と大きくしたＭＯＳキャパシタを作製し酸化膜耐圧特性の測定を行う。これにより測定点数の低減が可能となり、ウェーハ全面を評価する場合であっても短時間で評価を行うことができる。例えば図１と図２との対比から、同一電極数であっても電極面積が大きくなれば、電極直下に欠陥が存在する確率が高くなるため高精度評価が可能となることがわかる。
ただし上記範囲の面積を有する大きな電極では、電極１つあたり１つのプローブを接触させ電圧を印加すると、電極直下の酸化膜に均一に電流を流すことができず、電極直下の酸化膜内の電界および電流密度が不均一となり測定精度が低下する。そこで本発明では、上記面積を有する電極１つに対して複数のプローブを接触させて酸化膜耐圧特性の測定を行う。１つの電極に対し複数の電極を接触させることにより、大きな電極であっても電極直下の酸化膜に均一に電流を流すことができ、これにより測定時間を短縮しつつ信頼性の高い高精度な評価を行うことが可能となる。
以下、本発明のシリコンウェーハの評価方法について、更に詳細に説明する。
FIG. 1 is an explanatory view of a conventional GOI evaluation, and FIG. 2 is an explanatory view of a silicon wafer evaluation method of the present invention. Hereinafter, a conventional GOI evaluation and a silicon wafer evaluation method of the present invention will be described with reference to the drawings.
As described above, the conventional GOI evaluation is performed by forming an electrode having an area of about 1 mm 2 to 10 mm 2 on the gate oxide film in order to maintain measurement accuracy. However, in order to measure the entire surface of the wafer with the electrodes having the above area, the number of electrodes (number of measurement points) on the wafer is inevitably increased, and a long time is required for the measurement. On the other hand, if the number of measurement points is reduced to shorten the measurement time, it becomes difficult to evaluate the entire wafer surface with high sensitivity. For example, as shown in FIG. 1, if the number of electrodes is reduced in the conventional GOI evaluation, the probability that a defect exists directly under the electrode is reduced, so that there is a possibility that the defect cannot be detected even if measurement is performed on all electrodes on the wafer. high.
On the other hand, in the present invention, a MOS capacitor having a large area per electrode of 40 to 400 mm 2 is manufactured and the oxide film breakdown voltage characteristic is measured. As a result, the number of measurement points can be reduced, and even when the entire wafer surface is evaluated, the evaluation can be performed in a short time. For example, the comparison between FIG. 1 and FIG. 2 shows that, even if the number of electrodes is the same, if the electrode area is increased, the probability that a defect exists immediately below the electrode is increased, so that high-accuracy evaluation is possible.
However, in the case of a large electrode having an area in the above range, if a voltage is applied with one probe in contact with each electrode, current cannot flow uniformly to the oxide film immediately below the electrode, and the electric field in the oxide film immediately below the electrode In addition, the current density is non-uniform and the measurement accuracy is reduced. Therefore, in the present invention, the oxide film breakdown voltage characteristics are measured by bringing a plurality of probes into contact with one electrode having the above area. By bringing a plurality of electrodes into contact with one electrode, even a large electrode can cause a current to flow uniformly through the oxide film directly under the electrode, thereby reducing the measurement time and providing high reliability and high accuracy. Evaluation can be performed.
Hereinafter, the silicon wafer evaluation method of the present invention will be described in more detail.
ＭＯＳ構造の作製
本発明における評価対象となるシリコンウェーハとしては、単結晶シリコンウェーハ、シリコンエピタキシャルウェーハ等の各種シリコンウェーハを挙げることができる。特に、本発明の方法は短時間に高精度な評価が可能であるため、ポリッシュドウェーハ、エピタキシャルウェーハ、アニールドウェーハといった結晶欠陥が少ないシリコンウェーハやわずかな加工ダメージを含むシリコンウェーハの酸化膜耐圧特性を測定することにより上記ウェーハを迅速に評価する方法として好適である。
Production of MOS Structure Examples of silicon wafers to be evaluated in the present invention include various silicon wafers such as single crystal silicon wafers and silicon epitaxial wafers. In particular, since the method of the present invention enables highly accurate evaluation in a short time, a silicon wafer with few crystal defects such as a polished wafer, an epitaxial wafer, and an annealed wafer, or a silicon wafer with a slight processing damage has an oxide film withstand voltage. It is suitable as a method for quickly evaluating the wafer by measuring the characteristics.
上記シリコンウェーハ表面に酸化膜を形成する方法としては、熱酸化法が好適である。具体的には、酸化性雰囲気下でシリコンウェーハを加熱することにより、その表面に熱酸化膜を形成することができる。上記酸化膜の厚さは、一般的なゲート酸化膜の厚さと同様にすればよく特に限定されるものではないが、例えば５ｎｍ〜５０ｎｍ程度である。 As a method for forming an oxide film on the surface of the silicon wafer, a thermal oxidation method is suitable. Specifically, a thermal oxide film can be formed on the surface of the silicon wafer by heating it in an oxidizing atmosphere. The thickness of the oxide film is not particularly limited as long as it is the same as the thickness of a general gate oxide film, but is, for example, about 5 nm to 50 nm.
次いで、形成した酸化膜上に電極を複数作製する。上記電極は、ウェーハ上の酸化膜上にポリシリコン、金属膜等をＣＶＤ法等の公知の成膜法により堆積させた後、フォトリソグラフィおよびエッチングによってパターニングを行うことにより形成することができる。ここで形成する電極の１つあたりの面積は４０〜４００ｍｍ2の範囲とする。電極１つあたりの面積が４０ｍｍ2未満では、ウェーハ全面を評価するための電極数が多くなり測定に長時間を要することとなる。一方、電極１つあたりの面積が４００ｍｍ2を超えると、印加する電圧、電流が測定器の能力を超えてしまい、測定が困難となる。短時間に信頼性の高い評価を行う観点から、好ましい電極面積は５０〜１００ｍｍ2の範囲である。なお、電極の厚さは特に限定されるものではないが、例えば２０００〜５０００Å程度である。 Next, a plurality of electrodes are formed on the formed oxide film. The electrode can be formed by depositing polysilicon, a metal film, or the like on an oxide film on a wafer by a known film formation method such as a CVD method, and then patterning by photolithography and etching. The area per electrode formed here is in the range of 40 to 400 mm 2 . If the area per electrode is less than 40 mm 2 , the number of electrodes for evaluating the entire wafer surface increases, and a long time is required for measurement. On the other hand, when the area per electrode exceeds 400 mm 2 , the voltage and current to be applied exceed the capabilities of the measuring instrument, making measurement difficult. From the viewpoint of performing highly reliable evaluation in a short time, the preferred electrode area is in the range of 50 to 100 mm 2 . The thickness of the electrode is not particularly limited, but is, for example, about 2000 to 5000 mm.
従来のＧＯＩ評価では、前述の通り電極面積が１〜１０ｍｍ2程度であり、短時間測定を行うために測定点数を減らした場合、ウェーハ表面の電極被覆率は多くても３０％程度であった。しかし３０％程度の被覆率では、ウェーハ表面の残り７０％の部分に含まれる結晶欠陥や加工ダメージを検出することはできないため信頼性の高い評価を行うことは困難である。
これに対し本発明では、上記の通り大きな電極を用いて測定を行うため、測定点数の低減とウェーハの電極被覆率向上を両立することができる。本発明における電極被覆率（電極総面積のウェーハ表面積に対する割合）は、７０〜９０％である。上記範囲内の被覆率であれば、ウェーハ表面の結晶欠陥や加工ダメージを電極直下の酸化膜下に取り込む確率を高くすることができ、比較的少ない電極数でもウェーハのほぼ全面を高感度に評価することができる。また、ウェーハ表面上の電極数は、５０〜１０００とすることが好ましく、２００〜７００とすることがより好ましい。ウェーハ上の電極数が上記範囲内であれば、ウェーハ全面の評価を短時間に行うことができる。なお、評価対象となるシリコンウェーハは、φ２００ｍｍ、φ３００ｍｍ、その他、φ４５０ｍｍ等どのような口径のウェーハであってもよい。本発明の評価方法は、従来の方法では測定に長時間を要する大型化した、直径４００〜６５０ｍｍの範囲にあるシリコンウェーハの評価方法としても好適である。
In the conventional GOI evaluation, the electrode area is about 1 to 10 mm 2 as described above, and when the number of measurement points is reduced for short-time measurement, the electrode coverage on the wafer surface is about 30% at most. . However, when the coverage is about 30%, it is difficult to perform highly reliable evaluation because it is impossible to detect crystal defects and processing damage included in the remaining 70% of the wafer surface.
On the other hand, in the present invention, since measurement is performed using a large electrode as described above, both reduction in the number of measurement points and improvement in the electrode coverage of the wafer can be achieved. The electrode coverage (the ratio of the total electrode area to the wafer surface area) in the present invention is 70 to 90%. If the coverage is within the above range, it is possible to increase the probability of incorporating crystal defects and processing damage on the wafer surface under the oxide film directly under the electrode, and highly sensitively evaluate almost the entire surface of the wafer with a relatively small number of electrodes. can do. The number of electrodes on the wafer surface is preferably 50 to 1000, more preferably 200 to 700. If the number of electrodes on the wafer is within the above range, the entire wafer surface can be evaluated in a short time. The silicon wafer to be evaluated may be a wafer having any diameter such as φ200 mm, φ300 mm, and φ450 mm. The evaluation method of the present invention is also suitable as an evaluation method for a silicon wafer having a diameter in the range of 400 to 650 mm, which is large and requires a long time for measurement in the conventional method.
酸化膜耐圧特性の測定
上記工程によりウェーハ上にＭＯＳ構造を形成した後、電極表面にプローブを接触させ、該プローブとシリコンウェーハとの間に電圧を印加して酸化膜耐圧特性の測定を行う。従来のＧＯＩ評価では、１つのプローブを設置し、このプローブを複数の電極に順次接触させて電圧印加を行っていた。しかし前記範囲の面積を有する大きな電極では、１つのプローブでは電極直下の酸化膜に均一に電流を流すことは困難である。そこで本発明では、上記面積を有する電極１つに対して複数のプローブを接触させて酸化膜耐圧特性の測定を行う。１つの電極に対し複数の電極を接触させることにより、大きな電極であっても電極直下の酸化膜に均一に電流を流すことができ、電極直下の酸化膜内の電界および電流密度を均一化し高精度な測定を行うことができる。
Measurement of oxide film breakdown voltage characteristics After forming a MOS structure on the wafer by the above-described process, a probe is brought into contact with the electrode surface, and a voltage is applied between the probe and the silicon wafer to measure the oxide film breakdown voltage characteristics. In conventional GOI evaluation, one probe is installed, and this probe is sequentially brought into contact with a plurality of electrodes to apply a voltage. However, with a large electrode having an area in the above range, it is difficult for a single probe to cause a current to flow uniformly through the oxide film immediately below the electrode. Therefore, in the present invention, the oxide film breakdown voltage characteristics are measured by bringing a plurality of probes into contact with one electrode having the above area. By bringing a plurality of electrodes into contact with one electrode, even a large electrode can flow a current uniformly through the oxide film directly under the electrode, and the electric field and current density in the oxide film directly under the electrode can be made uniform and high. Accurate measurement can be performed.
１つの電極に接触させる複数のプローブは、電圧印加時に電気的に直列に接続してもよく並列に接続してもよいが、酸化膜に電流を均一に流すためには並列に接続することが好ましい。更に、酸化膜に電流を均一に流すためには、複数のプローブは、同一電極上に等間隔に配置し電極に接触させることが好ましい。また、前記範囲の面積を有する電極直下の酸化膜に均一に電流を流すためには、１つの電極に接触させるプローブの本数は、好ましくは４本以上、より好ましくは４〜１００本、更に好ましくは９〜４０本である。 A plurality of probes that are in contact with one electrode may be electrically connected in series or in parallel when a voltage is applied, but may be connected in parallel to allow the current to flow uniformly through the oxide film. preferable. Further, in order to allow a current to flow uniformly through the oxide film, it is preferable that the plurality of probes be arranged on the same electrode at equal intervals and contact the electrode. Further, in order to allow a current to flow uniformly through the oxide film immediately below the electrode having the area in the above range, the number of probes to be in contact with one electrode is preferably 4 or more, more preferably 4 to 100, and even more preferably. Is 9-40.
電圧印加条件としては、電圧値、電圧印加パターン（定電圧ストレス、階段状電圧ストレス等）、電圧印加時間等があり、これらは、シリコンウェーハに求められる品質に応じて適宜設定すればよい。電圧値は、例えば、電界強度に換算して８ＭＶ／ｃｍ〜１６ＭＶ／ｃｍ、電圧印加時間は、例えば０．１秒〜１０秒とすることができる。 The voltage application conditions include a voltage value, a voltage application pattern (constant voltage stress, stepped voltage stress, etc.), a voltage application time, and the like, and these may be set as appropriate according to the quality required for the silicon wafer. The voltage value can be, for example, 8 MV / cm to 16 MV / cm in terms of electric field strength, and the voltage application time can be, for example, 0.1 second to 10 seconds.
所定条件下で電極とシリコンウェーハとの間に電圧を印加しつつ系内に流れる電流値をモニタリングすることにより、シリコンウェーハの酸化膜耐圧特性を測定することができる。なお、本発明において、「酸化膜耐圧特性」とは、ＴＺＤＢ(Time Zero Dielectric Breakdown：酸化膜耐圧)およびＴＤＤＢ(Time Dependence Dielectric Breakdown：経時絶縁破壊特性)を含むものとする。
上記のように電圧を印加し続けると、電極直下の酸化膜が絶縁破壊すると電流値の上昇が検出される。絶縁破壊が起こると、電流値は、例えば、破壊前の電流値の１０倍以上の値に上昇する。上記酸化膜の絶縁破壊は、ウェーハ表面部の結晶欠陥、加工ダメージ、金属汚染等の不良に起因して生じるため、酸化膜耐圧特性を測定することにより、ウェーハ表面の不良の有無および程度の判定、不良の存在位置の特定を行うことができる。なお、本発明ではウェーハ上の全電極に対し電圧を印加し酸化膜耐圧特性を測定することは必須ではないが、ウェーハ全面を評価し信頼性の高い評価結果を得るためには全電極について測定を行うことが好ましい。
By monitoring the value of the current flowing in the system while applying a voltage between the electrode and the silicon wafer under a predetermined condition, the oxide film withstand voltage characteristic of the silicon wafer can be measured. In the present invention, the “oxide breakdown voltage characteristic” includes TZDB (Time Zero Dielectric Breakdown) and TDDB (Time Dependence Dielectric Breakdown).
When the voltage is continuously applied as described above, an increase in the current value is detected when the oxide film directly under the electrode breaks down. When dielectric breakdown occurs, the current value rises to a value that is 10 times or more the current value before breakdown, for example. Since the dielectric breakdown of the oxide film is caused by defects such as crystal defects on the wafer surface, processing damage, metal contamination, etc., the presence or absence and degree of defect on the wafer surface can be determined by measuring the oxide film pressure resistance characteristics. The location of the defect can be specified. In the present invention, it is not essential to apply a voltage to all the electrodes on the wafer and measure the oxide breakdown voltage characteristics. However, in order to evaluate the entire wafer surface and obtain a highly reliable evaluation result, measurement is performed on all the electrodes. It is preferable to carry out.
更に本発明は、複数のシリコンウェーハからなるシリコンウェーハのロットを準備すること、上記ロットから少なくとも１つのシリコンウェーハを抽出すること、上記抽出されたシリコンウェーハを本発明の評価方法によって評価すること、上記評価により良品と判定されたシリコンウェーハと同一ロット内の他のシリコンウェーハを製品ウェーハとして出荷すること、を含むシリコンウェーハの製造方法に関する。 Furthermore, the present invention prepares a lot of silicon wafers composed of a plurality of silicon wafers, extracts at least one silicon wafer from the lot, and evaluates the extracted silicon wafer by the evaluation method of the present invention. The present invention relates to a method for manufacturing a silicon wafer, including shipping another silicon wafer in the same lot as a silicon wafer determined to be non-defective by the above evaluation as a product wafer.
前述のように、本発明のシリコンウェーハの評価方法によれば、ウェーハ表面の結晶欠陥、加工ダメージ等の不良を高精度かつ迅速に評価することができる。よって、かかる評価方法により、良品と判定されたシリコンウェーハと同一ロット内のシリコンウェーハを製品ウェーハとして出荷することにより、高品質な製品ウェーハを高い信頼性をもって提供することが可能となる。なお、良品と判定する基準および１ロットから抽出するサンプルウェーハの数は、ウェーハの用途等に応じてウェーハに求められる物性を考慮して設定することができる。 As described above, according to the silicon wafer evaluation method of the present invention, defects such as crystal defects and processing damage on the wafer surface can be evaluated with high accuracy and speed. Therefore, by shipping the silicon wafer in the same lot as the silicon wafer determined to be non-defective by this evaluation method, it becomes possible to provide a high-quality product wafer with high reliability. In addition, the reference | standard which determines with a non-defective product, and the number of sample wafers extracted from 1 lot can be set in consideration of the physical property calculated | required by a wafer according to the use etc. of a wafer.
以下、本発明を実施例に基づき更に説明する。但し、本発明は実施例に示す態様に限定されるものではない。 Hereinafter, the present invention will be further described based on examples. However, this invention is not limited to the aspect shown in the Example.
［実施例１］
（１）ＭＯＳ構造の作製
φ２００ｍｍの低結晶欠陥ポリッシュドウェーハ表面に、熱酸化法により厚さ２５ｎｍの酸化膜を形成した。その上にポリシリコンをＣＶＤ法によって５０００Å堆積させ、リンドープした後に、フォトリソグラフィによりレジストパターンをポリシリコン上に形成し、ドライエッチングによりポリシリコンをパターンニングし、レジスト除去を行った。その後、裏面の酸化膜を除去した。シリコンウェーハ上には、多数のＭＯＳ構造を持つ素子が形成された。電極１つあたりの面積は９２．１６ｍｍ2、電極数は２９３点／ｗｆ、ウェーハ表面の電極被覆率は８６％であった。
[Example 1]
(1) Fabrication of MOS structure An oxide film with a thickness of 25 nm was formed on the surface of a low crystal defect polished wafer having a diameter of 200 mm by a thermal oxidation method. Polysilicon was deposited on the top of the silicon layer by CVD method, and after phosphorus doping, a resist pattern was formed on the polysilicon by photolithography, the polysilicon was patterned by dry etching, and the resist was removed. Thereafter, the oxide film on the back surface was removed. A large number of elements having MOS structures were formed on the silicon wafer. The area per electrode was 92.16 mm 2 , the number of electrodes was 293 points / wf, and the electrode coverage on the wafer surface was 86%.
（２）ＴＺＤＢ特性評価
上記作製した全電極について、電極１つに対し９本の測定プローブが等間隔で配列され電気的に並列に接続されたプローブカードを用いてＴＺＤＢ(Time Zero Dielectric Breakdown)特性評価を行った。電圧印加条件は、電界強度に換算して最大１６ＭＶ／ｃｍ、電圧印加パターンは昇圧ステップ０．２ＭＶ／ｃｍの階段状電圧ストレス、電圧印加時間は０．５秒とした。
(2) Evaluation of TZDB characteristics TZDB (Time Zero Dielectric Breakdown) characteristics for all the electrodes produced above using a probe card in which nine measurement probes are arranged at equal intervals for each electrode and are electrically connected in parallel. Evaluation was performed. The voltage application conditions were a maximum of 16 MV / cm in terms of electric field strength, the voltage application pattern was a stepped voltage stress with a step-up step of 0.2 MV / cm, and the voltage application time was 0.5 seconds.
［比較例１］
実施例１で評価したウェーハと同一ロット内のウェーハについて、電極面積２０ｍｍ2、測定電極数２０８点／ｗｆ（電極被覆率１３．２％）とし、電極１つに接触させるプローブ数を１つとした点以外は実施例１と同様の方法でＴＺＤＢ特性評価を行った。
[Comparative Example 1]
For the wafer in the same lot as the wafer evaluated in Example 1, the electrode area was 20 mm 2 , the number of measurement electrodes was 208 points / wf (electrode coverage 13.2%), and the number of probes to be in contact with one electrode was one. Except for this point, TZDB characteristics were evaluated in the same manner as in Example 1.
実施例１で評価したウェーハと同一ロット内のウェーハについて、電極面積８ｍｍ2、測定電極数２０８点／ｗｆ（電極被覆率５．３％）とし、電極１つに接触させるプローブ数を１つとした点以外は実施例１と同様の方法でＴＺＤＢ特性評価を行った。 For the wafer in the same lot as the wafer evaluated in Example 1, the electrode area was 8 mm 2 , the number of measurement electrodes was 208 points / wf (electrode coverage: 5.3%), and the number of probes to be in contact with one electrode was one. Except for this point, TZDB characteristics were evaluated in the same manner as in Example 1.
評価結果
実施例１、比較例１および２の評価結果から算出される良品率は、実施例１：９５．６％、比較例１：９８．６％、比較例２：９９．５％であった。実施例１、比較例１および２では同一ロット内のウェーハを評価したため欠陥の発生頻度は同一とみなすことができるにもかかわらず、比較例１、２では実施例１と比べて良品率が高かったことから、比較例１、２では不良品を良品として出荷してしまう可能性があるのに対し、実施例１によれば信頼性の高い評価を行うことができることが示された。
上記結果から、本発明によればウェーハ表面の結晶欠陥や加工ダメージを電極直下の酸化膜中に取り込む確率を高くし、シリコウェーハのほぼ全面を高感度に評価できることがわかる。
Evaluation Results The yield rate calculated from the evaluation results of Example 1 and Comparative Examples 1 and 2 was Example 1: 95.6%, Comparative Example 1: 98.6%, and Comparative Example 2: 99.5%. It was. In Example 1 and Comparative Examples 1 and 2, since the wafers in the same lot were evaluated, the defect occurrence frequency can be regarded as the same, but Comparative Examples 1 and 2 have a higher non-defective rate compared to Example 1. Therefore, in Comparative Examples 1 and 2, there is a possibility that defective products may be shipped as non-defective products, whereas according to Example 1, highly reliable evaluation can be performed.
From the above results, it can be seen that according to the present invention, it is possible to increase the probability of incorporating crystal defects and processing damage on the wafer surface into the oxide film directly under the electrode and to evaluate almost the entire surface of the silicon wafer with high sensitivity.
プローブ本数の影響の確認
実施例１と同様の方法でシリコンウェーハ上にＭＯＳ構造を作製した。
作製した電極に接触させるプローブ数を、１本、２本、３本、４本、９本と変えてＩ−Ｖ特性を評価した。プローブ数が２本以上の場合は複数のプローブを電気的に並列に接続した。結果を図３に示す。
図３から、プローブの本数を増やすと電界強度が増加することがわかる。電解強度が増加すれば、電極内により均一に電流が流れるため、電極直下の酸化膜内の電界および電流密度をより均一にすることができると考えられる。
Confirmation of influence of the number of probes A MOS structure was fabricated on a silicon wafer in the same manner as in Example 1.
The IV characteristics were evaluated by changing the number of probes brought into contact with the produced electrodes to 1, 2, 3, 4, and 9. When the number of probes was two or more, a plurality of probes were electrically connected in parallel. The results are shown in FIG.
FIG. 3 shows that the electric field strength increases as the number of probes increases. If the electrolytic strength increases, the current flows more uniformly in the electrode, so that the electric field and current density in the oxide film immediately below the electrode can be made more uniform.
本発明の評価方法は、わずかな欠陥や加工ダメージを高感度に検出することができるため、低欠陥ウェーハの評価方法として好適である。 The evaluation method of the present invention is suitable as a method for evaluating a low-defect wafer because slight defects and processing damage can be detected with high sensitivity.
Claims (5)
上記酸化膜上に複数の電極を形成すること、
上記電極の表面にプローブを接触させ、該プローブとシリコンウェーハとの間に電圧を印加して酸化膜耐圧特性を測定すること、
を含むシリコンウェーハの評価方法であって、
１つあたりの電極面積は４０〜４００ｍｍ2の範囲であり、前記複数の電極の総面積は、前記シリコンウェーハ表面積の７０〜９０％の範囲であり、かつ上記酸化膜耐圧特性の測定を、１つの電極に対し複数のプローブを接触させて行うことを特徴とするシリコンウェーハの評価方法。 Forming an oxide film on the silicon wafer surface;
Forming a plurality of electrodes on the oxide film;
A probe is brought into contact with the surface of the electrode, and a voltage is applied between the probe and a silicon wafer to measure an oxide film withstand voltage characteristic;
A silicon wafer evaluation method including
The electrode area per one is in the range of 40 to 400 mm 2 , the total area of the plurality of electrodes is in the range of 70 to 90% of the surface area of the silicon wafer, and the measurement of the oxide film breakdown voltage characteristic is 1 A method for evaluating a silicon wafer, comprising performing a plurality of probes in contact with one electrode.
上記ロットから少なくとも１つのシリコンウェーハを抽出すること、
上記抽出されたシリコンウェーハを請求項１〜４のいずれか１項に記載の方法によって評価すること、
上記評価により良品と判定されたシリコンウェーハと同一ロット内の他のシリコンウェーハを製品ウェーハとして出荷すること、
を含むシリコンウェーハの製造方法。 Preparing a lot of silicon wafers consisting of multiple silicon wafers;
Extracting at least one silicon wafer from the lot;
Evaluating the extracted silicon wafer by the method according to any one of claims 1 to 4 ,
Ship other silicon wafers in the same lot as silicon wafers determined as good by the above evaluation as product wafers,
A method for manufacturing a silicon wafer.
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