JP4765598B2 - Manufacturing method of semiconductor device - Google Patents

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本発明は半導体装置の製造方法に関し、特に、電界効果トランジスタを有する半導体装置の製造方法に関するものである。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a field effect transistor.

半導体装置の基本的な素子であるＭＯＳＦＥＴ（金属―酸化膜―半導体電界効果トランジスタ）は、半導体装置の小型化及び高集積化を進めるにつれてますます微細化されてきている。   MOSFETs (metal-oxide film-semiconductor field effect transistors), which are basic elements of semiconductor devices, have been increasingly miniaturized as semiconductor devices have become smaller and more highly integrated.

しかし、微細化が進むにつれてＭＯＳＦＥＴの能力向上が従来のスケーリングだけで達成するのが難しいため、特許文献１などに記載されているように、引っ張りまたは圧縮の応力膜を使用することにより、キャリアの移動度を上昇させてＭＯＳＦＥＴの能力向上を図る技術が９０ｎｍ世代以降注目されている。   However, as the miniaturization progresses, it is difficult to improve the capability of the MOSFET only by the conventional scaling. Therefore, as described in Patent Document 1 and the like, by using a tensile or compressive stress film, A technique for improving the capability of the MOSFET by increasing the mobility has attracted attention since the 90 nm generation.

上記においては、ソース・ドレインの形成後にＮチャネルＭＯＳＦＥＴ（以降ＮＭＯＳとも称する）とＰチャネルＭＯＳＦＥＴ（以降ＰＭＯＳとも称する）で膜応力の異なる絶縁膜を形成しており、ＮＭＯＳにおいては引っ張り応力を、ＰＭＯＳには圧縮応力を与えて能力向上を図っている。   In the above, after forming the source / drain, an insulating film having different film stress is formed by an N channel MOSFET (hereinafter also referred to as NMOS) and a P channel MOSFET (hereinafter also referred to as PMOS). In order to improve the capacity, compressive stress is applied.

第１従来例として、例えばＮＭＯＳとＰＭＯＳについて各々に異なる応力を付与する応力膜を形成する製造方法について、図９（ａ）及び図９（ｂ）により説明する。図面上、左からロジック領域（ＬＡ）とメモリ領域（ＭＡ）に分けており、それぞれの領域にＮＭＯＳとＰＭＯＳが形成されている構成である。   As a first conventional example, for example, a manufacturing method for forming stress films for applying different stresses to NMOS and PMOS will be described with reference to FIGS. 9 (a) and 9 (b). In the drawing, it is divided into a logic area (LA) and a memory area (MA) from the left, and an NMOS and a PMOS are formed in each area.

図９（ａ）に示すように、例えば、半導体基板５０の素子分離絶縁膜５１で分離された活性領域において、ロジック領域ＬＡではＮＭＯＳ用のＰウェル５２とＰＭＯＳ用のＮウェル５３が形成され、メモリ領域ＭＡではＮＭＯＳ用のＰウェル５４とＰＭＯＳ用のＮウェル５５が形成されている。   As shown in FIG. 9A, for example, in the active region isolated by the element isolation insulating film 51 of the semiconductor substrate 50, an NMOS P well 52 and a PMOS N well 53 are formed in the logic region LA. In the memory area MA, an NMOS P well 54 and a PMOS N well 55 are formed.

ロジック領域ＬＡにおいて、図面上素子分離絶縁膜５１上に形成されているゲート電極６０が、Ｐウェル５２とＮウェル５３上にゲート絶縁膜を介して形成されており、このゲート電極６０の両側部におけるＰウェル５２の表層部にＮ型ソース・ドレイン５６が形成され、一方、ゲート電極６０の両側部におけるＮウェル５３の表層部にＰ型ソース・ドレイン５７が形成され、ＮＭＯＳとＰＭＯＳがそれぞれ構成されている。   In the logic region LA, the gate electrode 60 formed on the element isolation insulating film 51 in the drawing is formed on the P well 52 and the N well 53 via the gate insulating film, and both side portions of the gate electrode 60 are formed. N-type source / drain 56 is formed in the surface layer portion of the P well 52 in FIG. 1, while a P-type source / drain 57 is formed in the surface layer portion of the N well 53 on both sides of the gate electrode 60, respectively. Has been.

メモリ領域ＭＡにおいても同様に、図面上素子分離絶縁膜５１上に形成されているゲート電極６１が、Ｐウェル５４とＮウェル５５上にゲート絶縁膜を介して形成されており、このゲート電極６１の両側部におけるＰウェル５４の表層部にＮ型ソース・ドレイン５８が形成され、一方、ゲート電極６１の両側部におけるＮウェル５５の表層部にＰ型ソース・ドレイン５９が形成され、ＮＭＯＳとＰＭＯＳがそれぞれ構成されている。   Similarly, in the memory region MA, a gate electrode 61 formed on the element isolation insulating film 51 in the drawing is formed on the P well 54 and the N well 55 via a gate insulating film. N-type source / drain 58 is formed on the surface layer portion of the P well 54 on both sides of the gate electrode 61, while P-type source / drain 59 is formed on the surface layer portion of the N well 55 on both sides of the gate electrode 61. Are each configured.

ロジック領域ＬＡにおいて、ＮＭＯＳを被覆して引っ張り応力を付与する第１応力膜６２が形成されており、一方でＰＭＯＳを被覆して圧縮応力を付与する第２応力膜６４が形成されている。
ＮＭＯＳとＰＭＯＳの境界では、合わせマージンを確保するため、第１応力膜６２と第２応力膜６４がストッパ膜６３を介して積層されており、例えばゲート電極６０の上層において第１応力膜６２、ストッパ膜６３及び第２応力膜６４が積層している。 In the logic region LA, a first stress film 62 that covers NMOS and applies tensile stress is formed, while a second stress film 64 that covers PMOS and applies compressive stress is formed.
A first stress film 62 and a second stress film 64 are laminated via a stopper film 63 in order to secure a matching margin at the boundary between the NMOS and PMOS. For example, the first stress film 62, A stopper film 63 and a second stress film 64 are laminated.

上記の構成の第１応力膜６２、ストッパ膜６３及び第２応力膜６４は以下のようにして形成する。
即ち、ＮＭＯＳとＰＭＯＳを被覆して全面に第１応力膜６２を形成し、さらにストッパ膜６３を積層する。
次に、フォトリソグラフィ工程によりＰＭＯＳ領域を開口するレジスト膜をパターン形成し、ＲＩＥ（反応性イオンエッチング）などのエッチングを施してＰＭＯＳ領域のストッパ膜６３及び第１応力膜６２を除去する。
次に、ＮＭＯＳとＰＭＯＳを被覆して全面に第２応力膜６４を形成する。
次に、フォトリソグラフィ工程によりＮＭＯＳ領域を開口するレジスト膜をパターン形成し、ＲＩＥなどのエッチングを施してＮＭＯＳ領域の第２応力膜６４を除去し、さらにストッパ膜６３を除去する。 The first stress film 62, the stopper film 63, and the second stress film 64 configured as described above are formed as follows.
That is, the first stress film 62 is formed on the entire surface covering the NMOS and PMOS, and the stopper film 63 is further laminated.
Next, a resist film that opens the PMOS region is patterned by a photolithography process, and etching such as RIE (reactive ion etching) is performed to remove the stopper film 63 and the first stress film 62 in the PMOS region.
Next, a second stress film 64 is formed on the entire surface covering the NMOS and the PMOS.
Next, a resist film that opens the NMOS region is patterned by a photolithography process, the second stress film 64 in the NMOS region is removed by etching such as RIE, and the stopper film 63 is further removed.

一方、メモリ領域ＭＡにおいては、ＮＭＯＳとＰＭＯＳで共通の応力膜として第１応力膜６２が形成されている。メモリ用のトランジスタでは、ＭＯＳＦＥＴの能力向上よりも第１応力膜除去によるダメージの導入の回避やプロセスの簡略化の方が求められているためである。   On the other hand, in the memory area MA, a first stress film 62 is formed as a stress film common to the NMOS and the PMOS. This is because memory transistors are required to avoid the introduction of damage due to the removal of the first stress film and to simplify the process rather than to improve the capability of the MOSFET.

上記のロジック領域ＬＡとメモリ領域ＭＡのそれぞれのＮＭＯＳとＰＭＯＳを被覆して、酸化シリコンの層間絶縁膜６５が形成されている。   An interlayer insulating film 65 of silicon oxide is formed so as to cover the NMOS and PMOS of the logic area LA and the memory area MA.

上記のような構成において、ロジック領域ＬＡのＮＭＯＳのソース・ドレイン５６に達するコンタクトホールＣ５６、ＰＭＯＳのソース・ドレイン５７に達するコンタクトホールＣ５７、メモリ領域ＭＡのＮＭＯＳのソース・ドレイン５８に達するコンタクトホールＣ５８、ＮＭＯＳのソース・ドレイン５９に達するコンタクトホールＣ５９、ロジック領域ＬＡのＮＭＯＳ及びＰＭＯＳのゲート電極６０に達するコンタクトホールＣ６０、メモリ領域ＭＡのＮＭＯＳ及びＰＭＯＳのゲート電極６１に達するコンタクトホールＣ６１を開口する場合、図９（ｂ）に示すように、フォトリソグラフィ工程により上記の全てのコンタクトホールを開口するパターンのレジスト膜６６をパターン形成し、ＲＩＥなどの異方性エッチングを施して、各コンタクトホールを開口する。   In the above configuration, the contact hole C56 reaching the NMOS source / drain 56 in the logic area LA, the contact hole C57 reaching the PMOS source / drain 57, and the contact hole C58 reaching the NMOS source / drain 58 in the memory area MA. A contact hole C59 reaching the NMOS source / drain 59, a contact hole C60 reaching the NMOS and PMOS gate electrodes 60 in the logic area LA, and a contact hole C61 reaching the NMOS and PMOS gate electrodes 61 in the memory area MA. As shown in FIG. 9B, a resist film 66 having a pattern for opening all the contact holes is formed by photolithography, and anisotropic etching such as RIE is performed. To open a contact hole.

また、第２従来例として、例えばＮＭＯＳとＰＭＯＳについて各々に異なる応力を付与する応力膜を形成する製造方法について、図１０（ａ）及び図１０（ｂ）により説明する。第１従来例と同様、図面上、左からロジック領域（ＬＡ）とメモリ領域（ＭＡ）に分けており、それぞれに領域にＮＭＯＳとＰＭＯＳが形成されている構成である。   As a second conventional example, for example, a manufacturing method for forming stress films for applying different stresses to NMOS and PMOS will be described with reference to FIGS. 10 (a) and 10 (b). As in the first conventional example, the logic area (LA) and the memory area (MA) are divided from the left in the drawing, and NMOS and PMOS are formed in each area.

図１０（ａ）に示す構成は、第１従来例の図９（ａ）の構成とほぼ同様である。
但し、メモリ領域ＭＡにおいて、ＮＭＯＳとＰＭＯＳで共通の応力膜として第１応力膜６２、ストッパ膜６３、第２応力膜６４が積層して形成されていることが異なる。 The configuration shown in FIG. 10A is substantially the same as the configuration of FIG. 9A of the first conventional example.
However, the memory region MA is different in that the first stress film 62, the stopper film 63, and the second stress film 64 are laminated as a stress film common to the NMOS and the PMOS.

上記のような構成において、ロジック領域ＬＡのＮＭＯＳのソース・ドレイン５６に達するコンタクトホールＣ５６、ＰＭＯＳのソース・ドレイン５７に達するコンタクトホールＣ５７、メモリ領域ＭＡのＮＭＯＳのソース・ドレイン５８に達するコンタクトホールＣ５８、ＮＭＯＳのソース・ドレイン５９に達するコンタクトホールＣ５９、ロジック領域ＬＡのＮＭＯＳ及びＰＭＯＳのゲート電極６０に達するコンタクトホールＣ６０、メモリ領域ＭＡのＮＭＯＳ及びＰＭＯＳのゲート電極６１に達するコンタクトホールＣ６１を開口する場合、図１０（ｂ）に示すように、フォトリソグラフィ工程により上記の全てのコンタクトホールを開口するパターンのレジスト膜６７をパターン形成し、ＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施して、各コンタクトホールを開口する。   In the above configuration, the contact hole C56 reaching the NMOS source / drain 56 in the logic area LA, the contact hole C57 reaching the PMOS source / drain 57, and the contact hole C58 reaching the NMOS source / drain 58 in the memory area MA. A contact hole C59 reaching the NMOS source / drain 59, a contact hole C60 reaching the NMOS and PMOS gate electrodes 60 in the logic area LA, and a contact hole C61 reaching the NMOS and PMOS gate electrodes 61 in the memory area MA. As shown in FIG. 10B, a resist film 67 having a pattern that opens all of the contact holes is formed by photolithography, and a different pattern such as RIE (reactive ion etching) is formed. Subjected to sexual etching, to open the contact holes.

上記の第１従来例では、ロジック領域ＬＡにおいては、ＮＭＯＳを被覆して第１応力膜６２が形成されており、ＰＭＯＳを被覆して第２応力膜６４が形成され、ゲート電極６０の上層において第１応力膜６２、ストッパ膜６３及び第２応力膜６４が積層している。一方、メモリ領域ＭＡにおいては、ＮＭＯＳ、ＰＭＯＳ及びこれらのゲート電極の上層において共通の応力膜として第１応力膜６２が形成されている。   In the first conventional example, in the logic region LA, the first stress film 62 is formed so as to cover the NMOS, the second stress film 64 is formed so as to cover the PMOS, and in the upper layer of the gate electrode 60. The first stress film 62, the stopper film 63, and the second stress film 64 are laminated. On the other hand, in the memory region MA, a first stress film 62 is formed as a common stress film in the upper layer of the NMOS, PMOS, and these gate electrodes.

上記の構成において各コンタクトホールを開口する場合、ロジック領域ＬＡのＮＭＯＳ及びＰＭＯＳのゲート電極６０に達するコンタクトホールＣ６０の開口においては第１応力膜６２、ストッパ膜６３及び第２応力膜６４が積層しているので、これらの積層体を貫通するようにエッチングする条件が必要であるが、一方でコンタクトホールＣ６０以外のコンタクトホール（Ｃ５６，Ｃ５７，Ｃ５８，Ｃ５９，Ｃ６１）の開口は単層の応力膜を貫通すればよく、半導体基板の表面にダメージを与えないようにしてエッチング加工することが非常に難しい。
さらに、能力向上のために引っ張りまたは圧縮の応力膜の膜厚を厚くしたり、プロセス条件を変えてストレス強度を高めたりする場合には、ますます上記のコンタクトホール加工は難しくなり、歩留低下を引き起こす原因となる。 When each contact hole is opened in the above configuration, the first stress film 62, the stopper film 63, and the second stress film 64 are stacked in the contact hole C60 opening reaching the NMOS and PMOS gate electrodes 60 in the logic region LA. Therefore, it is necessary to carry out etching conditions so as to penetrate these laminates. On the other hand, the opening of contact holes (C56, C57, C58, C59, C61) other than the contact hole C60 is a single layer stress film. It is extremely difficult to perform etching without damaging the surface of the semiconductor substrate.
Furthermore, when increasing the thickness of the tensile or compressive stress film to improve the capacity, or increasing the stress intensity by changing the process conditions, the above contact hole processing becomes increasingly difficult and yield decreases. Cause.

上記の第２従来例では、ロジック領域ＬＡにおいては、ＮＭＯＳを被覆して第１応力膜６２が形成されており、ＰＭＯＳを被覆して第２応力膜６４が形成され、ゲート電極６０の上層において第１応力膜６２、ストッパ膜６３及び第２応力膜６４が積層している。一方、メモリ領域ＭＡにおいては、ＮＭＯＳ、ＰＭＯＳ及びこれらのゲート電極の上層において、第１応力膜６２、ストッパ膜６３及び第２応力膜６４が積層している。   In the second conventional example, in the logic region LA, the first stress film 62 is formed so as to cover the NMOS, the second stress film 64 is formed so as to cover the PMOS, and in the upper layer of the gate electrode 60. The first stress film 62, the stopper film 63, and the second stress film 64 are laminated. On the other hand, in the memory region MA, the first stress film 62, the stopper film 63, and the second stress film 64 are stacked on the upper layers of the NMOS, PMOS, and their gate electrodes.

上記の構成において各コンタクトホールを開口する場合、コンタクトホール（Ｃ５８，５９，Ｃ６０，Ｃ６１）の開口においては第１応力膜６２、ストッパ膜６３及び第２応力膜６４が積層しているので、これらの積層体を貫通するようにエッチングする条件が必要であるが、一方でコンタクトホール（Ｃ５６，Ｃ５７）の開口は単層の応力膜を貫通すればよく、半導体基板の表面にダメージを与えないようにしてエッチング加工することが非常に難しい。
また、第１従来例同様に、応力膜の膜厚を厚くしたり、プロセス条件を変えてストレス強度を高めたりする場合には、ますます上記のコンタクトホール加工は難しくなり、歩留低下を引き起こす原因となる。
特開２００５−５７３０１号公報 When each contact hole is opened in the above configuration, the first stress film 62, the stopper film 63, and the second stress film 64 are stacked in the contact holes (C58, 59, C60, C61). Etching conditions are required so as to penetrate through the stacked body, but on the other hand, the contact holes (C56, C57) need only penetrate through a single-layer stress film, so as not to damage the surface of the semiconductor substrate. It is very difficult to etch.
Also, as with the first conventional example, when increasing the stress film thickness or increasing the stress intensity by changing the process conditions, the above contact hole processing becomes increasingly difficult and causes a decrease in yield. Cause.
JP-A-2005-57301

本発明の目的は、層数や膜質の異なる応力膜を有する構造においてコンタクトホールを開口する場合、基板にダメージを与えることなく各応力膜について最適な条件でコンタクトホールを開口することができる半導体装置の製造方法を提供することである。   An object of the present invention is to provide a semiconductor device capable of opening a contact hole under optimum conditions for each stress film without damaging the substrate when the contact hole is opened in a structure having stress films having different numbers of layers and different film qualities. It is to provide a manufacturing method.

上記の課題を解決するため、本発明の半導体装置の製造方法は、半導体基板に共通の第１ゲート電極を有する第１トランジスタ及び第２トランジスタを形成する工程と、前記第１トランジスタの上層及び前記第１トランジスタ及び前記第２トランジスタの境界部分における前記第１ゲート電極の上層に第１応力膜を形成する工程と、前記第２トランジスタの上層及び前記第１トランジスタ及び前記第２トランジスタの境界部分における前記第１ゲート電極上の前記第１応力膜の上層に第２応力膜を形成する工程と、前記第１応力膜と前記第２応力膜の上層に絶縁膜を形成する工程と、前記絶縁膜、前記第１応力膜及び前記第２応力膜を貫通して、前記第１トランジスタ及び前記第２トランジスタのソース・ドレインに達するコンタクトホールを開口する工程と、前記絶縁膜、前記第１応力膜及び前記第２応力膜を貫通して、前記第１トランジスタ及び前記第２トランジスタの境界部分における前記第１ゲート電極に達するコンタクトホールを開口する工程とを有する。   In order to solve the above problems, a method of manufacturing a semiconductor device of the present invention includes a step of forming a first transistor and a second transistor having a common first gate electrode on a semiconductor substrate, an upper layer of the first transistor, Forming a first stress film on an upper layer of the first gate electrode at a boundary portion between the first transistor and the second transistor; and an upper layer of the second transistor and a boundary portion between the first transistor and the second transistor. Forming a second stress film over the first stress film on the first gate electrode; forming an insulating film over the first stress film and the second stress film; and the insulating film. Contact holes that penetrate through the first stress film and the second stress film and reach the source and drain of the first transistor and the second transistor And opening a contact hole that reaches the first gate electrode at the boundary between the first transistor and the second transistor through the insulating film, the first stress film, and the second stress film. Process.

上記の本発明の半導体装置の製造方法は、まず、半導体基板に共通の第１ゲート電極を有する第１トランジスタ及び第２トランジスタを形成する。
次に、第１トランジスタの上層及び第１トランジスタ及び第２トランジスタの境界部分における第１ゲート電極の上層に第１応力膜を形成し、さらに、第２トランジスタの上層及び第１トランジスタ及び第２トランジスタの境界部分における第１ゲート電極上の第１応力膜の上層に第２応力膜を形成する。
次に、第１応力膜と第２応力膜の上層に絶縁膜を形成する。
次に、絶縁膜、第１応力膜及び第２応力膜を貫通して、第１トランジスタ及び第２トランジスタのソース・ドレインに達するコンタクトホールを開口する。さらに別の工程において、絶縁膜、第１応力膜及び第２応力膜を貫通して、第１トランジスタ及び第２トランジスタの境界部分における第１ゲート電極に達するコンタクトホールを開口する。 In the method for manufacturing a semiconductor device according to the present invention, first and second transistors having a common first gate electrode are first formed on a semiconductor substrate.
Next, a first stress film is formed on an upper layer of the first transistor and an upper layer of the first gate electrode at a boundary portion between the first transistor and the second transistor, and further, an upper layer of the second transistor, the first transistor, and the second transistor. A second stress film is formed in an upper layer of the first stress film on the first gate electrode at the boundary portion.
Next, an insulating film is formed on the first stress film and the second stress film.
Next, contact holes reaching the source / drain of the first transistor and the second transistor are opened through the insulating film, the first stress film, and the second stress film. In yet another step, a contact hole that penetrates the insulating film, the first stress film, and the second stress film and reaches the first gate electrode at the boundary between the first transistor and the second transistor is opened.

本発明の半導体装置の製造方法は、第１トランジスタ及び第２トランジスタのソース・ドレインに達するコンタクトホールを開口する工程と、第１トランジスタ及び第２トランジスタの境界部分における第１ゲート電極に達するコンタクトホールを開口する工程とを分けて行うことにより、基板にダメージを与えることなく、各コンタクトホールが貫通すべき応力膜の層数や膜質に応じて各応力膜について最適な条件でコンタクトホールを開口することができる。   The method of manufacturing a semiconductor device according to the present invention includes a step of opening contact holes reaching the source / drain of the first transistor and the second transistor, and a contact hole reaching the first gate electrode at the boundary between the first transistor and the second transistor. This process is performed separately from the step of opening the contact holes, and the contact holes are opened under the optimum conditions for each stress film according to the number and quality of the stress films to be penetrated by each contact hole without damaging the substrate. be able to.

以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。   Embodiments of a method for manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings.

第１実施形態
図１（ａ）は、本実施形態に係る半導体装置の平面図であり、図１（ｂ）は図１（ａ）中のＸ−Ｘ’における模式断面図である。
図面上、左からロジック領域（ＬＡ）とメモリ領域（ＭＡ）に分けており、それぞれの領域にＮＭＯＳとＰＭＯＳが形成されている構成である。 First Embodiment FIG. 1A is a plan view of a semiconductor device according to this embodiment, and FIG. 1B is a schematic cross-sectional view taken along the line XX ′ in FIG.
In the drawing, it is divided into a logic area (LA) and a memory area (MA) from the left, and an NMOS and a PMOS are formed in each area.

例えば、半導体基板１０の素子分離絶縁膜１１で分離された活性領域において、ロジック領域ＬＡではＮＭＯＳ用のＰウェル１２とＰＭＯＳ用のＮウェル１３が形成され、メモリ領域ＭＡではＮＭＯＳ用のＰウェル１４とＰＭＯＳ用のＮウェル１５が形成されている。   For example, in the active region isolated by the element isolation insulating film 11 of the semiconductor substrate 10, an NMOS P well 12 and a PMOS N well 13 are formed in the logic region LA, and an NMOS P well 14 is formed in the memory region MA. An N well 15 for PMOS is formed.

ロジック領域ＬＡにおいて、Ｐウェル１２とＮウェル１３上にゲート絶縁膜を介して第１ゲート電極２０が形成されている。図１（ｂ）の断面図においては、図面上素子分離絶縁膜１１上に形成されている部分を示している。
上記の第１ゲート電極２０の両側部におけるＰウェル１２の表層部にＮ型ソース・ドレイン１６が形成され、一方、ゲート電極２０の両側部におけるＮウェル１３の表層部にＰ型ソース・ドレイン１７が形成され、ＮＭＯＳ（第１トランジスタ）とＰＭＯＳ（第２トランジスタ）がそれぞれ構成されている。 In the logic region LA, a first gate electrode 20 is formed on the P well 12 and the N well 13 via a gate insulating film. In the cross-sectional view of FIG. 1B, a portion formed on the element isolation insulating film 11 is shown in the drawing.
An N-type source / drain 16 is formed on the surface layer of the P well 12 on both sides of the first gate electrode 20, while a P-type source / drain 17 is formed on the surface of the N well 13 on both sides of the gate electrode 20. Are formed to constitute an NMOS (first transistor) and a PMOS (second transistor), respectively.

メモリ領域ＭＡにおいても同様に、Ｐウェル１４とＮウェル１５上にゲート絶縁膜を介して第２ゲート電極２１が形成されている。図１（ｂ）の断面図においては、図面上素子分離絶縁膜１１上に形成されている部分を示している。
上記の第２ゲート電極２１の両側部におけるＰウェル１４の表層部にＮ型ソース・ドレイン１８が形成され、一方、第２ゲート電極２１の両側部におけるＮウェル１５の表層部にＰ型ソース・ドレイン１９が形成され、ＮＭＯＳとＰＭＯＳ（メモリ領域ＭＡにおいてはＮＭＯＳとＰＭＯＳを合わせて第３トランジスタと称する）がそれぞれ構成されている。 Similarly, in the memory region MA, a second gate electrode 21 is formed on the P well 14 and the N well 15 via a gate insulating film. In the cross-sectional view of FIG. 1B, a portion formed on the element isolation insulating film 11 is shown in the drawing.
An N-type source / drain 18 is formed in the surface layer portion of the P well 14 on both sides of the second gate electrode 21, while a P-type source / drain 18 is formed on the surface layer portion of the N well 15 on both sides of the second gate electrode 21. A drain 19 is formed, and an NMOS and a PMOS (in the memory region MA, the NMOS and the PMOS are collectively referred to as a third transistor) are configured.

ロジック領域ＬＡにおいて、ＮＭＯＳを被覆して引っ張り応力を付与する第１応力膜２２が形成されており、一方でＰＭＯＳを被覆して圧縮応力を付与する第２応力膜２４が形成されている。ＮＭＯＳとＰＭＯＳの境界では、合わせマージンを確保するため、第１応力膜２２と第２応力膜２４がストッパ膜２３を介して積層されており、例えば第１ゲート電極２０の上層において第１応力膜２２、ストッパ膜２３及び第２応力膜２４が積層している。
一方、メモリ領域ＭＡにおいては、ＮＭＯＳとＰＭＯＳで共通の応力膜として第１応力膜２２のみが形成されている。 In the logic region LA, a first stress film 22 that covers the NMOS and applies tensile stress is formed, while a second stress film 24 that covers the PMOS and applies compressive stress is formed. The first stress film 22 and the second stress film 24 are stacked via the stopper film 23 in order to secure a matching margin at the boundary between the NMOS and PMOS. For example, the first stress film is formed above the first gate electrode 20. 22, a stopper film 23 and a second stress film 24 are laminated.
On the other hand, in the memory area MA, only the first stress film 22 is formed as a stress film common to the NMOS and the PMOS.

上記のロジック領域ＬＡとメモリ領域ＭＡのそれぞれのＮＭＯＳとＰＭＯＳを被覆して、酸化シリコンの層間絶縁膜２５が形成されている。
上記の層間絶縁膜２５、第１応力膜２２及び第２応力膜２４を貫通して、ＮＭＯＳのソース・ドレイン１６に達するコンタクトホールＣ１６、ＰＭＯＳのソース・ドレイン１７に達するコンタクトホールＣ１７、メモリ領域ＭＡのＮＭＯＳのソース・ドレイン１８に達するコンタクトホールＣ１８、ＮＭＯＳのソース・ドレイン１９に達するコンタクトホールＣ１９、ロジック領域ＬＡのＮＭＯＳ及びＰＭＯＳの第１ゲート電極２０に達するコンタクトホールＣ２０、メモリ領域ＭＡのＮＭＯＳ及びＰＭＯＳの第２ゲート電極２１に達するコンタクトホールＣ２１が開口されている。
さらに、上記の各コンタクトホール（Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２０，Ｃ２１）内に埋め込まれて、コンタクトプラグを含む上層配線（Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９，Ｐ２０，Ｐ２１）が形成されている。 An interlayer insulating film 25 of silicon oxide is formed so as to cover the NMOS and PMOS of the logic area LA and the memory area MA.
A contact hole C16 reaching the NMOS source / drain 16 through the interlayer insulating film 25, the first stress film 22 and the second stress film 24, a contact hole C17 reaching the PMOS source / drain 17, and a memory region MA Contact hole C18 reaching the NMOS source / drain 18, contact hole C19 reaching the NMOS source / drain 19, NMOS in the logic area LA and contact hole C20 reaching the first gate electrode 20 of the PMOS, NMOS in the memory area MA and A contact hole C21 reaching the second gate electrode 21 of the PMOS is opened.
Further, upper wirings (P16, P17, P18, P19, P20, P21) including contact plugs are formed by being embedded in the contact holes (C16, C17, C18, C19, C20, C21). .

次に、上記の本実施形態の半導体装置の製造方法について説明する。
まず、図２（ａ）に示す構造に至る工程について説明する。
例えば、ＬＯＣＯＳ法あるいはＳＴＩ法などにより半導体基板１０の活性領域を区分するように素子分離絶縁膜１１を形成し、イオン注入などによりロジック領域ＬＡにはＮＭＯＳ用のＰウェル１２とＰＭＯＳ用のＮウェル１３を形成し、メモリ領域ＭＡにはＮＭＯＳ用のＰウェル１４とＰＭＯＳ用のＮウェル１５を形成する。 Next, a method for manufacturing the semiconductor device of the present embodiment will be described.
First, the process leading to the structure shown in FIG.
For example, the element isolation insulating film 11 is formed so as to partition the active region of the semiconductor substrate 10 by the LOCOS method or the STI method, and the NMOS region P well 12 and the PMOS N well are formed in the logic region LA by ion implantation or the like. 13 is formed, and an NMOS P well 14 and a PMOS N well 15 are formed in the memory region MA.

次に、ロジック領域ＬＡにおいて、Ｐウェル１２とＮウェル１３上にゲート絶縁膜を形成し、その上層にポリシリコンなどの導電層を堆積し、ゲート電極のパターンに加工して第１ゲート電極２０とする。
一方、メモリ領域ＭＡにおいても同様に、Ｐウェル１４とＮウェル１５上にゲート絶縁膜を形成し、その上層に第２ゲート電極２１を形成する。 Next, in the logic region LA, a gate insulating film is formed on the P well 12 and the N well 13, a conductive layer such as polysilicon is deposited on the upper layer, and processed into a gate electrode pattern to form the first gate electrode 20. And
On the other hand, similarly in the memory region MA, a gate insulating film is formed on the P well 14 and the N well 15, and the second gate electrode 21 is formed on the upper layer.

次に、ロジック領域ＬＡにおいて、第１ゲート電極２０の両側部におけるＰウェル１２の表層部にＮ型ソース・ドレイン１６を形成してＮＭＯＳを構成する。
また、第１ゲート電極２０の両側部におけるＮウェル１３の表層部にＰ型ソース・ドレイン１７を形成してＰＭＯＳを構成する。 Next, in the logic region LA, an N-type source / drain 16 is formed in the surface layer portion of the P well 12 on both sides of the first gate electrode 20 to constitute an NMOS.
Further, a P-type source / drain 17 is formed in the surface layer portion of the N well 13 on both sides of the first gate electrode 20 to constitute a PMOS.

メモリ領域ＭＡにおいても同様に、第２ゲート電極２１の両側部におけるＰウェル１４の表層部にＮ型ソース・ドレイン１８を形成してＮＭＯＳを構成する。
また、第２ゲート電極２１の両側部におけるＮウェル１５の表層部にＰ型ソース・ドレイン１９を形成してＰＭＯＳを構成する。 Similarly, in the memory region MA, an N-type source / drain 18 is formed in the surface layer portion of the P well 14 on both sides of the second gate electrode 21 to constitute an NMOS.
Further, a P-type source / drain 19 is formed in the surface layer portion of the N well 15 on both sides of the second gate electrode 21 to constitute a PMOS.

上記のようにして、半導体基板１０のロジック領域ＬＡに、共通の第１ゲート電極２０を有するＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）を形成し、一方で、半導体基板１０のメモリ領域ＭＡに、共通の第２ゲート電極２１を有するＮＭＯＳとＰＭＯＳ（第３トランジスタ）を形成する。   As described above, the NMOS (first transistor) and the PMOS (second transistor) having the common first gate electrode 20 are formed in the logic region LA of the semiconductor substrate 10, while the memory region of the semiconductor substrate 10 is formed. In the MA, an NMOS and a PMOS (third transistor) having a common second gate electrode 21 are formed.

次に、ロジック領域ＬＡにおいて、ＮＭＯＳとＰＭＯＳを被覆して全面に第１応力膜２２を形成する。例えばプラズマＣＶＤ法などにより引っ張りの応力を付与する窒化シリコン膜を５０ｎｍの膜厚で堆積して第１応力膜２２とする。   Next, in the logic area LA, the first stress film 22 is formed on the entire surface covering the NMOS and the PMOS. For example, a silicon nitride film that imparts tensile stress by a plasma CVD method or the like is deposited to a thickness of 50 nm to form the first stress film 22.

次に、第１応力膜２２の上層にストッパ膜２３を積層する。例えば、ＣＶＤ法により酸化シリコンを３０ｎｍの膜厚で堆積させ、ストッパ膜２３とする。これは、後工程で上層窒化シリコン膜をエッチングするときのエッチングストッパとなる。   Next, a stopper film 23 is laminated on the first stress film 22. For example, silicon oxide is deposited with a film thickness of 30 nm by the CVD method to form the stopper film 23. This serves as an etching stopper when the upper silicon nitride film is etched in a later step.

次に、フォトリソグラフィ工程によりＰＭＯＳ領域を開口するレジスト膜をパターン形成し、ＲＩＥなどのエッチングを施して、ＮＭＯＳの上層及びＮＭＯＳ及びＰＭＯＳの境界部分における第１ゲート電極２０の上層の部分を残して、ＰＭＯＳ領域のストッパ膜２３及び第１応力膜２２を除去する。
以上のようにして、ロジック領域ＬＡのＮＭＯＳ（第１トランジスタ）の上層及びＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）の境界部分における第１ゲート電極２０の上層に第１応力膜２２を形成する。 Next, a resist film that opens the PMOS region is patterned by photolithography, and etching such as RIE is performed, leaving the upper layer of the NMOS and the upper layer of the first gate electrode 20 at the boundary between the NMOS and PMOS. Then, the stopper film 23 and the first stress film 22 in the PMOS region are removed.
As described above, the first stress film 22 is formed on the upper layer of the NMOS (first transistor) in the logic region LA and the upper layer of the first gate electrode 20 at the boundary between the NMOS (first transistor) and the PMOS (second transistor). Form.

次に、ＮＭＯＳとＰＭＯＳを被覆して全面に第２応力膜２４を形成する。例えばプラズマＣＶＤ法などにより圧縮の応力を付与する窒化シリコン膜を５０ｎｍの膜厚で堆積して第２応力膜２４とする。   Next, the second stress film 24 is formed on the entire surface covering the NMOS and the PMOS. For example, a silicon nitride film to which a compressive stress is applied is deposited by a plasma CVD method or the like to form a second stress film 24.

次に、フォトリソグラフィ工程によりＮＭＯＳ領域を開口するレジスト膜をパターン形成し、ＲＩＥなどのエッチングを施して、ＰＭＯＳの上層及びＮＭＯＳ及びＰＭＯＳの境界部分における第１ゲート電極２０上の第１応力膜２２とストッパ膜２３の上層の部分を残して、ＮＭＯＳ領域の第２応力膜２４を除去し、さらにストッパ膜２３を除去する。
以上のようにして、ロジック領域ＬＡのＰＭＯＳ（第２トランジスタ）の上層及びＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）の境界部分における第１ゲート電極２０上の第１応力膜２２及びストッパ膜２３の上層に第２応力膜２４を形成する。 Next, a resist film that opens the NMOS region is patterned by a photolithography process, and etching such as RIE is performed, so that the first stress film 22 on the first gate electrode 20 in the upper layer of the PMOS and the boundary between the NMOS and PMOS is formed. The second stress film 24 in the NMOS region is removed, leaving the upper layer portion of the stopper film 23, and the stopper film 23 is further removed.
As described above, the first stress film 22 and the stopper on the first gate electrode 20 in the upper layer of the PMOS (second transistor) in the logic region LA and the boundary portion between the NMOS (first transistor) and the PMOS (second transistor). A second stress film 24 is formed on the film 23.

上記のようにして、ＮＭＯＳを被覆して第１応力膜２２を形成し、ＰＭＯＳを被覆して第２応力膜２４を形成し、ＮＭＯＳとＰＭＯＳの境界における第１ゲート電極２０の上層において第１応力膜２２、ストッパ膜２３及び第２応力膜２４を積層させる。   As described above, the first stress film 22 is formed so as to cover the NMOS, the second stress film 24 is formed so as to cover the PMOS, and the first layer is formed on the first gate electrode 20 at the boundary between the NMOS and PMOS. The stress film 22, the stopper film 23, and the second stress film 24 are laminated.

一方、メモリ領域ＭＡにおいては、ＮＭＯＳとＰＭＯＳ（第３トランジスタ）を被覆して、ＮＭＯＳとＰＭＯＳの境界における第２ゲート電極２１の上層まで含めて、全面に第１応力膜２２のみを形成する。ストッパ膜２３及び第２応力膜２４については形成しないようにする。   On the other hand, in the memory region MA, only the first stress film 22 is formed over the entire surface including the upper layer of the second gate electrode 21 at the boundary between the NMOS and PMOS, covering the NMOS and PMOS (third transistor). The stopper film 23 and the second stress film 24 are not formed.

上記のロジック領域ＬＡとメモリ領域ＭＡのそれぞれのＮＭＯＳとＰＭＯＳを被覆して、第１応力膜２２及び第２応力膜２４の上層に、ＣＶＤ法などにより酸化シリコンを堆積させ、層間絶縁膜２５を形成する。
以上で、図２（ａ）に示す構成となる。 The NMOS and PMOS of the logic area LA and the memory area MA are covered, and silicon oxide is deposited on the first stress film 22 and the second stress film 24 by the CVD method or the like, and the interlayer insulating film 25 is formed. Form.
Thus, the configuration shown in FIG.

次に、各コンタクトホール（Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２０，Ｃ２１）を複数にグループ分けして独立した工程により開口する。
まず、図２（ｂ）に示すように、スピンコート法などによりフォトレジスト膜２６を成膜し、フォトリソグラフィ工程により、ＮＭＯＳのソース・ドレイン１６に達するコンタクトホールＣ１６、ＰＭＯＳのソース・ドレイン１７に達するコンタクトホールＣ１７、メモリ領域ＭＡのＮＭＯＳのソース・ドレイン１８に達するコンタクトホールＣ１８、ＮＭＯＳのソース・ドレイン１９に達するコンタクトホールＣ１９、メモリ領域ＭＡのＮＭＯＳ及びＰＭＯＳの第２ゲート電極２１に達するコンタクトホールＣ２１を開口するパターンを形成して、これをマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施すことにより、層間絶縁膜２５、第１応力膜２２及び第２応力膜２４を貫通して、上記のコンタクトホール（Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２１）を開口する。 Next, each contact hole (C16, C17, C18, C19, C20, C21) is divided into a plurality of groups and opened by an independent process.
First, as shown in FIG. 2B, a photoresist film 26 is formed by spin coating or the like, and contact holes C16 reaching the NMOS source / drain 16 and PMOS source / drain 17 are formed by a photolithography process. A contact hole C17 reaching the NMOS source / drain 18 in the memory area MA, a contact hole C19 reaching the NMOS source / drain 19, and a contact hole reaching the NMOS and PMOS second gate electrodes 21 in the memory area MA. A pattern that opens C21 is formed, and anisotropic etching such as RIE (reactive ion etching) is performed using the pattern as a mask, thereby penetrating the interlayer insulating film 25, the first stress film 22, and the second stress film 24. The above contact hole C16, C17, C18, C19, C21) to open the.

次に、図３に示すように、スピンコート法などによりフォトレジスト膜２７を成膜し、フォトリソグラフィ工程により、ロジック領域ＬＡのＮＭＯＳ及びＰＭＯＳの第１ゲート電極２０に達するコンタクトホールＣ２０を開口するパターンを形成して、これをマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施すことにより、層間絶縁膜２５、第１応力膜２２、ストッパ膜２３及び第２応力膜２４を貫通して、上記のコンタクトホールＣ２０を開口する。   Next, as shown in FIG. 3, a photoresist film 27 is formed by spin coating or the like, and a contact hole C20 reaching the NMOS and PMOS first gate electrodes 20 in the logic region LA is opened by a photolithography process. By forming a pattern and performing anisotropic etching such as RIE (reactive ion etching) using this as a mask, the interlayer insulating film 25, the first stress film 22, the stopper film 23, and the second stress film 24 are penetrated. Then, the contact hole C20 is opened.

以降の工程としては、例えば各コンタクトホール（Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２０，Ｃ２１）内を埋め込んでコンタクトプラグなどの上層配線（Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９，Ｐ２０，Ｐ２１）を形成し、図１（ａ）及び図１（ｂ）に示す構成の半導体装置とする。   As the subsequent steps, for example, the contact holes (C16, C17, C18, C19, C20, C21) are filled to form upper layer wirings (P16, P17, P18, P19, P20, P21) such as contact plugs, It is assumed that the semiconductor device has the configuration shown in FIGS.

上記のロジック領域ＬＡにおいて、コンタクトホールＣ２０のみにおいて開口領域内に第１応力膜２２と応力膜２４が積層して形成されており、他のコンタクトホール（Ｃ１６，Ｃ１７）においては第１応力膜２２と第２応力膜２４のいずれかが形成されている構成である。
従って、本実施形態に係る半導体装置の製造方法においては、ロジック領域のＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）のソース・ドレインに達するコンタクトホール（Ｃ１６，Ｃ１７）を開口する工程と、ＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）の境界部分における第１ゲート電極２０に達するコンタクトホールＣ２０を開口する工程とを分けて行うことにより、基板にダメージを与えることなく、各コンタクトホールが貫通すべき応力膜の層数に応じて各応力膜について最適な条件でコンタクトホールを開口することができる。 In the logic area LA, the first stress film 22 and the stress film 24 are laminated in the opening area only in the contact hole C20, and the first stress film 22 is formed in the other contact holes (C16, C17). And the second stress film 24 are formed.
Therefore, in the method of manufacturing a semiconductor device according to the present embodiment, the process of opening contact holes (C16, C17) reaching the source / drain of the NMOS (first transistor) and the PMOS (second transistor) in the logic region; By separately performing the step of opening the contact hole C20 reaching the first gate electrode 20 at the boundary between the NMOS (first transistor) and the PMOS (second transistor), each contact hole is not damaged. The contact hole can be opened under the optimum conditions for each stress film according to the number of stress films to be penetrated.

さらに、メモリ領域ＭＡのＮＭＯＳとＰＭＯＳ（第３トランジスタ）に対するコンタクトホール（Ｃ１８，Ｃ１９，Ｃ２１）はいずれも開口領域内に第１応力膜２２のみが形成されている構成である。
従って、上記のロジック領域のＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）のソース・ドレインに達するコンタクトホール（Ｃ１６，Ｃ１７）を開口する工程と同時に開口することができる。 Further, the contact holes (C18, C19, C21) for the NMOS and PMOS (third transistor) in the memory area MA are all configured such that only the first stress film 22 is formed in the opening area.
Accordingly, the contact holes (C16, C17) reaching the source / drain of the NMOS (first transistor) and the PMOS (second transistor) in the logic region can be opened simultaneously with the step of opening.

第２実施形態
本実施形態は、第１実施形態に係る半導体装置の製造方法において、図２（ｂ）に示すコンタクトホール（Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２１）の開口工程をさらに２回の開口工程に分けて行うものである。 Second Embodiment In this embodiment, in the method of manufacturing a semiconductor device according to the first embodiment, the contact hole (C16, C17, C18, C19, C21) opening process shown in FIG. It is performed by dividing into opening processes.

即ち、まず、図４（ａ）に示すように、スピンコート法などによりフォトレジスト膜２８を成膜し、フォトリソグラフィ工程により、ＮＭＯＳのソース・ドレイン１６に達するコンタクトホールＣ１６、メモリ領域ＭＡのＮＭＯＳのソース・ドレイン１８に達するコンタクトホールＣ１８、ＮＭＯＳのソース・ドレイン１９に達するコンタクトホールＣ１９、メモリ領域ＭＡのＮＭＯＳ及びＰＭＯＳの第２ゲート電極２１に達するコンタクトホールＣ２１を開口するパターンを形成して、これをマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施すことにより、層間絶縁膜２５及び第１応力膜２２を貫通して、上記のコンタクトホール（Ｃ１６，Ｃ１８，Ｃ１９，Ｃ２１）を開口する。   That is, first, as shown in FIG. 4A, a photoresist film 28 is formed by spin coating or the like, and contact holes C16 reaching the source / drain 16 of the NMOS and the NMOS of the memory area MA by a photolithography process. Forming a pattern of opening a contact hole C18 reaching the source / drain 18 of the MOS transistor, a contact hole C19 reaching the source / drain 19 of the NMOS, and a contact hole C21 reaching the NMOS and PMOS second gate electrodes 21 of the memory region MA, By using anisotropic etching such as RIE (reactive ion etching) using this as a mask, the contact holes (C16, C18, C19, C21) are penetrated through the interlayer insulating film 25 and the first stress film 22. To open.

次に、図４（ｂ）に示すように、スピンコート法などによりフォトレジスト膜２９を成膜し、フォトリソグラフィ工程により、ＮＭＯＳのソース・ドレイン１７に達するコンタクトホールＣ１７を開口するパターンを形成して、これをマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施すことにより、層間絶縁膜２５及び第２応力膜２４を貫通して、上記のコンタクトホールＣ１７を開口する。
上記以外の工程は、実質的に第１実施形態と同様に行うことができる。 Next, as shown in FIG. 4B, a photoresist film 29 is formed by spin coating or the like, and a pattern for opening contact holes C17 reaching the NMOS source / drain 17 is formed by a photolithography process. Then, by performing anisotropic etching such as RIE (reactive ion etching) using this as a mask, the contact hole C17 is opened through the interlayer insulating film 25 and the second stress film 24.
Processes other than those described above can be performed in substantially the same manner as in the first embodiment.

上記のロジック領域ＬＡにおいて、コンタクトホールＣ１６の開口領域に第１応力膜２２が形成されており、コンタクトホールＣ１７の開口領域には第２応力膜２４が形成されている。
従って、本実施形態に係る半導体装置の製造方法においては、ロジック領域のＮＭＯＳ（第１トランジスタ）のソース・ドレインに達するコンタクトホールＣ１６を開口する工程と、ＰＭＯＳ（第２トランジスタ）のソース・ドレインに達するコンタクトホールＣ１７を開口する工程とを分けて行うことにより、基板にダメージを与えることなく、各コンタクトホールが貫通すべき応力膜の層数だけでなく、膜質にも応じて、各応力膜について最適な条件でコンタクトホールを開口することができる。 In the logic area LA, the first stress film 22 is formed in the opening area of the contact hole C16, and the second stress film 24 is formed in the opening area of the contact hole C17.
Therefore, in the method of manufacturing the semiconductor device according to the present embodiment, the step of opening the contact hole C16 reaching the source / drain of the NMOS (first transistor) in the logic region and the source / drain of the PMOS (second transistor) are performed. By separately performing the process of opening the reaching contact hole C17, each stress film is not affected by the number of stress films to be penetrated by each contact hole but also by the film quality without damaging the substrate. Contact holes can be opened under optimum conditions.

さらに、メモリ領域ＭＡのＮＭＯＳとＰＭＯＳ（第３トランジスタ）に対するコンタクトホール（Ｃ１８，Ｃ１９，Ｃ２１）はいずれも開口領域内に第１応力膜２２のみが形成されている構成である。
従って、上記のロジック領域のＮＭＯＳ（第１トランジスタ）のソース・ドレインに達するコンタクトホールＣ１６を開口する工程と同時に開口することができる。 Further, the contact holes (C18, C19, C21) for the NMOS and PMOS (third transistor) in the memory area MA are all configured such that only the first stress film 22 is formed in the opening area.
Therefore, the contact hole C16 reaching the source / drain of the NMOS (first transistor) in the logic region can be opened simultaneously with the step of opening the contact hole C16.

第３実施形態
図５は、本実施形態に係る半導体装置の模式断面図である。
図面上、左からロジック領域（ＬＡ）とメモリ領域（ＭＡ）に分けており、それぞれの領域にＮＭＯＳとＰＭＯＳが形成されている構成である。 Third Embodiment FIG. 5 is a schematic cross-sectional view of a semiconductor device according to this embodiment.
In the drawing, it is divided into a logic area (LA) and a memory area (MA) from the left, and an NMOS and a PMOS are formed in each area.

第１実施形態の半導体装置と実質的に同様であるが、メモリ領域ＭＡの応力膜として、ＮＭＯＳとＰＭＯＳで共通の第１応力膜２２、ストッパ膜２３、第２応力膜２４が積層されており、メモリ領域ＭＡのＮＭＯＳのソース・ドレイン１８に達するコンタクトホールＣ１８、ＮＭＯＳのソース・ドレイン１９に達するコンタクトホールＣ１９、メモリ領域ＭＡのＮＭＯＳ及びＰＭＯＳの第２ゲート電極２１に達するコンタクトホールＣ２１は、それぞれ第１応力膜２２、ストッパ膜２３、第２応力膜２４を貫通して形成されていることが異なる。   Although substantially the same as the semiconductor device of the first embodiment, the first stress film 22, the stopper film 23, and the second stress film 24 common to the NMOS and PMOS are stacked as the stress film in the memory region MA. The contact hole C18 reaching the NMOS source / drain 18 in the memory area MA, the contact hole C19 reaching the NMOS source / drain 19, and the contact hole C21 reaching the NMOS and PMOS second gate electrodes 21 in the memory area MA are respectively shown in FIG. The difference is that the first stress film 22, the stopper film 23, and the second stress film 24 are formed to penetrate therethrough.

次に、上記の本実施形態の半導体装置の製造方法について説明する。
まず、図６（ａ）に示す構造に至る工程について説明する。
第１実施形態の半導体装置の製造方法と同様にして、例えば、ＬＯＣＯＳ法あるいはＳＴＩ法などにより半導体基板１０の活性領域を区分するように素子分離絶縁膜１１を形成し、さらにＰウェル１２、Ｎウェル１３、Ｐウェル１４及びＮウェル１５を形成する。
次に、ロジック領域ＬＡにおいてゲート絶縁膜を介して第１ゲート電極２０を形成し、メモリ領域ＭＡにおいてもゲート絶縁膜を介して第２ゲート電極２１を形成する。 Next, a method for manufacturing the semiconductor device of the present embodiment will be described.
First, the process leading to the structure shown in FIG.
In the same manner as in the semiconductor device manufacturing method of the first embodiment, the element isolation insulating film 11 is formed so as to partition the active region of the semiconductor substrate 10 by, for example, the LOCOS method or the STI method. Well 13, P well 14 and N well 15 are formed.
Next, the first gate electrode 20 is formed through the gate insulating film in the logic region LA, and the second gate electrode 21 is formed through the gate insulating film also in the memory region MA.

次に、ロジック領域ＬＡにおいて、Ｎ型ソース・ドレイン１６を形成してＮＭＯＳを構成し、Ｐ型ソース・ドレイン１７を形成してＰＭＯＳを構成する。
また、メモリ領域ＭＡにおいても同様に、Ｎ型ソース・ドレイン１８を形成してＮＭＯＳを構成し、Ｐ型ソース・ドレイン１９を形成してＰＭＯＳを構成する。
上記のようにして、半導体基板１０のロジック領域ＬＡに、共通の第１ゲート電極２０を有するＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）を形成し、一方で、半導体基板１０のメモリ領域ＭＡに、共通の第２ゲート電極２１を有するＮＭＯＳとＰＭＯＳ（第３トランジスタ）を形成する。 Next, in the logic region LA, an N-type source / drain 16 is formed to constitute an NMOS, and a P-type source / drain 17 is formed to constitute a PMOS.
Similarly, in the memory area MA, an N-type source / drain 18 is formed to form an NMOS, and a P-type source / drain 19 is formed to form a PMOS.
As described above, the NMOS (first transistor) and the PMOS (second transistor) having the common first gate electrode 20 are formed in the logic region LA of the semiconductor substrate 10, while the memory region of the semiconductor substrate 10 is formed. In the MA, an NMOS and a PMOS (third transistor) having a common second gate electrode 21 are formed.

次に、第１実施形態と同様にして、ロジック領域ＬＡにおいて、ＮＭＯＳを被覆して第１応力膜２２を形成し、ＰＭＯＳを被覆して第２応力膜２４を形成し、ＮＭＯＳとＰＭＯＳの境界における第１ゲート電極２０の上層において第１応力膜２２、ストッパ膜２３及び第２応力膜２４を積層させる。   Next, in the same manner as in the first embodiment, in the logic region LA, the first stress film 22 is formed by covering the NMOS, the second stress film 24 is formed by covering the PMOS, and the boundary between the NMOS and the PMOS. A first stress film 22, a stopper film 23, and a second stress film 24 are stacked on the first gate electrode 20 in FIG.

一方、メモリ領域ＭＡにおいては、ＮＭＯＳとＰＭＯＳ（第３トランジスタ）を被覆して、ＮＭＯＳとＰＭＯＳの境界における第２ゲート電極２１の上層まで含めて、全面に第１応力膜２２、ストッパ膜２３及び第２応力膜２４を順に積層させる。   On the other hand, in the memory region MA, the first stress film 22, the stopper film 23, and the entire surface including the NMOS and PMOS (third transistor) are covered, including the upper layer of the second gate electrode 21 at the boundary between the NMOS and PMOS. The second stress film 24 is sequentially laminated.

上記のロジック領域ＬＡとメモリ領域ＭＡのそれぞれのＮＭＯＳとＰＭＯＳを被覆して、第１応力膜２２及び第２応力膜２４の上層に、ＣＶＤ法などにより酸化シリコンを堆積させ、層間絶縁膜２５を形成する。
以上で、図６（ａ）に示す構成となる。 The NMOS and PMOS of the logic area LA and the memory area MA are covered, and silicon oxide is deposited on the first stress film 22 and the second stress film 24 by the CVD method or the like, and the interlayer insulating film 25 is formed. Form.
Thus, the configuration shown in FIG.

次に、各コンタクトホール（Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２０，Ｃ２１）を複数にグループ分けして独立した工程により開口する。
まず、図６（ｂ）に示すように、スピンコート法などによりフォトレジスト膜３０を成膜し、フォトリソグラフィ工程により、ＮＭＯＳのソース・ドレイン１６に達するコンタクトホールＣ１６と、ＰＭＯＳのソース・ドレイン１７に達するコンタクトホールＣ１７を開口するパターンを形成して、これをマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施すことにより、層間絶縁膜２５、第１応力膜２２及び第２応力膜２４を貫通して、上記のコンタクトホール（Ｃ１６，Ｃ１７）を開口する。 Next, each contact hole (C16, C17, C18, C19, C20, C21) is divided into a plurality of groups and opened by an independent process.
First, as shown in FIG. 6B, a photoresist film 30 is formed by spin coating or the like, and a contact hole C16 reaching the NMOS source / drain 16 and a PMOS source / drain 17 by a photolithography process. By forming a pattern that opens the contact hole C17 reaching to, and performing anisotropic etching such as RIE (reactive ion etching) using this as a mask, the interlayer insulating film 25, the first stress film 22, and the second stress The contact holes (C16, C17) are opened through the film 24.

次に、図７に示すように、スピンコート法などによりフォトレジスト膜３１を成膜し、フォトリソグラフィ工程により、メモリ領域ＭＡのＮＭＯＳのソース・ドレイン１８に達するコンタクトホールＣ１８、ＮＭＯＳのソース・ドレイン１９に達するコンタクトホールＣ１９、ロジック領域ＬＡのＮＭＯＳ及びＰＭＯＳの第１ゲート電極２０に達するコンタクトホールＣ２０、メモリ領域ＭＡのＮＭＯＳ及びＰＭＯＳの第２ゲート電極２１に達するコンタクトホールＣ２１を開口するパターンを形成して、これをマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施すことにより、層間絶縁膜２５、第１応力膜２２及び第２応力膜２４を貫通して、上記のコンタクトホール（Ｃ１８，Ｃ１９，Ｃ２０，Ｃ２１）を開口する。   Next, as shown in FIG. 7, a photoresist film 31 is formed by a spin coat method or the like, and contact holes C18 reaching the NMOS source / drain 18 in the memory area MA and the source / drain of NMOS by a photolithography process. The contact hole C19 reaching 19, the contact hole C20 reaching the NMOS and PMOS first gate electrodes 20 in the logic area LA, and the contact hole C21 reaching the NMOS and PMOS second gate electrodes 21 in the memory area MA are formed. Then, by performing anisotropic etching such as RIE (reactive ion etching) using this as a mask, the contact hole penetrates through the interlayer insulating film 25, the first stress film 22 and the second stress film 24. Open (C18, C19, C20, C21) That.

以降の工程としては、第１実施形態と同様にして、例えば各コンタクトホール（Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２０，Ｃ２１）内を埋め込んでコンタクトプラグなどの上層配線（Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９，Ｐ２０，Ｐ２１）を形成し、図５に示す構成の半導体装置とする。   As the subsequent steps, as in the first embodiment, for example, the respective contact holes (C16, C17, C18, C19, C20, C21) are buried and upper layer wirings (P16, P17, P18, P19) such as contact plugs are filled. , P20, P21) to form a semiconductor device having the structure shown in FIG.

上記のロジック領域ＬＡにおいて、コンタクトホールＣ２０のみにおいて開口領域内に第１応力膜２２と応力膜２４が積層して形成されており、他のコンタクトホール（Ｃ１６，Ｃ１７）においては第１応力膜２２と第２応力膜２４のいずれかが形成されている構成である。
従って、本実施形態に係る半導体装置の製造方法においては、ロジック領域のＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）のソース・ドレインに達するコンタクトホール（Ｃ１６，Ｃ１７）を開口する工程と、ＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）の境界部分における第１ゲート電極２０に達するコンタクトホールＣ２０を開口する工程とを分けて行うことにより、基板にダメージを与えることなく、各コンタクトホールが貫通すべき応力膜の層数に応じて各応力膜について最適な条件でコンタクトホールを開口することができる。 In the logic area LA, the first stress film 22 and the stress film 24 are laminated in the opening area only in the contact hole C20, and the first stress film 22 is formed in the other contact holes (C16, C17). And the second stress film 24 are formed.
Therefore, in the method of manufacturing a semiconductor device according to the present embodiment, the process of opening contact holes (C16, C17) reaching the source / drain of the NMOS (first transistor) and the PMOS (second transistor) in the logic region; By separately performing the step of opening the contact hole C20 reaching the first gate electrode 20 at the boundary between the NMOS (first transistor) and the PMOS (second transistor), each contact hole is not damaged. The contact hole can be opened under the optimum conditions for each stress film according to the number of stress films to be penetrated.

さらに、メモリ領域ＭＡにおけるコンタクトホール（Ｃ１８，Ｃ１９，Ｃ２１）はいずれも開口領域内に第１応力膜２２、ストッパ膜２３及び第２応力膜２４が積層して形成されている構成である。
従って、上記のＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）の境界部分における第１ゲート電極２０に達するコンタクトホールＣ２０を開口する工程と同時に開口することができる。 Further, each of the contact holes (C18, C19, C21) in the memory area MA has a configuration in which the first stress film 22, the stopper film 23, and the second stress film 24 are formed in the opening area.
Therefore, the contact hole C20 reaching the first gate electrode 20 at the boundary between the NMOS (first transistor) and the PMOS (second transistor) can be opened simultaneously with the step of opening the contact hole C20.

第４実施形態
本実施形態は、第３実施形態に係る半導体装置の製造方法において、図６（ｂ）に示すコンタクトホール（Ｃ１６，Ｃ１７）の開口工程をさらに２回の開口工程に分けて行うものである。 Fourth Embodiment The present embodiment is a semiconductor device manufacturing method according to the third embodiment, in which the opening process of contact holes (C16, C17) shown in FIG. 6B is further divided into two opening processes. Is.

即ち、まず、図８（ａ）に示すように、スピンコート法などによりフォトレジスト膜３２を成膜し、フォトリソグラフィ工程により、ＮＭＯＳのソース・ドレイン１６に達するコンタクトホールＣ１６を開口するパターンを形成して、これをマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施すことにより、層間絶縁膜２５及び第１応力膜２２を貫通して、上記のコンタクトホールＣ１６を開口する。   That is, first, as shown in FIG. 8A, a photoresist film 32 is formed by a spin coat method or the like, and a pattern for opening contact holes C16 reaching the NMOS source / drain 16 is formed by a photolithography process. Then, using this as a mask, anisotropic etching such as RIE (reactive ion etching) is performed to penetrate the interlayer insulating film 25 and the first stress film 22 to open the contact hole C16.

次に、図８（ｂ）に示すように、スピンコート法などによりフォトレジスト膜３３を成膜し、フォトリソグラフィ工程により、ＮＭＯＳのソース・ドレイン１７に達するコンタクトホールＣ１７を開口するパターンを形成して、これをマスクとしてＲＩＥ（反応性イオンエッチング）などの異方性エッチングを施すことにより、層間絶縁膜２５及び第２応力膜２４を貫通して、上記のコンタクトホールＣ１７を開口する。
上記以外の工程は、実質的に第３実施形態と同様に行うことができる。 Next, as shown in FIG. 8B, a photoresist film 33 is formed by spin coating or the like, and a pattern for opening contact holes C17 reaching the NMOS source / drain 17 is formed by a photolithography process. Then, by performing anisotropic etching such as RIE (reactive ion etching) using this as a mask, the contact hole C17 is opened through the interlayer insulating film 25 and the second stress film 24.
Steps other than those described above can be performed in substantially the same manner as in the third embodiment.

上記のロジック領域ＬＡにおいて、コンタクトホールＣ１６の開口領域に第１応力膜２２が形成されており、コンタクトホールＣ１７の開口領域には第２応力膜２４が形成されている。
従って、本実施形態に係る半導体装置の製造方法においては、ロジック領域のＮＭＯＳ（第１トランジスタ）のソース・ドレインに達するコンタクトホールＣ１６を開口する工程と、ＰＭＯＳ（第２トランジスタ）のソース・ドレインに達するコンタクトホールＣ１７を開口する工程とを分けて行うことにより、基板にダメージを与えることなく、各コンタクトホールが貫通すべき応力膜の層数だけでなく、膜質にも応じて、各応力膜について最適な条件でコンタクトホールを開口することができる。 In the logic area LA, the first stress film 22 is formed in the opening area of the contact hole C16, and the second stress film 24 is formed in the opening area of the contact hole C17.
Therefore, in the method of manufacturing the semiconductor device according to the present embodiment, the step of opening the contact hole C16 reaching the source / drain of the NMOS (first transistor) in the logic region and the source / drain of the PMOS (second transistor) are performed. By separately performing the process of opening the reaching contact hole C17, each stress film is not affected by the number of stress films to be penetrated by each contact hole but also by the film quality without damaging the substrate. Contact holes can be opened under optimum conditions.

さらに、メモリ領域ＭＡにおけるコンタクトホール（Ｃ１８，Ｃ１９，Ｃ２１）はいずれも開口領域内に第１応力膜２２、ストッパ膜２３及び第２応力膜２４が積層して形成されている構成である。
従って、上記のＮＭＯＳ（第１トランジスタ）及びＰＭＯＳ（第２トランジスタ）の境界部分における第１ゲート電極２０に達するコンタクトホールＣ２０を開口する工程と同時に開口することができる。 Further, each of the contact holes (C18, C19, C21) in the memory area MA has a configuration in which the first stress film 22, the stopper film 23, and the second stress film 24 are formed in the opening area.
Therefore, the contact hole C20 reaching the first gate electrode 20 at the boundary between the NMOS (first transistor) and the PMOS (second transistor) can be opened simultaneously with the step of opening the contact hole C20.

上記の本実施形態の半導体装置の製造方法によれば、応力膜を単層構造と積層構造、または、引っ張りの応力膜の単層と圧縮の応力膜の単層と積層構造とれ、コンタクトホール開口を分けることで、それぞれにコンタクトホール開口工程の最適化が可能となり、加工歩留が上げられる。
また、単層の応力膜が形成された部分において余計なダメージを回避できるため、特にメモリの保持特性が上げられる。
ＭＯＳＦＥＴの能力をさらにあげる目的で応力膜の厚膜化や応力強度の強化を行った場合にも、加工マージンを狭めることがなく、最適化がしやすい構造である。
メモリ領域のコンタクトホールは集積度向上のために特別に小さいデザインとする場合が多いが、その場合にもプロセスとして適合しやすい。 According to the manufacturing method of the semiconductor device of the present embodiment, the stress film is formed with a single layer structure and a stacked structure, or a single layer of a tensile stress film and a single layer and a stacked structure of a compressive stress film. By dividing the process, it is possible to optimize the contact hole opening process, and the processing yield is increased.
In addition, since extra damage can be avoided in the portion where the single-layer stress film is formed, the retention characteristic of the memory is particularly improved.
Even when the thickness of the stress film is increased or the strength of the stress is increased for the purpose of further improving the capability of the MOSFET, the structure is easy to optimize without narrowing the processing margin.
In many cases, the contact hole in the memory region is designed to be particularly small in order to improve the degree of integration.

本実施形態に係る半導体装置の製造方法によれば、第１トランジスタ及び第２トランジスタのソース・ドレインに達するコンタクトホールを開口する工程と、第１トランジスタ及び第２トランジスタの境界部分における第１ゲート電極に達するコンタクトホールを開口する工程とを分けて行うことにより、基板にダメージを与えることなく、各コンタクトホールが貫通すべき応力膜の層数や膜質に応じて各応力膜について最適な条件でコンタクトホールを開口することができる。   According to the method of manufacturing a semiconductor device according to the present embodiment, the step of opening contact holes reaching the source / drain of the first transistor and the second transistor, and the first gate electrode at the boundary between the first transistor and the second transistor This process is performed separately from the process of opening the contact hole that reaches the point of contact, and the contact is made under the optimum conditions for each stress film according to the number and quality of the stress film that each contact hole should penetrate without damaging the substrate. A hole can be opened.

本発明は上記の説明に限定されない。
例えば、各ＮＭＯＳ及びＰＭＯＳのソース・ドレインの表層及びゲート電極の表層に、Ｔｉなどの高融点金属のシリサイド層が形成されていてもよい。これらは、各ＮＭＯＳ及びＰＭＯＳを形成した後、ソース・ドレインの表層及びゲート電極の表層を自己整合的にシリサイド化する、いわゆるサリサイドプロセスなどで形成することができる。
ロジック領域とメモリ領域をともに有する半導体装置について説明しているが、ロジック領域のみ、あるいはメモリ領域のみの半導体装置にも適用できる。
メモリ領域については本実施形態ではコンタクトホール開口工程を複数に分けていないが、ＮＭＯＳとＰＭＯＳで応力膜などを変えて形成する場合に応力膜の層数や膜質に応じて複数の工程に分けて行ってもよい。特に、メモリ領域のみを有する半導体装置に本発明を適用する場合には、応力膜の層数や膜質に応じて複数の工程に分けて行うものとする。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 The present invention is not limited to the above description.
For example, a silicide layer of a refractory metal such as Ti may be formed on the surface layer of the source / drain of each NMOS and PMOS and the surface layer of the gate electrode. These can be formed by a so-called salicide process in which the surface layers of the source / drain and the surface layer of the gate electrode are silicided in a self-aligned manner after forming each NMOS and PMOS.
Although a semiconductor device having both a logic region and a memory region has been described, the present invention can also be applied to a semiconductor device having only a logic region or only a memory region.
In the present embodiment, the contact hole opening process is not divided into a plurality of processes for the memory region. However, when the stress film is formed by changing the stress film between NMOS and PMOS, the process is divided into a plurality of processes according to the number and quality of the stress films. You may go. In particular, when the present invention is applied to a semiconductor device having only a memory region, the process is divided into a plurality of steps according to the number of stress films and the film quality.
In addition, various modifications can be made without departing from the scope of the present invention.

本発明の半導体装置は、特にロジック回路とメモリ回路をそれぞれＣＭＯＳトランジスタで構成する半導体装置を製造する方法に適用できる。   The semiconductor device of the present invention can be applied particularly to a method of manufacturing a semiconductor device in which a logic circuit and a memory circuit are each composed of CMOS transistors.

図１（ａ）は本発明の第１実施形態に係る半導体装置の平面図であり、図１（ｂ）は図１（ａ）中のＸ−Ｘ’における模式断面図である。FIG. 1A is a plan view of the semiconductor device according to the first embodiment of the present invention, and FIG. 1B is a schematic cross-sectional view taken along line X-X ′ in FIG. 図２（ａ）及び図２（ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 2A and FIG. 2B are cross-sectional views showing manufacturing steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 図３は、本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 3 is a cross-sectional view showing a manufacturing process of the semiconductor device manufacturing method according to the first embodiment of the present invention. 図４（ａ）及び図４（ｂ）は、本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 4A and FIG. 4B are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to the second embodiment of the present invention. 図５は本発明の第３実施形態に係る半導体装置の模式断面図である。FIG. 5 is a schematic cross-sectional view of a semiconductor device according to the third embodiment of the present invention. 図６（ａ）及び図６（ｂ）は、本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 6A and FIG. 6B are cross-sectional views illustrating manufacturing steps of the method for manufacturing a semiconductor device according to the third embodiment of the present invention. 図７は、本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 7 is a cross-sectional view showing the manufacturing process of the method for manufacturing a semiconductor device according to the third embodiment of the present invention. 図８（ａ）及び図８（ｂ）は、本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 8A and FIG. 8B are cross-sectional views showing the manufacturing process of the semiconductor device manufacturing method according to the fourth embodiment of the present invention. 図９（ａ）及び図９（ｂ）は、第１従来例に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 9A and FIG. 9B are cross-sectional views showing the manufacturing steps of the semiconductor device manufacturing method according to the first conventional example. 図１０（ａ）及び図１０（ｂ）は、第２従来例に係る半導体装置の製造方法の製造工程を示す断面図である。FIG. 10A and FIG. 10B are cross-sectional views illustrating manufacturing steps of a method for manufacturing a semiconductor device according to a second conventional example.

符号の説明Explanation of symbols

１０…半導体基板、１１…素子分離絶縁膜、１２…Ｐウェル、１３…Ｎウェル、１４…Ｐウェル、１５…Ｎウェル、１６…Ｎ型ソース・ドレイン、１７…Ｐ型ソース・ドレイン、１８…Ｎ型ソース・ドレイン、１９…Ｐ型ソース・ドレイン、２０…第１ゲート電極、２１…第２ゲート電極、２２…第１応力膜、２３…ストッパ膜、２４…第２応力膜、２５…層間絶縁膜、２６〜３３…フォトレジスト膜、５０…半導体基板、５１…素子分離絶縁膜、５２…Ｐウェル、５３…Ｎウェル、５４…Ｐウェル、５５…Ｎウェル、５６…Ｎ型ソース・ドレイン、５７…Ｐ型ソース・ドレイン、５８…Ｎ型ソース・ドレイン、５９…Ｐ型ソース・ドレイン、６０…第１ゲート電極、６１…第２ゲート電極、６２…第１応力膜、６３…ストッパ膜、６４…第２応力膜、６５…層間絶縁膜、６６，６７…フォトレジスト膜、ＬＡ…ロジック領域、ＭＡ…メモリ領域、Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２０，Ｃ２１，Ｃ５６，Ｃ５７，Ｃ５８，Ｃ５９，Ｃ６０，Ｃ６１…コンタクトホール、Ｐ１６，Ｐ１７，Ｐ１８，Ｐ１９，Ｐ２０，Ｐ２１…上層配線
DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate, 11 ... Element isolation insulating film, 12 ... P well, 13 ... N well, 14 ... P well, 15 ... N well, 16 ... N type source / drain, 17 ... P type source / drain, 18 ... N-type source / drain, 19 ... P-type source / drain, 20 ... first gate electrode, 21 ... second gate electrode, 22 ... first stress film, 23 ... stopper film, 24 ... second stress film, 25 ... interlayer Insulating film, 26 to 33 ... Photoresist film, 50 ... Semiconductor substrate, 51 ... Element isolation insulating film, 52 ... P well, 53 ... N well, 54 ... P well, 55 ... N well, 56 ... N-type source / drain 57 ... P-type source / drain, 58 ... N-type source / drain, 59 ... P-type source / drain, 60 ... first gate electrode, 61 ... second gate electrode, 62 ... first stress film, 63 ... stopper film 64th Stress film, 65 ... interlayer insulating film, 66, 67 ... photoresist film, LA ... logic area, MA ... memory area, C16, C17, C18, C19, C20, C21, C56, C57, C58, C59, C60, C61 ... Contact holes, P16, P17, P18, P19, P20, P21 ... Upper layer wiring

Claims (8)

半導体基板に、共通の第１ゲート電極を有する、第１導電型の第１トランジスタと、前記第１導電型と異なる第２導電型の第２トランジスタとを形成する、トランジスタ形成工程と、
前記第１トランジスタの上層と、前記第１ゲート電極において前記第１トランジスタと前記第２トランジスタとの間に位置する部分の上層とに、第１応力膜を形成する、第１応力膜形成工程と、
前記第２トランジスタの上層と、前記第１ゲート電極において前記第１トランジスタと前記第２トランジスタとの間に位置する部分の前記第１応力膜の上層とに、第２応力膜を形成する、第２応力膜形成工程と、
前記第１応力膜と前記第２応力膜とを介して、前記第１トランジスタと前記第２トランジスタとを被覆するように、絶縁膜を形成する、絶縁膜形成工程と、
前記絶縁膜と前記第１応力膜とを貫通して前記第１トランジスタのソース・ドレインに達する第１のコンタクトホールを形成し、前記絶縁膜と前記第２応力膜とを貫通して前記第２トランジスタのソース・ドレインに達する第２のコンタクトホールを形成する、第１コンタクトホール形成工程と、
前記第１コンタクトホール形成工程の実施とは別に、前記絶縁膜と前記第１応力膜と前記第２応力膜とを貫通して、前記第１ゲート電極において前記第１トランジスタと前記第２トランジスタとの間に位置する部分に達する第３のコンタクトホールを形成する、第２コンタクトホール形成工程と
を有する、
半導体装置の製造方法。 A semiconductor substrate, a common first gate electrode is formed a first transistor of a first conductivity type and a second transistor of a second conductivity type different from the first conductivity type, a transistor forming step,
And an upper layer of the first transistor, to the upper layer of the portion located between the first gate electrode and the first transistor and the second transistor, a first stress layer, the first stress film formation step ,
And an upper layer of the second transistor, on the upper layer of the first stress film portion located between the first gate electrode and the first transistor and the second transistor, a second stress film, the 2 stress film forming step;
Forming an insulating film so as to cover the first transistor and the second transistor via the first stress film and the second stress film; and
Said insulating film and through the first stress film to form a first contact hole reaching the source and drain of the first transistor, the insulating film and the second stress film and a through the second A first contact hole forming step of forming a second contact hole reaching the source / drain of the transistor ;
Separately from the implementation of the first contact hole forming step, the first transistor and the second transistor are penetrated through the insulating film , the first stress film, and the second stress film , at the first gate electrode. Forming a third contact hole reaching a portion located between the first and second contact holes ,
A method for manufacturing a semiconductor device. 前記トランジスタ形成工程では、前記半導体基板において前記第１トランジスタと前記第２トランジスタとが形成されたロジック領域とは異なるメモリ領域に、第２ゲート電極を有する第３トランジスタを形成し、In the transistor forming step, a third transistor having a second gate electrode is formed in a memory region different from a logic region in which the first transistor and the second transistor are formed in the semiconductor substrate;
前記第１応力膜形成工程では、前記第３トランジスタの上層にも前記第１応力膜を形成し、In the first stress film forming step, the first stress film is formed also on an upper layer of the third transistor,
前記絶縁膜形成工程では、前記第３トランジスタ上の前記第１応力膜の上層にも前記絶縁膜を形成し、In the insulating film forming step, the insulating film is also formed on the first stress film on the third transistor,
前記第１コンタクトホール形成工程では、前記第１のコンタクトホールと、前記第２のコンタクトホールとの形成と同時に、前記第３トランジスタのソース・ドレインに達する第４のコンタクトホールと、前記第３トランジスタの前記第２ゲート電極に達する第５のコンタクトホールとのそれぞれを形成する、In the first contact hole forming step, the fourth contact hole reaching the source / drain of the third transistor simultaneously with the formation of the first contact hole and the second contact hole, and the third transistor Forming a fifth contact hole reaching the second gate electrode
請求項１に記載の半導体装置の製造方法。A method for manufacturing a semiconductor device according to claim 1. 前記第１コンタクトホール形成工程では、前記第１のコンタクトホールと、前記第２のコンタクトホールとのそれぞれを別の工程で形成する、In the first contact hole forming step, each of the first contact hole and the second contact hole is formed in a separate step.
請求項１に記載の半導体装置の製造方法。A method for manufacturing a semiconductor device according to claim 1. 前記トランジスタ形成工程では、前記半導体基板において前記第１トランジスタと前記第２トランジスタとが形成されたロジック領域とは異なるメモリ領域に、第２ゲート電極を有する第３トランジスタを形成し、In the transistor forming step, a third transistor having a second gate electrode is formed in a memory region different from a logic region in which the first transistor and the second transistor are formed in the semiconductor substrate;
前記第１応力膜形成工程では、前記第３トランジスタの上層にも前記第１応力膜を形成し、In the first stress film forming step, the first stress film is formed also on an upper layer of the third transistor,
前記絶縁膜形成工程では、前記第３トランジスタ上の前記第１応力膜の上層にも前記絶縁膜を形成し、In the insulating film forming step, the insulating film is also formed on the first stress film on the third transistor,
前記第１コンタクトホール形成工程では、前記第１のコンタクトホールの形成と同時に、前記第３トランジスタのソース・ドレインに達する第４のコンタクトホールと、前記第３トランジスタの前記第２ゲート電極に達する第５のコンタクトホールとのそれぞれを形成する、In the first contact hole forming step, simultaneously with the formation of the first contact hole, a fourth contact hole reaching the source / drain of the third transistor and a second contact electrode reaching the second gate electrode of the third transistor. 5 contact holes are formed,
請求項３に記載の半導体装置の製造方法。A method for manufacturing a semiconductor device according to claim 3. 前記トランジスタ形成工程では、前記半導体基板において前記第１トランジスタと前記第２トランジスタとが形成されたロジック領域とは異なるメモリ領域に、第２ゲート電極を有する第３トランジスタを形成し、In the transistor forming step, a third transistor having a second gate electrode is formed in a memory region different from a logic region in which the first transistor and the second transistor are formed in the semiconductor substrate;
前記第１応力膜形成工程では、前記第３トランジスタの上層にも前記第１応力膜を形成し、In the first stress film forming step, the first stress film is formed also on an upper layer of the third transistor,
前記第２応力膜形成工程では、前記第３トランジスタ上の前記第１応力膜の上層にも前記第２応力膜を形成し、In the second stress film forming step, the second stress film is formed also on the first stress film on the third transistor,
前記絶縁膜形成工程では、前記第３トランジスタ上の前記第２応力膜の上層にも前記絶縁膜を形成し、In the insulating film forming step, the insulating film is also formed on the second stress film on the third transistor,
前記第２コンタクトホール形成工程では、前記第３のコンタクトホールの形成と同時に、前記第３トランジスタのソース・ドレインに達する第４のコンタクトホールと、前記第３トランジスタの前記第２ゲート電極に達する第５のコンタクトホールとのそれぞれを形成する、In the second contact hole forming step, simultaneously with the formation of the third contact hole, a fourth contact hole reaching the source / drain of the third transistor and a second contact hole reaching the second gate electrode of the third transistor. 5 contact holes are formed,
請求項１に記載の半導体装置の製造方法。A method for manufacturing a semiconductor device according to claim 1. 前記トランジスタ形成工程では、前記半導体基板において前記第１トランジスタと前記第２トランジスタとが形成されたロジック領域とは異なるメモリ領域に、第２ゲート電極を有する第３トランジスタを形成し、In the transistor forming step, a third transistor having a second gate electrode is formed in a memory region different from a logic region in which the first transistor and the second transistor are formed in the semiconductor substrate;
前記第１応力膜形成工程では、前記第３トランジスタの上層にも前記第１応力膜を形成し、In the first stress film forming step, the first stress film is formed also on an upper layer of the third transistor,
前記第２応力膜形成工程では、前記第３トランジスタ上の前記第１応力膜の上層にも前記第２応力膜を形成し、In the second stress film forming step, the second stress film is formed also on the first stress film on the third transistor,
前記絶縁膜形成工程では、前記第３トランジスタ上の前記第２応力膜の上層にも前記絶縁膜を形成し、In the insulating film forming step, the insulating film is also formed on the second stress film on the third transistor,
前記第２コンタクトホール形成工程では、、前記第３のコンタクトホールの形成と同時に、前記第３トランジスタのソース・ドレインに達する第４のコンタクトホールと、前記第３トランジスタの前記第２ゲート電極に達する第５のコンタクトホールとのそれぞれを形成する、In the second contact hole forming step, simultaneously with the formation of the third contact hole, the fourth contact hole reaching the source / drain of the third transistor and the second gate electrode of the third transistor are reached. Forming each with a fifth contact hole;
請求項３に記載の半導体装置の製造方法。A method for manufacturing a semiconductor device according to claim 3. 前記トランジスタ形成工程では、前記第１トランジスタとしてＮチャネルＭＯＳＦＥＴを形成し、前記第２トランジスタとしてＰチャネルＭＯＳＦＥＴを形成し、In the transistor forming step, an N-channel MOSFET is formed as the first transistor, a P-channel MOSFET is formed as the second transistor,
前記第１応力膜形成工程においては、前記第１トランジスタに引っ張り応力を付与するように、前記第１応力膜を形成し、In the first stress film forming step, the first stress film is formed so as to apply a tensile stress to the first transistor,
前記第２応力膜形成工程においては、前記第２トランジスタに圧縮応力を付与するように、前記第２応力膜を形成する、In the second stress film forming step, the second stress film is formed so as to apply a compressive stress to the second transistor.
請求項１から６のいずれかに記載の半導体装置の製造方法。A method for manufacturing a semiconductor device according to claim 1. 前記第１応力膜形成工程と、前記第２応力膜形成工程との間に、エッチングストッパ膜を形成する工程をさらに有する、A step of forming an etching stopper film between the first stress film formation step and the second stress film formation step;
請求項１から７のいずれかに記載の半導体装置の製造方法。A method for manufacturing a semiconductor device according to claim 1.
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