JP4762214B2 - Display device substrate, manufacturing method thereof, and display device - Google Patents

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Description

本発明は、表示装置用基板、その製造方法及び表示装置に関する。より詳しくは、液晶表示装置等に適用することができる表示装置用基板、その製造方法及びそれを有する表示装置に関するものである。 The present invention relates to a display device substrate, a manufacturing method thereof, and a display device. More specifically, the present invention relates to a display device substrate that can be applied to a liquid crystal display device or the like, a manufacturing method thereof, and a display device having the same.

現在、液晶表示装置は、小型、薄型、低消費電力及び軽量といった特徴を持ち、各種電子機器に広く用いられるようになっている。特に、スイッチング素子を能動素子として有するアクティブマトリクス型の液晶表示装置(液晶表示パネル)は、CRT(Cathod Ray Tube;陰極線管)と同等の表示特性が得られるため、パソコン等のOA機器、テレビ等のAV機器や携帯電話等に広く応用されている。このような液晶表示装置では、近年、大型化と、高精細化、画素有効面積比率向上(高開口率化)等の品位向上とが急速に進んでいる。このため、液晶表示装置等の表示装置に用いられる表示装置用基板についても、更なる高性能化が求められており、設計面、製造技術面等で改良が進められている。 Currently, liquid crystal display devices have features such as small size, thinness, low power consumption, and light weight, and are widely used in various electronic devices. In particular, an active matrix type liquid crystal display device (liquid crystal display panel) having a switching element as an active element can provide display characteristics equivalent to a CRT (Cathode Ray Tube), so that an OA device such as a personal computer, a television, etc. It is widely applied to AV equipment and mobile phones. In such a liquid crystal display device, in recent years, the improvement in quality such as an increase in size, a higher definition, and a higher effective pixel area ratio (a higher aperture ratio) has been progressing rapidly. For this reason, the display device substrate used in a display device such as a liquid crystal display device is also required to have higher performance, and is being improved in terms of design, manufacturing technology, and the like.

表示装置用基板としては、アクティブマトリクス基板が液晶表示装置等において広く用いられている。アクティブマトリクス基板の製造技術としては、基板上で画素電極とソースライン(信号線)とを同一平面上に形成する技術が知られており、この技術において、高精細化及び高開口率化を図る場合には、有効画素領域を増やすために、画素とソースラインとの距離の短縮、ソースラインの細線化等がなされてきた。しかしながら、画素とソースラインとの距離を短縮させると、短絡不良が発生しやすくなり、ソースラインを細線化すると、断線不良が発生しやすくなってしまう。つまり、基板上で画素電極とソースラインとを同一平面上に形成するアクティブマトリクスの製造技術においては、短絡不良の発生等によって、歩留まりの低下が発生してしまうという点で改善の余地があった。 As the display device substrate, an active matrix substrate is widely used in liquid crystal display devices and the like. As a manufacturing technique of an active matrix substrate, a technique of forming pixel electrodes and source lines (signal lines) on the same plane on the substrate is known. In this technique, high definition and high aperture ratio are achieved. In some cases, in order to increase the effective pixel area, the distance between the pixel and the source line has been shortened, the source line has been thinned, and the like. However, if the distance between the pixel and the source line is shortened, a short circuit failure is likely to occur, and if the source line is thinned, a disconnection failure is likely to occur. In other words, in the active matrix manufacturing technique in which the pixel electrode and the source line are formed on the same plane on the substrate, there is room for improvement in that the yield decreases due to the occurrence of a short circuit failure or the like. .

そこで、それら短絡不良及び断線不良を防止し、歩留まりの低下を改善するために、アクティブマトリクス基板の製造方法に関し、例えば、以下の(a)〜(c)に示すような特徴を有する透過型液晶表示装置の製造方法が提案されている(例えば、特許文献1参照。)。
(a)スイッチング素子(アクティブ素子)とソース配線(ソースライン)とを形成した後に、(透明)層間絶縁膜を配する。
(b)スイッチング素子と(透明)画素電極とを、コンタクトホールを通して接触(コンタクト)させる。
(c)層間絶縁膜上に画素電極を形成することで、同一平面からソース配線と画素電極とを分離する。
Therefore, in order to prevent such short-circuit failure and disconnection failure and to improve the yield reduction, for example, a transmission type liquid crystal having the characteristics shown in the following (a) to (c), for example, regarding a method for manufacturing an active matrix substrate A method for manufacturing a display device has been proposed (see, for example, Patent Document 1).
(A) After forming a switching element (active element) and a source wiring (source line), a (transparent) interlayer insulating film is disposed.
(B) The switching element and the (transparent) pixel electrode are brought into contact with each other through a contact hole.
(C) A pixel electrode is formed on the interlayer insulating film, whereby the source wiring and the pixel electrode are separated from the same plane.

液晶表示装置は、このようにして製造されたアクティブマトリクス基板と対向するようにカラーフィルター基板を貼り合わせて、それら基板と基板との間に液晶を注入することによって製造される。カラーフィルター基板としては、例えば、R(赤)、G(緑)、B(青)の色領域が、アクティブマトリクス基板側の画素領域と一致するように設けられており、更にブラックマトリックス(遮光膜)が、各画素領域以外の部分に設けられた基板が挙げられる。 The liquid crystal display device is manufactured by bonding a color filter substrate so as to face the active matrix substrate manufactured as described above, and injecting liquid crystal between the substrates. As the color filter substrate, for example, R (red), G (green), and B (blue) color regions are provided so as to coincide with the pixel region on the active matrix substrate side, and a black matrix (light-shielding film) is provided. ) Is a substrate provided in a portion other than each pixel region.

図13は、従来のアクティブマトリクス基板(薄膜トランジスタアレイ基板)における1画素と、その画素の隣りに位置する画素の一部とを示す平面模式図である。図13に示すように、アクティブマトリクス基板130の1画素において、ゲートライン(走査線)101とソースライン(信号線)102とが、互いに交差するように配置されている。その交差する部分には、スイッチング素子としての薄膜トランジスタ(以下、TFTともいう)114と画素電極103とが配置されている。TFT114は、ゲートライン101に接続されたゲート電極104と、ソースライン102に接続されたソース電極105と、画素電極103に接続されたドレイン電極106及び島状(アイランド状)の半導体層125から形成される。画素電極103には、コンタクトホール109を介して、ドレイン引出し電極106’が接続されている。また、ドレイン引出し電極106’は、ゲート絶縁膜111を挟んで補助容量ライン107と対向しており、補助容量を形成している。 FIG. 13 is a schematic plan view showing one pixel in a conventional active matrix substrate (thin film transistor array substrate) and a part of a pixel located adjacent to the pixel. As shown in FIG. 13, in one pixel of the active matrix substrate 130, a gate line (scanning line) 101 and a source line (signal line) 102 are arranged so as to cross each other. In the intersecting portion, a thin film transistor (hereinafter also referred to as TFT) 114 as a switching element and a pixel electrode 103 are arranged. The TFT 114 is formed from a gate electrode 104 connected to the gate line 101, a source electrode 105 connected to the source line 102, a drain electrode 106 connected to the pixel electrode 103, and an island-like (island-like) semiconductor layer 125. Is done. A drain extraction electrode 106 ′ is connected to the pixel electrode 103 through a contact hole 109. Further, the drain extraction electrode 106 ′ is opposed to the auxiliary capacitance line 107 with the gate insulating film 111 interposed therebetween, and forms an auxiliary capacitance.

次に、アクティブマトリクス基板、特に薄膜トランジスタアレイ基板の製造方法について、図13〜17を用いて簡単に説明する。なお、図14は、図13に示す薄膜トランジスタアレイ基板のH−H’線における矢視断面図であり、図15は、図13に示す薄膜トランジスタアレイ基板のI−I’線における矢視断面図である。図16は、ゲートライン外部引出し端子の平面概略図であり、図17は、ソースライン外部引出し端子の平面概略図である。 Next, a method for manufacturing an active matrix substrate, particularly a thin film transistor array substrate, will be briefly described with reference to FIGS. 14 is a cross-sectional view taken along line HH ′ of the thin film transistor array substrate shown in FIG. 13, and FIG. 15 is a cross-sectional view taken along line II ′ of the thin film transistor array substrate shown in FIG. is there. 16 is a schematic plan view of a gate line external lead terminal, and FIG. 17 is a schematic plan view of a source line external lead terminal.

薄膜トランジスタアレイ基板を製造する際には、まず、ガラス等の透明絶縁性基板からなる基板110上に、ゲートライン(走査線)101と、ゲート電極104と、補助容量ライン107とを、成膜、フォトリソグラフィー及びエッチングにより同時に形成する。
次に、それらの上に、ゲート絶縁膜111、活性半導体層112、n型アモルファスシリコン等からなる低抵抗半導体層113を成膜し、島状(アイランド状)125にフォトリソグラフィー、エッチングにより形成する。
次に、ソースライン102と、ソース電極105と、ドレイン電極106と、ドレイン引出し電極106’とを、成膜、フォトリソグラフィー及びエッチングにより同時に形成し、更に連続して低抵抗半導体層113をソース・ドレイン分離エッチングする。
When manufacturing a thin film transistor array substrate, first, a gate line (scanning line) 101, a gate electrode 104, and an auxiliary capacitance line 107 are formed on a substrate 110 made of a transparent insulating substrate such as glass. Simultaneously formed by photolithography and etching.
Next, a gate insulating film 111, an active semiconductor layer 112, a low-resistance semiconductor layer 113 made of n-type amorphous silicon or the like is formed thereon, and is formed in an island shape (island shape) 125 by photolithography and etching. .
Next, the source line 102, the source electrode 105, the drain electrode 106, and the drain extraction electrode 106 ′ are simultaneously formed by film formation, photolithography, and etching, and the low-resistance semiconductor layer 113 is continuously formed on the source / drain. Perform drain isolation etching.

次に、全面を覆うように、SiNx等からなる下層層間絶縁膜120を成膜し、続いて感光性アクリル樹脂等からなる上層有機層間絶縁膜115をフォトリソグラフィーによりコンタクトホール109用パターン、ゲートライン外部引出し端子コンタクト用パターン(図16のX)、ソースライン外部引出し端子コンタクト用パターン(図17のY)を有するように形成する。
次に、コンタクトホール109と、ゲートライン外部引出し端子200と、ソースライン外部引出し端子300とを形成するため、上層有機層間絶縁膜115をマスクとして下層層間絶縁膜120及びゲート絶縁膜111を連続してエッチングする。
Next, a lower interlayer insulating film 120 made of SiNx or the like is formed so as to cover the entire surface, and then an upper organic interlayer insulating film 115 made of photosensitive acrylic resin or the like is formed on the contact hole 109 pattern and gate line by photolithography. An external lead terminal contact pattern (X in FIG. 16) and a source line external lead terminal contact pattern (Y in FIG. 17) are formed.
Next, in order to form the contact hole 109, the gate line external lead terminal 200, and the source line external lead terminal 300, the lower interlayer insulating film 120 and the gate insulating film 111 are continuously formed using the upper organic interlayer insulating film 115 as a mask. And etch.

次に、コンタクトホール109、ゲートライン外部引出し端子200及びソースライン外部引出し端子300を被覆するように、画素電極103、ゲートライン外部引出し端子200の最上層電極201及びソースライン外部引出し端子300の最上層電極301を形成する。なお、コンタクトホール109により、TFT114のドレイン電極106と画素電極103とがドレイン引出し電極106’を介して接続されることとなる。 Next, the pixel electrode 103, the uppermost layer electrode 201 of the gate line external lead terminal 200, and the outermost of the source line external lead terminal 300 are covered so as to cover the contact hole 109, the gate line external lead terminal 200, and the source line external lead terminal 300. Upper layer electrode 301 is formed. Note that the contact hole 109 connects the drain electrode 106 of the TFT 114 and the pixel electrode 103 via the drain extraction electrode 106 ′.

このような製造方法により、アクティブマトリクス基板において、ソースライン102と画素電極103とを、層間絶縁膜115、120を挟んで分離することができる。ソースライン102と画素電極103との分離によって、画素電極103とソースライン102との短絡による歩留まりの低下を防ぐことができると共に、図13に示すように、画素電極103とソースライン102とを重ね合わせることが可能となるので、液晶表示装置等の開口率を改善することができる。 With such a manufacturing method, in the active matrix substrate, the source line 102 and the pixel electrode 103 can be separated with the interlayer insulating films 115 and 120 interposed therebetween. The separation of the source line 102 and the pixel electrode 103 can prevent a decrease in yield due to a short circuit between the pixel electrode 103 and the source line 102, and the pixel electrode 103 and the source line 102 are overlapped as shown in FIG. Therefore, the aperture ratio of a liquid crystal display device or the like can be improved.

しかしながら、上述の表示装置用基板の製造方法では、上層有機層間絶縁膜に膜欠損が生じた場合、下層層間絶縁膜及びゲート絶縁膜が膜欠損部分でエッチングされ、上層有機層間絶縁膜上に形成される画素電極と短絡してしまうことから、表示欠陥となり、表示装置の品質が低下し、歩留まりが低下することとなるという点で工夫の余地があった。 However, in the above method for manufacturing a substrate for a display device, when a film defect occurs in the upper organic interlayer insulating film, the lower interlayer insulating film and the gate insulating film are etched at the film defect portion and formed on the upper organic interlayer insulating film. Since the pixel electrode is short-circuited, there is a room for improvement in that the display defect is caused, the quality of the display device is lowered, and the yield is lowered.

従来の表示装置用基板に関しては、ゲート絶縁層を、金属膜を酸化させた酸化絶縁層とゲート絶縁膜とからなる2層構造とする技術等が提案されている(例えば、特許文献2参照。)。しかしながら、この技術によりゲート絶縁層を多層化しても、最上層層間絶縁膜をマスクにして最上層より下層に存在する絶縁膜をエッチング除去する場合に、層間絶縁膜の欠損による短絡欠陥を防止する効果を得ることはできない。また、この技術は、ゲート絶縁膜の膜欠損に対する対策技術であり、画素電極が層間絶縁膜上に形成された表示装置用基板においてゲートライン、ソースライン等の配線と画素電極との間に存在する絶縁膜の欠損による電気的リークが原因で発生する画素欠陥に対する対策技術ではなかった。
特開平9−152625号公報(第1−3頁) 特開平3−153217号公報(第1、3頁)
With respect to conventional display device substrates, a technique has been proposed in which the gate insulating layer has a two-layer structure including an oxide insulating layer obtained by oxidizing a metal film and a gate insulating film (see, for example, Patent Document 2). ). However, even if the gate insulating layer is made multi-layered by this technique, the short-circuit defect due to the defect of the interlayer insulating film is prevented when the insulating film existing below the uppermost layer is removed by etching using the uppermost interlayer insulating film as a mask. The effect cannot be obtained. In addition, this technology is a countermeasure technique for film defects in the gate insulating film, and exists between the gate electrode, the source line, etc., and the pixel electrode in the display device substrate in which the pixel electrode is formed on the interlayer insulating film. This is not a countermeasure technique for pixel defects caused by electrical leaks due to defects in the insulating film.
JP-A-9-152625 (page 1-3) JP-A-3-153217 (first and third pages)

本発明は、上記現状に鑑みてなされたものであり、特に高精細、高開口率の表示装置用基板を作製するに際し、画素電極と走査線、信号線等の配線との短絡を防止して、高い表示品質の表示装置を高歩留りで得ることができる表示装置用基板、その製造方法、及び、それを用いた表示装置を提供することを目的とするものである。 The present invention has been made in view of the above situation, and in particular, when manufacturing a substrate for a display device having a high definition and a high aperture ratio, a short circuit between a pixel electrode and a wiring such as a scanning line or a signal line is prevented. An object of the present invention is to provide a display device substrate capable of obtaining a display device with high display quality at a high yield, a manufacturing method thereof, and a display device using the same.

本発明者らは、高精細、高開口率であると共に、高い表示品質の表示装置を高歩留りで得ることができる表示装置用基板について種々検討したところ、従来の基板構成においては、走査線(ゲートバスライン)、信号線(ソースバスライン)等の配線と画素電極とが平面的に重なる領域(基板面垂直方向から見て重なる領域)で、画素電極下に位置する(上層)層間絶縁膜が剥がれ等の膜欠損を生じることがあり、このような場合には、(上層)層間絶縁膜をマスクにしてエッチングする際にその部分のゲート絶縁膜等がエッチングされ、走査線、信号線(ソースバスライン)等の配線が剥き出しとなるため、その後の画素電極の成膜・パターニングにより、剥き出しとなった配線と画素電極とが接触することとなり、リーク欠陥が発生してしまうことに着目した。すなわち、このような配線と画素電極とのリークが発生すると、書き込まれた画素電位が保てなくなり、表示装置における点欠陥となってしまう。そこで、エッチングに対する保護膜として、走査線、信号線(ソースバスライン)等の配線の上層に保護層を設けることにより、画素電極と配線との接触を防止して、これらの短絡により生じるリーク欠陥を防止することができることを見いだした。例えば、走査線と画素電極とが平面的に重なる領域に、スイッチング素子を構成する半導体層のパターンを配置することにより、層間絶縁膜が剥がれてもこの半導体層パターンがエッチング保護膜となり、基板製造工程を増加させることなく、画素電極と走査線との電気的リークを防止することができ、高精細、高開口率の液晶表示装置等の表示装置を高い歩留まりで提供することが可能となることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。 The inventors of the present invention have made various studies on a display device substrate that can obtain a display device with high definition and high aperture ratio and high display quality with high yield. In the conventional substrate configuration, the scanning line ( A gate bus line), a signal line (source bus line), etc. and a pixel electrode in a region where the pixel electrode overlaps in a plane (a region overlapping when viewed from the direction perpendicular to the substrate surface) and is located below the pixel electrode (upper layer) In such a case, when the etching is performed using the (upper layer) interlayer insulating film as a mask, the gate insulating film or the like in that portion is etched, and the scanning line, the signal line ( Since the wiring such as the source bus line is exposed, the exposed wiring and the pixel electrode come into contact with each other by the film formation and patterning of the pixel electrode, and a leak defect occurs. It was focused on the fact that Mau. That is, when such a leak between the wiring and the pixel electrode occurs, the written pixel potential cannot be maintained, resulting in a point defect in the display device. Therefore, as a protective film against etching, a protective layer is provided above the wiring such as the scanning line and the signal line (source bus line), thereby preventing contact between the pixel electrode and the wiring, and leak defects caused by these short circuits. Found that can be prevented. For example, by arranging a pattern of a semiconductor layer that constitutes a switching element in a region where a scanning line and a pixel electrode overlap in a plane, even if the interlayer insulating film is peeled off, this semiconductor layer pattern becomes an etching protective film, and substrate manufacturing Without increasing the number of steps, electrical leakage between the pixel electrode and the scan line can be prevented, and a display device such as a high-definition, high aperture ratio liquid crystal display device can be provided with a high yield. As a result, the inventors have arrived at the present invention by conceiving that the above problems can be solved brilliantly.

すなわち、本発明は、絶縁性基板上に、走査線、信号線及びスイッチング素子を備え、更に層間絶縁膜及び画素電極を備えた表示装置用基板であって、上記スイッチング素子は、走査線と信号線とが交差する交差部に設けられ、走査線に接続されたゲート電極と、信号線に接続されたソース電極と、画素電極に接続されたドレイン電極とを有し、上記層間絶縁膜は、スイッチング素子のドレイン電極と画素電極とを接続させるコンタクトホールを有し、上記表示装置用基板は、走査線及び/又は信号線の上層に保護層が設けられたものである表示装置用基板である。
本発明はまた、絶縁性基板上に、走査線、信号線、補助容量配線及びスイッチング素子を備え、更に層間絶縁膜及び画素電極を備えた表示装置用基板であって、上記スイッチング素子は、走査線と信号線とが交差する交差部に設けられ、走査線に接続されたゲート電極と、信号線に接続されたソース電極と、画素電極に接続されたドレイン電極とを有し、上記層間絶縁膜は、スイッチング素子のドレイン電極と画素電極とを接続させるコンタクトホールを有し、上記表示装置用基板は、走査線、信号線及び補助容量配線からなる群より選択された少なくとも1つの配線の上層に保護層が設けられたものである表示装置用基板でもある。
以下に本発明を詳述する。
That is, the present invention is a display device substrate including a scanning line, a signal line, and a switching element on an insulating substrate, and further including an interlayer insulating film and a pixel electrode. The switching element includes the scanning line, the signal line, and the signal line. A gate electrode connected to the scanning line, a source electrode connected to the signal line, and a drain electrode connected to the pixel electrode; The display device substrate has a contact hole for connecting the drain electrode of the switching element and the pixel electrode, and the display device substrate is a display device substrate in which a protective layer is provided above the scanning lines and / or signal lines. .
The present invention is also a substrate for a display device that includes a scanning line, a signal line, an auxiliary capacitance line, and a switching element on an insulating substrate, and further includes an interlayer insulating film and a pixel electrode. A gate electrode connected to the scanning line; a source electrode connected to the signal line; and a drain electrode connected to the pixel electrode; The film has a contact hole for connecting the drain electrode of the switching element and the pixel electrode, and the display device substrate is an upper layer of at least one wiring selected from the group consisting of a scanning line, a signal line, and an auxiliary capacitance wiring It is also a display device substrate provided with a protective layer.
The present invention is described in detail below.

本発明の表示装置用基板は、(A)絶縁性基板上に、走査線、信号線及びスイッチング素子を備え、更に層間絶縁膜及び画素電極を備えた構成、又は、(B)絶縁性基板上に、走査線、信号線、補助容量配線及びスイッチング素子を備え、更に層間絶縁膜及び画素電極を備えた構成を有するものである。上記(A)の構成においては、(1)絶縁性基板、(2)走査線、信号線及びスイッチング素子、(3)層間絶縁膜、(4)画素電極等をこの順に有する積層構造を有することが好ましく、具体的には、信号線と走査線とが絶縁性基板上に設けられ、信号線及び走査線が交差する交差部毎にスイッチング素子及び画素電極を有し、信号線、走査線及びスイッチング素子の上部に層間絶縁膜が設けられ、層間絶縁膜上に画素電極が設けられた形態であることが好ましい。上記(B)の構成においては、(1)絶縁性基板、(2)走査線、信号線、補助容量配線及びスイッチング素子、(3)層間絶縁膜、(4)画素電極等をこの順に有する積層構造を有することが好ましい。 The substrate for a display device of the present invention includes (A) a structure including a scanning line, a signal line, and a switching element on an insulating substrate, and further including an interlayer insulating film and a pixel electrode, or (B) on the insulating substrate. And a scanning line, a signal line, an auxiliary capacitance line, and a switching element, and further includes an interlayer insulating film and a pixel electrode. In the configuration of (A), it has a laminated structure including (1) an insulating substrate, (2) a scanning line, a signal line and a switching element, (3) an interlayer insulating film, (4) a pixel electrode in this order. Specifically, the signal line and the scanning line are provided on the insulating substrate, and each of the intersections where the signal line and the scanning line intersect each other includes a switching element and a pixel electrode. It is preferable that an interlayer insulating film is provided on the switching element and a pixel electrode is provided on the interlayer insulating film. In the configuration of (B) above, (1) an insulating substrate, (2) a scanning line, a signal line, an auxiliary capacitance wiring and a switching element, (3) an interlayer insulating film, (4) a pixel electrode, etc. in this order. It preferably has a structure.

上記スイッチング素子は、走査線と信号線とが交差する交差部に設けられ、走査線に接続されたゲート電極と、信号線に接続されたソース電極と、画素電極に接続されたドレイン電極とを有する。なお、通常では、走査線(ゲート電極)と、信号線(ソース電極)やドレイン電極との間には、ゲート絶縁膜が形成される。また、層間絶縁膜は、スイッチング素子のドレイン電極と画素電極とを接続させるコンタクトホールを有する。
本発明の表示装置用基板においては、このような構成からなることで、走査線を流れる電流(ゲート信号)によりスイッチング素子の駆動制御を行うと共に、スイッチング素子がON状態のときに、信号線を流れる電流(データ信号)により画素電極の駆動制御を行うことができ、また、層間絶縁膜により画素電極と信号線との短絡防止等が図られている。
The switching element is provided at an intersection where the scanning line and the signal line intersect, and includes a gate electrode connected to the scanning line, a source electrode connected to the signal line, and a drain electrode connected to the pixel electrode. Have. Normally, a gate insulating film is formed between the scanning line (gate electrode) and the signal line (source electrode) or drain electrode. The interlayer insulating film has a contact hole that connects the drain electrode of the switching element and the pixel electrode.
The display device substrate according to the present invention has such a configuration, so that the driving of the switching element is controlled by the current (gate signal) flowing through the scanning line, and the signal line is connected when the switching element is in the ON state. The drive control of the pixel electrode can be performed by a flowing current (data signal), and a short circuit between the pixel electrode and the signal line is prevented by an interlayer insulating film.

本発明では、上記(A)の構成において、走査線及び/又は信号線の上層に保護層が設けられ、上記(B)の構成において、走査線、信号線及び補助容量配線からなる群より選択された少なくとも1つの配線の上層に保護層が設けられる。すなわち、本発明においては、少なくとも走査線、信号線又は補助容量配線のいずれかの上層に保護層が設けられることとなる。これにより、層間絶縁膜のコンタクトホール形成等のためにエッチングが行われる場合に、保護層がエッチングに対する保護膜として機能するため、エッチングマスクとなる層間絶縁膜のパターンの一部に膜欠損が生じた場合であっても、エッチング後に走査線等の配線が露出することを防止することができる。その結果、層間絶縁膜上の画素電極と走査線等の配線との接触が防止され、短絡が防止されることとなるため、画素欠陥の発生を防止することができ、特に高精細、高開口率の表示装置用基板を作製する際に、得られる表示品質及び歩留まりを向上させることができる。 In the present invention, in the configuration of (A), a protective layer is provided above the scanning lines and / or signal lines. In the configuration of (B), the protective layer is selected from the group consisting of scanning lines, signal lines, and auxiliary capacitance wirings. A protective layer is provided above the at least one wiring. That is, in the present invention, a protective layer is provided at least above any one of the scanning line, the signal line, and the auxiliary capacitance wiring. As a result, when etching is performed to form contact holes in the interlayer insulating film, the protective layer functions as a protective film against etching, so that a film defect occurs in a part of the pattern of the interlayer insulating film serving as an etching mask. Even in this case, it is possible to prevent the wiring such as the scanning line from being exposed after the etching. As a result, the contact between the pixel electrode on the interlayer insulating film and the wiring such as the scanning line is prevented and a short circuit is prevented, so that it is possible to prevent the occurrence of pixel defects, particularly high definition and high aperture. When producing a display device substrate with a high rate, the display quality and yield can be improved.

上記保護層としては、層間絶縁膜のエッチング時に走査線等の配線が露出することを防止する作用効果を奏することができるものであれば、材質や厚さ等は特に限定されるものではない。なお、保護層は、エッチング時にその下層部分を保護することができれば、隣接する他の層、例えば層間絶縁膜やゲート絶縁膜と同じ材料から構成されるものであってもよく、このような場合に、断面形状で、保護層と隣接する他の層とが一体化しており、層の境界を判別することが困難であれば、保護層と隣接する他の層との平面形状の違い、すなわち一体化した部分(保護層+隣接する他の層)と一体化していない部分(保護層のみ又は隣接する他の層のみ)との厚さの違いを確認することにより、保護層を判別することができる。
また、本発明において、「上層に保護層が設けられた」とは、走査線等の配線の一層上層に走査線等の配線と接するように保護層が設けられたものであってもよいし、走査線等の配線の複数層上層に走査線等の配線と接することなく保護層が設けられたものであってもよい。例えば、走査線と接することなく保護層が設けられる形態としては、ゲート絶縁膜上に保護層が設けられる形態、層間絶縁膜中に保護層が設けられる形態等が挙げられる。
The protective layer is not particularly limited in material, thickness, or the like as long as it can provide an effect of preventing exposure of wiring such as scanning lines when the interlayer insulating film is etched. The protective layer may be composed of the same material as other adjacent layers such as an interlayer insulating film and a gate insulating film as long as the lower layer portion can be protected during etching. In addition, if the cross-sectional shape is integrated with the other layer adjacent to the protective layer and it is difficult to determine the boundary of the layer, the difference in the planar shape between the protective layer and the other adjacent layer, that is, Identify the protective layer by checking the difference in thickness between the integrated part (protective layer + other adjacent layers) and the non-integrated part (only the protective layer or other adjacent layers) Can do.
In the present invention, the phrase “an upper layer is provided with a protective layer” may mean that a protective layer is provided on an upper layer of a wiring such as a scanning line so as to be in contact with the wiring such as a scanning line. Further, a protective layer may be provided on a plurality of upper layers of wiring such as scanning lines without being in contact with the wiring such as scanning lines. For example, as a form in which the protective layer is provided without being in contact with the scanning line, a form in which the protective layer is provided over the gate insulating film, a form in which the protective layer is provided in the interlayer insulating film, and the like can be given.

次に、本発明の表示装置用基板を構成する保護層以外の各構成部材について説明する。
絶縁性基板としては、ガラス等の透明な絶縁体からなるものが好適に用いられる。
走査線、信号線及び補助容量配線の材料としては、所望の配線抵抗を得ることができるものであれば特に限定されず、タンタル(Ta)、チタン(Ti)、クロム(Cr)、アルミニウム(Al)等の金属、これらの金属の合金や、それらを積層したTi/Al/Ti等の積層膜等が挙げられる。走査線、信号線及び補助容量配線の幅、厚み、パターン形状等は、特に限定されるものではない。
スイッチング素子としては、ゲート電極、ソース電極及びドレイン電極を有するものであれば特に限定されず、アモルファスシリコン薄膜トランジスタ、マイクロクリスタルシリコン薄膜トランジスタ、ポリシリコン薄膜トランジスタ、CGS(Continuous Grain Silicon;連続粒界結晶シリコン)薄膜トランジスタ等が挙げられる。また、通常では、ゲート電極は、走査線と一体的に形成され、ソース電極及びドレイン電極は、信号線と一体的に形成される。
Next, each component other than the protective layer constituting the display device substrate of the present invention will be described.
As the insulating substrate, a substrate made of a transparent insulator such as glass is preferably used.
The material of the scanning line, the signal line, and the auxiliary capacitance wiring is not particularly limited as long as a desired wiring resistance can be obtained. Tantalum (Ta), titanium (Ti), chromium (Cr), aluminum (Al ), Alloys of these metals, and laminated films of Ti / Al / Ti and the like obtained by laminating them. The width, thickness, pattern shape, and the like of the scanning line, the signal line, and the auxiliary capacitance wiring are not particularly limited.
The switching element is not particularly limited as long as it has a gate electrode, a source electrode, and a drain electrode, and is an amorphous silicon thin film transistor, a microcrystal silicon thin film transistor, a polysilicon thin film transistor, or a CGS (Continuous Grain Silicon Silicon) thin film transistor. Etc. In general, the gate electrode is formed integrally with the scanning line, and the source electrode and the drain electrode are formed integrally with the signal line.

層間絶縁膜の材料としては、所望の誘電率、透過率、エッチング選択比等が得られる材料であれば特に限定されず、窒化ケイ素(SiNx)、感光性透明樹脂、酸化ケイ素(SiO)等が挙げられる。層間絶縁膜に用いることができる感光性透明樹脂としては、例えば、アクリル系樹脂、エポキシ系樹脂、ポリウレタン系樹脂、ポリイミド系樹脂等が挙げられる。層間絶縁膜としては、1層からなるものであってもよいし、2層以上からなるものであってもよく、厚さ等は特に限定されるものではない。
層間絶縁膜に形成されるコンタクトホールとしては、スイッチング素子のドレイン電極と画素電極とを接続させることができれば特に限定されず、形状、大きさ、数、配置等は特に限定されるものではない。なお、コンタクトホール内には、通常では、スイッチング素子のドレイン電極と画素電極とを電気的に接続させるために導電性膜が形成される。
The material of the interlayer insulating film is not particularly limited as long as a desired dielectric constant, transmittance, etching selection ratio, and the like can be obtained. Silicon nitride (SiNx), photosensitive transparent resin, silicon oxide (SiO 2 ), and the like Is mentioned. Examples of the photosensitive transparent resin that can be used for the interlayer insulating film include acrylic resins, epoxy resins, polyurethane resins, and polyimide resins. The interlayer insulating film may be composed of one layer or may be composed of two or more layers, and the thickness and the like are not particularly limited.
The contact hole formed in the interlayer insulating film is not particularly limited as long as the drain electrode of the switching element and the pixel electrode can be connected, and the shape, size, number, arrangement, and the like are not particularly limited. In the contact hole, a conductive film is usually formed to electrically connect the drain electrode of the switching element and the pixel electrode.

画素電極の材料としては、ITO(Indium Tin Oxide;酸化インジウム錫)、IZO(Indium Zinc Oxide;酸化インジウム亜鉛)等の透明導電性材料が好適に用いられ、反射型液晶表示装置等に用いられる表示装置用基板であれば、アルミニウム、銀等の金属も好適に用いられる。
本発明の表示装置用基板の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
As a material for the pixel electrode, a transparent conductive material such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) is preferably used, and a display used for a reflective liquid crystal display device or the like. If it is a board | substrate for apparatuses, metals, such as aluminum and silver, are also used suitably.
The configuration of the substrate for a display device of the present invention is not particularly limited as long as such a component is formed as essential, and other components may or may not be included. is not.

本発明の表示装置用基板における好ましい形態について以下に詳しく説明する。
上記保護層は、層間絶縁膜の下層に設けられていることが好ましい。これにより、層間絶縁膜のコンタクトホール形成等のためにエッチングが行われる場合に、保護層がエッチングに対する保護膜として機能することができると共に、保護層を層間絶縁膜中に形成するような形態に比べ、簡便に保護層の形成が可能である。
なお、本発明において、「層間絶縁膜の下層」とは、層間絶縁膜の一層下層であってもよいし、複数層下層であってもよく、具体的には、ゲート絶縁膜上に走査線の保護膜が設けられる形態であってもよいし、走査線の一層上層に、走査線と接するように走査線の保護層が設けられる形態であってもよい。
A preferred embodiment of the display device substrate of the present invention will be described in detail below.
The protective layer is preferably provided below the interlayer insulating film. As a result, when etching is performed to form contact holes in the interlayer insulating film, the protective layer can function as a protective film against etching, and the protective layer is formed in the interlayer insulating film. In comparison, a protective layer can be easily formed.
In the present invention, the “lower layer of the interlayer insulating film” may be a lower layer of the interlayer insulating film or a lower layer of a plurality of layers. Specifically, the scanning line is formed on the gate insulating film. The protective film may be provided, or the scanning line protective layer may be provided on the upper layer of the scanning line so as to be in contact with the scanning line.

上記保護層は、半導体により構成されたものであることが好ましく、また、スイッチング素子を構成する半導体層と略同一の組成からなることが好ましい。これらの場合、スイッチング素子を構成する半導体層を形成する際に、保護層の形成を同時に行うことができることから、従来の表示装置用基板の製造工程に対して保護層の形成工程を別途付加することなく、本発明の表示装置用基板を製造することが可能であり、製造工程の短縮を図ることができる。半導体としては、スイッチング素子の半導体層を構成するものが好適であり、具体的には、主にアモルファスシリコンから構成されるもの等が挙げられる。
なお、「略同一の組成」とは、実質的に同一の組成であると評価されるものであることが好ましいが、スイッチング素子を構成する半導体層の形成と保護層の形成とをCVD(化学蒸着)法等を用いて同時に行うことができる範囲であればよい。
The protective layer is preferably composed of a semiconductor, and preferably has substantially the same composition as the semiconductor layer constituting the switching element. In these cases, since the protective layer can be formed at the same time when the semiconductor layer constituting the switching element is formed, a protective layer forming step is added to the manufacturing process of the conventional display device substrate. Therefore, the display device substrate of the present invention can be manufactured, and the manufacturing process can be shortened. As the semiconductor, those constituting the semiconductor layer of the switching element are suitable, and specific examples include those mainly composed of amorphous silicon.
Note that “substantially the same composition” is preferably evaluated to be substantially the same composition, but the formation of the semiconductor layer and the protective layer forming the switching element are formed by CVD (chemical Any range may be used as long as it can be performed simultaneously using a vapor deposition method or the like.

上記保護層は、スイッチング素子を構成する半導体層と分離されていることが好ましい。これにより、仮に走査線の上層に設けられた保護層(半導体層)と、スイッチング素子に隣接し、スイッチング素子に接続される信号線とがリークした場合においても、これらがスイッチング素子に接続されるドレイン電極と電気的にリークすることを防ぐことができるため、画素欠陥の発生を防ぐことができる。 The protective layer is preferably separated from a semiconductor layer constituting the switching element. As a result, even if a protective layer (semiconductor layer) provided above the scanning line and a signal line adjacent to the switching element and connected to the switching element leak, these are connected to the switching element. Since electrical leakage from the drain electrode can be prevented, pixel defects can be prevented from occurring.

上記保護層は、窒化ケイ素(SiNx)、二酸化ケイ素(SiO)又は樹脂により構成されたものであることが好ましい。これらによれば、層間絶縁膜のコンタクトホール形成等のためにエッチングが行われる場合に、保護層がエッチングに対する保護膜として充分に有効に機能することができると共に、保護層の形成を容易に行うことができる。樹脂としては、パターニングが容易であることから、感光性透明樹脂が好ましい。保護層に用いることができる感光性透明樹脂としては、例えば、アクリル系樹脂、エポキシ系樹脂、ポリウレタン系樹脂、ポリイミド系樹脂等が挙げられる。保護層の形成に感光性樹脂以外の材料を用いる場合には、成膜後に、液状の感光性樹脂を塗布した後、フォトリソグラフィー(露光及び現像)、ドライエッチングを行う方法等によりパターニングを行うことができる。 The protective layer is preferably made of silicon nitride (SiNx), silicon dioxide (SiO 2 ), or resin. According to these, when etching is performed for forming contact holes in the interlayer insulating film, the protective layer can function sufficiently effectively as a protective film against etching, and the protective layer can be easily formed. be able to. The resin is preferably a photosensitive transparent resin because patterning is easy. Examples of the photosensitive transparent resin that can be used for the protective layer include acrylic resins, epoxy resins, polyurethane resins, and polyimide resins. When a material other than the photosensitive resin is used for forming the protective layer, after the film formation, after applying a liquid photosensitive resin, patterning is performed by a method such as photolithography (exposure and development) or dry etching. Can do.

上記保護層は、スイッチング素子を構成するソース電極及び/又はドレイン電極と略同一の組成からなることが好ましい。この場合、スイッチング素子を構成するソース電極やドレイン電極を形成する際に、保護層の形成を同時に行うことができることから、従来の表示装置用基板の製造工程に対して保護層の形成工程を別途付加することなく、本発明の表示装置用基板を製造することが可能であり、製造工程の短縮を図ることができる。
なお、「略同一の組成」とは、実質的に同一の組成であると評価されるものであることが好ましいが、スイッチング素子を構成するソース電極やドレイン電極の形成と保護層の形成とを同時に行うことができる範囲であればよい。
The protective layer preferably has substantially the same composition as the source electrode and / or the drain electrode constituting the switching element. In this case, since the protective layer can be formed at the same time when the source electrode and the drain electrode constituting the switching element are formed, the protective layer forming step is separate from the conventional manufacturing process of the display device substrate. Without the addition, the display device substrate of the present invention can be manufactured, and the manufacturing process can be shortened.
Note that “substantially the same composition” is preferably evaluated to be substantially the same composition, but the formation of the source electrode and drain electrode constituting the switching element and the formation of the protective layer Any range that can be performed simultaneously is acceptable.

上記保護層は、絶縁性基板の表面に対して垂直方向から見たときに、少なくとも走査線と画素電極とが重複する部分に配置されることが好ましい。これにより、エッチングによる走査線の露出を充分に防止することができ、画素電極と走査線との短絡を防止する本発明の作用効果を充分に奏することができる。より好ましくは、保護層が、絶縁性基板の表面に対して垂直方向から見たときに、走査線と画素電極との略重複部分のみに配置される形態である。この形態では、画素電極と走査線との短絡を防止する本発明の作用効果を充分に奏することができると共に、走査線の負荷容量の増加を最小限に抑制することができ、例えば、走査線上を完全に覆うように保護層を設ける場合よりも、走査線の負荷容量の増加を低減することができる。
なお、上記「絶縁性基板の表面に対して垂直方向から見たとき」とは、換言すれば、「絶縁性基板の表面において、対象となるものの正射影を見たとき」ということである。より具体的には、「対象となるものの各点から、絶縁性基板の表面に下ろした垂線の足の集まりを見たとき」ということになる。従って、この場合、絶縁性基板の表面における走査線の正射影と、保護層の正射影と、画素電極の正射影とが重複することを意味する。また、上記「走査線と画素電極との略重複部分」とは、実質的に走査線と画素電極との重複部分であると評価される部分であることが好ましいが、走査線の負荷容量の増加を最小限に抑制する効果を得ることができれば、その周辺部分を含むものであってもよい。
The protective layer is preferably disposed in a portion where at least the scanning line and the pixel electrode overlap when viewed from the direction perpendicular to the surface of the insulating substrate. As a result, exposure of the scanning line due to etching can be sufficiently prevented, and the effect of the present invention for preventing a short circuit between the pixel electrode and the scanning line can be sufficiently achieved. More preferably, the protective layer is disposed only in a substantially overlapping portion between the scanning line and the pixel electrode when viewed from the direction perpendicular to the surface of the insulating substrate. In this embodiment, the effect of the present invention for preventing a short circuit between the pixel electrode and the scanning line can be sufficiently achieved, and an increase in the load capacity of the scanning line can be minimized, for example, on the scanning line. As compared with the case where a protective layer is provided so as to completely cover, an increase in the load capacity of the scanning line can be reduced.
The above “when viewed from the direction perpendicular to the surface of the insulating substrate” means, in other words, “when the orthographic projection of the target object is seen on the surface of the insulating substrate”. More specifically, it means “when a group of perpendicular feet dropped on the surface of the insulating substrate from each point of the target object is seen”. Therefore, in this case, it means that the orthogonal projection of the scanning line on the surface of the insulating substrate, the orthogonal projection of the protective layer, and the orthogonal projection of the pixel electrode overlap. The “substantially overlapping portion between the scanning line and the pixel electrode” is preferably a portion that is substantially evaluated as an overlapping portion between the scanning line and the pixel electrode. If the effect which suppresses increase to the minimum can be acquired, the peripheral part may be included.

上記保護層は、絶縁性基板の表面に対して垂直方向から見たときに、走査線と重複し、かつ信号線と重複しないように配置されることが好ましい。これにより、保護膜が半導体により構成されたものである場合等に、走査線と信号線との間でのリークの発生を防ぐことができる。 The protective layer is preferably arranged so as to overlap with the scanning line and not overlap with the signal line when viewed from the direction perpendicular to the surface of the insulating substrate. Thereby, when the protective film is made of a semiconductor, the occurrence of leakage between the scanning line and the signal line can be prevented.

上記層間絶縁膜は、少なくとも2層の絶縁膜から構成され、かつ最上層の絶縁膜が有機膜であることが好ましい。これにより、層間絶縁膜を構成する最上層の有機膜をマスクとしてエッチングを行うことが可能であり、層間絶縁膜上に別途マスクを形成してエッチング後に除去する場合や、層間絶縁膜全体をマスクとしてエッチングを行う場合に比べ、基板の製造効率を向上させることができる。
有機膜としては、所望の誘電率、透過率、エッチング選択比等が得られる材料であれば特に限定されず、エッチング条件等に応じて適宜選択されることとなるが、例えば、アクリル系樹脂、エポキシ系樹脂、ポリウレタン系樹脂、ポリイミド系樹脂等の感光性透明樹脂等が挙げられる。
The interlayer insulating film is preferably composed of at least two insulating films, and the uppermost insulating film is preferably an organic film. As a result, it is possible to perform etching using the uppermost organic film constituting the interlayer insulating film as a mask. When a separate mask is formed on the interlayer insulating film and removed after etching, the entire interlayer insulating film is masked. As compared with the case where etching is performed, the manufacturing efficiency of the substrate can be improved.
The organic film is not particularly limited as long as it has a desired dielectric constant, transmittance, etching selectivity, and the like, and is appropriately selected according to etching conditions. Examples thereof include photosensitive transparent resins such as epoxy resins, polyurethane resins, and polyimide resins.

本発明はまた、スイッチング素子を構成する半導体層と略同一の組成からなる保護層を有する本発明の表示装置用基板を形成する製造方法であって、上記表示装置用基板の製造方法は、保護層と、スイッチング素子を構成する半導体層とを同時に形成する工程を有する表示装置用基板の製造方法でもある。本発明は更に、スイッチング素子を構成するソース電極及び/又はドレイン電極と略同一の組成からなる保護層を有する本発明の表示装置用基板を形成する製造方法であって、上記表示装置用基板の製造方法は、保護層と、スイッチング素子を構成するソース電極及び/又はドレイン電極とを同時に形成する工程を有する表示装置用基板の製造方法でもある。これらにより、従来の表示装置用基板の製造工程に対して保護層の形成工程を別途付加することなく、本発明の表示装置用基板を製造することが可能であり、製造工程の短縮を図ることができる。 The present invention is also a manufacturing method for forming a substrate for a display device according to the present invention having a protective layer having a composition substantially the same as that of a semiconductor layer constituting a switching element. It is also a method for manufacturing a substrate for a display device, which includes a step of simultaneously forming a layer and a semiconductor layer constituting a switching element. The present invention further relates to a manufacturing method for forming a display device substrate of the present invention having a protective layer having a composition substantially the same as that of a source electrode and / or a drain electrode constituting a switching element, the method comprising: The manufacturing method is also a method for manufacturing a substrate for a display device, which includes a step of simultaneously forming a protective layer and a source electrode and / or a drain electrode constituting a switching element. As a result, the display device substrate of the present invention can be manufactured without adding a protective layer forming step to the conventional display device substrate manufacturing process, and the manufacturing process can be shortened. Can do.

本発明は更に、少なくとも2層の絶縁膜から構成され、かつ最上層の絶縁膜が有機膜である層間絶縁膜を有する本発明の表示装置用基板を形成する製造方法であって、上記表示装置用基板の製造方法は、層間絶縁膜を構成する最上層の有機膜をマスクとしてエッチングを行い、コンタクトホール、走査線の外部引出し端子及び信号線の外部引出し端子を同時に形成する工程を有する表示装置用基板の製造方法でもある。これにより、層間絶縁膜上に別途マスクを形成してエッチング後に除去する場合や、層間絶縁膜全体をマスクとしてエッチングを行う場合に比べ、基板の製造効率を向上させることができる。また、コンタクトホールの形成工程において、走査線の外部引出し端子及び信号線の外部引出し端子の形成を併せて行うことによっても、基板の製造効率を向上させることができる。
なお、最上層の有機膜部分のコンタクトホールは、有機膜形成時に予め形成されるため、上記コンタクトホール等の形成工程においては、エッチングにより最上層の有機膜部分以外のコンタクトホールが形成されることとなる。
The present invention further relates to a manufacturing method for forming a substrate for a display device according to the present invention comprising an interlayer insulating film composed of at least two insulating films, and the uppermost insulating film being an organic film, wherein the display device A method for manufacturing a substrate for a display includes a step of performing etching using an uppermost organic film constituting an interlayer insulating film as a mask, and simultaneously forming contact holes, external lead terminals for scanning lines, and external lead terminals for signal lines It is also a manufacturing method of the substrate for the use. Thereby, the manufacturing efficiency of the substrate can be improved as compared with the case where a mask is separately formed on the interlayer insulating film and removed after etching, or the etching is performed using the entire interlayer insulating film as a mask. In addition, in the contact hole forming step, the formation efficiency of the substrate can also be improved by forming the external lead terminal of the scanning line and the external lead terminal of the signal line together.
Since the contact hole in the uppermost organic film portion is formed in advance when the organic film is formed, the contact hole other than the uppermost organic film portion is formed by etching in the formation process of the contact hole or the like. It becomes.

本発明はそして、本発明の表示装置用基板、又は、本発明の表示装置用基板の製造方法により製造されてなる表示装置用基板を備えてなる表示装置でもある。表示装置は、表示装置用基板の走査線、信号線等に電気信号が供給されることで表示の制御を行うことができるものであれば、特に限定されるものではない。このような表示装置としては、液晶表示装置、有機エレクトロルミネセンス(EL)表示装置等が挙げられ、中でも、液晶表示装置であることが好ましい。このような表示装置では、画素電極と走査線等の配線との短絡が防止され、画素欠陥の発生が効果的に防止されていることから、高精細、高開口率にしても、画素欠陥の少ない良好な表示品質を得ることができ、歩留まりを向上させることができる。 The present invention is also a display device including the display device substrate according to the present invention or the display device substrate manufactured by the display device substrate manufacturing method according to the present invention. The display device is not particularly limited as long as the display can be controlled by supplying an electric signal to a scanning line, a signal line, or the like of the display device substrate. Examples of such a display device include a liquid crystal display device, an organic electroluminescence (EL) display device, and the like, among which a liquid crystal display device is preferable. In such a display device, a short circuit between a pixel electrode and a wiring such as a scanning line is prevented, and the occurrence of pixel defects is effectively prevented. Less favorable display quality can be obtained and the yield can be improved.

本発明の表示装置用基板によれば、画素電極が走査線、信号線及びスイッチング素子が形成されている平面とは異なる平面に設けられると共に、走査線等の配線の上層に保護層が設けられた構成を有することから、層間絶縁膜上の画素電極と走査線等の配線との短絡による画素欠陥の発生が防止されている。このような表示装置用基板を表示装置に用いた場合には、特に高精細、高開口率の表示装置において、画素欠陥の少ない良好な表示品質を得ることができ、歩留まりの向上という効果を得ることができる。 According to the display device substrate of the present invention, the pixel electrode is provided on a plane different from the plane on which the scanning line, the signal line, and the switching element are formed, and a protective layer is provided on the wiring such as the scanning line. Thus, the occurrence of pixel defects due to a short circuit between the pixel electrode on the interlayer insulating film and a wiring such as a scanning line is prevented. When such a display device substrate is used for a display device, particularly in a high-definition and high aperture ratio display device, good display quality with few pixel defects can be obtained, and an effect of improving yield can be obtained. be able to.

以下に実施形態を掲げ、本発明を更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。 Hereinafter, the present invention will be described in more detail with reference to embodiments, but the present invention is not limited only to these embodiments.

(実施形態1)
本発明の実施の一形態である実施形態1について、図1〜4に基づいて以下に説明する。なお、本実施形態においては、表示装置用基板の具体例として、液晶表示装置用のアクティブマトリクス基板について説明する。
図1は、本発明の液晶表示装置の断面構成の一例を示す断面模式図である。
図1に示すように、液晶表示装置40は、アクティブマトリクス基板(表示装置用基板)30と、カラーフィルター34及び遮光膜35等を有する対向基板33とを有し、それら基板は、液晶層32を挟んでいる。なお、液晶層32は、対向基板33の配向膜(図示せず)と、アクティブマトリクス基板30の配向膜(図示せず)との間に挟まれている。
(Embodiment 1)
Embodiment 1 which is one embodiment of the present invention will be described below with reference to FIGS. In this embodiment, an active matrix substrate for a liquid crystal display device will be described as a specific example of the display device substrate.
FIG. 1 is a schematic cross-sectional view showing an example of a cross-sectional configuration of the liquid crystal display device of the present invention.
As shown in FIG. 1, the liquid crystal display device 40 includes an active matrix substrate (display device substrate) 30 and a counter substrate 33 having a color filter 34, a light shielding film 35, and the like. Is sandwiched. The liquid crystal layer 32 is sandwiched between an alignment film (not shown) of the counter substrate 33 and an alignment film (not shown) of the active matrix substrate 30.

図2は、本発明のアクティブマトリクス基板30における1画素を示す平面模式図である。また、図3は、図2に示す表示装置用基板のA−A’線における矢視断面図であり、図4は、図2に示す表示装置用基板のB−B’線における矢視断面図である。
図2に示すように、アクティブマトリクス基板30では、ゲートライン(走査線)1、ソースライン(信号線)2及び画素電極3が、絶縁性基板10上に積層されている。ゲートライン1とソースライン2とは、互いに交差するように配置されている。そして、それらが交差する交差部毎に、スイッチング素子(TFT)14と画素電極3とが設けられている。なお、絶縁性基板10は、図2の最背面に位置し、図3及び図4の断面図に記載の位置に配置されている。ゲートライン1には、スイッチング素子14のゲート電極4が形成され、ソースライン2には、スイッチング素子14のソース電極5が形成されている。また、画素電極3は、スイッチング素子14のドレイン電極6とドレイン引出し電極6’を介して接続されている。このドレイン引出し電極6’は、ゲート絶縁膜11を挟んで補助容量バスライン7と対向しており、これにより補助容量が形成されている。
FIG. 2 is a schematic plan view showing one pixel in the active matrix substrate 30 of the present invention. 3 is a cross-sectional view taken along line AA ′ of the display device substrate shown in FIG. 2, and FIG. 4 is a cross-sectional view taken along line BB ′ of the display device substrate shown in FIG. FIG.
As shown in FIG. 2, in the active matrix substrate 30, a gate line (scanning line) 1, a source line (signal line) 2, and a pixel electrode 3 are stacked on an insulating substrate 10. The gate line 1 and the source line 2 are arranged so as to cross each other. A switching element (TFT) 14 and a pixel electrode 3 are provided at each intersection where they intersect. The insulating substrate 10 is located on the rearmost surface of FIG. 2 and is disposed at the position described in the cross-sectional views of FIGS. 3 and 4. A gate electrode 4 of the switching element 14 is formed on the gate line 1, and a source electrode 5 of the switching element 14 is formed on the source line 2. The pixel electrode 3 is connected via the drain electrode 6 of the switching element 14 and the drain extraction electrode 6 ′. The drain extraction electrode 6 'faces the auxiliary capacitance bus line 7 with the gate insulating film 11 interposed therebetween, thereby forming an auxiliary capacitance.

図4に示すように、アクティブマトリクス基板30では、ゲートライン1の表面を覆うように、ゲート絶縁膜11上に保護膜(保護層)8が設けられている。また、図2に示すように、アクティブマトリクス基板30は、絶縁性基板10の表面に対して垂直方向から見たときに、ゲートライン1と、ゲートライン1の表面を覆う保護膜8と、画素電極3とが重なっている領域をもつ。すなわち、絶縁性基板10の表面におけるゲートライン1の正射影と、絶縁性基板10の表面における保護膜8の正射影と、絶縁性基板10の表面における画素電極3の正射影とが重なっている領域をもつ。 As shown in FIG. 4, in the active matrix substrate 30, a protective film (protective layer) 8 is provided on the gate insulating film 11 so as to cover the surface of the gate line 1. As shown in FIG. 2, the active matrix substrate 30 includes a gate line 1, a protective film 8 that covers the surface of the gate line 1, and a pixel when viewed from a direction perpendicular to the surface of the insulating substrate 10. It has a region where the electrode 3 overlaps. That is, the orthogonal projection of the gate line 1 on the surface of the insulating substrate 10, the orthogonal projection of the protective film 8 on the surface of the insulating substrate 10, and the orthogonal projection of the pixel electrode 3 on the surface of the insulating substrate 10 overlap. Has an area.

次に、液晶表示装置40における電流及び電圧の制御について、簡単に説明する。
液晶表示装置40では、ゲートライン1が選択されると、ゲート電極4に電圧が印加される。このゲート電極4に印加される電圧によって、ソース電極5及びドレイン電極6間を流れる電流が制御される。そして、ソースライン2から伝送された信号に基づいて、ソース電極5からドレイン電極6へ、ドレイン電極6からドレイン引出し電極6’を介して画素電極3へと電流が流れることによって、画素電極3は、所定の表示を行うように構成されている。補助容量バスライン7は、画素電極3での所定の表示を維持するために補助的に設置されている。
Next, current and voltage control in the liquid crystal display device 40 will be briefly described.
In the liquid crystal display device 40, a voltage is applied to the gate electrode 4 when the gate line 1 is selected. The current flowing between the source electrode 5 and the drain electrode 6 is controlled by the voltage applied to the gate electrode 4. Based on the signal transmitted from the source line 2, current flows from the source electrode 5 to the drain electrode 6 and from the drain electrode 6 to the pixel electrode 3 through the drain extraction electrode 6 ′. , Is configured to perform a predetermined display. The auxiliary capacitance bus line 7 is auxiliary installed in order to maintain a predetermined display on the pixel electrode 3.

次に、本実施形態に係るアクティブマトリクス基板30の製造方法の一例について、図2、3及び4を用いて説明する。
本実施形態に係るアクティブマトリクス基板30を製造する際には、まず、ガラス等の透明な絶縁体からなる絶縁性基板10上に、Ti/Al/Tiからなる積層膜をスパッタにより成膜し、フォトリソグラフィーを行い、ドライエッチング、レジスト剥離することでゲートライン1、ゲート電極4及び補助容量ライン7を同時に形成する。次に、それらの表面に、厚さ約4000ÅのSiNx(窒化ケイ素)膜からなるゲート絶縁膜11をSiHガスとNHガスとNガスとの混合ガスを用い、また厚さ約1500Åのアモルファスシリコンからなる活性半導体層12をSiHガスとHガスとの混合ガスを用い、更に厚さ約500Åのリンをドープしたn型低抵抗半導体層13をSiHガスとPHガスとHガスとの混合ガスを用い、CVDにより連続して成膜し、フォトリソグラフィー、ドライエッチング、レジスト剥離を行い、島状(アイランド状)25に形成する。続いて、Ti/Al/Tiからなる積層膜をスパッタにより成膜し、フォトリソグラフィーを行い、ドライエッチングすることでソースライン2、ソース電極5、ドレイン電極6及びドレイン引出し電極6’を同時に形成する。更に連続してn型低抵抗半導体層13をソース・ドレイン分離エッチングし、レジストを剥離する。このようにして、薄膜トランジスタ(TFT)14が形成される。
Next, an example of a method for manufacturing the active matrix substrate 30 according to the present embodiment will be described with reference to FIGS.
When manufacturing the active matrix substrate 30 according to the present embodiment, first, a laminated film made of Ti / Al / Ti is formed on the insulating substrate 10 made of a transparent insulator such as glass by sputtering, The gate line 1, the gate electrode 4, and the auxiliary capacitance line 7 are simultaneously formed by performing photolithography, dry etching, and resist peeling. Next, a gate insulating film 11 made of a SiNx (silicon nitride) film having a thickness of about 4000 mm is formed on the surface thereof using a mixed gas of SiH 4 gas, NH 3 gas, and N 2 gas, and having a thickness of about 1500 mm. The active semiconductor layer 12 made of amorphous silicon is mixed with SiH 4 gas and H 2 gas, and the n-type low-resistance semiconductor layer 13 doped with phosphorus having a thickness of about 500 mm is formed with SiH 4 gas, PH 3 gas, and H. Using a mixed gas with two gases, a film is continuously formed by CVD, and photolithography, dry etching, and resist peeling are performed to form an island shape (island shape) 25. Subsequently, a laminated film made of Ti / Al / Ti is formed by sputtering, photolithography is performed, and dry etching is performed to simultaneously form the source line 2, the source electrode 5, the drain electrode 6 and the drain extraction electrode 6 ′. . Further, the n-type low-resistance semiconductor layer 13 is continuously etched by source / drain separation, and the resist is peeled off. In this way, a thin film transistor (TFT) 14 is formed.

次に、基板全面を覆うように、厚さ約3000ÅのSiNxからなる下層層間絶縁膜20をSiHガスとNHガスとNガスとの混合ガスを用いCVDにて成膜する。続いて、厚さ約4000ÅのSiNxをSiHガスとNHガスとNガスとの混合ガスを用いCVDにより成膜し、フォトリソグラフィー及びCFガスとOガスとの混合ガスを用いたドライエッチングにより保護膜8を形成する。
その後、厚さ約3μmのポジ型感光性アクリル樹脂からなる上層有機層絶縁膜15をフォトリソグラフィーによりコンタクトホール9、ゲートライン外部引出し端子コンタクト用パターン(図16のX)、ソースライン外部引出し端子コンタクト用パターン(図17のY)を有するように形成する。
Next, a lower interlayer insulating film 20 made of SiNx having a thickness of about 3000 mm is formed by CVD using a mixed gas of SiH 4 gas, NH 3 gas, and N 2 gas so as to cover the entire surface of the substrate. Subsequently, SiNx having a thickness of about 4000 mm was formed by CVD using a mixed gas of SiH 4 gas, NH 3 gas, and N 2 gas, and photolithography and a mixed gas of CF 4 gas and O 2 gas were used. A protective film 8 is formed by dry etching.
Thereafter, an upper organic layer insulating film 15 made of a positive photosensitive acrylic resin having a thickness of about 3 μm is formed on the contact hole 9, gate line external lead terminal contact pattern (X in FIG. 16), source line external lead terminal contact by photolithography. It forms so that it may have a pattern for use (Y of FIG. 17).

次に、コンタクトホール9、ゲートライン外部引出し端子200、及び、ソースライン外部引出し端子300を形成するため、上層有機層絶縁膜15をマスクとして下層層間絶縁膜20及びゲート絶縁膜11をCFガスとOガスとの混合ガスを用いたドライエッチングにより連続してエッチングする。
その後、コンタクトホール9を含む基板全面を被覆するように、透明の電極をスパッタにより成膜する。次に、フォトリソグラフィー、ウエットエッチングにより成膜した透明電極をパターニングしてレジストを剥離することにより画素電極3を得る。
Next, in order to form the contact hole 9, the gate line external lead terminal 200, and the source line external lead terminal 300, the lower interlayer insulating film 20 and the gate insulating film 11 are formed of CF 4 gas using the upper organic layer insulating film 15 as a mask. Etching is continuously performed by dry etching using a mixed gas of oxygen and O 2 gas.
Thereafter, a transparent electrode is formed by sputtering so as to cover the entire surface of the substrate including the contact hole 9. Next, the pixel electrode 3 is obtained by patterning the transparent electrode formed by photolithography and wet etching and removing the resist.

なお、本実施形態において、ゲートライン1及びソースライン2の材料としては、Ti/Al/Tiを用いているが、所望のライン抵抗が得られる金属であれば特に限定されず、例えば、タンタル(Ta)、チタン(Ti)、クロム(Cr)、アルミニウム(Al)等の金属及びこれらの金属の合金等を用いてもよい。また、ゲートライン1、ソースライン2の材料としては、TaN/Ta/TaN等の積層構造からなる膜を用いることも可能である。更に、ソースライン2の材料としては、一般的な金属膜以外にも、例えば、ITO等の透明導電性膜を用いることもできる。 In this embodiment, Ti / Al / Ti is used as the material of the gate line 1 and the source line 2, but there is no particular limitation as long as it is a metal that can obtain a desired line resistance. Metals such as Ta), titanium (Ti), chromium (Cr), and aluminum (Al), and alloys of these metals may be used. Further, as the material of the gate line 1 and the source line 2, it is also possible to use a film having a laminated structure such as TaN / Ta / TaN. Furthermore, as a material for the source line 2, in addition to a general metal film, for example, a transparent conductive film such as ITO can also be used.

本実施形態において、スイッチング素子14としては、アモルファスシリコン薄膜トランジスタを用いているが、例えば、マイクロクリスタルシリコン薄膜トランジスタ、ポリシリコン薄膜トランジスタ、CGS薄膜トランジスタ等も同様に用いることができる。
本実施形態において、画素電極3としては、ITOを用いているが、IZO等の透明電極を用いることもできる。また反射型液晶表示装置の場合、画素電極3としては、外光を反射する電極材料であればよく、例えば、Al、Ag等の金属であってもよい。
In the present embodiment, an amorphous silicon thin film transistor is used as the switching element 14, but, for example, a microcrystal silicon thin film transistor, a polysilicon thin film transistor, a CGS thin film transistor, or the like can also be used.
In the present embodiment, ITO is used as the pixel electrode 3, but a transparent electrode such as IZO can also be used. In the case of a reflective liquid crystal display device, the pixel electrode 3 may be any electrode material that reflects external light, and may be a metal such as Al or Ag.

本実施形態において、上層層間絶縁膜15としては、ポジ型のアクリル系感光性透明樹脂を用いているが、所望の誘電率、透過率、及び、下層層間絶縁膜15及びゲート絶縁膜11とのエッチング選択比が得られる材料であれば特に限定されず、例えば、ネガ型の感光性樹脂、SiO(酸化ケイ素)膜等を用いることもできる。
本実施形態において、下層層間絶縁膜20としては、CVD法によるSiNx膜を用いたが、ポジ型やネガ型の感光性透明樹脂等を用いてもよい。また、保護膜8についても同様に、SiNx膜以外にも、感光性透明樹脂、SiO膜等を用いることができる。下層層間絶縁膜20や保護膜8に用いることができる感光性透明樹脂としては、例えば、アクリル系樹脂、エポキシ系樹脂、ポリウレタン系樹脂、ポリイミド系樹脂等が挙げられる。
In the present embodiment, a positive acrylic photosensitive transparent resin is used as the upper interlayer insulating film 15, but the desired dielectric constant, transmittance, and the lower interlayer insulating film 15 and the gate insulating film 11 The material is not particularly limited as long as the etching selectivity can be obtained. For example, a negative photosensitive resin, a SiO 2 (silicon oxide) film, or the like can be used.
In this embodiment, the SiNx film formed by the CVD method is used as the lower interlayer insulating film 20, but a positive type or negative type photosensitive transparent resin or the like may be used. Similarly, for the protective film 8, a photosensitive transparent resin, a SiO 2 film, or the like can be used in addition to the SiNx film. Examples of the photosensitive transparent resin that can be used for the lower interlayer insulating film 20 and the protective film 8 include acrylic resins, epoxy resins, polyurethane resins, and polyimide resins.

次に、図4を参照して、上層有機層絶縁膜15に膜欠損があった場合にゲートライン1と画素電極3とでリークしないという本実施形態における作用効果について説明する。図11は、従来のアクティブマトリクス基板において、上層層間絶縁膜が剥がれて画素電極とゲートラインとがリーク箇所800でリークしている様子を示す平面模式図である。また、図12は、図11中のG−G’線にて切断したリーク箇所800の断面を示す断面模式図である。
従来のアクティブマトリクス基板130においては、上層層間絶縁膜115を塗布成膜する時に巻き込まれる異物等や、塗布成膜時の密着力不足による上層層間絶縁膜115の剥がれが(リーク箇所800の部分で)発生すると、上述の製造プロセスより明らかなように、上層層間絶縁膜115が欠損している箇所において下層層間絶縁膜120とゲート絶縁膜111とがエッチングされてしまう。よって図12に示すように、画素電極103とゲートライン101とが接触することとなり、電気的にリークするために画素欠陥となり、表示品質及び歩留まりを低下させる要因になる。
しかしながら、本発明においては、ゲートライン1上に別途絶縁材料等により保護膜8を形成するので、上層層間絶縁膜15をマスクにしてエッチングする際にゲートライン1をエッチングから保護することができ、画素電極3とゲートライン1との間に保護膜8が残り画素欠陥を抑制する作用効果を奏する。具体的には、上層層間絶縁膜15をマスクにして、厚さ約3000ÅのSiNxからなる下層層間絶縁膜20と、厚さ約4000ÅのSiNxからなるゲート絶縁膜11とをエッチングする工程においては、合計厚さ約7000ÅのSiNxをエッチングすることとなるが、保護膜8としてSiNxが厚さ約4000Å分付け加えられることで、保護膜8が形成された部分では、SiNx膜の膜厚(合計約11000Å)を充分に確保することができるので、ゲートライン1と画素電極3とが接触することを充分に抑制することができる。
Next, with reference to FIG. 4, a description will be given of an operational effect in the present embodiment in which the gate line 1 and the pixel electrode 3 do not leak when there is a film defect in the upper organic layer insulating film 15. FIG. 11 is a schematic plan view showing a state where an upper interlayer insulating film is peeled off and a pixel electrode and a gate line are leaked at a leak portion 800 in a conventional active matrix substrate. FIG. 12 is a schematic cross-sectional view showing a cross section of the leak portion 800 cut along the line GG ′ in FIG.
In the conventional active matrix substrate 130, foreign matter or the like caught when the upper interlayer insulating film 115 is formed by coating, or peeling of the upper interlayer insulating film 115 due to insufficient adhesion at the time of coating film formation (at the leak portion 800). When this occurs, the lower interlayer insulating film 120 and the gate insulating film 111 are etched at a location where the upper interlayer insulating film 115 is missing, as is apparent from the above manufacturing process. Therefore, as shown in FIG. 12, the pixel electrode 103 and the gate line 101 come into contact with each other, and an electric leak causes a pixel defect, which causes a reduction in display quality and yield.
However, in the present invention, since the protective film 8 is separately formed on the gate line 1 with an insulating material or the like, the gate line 1 can be protected from etching when etching using the upper interlayer insulating film 15 as a mask. The protective film 8 remains between the pixel electrode 3 and the gate line 1 and has an effect of suppressing pixel defects. Specifically, in the step of etching the lower interlayer insulating film 20 made of SiNx having a thickness of about 3000 mm and the gate insulating film 11 made of SiNx having a thickness of about 4000 mm, using the upper interlayer insulating film 15 as a mask, Although SiNx having a total thickness of about 7000 mm is etched, SiNx is added as a protective film 8 to a thickness of about 4000 mm, so that in the portion where the protective film 8 is formed, the film thickness of the SiNx film (total about 11000 mm). ) Can be sufficiently secured, so that the contact between the gate line 1 and the pixel electrode 3 can be sufficiently suppressed.

(実施形態2)
本発明における他の実施の形態である実施形態2について、図5〜7に基づいて以下に説明する。なお、説明の便宜上、実施形態1に関する図面で示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略することとする。
実施形態2においては、保護層がスイッチング素子(TFT)を形成する半導体層と同時に形成された後、スイッチング素子の半導体層から切り離され、かつソースラインとも重ならない構成とされている。このような保護層(以下、保護半導体層ともいう)が設けられた実施形態2のアクティブマトリクス基板(表示装置用基板)について、図5〜7を用いて説明する。
なお、図5は、本発明のアクティブマトリクス基板30における1画素を示す平面模式図である。また、図6は、図5に示す表示装置用基板のC−C’線における矢視断面図であり、図7は、図5に示す表示装置用基板のD−D’線における矢視断面図である。
(Embodiment 2)
The second embodiment, which is another embodiment of the present invention, will be described below with reference to FIGS. For convenience of explanation, members having the same functions as those shown in the drawings relating to the first embodiment are denoted by the same reference numerals and description thereof is omitted.
In the second embodiment, the protective layer is formed at the same time as the semiconductor layer forming the switching element (TFT), and then separated from the semiconductor layer of the switching element and does not overlap with the source line. The active matrix substrate (display device substrate) of Embodiment 2 provided with such a protective layer (hereinafter also referred to as a protective semiconductor layer) will be described with reference to FIGS.
FIG. 5 is a schematic plan view showing one pixel in the active matrix substrate 30 of the present invention. 6 is a cross-sectional view taken along line CC ′ of the display device substrate shown in FIG. 5, and FIG. 7 is a cross-sectional view taken along line DD ′ of the display device substrate shown in FIG. FIG.

最初に、本実施形態に係るアクティブマトリクス基板30の製造方法の一例について説明する。
本実施形態に係るアクティブマトリクス基板30を製造する際には、まず、ガラス等の透明な絶縁体からなる絶縁性基板10上に、ゲートライン1、ゲート電極4、及び、補助容量ライン7を同一工程にて形成する。次に、それらの表面に厚さ約4000ÅのSiNxからなるゲート絶縁膜11をSiHガスとNHガスとNガスとの混合ガスを用い、また厚さ約1500Åのアモルファスシリコンからなる活性半導体層12をSiHガスとHガスとの混合ガスを用い、更に厚さ約500Åのリンをドープしたn型低抵抗半導体層13をSiHガスとPHガスとHガスとの混合ガスを用い、CVDにより連続して成膜し、フォトリソグラフィー、ドライエッチング、レジスト剥離を行い島状25に形成する。このとき、同時に保護半導体層26を形成する。更に成膜、フォトリソグラフィー、ドライエッチングすることでソースライン2、ソース電極5、ドレイン電極6及びドレイン引出し電極6’を同時に形成する。更に連続してn型低抵抗半導体層13をソース・ドレイン分離エッチングし、レジストを剥離する。このようにして、薄膜トランジスタ(TFT)14が形成される。
First, an example of a method for manufacturing the active matrix substrate 30 according to the present embodiment will be described.
When the active matrix substrate 30 according to this embodiment is manufactured, first, the gate line 1, the gate electrode 4, and the auxiliary capacitance line 7 are the same on the insulating substrate 10 made of a transparent insulator such as glass. It is formed in a process. Next, a gate insulating film 11 made of SiNx having a thickness of about 4000 mm is used on the surface thereof using a mixed gas of SiH 4 gas, NH 3 gas and N 2 gas, and an active semiconductor made of amorphous silicon having a thickness of about 1500 mm. The layer 12 uses a mixed gas of SiH 4 gas and H 2 gas, and further, the n-type low resistance semiconductor layer 13 doped with phosphorus having a thickness of about 500 mm is formed as a mixed gas of SiH 4 gas, PH 3 gas and H 2 gas. Then, the film is continuously formed by CVD, and formed into an island 25 by photolithography, dry etching, and resist stripping. At this time, the protective semiconductor layer 26 is formed at the same time. Further, the source line 2, the source electrode 5, the drain electrode 6 and the drain extraction electrode 6 ′ are simultaneously formed by film formation, photolithography, and dry etching. Further, the n-type low resistance semiconductor layer 13 is continuously etched by source / drain separation, and the resist is peeled off. In this way, a thin film transistor (TFT) 14 is formed.

次に、基板全面を覆うように、厚さ約3000ÅのSiNxからなる下層層間絶縁膜20をSiHガスとNHガスとNガスとの混合ガスを用いCVDにて成膜する。その後、厚さ約3μmのポジ型感光性アクリル樹脂からなる上層有機層絶縁膜15をフォトリソグラフィーによりコンタクトホール9、ゲートライン外部引出し端子コンタクト用パターン(図16のX)、ソースライン外部引出し端子コンタクト用パターン(図17のY)を有するように形成する。 Next, a lower interlayer insulating film 20 made of SiNx having a thickness of about 3000 mm is formed by CVD using a mixed gas of SiH 4 gas, NH 3 gas, and N 2 gas so as to cover the entire surface of the substrate. Thereafter, an upper organic layer insulating film 15 made of a positive photosensitive acrylic resin having a thickness of about 3 μm is formed on the contact hole 9, gate line external lead terminal contact pattern (X in FIG. 16), source line external lead terminal contact by photolithography. It forms so that it may have a pattern for use (Y of FIG. 17).

次に、コンタクトホール9、ゲートライン外部引出し端子200、及び、ソースライン外部引出し端子300を形成するため、上層有機層絶縁膜15をマスクとして下層層間絶縁膜20及びゲート絶縁膜11をCFガスとOガスとの混合ガスを用いたドライエッチングにより連続してエッチングする。
その後、コンタクトホール9を含む基板全面を被覆するように、透明の電極をスパッタにより成膜する。次に、フォトリソグラフィー、ウエットエッチングにより成膜した透明電極をパターニングしてレジストを剥離することにより画素電極3を得る。
Next, in order to form the contact hole 9, the gate line external lead terminal 200, and the source line external lead terminal 300, the lower interlayer insulating film 20 and the gate insulating film 11 are formed of CF 4 gas using the upper organic layer insulating film 15 as a mask. Etching is continuously performed by dry etching using a mixed gas of oxygen and O 2 gas.
Thereafter, a transparent electrode is formed by sputtering so as to cover the entire surface of the substrate including the contact hole 9. Next, the pixel electrode 3 is obtained by patterning the transparent electrode formed by photolithography and wet etching and removing the resist.

次に、図7を参照して、上層有機層絶縁膜15に膜欠損があった場合にゲートライン1と画素電極3とでリークしないという本実施形態における作用効果について説明する。
従来のアクティブマトリクス基板においては、上層層間絶縁膜を塗布成膜する時に巻き込まれる異物等や、塗布成膜時の密着力不足による上層層間絶縁膜の剥がれが発生すると、上述の製造プロセスより明らかなように、上層層間絶縁膜が欠損している箇所において下層層間絶縁膜とゲート絶縁膜とがエッチングされてしまう。よって図12に示すように画素電極103とゲートライン101とが接触することとなり、電気的にリークするために画素欠陥となり、表示品質及び歩留まりを低下させる要因になる。
しかしながら、本発明においては、ゲートライン1上に別途保護半導体層26を形成するので、上層層間絶縁膜15をマスクとしてエッチングする際にゲートライン1をエッチングから保護することができ、画素電極3とゲートライン1との間に保護半導体層26が残り画素欠陥を抑制する作用効果を奏する。具体的には、上層層間絶縁膜15をマスクにして、厚さ約3000ÅのSiNxからなる下層層間絶縁膜20と、厚さ約4000ÅのSiNxからなるゲート絶縁膜11とをエッチングする工程においては、合計厚さ約7000ÅのSiNxをエッチングすることとなるが、保護半導体層26が約1500Åの膜厚を有し、かつCFガスとOガスとの混合ガスによりSiNxをエッチングする際、SiNxと保護半導体層26とのエッチング選択比が約1:10であるので、ゲート絶縁膜11の残膜を充分に確保することができ、ゲートライン1と画素電極3とが接触することを充分に抑制することができる。
Next, with reference to FIG. 7, a description will be given of an operation and effect in the present embodiment in which the gate line 1 and the pixel electrode 3 do not leak when there is a film defect in the upper organic layer insulating film 15.
In the conventional active matrix substrate, when the upper interlayer insulating film is peeled off due to a foreign matter caught when the upper interlayer insulating film is formed by coating, or due to insufficient adhesion at the time of coating film forming, it is clear from the above manufacturing process. As described above, the lower interlayer insulating film and the gate insulating film are etched at the location where the upper interlayer insulating film is missing. Therefore, as shown in FIG. 12, the pixel electrode 103 and the gate line 101 come into contact with each other, and an electrical leak occurs, resulting in a pixel defect, which causes a reduction in display quality and yield.
However, in the present invention, since the protective semiconductor layer 26 is separately formed on the gate line 1, the gate line 1 can be protected from etching when etching using the upper interlayer insulating film 15 as a mask. The protective semiconductor layer 26 remains between the gate line 1 and the effect of suppressing pixel defects. Specifically, in the step of etching the lower interlayer insulating film 20 made of SiNx having a thickness of about 3000 mm and the gate insulating film 11 made of SiNx having a thickness of about 4000 mm, using the upper interlayer insulating film 15 as a mask, Although SiNx having a total thickness of about 7000 mm is etched, when the protective semiconductor layer 26 has a thickness of about 1500 mm and SiNx is etched by a mixed gas of CF 4 gas and O 2 gas, Since the etching selectivity with respect to the protective semiconductor layer 26 is about 1:10, the remaining film of the gate insulating film 11 can be sufficiently secured, and the contact between the gate line 1 and the pixel electrode 3 is sufficiently suppressed. can do.

また本実施形態では、保護半導体層26がスイッチング素子(TFT)14を形成する半導体層と同時に形成されるため、実施形態1に比べ工程の短縮化を図ることができる。
更に本実施形態では、保護半導体層26とスイッチング素子(TFT)14を形成する半導体層とが切り離されており、かつ、ソースライン2とも重ならない構成となっているため、仮にゲートライン(走査線)1上に設けられる保護半導体層26と、スイッチング素子14に隣接し、スイッチング素子14に接続されているソースライン(信号線)2とがリークした場合においても、これらがスイッチング素子14に接続されているドレイン電極6と電気的にリークすることを防ぐことができるため、画素欠陥となるのを防ぐことができる。
In this embodiment, since the protective semiconductor layer 26 is formed at the same time as the semiconductor layer forming the switching element (TFT) 14, the process can be shortened compared to the first embodiment.
Furthermore, in the present embodiment, the protective semiconductor layer 26 and the semiconductor layer forming the switching element (TFT) 14 are separated from each other and do not overlap with the source line 2. ) Even when the protective semiconductor layer 26 provided on 1 and the source line (signal line) 2 adjacent to the switching element 14 and connected to the switching element 14 leak, these are connected to the switching element 14. Since it is possible to prevent electrical leakage from the drain electrode 6 that is present, pixel defects can be prevented.

(実施形態3)
本発明における他の実施の形態である実施形態3について、図8〜10に基づいて以下に説明する。なお、説明の便宜上、実施形態1及び2に関する図面で示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略することとする。
実施形態3においては、実施形態2の構成に加えて、保護半導体層が、絶縁性基板の表面に対して垂直方向から見たときに、ゲートライン(走査線)及び画素電極が重なっている部分に少なくとも配置されていることを特徴としている。このような保護半導体層が設けられた実施形態3のアクティブマトリクス基板30について、図8〜10を用いて説明する。
なお、図8は、本発明のアクティブマトリクス基板30における1画素を示す平面模式図である。また、図9は、図8に示す表示装置用基板のE−E’線における矢視断面図であり、図10は、図8に示す表示装置用基板のF−F’線における矢視断面図である。
(Embodiment 3)
Embodiment 3 which is another embodiment of the present invention will be described below with reference to FIGS. For convenience of explanation, members having the same functions as those shown in the drawings relating to the first and second embodiments are denoted by the same reference numerals and description thereof is omitted.
In Embodiment 3, in addition to the configuration of Embodiment 2, when the protective semiconductor layer is viewed from the direction perpendicular to the surface of the insulating substrate, the gate line (scanning line) and the pixel electrode overlap each other. It is characterized by being arranged at least. An active matrix substrate 30 according to the third embodiment provided with such a protective semiconductor layer will be described with reference to FIGS.
FIG. 8 is a schematic plan view showing one pixel in the active matrix substrate 30 of the present invention. 9 is a cross-sectional view taken along line EE ′ of the display device substrate shown in FIG. 8, and FIG. 10 is a cross-sectional view taken along line FF ′ of the display device substrate shown in FIG. FIG.

最初に、本実施形態に係るアクティブマトリクス基板30の製造方法の一例について説明する。
本実施形態に係るアクティブマトリクス基板30を製造する際には、まず、ガラス等の透明な絶縁体からなる絶縁性基板10上に、ゲートライン1、ゲート電極4、及び、補助容量ライン7を同一工程にて形成する。次に、それらの表面に厚さ約4000ÅのSiNxからなるゲート絶縁膜11をSiHガスとNHガスとNガスとの混合ガスを用い、また厚さ約1500Åのアモルファスシリコンからなる活性半導体層12をSiHガスとHガスとの混合ガスを用い、更に厚さ約500Åのリンをドープしたn型低抵抗半導体層13をSiHガスとPHガスとHガスとの混合ガスを用い、CVDにより連続して成膜し、フォトリソグラフィー、ドライエッチング、レジスト剥離を行い島状25に形成する。このとき、同時に保護半導体層26を形成する。更に成膜、フォトリソグラフィー、ドライエッチングすることでソースライン2、ソース電極5、ドレイン電極6及びドレイン引出し電極6’を同時に形成する。更に連続してn型低抵抗半導体層13をソース・ドレイン分離エッチングし、レジストを剥離する。このようにして、薄膜トランジスタ(TFT)14が形成される。
First, an example of a method for manufacturing the active matrix substrate 30 according to the present embodiment will be described.
When the active matrix substrate 30 according to this embodiment is manufactured, first, the gate line 1, the gate electrode 4, and the auxiliary capacitance line 7 are the same on the insulating substrate 10 made of a transparent insulator such as glass. It is formed in a process. Next, a gate insulating film 11 made of SiNx having a thickness of about 4000 mm is used on the surface thereof using a mixed gas of SiH 4 gas, NH 3 gas and N 2 gas, and an active semiconductor made of amorphous silicon having a thickness of about 1500 mm. The layer 12 uses a mixed gas of SiH 4 gas and H 2 gas, and further, the n-type low resistance semiconductor layer 13 doped with phosphorus having a thickness of about 500 mm is formed as a mixed gas of SiH 4 gas, PH 3 gas and H 2 gas. Then, the film is continuously formed by CVD, and formed into an island 25 by photolithography, dry etching, and resist stripping. At this time, the protective semiconductor layer 26 is formed at the same time. Further, the source line 2, the source electrode 5, the drain electrode 6 and the drain extraction electrode 6 ′ are simultaneously formed by film formation, photolithography, and dry etching. Further, the n-type low resistance semiconductor layer 13 is continuously etched by source / drain separation, and the resist is peeled off. In this way, a thin film transistor (TFT) 14 is formed.

次に、基板全面を覆うように、厚さ約3000ÅのSiNxからなる下層層間絶縁膜20をSiHガスとNHガスとNガスとの混合ガスを用いCVDにて成膜する。その後、厚さ約3μmのポジ型感光性アクリル樹脂からなる上層有機層絶縁膜15をフォトリソグラフィーによりコンタクトホール9、ゲートライン外部引出し端子コンタクト用パターン(図16のX)、ソースライン外部引出し端子コンタクト用パターン(図17のY)を有するように形成する。 Next, a lower interlayer insulating film 20 made of SiNx having a thickness of about 3000 mm is formed by CVD using a mixed gas of SiH 4 gas, NH 3 gas, and N 2 gas so as to cover the entire surface of the substrate. Thereafter, an upper organic layer insulating film 15 made of a positive photosensitive acrylic resin having a thickness of about 3 μm is formed on the contact hole 9, gate line external lead terminal contact pattern (X in FIG. 16), source line external lead terminal contact by photolithography. It forms so that it may have a pattern for use (Y of FIG. 17).

次に、コンタクトホール9、ゲートライン外部引出し端子200、及び、ソースライン外部引出し端子300を形成するため、上層有機層絶縁膜15をマスクとして下層層間絶縁膜20及びゲート絶縁膜11をCFガスとOガスとの混合ガスを用いたドライエッチングにより連続してエッチングする。
その後、コンタクトホール9を含む基板全面を被覆するように、透明の電極をスパッタにより成膜する。次に、フォトリソグラフィー、ウエットエッチングにより成膜した透明電極をパターニングしてレジストを剥離することにより画素電極3を得る。
Next, in order to form the contact hole 9, the gate line external lead terminal 200, and the source line external lead terminal 300, the lower interlayer insulating film 20 and the gate insulating film 11 are formed of CF 4 gas using the upper organic layer insulating film 15 as a mask. Etching is continuously performed by dry etching using a mixed gas of oxygen and O 2 gas.
Thereafter, a transparent electrode is formed by sputtering so as to cover the entire surface of the substrate including the contact hole 9. Next, the pixel electrode 3 is obtained by patterning the transparent electrode formed by photolithography and wet etching and removing the resist.

次に、図10を参照して、上層有機層絶縁膜15に膜欠損があった場合にゲートライン1と画素電極3がリークしないという本実施形態における作用効果について説明する。
従来のアクティブマトリクス基板においては、上層層間絶縁膜を塗布成膜する時に巻き込まれる異物等や、塗布成膜時の密着力不足による上層層間絶縁膜の剥がれが発生すると、上述の製造プロセスより明らかなように、上層層間絶縁膜が欠損している箇所において下層層間絶縁膜とゲート絶縁膜とがエッチングされてしまう。よって図12に示すように画素電極103とゲートライン101とが接触することとなり、電気的にリークするために画素欠陥となり、表示品質及び歩留まりを低下させる要因になる。
しかしながら、本発明においては、ゲートライン1上に別途保護半導体層26を形成するので、上層層間絶縁膜15をマスクとしてエッチングする際にゲートライン1をエッチングから保護することができ、画素電極3とゲートライン1との間に保護半導体層26が残り画素欠陥を抑制する作用効果を奏する。具体的には、上層層間絶縁膜15をマスクにして、厚さ約3000ÅのSiNxからなる下層層間絶縁膜20と、厚さ約4000ÅのSiNxからなるゲート絶縁膜11とをエッチングする工程においては、合計厚さ約7000ÅのSiNxをエッチングすることとなるが、保護半導体層26が約1500Åの膜厚を有し、かつCFガスとOガスとの混合ガスによりSiNxをエッチングする際、SiNxと保護半導体層26とのエッチング選択比が約1:10であるので、ゲート絶縁膜11の残膜を充分に確保することができ、ゲートライン1と画素電極3とが接触することを充分に抑制することができる。
Next, with reference to FIG. 10, the effect in this embodiment that the gate line 1 and the pixel electrode 3 do not leak when there is a film defect in the upper organic insulating film 15 will be described.
In the conventional active matrix substrate, when the upper interlayer insulating film is peeled off due to a foreign matter caught when the upper interlayer insulating film is formed by coating, or due to insufficient adhesion at the time of coating film forming, it is clear from the above manufacturing process. As described above, the lower interlayer insulating film and the gate insulating film are etched at the location where the upper interlayer insulating film is missing. Therefore, as shown in FIG. 12, the pixel electrode 103 and the gate line 101 come into contact with each other, and an electrical leak occurs, resulting in a pixel defect, which causes a reduction in display quality and yield.
However, in the present invention, since the protective semiconductor layer 26 is separately formed on the gate line 1, the gate line 1 can be protected from etching when etching using the upper interlayer insulating film 15 as a mask. The protective semiconductor layer 26 remains between the gate line 1 and the effect of suppressing pixel defects. Specifically, in the step of etching the lower interlayer insulating film 20 made of SiNx having a thickness of about 3000 mm and the gate insulating film 11 made of SiNx having a thickness of about 4000 mm, using the upper interlayer insulating film 15 as a mask, Although SiNx having a total thickness of about 7000 mm is etched, when the protective semiconductor layer 26 has a thickness of about 1500 mm and SiNx is etched by a mixed gas of CF 4 gas and O 2 gas, Since the etching selectivity with respect to the protective semiconductor layer 26 is about 1:10, the remaining film of the gate insulating film 11 can be sufficiently secured, and the contact between the gate line 1 and the pixel electrode 3 is sufficiently suppressed. can do.

また、本実施形態のアクティブマトリクス基板(表示装置用基板)30は、実施形態2の構成に加えて、絶縁性基板10の表面に対して垂直方向から見たときに、ゲートライン(走査線)1及び画素電極3が重なっている部分に少なくとも保護半導体層26が配置されていることを特徴としており、このような構成によれば、ゲートライン1の負荷容量の増加を最小限に抑制することができ、ゲートライン1上を完全に覆うように保護半導体層26が設けられる場合よりもゲートライン1の負荷容量の増加を抑制することができる。
なお、以上の実施形態1〜3においては、ゲートライン1上にのみ保護膜8(保護半導体層26)が設けられているが、本発明においては、補助容量ライン7にも同様に保護膜(保護半導体層)を設けることで、補助容量ライン7と画素電極3との間でのリークを防ぐ効果を得ることができる。
In addition to the configuration of the second embodiment, the active matrix substrate (display device substrate) 30 of the present embodiment has a gate line (scanning line) when viewed from the direction perpendicular to the surface of the insulating substrate 10. At least the protective semiconductor layer 26 is disposed in the portion where the pixel electrode 3 and the pixel electrode 3 overlap. According to such a configuration, an increase in the load capacitance of the gate line 1 can be minimized. The increase in the load capacity of the gate line 1 can be suppressed as compared with the case where the protective semiconductor layer 26 is provided so as to completely cover the gate line 1.
In the first to third embodiments, the protective film 8 (protective semiconductor layer 26) is provided only on the gate line 1, but in the present invention, the protective film (similarly to the auxiliary capacitor line 7) ( By providing the protective semiconductor layer, an effect of preventing leakage between the auxiliary capacitance line 7 and the pixel electrode 3 can be obtained.

本発明の液晶表示装置の断面構成の一例を示す断面模式図である(実施形態1)。1 is a schematic cross-sectional view showing an example of a cross-sectional configuration of a liquid crystal display device of the present invention (Embodiment 1). 本発明のアクティブマトリクス基板(表示装置用基板)における1画素を示す平面模式図である(実施形態1)。1 is a schematic plan view showing one pixel in an active matrix substrate (a substrate for a display device) according to the present invention (Embodiment 1). 図2に示す表示装置用基板のA−A’線における矢視断面図である。FIG. 3 is a cross-sectional view taken along line A-A ′ of the display device substrate illustrated in FIG. 2. 図2に示す表示装置用基板のB−B’線における矢視断面図である。FIG. 3 is a cross-sectional view taken along line B-B ′ of the display device substrate shown in FIG. 2. 本発明のアクティブマトリクス基板(表示装置用基板)における1画素を示す平面模式図である(実施形態2)。FIG. 6 is a schematic plan view showing one pixel in an active matrix substrate (display device substrate) of the present invention (Embodiment 2). 図5に示す表示装置用基板のC−C’線における矢視断面図である。It is arrow sectional drawing in the C-C 'line | wire of the display apparatus substrate shown in FIG. 図5に示す表示装置用基板のD−D’線における矢視断面図である。It is arrow sectional drawing in the D-D 'line | wire of the board | substrate for display apparatuses shown in FIG. 本発明のアクティブマトリクス基板(表示装置用基板)における1画素を示す平面模式図である(実施形態3)。FIG. 6 is a schematic plan view showing one pixel in an active matrix substrate (display device substrate) of the present invention (Embodiment 3). 図8に示す表示装置用基板のE−E’線における矢視断面図である。FIG. 9 is a cross-sectional view taken along line E-E ′ of the display device substrate shown in FIG. 8. 図8に示す表示装置用基板のF−F’線における矢視断面図である。FIG. 9 is a cross-sectional view taken along line F-F ′ of the display device substrate shown in FIG. 8. 従来のアクティブマトリクス基板において、上層層間絶縁膜が剥がれて画素電極とゲートラインとがリーク箇所800でリークしている様子を示す平面模式図である。FIG. 11 is a schematic plan view showing a state in which an upper interlayer insulating film is peeled off and a pixel electrode and a gate line leak at a leak location 800 in a conventional active matrix substrate. 図11中のG−G’線にて切断したリーク箇所800の断面を示す断面模式図である。It is a cross-sectional schematic diagram which shows the cross section of the leak location 800 cut | disconnected by the G-G 'line | wire in FIG. 従来のアクティブマトリクス基板(薄膜トランジスタアレイ基板)における1画素と、その画素の隣りに位置する画素の一部とを示す平面模式図である。It is a plane schematic diagram which shows one pixel in the conventional active matrix substrate (thin-film transistor array substrate), and a part of pixel located adjacent to the pixel. 図13に示す表示装置用基板のH−H’線における矢視断面図である。It is arrow sectional drawing in the H-H 'line | wire of the board | substrate for display apparatuses shown in FIG. 図13に示す表示装置用基板のI−I’線における矢視断面図である。It is arrow sectional drawing in the I-I 'line | wire of the board | substrate for display apparatuses shown in FIG. 表示装置基板のゲートライン外部引出し端子の平面概略図である。It is a plane schematic diagram of the gate line external lead terminal of the display device substrate. 表示装置基板のソースライン外部引出し端子の平面概略図である。It is a plane schematic diagram of the source line external lead terminal of the display device substrate.

符号の説明Explanation of symbols

1:ゲートライン(走査線)
2:ソースライン(信号線)
3:画素電極
4:ゲート電極
5:ソース電極
6:ドレイン電極
6’:ドレイン引出し電極
7:補助容量ライン
8:保護膜
9:コンタクトホール
10:絶縁性基板
11:ゲート絶縁膜
12:活性半導体層
13:低抵抗半導体層
14:薄膜トランジスタ(スイッチング素子)
15:上層層間絶縁膜
20:下層層間絶縁膜
25:島状半導体層パターン
26:保護半導体層
30:アクティブマトリクス基板(表示装置用基板)
32:液晶層
34:カラーフィルター
35:遮光膜
40:液晶表示装置
101:ゲートライン(走査線)
102:ソースライン(信号線)
103:画素電極
104:ゲート電極
105:ソース電極
106:ドレイン電極
106’:ドレイン引出し電極
107:補助容量ライン
109:コンタクトホール
110:基板
111:ゲート絶縁膜
112:活性半導体層
113:低抵抗半導体層
114:薄膜トランジスタ(スイッチング素子)
115:上層有機層間絶縁膜
120:下層層間絶縁膜
125:島状半導体層パターン
130:アクティブマトリクス基板(表示装置用基板)
200:ゲートライン外部引出し端子
201:ゲートライン外部引出し端子の最上層電極
300:ソースライン外部引出し端子
301:ソースライン外部引出し端子の最上層電極
1: Gate line (scanning line)
2: Source line (signal line)
3: pixel electrode 4: gate electrode 5: source electrode 6: drain electrode 6 ′: drain extraction electrode 7: auxiliary capacitance line 8: protective film 9: contact hole 10: insulating substrate 11: gate insulating film 12: active semiconductor layer 13: Low resistance semiconductor layer 14: Thin film transistor (switching element)
15: Upper interlayer insulating film 20: Lower interlayer insulating film 25: Island-like semiconductor layer pattern 26: Protective semiconductor layer 30: Active matrix substrate (substrate for display device)
32: Liquid crystal layer 34: Color filter 35: Light shielding film 40: Liquid crystal display device 101: Gate line (scanning line)
102: Source line (signal line)
103: pixel electrode 104: gate electrode 105: source electrode 106: drain electrode 106 ′: drain extraction electrode 107: auxiliary capacitance line 109: contact hole 110: substrate 111: gate insulating film 112: active semiconductor layer 113: low resistance semiconductor layer 114: Thin film transistor (switching element)
115: Upper organic interlayer insulating film 120: Lower interlayer insulating film 125: Island-like semiconductor layer pattern 130: Active matrix substrate (display device substrate)
200: Gate line external extraction terminal 201: Uppermost layer electrode of gate line external extraction terminal 300: Source line external extraction terminal 301: Uppermost layer electrode of source line external extraction terminal

Claims (29)

絶縁性基板上に、走査線、信号線、補助容量配線及びスイッチング素子を備え、更に層間絶縁膜及び画素電極を備え、走査線、信号線及びスイッチング素子の上部に層間絶縁膜が設けられ、層間絶縁膜上に画素電極が設けられた表示装置用基板であって、
該スイッチング素子は、走査線と信号線とが交差する交差部に設けられ、走査線に接続されたゲート電極と、信号線に接続されたソース電極と、画素電極に接続されたドレイン電極とを有し、
該層間絶縁膜は、スイッチング素子のドレイン電極と画素電極とを接続させるコンタクトホールを有し、
該表示装置用基板は、走査線の上層、かつコンタクトホールの配置された領域とは異なる基板面内の領域に保護層を有し、
該保護層は、エッチングに対して保護するためのものであり、絶縁材料からなり、層間絶縁膜の下層又は層間絶縁膜中に設けられ、絶縁性基板の表面に対して垂直方向から見たときに、少なくとも走査線と画素電極とが重複する部分の一部に、走査線に沿って、かつ信号線に沿わないように配置される
ことを特徴とする表示装置用基板。
A scanning line, a signal line, an auxiliary capacitance wiring, and a switching element are provided on an insulating substrate, an interlayer insulating film and a pixel electrode are further provided, and an interlayer insulating film is provided on the scanning line, the signal line, and the switching element. A substrate for a display device in which a pixel electrode is provided on an insulating film ,
The switching element is provided at an intersection where the scanning line and the signal line intersect, and includes a gate electrode connected to the scanning line, a source electrode connected to the signal line, and a drain electrode connected to the pixel electrode. Have
The interlayer insulating film has a contact hole for connecting the drain electrode of the switching element and the pixel electrode,
The display device substrate has a protective layer in a region in the substrate surface that is different from the region where the contact hole is arranged above the scanning line ,
The protective layer is for protecting against etching, is made of an insulating material , is provided in the lower layer of the interlayer insulating film or in the interlayer insulating film, and when viewed from the direction perpendicular to the surface of the insulating substrate And a display device substrate, wherein the display device substrate is disposed along at least a part of a portion where the scanning line and the pixel electrode overlap with each other so as not to follow the signal line .
前記保護層は、コンタクトホールを有さないことを特徴とする請求項1記載の表示装置用基板。 The display device substrate according to claim 1, wherein the protective layer has no contact hole. 前記保護層は、走査線がコンタクトホールを通じて露出することを防止するものであることを特徴とする請求項1又は2に記載の表示装置用基板。 The protective layer, the display device substrate according to claim 1 or 2 scan lines is characterized in that to prevent the exposed through the contact hole. 前記保護層は、窒化ケイ素により構成されたものであることを特徴とする請求項1〜のいずれかに記載の表示装置用基板。 The protective layer, the display device substrate according to any one of claims 1 to 3, characterized in that those composed of silicon nitride. 前記保護層は、二酸化ケイ素により構成されたものであることを特徴とする請求項1〜のいずれかに記載の表示装置用基板。 The protective layer, the display device substrate according to any one of claims 1 to 3, characterized in that those composed of silicon dioxide. 前記保護層は、樹脂により構成されたものであることを特徴とする請求項1〜のいずれかに記載の表示装置用基板。 The protective layer, the display device substrate according to any one of claims 1 to 3, characterized in that one which is made of a resin. 前記保護層は、層間絶縁膜の下層に設けられていることを特徴とする請求項1〜のいずれかに記載の表示装置用基板。 The protective layer, the display device substrate according to any one of claims 1 to 6, characterized in that provided on the lower interlayer insulating film. 前記保護層は、層間絶縁膜中に形成されたものであることを特徴とする請求項1〜のいずれかに記載の表示装置用基板。 The protective layer, the display device substrate according to any one of claims 1 to 6, characterized in that formed in the interlayer insulating film. 前記表示装置用基板は、ゲート絶縁膜上に、走査線の保護層が設けられたものであることを特徴とする請求項1〜のいずれかに記載の表示装置用基板。 The display device substrate has, on the gate insulating film, a display device substrate according to any one of claims 1 to 6, wherein the protective layer of the scanning lines are those provided. 前記表示装置用基板は、走査線の一層上層に、該走査線と接するように該走査線の保護層が設けられたものであることを特徴とする請求項1〜のいずれかに記載の表示装置用基板。 Substrate wherein the display device, the more upper layer of the scanning line, according to any one of claims 1 to 6, wherein the protective layer of the scan line so as to be in contact with the scanning line is one that was provided Substrate for display device. 前記表示装置用基板は、走査線の上層に、樹脂からなる保護層が設けられたものであり、
該保護層は、該走査線を1本ずつ個別に保護する構成を有する
ことを特徴とする請求項1〜3、6のいずれかに記載の表示装置用基板。
The display device substrate is provided with a protective layer made of a resin on an upper layer of a scanning line ,
The protective layer, the display device substrate according to any one of claims 1 to 3, 6, characterized in that it has a structure to protect individually the scanning lines one by one.
前記保護層は、絶縁性基板の表面に対して垂直方向から見たときに、走査線と重複し、かつ信号線と重複しないように配置されることを特徴とする請求項1〜のいずれかに記載の表示装置用基板。 The protective layer, when viewed from the direction perpendicular to the surface of the insulating substrate, any of claims 1 to 6 which overlap the scanning lines, and characterized in that it is arranged so as not to overlap with the signal line A substrate for a display device according to claim 1. 前記層間絶縁膜は、少なくとも2層の絶縁膜から構成され、かつ最上層の絶縁膜が有機膜であることを特徴とする請求項1〜12のいずれかに記載の表示装置用基板。 The interlayer insulating film is made of an insulating film of at least two layers, and the display device substrate according to any one of claims 1 to 12, the uppermost insulating film is characterized in that an organic film. 前記保護層は、走査線の実質的に真上に配置されていることを特徴とする請求項1〜のいずれかに記載の表示装置用基板。 The protective layer, the display device substrate according to any one of claims 1 to 6, characterized in that it is positioned substantially directly above the scan line. 前記表示装置用基板は、補助容量配線と、ゲート絶縁膜と、スイッチング素子のドレイン電極と導通された電極とが積層されて補助容量が形成されたものであることを特徴とする請求項1〜14のいずれかに記載の表示装置用基板。 2. The display device substrate according to claim 1, wherein an auxiliary capacitance is formed by laminating an auxiliary capacitance line, a gate insulating film, and an electrode connected to a drain electrode of a switching element. 14. The display device substrate according to any one of 14 above. 前記ドレイン電極と導通された電極は、ドレイン引出し電極であることを特徴とする請求項15記載の表示装置用基板。 16. The display device substrate according to claim 15, wherein the electrode connected to the drain electrode is a drain extraction electrode. 前記スイッチング素子は、逆スタガー構造の薄膜トランジスタであることを特徴とする請求項1〜16のいずれかに記載の表示装置用基板。 The switching device, a display device substrate according to any one of claims 1 to 16, characterized in that a thin film transistor of inverted staggered structure. 請求項13記載の表示装置用基板を形成する製造方法であって、
前記表示装置用基板の製造方法は、絶縁性基板上に、走査線、ゲート電極及び補助容量配線を同時に形成する工程、ゲート絶縁膜を成膜する工程、スイッチング素子を構成する半導体層を形成する工程、信号線、ソース電極及びドレイン電極を同時に形成し、スイッチング素子を形成する工程、下層層間絶縁膜を成膜する工程、保護膜を形成する工程、層間絶縁膜を構成する最上層の有機膜を形成する工程、層間絶縁膜を構成する最上層の有機膜をマスクとしてエッチングを行い、コンタクトホール、走査線の外部引出し端子及び信号線の外部引出し端子を同時に形成する工程、及び、画素電極を形成する工程この順で有する
ことを特徴とする表示装置用基板の製造方法。
A manufacturing method for forming a substrate for a display device according to claim 13 ,
In the method for manufacturing a substrate for a display device, a step of simultaneously forming a scanning line, a gate electrode, and a storage capacitor line, a step of forming a gate insulating film, and a semiconductor layer constituting a switching element are formed on an insulating substrate. Process, signal line, source electrode and drain electrode are formed at the same time, switching element is formed, lower interlayer insulating film is formed, protective film is formed, and the uppermost organic film constituting the interlayer insulating film Forming a contact hole, an external lead terminal for a scanning line, and an external lead terminal for a signal line at the same time by etching using the uppermost organic film constituting the interlayer insulating film as a mask , and a pixel electrode. A method for manufacturing a substrate for a display device , comprising the steps of forming in this order .
請求項1〜17のいずれかに記載の表示装置用基板を備えてなることを特徴とする表示装置。 Display device characterized by comprising a display device for board according to any one of claims 1 to 17. 絶縁性基板上に、走査線、信号線、補助容量配線及びスイッチング素子を備え、更に層間絶縁膜及び画素電極を備え、走査線、信号線及びスイッチング素子の上部に層間絶縁膜が設けられ、層間絶縁膜上に画素電極が設けられた表示装置用基板であって、
該スイッチング素子は、走査線と信号線とが交差する交差部に設けられ、走査線に接続されたゲート電極と、信号線に接続されたソース電極と、画素電極に接続されたドレイン電極とを有し、
該層間絶縁膜は、スイッチング素子のドレイン電極と画素電極とを接続させるコンタクトホールを有し、
該表示装置用基板は、走査線の上層に保護層が設けられたものであり、
該保護層は、エッチングに対して保護するためのものであり、半導体により構成され、層間絶縁膜の下層又は層間絶縁膜中に設けられ、絶縁性基板の表面に対して垂直方向から見たときに、少なくとも走査線と画素電極とが重複する部分の一部に、走査線に沿って、かつ信号線に沿わないように配置される
ことを特徴とする表示装置用基板。
A scanning line, a signal line, an auxiliary capacitance wiring, and a switching element are provided on an insulating substrate, an interlayer insulating film and a pixel electrode are further provided, and an interlayer insulating film is provided on the scanning line, the signal line, and the switching element. A substrate for a display device in which a pixel electrode is provided on an insulating film ,
The switching element is provided at an intersection where the scanning line and the signal line intersect, and includes a gate electrode connected to the scanning line, a source electrode connected to the signal line, and a drain electrode connected to the pixel electrode. Have
The interlayer insulating film has a contact hole for connecting the drain electrode of the switching element and the pixel electrode,
The display device substrate is provided with a protective layer above the scanning line ,
The protective layer is for protecting against etching, is made of a semiconductor , is provided in the lower layer of the interlayer insulating film or in the interlayer insulating film, and when viewed from the direction perpendicular to the surface of the insulating substrate. And a display device substrate, wherein the display device substrate is disposed along at least a part of a portion where the scanning line and the pixel electrode overlap with each other so as not to follow the signal line .
前記保護層は、層間絶縁膜の下層に設けられていることを特徴とする請求項20記載の表示装置用基板。 21. The display device substrate according to claim 20 , wherein the protective layer is provided under the interlayer insulating film. 前記保護層は、スイッチング素子を構成する半導体層と略同一の組成からなることを特徴とする請求項20又は21に記載の表示装置用基板。 The protective layer, the display device substrate according to claim 20 or 21, characterized in that a substantially same composition as the semiconductor layer constituting the switching element. 前記保護層は、スイッチング素子を構成する半導体層と分離されていることを特徴とする請求項2022のいずれかに記載の表示装置用基板。 The display device substrate according to any one of claims 20 to 22 , wherein the protective layer is separated from a semiconductor layer constituting a switching element. 前記保護層は、絶縁性基板の表面に対して垂直方向から見たときに、少なくとも走査線と画素電極とが重複する部分に配置されることを特徴とする請求項2023のいずれかに記載の表示装置用基板。 The protective layer, when viewed from the direction perpendicular to the surface of the insulating substrate, in any one of claims 20-23, characterized in that disposed in a portion of at least the scanning line and the pixel electrode overlap The board | substrate for display apparatuses of description. 前記保護層は、絶縁性基板の表面に対して垂直方向から見たときに、走査線と重複し、かつ信号線と重複しないように配置されることを特徴とする請求項2024のいずれかに記載の表示装置用基板。 The protective layer, when viewed from the direction perpendicular to the surface of the insulating substrate, any of claim 20 to 24 overlap with the scanning line, and characterized in that it is arranged so as not to overlap with the signal line A substrate for a display device according to claim 1. 前記層間絶縁膜は、少なくとも2層の絶縁膜から構成され、かつ最上層の絶縁膜が有機膜であることを特徴とする請求項2025のいずれかに記載の表示装置用基板。 The display device substrate according to any one of claims 20 to 25 , wherein the interlayer insulating film includes at least two insulating films, and the uppermost insulating film is an organic film. 請求項22記載の表示装置用基板を形成する製造方法であって、
前記表示装置用基板の製造方法は、絶縁性基板上に、走査線、ゲート電極及び補助容量配線を同一工程にて形成する工程、ゲート絶縁膜を成膜する工程、保護層と、スイッチング素子を構成する半導体層とを同時に形成する工程、信号線、ソース電極及びドレイン電極を同時に形成し、スイッチング素子を形成する工程、層間絶縁膜を成膜する工程、層間絶縁膜にコンタクトホールを形成する工程、及び、画素電極を形成する工程この順で有する
ことを特徴とする表示装置用基板の製造方法。
A manufacturing method for forming a substrate for a display device according to claim 22 ,
The method for manufacturing a substrate for a display device includes a step of forming a scanning line, a gate electrode and an auxiliary capacitance wiring on an insulating substrate in the same step, a step of forming a gate insulating film, a protective layer, and a switching element. A step of simultaneously forming a semiconductor layer to be formed, a step of simultaneously forming a signal line, a source electrode and a drain electrode, a step of forming a switching element, a step of forming an interlayer insulating film, and a step of forming a contact hole in the interlayer insulating film And the manufacturing method of the board | substrate for display apparatuses characterized by having the process of forming a pixel electrode in this order .
請求項26記載の表示装置用基板を形成する製造方法であって、
前記表示装置用基板の製造方法は、絶縁性基板上に、走査線、ゲート電極及び補助容量配線を同一工程にて形成する工程、ゲート絶縁膜を成膜する工程、保護層と、スイッチング素子を構成する半導体層とを形成する工程、信号線、ソース電極及びドレイン電極を同時に形成し、スイッチング素子を形成する工程、下層層間絶縁膜を成膜する工程、層間絶縁膜を構成する最上層の有機膜を形成する工程、層間絶縁膜を構成する最上層の有機膜をマスクとしてエッチングを行い、コンタクトホール、走査線の外部引出し端子及び信号線の外部引出し端子を同時に形成する工程、及び、画素電極を形成する工程この順で有する
ことを特徴とする表示装置用基板の製造方法。
A manufacturing method for forming a display device substrate according to claim 26 , comprising:
The method for manufacturing a substrate for a display device includes a step of forming a scanning line, a gate electrode and an auxiliary capacitance wiring on an insulating substrate in the same step, a step of forming a gate insulating film, a protective layer, and a switching element. Forming a semiconductor layer, forming a signal line, a source electrode and a drain electrode at the same time, forming a switching element, forming a lower interlayer insulating film, and forming an uppermost organic layer constituting the interlayer insulating film Forming a film, etching using the uppermost organic film constituting the interlayer insulating film as a mask , and simultaneously forming a contact hole, an external lead terminal of a scanning line, and an external lead terminal of a signal line ; and a pixel electrode The manufacturing method of the board | substrate for display apparatuses characterized by having the process of forming in this order .
請求項2026のいずれかに記載の表示装置用基板を備えてなることを特徴とする表示装置。 Display device characterized by comprising a display device for board according to any one of claims 20-26.
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