JP4761950B2 - I / O processing unit - Google Patents
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Description
本発明は、バスクロックで動作するバスを介してホストシステムと接続され、入出力デバイスとホストシステムの間での入出力処理を行う入出力処理装置に関する。 The present invention is connected to a host system via a bus operating at a bus clock, about the input and output processing equipment which performs input and output processing between the input and output devices and the host system.
パーソナルコンピュータに代表されるコンピュータシステムは、PCI(Peripheral Component Interconnect)バスのようなバスクロックで動作するバスを有するのが一般的である。このバスには、各種の入出力デバイス(IOデバイス)を利用するホストシステムが接続される。このバスにはまた、プロセッサを内蔵した入出力処理装置(IO処理装置)も接続される。IO処理装置はバスクロックにより動作して、IOデバイスとホストシステムとの間の入出力処理を行う。 A computer system represented by a personal computer generally has a bus that operates on a bus clock such as a PCI (Peripheral Component Interconnect) bus. A host system that uses various input / output devices (IO devices) is connected to the bus. An input / output processing device (IO processing device) incorporating a processor is also connected to the bus. The IO processing device operates by a bus clock and performs input / output processing between the IO device and the host system.
通常、ホストシステムは、バスクロックの生成及び出力を制御するクロック生成出力御部を有する。このクロック生成出力制御部は、ホストシステムがIO処理装置を介してIOデバイスにアクセスする必要がある場合だけバスクロックを生成する。生成されたバスクロックはバスに送出される。IO処理装置は、このバス上のバスクロックにより動作する。また、クロック生成出力制御部は、コンピュータの省電力化のために、バスが一定時間利用されていない状態では、バスクロックの出力を停止する。 Usually, the host system has a clock generation output control unit that controls generation and output of a bus clock. This clock generation output control unit generates a bus clock only when the host system needs to access the IO device via the IO processing device. The generated bus clock is sent to the bus. The I / O processing device is operated by the bus clock on this bus. Further, the clock generation output control unit stops the output of the bus clock when the bus is not used for a certain period of time in order to save power of the computer.
ところが、IO処理装置では、処理の都合で一定時間を超えてバスを利用しない状態が発生することがある。このような場合、クロック生成出力制御部によりバスクロックの出力が停止されることから、IO処理装置(IO処理装置に内蔵のプロセッサ等)は動作を継続することができなくなる。 However, in an IO processing device, a state where a bus is not used for a certain time may occur due to processing convenience. In such a case, output of the bus clock is stopped by the clock generation output control unit, so that the IO processing device (such as a processor built in the IO processing device) cannot continue its operation.
そこで従来のIO処理装置は、当該IO処理装置独自のクロック生成制御部を有している。このクロック生成制御部は、例えばプロセッサの動作状態に応じて当該プロセッサ等の動作に必要なクロック(動作クロック)を生成する。この動作クロックにより、IO処理装置に内蔵のプロセッサ等は動作を継続することができる。しかし、このような従来技術においては、複数のIO処理装置がバスを介してホストシステムと接続される場合、当該複数のIO処理装置の各々にクロック生成制御部を設ける必要がある。 Therefore, the conventional IO processing device has a clock generation control unit unique to the IO processing device. The clock generation control unit generates a clock (operation clock) necessary for the operation of the processor or the like, for example, according to the operation state of the processor. With this operation clock, the processor or the like built in the IO processing device can continue the operation. However, in such a conventional technique, when a plurality of IO processing devices are connected to a host system via a bus, it is necessary to provide a clock generation control unit in each of the plurality of IO processing devices.
そこで、特許文献1は、バスクロック制御回路を有するホストシステム(コンピュータシステム)を開示している。このバスクロック制御回路は、バス上のトランザクションと各IO処理装置からのバス要求信号及び割り込み信号とを監視し、その監視結果に基づいてバスクロックの生成及び出力を制御する。具体的には、バスクロック制御回路は、バスがアイドル状態(バスアイドル状態)で、且つバス要求信号及び割り込み信号がアサートされていない場合に、バスクロックを停止する。換言するならば、たとえバスアイドル状態であっても、バス要求信号または割り込み信号がアサートされている限り、バスクロックは停止されない。この場合、バス要求信号または割り込み信号をアサートしているIO処理装置は動作を継続できる。
上記したように、特許文献1に記載されたバスクロック制御回路は、各IO処理装置の動作に必要なバスクロックの生成及び出力を制御することができる。このため、各IO処理装置は、動作用の特別のクロックを生成する仕組み(クロック生成制御部)を必要としない。 As described above, the bus clock control circuit described in Patent Document 1 can control the generation and output of the bus clock necessary for the operation of each IO processing device. For this reason, each IO processing device does not require a mechanism (clock generation control unit) for generating a special clock for operation.
その代わり、バスクロック制御回路(クロック生成出力制御手段)は、バス上のトランザクションと各IO(入出力)処理装置からのバス要求信号及び割り込み信号とを監視するための特別の仕組み(つまり、バス監視のための特別の仕組み)を必要とする。 Instead, the bus clock control circuit (clock generation output control means) has a special mechanism for monitoring transactions on the bus and bus request signals and interrupt signals from each IO (input / output) processing device (that is, the bus). A special mechanism for monitoring).
本発明は上記事情を考慮してなされたものでその目的は、動作用の特別のクロックを生成する仕組みを必要とせずに、また、ホストシステムのクロック生成出力制御手段にバス監視のための特別の仕組みを持たせることなく、当該クロック生成出力制御手段からのバスクロックに従う効率的な動作が可能となる入出力処理装置を提供することにある。 The present invention has been made in consideration of the above circumstances, and its purpose is not to require a mechanism for generating a special clock for operation, and to provide a clock generation output control means of the host system for a special purpose for bus monitoring. without to have a mechanism to provide input and output processing equipment for efficient operation according to the bus clock from the clock generating output control means becomes possible.
本発明の1つの観点によれば、ホストシステムのクロック生成出力制御手段により出力されるバスクロックで動作するバスを介して前記ホストシステムと接続され、入出力デバイスと前記ホストシステムの間での入出力処理を行う入出力処理装置が提供される。この入出力処理装置は、前記入出力デバイスと前記バスとの間での入出力を行う入出力制御手段と、プロセッサクロックによって動作して、プログラムに従う命令実行動作により前記入出力制御手段の操作を行う入出力プロセッサであって、命令実行動作を停止すると当該入出力プロセッサが停止状態にあることを示すアクティブな停止状態信号を出力し、前記停止状態においてアクティブな起動要求信号によって起動が要求されると前記命令実行動作を再開して前記停止状態信号を非アクティブにする入出力プロセッサと、前記バスクロックを入力し、当該バスクロックに基づいて前記プロセッサクロックを生成して当該プロセッサクロックを前記入出力プロセッサに出力するプロセッサクロック制御手段であって、前記入出力プロセッサによって前記アクティブな停止状態信号が出力されると前記プロセッサクロックの出力を停止し、前記プロセッサクロックの出力の停止状態において前記起動要求信号によって起動が要求されると前記入出力プロセッサへの前記プロセッサクロックの出力を再開するプロセッサクロック制御手段と、前記入出力プロセッサ及び前記クロック生成出力制御手段の状態に応じて前記クロック生成出力制御手段による前記バスクロックの出力動作が有効な有効出力状態の継続を要求するバスクロック制御要求手段とを具備する。前記バスクロック制御要求手段は、前記バスクロックの出力動作が有効な有効出力状態にある前記クロック生成出力制御手段によって前記バスが一定時間を超えて使用されないことが検出された結果、当該クロック生成出力制御手段によって出力される前記バスクロックの出力動作を無効とすることを予告するための無効予告を検出する無効予告検出手段と、前記無効予告が検出された場合、前記起動要求信号によって起動が要求されているか、或いは前記入出力プロセッサによって前記非アクティブな停止状態信号が出力されているならば、一定時間内に前記クロック生成出力制御手段に対して前記有効出力状態の継続を要求する有効要求応答手段とを含む。 According to one aspect of the present invention, an input / output device is connected to the host system via a bus operating with a bus clock output by a clock generation output control unit of the host system. An input / output processing device that performs output processing is provided. This input / output processing apparatus operates with a processor clock and performs input / output control means for performing input / output between the input / output device and the bus, and operates the input / output control means by an instruction execution operation according to a program. When the instruction execution operation is stopped, an active stop state signal indicating that the input / output processor is in a stop state is output, and start-up is requested by an active start request signal in the stop state. An input / output processor that resumes the instruction execution operation and deactivates the stop state signal; and inputs the bus clock, generates the processor clock based on the bus clock, and outputs the processor clock to the input / output Processor clock control means for outputting to a processor, the input / output processor Therefore, when the active stop state signal is output, the output of the processor clock is stopped, and when start is requested by the start request signal in the stop state of the output of the processor clock, the processor clock to the input / output processor is output. Processor clock control means for resuming the output of the bus, and requesting the continuation of an effective output state in which the output operation of the bus clock by the clock generation output control means is valid according to the states of the input / output processor and the clock generation output control means Bus clock control requesting means. The bus clock control requesting means detects the bus generation output as a result of detecting that the bus is not used beyond a predetermined time by the clock generation output control means in a valid output state in which the bus clock output operation is valid. An invalid notice detection means for detecting an invalid notice for notifying that the output operation of the bus clock outputted by the control means is invalidated, and when the invalid notice is detected, activation is requested by the activation request signal. If the inactive stop state signal is output by the input / output processor, a valid request response that requests the clock generation output control means to continue the valid output state within a predetermined time Means.
本発明によれば、入出力処理装置は、当該処理装置独自の動作用クロックの生成を生成する仕組みを必要とせずに、バスクロックのみによる動作が可能であり、またホストシステムのクロック生成出力制御手段にバス監視のための特別の仕組みを持たせることなく、当該クロック生成出力制御手段からのバスクロックに従う効率的な動作が可能となる。 According to the present invention, the input / output processing device can operate only by the bus clock without requiring a mechanism for generating the operation clock unique to the processing device, and can control the clock generation and output of the host system. An efficient operation according to the bus clock from the clock generation output control means can be performed without providing the means with a special mechanism for bus monitoring.
以下、本発明の実施の形態につき図面を参照して説明する。
図1は本発明の一実施形態に係るIO処理装置を含むコンピュータシステムの構成を示すブロック図である。このコンピュータシステムは、例えば、ノートブック型パーソナルコンピュータとして実現されている。
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a block diagram showing a configuration of a computer system including an IO processing device according to an embodiment of the present invention. This computer system is realized as a notebook personal computer, for example.
図1において、IO処理装置10は、PCIバスのような、バスクロックBCLKで動作するバス20によりホストシステム30と接続されている。このホストシステム30はIO処理装置10を介してIOデバイス40を利用する。IO処理装置10は、バスクロックBCLKにより動作して、IOデバイス40とホストシステム30の間での入出力処理を行う。
In FIG. 1, an
IO処理装置10は、IO制御部11と、IOプロセッサ12と、プロセッサクロック制御部13と、クロック/プロセッサ制御部14とから構成される。IO制御部11は、IOデバイス40とバス20との間でのデータ入出力を行う。IOプロセッサ12はプロセッサクロック130により動作して、プログラムに従って命令を実行する。IOプロセッサ12は、この命令実行動作により、IO制御部11による入出力のための操作を行う。IOプロセッサ12は、命令実行動作を停止/再開する機能を有する。IOプロセッサ12は、命令実行動作を停止すると、当該IOプロセッサ12が命令実行動作の停止状態にあることを示す例えば論理“1”のアクティブな停止状態信号120を出力する。IOプロセッサ12は、命令実行動作の停止状態で例えば論理“1”のアクティブな起動要求信号140を入力すると当該命令実行動作を再開する。なお、停止状態信号120が論理“0”(非アクティブ)である場合、IOプロセッサ12が動作中であることを示す。本実施形態では、2値信号の論理値は、当該信号が正論理または負論理のいずれを適用するかに無関係に、当該信号が高レベルであるか或いは低レベルであるかにより一意に定めている。ここでは2値信号の論理値は、高レベルの場合に“1”、低レベルの場合に“0”と定められる。
The
プロセッサクロック制御部13は、バスクロックBCLKを入力し、当該バスクロックBCLKに基づいて上記プロセッサクロック130を生成する。このプロセッサクロック130は、IOプロセッサ12の動作用のクロック(動作クロック)としてプロセッサクロック制御部13により当該IOプロセッサ12に出力される。プロセッサクロック制御部13は、IOプロセッサ12から論理“1”の停止状態信号120が出力された場合、IOプロセッサ12へのプロセッサクロック130の出力を停止する。これによりIO処理装置10における省電力化が図られる。プロセッサクロック制御部13は、プロセッサクロック130の出力の停止状態で論理“1”の起動要求信号140を入力するとIOプロセッサ12への当該プロセッサクロック130の出力を再開する。
The
ホストシステム30はクロック生成出力制御部31を有する。クロック生成出力制御部31はバスクロックBCLKを生成する。クロック生成出力制御部31は、バスクロック制御信号ライン21によりIO処理装置10のクロック/プロセッサ制御部14と接続される。更に具体的に述べるならば、クロック生成出力制御部31はバスクロック制御信号ライン21により、クロック/プロセッサ制御部14の後述するバスクロック制御信号出力制御部141と接続される。
The
バスクロック制御信号ライン21は双方向の単線である。バスクロック制御信号ライン21は、クロック生成出力制御部31及びバスクロック制御信号出力制御部141の双方により入出力可能なバスクロック制御信号の転送に用いられる。制御部31及び141の両出力は、バスクロック制御信号ライン21により例えば負論理でワイヤードオアされる。ここでは、制御部31及び141の双方が論理“1”の非アクティブなバスクロック制御信号を出力している場合だけバスクロック制御信号ライン21上を論理“1”の非アクティブなバスクロック制御信号が転送される。また制御部31及び141の少なくとも一方が論理“0”のアクティブなバスクロック制御信号を出力している場合には、バスクロック制御信号ライン21上を論理“0”のアクティブなバスクロック制御信号が転送される。この信号ライン21上のバスクロック制御信号は、クロック生成出力制御部31及びバスクロック制御信号出力制御部141の両方で入力可能である。
The bus clock control signal line 21 is a bidirectional single line. The bus clock control signal line 21 is used to transfer a bus clock control signal that can be input and output by both the clock generation
本実施形態において制御部31及び141は、当該制御部31及び141の出力の値に対するバスクロック制御信号ライン21によるワイヤードオアの値を入力する。制御部31及び141が入力するワイヤードオアの値は、制御部31及び141がバスクロック制御信号ライン21から入力するバスクロック制御信号(入力バスクロック制御信号)の値(入力値)に他ならない。また、制御部31及び141の出力の値は、当該制御部31及び141からバスクロック制御信号ライン21に出力されるバスクロック制御信号(出力バスクロック制御信号)の値(出力値)と見なすことができる。このバスクロック制御信号は、その値(入出力値)により、後述するように、バスクロックBCLKの出力動作が有効(有効出力状態)、バスクロックBCLKの出力動作が無効(無効出力状態)、バスクロックBCLKの出力動作が無効になる予告(無効予告)、当該無効予告に対する応答としてのバスクロックBCLKの出力動作を継続する要求(有効出力状態の継続要求)及び当該無効予告に対する応答としてのバスクロックBCLKの出力動作を継続しない要求のいずれかを示す。
In the present embodiment, the
クロック生成出力制御部31は、バス20の使用状態とバスクロック制御信号の入出力値とに基づき、バスクロックBCLKを生成出力するための出力動作を含むバスクロック生成出力制御を行う機能を有する。このクロック生成出力制御部31の機能の詳細について、図2の状態遷移図を参照して説明する。
The clock generation
クロック生成出力制御部31は、有効出力状態(バスクロック有効出力状態)ST1、無効予告出力状態(バスクロック無効予告出力状態)ST2及びバスクロック無効出力状態(バスクロック有効出力状態)ST3の3つの状態を取り得る。
The clock generation
まず、有効出力状態ST1は、クロック生成出力制御部31がバスクロックBCLKを出力してバス20を使用可能とするための状態にあることを示す。この状態ST1においてクロック生成出力制御部31は、当該制御部31の出力を低レベル(論理“0”)に設定することでバスクロック制御信号ライン21上のバスクロック制御信号を低レベル(論理“0”)に設定する。この論理“0”のアクティブなバスクロック制御信号は、クロック生成出力制御部31によるバスクロックBCLKの出力動作が有効であること(つまり有効出力状態)を示す。このようにクロック生成出力制御部31は、有効出力状態ST1において有効出力状態をバスクロック制御信号出力制御部141に通知するための有効出力通知手段として機能する。
First, the valid output state ST1 indicates that the clock generation
有効出力状態ST1では、一般にバス20は使用されている状態(バス使用中の状態)にある。有効出力状態ST1においてクロック生成出力制御部31はバス不使用状態検出手段としても機能して、バス20が一定時間を超えて使用されないこと(バス不使用状態)を検出する。有効出力状態ST1においてバス不使用状態が検出された場合、クロック生成出力制御部31は当該有効出力状態ST1から無効予告出力状態ST2に遷移する。
In the valid output state ST1, the
無効予告出力状態ST2においてクロック生成出力制御部31は無効予告手段として機能して、当該制御部31の出力(出力値)を論理“0”から論理“1”に切り替える。すると、バスクロック制御信号ライン21上のバスクロック制御信号は、論理“0”(低レベル)から論理“1”(高レベル)に、つまりアクティブから非アクティブに切り替えられる。これにより、バスクロックBCLKの出力動作が近い将来無効となること(つまりバスクロック無効)がバスクロック制御信号出力制御部141に通知される。この通知を無効予告(バスクロック無効予告)と呼ぶ。この無効予告状態ST2では、クロック生成出力制御部31はバスクロックBCLKを出力する動作を継続する。つまりバスクロックBCLKの出力動作は依然として有効である。
In the invalid notice output state ST2, the clock generation
バスクロック制御信号ライン21が論理“1”になると、バスクロック制御信号出力制御部141は当該制御部141の出力値を論理“0”に設定することにより、バスクロック制御信号ライン21上のバスクロック制御信号を論理“0”(アクティブ)にすることができる。無効予告状態ST2におけるバスクロック制御信号ライン21上の論理“0”のアクティブなバスクロック制御信号は、クロック生成出力制御部31に対してバスクロックBCLKの出力動作の継続(有効出力状態の継続)を要求することを示す。この要求を、有効要求(バスクロック有効要求)と呼ぶ。一方、無効予告状態ST2におけるバスクロック制御信号ライン21上の論理“1”の非アクティブなバスクロック制御信号は、バスクロックBCLKの出力動作の継続を要求しないこと、つまり有効要求(バスクロック有効要求)なしを示す。
When the bus clock control signal line 21 becomes logic “1”, the bus clock control signal
クロック生成出力制御部31は、無効予告状態ST2に遷移してバスクロック制御信号出力制御部141に対して無効予告を通知すると、有効要求検出手段として機能する。クロック生成出力制御部31は、無効予告状態ST2に遷移した後一定時間内に有効要求ありを示す低レベル(論理“0”)のバスクロック制御信号を入力して当該有効要求ありを検出した場合、有効出力状態ST1に戻る。するとクロック生成出力制御部31は当該制御部31の出力値を論理“0”に切り替えることにより、バスクロック制御信号出力制御部141に代わって、バスクロック制御信号ライン21上のバスクロック制御信号を論理“0”に維持する。この状態における論理“0”のアクティブなバスクロック制御信号はバスクロック有効を示す。クロック生成出力制御部31は、当該制御部31の出力値を論理“0”に切り替えた場合、バスクロックBCLKの出力動作(有効出力状態)を継続する。
When the clock generation
一方、無効予告状態ST2に遷移した後一定時間内に有効要求ありを示す論理“0”のバスクロック制御信号を入力しないならば、クロック生成出力制御部31は当該無効予告状態ST2から無効出力状態ST3に遷移する。つまりクロック生成出力制御部31は、無効予告状態ST2に遷移した後、一定時間を超えても論理“1”のバスクロック制御信号を入力し続けているならば、有効要求なしを検出して、当該バスクロック制御信号を論理“1”に維持したままで無効出力状態ST3に遷移する。この状態ST3では、クロック生成出力制御部31は、バスクロック制御信号を論理“1”に維持したままでバスクロックBCLKを出力する動作を停止する。これにより図1のコンピュータシステムの省電力化が実現される。無効出力状態ST3における論理“1”のバスクロック制御信号は、バスクロックBCLKの出力動作が無効であること(バスクロック出力無効)を示す。
On the other hand, if the logic “0” bus clock control signal indicating that there is a valid request is not input within a certain time after the transition to the invalid notice state ST2, the clock generation
クロック生成出力制御部31は、無効出力状態ST3においてバス使用開始検出手段として機能して、ホストシステム30がバス20の使用を開始しようとしていること(つまりバス使用開始要求)を検出する。クロック生成出力制御部31はホストシステム30のバス使用開始要求を検出すると、無効出力状態ST3から上記有効出力状態ST1に遷移する。するとクロック生成出力制御部31は再び有効出力通知手段として機能する。即ちクロック生成出力制御部31は、当該制御部31の出力値を論理“0”に切り替えることにより、バスクロック制御信号ライン21上のバスクロック制御信号を、バスクロック有効を示す論理“0”に再び設定して、バスクロックBCLKの出力動作を再開する。これによりホストシステム30は、バス20を利用することができる。
The clock generation
上述の、クロック生成出力制御部31の出力値、バスクロック制御信号出力制御部141の出力値及びバスクロック制御信号ライン21上のバスクロック制御信号の論理値と、バスクロックBCLKの状態(バスクロック出力状態)及びクロック生成出力制御部31の状態との対応関係を図3に示す。バスクロック制御信号ライン21上のバスクロック制御信号は、つまり制御部31及び141の出力値に対するワイヤードオアの結果は当該制御部31及び141に入力される。そこでバスクロック制御信号ライン21上のバスクロック制御信号の論理値を、バスクロック制御信号の入力値またはワイヤードオア結果の入力値と呼ぶ。
The output value of the clock generation
再び図1を参照すると、クロック/プロセッサ制御部14は、バスクロック制御信号出力制御部141、設定レジスタ142及び制御レジスタ143を含む。レジスタ142及び143は、いずれもホストシステム30によりバス20を介して操作される。
Referring again to FIG. 1, the clock /
設定レジスタ142は、バスクロック制御信号の入出力に関する対応をバスクロック制御信号出力制御部141に対して指定する対応設定情報を保持するのに用いられる。本実施形態において、対応設定情報は1ビットの情報であり、設定レジスタ142は1ビットレジスタである。
The
設定レジスタ142の設定値(対応設定情報の値)は、論理“0”(第1の値)の場合に「対応無効」を、論理“1”(第2の値)の場合に「対応有効」を示す。
「対応無効」とは、バスクロック制御信号に関して、クロック生成出力制御部31に何も影響を及ぼさないことをバスクロック制御信号出力制御部141に対して指定することを意味する。具体的には、「対応無効」は、バスクロック制御信号出力制御部141の出力(つまりバスクロック制御信号の出力)に関して、その値(出力値)を常にバスクロック有効要求なしを示す値に設定することを示す。一方、バスクロック制御信号の入力に関しては、「対応無効」は、バスクロック制御信号出力制御部141が関知しないことを示す。したがって「対応無効」は、クロック生成出力制御部31からの無効予告に対して有効出力状態の継続を要求することを常に抑止することをも意味する。
The setting value of the setting register 142 (value of the corresponding setting information) is “corresponding invalid” when the logic is “0” (first value), and “corresponding valid” when the logic is “1” (second value). Is shown.
“Correspondence invalid” means that the bus clock control signal
これに対して「対応有効」とは、バスクロック制御信号の入出力に関して、制御レジスタ143の設定値及び停止状態信号120の値(入力値)との組み合わせで決まる動作をバスクロック制御信号出力制御部141が行うことを示す。このバスクロック制御信号出力制御部141の動作については後述する。
On the other hand, “correspondence valid” means an operation determined by a combination of the set value of the
制御レジスタ143は、ホストシステム30からIO処理装置10のIOプロセッサ12の起動を制御するための起動要求制御情報を保持するのに用いられる。本実施形態において、起動要求制御情報は1ビットの情報であり、制御レジスタ143は1ビットレジスタである。
The
制御レジスタ143の設定値(起動要求制御情報の値)は、論理“0”(第1の値)の場合に「起動要求なし」を、論理“1”(第2の値)の場合に「起動要求あり」を示す。「起動要求なし」は、IOプロセッサ12の起動を要求する起動要求信号140を非アクティブ(論理“0”)にすることを示す。これに対して「起動要求あり」は、起動要求信号140をアクティブ(論理“1”)にすることを示す。本実施形態では、制御レジスタ143の出力(1ビット出力)が起動要求信号140として用いられる。つまり制御レジスタ143は起動要求信号出力手段として用いられる。
The setting value of the control register 143 (the value of the activation request control information) is “no activation request” when the logic is “0” (first value), and “no” when the logic is “1” (second value). Indicates that there is a startup request. “No activation request” indicates that the activation request signal 140 for requesting activation of the
バスクロック制御信号出力制御部141は、IOプロセッサ12及びクロック生成出力制御部31の状態に応じて当該クロック生成出力制御部31によるバスクロックBCLKの出力動作の有効/無効を要求するためのバスクロック制御要求手段として機能する。バスクロック制御信号出力制御部141は、設定レジスタ142によって「対応無効」に設定されている場合に、当該制御部141の出力値を常にバスクロック有効要求なしを示す論理“1”に設定する機能を有する。またバスクロック制御信号出力制御部141は、設定レジスタ142によって「対応有効」に設定されている状態で無効予告検出手段として機能する。またバスクロック制御信号出力制御部141は「対応有効」に設定されている状態でクロック生成出力制御部31からの無効予告を入力して当該無効予告を検出した場合、有効要求応答手段として機能する。この場合、バスクロック制御信号出力制御部141は停止状態信号120の状態に応じて、一定時間内に、当該制御部141の出力値をバスクロック有効要求ありを示す論理“0”またはバスクロック有効要求なしを示す論理“1”に設定する。
The bus clock control signal
次に、バスクロック制御信号出力制御部141の機能の詳細について、図4の状態遷移図を参照して説明する。
まず、第1の有効要求なし状態ST11は、バスクロック制御信号出力制御部141が当該制御部141の出力の値をバスクロック有効要求なしを示す論理“1”に設定している状態を示す。この第1の有効要求なし状態ST11は、3つの状態に分類される。
Next, details of the function of the bus clock control signal
First, the first no valid request state ST11 shows a state in which the bus clock control signal
第1は、バスクロック制御信号出力制御部141が設定レジスタ142によって「対応無効」に設定されている状態である。この第1の状態では、バスクロック制御信号出力制御部141は、バスクロック制御信号に関して何も対応しない。即ちバスクロック制御信号出力制御部141は、バスクロック制御信号ライン21上のバスクロック制御信号を何ら関知しない。またバスクロック制御信号出力制御部141は、当該制御部141の出力値を常にバスクロック有効要求なしを示す論理“0”に設定する。したがって第1の状態では、クロック生成出力制御部31からバスクロック制御信号出力制御部141に無効予告が通知されても、当該バスクロック制御信号出力制御部141からクロック生成出力制御部31に有効出力状態の継続が要求されることはない。
The first is a state in which the bus clock control signal
第2は、バス20が通常に使用可能な状態である。この第2の状態は、クロック生成出力制御部31の有効出力状態ST1に対応する。この第2の状態では、バスクロック制御信号出力制御部141は設定レジスタ142によって「対応有効」に設定されている。第2の状態では、バスクロック制御信号出力制御部141はバスクロック制御信号ライン21から論理“0”(低レベル)のアクティブなバスクロック制御信号を入力する有効入力(有効バスクロック制御信号入力)状態にある。この第2の状態では、クロック生成出力制御部31によるバスクロックBCLKの出力は有効である。
The second is a state in which the
第3は、バス20が停止中の状態である。この第3の状態は、クロック生成出力制御部31の無効出力状態ST3に対応する。この第3の状態では、バスクロック制御信号出力制御部141は第2の状態と同様に、設定レジスタ142によって「対応有効」に設定されている。第3の状態では、バスクロック制御信号出力制御部141はバスクロック制御信号ライン21から論理“1”(高レベル)の非アクティブなバスクロック制御信号を入力する無効入力(無効バスクロック制御信号入力)状態にある。
The third is a state in which the
今、バスクロック制御信号出力制御部141が、第1の有効要求なし状態ST11のうちの第1の状態にあるものとする。この第1の状態では、設定レジスタ142に「対応無効」を示す論理“0”の1ビットの対応設定情報が設定されている。このような状態において、クロック生成出力制御部31はバス20を使用可能状態とするために、バスクロックBCLKの出力動作を行うものとする。またクロック生成出力制御部31はバスクロックBCLKの出力動作が有効であることを示すために、当該制御部の出力値を論理“0”に設定するものとする。この場合、バスクロック制御信号ライン21上のバスクロック制御信号は論理“0”に設定され、クロック生成出力制御部31は有効出力状態ST1に入る。この状態において、ホストシステム30はバス20を使用することができる。
Now, it is assumed that the bus clock control signal
ここでは、ホストシステム30が、バス20を介してIO処理装置10のクロック/プロセッサ制御部14に含まれている設定レジスタ142にアクセスすることにより、当該設定レジスタ142に「対応有効」を示す論理“1”の1ビットの対応設定情報を設定したものとする。するとバスクロック制御信号出力制御部141は、第1の有効要求なし状態ST11のうちの第2の状態に入る。ここではバスクロック制御信号出力制御部141は、クロック生成出力制御部31からの無効予告を検出する無効予告検出手段として機能する。
Here, when the
クロック生成出力制御部31は、バス20が使用された後、一定時間を経過しても当該バス20が新たに使用されなかった場合、有効出力状態ST1から無効予告状態ST2に遷移する。この無効予告状態ST2においてクロック生成出力制御部31は、バスクロック制御信号ライン21上のバスクロック制御信号の値(ワイヤードオアの結果の値)を論理“0”から論理“1に切り替えることにより、バスクロック制御信号出力制御部141に対して無効予告を行う。
If the
今、設定レジスタ142に設定された対応設定情報によって「対応有効」が指定されているバスクロック制御信号出力制御部141が、第1の有効要求なし状態ST11においてバスクロック制御信号ライン21から論理“1”のバスクロック制御信号を入力したものとする。つまり、バスクロック制御信号出力制御部141がクロック生成出力制御部31からの無効予告を入力したものとする。
Now, the bus clock control signal
するとバスクロック制御信号出力制御部141は無効予告を検出して、有効要求なし状態ST11から有効要求あり状態ST12及び第2の有効要求なし状態ST13のいずれか一方に遷移する。
Then, the bus clock control signal
ここでは、制御レジスタ143によって起動要求ありが指定されているか、或いは起動要求なしが指定されていてもIOプロセッサ12が動作中(停止状態信号120が論理“0”)であるならば、バスクロック制御信号出力制御部141は有効要求あり状態ST12に遷移する。これに対し、制御レジスタ143によって起動要求なしが指定されていて、且つIOプロセッサ12が停止中(停止状態信号120が論理“1”)であるならば、バスクロック制御信号出力制御部141は有効要求なし状態ST13に遷移する。
In this case, if the
バスクロック制御信号出力制御部141は、有効要求あり状態ST12または有効要求なし状態ST13に遷移すると、クロック生成出力制御部31に対して有効要求ありまたは有効要求なしを応答する有効要求応答手段として機能する。
The bus clock control signal
バスクロック制御信号出力制御部141は、有効要求あり状態ST12に遷移した場合、無効予告入力時点から一定時間内に、当該制御部141の出力の値(バスクロック制御信号の出力値)を有効要求ありを示す値(論理“0”)に設定する。つまり、バスクロック制御信号出力制御部141は、クロック生成出力制御部31からの無効予告に対して、有効要求ありの応答を出力する。そしてバスクロック制御信号出力制御部141は、有効要求あり状態ST12に遷移してから一定時間が経過すると、第1の有効要求なし状態ST11に戻る。
When the transition to the valid request state ST12 is made, the bus clock control signal
一方、第2の有効要求なし状態ST13に遷移した場合、バスクロック制御信号出力制御部141は当該制御部141の出力の値(バスクロック制御信号の出力値)を有効要求なしを示す値(論理“1”)に維持する。つまりバスクロック制御信号出力制御部141は、クロック生成出力制御部31からの無効予告に対して有効要求なしの応答を出力する。バスクロック制御信号出力制御部141は、第2の有効要求なし状態ST13に遷移してから一定時間が経過すると第1の有効要求なし状態ST11に戻る。
On the other hand, when the state transits to the second no valid request state ST13, the bus clock control signal
上述の、バスクロック制御信号出力制御部141がクロック生成出力制御部31からの無効予告を入力した場合の、設定レジスタ142の設定値、制御レジスタ143の設定値及び停止状態信号120の入力値と、当該バスクロック制御信号出力制御部141の状態(バスクロック制御信号の出力値)との対応関係を図5に示す。
When the bus clock control signal
次に、図1のシステムにおける動作について、図6乃至図8を参照して説明する。ここでは、特に断らない限り、IO処理装置10のクロック/プロセッサ制御部14が有する設定レジスタ142には、対応有効を示す論理“1”の1ビット対応設定情報が設定されているものとする。
Next, operations in the system of FIG. 1 will be described with reference to FIGS. Here, unless otherwise specified, it is assumed that the
図6は、バスクロックBCLKの出力動作が有効(バスクロック出力有効)で、且つIO処理装置10のIOプロセッサ12が動作中の状態で、バス20が一定時間を超えて使用されていない状態がホストシステム30のクロック生成出力制御部31によって検出された場合の動作を説明するためのタイミングチャートである。
FIG. 6 shows a state where the bus clock BCLK output operation is valid (bus clock output valid), the
今、ホストシステム30のクロック生成出力制御部31が図2中の有効出力状態ST1にあり、IO処理装置10のバスクロック制御信号出力制御部141が図4中の第1の有効要求なし状態ST11にあるものとする。ここでは、IOプロセッサ12は動作中であるものとする。つまりバスクロック制御信号出力制御部141は、第1の有効要求なし状態ST11における第2の状態にあるものとする。
Now, the clock generation
この状態では、クロック生成出力制御部31はバス20を使用可能状態とするために、バスクロックBCLKの出力動作を行う。またクロック生成出力制御部31は、バスクロックBCLKの出力動作が有効(バスクロック出力有効)であることを示すために、当該制御部の出力値を論理“0”に設定する。これによりバスクロック制御信号ライン21上のバスクロック制御信号の論理値、つまりバスクロック制御信号ライン21によるクロック生成出力制御部31及びバスクロック制御信号出力制御部141の出力値に対するワイヤードオアの結果の値は論理“0”となる。以下の説明では表現の簡略化のために、単に「ワイヤードオアの結果の値」と称する。
In this state, the clock generation
バスクロック制御信号出力制御部141は、このバスクロック制御信号ライン21上のバスクロック制御信号(ワイヤードオアの結果)を入力する。本実施形態のように、この入力値が論理“0”の場合、つまりバスクロックBCLKが有効であることを示す場合、バスクロック制御信号出力制御部141は当該制御部141の出力値を論理“1”に維持して有効要求なしを示す。
The bus clock control signal
バスクロックBCLKの出力動作が有効な場合、プロセッサクロック制御部13は当該バスクロックBCLKに基づいてプロセッサクロック130を生成して、当該プロセッサクロック130をIOプロセッサ12に出力する。IOプロセッサ12は、ホストシステム30によりIOデバイス40へのアクセスが要求された場合、プロセッサクロック130により動作して、プログラムに従う命令を実行する。IOプロセッサ12は、この命令実行動作により、IOデバイス40へのアクセスに必要なIO制御部11による入出力のための操作を行う。これによりIO制御部11は、バスクロックBCLKに従い、バス20を介して、IOデバイス40とバス20との間のデータの入出力を実行する。
When the output operation of the bus clock BCLK is valid, the processor
IOプロセッサ12は動作中、論理“0”の停止状態信号120を出力する。但し、IOプロセッサ12が動作中の期間、IO制御部11が常時バス20を利用しているとは限らない。ここで、バス20が使用されていない状態が一定時間を超えて続いたものとする。この結果、クロック生成出力制御部31が、有効出力状態ST1においてバス20が一定時間を超えて使用されていない状態(つまりバストランザクションがアイドルの状態)を、図6に示す時刻t1で検出したものとする。するとクロック生成出力制御部31は、図2に示すように無効予告状態ST2に遷移する。
During the operation, the
クロック生成出力制御部31は無効予告状態ST2に遷移すると、バスクロックBCLKの出力動作を無効とする予告(無効予告)のために、当該制御部31の出力値を論理“0”から論理“1”に切り替える。するとバスクロック制御信号ライン21上のバスクロック制御信号の値(ワイヤードオアの結果の値)は論理“0”から論理“1に切り替えられる。
When the clock generation
バスクロック制御信号出力制御部141は、バスクロック制御信号ライン21上のバスクロック制御信号の値(ワイヤードオアの結果の値)を入力することにより、クロック生成出力制御部31により無効予告が通知されたことを検出する。このとき、バスクロック制御信号出力制御部141は有効要求なし状態ST11における第2の状態にある。またIOプロセッサ12は動作中(停止状態信号120が論理“0”)で、起動要求信号140は起動要求なしを示す論理“0”である。
The bus clock control signal
バスクロック制御信号出力制御部141は、このような状態において無効予告を検出した場合、IOプロセッサ12が動作中であることから、IO制御部11によってバス20が使用されるものと判定する。この場合、バスクロック制御信号出力制御部141は有効要求あり状態ST12に遷移して、当該制御部141の出力の値(バスクロック制御信号の出力値)をバスクロック有効要求ありを示す論理“0”に設定する。するとバスクロック制御信号ライン21上のバスクロック制御信号の値(ワイヤードオアの結果の値)は論理“1”から論理“0”に切り替えられる。
The bus clock control signal
クロック生成出力制御部31は、バスクロック制御信号ライン21上のバスクロック制御信号の値(ワイヤードオアの結果の値)“0”を入力することで、バスクロック制御信号出力制御部141によって有効要求ありが示されていることを検出する。クロック生成出力制御部31は、無効予告状態ST2に遷移した時点t1から一定時間内に有効要求ありを検出すると、有効出力状態ST1に戻る。
The clock generation
クロック生成出力制御部31は有効出力状態ST1に戻ると、バスクロックBCLKの出力動作を継続した状態で、当該制御部31の出力の値(バスクロック制御信号の出力値)を再びバスクロック有効を示す値(論理“0”)に設定する。一方、バスクロック制御信号出力制御部141は、有効要求あり状態ST12に遷移して一定時間が経過すると有効要求なし状態ST11に戻り、当該制御部141の出力の値(バスクロック制御信号の出力値)を再びバスクロック有効要求なしを示す値(論理“1”)に設定する。
When the clock generation
図7は、バスクロックBCLKの出力動作が有効(バスクロック出力有効)で、且つIO処理装置10のIOプロセッサ12が停止中の状態で、バス20が一定時間を超えて使用されていない状態がクロック生成出力制御部31によって検出された場合の動作を説明するためのタイミングチャートである。
FIG. 7 shows a state where the bus clock BCLK output operation is valid (bus clock output valid), the
今、クロック生成出力制御部31が図2中の有効出力状態ST1にあり、IO処理装置10のバスクロック制御信号出力制御部141が図4中の第1の有効要求なし状態ST11にあるものとする。この状態において、IOプロセッサ12が停止状態となって、当該IOプロセッサ12から出力される停止状態信号120が論理“0”から論理“1”に遷移したものとする。
Now, the clock generation
このような状態においてクロック生成出力制御部31が、バス20が一定時間を超えて使用されていない状態(バストランザクションがアイドルの状態)を、図7に示す時刻t2で検出したものとする。するとクロック生成出力制御部31は、図2に示すように無効予告状態ST2に遷移する。この状態では、図6のタイミングチャートの場合と異なってIOプロセッサ12が停止中の状態にあることから、クロック生成出力制御部31及びバスクロック制御信号出力制御部141によって以下に述べる動作が実行される。
In this state, it is assumed that the clock generation
まず、クロック生成出力制御部31は無効予告状態ST2に遷移すると、無効予告(バスクロック無効予告)のために、当該制御部31の出力値を論理“0”から論理“1”に切り替える。するとバスクロック制御信号ライン21上のバスクロック制御信号の値(ワイヤードオアの結果の値)は論理“0”から論理“1に切り替えられる。
First, when the clock generation
バスクロック制御信号出力制御部141は、バスクロック制御信号ライン21上のバスクロック制御信号の値(ワイヤードオアの結果の値)を入力することにより、クロック生成出力制御部31により無効予告が通知されたことを検出する。このとき、バスクロック制御信号出力制御部141は有効要求なし状態ST11における第2の状態にある。また、IOプロセッサ12は停止中(停止状態信号120が論理“1”)で、起動要求信号140は起動要求なしを示す論理“0”である。
The bus clock control signal
バスクロック制御信号出力制御部141は、このような状態において無効予告を検出した場合、IOプロセッサ12が停止中であり、起動要求信号140は起動要求なしを示していることから、省電力化のために第2の有効要求なし状態ST13に遷移する。第2の有効要求なし状態ST13においてバスクロック制御信号出力制御部141は、当該制御部141の出力の値(バスクロック制御信号の出力値)を有効要求なしを示す値(論理“1”)に維持する。そしてバスクロック制御信号出力制御部141は、第2の有効要求なし状態ST13に遷移してから一定時間が経過すると第1の有効要求なし状態ST11に戻る。
When the bus clock control signal
一方、クロック生成出力制御部31は無効予告時点t2から一定時間を経過しても、バスクロック制御信号ライン21から入力されるバスクロック制御信号の値(ワイヤードオアの結果の値)が論理“1”の場合、バスクロック制御信号出力制御部141からの有効要求がないものと判定する。つまりバスクロック制御信号出力制御部141は、無効予告時点t2から一定時間、有効要求なしのみを入力している場合、バスクロック制御信号出力制御部141からの有効要求がないものと判定する。この場合、クロック生成出力制御部31は省電力化のために無効出力状態ST3に遷移する。ここでは、時刻t3で無効出力状態ST3に遷移したものとする。
On the other hand, the clock generation
無効出力状態ST3においてクロック生成出力制御部31は、当該制御部31の出力値を論理“1”に維持したままで、即ちバスクロック制御信号ライン21上のバスクロック制御信号(ワイヤードオアの結果の値)を論理“1”に維持したままで、バスクロックBCLKを出力する動作を停止する。これにより図1のコンピュータシステムの省電力化が図られる。このときバスクロック制御信号ライン21上のバスクロック信号は、クロック生成出力制御部31によるバスクロックBCLKの出力動作が無効であることを示す。
In the invalid output state ST3, the clock generation
IO処理装置10のプロセッサクロック制御部13は、クロック生成出力制御部31によるバスクロックBCLKの出力動作が無効になる(停止される)と動作を停止する。これによりプロセッサクロック130の生成が停止される。バスクロック制御信号出力制御部141は、当該制御部141の出力の値を有効要求なしの状態に維持する。
The processor
図8は、起動要求信号140が起動要求ありを示す状態において、バス20が一定時間を超えて使用されていない状態がホストシステム30のクロック生成出力制御部31によって検出された場合を始めとする動作を説明するためのタイミングチャートである。
FIG. 8 starts with a case where the clock generation
今、クロック生成出力制御部31が図2中の無効出力状態ST3にあり、バスクロック制御信号出力制御部141が図4中の第1の有効要求なし状態ST11における第3の状態にあるものとする。無効出力状態ST3では、前記したようにクロック生成出力制御部31によるバスクロックBCLKの出力動作は無効となっている。またIOプロセッサ12は停止しており、停止状態信号120は論理“1”であるものとする。
Now, the clock generation
このような状態において、ホストシステム30内でバス20を使用する要求(バス使用開始要求)が発生したものとする。クロック生成出力制御部31は、無効出力状態ST3においてホストシステム30内でのバス使用開始要求を検出すると、有効出力状態ST1に遷移する。すると、クロック生成出力制御部31はバス20を使用可能状態とするために、バスクロックBCLKの出力動作を行う。またクロック生成出力制御部31は、バスクロックBCLKの出力動作が有効であることを示すために、当該制御部の出力値を論理“0”に設定する。これによりバスクロック制御信号ライン21上のバスクロック制御信号の論理値(ワイヤードオアの結果の値)は論理“0”となる。この状態において、ホストシステム30はバス20を使用することができる。一方、バスクロック制御信号出力制御部141は、第1の有効要求なし状態ST11における第3の状態から当該状態ST11における第2の状態に切り替わる。
In such a state, it is assumed that a request to use the
そこでホストシステム30が、バス20を介してIO処理装置10のクロック/プロセッサ制御部14が有する制御レジスタ143にアクセスして、当該レジスタ143に起動要求ありを示す論理“1”(第2の値)の1ビット起動要求制御情報を設定したものとする。すると、制御レジスタ143から起動要求ありを示す論理“1”の起動要求信号140が出力される。なお、制御レジスタ143の設定値をデコードするデコーダを設け、当該データにより起動要求ありまたは起動要求なしを示す起動要求信号140が出力されるようにしても良い。この場合、制御レジスタ143及びデコーダにより起動要求信号出力手段が構成される。
Therefore, the
さて、ホストシステム30による制御レジスタ143へのアクセスでバス20が使用された後、一定時間を経過しても当該バス20が使用されなかったものとする。この結果、クロック生成出力制御部31が、有効出力状態ST1においてバス20が一定時間を超えて使用されていない状態を、図8に示す時刻t4で検出したものとする。するとクロック生成出力制御部31は、無効予告状態ST2に遷移する。
Now, it is assumed that the
クロック生成出力制御部31は無効予告状態ST2に遷移すると、無効予告(バスクロック無効予告)のために、当該制御部31の出力値を論理“0”から論理“1”に切り替える。するとバスクロック制御信号ライン21上のバスクロック制御信号の値(ワイヤードオアの結果の値)は論理“0”から論理“1に切り替えられる。
When the transition to the invalid notice state ST2 is made, the clock generation
バスクロック制御信号出力制御部141は、バスクロック制御信号ライン21上のバスクロック制御信号の値(ワイヤードオアの結果の値)を入力することにより、クロック生成出力制御部31により無効予告が通知されたことを検出する。このとき、バスクロック制御信号出力制御部141は有効要求なし状態ST11における第2の状態にある。また、設定レジスタ142には、対応有効を示す対応設定情報が設定され、起動要求信号140は起動要求ありを示す。
The bus clock control signal
設定レジスタ142に設定された対応設定情報によって「対応有効」が指定されているバスクロック制御信号出力制御部141は、有効要求なし状態ST11で且つ起動要求信号140が起動要求ありを示す状態で無効予告を検出すると、有効要求あり状態ST12に遷移する。するとバスクロック制御信号出力制御部141は、当該制御部141の出力の値をバスクロック有効要求ありを示す値(論理“0”)に設定する。これにより、バスクロック制御信号ライン21上のバスクロック制御信号の値(ワイヤードオアの結果の値)は有効要求ありを示す論理“0”となる。
The bus clock control signal
クロック生成出力制御部31は、無効予告の通知時点から一定時間内に有効要求ありを示す論理“0”のバスクロック制御信号を入力すると、有効出力状態ST1に戻る。するとクロック生成出力制御部31は、バスクロックBCLKの出力動作を継続した状態で、当該制御部31の出力の値を再びバスクロック有効を示す値(論理“0”)に設定する。
When the clock generation
一方、バスクロック制御信号出力制御部141は、有効要求あり状態ST12に遷移してから一定時間が経過すると有効要求なし状態ST11に戻る。するとバスクロック制御信号出力制御部141は、当該制御部141の出力の値を再び有効要求なしを示す値(論理“1”)に設定する。
On the other hand, the bus clock control signal
さて、有効出力状態ST1において、ホストシステム30が制御レジスタ143にアクセスして、当該レジスタ143に起動要求なしを示す論理“0”の1ビット起動要求制御情報を設定したものとする。すると、制御レジスタ143から起動要求なしを示す論理“0”の起動要求信号140が出力される。その後、バス20が一定時間を超えて使用されない場合、クロック生成出力制御部31は無効予告状態ST2に遷移する。するとクロック生成出力制御部31はバスクロック制御信号出力制御部141に無効予告を通知する。このときIOプロセッサ12は動作中であるものとする。バスクロック制御信号出力制御部141は、クロック生成出力制御部31によって無効予告が通知されると、起動要求信号140が起動要求なしを示し、IOプロセッサ12がが動作中であることから、有効要求あり状態ST12に遷移する。
Now, in the valid output state ST1, it is assumed that the
上記実施形態では、1つのIO処理装置10がホストシステム30とバス20により接続されている。しかし、IO処理装置10と同様の構成を有する複数のIO処理装置がホストシステム30とバス20により接続されていても構わない。
In the above embodiment, one
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。 Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. Further, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment.
10…IO処理装置、11…IO制御部、12…IOプロセッサ、13…プロセッサクロック制御部1、14…クロック/プロセッサ制御部、20…バス、21…バスクロック制御信号ライン、30…ホストシステム、31…クロック生成出力制御部、40…IOデバイス、120…停止状態信号、140…起動要求信号、141…バスクロック制御信号出力制御部(バスクロック制御要求手段)、142…設定レジスタ、143…制御レジスタ。
DESCRIPTION OF
Claims (3)
前記入出力デバイスと前記バスとの間での入出力を行う入出力制御手段と、
プロセッサクロックによって動作して、プログラムに従う命令実行動作により前記入出力制御手段の操作を行う入出力プロセッサであって、命令実行動作を停止すると当該入出力プロセッサが停止状態にあることを示すアクティブな停止状態信号を出力し、前記停止状態においてアクティブな起動要求信号によって起動が要求されると前記命令実行動作を再開して前記停止状態信号を非アクティブにする入出力プロセッサと、
前記バスクロックを入力し、当該バスクロックに基づいて前記プロセッサクロックを生成して当該プロセッサクロックを前記入出力プロセッサに出力するプロセッサクロック制御手段であって、前記入出力プロセッサによって前記アクティブな停止状態信号が出力されると前記プロセッサクロックの出力を停止し、前記プロセッサクロックの出力の停止状態において前記起動要求信号によって起動が要求されると前記入出力プロセッサへの前記プロセッサクロックの出力を再開するプロセッサクロック制御手段と、
前記入出力プロセッサ及び前記クロック生成出力制御手段の状態に応じて前記クロック生成出力制御手段による前記バスクロックの出力動作が有効な有効出力状態を要求するバスクロック制御要求手段であって、前記バスクロックの出力動作が有効な有効出力状態にある前記クロック生成出力制御手段によって前記バスが一定時間を超えて使用されないことが検出された結果、当該クロック生成出力制御手段によって出力される前記バスクロックの出力動作を無効とすることを予告するための無効予告を検出する無効予告検出手段と、前記無効予告が検出された場合、前記起動要求信号によって起動が要求されているか、或いは前記入出力プロセッサによって前記非アクティブな停止状態信号が出力されているならば、前記クロック生成出力制御手段による無効予告時点から前記クロック生成出力制御手段の前記バスクロックの出力動作が無効な無効出力状態への遷移が前記クロック生成出力制御手段によって決定されるまでの一定時間が経過する前に、前記クロック生成出力制御手段に対して前記有効出力状態の継続を要求する有効要求応答手段とを含むバスクロック制御要求手段と、
前記ホストシステムによる前記バスを介してのアクセスによって前記無効予告に対応するか否かを指定する対応設定情報が設定される設定レジスタとを具備し、
前記有効要求応答手段は、前記設定レジスタに設定された前記対応設定情報によって前記無効予告に対応しないことが指定されている場合、前記クロック生成出力制御手段に対して前記有効出力状態の継続を要求することを抑止する
ことを特徴とする入出力処理装置。 In the input / output processing apparatus that is connected to the host system via a bus that operates on a bus clock output by the clock generation output control means of the host system and performs input / output processing between the input / output device and the host system,
Input / output control means for performing input / output between the input / output device and the bus;
An input / output processor that operates according to a processor clock and operates the input / output control means by an instruction execution operation according to a program, and indicates that when the instruction execution operation is stopped, the input / output processor is stopped. An input / output processor that outputs a state signal and resumes the instruction execution operation to deactivate the stop state signal when the start is requested by an active start request signal in the stop state;
Processor clock control means for inputting the bus clock, generating the processor clock based on the bus clock, and outputting the processor clock to the input / output processor, wherein the active stop state signal is output by the input / output processor. Is output, and the processor clock that resumes the output of the processor clock to the input / output processor when the activation is requested by the activation request signal in the processor clock output halt state. Control means;
Bus clock control request means for requesting an effective output state in which the bus clock output operation by the clock generation output control means is valid according to the states of the input / output processor and the clock generation output control means, Output of the bus clock output by the clock generation output control means as a result of detecting that the bus is not used for a certain period of time by the clock generation output control means in a valid output state in which the output operation is valid Invalid notice detection means for detecting an invalid notice for notifying that the operation is invalidated, and when the invalid notice is detected, activation is requested by the activation request signal or the input / output processor If an inactive stop state signal is output, the clock generation output Before a predetermined time elapses from when the clock generation output control means determines the transition to the invalid output state where the output operation of the bus clock of the clock generation output control means is invalid by the clock generation output control means. Bus clock control request means including valid request response means for requesting the clock generation output control means to continue the valid output state;
; And a setting register corresponding setting information specifying whether to correspond to the invalid notice by accessing through said bus by said host system is set,
The valid request response means requests the clock generation output control means to continue the valid output state when the correspondence setting information set in the setting register specifies that the invalid notice is not supported. input and output processor characterized in that to suppress that.
前記入出力デバイスと前記バスとの間での入出力を行う入出力制御手段と、
プロセッサクロックによって動作して、プログラムに従う命令実行動作により前記入出力制御手段の操作を行う入出力プロセッサであって、命令実行動作を停止すると当該入出力プロセッサが停止状態にあることを示すアクティブな停止状態信号を出力し、前記停止状態においてアクティブな起動要求信号によって起動が要求されると前記命令実行動作を再開して前記停止状態信号を非アクティブにする入出力プロセッサと、
前記バスクロックを入力し、当該バスクロックに基づいて前記プロセッサクロックを生成して当該プロセッサクロックを前記入出力プロセッサに出力するプロセッサクロック制御手段であって、前記入出力プロセッサによって前記アクティブな停止状態信号が出力されると前記プロセッサクロックの出力を停止し、前記プロセッサクロックの出力の停止状態において前記起動要求信号によって起動が要求されると前記入出力プロセッサへの前記プロセッサクロックの出力を再開するプロセッサクロック制御手段と、
前記入出力プロセッサ及び前記クロック生成出力制御手段の状態に応じて前記クロック生成出力制御手段による前記バスクロックの出力動作が有効な有効出力状態を要求するバスクロック制御要求手段であって、前記バスクロックの出力動作が有効な有効出力状態にある前記クロック生成出力制御手段によって前記バスが一定時間を超えて使用されないことが検出された結果、当該クロック生成出力制御手段によって出力される前記バスクロックの出力動作を無効とすることを予告するための無効予告を検出する無効予告検出手段と、前記無効予告が検出された場合、前記起動要求信号によって起動が要求されているか、或いは前記入出力プロセッサによって前記非アクティブな停止状態信号が出力されているならば、前記クロック生成出力制御手段による無効予告時点から前記クロック生成出力制御手段の前記バスクロックの出力動作が無効な無効出力状態への遷移が前記クロック生成出力制御手段によって決定されるまでの一定時間が経過する前に、前記クロック生成出力制御手段に対して前記有効出力状態の継続を要求する有効要求応答手段とを含むバスクロック制御要求手段とを具備し、
前記バスクロック制御要求手段は、当該バスクロック制御要求手段及び前記クロック生成出力制御手段の双方により入出力可能なバスクロック制御信号の転送に用いられるバスクロック制御信号ラインであって、前記バスクロック制御要求手段及び前記クロック生成出力制御手段の双方が非アクティブなバスクロック制御信号を出力している場合だけ非アクティブなバスクロック制御信号が転送されるバスクロック制御信号ラインを介して前記クロック生成出力制御手段と接続されており、
前記無効予告検出手段は、前記バスクロック制御要求手段によって前記バスクロック制御信号ラインから入力される前記バスクロック制御信号が前記クロック生成出力制御手段によってアクティブな状態から非アクティブな状態に切り替えられた場合に無効予告を検出し、
前記有効要求応答手段は、前記バスクロック制御信号ラインにアクティブなバスクロック制御信号を出力することにより前記クロック生成出力制御手段に対して前記有効出力状態の継続を要求する
ことを特徴とする入出力処理装置。 In the input / output processing apparatus that is connected to the host system via a bus that operates on a bus clock output by the clock generation output control means of the host system and performs input / output processing between the input / output device and the host system,
Input / output control means for performing input / output between the input / output device and the bus;
An input / output processor that operates according to a processor clock and operates the input / output control means by an instruction execution operation according to a program, and indicates that when the instruction execution operation is stopped, the input / output processor is stopped. An input / output processor that outputs a state signal and resumes the instruction execution operation to deactivate the stop state signal when the start is requested by an active start request signal in the stop state;
Processor clock control means for inputting the bus clock, generating the processor clock based on the bus clock, and outputting the processor clock to the input / output processor, wherein the active stop state signal is output by the input / output processor. Is output, and the processor clock that resumes the output of the processor clock to the input / output processor when the activation is requested by the activation request signal in the processor clock output halt state. Control means;
Bus clock control request means for requesting an effective output state in which the bus clock output operation by the clock generation output control means is valid according to the states of the input / output processor and the clock generation output control means, Output of the bus clock output by the clock generation output control means as a result of detecting that the bus is not used for a certain period of time by the clock generation output control means in a valid output state in which the output operation is valid Invalid notice detection means for detecting an invalid notice for notifying that the operation is invalidated, and when the invalid notice is detected, activation is requested by the activation request signal or the input / output processor If an inactive stop state signal is output, the clock generation output Before a predetermined time elapses from when the clock generation output control means determines the transition to the invalid output state where the output operation of the bus clock of the clock generation output control means is invalid by the clock generation output control means. Bus clock control request means including valid request response means for requesting the clock generation output control means to continue the valid output state,
The bus clock control request means is a bus clock control signal line used for transferring a bus clock control signal that can be input / output by both the bus clock control request means and the clock generation output control means, and The clock generation output control is performed via the bus clock control signal line to which the inactive bus clock control signal is transferred only when both the request unit and the clock generation output control unit output the inactive bus clock control signal. Connected with the means,
The invalid notice detection unit is configured such that the bus clock control signal input from the bus clock control signal line by the bus clock control request unit is switched from an active state to an inactive state by the clock generation output control unit. Detected an invalid notice,
The valid request response means, input the you characterized by requesting the continuation of the effective output state with respect to the clock generating output control means by outputting an active bus clock control signal to the bus clock control signal line Output processing device.
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