JP4760689B2 - Manufacturing method of semiconductor device - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特に、コントロール・ゲートによるチャネルの制御性を向上し、データを読み出す際の駆動電圧の低電圧化及び駆動速度の高速化を可能とした技術に関する。 The present invention relates to a method of manufacturing a semiconductor equipment, in particular, to improve the controllability of the channel due to the control gates, to enable low voltage and high speed of the driving speed of the driving voltage when reading data technology.

この種の従来技術としては、例えば特許文献１〜４及び、非特許文献１がある。即ち、特許文献１、２にはプレナーＭＯＳ構造の不揮発性メモリが開示されており、かかる不揮発性メモリにおいては、コントロール・ゲートとシリコン基板表面（即ち、ＭＯＳのチャネル領域）との間にフローティング・ゲート（または、電荷トラップ膜）が配置されている。また、非特許文献１には、バルクウエーハにＳＯＩ構造を選択的に形成可能なＳＢＳＩ法が開示されている。
特開２００６−１８６３００号公報 国際公開第２００４／０８４３１４号パンフレット Ｔ．Ｓａｋａｉ ｅｔ ａｌ．“Ｓｅｐａｒａｔｉｏｎ ｂｙ ＢｏｎｄｉｎｇＳｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４） As this type of prior art, there are, for example, Patent Documents 1 to 4 and Non-Patent Document 1. That is, Patent Documents 1 and 2 disclose a planar MOS structure nonvolatile memory. In such a nonvolatile memory, a floating memory is provided between a control gate and a silicon substrate surface (that is, a MOS channel region). A gate (or charge trap film) is disposed. Non-Patent Document 1 discloses an SBSI method capable of selectively forming an SOI structure on a bulk wafer.
JP 2006-186300 A International Publication No. 2004/084314 Pamphlet T.A. Sakai et al. “Separation by Bonding Si Islands (SBSI) for LSI Applications”, Second International SiGe Technology and Device Meeting, Meeting Abstract, pp. 230-231, May (2004)

ところで、特許文献１、２に開示されているようなプレナーＭＯＳ構造の不揮発性メモリでは、コントロール・ゲートとチャネル領域との間にフローティング・ゲートが全体的に設けられていた。このため、コントロール・ゲートとチャネル領域との間を十分に薄膜化することができず、それゆえ、ＭＯＳの閾値は大きくその駆動能力は低くなりがちであった。   By the way, in a non-volatile memory having a planar MOS structure as disclosed in Patent Documents 1 and 2, a floating gate is generally provided between the control gate and the channel region. For this reason, it is not possible to sufficiently reduce the thickness between the control gate and the channel region, and therefore the threshold value of the MOS tends to be large and its driving capability tends to be low.

また、プレナーＭＯＳ構造の不揮発性メモリでは、ＭＯＳの駆動能力を高くするためにその駆動電圧を高くすると、不揮発性メモリだけでなく、センスアンプや他の周辺回路の駆動電圧も高くなってしまうという問題があった。つまり、不揮発性メモリ自身はもちろん、不揮発性メモリが混載された集積回路の駆動電圧も同時に高くなってしまうので、集積回路の低電圧駆動化・低パワー化が困難になるという問題があった。   Also, in the planar MOS structure nonvolatile memory, if the drive voltage is increased to increase the MOS drive capability, not only the nonvolatile memory but also the drive voltage of the sense amplifier and other peripheral circuits is increased. There was a problem. That is, not only the nonvolatile memory itself, but also the driving voltage of the integrated circuit in which the nonvolatile memory is embedded is increased at the same time, so that there is a problem that it is difficult to drive the integrated circuit at a lower voltage and lower power.

一方で、完全空乏型（ＦＤ）ＳＯＩ−ＭＯＳＦＥＴを用いたロジック回路では低電圧化が進み、０．５Ｖ以下の駆動電圧で動作する回路も作成され、ＬＳＩの消費電力の低減が進んでいる。このため、ロジック回路と不揮発性メモリとを混載したＬＳＩ（以下、「混載ＬＳＩ」という。）では、不揮発性メモリが混載ＬＳＩの低電圧駆動化の足枷となっており、不揮発性メモリにおけるデータ読み込みの低電圧化が強く求められていた。
そこで、この発明はこのような事情に鑑みてなされたものであって、コントロール・ゲートによるチャネルの制御性を向上し、データを読み出す際の駆動電圧の低電圧化及び駆動速度の高速化を可能とした半導体装置の製造方法の提供を目的とする。 On the other hand, logic circuits using fully-depleted (FD) SOI-MOSFETs have been reduced in voltage, and circuits that operate with a drive voltage of 0.5 V or less have been created, leading to a reduction in LSI power consumption. For this reason, in an LSI in which a logic circuit and a non-volatile memory are mixed (hereinafter referred to as “embedded LSI”), the non-volatile memory has become a foothold for low-voltage driving of the embedded LSI, and data reading in the non-volatile memory is possible. There has been a strong demand for lower voltage.
Therefore, the present invention has been made in view of such circumstances, and it is possible to improve the controllability of the channel by the control gate and to lower the drive voltage and increase the drive speed when reading data. and an object thereof is to provide a semiconductor equipment manufacturing method which was.

〔発明１、２〕 上述した課題を解決するために、発明１の半導体装置は、半導体層の側面及び上面に形成されたゲート絶縁膜と、前記ゲート絶縁膜中に埋め込まれて周囲から絶縁された電荷蓄積層と、前記ゲート絶縁膜を介して、前記半導体層の一方の前記側面から前記上面を通って他方の前記側面にかけて形成されたコントロール・ゲートと、を備え、前記電荷蓄積層は、前記半導体層の少なくとも一つの前記側面と前記コントロール・ゲートとの間に配置されており、且つ、前記半導体層の前記上面と前記コントロール・ゲートとの間には配置されていないことを特徴とするものである。   [Invention 1 and 2] In order to solve the above-described problems, a semiconductor device of Invention 1 includes a gate insulating film formed on a side surface and an upper surface of a semiconductor layer, and is embedded in the gate insulating film and insulated from the surroundings. A charge storage layer, and a control gate formed from one side surface of the semiconductor layer through the upper surface to the other side surface through the gate insulating film, the charge storage layer comprising: The semiconductor layer is disposed between at least one side surface of the semiconductor layer and the control gate, and is not disposed between the upper surface of the semiconductor layer and the control gate. Is.

ここで、本発明の「半導体層」は、例えば単結晶のシリコン（Ｓｉ）層である。また、本発明の「コントロール・ゲート」は、例えば、その断面視での形状（以下、断面形状という。）がΠ（パイ）の字状の、いわゆるΠ型ゲート電極である。さらに、本発明の「電荷蓄積層」とは、キャリア（例えば、電子）を蓄積する層であり、例えば、Ｐ型あるいはＮ型不純物が導入されたポリシリコン（Ｐｏｌｙ−Ｓｉ）などの半導体膜、または、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮなどの金属薄膜、或いは、Ｓｉ3Ｎ4膜などの絶縁膜や、イントリンジックＰｏｌｙ−Ｓｉのような高抵抗半導体で構成されるものである。
発明２の半導体装置は、発明１の半導体装置において、前記半導体層は絶縁膜上に形成されていることを特徴とするものである。 Here, the “semiconductor layer” of the present invention is, for example, a single crystal silicon (Si) layer. The “control gate” of the present invention is, for example, a so-called saddle-type gate electrode having a cross-sectional shape (hereinafter referred to as a cross-sectional shape) having a pie shape. Furthermore, the “charge storage layer” of the present invention is a layer for storing carriers (for example, electrons), for example, a semiconductor film such as polysilicon (Poly-Si) into which P-type or N-type impurities are introduced, Alternatively, it is composed of a metal thin film such as Ti, Ta, TiN, or TaN, an insulating film such as a Si 3 N 4 film, or a high resistance semiconductor such as intrinsic poly-Si.
A semiconductor device according to a second aspect of the present invention is the semiconductor device according to the first aspect, wherein the semiconductor layer is formed on an insulating film.

発明１、２の半導体装置によれば、半導体層側面に配置されたコントロール・ゲートだけではなく、半導体層上面に配置されたコントロール・ゲートも含めて、コントロール・ゲート全体（即ち、Π型ゲート電極）でチャネルのオン／オフを制御することになる。半導体層の側面には電荷蓄積層が配置されているものの、半導体層の上面には電荷蓄積層が配置されていないので、半導体層上面でチャネルのオン／オフを低電圧で行うことができる。従って、コントロール・ゲートによるチャネルの制御性が向上し、読み出し時の駆動電圧の低減や、駆動速度の高速化が可能となる。   According to the semiconductor devices of the first and second aspects, not only the control gate disposed on the side surface of the semiconductor layer but also the control gate disposed on the upper surface of the semiconductor layer (that is, the vertical gate electrode). ) Controls on / off of the channel. Although the charge storage layer is disposed on the side surface of the semiconductor layer, the charge storage layer is not disposed on the upper surface of the semiconductor layer, so that the channel can be turned on / off with a low voltage on the upper surface of the semiconductor layer. Therefore, the controllability of the channel by the control gate is improved, and the drive voltage at the time of reading can be reduced and the drive speed can be increased.

〔発明３〕 発明３の半導体装置は、発明１または発明２の半導体装置において、前記半導体層の断面視での形状は矩形で、その幅は６０ｎｍ以下であることを特徴とするものである。このような構成であれば、電荷蓄積層における電位変化の影響を半導体層の左右の側からその中心付近まで及ぼすことができ、チャネル領域の半導体層の完全空乏化が可能である。従って、閾値変化の制御性をさらに高めることができる。   [Invention 3] The semiconductor device of Invention 3 is characterized in that, in the semiconductor device of Invention 1 or Invention 2, the shape of the semiconductor layer in a cross-sectional view is rectangular and the width thereof is 60 nm or less. With such a configuration, the potential change in the charge storage layer can be influenced from the left and right sides of the semiconductor layer to the vicinity of the center thereof, and the semiconductor layer in the channel region can be completely depleted. Therefore, the controllability of threshold change can be further enhanced.

〔発明４〕 発明４の半導体装置は、発明１から発明３の何れか一の半導体装置において、前記半導体層の厚さは６０ｎｍ以下であることを特徴とするものである。このような構成であれば、半導体層の上部だけでなく内部にもゲート電位変化の影響を及ぼすことができ、完全空乏化も可能となり、チャネルの制御性をさらに高めることが可能である。   [Invention 4] The semiconductor device of Invention 4 is the semiconductor device according to any one of Inventions 1 to 3, wherein the thickness of the semiconductor layer is 60 nm or less. With such a structure, not only the upper portion of the semiconductor layer but also the inside can be influenced by the change in gate potential, and complete depletion can be achieved, and the controllability of the channel can be further improved.

〔発明５〕 発明５の半導体装置は、発明１から発明４の何れか一の半導体装置において、前記半導体層との接触により生じる障壁エネルギーに関して、前記ゲート絶縁膜のうちの前記電荷蓄積層と前記半導体層の前記側面との間に形成された部分は、前記ゲート絶縁膜のうちの前記半導体層の前記上面に形成された部分と比べて、前記障壁エネルギーが小さい膜で形成されていることを特徴とするものである。
このような構成であれば、半導体層上面のゲート絶縁膜よりも、半導体層側面の（トンネル）ゲート絶縁膜の方がキャリアに対する電位障壁が小さくなるため、データの書き込み、消去時にキャリアを半導体層側面からフローティング・ゲートへ移動させることが容易となる。 [Invention 5] The semiconductor device of Invention 5 is the semiconductor device according to any one of Inventions 1 to 4, wherein the charge storage layer of the gate insulating film and the barrier energy generated by contact with the semiconductor layer A portion formed between the side surface of the semiconductor layer is formed of a film having a lower barrier energy than a portion of the gate insulating film formed on the upper surface of the semiconductor layer. It is a feature.
In such a configuration, the potential barrier to carriers is smaller in the (tunnel) gate insulating film on the side surface of the semiconductor layer than in the gate insulating film on the upper surface of the semiconductor layer. It is easy to move from the side to the floating gate.

〔発明６〕 発明６の半導体装置の製造方法は、半導体基板上に第１半導体層と第２半導体層とを順次積層する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、前記第１半導体層と前記第２半導体層とを支持する支持体を前記第１溝内に形成する工程と、前記支持体を形成した後で、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記第空洞部内に絶縁膜を形成する工程と、前記絶縁膜の形成後に、前記半導体層の前記第２溝に面した側面と、前記半導体層の上面とにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜中に埋め込まれるように電荷蓄積層を形成する工程と、前記ゲート絶縁膜を介して前記電荷蓄積層を覆うように、前記半導体層の一方の前記側面から前記上面を通って他方の前記側面にかけてコントロール・ゲートを形成する工程と、を含み、前記電荷蓄積層を形成する工程では、当該電荷蓄積層を前記第２半導体層の前記側面に配置すると共に、当該第２半導体層の上面には配置しないことを特徴とするものである。ここで、本発明の「第１半導体層」は例えば単結晶のＳｉ層であり、「第２半導体層」は例えば単結晶のシリコンゲルマニウム（ＳｉＧｅ）層である。
発明５の半導体装置の製造方法によれば、いわゆるＳＢＳＩ法を応用して、発明１〜発明５の半導体装置を製造することができる。従って、コントロール・ゲートによるチャネルの制御性を向上し、読み出し時の駆動電圧の低減や、駆動速度の高速化を可能とした半導体装置を提供することができる。 [Invention 6] A method of manufacturing a semiconductor device according to Invention 6 includes a step of sequentially stacking a first semiconductor layer and a second semiconductor layer on a semiconductor substrate, and partially combining the second semiconductor layer and the first semiconductor layer. Etching to form a first groove penetrating the second semiconductor layer and the first semiconductor layer, and a support for supporting the first semiconductor layer and the second semiconductor layer as the first groove. And forming a second groove that exposes a side surface of the first semiconductor layer by partially etching the second semiconductor layer and the first semiconductor layer after forming the support. Forming the first semiconductor layer through the second groove under an etching condition in which the first semiconductor layer is more easily etched than the second semiconductor layer. Process for forming a cavity between the second semiconductor layer Forming a gate insulating film on the side surface of the semiconductor layer facing the second groove and the upper surface of the semiconductor layer after forming the insulating film; A step of forming a charge storage layer so as to be embedded in the gate insulating film; and the upper surface from one side surface of the semiconductor layer so as to cover the charge storage layer via the gate insulating film. Forming a control gate through the other side surface, and in the step of forming the charge storage layer, the charge storage layer is disposed on the side surface of the second semiconductor layer, and the second It is not arranged on the upper surface of the semiconductor layer. Here, the “first semiconductor layer” of the present invention is, for example, a single crystal Si layer, and the “second semiconductor layer” is, for example, a single crystal silicon germanium (SiGe) layer.
According to the semiconductor device manufacturing method of the invention 5, the so-called SBSI method can be applied to manufacture the semiconductor devices of the inventions 1 to 5. Therefore, it is possible to provide a semiconductor device that can improve the controllability of the channel by the control gate, reduce the driving voltage at the time of reading, and increase the driving speed.

以下、本発明に係る半導体装置およびその製造方法について説明する。
図１は、本発明の実施の形態に係る半導体装置１００の構成例を示す図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）をＸ−Ｘ´線で切断したときの断面図、図１（ｃ）は図１（ａ）をＹ−Ｙ´線で切断したときの断面図である。
図１（ａ）〜（ｃ）に示すように、この半導体装置１００では、Ｓｉ基板１上に絶縁膜３を介して単結晶Ｓｉ層（以下、単に「Ｓｉ層」という。）５が形成されている。絶縁膜３は、例えばシリコン酸化（ＳｉＯ2）膜である。また、Ｓｉ層５は、例えばＸ−Ｘ´線と平行となるように配置された細長い直方体である。図２に示すように、Ｓｉ層５の厚さをＴとし、Ｙ−Ｙ´線方向に沿った幅をＷとしたとき、Ｓｉ層５は、例えばＴ≦６０ｎｍ、Ｗ≦６０ｎｍ以下の大きさに形成されている。 Hereinafter, a semiconductor device and a manufacturing method thereof according to the present invention will be described.
1A and 1B are diagrams illustrating a configuration example of a semiconductor device 100 according to an embodiment of the present invention. FIG. 1A is a plan view, and FIG. 1B is a cross-sectional view taken along line XX ′ in FIG. FIG. 1C is a cross-sectional view of FIG. 1A taken along the line YY ′.
As shown in FIGS. 1A to 1C, in this semiconductor device 100, a single crystal Si layer (hereinafter simply referred to as “Si layer”) 5 is formed on an Si substrate 1 via an insulating film 3. ing. The insulating film 3 is, for example, a silicon oxide (SiO 2 ) film. The Si layer 5 is an elongated rectangular parallelepiped arranged so as to be parallel to the XX ′ line, for example. As shown in FIG. 2, when the thickness of the Si layer 5 is T and the width along the YY ′ line direction is W, the Si layer 5 has a size of T ≦ 60 nm and W ≦ 60 nm, for example. Is formed.

さらに、図１（ａ）〜（ｃ）に示すように、Ｓｉ層５のＸ−Ｘ´線に平行な両側の側面及び上面には例えばＮ型のＭＯＳ電界効果トランジスタ（以下、単に「ＮＭＯＳ」という。）２０が形成されている。ここで、ＮＭＯＳ２０は、不揮発性のメモリトランジスタであり、そのチャネル領域はＳｉ層５の２つの側面と上面とにあり、Ｓｉ層５の側面にフローティング・ゲート１３及びコントロール・ゲート１７を有し、Ｓｉ層５の上面にコントロール・ゲート１７を有するものである。   Further, as shown in FIGS. 1A to 1C, for example, an N-type MOS field effect transistor (hereinafter simply referred to as “NMOS”) is formed on the side surface and the upper surface of both sides of the Si layer 5 parallel to the line XX ′. 20) is formed. Here, the NMOS 20 is a non-volatile memory transistor, and its channel region is on the two side surfaces and the top surface of the Si layer 5, and has a floating gate 13 and a control gate 17 on the side surface of the Si layer 5. A control gate 17 is provided on the upper surface of the Si layer 5.

詳しく説明すると、図１（ｃ）に示すように、Ｓｉ層５の左側の側面にはトンネルゲート絶縁膜１１を介してフローティング・ゲート１３が形成されている。また、Ｓｉ層５の右側の側面にもトンネルゲート絶縁膜１１を介してフローティング・ゲート１３が形成されている。これに対して、Ｓｉ層５の上面にはトンネルゲート絶縁膜１１が残されているものの、その上にフローティング・ゲート１３は形成されていない。   More specifically, as shown in FIG. 1C, a floating gate 13 is formed on the left side surface of the Si layer 5 via a tunnel gate insulating film 11. A floating gate 13 is also formed on the right side surface of the Si layer 5 via a tunnel gate insulating film 11. On the other hand, although the tunnel gate insulating film 11 is left on the upper surface of the Si layer 5, the floating gate 13 is not formed thereon.

ここで、トンネルゲート絶縁膜１１はＳｉＯ2膜でも構わないが、ＳｉＯ2膜よりも電位障壁が小さい絶縁膜、即ち、バンドギャップ（即ち、伝導帯Ｅｃと価電子帯Ｅｖとのエネルギー差）がＳｉＯ2膜よりも小さく、且つ、Ｓｉとの障壁エネルギー（電位障壁）がＳｉＯ2膜よりも小さい絶縁膜でも良い。このように電位障壁が小さな絶縁膜としては、例えば、Ｓｉ3Ｎ4膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＺｒＯ2膜、ＨｆＯ膜、Ｙ2Ｏ3膜、ＺｒＳｉＯ2膜などが挙げられる。トンネルゲート絶縁膜１１が上記のようにＳｉ3Ｎ4膜等で構成されている場合には、ＳｉＯ2膜と比べて、Ｓｉ層５からフローティング・ゲート１３へ移動する電子に対する電位障壁が小さくなるため、データの書き込み及び消去に必要な電圧を低くすることができる。 Here, the tunnel gate insulating film 11 may be a SiO 2 film, a SiO 2 film potential barrier is small insulating film than, i.e., the band gap (i.e., the energy difference between the conduction band Ec and valence band Ev) is less than the SiO 2 film, and a barrier energy (potential barrier) between the Si may be less insulating film than the SiO 2 film. Examples of the insulating film having a small potential barrier include a Si 3 N 4 film, a Ta 2 O 5 film, a BaTiO 3 film, a ZrO 2 film, a HfO film, a Y 2 O 3 film, and a ZrSiO 2 film. . When the tunnel gate insulating film 11 is composed of the Si 3 N 4 film or the like as described above, the potential barrier against electrons moving from the Si layer 5 to the floating gate 13 is smaller than that of the SiO 2 film. Therefore, the voltage required for writing and erasing data can be reduced.

また、フローティング・ゲート１３は、例えば、Ｐ型あるいはＮ型不純物が導入されたポリシリコン（Ｐｏｌｙ−Ｓｉ）などの半導体膜、または、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮなどの金属薄膜で構成されており、トンネルゲート絶縁膜１１やゲート絶縁膜１５によって周囲の導電層から電気的に絶縁されている（即ち、電気的に浮遊している。）。さらに、図１（ｃ）に示すように、Ｓｉ層５の左右両方の側面にはゲート絶縁膜１５が形成されており、このゲート絶縁膜１５を介してコントロール・ゲート１７が形成されている。   The floating gate 13 is made of, for example, a semiconductor film such as polysilicon (Poly-Si) doped with P-type or N-type impurities, or a metal thin film such as Ti, Ta, TiN, or TaN. The tunnel gate insulating film 11 and the gate insulating film 15 are electrically insulated from the surrounding conductive layers (that is, are electrically floating). Further, as shown in FIG. 1C, a gate insulating film 15 is formed on both the left and right side surfaces of the Si layer 5, and a control gate 17 is formed through the gate insulating film 15.

図１（ａ）〜（ｃ）に示すように、このコントロール・ゲート１７は、Ｓｉ基板１上に形成されたＳｉ層５の中心部付近を跨ぐように、Ｓｉ層５の左側の側面からその上面を通って右側の側面にかけて形成されており、そのＹ−Ｙ´線に沿った断面視での形状はおよそΠ（パイ）の字状（いわゆる、Π型ゲート電極）となっている。そして、このコントロール・ゲート１７から外れた領域のＳｉ層５にＮＭＯＳ２０のソース・ドレイン（Ｎ＋）が形成されている。   As shown in FIGS. 1A to 1C, the control gate 17 is formed from the left side surface of the Si layer 5 so as to straddle the vicinity of the center of the Si layer 5 formed on the Si substrate 1. It is formed from the upper surface to the right side surface, and its shape in a cross-sectional view along the line YY 'is approximately a pie shape (so-called Π-shaped gate electrode). The source / drain (N +) of the NMOS 20 is formed in the Si layer 5 in a region outside the control gate 17.

このように、本実施の形態に係る半導体装置１００では、Ｓｉ基板１上に絶縁膜３を介してＳｉ層５が形成されており、このＳｉ層５の両側の側面と上面とに不揮発性メモリトランジスタであるＮＭＯＳ２０が形成されている。また、Ｓｉ層５の側面には、トンネルゲート絶縁膜１１及びゲート絶縁膜１５と、これらゲート絶縁膜１１、１５に囲まれて周囲（即ち、Ｓｉ層５やコントロール・ゲート１３）から絶縁分離されたフローティング・ゲート１３が形成されている。一方、Ｓｉ層５の上面には、フローティング・ゲート１３及びゲート絶縁膜１５は形成されていない。Ｓｉ層５の上面にはトンネルゲート絶縁膜１１が形成されており、その上にコントロール・ゲート１７が直接形成されている。   As described above, in the semiconductor device 100 according to the present embodiment, the Si layer 5 is formed on the Si substrate 1 with the insulating film 3 interposed therebetween, and the nonvolatile memory is formed on both side surfaces and the upper surface of the Si layer 5. An NMOS 20 which is a transistor is formed. Further, the side surface of the Si layer 5 is isolated from the surroundings (that is, the Si layer 5 and the control gate 13) by being surrounded by the tunnel gate insulating film 11 and the gate insulating film 15 and the gate insulating films 11 and 15. A floating gate 13 is formed. On the other hand, the floating gate 13 and the gate insulating film 15 are not formed on the upper surface of the Si layer 5. A tunnel gate insulating film 11 is formed on the upper surface of the Si layer 5, and a control gate 17 is directly formed thereon.

ここで、チャネルのオン／オフはコントロール・ゲート１７によってなされるため、その制御性はＳｉ層５の厚さＴが小さいほど良い。例えば、Ｓｉ層５の厚さＴが６０ｎｍ以下の場合は、コントロール・ゲート１７に電圧を印加することによって、Ｓｉ層５を完全空乏化できるようになり、チャネルのオン／オフの制御性をさらに高めることが可能である。また、ＮＭＯＳ２０の閾値変化はフローティング・ゲート１３によってなされるため、その制御性はＳｉ層５の幅Ｗが小さいほど良い。例えば、チャネル領域のＳｉ層５の幅Ｗが６０ｎｍ以下の場合は、フローティング・ゲート１３における電位変化の影響をＳｉ層５の左右の側からその中心付近まで及ぼすことができ、チャネル領域のＳｉ層５の完全空乏化が可能である。このような理由から、本実施の形態に係る半導体装置１００では、チャネル領域のＳｉ層５の厚さＴ及び幅Ｗはそれぞれ６０ｎｍ以下となっている。   Here, since the channel is turned on / off by the control gate 17, the controllability is better as the thickness T of the Si layer 5 is smaller. For example, when the thickness T of the Si layer 5 is 60 nm or less, the Si layer 5 can be completely depleted by applying a voltage to the control gate 17, thereby further improving the channel on / off controllability. It is possible to increase. Further, since the threshold value of the NMOS 20 is changed by the floating gate 13, the controllability is better as the width W of the Si layer 5 is smaller. For example, when the width W of the Si layer 5 in the channel region is 60 nm or less, the potential change in the floating gate 13 can be influenced from the left and right sides of the Si layer 5 to the vicinity of the center thereof. 5 complete depletion is possible. For this reason, in the semiconductor device 100 according to the present embodiment, the thickness T and the width W of the Si layer 5 in the channel region are each 60 nm or less.

次に、図１（ａ）〜（ｃ）に示したＮＭＯＳ２０が１ビットのメモリセルとして組み込まれた回路について例を挙げて説明する。
図２２は、本発明の実施形態に係るＤｉＮＯＲ（Ｄｉｖｉｄｅｄ ｂｉｔ ｌｉｎｅ ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ）回路２００の構成例を示す平面図である。また、図２３はＤｉＮＯＲ回路２００の構成例を示す回路図である。 Next, a circuit in which the NMOS 20 shown in FIGS. 1A to 1C is incorporated as a 1-bit memory cell will be described as an example.
FIG. 22 is a plan view showing a configuration example of a DivOR (Divided bit line NOR Flash Memory) circuit 200 according to the embodiment of the present invention. FIG. 23 is a circuit diagram showing a configuration example of the DiNOR circuit 200.

図２２に示すように、このＤｉＮＯＲ回路２００のメモリセル・アレーは、Ｓｉ基板上に絶縁膜を介してＳｉ層５が形成されており、このＳｉ層５は平面視でＸ方向及びＹ方向に延びた２次元の格子状となっている。また、このＳｉ層５のうちのＸ方向に延びている部分と平面視で直交するように、Ｓｉ基板１上にはＹ方向に沿ってワード線（Ｗ／Ｌ）２０１が配置されている。このワード線（Ｗ／Ｌ）２０１が、図１（ａ）〜（ｃ）に示したコントロール・ゲート１７に対応している。また、Ｓｉ基板上には、Ｓｉ層５のうちのＸ方向に延びている部分の真上を通るように、ビット線（Ｂ／Ｌ）２０３が配置されている。   As shown in FIG. 22, in the memory cell array of the DiNOR circuit 200, an Si layer 5 is formed on an Si substrate via an insulating film, and the Si layer 5 is in the X direction and the Y direction in plan view. It has an extended two-dimensional lattice shape. In addition, word lines (W / L) 201 are arranged on the Si substrate 1 along the Y direction so as to be orthogonal to a portion of the Si layer 5 extending in the X direction in plan view. This word line (W / L) 201 corresponds to the control gate 17 shown in FIGS. A bit line (B / L) 203 is disposed on the Si substrate so as to pass directly above the portion of the Si layer 5 extending in the X direction.

この例では、絶縁膜を介してワード線２０１の上をビット線２０３が通っている。また、ＮＭＯＳ２０のドレイン（Ｄ）にはコンタクト電極２１１が形成されており、このコンタクト電極２１１を介してＮＭＯＳ２０のドレインはビット線２０３に接続されている。さらに、ＮＭＯＳのソース（Ｓ）はコンタクト電極２１５によって絶縁膜上に引き出されている。図２２、２３において、２点鎖線で囲んだ部分が１ビットのメモリセル、即ち、ＮＭＯＳ２０である。   In this example, the bit line 203 passes over the word line 201 through an insulating film. A contact electrode 211 is formed on the drain (D) of the NMOS 20, and the drain of the NMOS 20 is connected to the bit line 203 via the contact electrode 211. Further, the source (S) of the NMOS is drawn out on the insulating film by the contact electrode 215. 22 and 23, a portion surrounded by a two-dot chain line is a 1-bit memory cell, that is, an NMOS 20.

図２４は、本発明の実施形態に係るＮＡＮＤ回路３００の構成例を示す平面図である。また、図２５はＮＡＮＤ回路２００の構成例を示す回路図である。図２４に示すように、ＮＡＮＤ回路３００のメモリセル・アレーは、Ｓｉ基板上に絶縁膜を介して複数本のＳｉ層５が形成されており、これらＳｉ層５はその１本１本がＸ方向と平行となるように、Ｙ方向に沿って順に並べられている。また、これらＳｉ層５と平面視で直交するように、Ｓｉ基板１上には絶縁膜を介してワード線（Ｗ／Ｌ）３０１が配置されている。このワード線（Ｗ／Ｌ）３０１が、図１（ａ）〜（ｃ）に示したコントロール・ゲート１７に対応している。   FIG. 24 is a plan view showing a configuration example of the NAND circuit 300 according to the embodiment of the present invention. FIG. 25 is a circuit diagram showing a configuration example of the NAND circuit 200. As shown in FIG. 24, in the memory cell array of the NAND circuit 300, a plurality of Si layers 5 are formed on an Si substrate via an insulating film, and each of these Si layers 5 is X. They are arranged in order along the Y direction so as to be parallel to the direction. Further, a word line (W / L) 301 is arranged on the Si substrate 1 via an insulating film so as to be orthogonal to the Si layer 5 in plan view. This word line (W / L) 301 corresponds to the control gate 17 shown in FIGS.

また、このＮＡＮＤ回路３００では、Ｓｉ層５が図２５に示すビット線（Ｂ／Ｌ）３０３として使われている。図２４に示すように、各Ｓｉ層５の一端には、ソース（Ｓ）接続用のコンタクト電極３１５が形成されており、その他端にはドレイン（Ｓ）接続用のコンタクト電極３１１が形成されている。図２４、２５において、２点鎖線で囲んだ部分が１ビットのメモリセル、即ち、ＮＭＯＳ２０である。   In the NAND circuit 300, the Si layer 5 is used as the bit line (B / L) 303 shown in FIG. As shown in FIG. 24, a source (S) connection contact electrode 315 is formed at one end of each Si layer 5, and a drain (S) connection contact electrode 311 is formed at the other end. Yes. 24 and 25, a portion surrounded by a two-dot chain line is a 1-bit memory cell, that is, an NMOS 20.

次に、上記回路等において、データ（例えば、プログラム等）の書き込み方法と消去方法及び、読み込み方法について説明する。
データの書き込みは、次のようにして行うことができる。即ち、図２３に示したＤｉＮＯＲ回路２００において、例えば電源電圧をＶｓｓ（０Ｖ）、Ｖｄｄ（３〜１０Ｖ）とした場合、ソースをＶｓｓに設定し、選択したセルのコントロール・ゲート１７をＶｄｄに設定し、ドレイン電圧（Ｂ／Ｌ）をＶｄｄに設定すれば、選択したセル（即ち、ＮＭＯＳ２０）がオンとなり、電子がソースからドレインに流れ、高電界により加速され、あるいは、インパクト・イオナイゼーションにより電子・ホール対が形成され、ホットキャリアが発生する。ホットエレクトロンは、絶縁膜／シリコンの障壁を越え、Ｖｄｄを印加しているコントロール・ゲート１７に引っ張られ、フローティング・ゲート１３に注入される。 Next, a writing method and erasing method of data (for example, a program) and a reading method in the above circuit and the like will be described.
Data writing can be performed as follows. That is, in the DiNOR circuit 200 shown in FIG. 23, for example, when the power supply voltage is Vss (0 V) and Vdd (3 to 10 V), the source is set to Vss and the control gate 17 of the selected cell is set to Vdd. If the drain voltage (B / L) is set to Vdd, the selected cell (ie, NMOS 20) is turned on, electrons flow from the source to the drain, and are accelerated by a high electric field, or electrons are generated by impact ionization. -Hole pairs are formed and hot carriers are generated. Hot electrons are pulled by the control gate 17 applying Vdd across the insulating film / silicon barrier and injected into the floating gate 13.

また、図２３に示したＤｉＮＯＲ回路２００や、図２５に示したＮＡＮＤ回路３００においては、ＦＮトンネル電流を用いた書き込みも可能である。選択したセルのコントロール・ゲート１７に高電圧（例えばＶｄｄ＝２０Ｖ）を印加すると共に、選択したセルのソースとドレイン（Ｂ／Ｌ）とを接地（Ｖｓｓ＝０）する。また、非選択セルのソースとドレイン（Ｂ／Ｌ）にはＶｄｄの半分程度の電圧（約１０Ｖ）が印加されるように、ワード線（Ｗ／Ｌ）、ビット線（Ｂ／Ｌ）、Ｓｅｌｅｃｔトランジスタをそれぞれ設定する。選択したセルのみにおいて、十分に高い電界が与えられるため、選択したセルにおいて、Ｓｉ層からフローティング・ゲートに電子を注入することができる。
データの消去は、次のようにして行うことができる。即ち、コントロール・ゲート１７を接地（Ｖｓｓ＝０）し、ソース・ドレインをＶｄｄ（５〜２０Ｖ）に設定する。ドレインとボデイ（チャネル領域）は、フローティング状態でもよい。これにより、フロ−ティング・ゲート１３に蓄積されていた電子が、ソースに引き抜かれる。 In the DiNOR circuit 200 shown in FIG. 23 and the NAND circuit 300 shown in FIG. 25, writing using the FN tunnel current is also possible. A high voltage (for example, Vdd = 20 V) is applied to the control gate 17 of the selected cell, and the source and drain (B / L) of the selected cell are grounded (Vss = 0). Further, the word line (W / L), the bit line (B / L), and the Select are applied so that a voltage (about 10 V) about half of Vdd is applied to the source and drain (B / L) of the non-selected cell. Set each transistor. Since a sufficiently high electric field is applied only to the selected cell, electrons can be injected from the Si layer to the floating gate in the selected cell.
Data can be erased as follows. That is, the control gate 17 is grounded (Vss = 0), and the source and drain are set to Vdd (5 to 20 V). The drain and body (channel region) may be in a floating state. As a result, electrons accumulated in the floating gate 13 are extracted to the source.

データの読み込みは次のようして行うことができる。即ち、図２３に示したＤｉＮＯＲ回路２００では、ソースを接地（Ｖｓｓ＝０Ｖ）し、選択したセルのドレイン（Ｂ／Ｌ）にプラスの固定低電圧（例えば１Ｖ）を加え、選択したセルのコントロール・ゲート１７にプラス電圧（例えばＶｄｄ＝１．５Ｖ）を印加する。また、図２５に示したＮＡＮＤ回路３００においては、ソースを接地（Ｖｓｓ＝０）し、選択したセルのコントロール・ゲート１７のみをＶｓｓ＝０Ｖに設定し、他のセルのコントロール・ゲート１７をプラス固定電圧（例えばＶｄｄ＝１．５Ｖ）に設定し、選択したドレイン（Ｂ／Ｌ）にはプラスの電位（例えば１Ｖ）を印加する。このような設定により、フローティング・ゲート１３に蓄えられた電子が多い場合にはチャネルがオフとなり電流が流れないものの、フローティング・ゲート１３に蓄えられた電子が少ない場合には、チャネルがオンし、ソースからドレインに電子が流れる。   Data can be read as follows. That is, in the DiNOR circuit 200 shown in FIG. 23, the source is grounded (Vss = 0V), a positive fixed low voltage (for example, 1V) is applied to the drain (B / L) of the selected cell, and the selected cell is controlled. A positive voltage (for example, Vdd = 1.5 V) is applied to the gate 17. In the NAND circuit 300 shown in FIG. 25, the source is grounded (Vss = 0), only the control gate 17 of the selected cell is set to Vss = 0V, and the control gates 17 of other cells are positive. A fixed voltage (for example, Vdd = 1.5V) is set, and a positive potential (for example, 1V) is applied to the selected drain (B / L). With such a setting, when there are many electrons stored in the floating gate 13, the channel is turned off and no current flows, but when there are few electrons stored in the floating gate 13, the channel is turned on, Electrons flow from the source to the drain.

次に、図１（ａ）〜（ｃ）に示した半導体装置１００の製造方法について説明する。
図３〜図２０は、本発明の実施形態に係る半導体装置１００の製造方法を示す図であり、図３（ａ）〜図２０（ａ）は図１（ｂ）に至るまでのＸ−Ｘ´断面に対応した工程図であり、図３（ｂ）〜図２０（ｂ）は図１（ｃ）に至るまでのＹ−Ｙ´断面に対応した工程図である。ここでは、ＳＢＳＩ法を用いて、図１（ａ）〜（ｃ）に示した半導体装置１００を製造する場合について説明する。 Next, a method for manufacturing the semiconductor device 100 shown in FIGS. 1A to 1C will be described.
3 to 20 are views showing a method of manufacturing the semiconductor device 100 according to the embodiment of the present invention. FIGS. 3A to 20A are XX up to FIG. 1B. FIG. 3B to FIG. 20B are process diagrams corresponding to the YY ′ section up to FIG. 1C. Here, a case where the semiconductor device 100 shown in FIGS. 1A to 1C is manufactured using the SBSI method will be described.

まず始めに、図３（ａ）及び（ｂ）において、Ｓｉ基板１上に図示しないシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を形成し、その上に単結晶のＳｉＧｅ層５１と単結晶のＳｉ層５とを順次積層する。これらＳｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層５１及びＳｉ層５は、例えばエピタキシャル成長法で連続して形成する。次に、図４（ａ）及び（ｂ）に示すように、Ｓｉ層５を熱酸化してその表面にＳｉＯ2膜５５を形成する。そして、ＣＶＤ法により、ＳｉＯ2膜５５上の全面にＳｉＮ膜５７を形成する。このＳｉＮ膜５７は、Ｓｉ層５やＳｉＧｅ層５１の酸化を防止するための酸化防止膜として機能すると共に、後の工程でＣＭＰ（化学的機械研磨）を行う際にストッパー層としても機能する。なお、ＳｉＯ2膜５５の形成方法は熱酸化に限られることはなく、例えばＣＶＤ法で形成しても良い。 First, in FIGS. 3A and 3B, a silicon buffer (Si-buffer) layer (not shown) is formed on the Si substrate 1, and a single crystal SiGe layer 51 and a single crystal Si layer 5 are formed thereon. Are sequentially stacked. The Si-buffer layer, the SiGe layer 51, and the Si layer 5 are continuously formed by, for example, an epitaxial growth method. Next, as shown in FIGS. 4A and 4B, the Si layer 5 is thermally oxidized to form a SiO 2 film 55 on the surface thereof. Then, a SiN film 57 is formed on the entire surface of the SiO 2 film 55 by the CVD method. The SiN film 57 functions as an antioxidant film for preventing the Si layer 5 and the SiGe layer 51 from being oxidized, and also functions as a stopper layer when performing CMP (Chemical Mechanical Polishing) in a later process. The method for forming the SiO 2 film 55 is not limited to thermal oxidation, and may be formed by, for example, a CVD method.

次に、図５（ａ）及び（ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＳｉＮ膜５７、ＳｉＯ2膜５５、Ｓｉ層５、ＳｉＧｅ層５１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）を部分的に順次エッチングする。これにより、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域に、Ｓｉ層５とＳｉＧｅ層５１とを貫いてＳｉ基板１を底面とする支持体穴ｈを形成する。なお、この支持体穴ｈを形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。 Next, as shown in FIGS. 5A and 5B, the SiN film 57, the SiO 2 film 55, the Si layer 5, the SiGe layer 51, and the Si-buffer layer (see FIG. (Not shown) are partially etched sequentially. As a result, a support hole h having the Si substrate 1 as the bottom surface is formed through the Si layer 5 and the SiGe layer 51 in a region overlapping the element isolation region (that is, a region where the SOI structure is not formed) in plan view. In the etching process for forming the support hole h, the etching may be stopped on the surface of the Si substrate 1, or the Si substrate 1 may be over-etched to form a recess.

次に、図６（ａ）及び（ｂ）に示すように、支持体穴ｈを埋め込むようにＳｉ基板１上の全面に支持体膜５９を形成する。支持体膜５９は例えばシリコン酸化（ＳｉＯ2）膜であり、その形成は例えばＣＶＤ法で行う。次に、図７（ａ）及び（ｂ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて支持体膜５９、ＳｉＮ膜５７、ＳｉＯ2膜５５、Ｓｉ層５、ＳｉＧｅ層５１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）を順次、部分的にエッチングして、支持体膜５９から支持体６０を形成すると共に、Ｓｉ基板１の表面及びＳｉ層５、ＳｉＧｅ層５１の各側面を露出させる溝Ｈを形成する。なお、溝Ｈを形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。 Next, as shown in FIGS. 6A and 6B, a support film 59 is formed on the entire surface of the Si substrate 1 so as to fill the support hole h. The support film 59 is, for example, a silicon oxide (SiO 2 ) film, and is formed by, for example, a CVD method. Next, as shown in FIGS. 7A and 7B, the support film 59, the SiN film 57, the SiO 2 film 55, the Si layer 5, the SiGe layer 51, and the Si − layer are formed using a photolithography technique and an etching technique. A buffer layer (not shown) is partially etched in order to form a support 60 from the support film 59 and to expose the surface of the Si substrate 1 and the side surfaces of the Si layer 5 and the SiGe layer 51. H is formed. In the etching process for forming the groove H, the etching may be stopped on the surface of the Si substrate 1, or the Si substrate 1 may be over-etched to form a recess.

次に、図７（ａ）及び（ｂ）において、溝Ｈを介してフッ硝酸溶液をＳｉ層５及びＳｉＧｅ層５１の各側面に接触させて、ＳｉＧｅ層５１を選択的にエッチングして除去する。これにより、図８（ａ）及び（ｂ）に示すように、Ｓｉ基板１とＳｉ層５との間に空洞部６１を形成する。ここで、フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層５を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部６１の形成後、Ｓｉ層５はその上面がＳｉＯ2膜５５、ＳｉＮ膜５７及び支持体６０によって支えられると共に、その側面が支持体６０によって支えられることとなる。 Next, in FIGS. 7A and 7B, the hydrofluoric acid solution is brought into contact with each side surface of the Si layer 5 and the SiGe layer 51 through the groove H, and the SiGe layer 51 is selectively etched and removed. . Thereby, as shown in FIGS. 8A and 8B, a cavity 61 is formed between the Si substrate 1 and the Si layer 5. Here, in wet etching using a hydrofluoric acid solution, the etching rate of SiGe is larger than that of Si (that is, the etching selectivity with respect to Si is large), so that only the SiGe layer is etched while leaving the Si layer 5. It is possible to remove. After the formation of the cavity 61, the upper surface of the Si layer 5 is supported by the SiO 2 film 55, the SiN film 57 and the support body 60, and the side surfaces thereof are supported by the support body 60.

次に、図８（ａ）及び（ｂ）において、Ｓｉ基板１を希フッ酸（ＨＦ）溶液で洗浄処理する。そして、Ｓｉ基板１を酸素（Ｏ2）またはオゾン（Ｏ3）等の酸化雰囲気中に配置し、この状態でＳｉ基板１に熱処理を施す。これにより、図９（ａ）及び（ｂ）に示すように、Ｓｉ層５やＳｉ−ｂｕｆｆｅｒ層（図示せず）、Ｓｉ基板１の各表面においてＳｉの表面酸化をそれぞれ進行させ、空洞部６１内をＳｉＯ2膜（絶縁膜）３を形成する。 Next, in FIGS. 8A and 8B, the Si substrate 1 is cleaned with a diluted hydrofluoric acid (HF) solution. Then, the Si substrate 1 is placed in an oxidizing atmosphere such as oxygen (O 2 ) or ozone (O 3 ), and the Si substrate 1 is subjected to heat treatment in this state. As a result, as shown in FIGS. 9A and 9B, the surface oxidation of Si proceeds on the respective surfaces of the Si layer 5, the Si-buffer layer (not shown), and the Si substrate 1. A SiO 2 film (insulating film) 3 is formed inside.

次に、図１０（ａ）及び（ｂ）に示すように、Ｓｉ基板１の上方全面にＳｉＮ膜６９を形成する。このＳｉＮ膜６９の形成は例えばＣＶＤ法で行う。続いて、異方性のドライエッチングを利用してＳｉＮ膜６９をエッチバックする。これにより、図１１（ａ）及び（ｂ）に示すように、Ｓｉ層５や、ＳｉＯ2膜５５、ＳｉＮ膜５７、支持体６０の溝Ｈに面した側面にサイドウォール７０を形成する。 Next, as shown in FIGS. 10A and 10B, an SiN film 69 is formed on the entire upper surface of the Si substrate 1. The SiN film 69 is formed by, for example, a CVD method. Subsequently, the SiN film 69 is etched back using anisotropic dry etching. Thus, as shown in FIGS. 11A and 11B, the sidewall 70 is formed on the side surface of the Si layer 5, the SiO 2 film 55, the SiN film 57, and the groove 60 of the support 60.

次に、図１２（ａ）及び（ｂ）に示すように、Ｓｉ基板１に熱酸化処理を施して、ＳｉＯ2膜３のうちの、サイドウォール７０下から露出している部分を厚膜化する。このとき、Ｓｉ層５は、その側面がＳｉＮ膜からなるサイドウォール７０で覆われ、且つ、その上方はＳｉＮ膜５７で覆われているので、酸化されずに済む。なお、このＳｉＯ2膜３の厚膜化は、後の図１４の工程でＳｉ層５の溝Ｈに面した側面を露出させる際に、Ｓｉ基板１表面を露出させないためである。 Next, as shown in FIGS. 12A and 12B, the Si substrate 1 is subjected to thermal oxidation to thicken the portion of the SiO 2 film 3 exposed from under the sidewall 70. To do. At this time, the side surface of the Si layer 5 is covered with the sidewall 70 made of the SiN film, and the upper side thereof is covered with the SiN film 57, so that it is not oxidized. This thickening of the SiO 2 film 3 is because the surface of the Si substrate 1 is not exposed when the side surface facing the groove H of the Si layer 5 is exposed in the subsequent step of FIG.

次に、例えば希ＨＦ溶液を用いて支持体６０をエッチングしてＳｉＮ膜５７の表面を露出させ、さらに、例えば熱リン酸溶液を用いてＳｉＮ膜５７をエッチングする。このようして、図１３（ａ）及び（ｂ）に示すように、Ｓｉ層５上のＳｉＯ2膜５５や、Ｓｉ層５の側面のＳｉＯ2膜３を露出させる。次に、例えば希ＨＦ溶液を用いてＳｉＯ2膜３、５５をエッチングする。これにより、図１４（ａ）及び（ｂ）に示すように、Ｓｉ層５の溝Ｈに面した側面と、その上面とを露出させる。 Next, the support 60 is etched using, for example, a diluted HF solution to expose the surface of the SiN film 57, and further, the SiN film 57 is etched using, for example, a hot phosphoric acid solution. In this way, as shown in FIGS. 13A and 13B, the SiO 2 film 55 on the Si layer 5 and the SiO 2 film 3 on the side surface of the Si layer 5 are exposed. Next, the SiO 2 films 3 and 55 are etched using, for example, a diluted HF solution. Thereby, as shown in FIGS. 14A and 14B, the side surface of the Si layer 5 facing the groove H and the upper surface thereof are exposed.

次に、図１５（ａ）及び（ｂ）に示すように、少なくともＳｉ層５の溝Ｈに面した側面を覆うように、トンネルゲート絶縁膜１１を形成する。ここで、トンネルゲート絶縁膜１１としてＳｉＯ2膜を使用する場合には、例えばＳｉの熱酸化またはＣＶＤによりＳｉＯ2膜を形成する。また、トンネルゲート絶縁膜１１として、バンドギャップ（即ち、価電子帯と伝導帯とのエネルギー差）がＳｉＯ2よりも小さく、Ｓｉとの障壁エネルギーが小さい膜を使用する場合には、例えばＣＶＤやＡＬＤ法により、Ｓｉ3Ｎ4膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＺｒＯ2膜、ＨｆＯ膜、Ｙ2Ｏ3膜、ＺｒＳｉＯ2膜などを形成する。 Next, as shown in FIGS. 15A and 15B, the tunnel gate insulating film 11 is formed so as to cover at least the side surface facing the groove H of the Si layer 5. Here, when an SiO 2 film is used as the tunnel gate insulating film 11, the SiO 2 film is formed by, for example, thermal oxidation of Si or CVD. Further, when a film having a band gap (that is, an energy difference between a valence band and a conduction band) smaller than SiO 2 and a small barrier energy with Si is used as the tunnel gate insulating film 11, for example, Si 3 N 4 film, Ta 2 O 5 film, BaTiO 3 film, ZrO 2 film, HfO film, Y 2 O 3 film, ZrSiO 2 film, etc. are formed by ALD.

次に、図１６（ａ）及び（ｂ）に示すように、トンネルゲート絶縁膜１１を覆うようにＳｉ基板１上の全面に導電膜７３を形成する。導電膜７３には、例えばＰｏｌｙ−Ｓｉのような半導体膜、金属膜を使用することができるが、ここでは導電膜７３として例えばＰｏｌｙ−Ｓｉを使用するものとする。Ｐｏｌｙ−Ｓｉの形成は、例えばＣＶＤにより行う。   Next, as shown in FIGS. 16A and 16B, a conductive film 73 is formed on the entire surface of the Si substrate 1 so as to cover the tunnel gate insulating film 11. For the conductive film 73, for example, a semiconductor film such as Poly-Si or a metal film can be used. Here, for example, Poly-Si is used as the conductive film 73. Poly-Si is formed by CVD, for example.

次に、異方性のドライエッチングを利用して、導電膜７３をエッチバックする。これにより、図１７（ａ）及び（ｂ）に示すように、Ｓｉ層５の溝Ｈに面した側面だけに導電膜を残し、それ以外の領域からは導電膜を取り除く。このＳｉ層５の溝Ｈに面した側面に残された導電膜が、フローティング・ゲート１３となる。フローティング・ゲート１３を形成した後は、Ｓｉ基板１に例えば希ＨＦ溶液を用いた洗浄処理を施す。この洗浄工程では、フローティング・ゲート１３の表面や、Ｓｉ層５上面のトンネルゲート絶縁膜１１表面をそれぞれ洗浄する。なお、この洗浄処理工程では、図２１（ａ）に示すように、Ｓｉ層５上面のトンネルゲート絶縁膜１１を完全に取り除いて、Ｓｉ層５の上面を露出させても良い。   Next, the conductive film 73 is etched back using anisotropic dry etching. Thus, as shown in FIGS. 17A and 17B, the conductive film is left only on the side surface of the Si layer 5 facing the groove H, and the conductive film is removed from the other regions. The conductive film left on the side surface of the Si layer 5 facing the groove H becomes the floating gate 13. After the floating gate 13 is formed, the Si substrate 1 is subjected to a cleaning process using, for example, a diluted HF solution. In this cleaning step, the surface of the floating gate 13 and the surface of the tunnel gate insulating film 11 on the upper surface of the Si layer 5 are cleaned. In this cleaning process, as shown in FIG. 21A, the tunnel gate insulating film 11 on the upper surface of the Si layer 5 may be completely removed to expose the upper surface of the Si layer 5.

次に、図１８（ａ）及び（ｂ）に示すように、Ｓｉ層５側面にゲート絶縁膜１５を形成する。ゲート絶縁膜１５の形成方法は、例えば熱酸化やＨＴＯ（即ち、６００〜９００℃程度の高温における熱ＣＶＤ）である。例えば、フローティング・ゲート１３がポリシリコンの場合は、熱酸化によってその表面にＳｉＯ2膜が形成される。なお、このゲート絶縁膜１５の形成工程において、図２１（ａ）に示したようにＳｉ層５の上面が露出している場合には、図２１（ｂ）に示すように、Ｓｉ層５上面にゲート絶縁膜１５が直接形成される。 Next, as shown in FIGS. 18A and 18B, a gate insulating film 15 is formed on the side surface of the Si layer 5. The formation method of the gate insulating film 15 is, for example, thermal oxidation or HTO (that is, thermal CVD at a high temperature of about 600 to 900 ° C.). For example, when the floating gate 13 is polysilicon, a SiO 2 film is formed on the surface by thermal oxidation. In the step of forming the gate insulating film 15, when the upper surface of the Si layer 5 is exposed as shown in FIG. 21A, the upper surface of the Si layer 5 is exposed as shown in FIG. Then, the gate insulating film 15 is directly formed.

次に、図１８（ａ）及び（ｂ）に示すように、ゲート絶縁膜１５を覆うようにＳｉ基板１上の全面に導電膜７５を形成する。ここで、導電膜７５には、例えばリン（Ｐ）またはボロン（Ｂ）等の導電性不純物を添加したＰｏｌｙ−Ｓｉを使用する。次に、図１９（ａ）及び（ｂ）に示すように、コントロール・ゲート１７の形成領域を覆い、それ以外の領域を露出するレジストパターン７７を導電膜上に形成する。そして、このレジストパターン７７をマスクに導電膜をドライエッチングして、コントロール・ゲート１７を形成する。   Next, as shown in FIGS. 18A and 18B, a conductive film 75 is formed on the entire surface of the Si substrate 1 so as to cover the gate insulating film 15. Here, for the conductive film 75, for example, Poly-Si to which conductive impurities such as phosphorus (P) or boron (B) are added is used. Next, as shown in FIGS. 19A and 19B, a resist pattern 77 is formed on the conductive film, covering the formation region of the control gate 17 and exposing the other regions. Then, the control gate 17 is formed by dry etching the conductive film using the resist pattern 77 as a mask.

次に、図２０（ａ）及び（ｂ）に示すように、レジストパターン７７及びコントロール・ゲート１７をマスクに、リン、またはヒ素等のＮ型不純物をＳｉ基板１に向けてイオン注入する。ここで、イオン注入のＲｐ（プロジェクトレンジ）をＳｉ層５に合わせることで、Ｓｉ層５にＮ型不純物を集中的に導入することができ、Ｓｉ層５にＮＭＯＳ２０のソース・ドレイン（Ｎ＋）を形成することができる。その後、コントロール・ゲート１７上からレジストパターン７７を取り除く。これにより、図１（ａ）〜（ｃ）に示した半導体装置１００が完成する。
なお、図３〜図２０で説明したような方法で、図２２、２３に示したようなＤｉＮＯＲ回路２００や、図２４、２５に示したＮＡＮＤ回路３００を形成することも可能である。その場合は、ＤｉＮＯＲ回路２００の素子分離領域２２０や、ＮＡＮＤ回路３００の素子分離領域３２０に、それぞれ支持体穴ｈや溝Ｈを選択的に配置すれば良い。 Next, as shown in FIGS. 20A and 20B, an N-type impurity such as phosphorus or arsenic is ion-implanted toward the Si substrate 1 using the resist pattern 77 and the control gate 17 as a mask. Here, by matching the ion implantation Rp (project range) with the Si layer 5, N-type impurities can be intensively introduced into the Si layer 5, and the source / drain (N +) of the NMOS 20 can be introduced into the Si layer 5. Can be formed. Thereafter, the resist pattern 77 is removed from the control gate 17. Thereby, the semiconductor device 100 shown in FIGS. 1A to 1C is completed.
It is also possible to form the DiNOR circuit 200 as shown in FIGS. 22 and 23 and the NAND circuit 300 as shown in FIGS. 24 and 25 by the method described with reference to FIGS. In that case, the support hole h and the groove H may be selectively disposed in the element isolation region 220 of the DiNOR circuit 200 and the element isolation region 320 of the NAND circuit 300, respectively.

以上説明したように、本発明の実施の形態によれば、Ｓｉ層５の側面に配置された（フローティング・ゲートを有する）コントロール・ゲート１７だけではなく、Ｓｉ層５の上面に配置された（フローティング・ゲートが無い）コントロール・ゲート１７により、ＮＭＯＳ２０のオン／オフを制御する。従って、コントロール・ゲート１７によるチャネルの制御性が向上し、読み出し時における、ＭＯＳＦＥＴ駆動の低電圧化・高速化が可能になる。このため、本発明では、低電圧駆動ロジック回路と不揮発性メモリを混載したＬＳＩにおいても、ロジック回路部と同等の低電圧駆動が可能になり、クロストークノイズによる信頼性劣化が回避でき、消費電力を低減できる。   As described above, according to the embodiment of the present invention, not only the control gate 17 (having the floating gate) disposed on the side surface of the Si layer 5 but also the upper surface of the Si layer 5 ( The on / off state of the NMOS 20 is controlled by the control gate 17 (there is no floating gate). Therefore, the controllability of the channel by the control gate 17 is improved, and it becomes possible to reduce the voltage and increase the speed of driving the MOSFET during reading. For this reason, in the present invention, even in an LSI in which a low voltage drive logic circuit and a nonvolatile memory are mixedly mounted, low voltage drive equivalent to that of the logic circuit section is possible, reliability deterioration due to crosstalk noise can be avoided, and power consumption Can be reduced.

この実施の形態では、Ｓｉ基板１が本発明の「基板」または「半導体基板」に対応し、絶縁膜３が本発明の「絶縁膜」に対応し、Ｓｉ層５が本発明の「半導体層」または「第２半導体層」に対応している。また、トンネルゲート絶縁膜１１及びゲート絶縁膜１５が本発明の「ゲート絶縁膜」に対応し、フローティング・ゲート１３が本発明の「電荷蓄積層」に対応している。さらに、ＳｉＧｅ層５１が本発明の「第１半導体層」に対応し、支持体穴ｈが本発明の「第１溝」に対応し、溝Ｈが本発明の「第２溝」に対応し、空洞部６１が本発明の「空洞部」に対応している。   In this embodiment, the Si substrate 1 corresponds to the “substrate” or “semiconductor substrate” of the present invention, the insulating film 3 corresponds to the “insulating film” of the present invention, and the Si layer 5 corresponds to the “semiconductor layer” of the present invention. Or “second semiconductor layer”. The tunnel gate insulating film 11 and the gate insulating film 15 correspond to the “gate insulating film” of the present invention, and the floating gate 13 corresponds to the “charge storage layer” of the present invention. Further, the SiGe layer 51 corresponds to the “first semiconductor layer” of the present invention, the support hole h corresponds to the “first groove” of the present invention, and the groove H corresponds to the “second groove” of the present invention. The cavity 61 corresponds to the “cavity” of the present invention.

なお、本発明では、図１（ａ）〜（ｃ）において、Ｓｉ層５上面のゲート絶縁膜は、Ｓｉ層５側面のトンネルゲート絶縁膜１１よりも厚く形成されていることが好ましい。例えば、図２１（ａ）及び（ｂ）に示したように、Ｓｉ層５の上面にゲート絶縁膜１５を直接形成する場合には、トンネルゲート絶縁膜１１よりもゲート絶縁膜１５の方を厚く形成することが好ましい。このような構成であれば、フローティング・ゲート１３に電子（または、ホール）を注入する際に、Ｓｉ層５上面のゲート絶縁膜１５よりもＳｉ層５側面のトンネルゲート絶縁膜１１の方が電子に対する電位障壁が小さくなるため、データの書き込み、消去時にトンネルゲート絶縁膜１１を通してキャリアをフローティング・ゲート１３へ移動させることが容易となる。   In the present invention, in FIGS. 1A to 1C, the gate insulating film on the upper surface of the Si layer 5 is preferably formed thicker than the tunnel gate insulating film 11 on the side surface of the Si layer 5. For example, as shown in FIGS. 21A and 21B, when the gate insulating film 15 is directly formed on the upper surface of the Si layer 5, the gate insulating film 15 is thicker than the tunnel gate insulating film 11. It is preferable to form. With such a configuration, when electrons (or holes) are injected into the floating gate 13, the tunnel gate insulating film 11 on the side of the Si layer 5 has more electrons than the gate insulating film 15 on the upper surface of the Si layer 5. Therefore, it becomes easy to move carriers to the floating gate 13 through the tunnel gate insulating film 11 when writing or erasing data.

また、本発明では、図１（ａ）〜（ｃ）において、Ｓｉとの接触により生じる障壁エネルギーに関して、Ｓｉ層５側面のトンネルゲート絶縁膜１１は、Ｓｉ層５の上面を覆うゲート絶縁膜よりも障壁エネルギーが小さい材料膜で構成されていることが好ましい。例えば、ゲート絶縁膜１５にＳｉＯ2膜が使用されている場合、トンネルゲート絶縁膜１１にはＳｉ3Ｎ4膜、Ｔａ2Ｏ5膜、ＢａＴｉＯ3膜、ＺｒＯ2膜、ＨｆＯ膜、Ｙ2Ｏ3膜、ＺｒＳｉＯ2膜等が使用されていることが好ましい。このような構成であれば、ゲート絶縁膜１５よりもトンネルゲート絶縁膜１１の方が電子に対する電位障壁が小さくなるため、データの書き込み、消去時にトンネルゲート絶縁膜１１を通してキャリアをフローティング・ゲート１３へ移動させることが容易となる。 Further, in the present invention, in FIGS. 1A to 1C, the tunnel gate insulating film 11 on the side surface of the Si layer 5 is more than the gate insulating film covering the upper surface of the Si layer 5 with respect to the barrier energy generated by contact with Si. However, it is preferable that the film is made of a material film having a low barrier energy. For example, when a SiO 2 film is used for the gate insulating film 15, the tunnel gate insulating film 11 is a Si 3 N 4 film, a Ta 2 O 5 film, a BaTiO 3 film, a ZrO 2 film, a HfO film, or a Y 2 O film. Three films, ZrSiO 2 films, etc. are preferably used. In such a configuration, the tunnel gate insulating film 11 has a lower potential barrier against electrons than the gate insulating film 15, so that carriers are transferred to the floating gate 13 through the tunnel gate insulating film 11 when writing or erasing data. It is easy to move.

さらに、本発明では、図１（ａ）〜（ｃ）において、フローティング・ゲート１３を、絶縁膜からなる電荷トラップ膜で置き換えても良い。即ち、本発明の「電荷蓄積層」は、Ｐｏｌｙ−Ｓｉなどの半導体膜や、金属膜に限定されるものではなく、例えばＳｉ3Ｎ4膜などの絶縁膜や、イントリンジックＰｏｌｙ−Ｓｉのような高抵抗半導体であっても良い。このような構成であっても、電荷トラップ膜に電子を供給してＮＭＯＳ２０の閾値電圧を変化させることができる。 Further, in the present invention, in FIGS. 1A to 1C, the floating gate 13 may be replaced with a charge trap film made of an insulating film. That is, the “charge storage layer” of the present invention is not limited to a semiconductor film such as Poly-Si or a metal film. For example, an insulating film such as a Si 3 N 4 film or an intrinsic Poly-Si film is used. Such a high resistance semiconductor may be used. Even with such a configuration, the threshold voltage of the NMOS 20 can be changed by supplying electrons to the charge trapping film.

実施の形態に係る半導体装置１００の構成例を示す図。FIG. 6 illustrates a configuration example of a semiconductor device 100 according to an embodiment. Ｓｉ層５の大きさの一例を示す拡大断面図。FIG. 3 is an enlarged cross-sectional view showing an example of the size of a Si layer 5. 半導体装置１００の製造方法を示す図（その１）。FIG. 6 is a diagram illustrating a method for manufacturing the semiconductor device 100 (part 1); 半導体装置１００の製造方法を示す図（その２）。FIG. 2 is a diagram illustrating a method for manufacturing the semiconductor device 100 (No. 2). 半導体装置１００の製造方法を示す図（その３）。FIG. 3 is a diagram illustrating a method for manufacturing the semiconductor device 100 (No. 3). 半導体装置１００の製造方法を示す図（その４）。FIG. 4 is a diagram illustrating a method for manufacturing the semiconductor device 100 (part 4); 半導体装置１００の製造方法を示す図（その５）。FIG. 5 is a diagram illustrating a method for manufacturing the semiconductor device 100 (part 5); 半導体装置１００の製造方法を示す図（その６）。FIG. 6 illustrates a method for manufacturing the semiconductor device 100 (No. 6). 半導体装置１００の製造方法を示す図（その７）。FIG. 7 shows a method for manufacturing the semiconductor device 100 (No. 7). 半導体装置１００の製造方法を示す図（その８）。FIG. 8 shows a method for manufacturing the semiconductor device 100 (No. 8). 半導体装置１００の製造方法を示す図（その９）。FIG. 9 shows a method for manufacturing the semiconductor device 100 (No. 9). 半導体装置１００の製造方法を示す図（その１０）。FIG. 10 is a view showing a method for manufacturing the semiconductor device 100 (No. 10). 半導体装置１００の製造方法を示す図（その１１）。FIG. 11 illustrates a method for manufacturing the semiconductor device 100 (No. 11). 半導体装置１００の製造方法を示す図（その１２）。FIG. 12 shows a method for manufacturing the semiconductor device 100 (No. 12). 半導体装置１００の製造方法を示す図（その１３）。FIG. 13 shows a method for manufacturing the semiconductor device 100 (No. 13). 半導体装置１００の製造方法を示す図（その１４）。FIG. 14 is a view showing a method for manufacturing the semiconductor device 100 (No. 14); 半導体装置１００の製造方法を示す図（その１５）。FIG. 15 is a view showing a method for manufacturing the semiconductor device 100 (No. 15). 半導体装置１００の製造方法を示す図（その１６）。FIG. 16 is a view showing the method for manufacturing the semiconductor device 100 (No. 16). 半導体装置１００の製造方法を示す図（その１７）。FIG. 17 is a diagram (No. 17) illustrating a method for manufacturing the semiconductor device 100; 半導体装置１００の製造方法を示す図（その１８）。FIG. 18 is a view showing the method for manufacturing the semiconductor device 100 (No. 18). 半導体装置１００の他の構成例を示す図。FIG. 10 is a diagram illustrating another configuration example of the semiconductor device 100. 実施の形態に係るＤｉＮＯＲ回路２００の構成例を示す平面図。The top view which shows the structural example of the DiNOR circuit 200 which concerns on embodiment. ＤｉＮＯＲ回路２００の構成例を示す回路図。FIG. 2 is a circuit diagram showing a configuration example of a DiNOR circuit 200. 実施の形態に係るＮＡＮＤ回路３００の構成例を示す平面図。FIG. 3 is a plan view illustrating a configuration example of a NAND circuit 300 according to an embodiment. ＮＡＮＤ回路３００の構成例を示す回路図。FIG. 3 is a circuit diagram showing a configuration example of a NAND circuit 300.

符号の説明Explanation of symbols

１ Ｓｉ基板、３ 絶縁膜、５ Ｓｉ層、１１ トンネルゲート絶縁膜、１３ フローティング・ゲート、１５ ゲート絶縁膜（例えば、ＳｉＯ2膜）、１７ コントロール・ゲート、２０ ＰＭＯＳ、３０ ＮＭＯＳ、３０ａ ＮＭＯＳのうちのＳｉ層５上面に形成された部分（即ち、メモリ機能を持たない通常のＮＭＯＳ）、５１、５３ ＳｉＧｅ層、５５、６５ ＳｉＯ2膜、５７、６９ ＳｉＮ膜、５９ 支持体膜、６０ 支持体、６１、６３ 空洞部、７０ サイドウォール、７３、７５ 導電膜、７７ レジストパターン、１００ 不揮発性メモリ、２００ ＤｉＮＯＲ回路、２０１、３０１ ワード線、２０３、３０３ ビット線、２１１、２１５、３１１、３１５ コンタクト電極、２２０、３３０ 素子分離領域、３００ ＮＡＮＤ回路、Ｈ 溝、ｈ 支持体穴 1 Si substrate, 3 insulating film, 5 Si layer, 11 tunnel gate insulating film, 13 floating gate, 15 gate insulating film (for example, SiO 2 film), 17 control gate, 20 PMOS, 30 NMOS, 30a NMOS Portions formed on the upper surface of the Si layer 5 (that is, normal NMOS having no memory function), 51, 53 SiGe layer, 55, 65 SiO 2 film, 57, 69 SiN film, 59 support film, 60 support , 61, 63 cavity, 70 sidewall, 73, 75 conductive film, 77 resist pattern, 100 non-volatile memory, 200 DiNOR circuit, 201, 301 word line, 203, 303 bit line, 211, 215, 311, 315 contact Electrode, 220, 330 Element isolation region, 300 NAND circuit, H groove, h Support hole

Claims (4)

半導体基板上に第１半導体層と第２半導体層とを順次積層する工程と、Sequentially stacking a first semiconductor layer and a second semiconductor layer on a semiconductor substrate;
前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第２半導体層と前記第１半導体層とを貫く第１溝を形成する工程と、Partially etching the second semiconductor layer and the first semiconductor layer to form a first groove penetrating the second semiconductor layer and the first semiconductor layer;
前記第１半導体層と前記第２半導体層とを支持する支持体を前記第１溝内に形成する工程と、Forming a support in the first groove to support the first semiconductor layer and the second semiconductor layer;
前記支持体を形成した後で、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、前記第１半導体層の側面を露出させる第２溝を形成する工程と、After forming the support, partially etching the second semiconductor layer and the first semiconductor layer to form a second groove exposing a side surface of the first semiconductor layer;
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、Etching the first semiconductor layer through the second groove under an etching condition in which the first semiconductor layer is more easily etched than the second semiconductor layer, thereby allowing the semiconductor substrate, the second semiconductor layer, Forming a cavity between
前記空洞部内に絶縁膜を形成する工程と、Forming an insulating film in the cavity,
前記絶縁膜の形成後に、前記第２半導体層の前記第２溝に面した側面と、前記第２半導体層の上面とにゲート絶縁膜を形成する工程と、Forming a gate insulating film on a side surface of the second semiconductor layer facing the second groove and an upper surface of the second semiconductor layer after forming the insulating film;
前記ゲート絶縁膜中に埋め込まれるように電荷蓄積層を形成する工程と、Forming a charge storage layer so as to be embedded in the gate insulating film;
前記ゲート絶縁膜を介して前記電荷蓄積層を覆うように、前記第２半導体層の一方の前記側面から前記上面を通って他方の前記側面にかけてコントロール・ゲートを形成する工程と、を含み、Forming a control gate from one side surface of the second semiconductor layer through the upper surface to the other side surface so as to cover the charge storage layer via the gate insulating film,
前記電荷蓄積層を形成する工程では、当該電荷蓄積層を前記第２半導体層の前記側面に配置すると共に、当該第２半導体層の上面には配置しないことを特徴とする半導体装置の製造方法。In the step of forming the charge storage layer, the charge storage layer is disposed on the side surface of the second semiconductor layer and is not disposed on the upper surface of the second semiconductor layer. 前記第２半導体層のうちのチャネル領域となる部分について、当該部分の断面視での形状を矩形で、その幅を６０ｎｍ以下にすることを特徴とする請求項１に記載の半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein a portion of the second semiconductor layer which becomes a channel region has a rectangular shape in cross-sectional view and a width of 60 nm or less. . 前記第２半導体層のうちのチャネル領域となる部分について、当該部分の厚さを６０ｎｍ以下にすることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 1, wherein a thickness of the portion of the second semiconductor layer that becomes a channel region is 60 nm or less. 4. 前記ゲート絶縁膜は、The gate insulating film is
前記電荷蓄積層と前記第２半導体層の前記側面との間に形成される第１の部分と、A first portion formed between the charge storage layer and the side surface of the second semiconductor layer;
前記第２半導体層の前記上面に形成される第２の部分と、を有し、A second portion formed on the upper surface of the second semiconductor layer,
前記第２半導体層との接触により生じる障壁エネルギーに関して、Regarding barrier energy generated by contact with the second semiconductor layer,
前記第１の部分には、前記第２の部分と比べて前記障壁エネルギーが小さい膜を用いることを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein a film having a lower barrier energy than that of the second part is used for the first part. 5.
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