JP4752302B2

JP4752302B2 - Scan driver

Info

Publication number: JP4752302B2
Application number: JP2005094874A
Authority: JP
Inventors: 克彦両澤; 郁博山口
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2005-03-29
Filing date: 2005-03-29
Publication date: 2011-08-17
Anticipated expiration: 2025-03-29
Also published as: JP2006276409A

Description

本発明は、印加されるクロック信号に応じて順次出力信号を出力する縦続接続された複数の段からなるシフトレジスタの駆動制御方法等に関する。 The present invention relates to a drive control method for a shift register composed of a plurality of cascaded stages that sequentially output an output signal in accordance with an applied clock signal.

アクティブマトリクス方式の液晶表示装置では、液晶表示パネル上に複数の走査ラインと複数の信号ラインとがそれぞれ直交して配設され、各交点近傍に表示画素が形成されている。各表示画素は、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を介して信号ライン及び走査ラインに接続された画素電極と共通電極との間に液晶が充填された液晶容量を有する。 In an active matrix liquid crystal display device, a plurality of scanning lines and a plurality of signal lines are arranged orthogonally on a liquid crystal display panel, and display pixels are formed in the vicinity of each intersection. Each display pixel has a liquid crystal capacitance in which a liquid crystal is filled between a common electrode and a pixel electrode connected to a signal line and a scanning line via a TFT (Thin Film Transistor).

このような液晶表示装置では、走査ドライバ（ゲートドライバ）によって各走査ラインに走査信号（ゲートパルス）が順次印加されて選択状態（高電位状態）となると、対応する表示画素のＴＦＴがオン状態となる。そして、信号ドライバによって各信号ラインに印加された表示信号電圧がＴＦＴを介して画素電極に印加されることにより、この表示信号電圧と共通電極に印加されている共通電圧（コモン電圧）Ｖｃｏｍとの電位差が対応する液晶容量に印加（充電）され、液晶分子の配向状態が制御されることで、所望の画像が表示パネルに表示される。 In such a liquid crystal display device, when a scanning signal (gate pulse) is sequentially applied to each scanning line by a scanning driver (gate driver) to be in a selected state (high potential state), the TFT of the corresponding display pixel is turned on. Become. Then, the display signal voltage applied to each signal line by the signal driver is applied to the pixel electrode through the TFT, whereby the display signal voltage and the common voltage (common voltage) Vcom applied to the common electrode are reduced. A desired image is displayed on the display panel by applying (charging) the potential difference to the corresponding liquid crystal capacitor and controlling the alignment state of the liquid crystal molecules.

ここで、走査ドライバには、各走査ラインを順に選択状態とするための走査信号を出力するシフトレジスタが備えられている。シフトレジスタは、トランジスタによって構成される複数段のシフト回路が縦続接続されて構成されている。各段のシフト回路に所定周期のパルス信号であるクロック信号を入力することにより、該クロック信号の周期に応じて各シフト回路から順次出力信号が走査信号として出力され、対応する走査ラインに印加される（例えば、特許文献１参照）。
特開２００２−１９７８８５号公報 Here, the scan driver is provided with a shift register that outputs a scan signal for sequentially selecting each scan line. The shift register is configured by cascading a plurality of stages of shift circuits composed of transistors. By inputting a clock signal, which is a pulse signal having a predetermined cycle, to each shift circuit, an output signal is sequentially output as a scanning signal from each shift circuit in accordance with the cycle of the clock signal, and applied to the corresponding scanning line. (For example, see Patent Document 1).
JP 2002-197885 A

また近年では、上述したシフト回路を構成するトランジスタとしてアモルファスシリコンＴＦＴ（Thin Film Transistor：薄膜トランジスタ）（以下、「ａ−ＳｉＴＦＴ」という）を用いることが検討されている。しかしながら、このａ−ＳｉＴＦＴは、そのオン電流特性が使用温度や動作経過時間によって大きく変動する特性劣化が生じ易い。具体的には、低温動作時には常温動作時と比較してオン電流が減少し、また、長時間動作後には、動作開始直後（初期）と比較して閾値がプラス方向にシフトし、その結果オン電流が減少する。このため、ａ−ＳｉＴＦＴを用いたシフトレジスタを液晶表示装置の走査ドライバとして用いた場合、次の問題が発生する。 In recent years, it has been studied to use an amorphous silicon TFT (Thin Film Transistor) (hereinafter referred to as “a-Si TFT”) as a transistor constituting the shift circuit. However, the a-Si TFT is prone to characteristic deterioration in which the on-current characteristics fluctuate greatly depending on the operating temperature and the operation elapsed time. Specifically, the on-current decreases at low temperature operation compared to normal temperature operation, and after a long time operation, the threshold value shifts in the positive direction compared to immediately after the start of operation (initial). The current decreases. For this reason, when a shift register using an a-Si TFT is used as a scan driver of a liquid crystal display device, the following problem occurs.

図１１は、液晶表示パネルにおける各信号の波形図である。図中上から順に、走査ドライバから各走査ラインに出力される走査信号（ゲートパルス）Ｖｇ、表示画素の液晶容量に印加される電圧Ｖｌｃ、の信号波形を示している。但し、同図（ａ）は、常温且つ動作開始直後（初期状態）での特性を示し、同図（ｂ）は、低温動作時或いは長時間動作後の特性を示す。尚、液晶容量の電極間に直流を印加し続けることを防止するため、信号ドライバから出力される表示信号電圧及び共通電圧Ｖｃｏｍは１フレーム期間Ｔ毎に極性反転されているものとする。 FIG. 11 is a waveform diagram of each signal in the liquid crystal display panel. The signal waveforms of the scanning signal (gate pulse) Vg output from the scanning driver to each scanning line and the voltage Vlc applied to the liquid crystal capacitance of the display pixel are shown in order from the top in the figure. However, (a) in the figure shows the characteristics at normal temperature and immediately after the start of operation (initial state), and (b) shows the characteristics at the time of low temperature operation or after long time operation. It is assumed that the polarity of the display signal voltage and the common voltage Vcom output from the signal driver is inverted every frame period T in order to prevent a direct current from being continuously applied between the electrodes of the liquid crystal capacitor.

同図に示すように、走査信号ＶｇがＨｉｇｈレベルに変化すると、ＴＦＴがオン状態となることにより、液晶容量には、表示信号電圧と共通電圧Ｖｃｏｍとの電位差が印加される。その後、走査信号ＶｇがＬｏｗレベルに変化すると、トランジスタがオフ状態となり、液晶容量の電位は保持され続けるが、このとき、走査信号ＶｇがＨｉｇｈレベルからＬｏｗレベルに変化する瞬間の電位変化がＴＦＴのゲート・ドレイン間の寄生容量を介して画素電極の電位が低下する方向に作用するため、液晶容量に印加される電圧Ｖｌｃは、所謂フィールドスルー電圧ΔＶだけ低下する。 As shown in the figure, when the scanning signal Vg changes to the high level, the TFT is turned on, and a potential difference between the display signal voltage and the common voltage Vcom is applied to the liquid crystal capacitor. After that, when the scanning signal Vg changes to the low level, the transistor is turned off, and the potential of the liquid crystal capacitance continues to be held. At this time, the potential change at the moment when the scanning signal Vg changes from the high level to the low level The voltage Vlc applied to the liquid crystal capacitor is lowered by a so-called field-through voltage ΔV because the potential of the pixel electrode is lowered through the parasitic capacitance between the gate and the drain.

このフィールドスルー電圧ΔＶによって電圧Ｖｌｃの波形が正負非対称波形となる。このため、従来では、例えば共通電圧Ｖｃｏｍを、このフィールドスルー電圧ΔＶ分の低下に対応した、液晶容量に印加される正負電圧がほぼ等しくなるような最適な共通電圧Ｖｃｏｍに設定しておくことで、表示パネルにおけるフリッカー（ちらつき）や焼き付き等を防ぐようにしていた、 The waveform of the voltage Vlc becomes a positive / negative asymmetric waveform by the field through voltage ΔV. For this reason, conventionally, for example, the common voltage Vcom is set to an optimum common voltage Vcom corresponding to the decrease of the field-through voltage ΔV so that the positive and negative voltages applied to the liquid crystal capacitors are substantially equal. , To prevent flicker and burn-in on the display panel,

ところで、ａ−ＳｉＴＦＴを用いたシフトレジスタを走査ドライバとして用いた場合、シフトレジスタから出力される操作信号Ｖｇは、常温且つ動作開始直後（初期状態）においては、同図（ａ）に示すような波形となる。しかし、低温動作時或いは長時間動作後には、上述したａ−ＳｉＴＦＴのオン電流特性の劣化により、同図（ｂ）に示すように、同図（ａ）と比較して、立ち上がり及び立ち下がりが鈍った波形となる。 By the way, when a shift register using an a-Si TFT is used as a scanning driver, the operation signal Vg output from the shift register is as shown in FIG. It becomes a waveform. However, during low-temperature operation or after long-time operation, the rise and fall of the a-Si TFT described above are caused by the deterioration of the on-current characteristics as shown in FIG. The waveform becomes dull.

ここで、フィールドスルー電圧の大きさは、走査信号ＶｇがＨｉｇｈレベルからＬｏｗレベルへ変化する際（立ち下がり）の電位変化の程度に応じて変化する。即ち、走査信号の立ち下がりが急峻である程、フィールドスルー電圧は大きくなり、立ち下がりが緩やかである程、小さくなる。従って、低温動作時或いは長時間動作時には、走査信号Ｖｇが、立ち下がりが鈍った波形となるためにフィールドスルー電圧が初期状態での値（ΔＶ）より小さい値（ΔＶ´）になる。しかるに、この状態でも共通電圧Ｖｃｏｍを一定（初期状態）のままにしていた場合、共通電圧Ｖｃｏｍが最適な値からずれてしまうことになり、このためにフリッカーや焼き付きが生じるという問題があった。言い換えれば、動作温度や動作時間といった要素によりフィールドスルー電圧ΔＶが変動し、これによって最適な共通電圧Ｖｃｏｍが変動してしまうという問題があった。 Here, the magnitude of the field through voltage changes according to the degree of potential change when the scanning signal Vg changes from the High level to the Low level (falling). That is, the steep falling edge of the scanning signal increases the field-through voltage, and the slower the falling edge, the smaller the scanning signal. Accordingly, during a low temperature operation or a long time operation, the scanning signal Vg has a waveform in which the falling edge is dull, so that the field through voltage becomes a value (ΔV ′) smaller than the value (ΔV) in the initial state. However, even in this state, if the common voltage Vcom is kept constant (initial state), the common voltage Vcom is deviated from an optimum value, which causes a problem that flicker and burn-in occur. In other words, there is a problem that the field-through voltage ΔV varies depending on factors such as the operating temperature and the operating time, which causes the optimal common voltage Vcom to vary.

上記事情に鑑み、本発明は、ａ−ＳｉＴＦＴを用いてシフトレジスタを構成し、これを液晶表示装置の走査ドライバに適用した場合に、動作温度や動作時間によるフィールドスルー電圧ΔＶの変動を抑制して、フリッカーや焼き付き等の発生を抑制することを目的としている。 In view of the above circumstances, the present invention suppresses fluctuations in the field-through voltage ΔV due to operating temperature and operating time when a shift register is configured using an a-Si TFT and applied to a scan driver of a liquid crystal display device. The purpose is to suppress the occurrence of flicker, burn-in, and the like.

上記課題を解決するために、請求項１に記載の発明は、縦続接続された複数の段からなるシフトレジスタを備え、複数の走査ライン及び複数の信号ラインの各交点近傍に表示画素がマトリクス状に配列された表示パネルの前記各走査ラインに、前記シフトレジスタから順次出力される出力信号を走査信号として出力する走査ドライバであって、前記シフトレジスタの各段は、前記出力信号を出力する出力端子を有する出力部を備え、
前記出力部は、少なくとも、一端にクロック信号が印加され他端が前記出力端子に接続される第１の電流路を有する第１の薄膜トランジスタを有し、該第１の薄膜トランジスタは、前段からの前記出力信号が入力された場合にオン動作して、前記クロック信号に対応した信号を前記出力端子に前記出力信号として出力し、
前記クロック信号は、パルスの立ち下がり部分が傾斜形状を有して立ち下がるパルス信号であり、互いに位相が半周期ずれた第１及び第２のクロック信号を有し、前記第１及び第２のクロック信号が前記シフトレジスタの各段に交互に印加され、前記第１及び第２のクロック信号の立ち下がりの開始時点から終了時点までの立ち下がり時間は、前記第１の薄膜トランジスタの初期状態でのオン抵抗と前記走査ラインの寄生容量との積からなる時定数の２０倍以上の時間であり、前記第１及び第２のクロック信号の一方の立ち下がり期間と他方の立ち上がり期間とが重複しないタイミングとなる時間に設定されていることを特徴とする。 In order to solve the above problems, the invention described in claim 1 includes a shift register having a plurality of cascaded stages, and display pixels are arranged in a matrix in the vicinity of the intersections of the plurality of scanning lines and the plurality of signal lines. A scanning driver for outputting, as a scanning signal, an output signal sequentially output from the shift register to each scanning line of the display panel arranged in the display panel, wherein each stage of the shift register outputs the output signal. An output unit having a terminal;
The output unit, at least, has a first thin film transistor that having a first current path other end clock signal is applied to one end is connected to said output terminal, said first thin film transistor, the front the oN operation when the output signal is input, and outputs a signal corresponding to said clock signal as said output signal to said output terminal of,
Said clock signal, Ri falling pulse signal der falling portion of the pulse has an inclined shape, having first and second clock signals whose phases are shifted from each other by half a cycle, the first and second Are alternately applied to each stage of the shift register, and the fall time from the start to the end of the fall of the first and second clock signals is the initial state of the first thin film transistor. The time constant is equal to or more than 20 times the time constant formed by the product of the on-resistance and the parasitic capacitance of the scan line, and one falling period and the other rising period of the first and second clock signals do not overlap. It characterized that you have been set to the time the timing.

請求項２に記載の発明は、請求項１に記載の走査ドライバにおいて、前記出力部は、一端が前記出力端子に接続され他端が所定の一定電位に設定される第２の電流路を有する第２の薄膜トランジスタを有し、前記第２の薄膜トランジスタは、次段からの前記出力信号が入力された場合にオン動作して、前記出力信号の信号レベルを低下させることを特徴とする。 According to a second aspect of the invention, the scan driver according to claim 1, wherein the output unit includes a second current path having one end and the other end connected to said output terminal is set to a predetermined constant potential A second thin film transistor is included, and the second thin film transistor is turned on when the output signal from the next stage is input, and reduces the signal level of the output signal.

請求項３に記載の発明は、請求項１又は２に記載の走査ドライバにおいて、前記第１及び第２のクロック信号は、立ち上がり部分が傾斜形状を有していないパルス信号であることを特徴とする。 According to a third aspect of the present invention, in the scan driver according to the first or second aspect , the first and second clock signals are pulse signals whose rising portions do not have an inclined shape. To do.

請求項４に記載の発明は、請求項１乃至３の何れかに記載の走査ドライバにおいて、前記薄膜トランジスタはアモルファスシリコン薄膜トランジスタであることを特徴とする。 According to a fourth aspect of the present invention, in the scan driver according to any one of the first to third aspects, the thin film transistor is an amorphous silicon thin film transistor.

本発明によれば、縦続接続された複数の段からなるシフトレジスタを備え、複数の走査ライン及び複数の信号ラインの各交点近傍に表示画素がマトリクス状に配列された表示パネルの各走査ラインに、シフトレジスタから順次出力される出力信号を走査信号として出力する走査ドライバにおいて、シフトレジスタの各段の出力信号を出力する出力部が、一端にクロック信号が印加され他端が出力端子に接続される電流路を有する薄膜トランジスタを有し、前段からの出力信号が入力された場合に薄膜トランジスタがオン動作して、クロック信号に対応した信号を出力信号として出力端子に出力し、パルスの立ち下がり部分が、出力部の薄膜トランジスタの初期状態でのオン抵抗と走査ラインの寄生容量との積からなる時定数の２０倍以上の立ち下がり時間を有して立ち下がる、傾斜形状のパルス信号をクロック信号として印加して駆動することにより、出力部の薄膜トランジスタの特性が動作温度や使用時間によって劣化した場合であっても、各段からの出力信号の立ち下がり部分の特性が動作温度や使用時間によって殆ど変化しないようにすることができる。従って、表示パネルの走査ドライバに適用した場合に、低温動作時や長時間動作後であっても立ち下がり部分の特性が殆ど変化しない走査信号を走査ラインに出力することができるので、表示パネルにおけるフィールドスルー電圧ΔＶの変動を抑えることができて、フリッカーや焼き付き等の発生を抑制することができる。 According to the present invention, each scan line of a display panel is provided with a shift register composed of a plurality of stages connected in cascade, and display pixels arranged in a matrix in the vicinity of the intersections of the plurality of scan lines and the plurality of signal lines. In the scanning driver that outputs the output signal sequentially output from the shift register as the scanning signal, the output unit that outputs the output signal of each stage of the shift register has the clock signal applied to one end and the other end connected to the output terminal. When the output signal from the previous stage is input, the thin film transistor is turned on, and a signal corresponding to the clock signal is output to the output terminal as the output signal. , the output of the on-resistance in the initial state of the thin film transistor and the scanning line of the parasitic capacitance and more than 20 times the time constant composed of the product of the standing It falls a fall time, by driving the pulse signal of the inclined shape is applied as a clock signal, even when the characteristics of the thin film transistor of the output unit is degraded by the operating temperature and operating time, each stage Therefore, the characteristics of the falling part of the output signal from can hardly be changed depending on the operating temperature and use time. Therefore, when applied to a scan driver of a display panel, a scan signal in which the characteristics of the falling portion hardly change even at a low temperature operation or after a long time operation can be output to the scan line. Variations in the field through voltage ΔV can be suppressed, and the occurrence of flicker, burn-in, and the like can be suppressed.

以下、図面を参照して本発明に好適な実施形態を説明する。尚、以下では、本発明を、液晶表示装置の走査ドライバに適用した場合を説明するが、本発明の適用可能な実施形態がこれに限定されるものではない。 Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings. In the following, a case where the present invention is applied to a scan driver of a liquid crystal display device will be described. However, embodiments to which the present invention can be applied are not limited thereto.

［液晶表示装置］
先ず、本発明に係る走査ドライバを適用可能な液晶表示装置について、簡単に説明する。
図１は、本発明に係る走査ドライバを適用した液晶表示装置の全体構成例を示す概略ブロック図であり、図２は、本実施形態における液晶表示装置の要部構成図である。
図１に示すように、本実施形態に係る液晶表示装置１００は、概略、行方向に配設された複数の走査ラインと列方向に配設された複数のデータラインとの各交点近傍に複数の表示画素が２次元配列された液晶表示パネル１０と、各データラインに表示データに基づく表示信号電圧を印加するための信号ドライバ２０と、各走査ラインに所定のタイミングで走査信号を順次印加する走査ドライバ３０と、信号ドライバ２０及び走査ドライバ３０の動作状態を制御するためのクロック信号等の複数の制御信号（垂直制御信号、水平制御信号）を生成して出力するシステムコントローラ４０と、液晶表示装置１００の外部から入力される映像信号に基づいて、信号ドライバ２０に供給する表示データを生成するとともに、システムコントローラ４０に供給する水平同期信号、垂直同期信号等のタイミング信号を生成する表示信号生成回路５０と、全表示画素に共通に設けられた共通電極に対して、所定の電圧極性を有するコモン信号電圧を印加するコモン電圧駆動アンプ（図示を省略）と、を備えた構成を有している。
ここで、走査ドライバ３０は、各走査ラインに接続され、システムコントローラ４０から出力される垂直制御信号に基づいて、各行の走査ラインに走査信号を順次印加して、当該行の表示画素群を選択状態に設定する。
また、信号ドライバ２０は。各データラインに接続され、システムコントローラ４０から出力される水平制御信号に基づいて、表示データを１行単位で取り込んで保持し、上記走査ドライバ３０により選択状態に設定された行の表示画素群に対して、保持した表示データに対応する表示信号電圧を、各データラインを介して一括して供給する。これにより、各表示画素において、上記表示信号電圧が取り込まれ、画素容量及び補助容量に印加、充電されて表示データの書き込み動作が行われる。 [Liquid Crystal Display]
First, a liquid crystal display device to which the scan driver according to the present invention can be applied will be briefly described.
FIG. 1 is a schematic block diagram showing an example of the overall configuration of a liquid crystal display device to which a scanning driver according to the present invention is applied, and FIG. 2 is a block diagram of the main part of the liquid crystal display device in the present embodiment.
As shown in FIG. 1, the liquid crystal display device 100 according to the present embodiment is roughly arranged in the vicinity of intersections between a plurality of scanning lines arranged in the row direction and a plurality of data lines arranged in the column direction. A liquid crystal display panel 10 in which display pixels are two-dimensionally arranged, a signal driver 20 for applying a display signal voltage based on display data to each data line, and a scanning signal are sequentially applied to each scanning line at a predetermined timing. A scanning driver 30; a system controller 40 that generates and outputs a plurality of control signals (vertical control signals, horizontal control signals) such as clock signals for controlling the operation state of the signal driver 20 and the scanning driver 30; and a liquid crystal display Display data to be supplied to the signal driver 20 is generated based on a video signal input from the outside of the apparatus 100, and the system controller 40. A common signal voltage having a predetermined voltage polarity is applied to a display signal generation circuit 50 that generates timing signals such as a horizontal synchronization signal and a vertical synchronization signal to be supplied, and a common electrode provided in common to all display pixels. And a common voltage driving amplifier (not shown).
Here, the scan driver 30 is connected to each scan line and, based on the vertical control signal output from the system controller 40, sequentially applies the scan signal to the scan line of each row to select the display pixel group of that row. Set to state.
Also, the signal driver 20 is. Based on the horizontal control signal output from the system controller 40 connected to each data line, the display data is fetched and held in units of one row, and is stored in the display pixel group in the row set to the selected state by the scan driver 30. On the other hand, a display signal voltage corresponding to the held display data is supplied in a lump through each data line. Thereby, in each display pixel, the display signal voltage is taken in, applied to the pixel capacitor and the auxiliary capacitor, and charged, and display data is written.

図２に示すように、液晶表示パネル１０には、列方向に、信号ドライバ２０に接続された複数の信号ラインＬｄが配設されているとともに、行方向に、各信号ラインＬｄと直交するよう、走査ドライバ３０に接続された複数の走査ライン（ゲートライン）Ｌｇが配設されている。 As shown in FIG. 2, the liquid crystal display panel 10 is provided with a plurality of signal lines Ld connected to the signal driver 20 in the column direction and orthogonal to each signal line Ld in the row direction. A plurality of scanning lines (gate lines) Lg connected to the scanning driver 30 are provided.

また、走査ラインＬｇと信号ラインＬｄとの各交点近傍には、アクティブ素子である薄膜トランジスタＴＦＴと、画素電極−対向電極間に液晶が充填されて成る画素容量（液晶容量）Ｃｌｃと、画素容量Ｃｌｃと並列に設けられ、画素容量Ｃｌｃに印加された信号電圧を保持する補助容量Ｃｓとから構成される表示画素が形成されている。 Near each intersection of the scanning line Lg and the signal line Ld, a thin film transistor TFT as an active element, a pixel capacitance (liquid crystal capacitance) Clc in which liquid crystal is filled between the pixel electrode and the counter electrode, and a pixel capacitance Clc. Are formed in parallel with the auxiliary capacitor Cs for holding the signal voltage applied to the pixel capacitor Clc.

そして、走査ドライバ３０によって各走査ラインＬｇに走査信号（ゲートパルス）が順次印加されて高電位状態となると、対応する各表示画素の薄膜トランジスタＴＦＴがオン動作する。そして、信号ドライバ２０から信号ラインＬｄに印加された表示信号電圧が薄膜トランジスタＴＦＴを介して各画素電極に印加されることにより、表示信号電圧と共通電極に印加されたコモン信号電圧Ｖｃｏｍとの電位差が各表示画素の画素容量Ｃｌｃに充電されて、該電位差に応じて各表示画素における液晶分子の配向状態が制御される。これにより、所望の画像が液晶表示パネル１０に表示される。 When a scanning signal (gate pulse) is sequentially applied to each scanning line Lg by the scanning driver 30 to be in a high potential state, the thin film transistor TFT of each corresponding display pixel is turned on. Then, the display signal voltage applied to the signal line Ld from the signal driver 20 is applied to each pixel electrode via the thin film transistor TFT, so that the potential difference between the display signal voltage and the common signal voltage Vcom applied to the common electrode is increased. The pixel capacitance Clc of each display pixel is charged, and the alignment state of the liquid crystal molecules in each display pixel is controlled according to the potential difference. As a result, a desired image is displayed on the liquid crystal display panel 10.

［シフトレジスタ］
図３は、走査ドライバ３０を構成するシフトレジスタの回路構成図である。同図によれば、シフトレジスタは、走査ラインＬｇの本数ｎに等しい、縦続接続されたｎ段のシフト回路ＲＳ（１）〜ＲＳ（ｎ）によって構成される。各シフト回路ＲＳは、入力端子ＩＮと、出力端子ＯＵＴと、クロック端子ＣＫと、リセット端子（制御端子）ＲＳＴとを有する。 [Shift register]
FIG. 3 is a circuit configuration diagram of the shift register that constitutes the scan driver 30. According to the figure, the shift register is constituted by n stages of shift circuits RS (1) to RS (n) connected in cascade, which is equal to the number n of scanning lines Lg. Each shift circuit RS has an input terminal IN, an output terminal OUT, a clock terminal CK, and a reset terminal (control terminal) RST.

初段のシフト回路ＲＳ（１）の入力端子ＩＮには、システムコントローラ４０から、垂直制御信号として開始信号ｓｔａｒｔが入力される。シフト回路ＲＳ（２）〜ＲＳ（ｎ）の入力端子ＩＮには、前段のシフト回路ＲＳ（１）〜ＲＳ（ｎ−１）の出力端子ＯＵＴから出力される出力信号ｏｕｔ１〜ｏｕｔｎ−１が入力される。そして、各シフト回路ＲＳの出力端子ＯＵＴから出力される出力信号ｏｕｔ１〜ｏｕｔｎ−１は、走査信号として対応する走査ラインＬｇに出力される。 A start signal start is input as a vertical control signal from the system controller 40 to the input terminal IN of the first-stage shift circuit RS (1). Output signals out1 to outn-1 output from the output terminals OUT of the preceding shift circuits RS (1) to RS (n-1) are input to the input terminals IN of the shift circuits RS (2) to RS (n). Is done. The output signals out1 to outn-1 output from the output terminal OUT of each shift circuit RS are output to the corresponding scanning line Lg as scanning signals.

また、シフト回路ＲＳ（１）〜ＲＳ（ｎ）のクロック端子ＣＫには、システムコントローラ４０から、垂直制御信号として所定周期のパルス信号であるクロック信号ｃｋ１，ｃｋ２が入力される。即ち、奇数段目のシフト回路ＲＳのクロック端子ＣＫにはクロック信号ｃｋ１が入力され、偶数段目のシフト回路ＲＳには、クロック信号ｃｋ１の位相が半周期ずれた信号であるクロック信号ｃｋ２が入力される。 Further, clock signals ck1 and ck2 that are pulse signals having a predetermined cycle are input from the system controller 40 to the clock terminals CK of the shift circuits RS (1) to RS (n) as vertical control signals. That is, the clock signal ck1 is input to the clock terminal CK of the odd-numbered shift circuit RS, and the clock signal ck2, which is a signal whose phase of the clock signal ck1 is shifted by a half cycle, is input to the even-numbered shift circuit RS. Is done.

更に、最終段のシフト回路（ｎ）を除くシフト回路ＲＳ（１）〜ＲＳ（ｎ−１）のリセット端子ＲＳＴには、次段のシフト回路ＲＳ（２）〜ＲＳ（ｎ）の出力端子ＯＵＴから出力される出力信号ｏｕｔ２〜ｏｕｔｎが入力される。最終段のシフト回路（ｎ）のリセット端子ＲＳＴには、外部回路から信号Ｓｉｇが入力される。 Further, the reset terminals RST of the shift circuits RS (1) to RS (n−1) excluding the shift circuit (n) at the final stage are connected to the output terminals OUT of the shift circuits RS (2) to RS (n) at the next stage. The output signals out2-outn output from are input. The signal Sig is input from an external circuit to the reset terminal RST of the final-stage shift circuit (n).

そして、シフトレジスタは、開始信号ｓｔａｒｔが入力されると、クロック信号ｃｋ１，ｃｋ２の周期に応じたタイミングで、初段のシフト回路ＲＳ（１）から順に、各シフト回路ＲＳから出力信号ｏｕｔを出力する。 When the start signal start is input, the shift register outputs the output signal out from each shift circuit RS in order from the first-stage shift circuit RS (1) at a timing corresponding to the cycle of the clock signals ck1 and ck2. .

［シフト回路］
図４は、シフト回路ＲＳの一実施例を示す回路図である。同図では、ｋ段目のシフト回路ＲＳ（ｋ）について示しているが、他のシフト回路ＲＳについても同様である。同図に示すように、シフト回路ＲＳ（ｋ）は、８つのＴＦＴ１１〜１８を備えて構成される。これらのＴＦＴ１１〜１８は、何れも、ａ−ＳｉＴＦＴ（アモルファスシリコンＴＦＴ）で構成される。 [Shift circuit]
FIG. 4 is a circuit diagram showing an embodiment of the shift circuit RS. In the figure, the k-th shift circuit RS (k) is shown, but the same applies to other shift circuits RS. As shown in the figure, the shift circuit RS (k) includes eight TFTs 11 to 18. Each of these TFTs 11 to 18 is composed of an a-Si TFT (amorphous silicon TFT).

ＴＦＴ１１のゲート端子は入力端子ＩＮに接続されて前段のシフト回路ＲＳ（ｋ−１）からの出力信号ｏｕｔｋ−１が印加され、ドレイン端子は一定の高電位電源Ｖｄｄに接続され、ソース端子はノード（接続点）Ａに接続されている。ＴＦＴ１２のゲート端子はリセット端子ＲＳＴに接続されて次段のシフト回路ＲＳ（ｋ＋１）からの出力信号ｏｕｔｋ＋１が印加され、ドレイン端子はノードＡに接続され、ソース端子は一定の低電位電源Ｖｓｓに接続されている。 The gate terminal of the TFT 11 is connected to the input terminal IN, the output signal outk-1 from the preceding shift circuit RS (k-1) is applied, the drain terminal is connected to a constant high potential power supply Vdd, and the source terminal is a node. (Connection point) Connected to A. The gate terminal of the TFT 12 is connected to the reset terminal RST, the output signal outk + 1 from the next shift circuit RS (k + 1) is applied, the drain terminal is connected to the node A, and the source terminal is connected to the constant low potential power supply Vss. Has been.

ＴＦＴ１３のゲート端子は入力端子ＩＮに接続されて前段のシフト回路ＲＳ（ｋ−１）からの出力信号ｏｕｔｋ−１が印加され、ドレイン端子はノードＢに接続され、ソース端子は低電位電源Ｖｓｓに接続されている。ＴＦＴ１４のゲート端子はノードＢに接続され、ドレイン端子はノードＡに接続され、ソース端子は低電位電源Ｖｓｓに接続されている。ＴＦＴ１６のゲート端子及びドレイン端子は高電位電源Ｖｄｄに接続され、ソース端子はノードＢに接続されている。 The gate terminal of the TFT 13 is connected to the input terminal IN, the output signal outk-1 from the preceding shift circuit RS (k-1) is applied, the drain terminal is connected to the node B, and the source terminal is connected to the low potential power supply Vss. It is connected. The gate terminal of the TFT 14 is connected to the node B, the drain terminal is connected to the node A, and the source terminal is connected to the low potential power supply Vss. The gate terminal and drain terminal of the TFT 16 are connected to the high potential power supply Vdd, and the source terminal is connected to the node B.

ＴＦＴ１５のゲート端子はノードＡに接続され、ドレイン端子はノードＢに接続され、ソース端子は低電位電源Ｖｓｓに接続されている。ＴＦＴ１７のゲート端子はノードＡに接続され、ドレイン端子はクロック端子ＣＫに接続されてクロック信号ｃｋが入力され、ソース端子は出力端子ＯＵＴに接続されている。ＴＦＴ１８のゲート端子はノードＢに接続され、ドレイン端子は出力端子ＯＵＴに接続され、ソース端子は低電位電源Ｖｓｓに接続されている。 The gate terminal of the TFT 15 is connected to the node A, the drain terminal is connected to the node B, and the source terminal is connected to the low potential power supply Vss. The gate terminal of the TFT 17 is connected to the node A, the drain terminal is connected to the clock terminal CK, the clock signal ck is input, and the source terminal is connected to the output terminal OUT. The gate terminal of the TFT 18 is connected to the node B, the drain terminal is connected to the output terminal OUT, and the source terminal is connected to the low potential power supply Vss.

このようなシフト回路ＲＳ（ｋ）において、入力端子ＩＮに、前段のシフト回路ＲＳ（ｋ−１）から所定レベル以上の出力信号ｏｕｔｋ−１が入力されると、ＴＦＴ１１がオン動作してノードＡの電位が上昇するとともに、ＴＦＴ１３がオン動作してノードＢの電位が低下する。ノードＡの電位が所定レベルまで上昇すると、ＴＦＴ１６がオン動作してノードＢの電位が更に低下するとともに、ＴＦＴ１７がオン動作する。そして、ノードＢの電位が所定レベルまで低下すると、ＴＦＴ１４及びＴＦＴ１８がオフ状態となる。従って、クロック端子ＣＫに入力されているクロック信号ｃｋに応じた電圧レベルの信号が、出力信号ｏｕｔとして出力端子ＯＵＴから出力される。 In such a shift circuit RS (k), when an output signal outk-1 of a predetermined level or more is input to the input terminal IN from the previous shift circuit RS (k-1), the TFT 11 is turned on and the node A Increases, and the TFT 13 is turned on to decrease the potential of the node B. When the potential of the node A rises to a predetermined level, the TFT 16 is turned on, the potential of the node B is further lowered, and the TFT 17 is turned on. Then, when the potential of the node B is lowered to a predetermined level, the TFTs 14 and 18 are turned off. Accordingly, a signal having a voltage level corresponding to the clock signal ck input to the clock terminal CK is output from the output terminal OUT as the output signal out.

次いで、リセット端子ＲＳＴに、次段のシフト回路ＲＳ（ｋ＋１）から所定レベル以上の出力信号ｏｕｔｋ＋１が入力されると、ＴＦＴ１２がオン動作し、ノードＡの電位が低下する。ノードＡの電位が所定レベルまで低下すると、ＴＦＴ１５がオフ状態となってノードＢの電位が上昇するとともに、ＴＦＴ１７がオフ状態となる。ノードＢの電位が所定レベルまで上昇すると、ＴＦＴ１４がオン動作してノードＡの電位が低下するとともに、ＴＦＴ１８がオン動作する。そして、ノードＡの電位が所定電圧まで低下すると、ＴＦＴ１７がオフ状態となる。従って、出力端子ＯＵＴから出力される出力信号ｏｕｔの電位が低下する。 Next, when the output signal outk + 1 having a predetermined level or higher is input to the reset terminal RST from the next-stage shift circuit RS (k + 1), the TFT 12 is turned on, and the potential of the node A is decreased. When the potential of the node A is lowered to a predetermined level, the TFT 15 is turned off, the potential of the node B is increased, and the TFT 17 is turned off. When the potential of the node B rises to a predetermined level, the TFT 14 is turned on, the potential of the node A is lowered, and the TFT 18 is turned on. Then, when the potential of the node A is lowered to a predetermined voltage, the TFT 17 is turned off. Accordingly, the potential of the output signal out output from the output terminal OUT decreases.

次いで、本発明の特徴とする駆動制御方法について、従来の駆動制御方法と比較して説明する。
［従来のクロック信号］
各シフト回路ＲＳに入力されるクロック信号ｃｋとして、従来では、図５に示すような波形の信号が入力されていた。図５は、シフトレジスタにおける各信号波形を示す図である。図中上から順に、従来のクロック信号ｃｋ１，ｃｋ２、開始信号ｓｔａｒｔ、出力信号ｏｕｔ１，ｏｕｔ２，・・・，ｏｕｔｎ、のそれぞれの信号波形を示している。但し、常温且つ動作開始直後（初期状態）の波形であるとする。 Next, a drive control method that is a feature of the present invention will be described in comparison with a conventional drive control method.
[Conventional clock signal]
Conventionally, a signal having a waveform as shown in FIG. 5 has been input as the clock signal ck input to each shift circuit RS. FIG. 5 is a diagram showing signal waveforms in the shift register. The signal waveforms of the conventional clock signals ck1 and ck2, the start signal start, and the output signals out1, out2,..., Outn are shown in order from the top in the figure. However, it is assumed that the waveform is normal temperature and immediately after the start of operation (initial state).

同図に示すように、従来のクロック信号ｃｋ１，ｃｋ２は、ともに矩形波のパルス信号である。また、その位相が互いに半周期ずれており、半周期毎に交互にＨｉｇｈレベルとなるように設定されている。 As shown in the figure, the conventional clock signals ck1 and ck2 are both rectangular wave pulse signals. Further, the phases are shifted from each other by a half cycle, and are set to alternately become a high level every half cycle.

そして、開始信号ｓｔａｒｔが初段のシフト回路ＲＳ（１）に入力されると、各シフト回路ＲＳから、順次、クロック信号ｃｋのパルス幅にほぼ等しいパルスが出力信号ｏｕｔとして出力される。即ち、先ず、開始信号がＨｉｇｈレベルに変化した後、最初にクロック信号ｃｋ１がＨｉｇｈレベルに変化するタイミングで、シフト回路ＲＳ（１）から出力信号ｏｕｔ１が出力される。次いで、この出力信号ｏｕｔ１がＨｉｇｈレベルに変化した後、最初にクロック信号ｃｋ２がＨｉｇｈレベルに変化するタイミングで、シフト回路ＲＳ（２）から出力信号ｏｕｔ２が出力される。このように、クロック信号ｃｋ１，ｃｋ２に同期して、順次、シフト回路ＲＳから１パルス分のパルス信号が出力信号ｏｕｔとして出力される。 When the start signal start is input to the first-stage shift circuit RS (1), pulses that are approximately equal to the pulse width of the clock signal ck are sequentially output from each shift circuit RS as the output signal out. That is, first, after the start signal changes to the high level, the output signal out1 is output from the shift circuit RS (1) at the timing when the clock signal ck1 first changes to the high level. Next, after the output signal out1 changes to the high level, the output signal out2 is output from the shift circuit RS (2) at the timing when the clock signal ck2 first changes to the high level. Thus, in synchronization with the clock signals ck1 and ck2, a pulse signal for one pulse is sequentially output from the shift circuit RS as the output signal out.

このように、常温且つ動作開始直後では、出力信号ｏｕｔはほぼ矩形波のパルス信号となる。しかし、低温動作時或いは長時間動作後では、出力信号ｏｕｔは図６に示す波形の信号となる。 As described above, the output signal out becomes a substantially rectangular wave pulse signal at room temperature and immediately after the start of the operation. However, the output signal out becomes a signal having a waveform shown in FIG.

図６は、低温動作時或いは長時間動作後でのシフトレジスタにおける各信号波形を示す図である。図中上から順に、従来のクロック信号ｃｋ１，ｃｋ２、開始信号ｓｔａｒｔ、出力信号ｏｕｔ１，ｏｕｔ２，・・・，ｏｕｔｎ、のそれぞれの信号波形を示している。また、出力信号ｏｕｔ１，ｏｕｔ２，・・・、ｏｕｔｎ、の信号波形に重ねて示している点線は、上述した常温且つ動作開始直後での出力信号波形を示している。 FIG. 6 is a diagram showing signal waveforms in the shift register during low temperature operation or after long time operation. The signal waveforms of the conventional clock signals ck1 and ck2, the start signal start, and the output signals out1, out2,..., Outn are shown in order from the top in the figure. In addition, the dotted lines that are superimposed on the signal waveforms of the output signals out1, out2,..., Outn indicate the output signal waveforms at room temperature and immediately after the start of operation.

同図に示すように、低温動作時或いは長時間動作後では、出力信号ｏｕｔは立ち上がり部分及び立ち下がり部分が鈍った波形となっている。上述したように、シフト回路ＲＳでは、入力端子ＩＮへの入力信号がＨｉｇｈレベルに変化すると、ＴＦＴ１１、次いでＴＦＴ１７がオン動作し、クロック端子ＣＫに入力されているクロック信号ｃｋがＴＦＴ１７を介して出力端子ＯＵＴから出力信号ｏｕｔとして出力される。そして、リセット端子ＲＳＴへの入力信号がＨｉｇｈレベルに変化すると、順に、ＴＦＴ１２がオン動作し、ＴＦＴ１６がオフ動作し、次いでＴＦＴ１８がオン動作して、出力端子ＯＵＴから出力される出力信号ｏｕｔのレベルがＴＦＴ１８を介して低下する。このとき、ＴＦＴ１７，１８を構成するａ−ＳｉＴＦＴのオン電流特性の劣化により、クロック信号ｃｋの立ち上がり部分／立ち下がり部分でのレベル変化に対して出力信号ｏｕｔの立ち上がり部分／立ち下がり部分のレベル変化が遅れる。このため、出力信号ｏｕｔが立ち上がり部分／立ち下がり部分で鈍った信号波形となる。 As shown in the figure, during a low temperature operation or after a long time operation, the output signal out has a waveform in which the rising and falling portions are blunt. As described above, in the shift circuit RS, when the input signal to the input terminal IN changes to High level, the TFT 11 and then the TFT 17 are turned on, and the clock signal ck input to the clock terminal CK is output via the TFT 17. An output signal out is output from the terminal OUT. When the input signal to the reset terminal RST changes to the high level, the TFT 12 is turned on in turn, the TFT 16 is turned off, and then the TFT 18 is turned on, so that the level of the output signal out output from the output terminal OUT is increased. Decreases through the TFT 18. At this time, due to the deterioration of the on-current characteristics of the a-Si TFTs constituting the TFTs 17 and 18, the level change at the rising / falling portion of the output signal out with respect to the level change at the rising / falling portion of the clock signal ck. Is delayed. For this reason, the output signal out has a signal waveform that is dull at the rising / falling portions.

このように、シフトレジスタの出力信号ｏｕｔ、即ち走査ラインＬｇに出力される走査信号の立ち下がり部分が鈍った波形となると、上述のようにフィールドスルー電圧ΔＶが減少し、液晶表示パネル１０においてフリッカーや焼き付きが生じる原因となる。 As described above, when the output signal out of the shift register, that is, the falling portion of the scanning signal output to the scanning line Lg has a dull waveform, the field through voltage ΔV decreases as described above, and the flicker occurs in the liquid crystal display panel 10. Or cause seizure.

［本実施形態のクロック信号］
そこで、本実施形態では、クロック信号ｃｋとして図７に示す波形の信号を各シフト回路ＲＳに入力する。図７は、本実施形態におけるシフトレジスタの各信号波形図である。図中上から順に、本実施形態のクロック信号ｃｋ１，ｃｋ２、開始信号ｓｔａｒｔ、のそれぞれの信号波形を示している。 [Clock signal of this embodiment]
Therefore, in this embodiment, a signal having the waveform shown in FIG. 7 is input to each shift circuit RS as the clock signal ck. FIG. 7 is a signal waveform diagram of the shift register in the present embodiment. The signal waveforms of the clock signals ck1 and ck2 and the start signal start of this embodiment are shown in order from the top in the figure.

同図に示すように、本実施形態のクロック信号ｃｋ１，ｃｋ２は、所定周期のパルス信号であるとともに、位相が互いに半周期ずれている。また、本実施形態の特徴として、クロック信号ｃｋ１，ｃｋ２の波形が、各パルスの立ち下がり部分が所定の立ち下がり時間Ｔ_Ａを有してＨｉｇｈレベルからＬｏｗレベルに変化するパルス信号となっている。即ち、パルス信号の立ち下がり部分が“傾斜形状”をなしている。更に、クロック信号ｃｋ１，ｃｋ２は、一方のクロック信号の立ち下がりが終了した後、所定の時間Ｔ_Ｂをおいて、他方のクロック信号のパルスが立ち上がるようなタイミングに設定されている As shown in the figure, the clock signals ck1 and ck2 of the present embodiment are pulse signals having a predetermined period, and the phases are shifted from each other by a half period. Further, as a feature of the present embodiment, the waveform of the clock signal ck1, ck2 has become a pulse signal that changes from High level to Low level falling edge of each pulse has a predetermined fall time T _A . That is, the falling part of the pulse signal has an “inclined shape”. Further, the clock signal ck1, ck2, after the fall of one of the clock signals is terminated, after a predetermined time T _B, is set to a timing that the leading edge of a pulse of the other clock signal

この“傾斜”の程度、即ち立ち下がりの開始時点から終了時点までの時間（立ち下がり時間）Ｔ_Ａは、シフト回路ＲＳの出力部における回路の時定数、即ち出力トランジスタであるＴＦＴ１７，１８のオン抵抗値と出力端子ＯＵＴに接続される走査ラインＬｇの容量（ゲートライン容量）との積より長い時間で、出力トランジスタのオン抵抗値の変化が、出力信号ｏｕｔの立ち下がりに影響を与えない程度の時間に設定されている。例えば時定数の１０倍程度に設定される。具体的には、例えばＴＦＴ１７のオン抵抗値が初期状態で１４［ｋΩ］であり、ゲートライン容量が３０［ｐＦ］である場合、ＴＦＴ１７のオン抵抗値は、低温動作時或いは長時間動作後には初期状態の約２倍（２８［ｋΩ］程度）となって、時定数が増加することが分かっている。そこで、クロック信号ｃｋの各パルスの立ち下がりに要する時間Ｔ_Ａを、時定数が増加した場合の１０倍の時間、つまり、８［μｓ］（＝２８［ｋΩ］×３０［ｐＦ］×１０［倍］）、とすることによって、低温動作時或いは長時間動作後でも出力信号ｏｕｔの立ち下がりが殆ど変化しないようにすることができる。 The degree of "slope", i.e., the time from the start of the fall until the end (falling time) T _A is the time constant of the circuit at the output of the shift circuit RS, i.e. the output is a transistor TFT17,18 ON To the extent that a change in the on-resistance value of the output transistor does not affect the fall of the output signal out in a time longer than the product of the resistance value and the capacitance (gate line capacitance) of the scanning line Lg connected to the output terminal OUT Is set to time. For example, it is set to about 10 times the time constant. Specifically, for example, when the on-resistance value of the TFT 17 is 14 [kΩ] in the initial state and the gate line capacitance is 30 [pF], the on-resistance value of the TFT 17 is low during low temperature operation or after long time operation. It is known that the time constant is increased by about twice the initial state (about 28 [kΩ]). Therefore, 10 times the time when the time _{T A} required for the fall of each pulse of the clock signal ck, the time constant is increased, i.e., 8 [μs] (= 28 [kΩ] × 30 [pF] × 10 [ 2)], the falling of the output signal out can be hardly changed even during low temperature operation or after long time operation.

これらのクロック信号ｃｋ１，ｃｋ２は、表示信号生成回路５０から供給されるタイミング信号や液晶表示パネル１０の走査ライン数等に基づいてシステムコントローラ４０で生成され、垂直制御信号としてシフトレジスタの各シフト回路ＲＳに供給される。システムコントローラ４０において、立ち下がり部分を傾斜させたクロック信号ｃｋ１，ｃｋ２を生成する構成は特に限定するものではないが、例えば生成された所定周波数のクロック信号を、所定容量のコンデンサに通す等して、パルスの立ち下がり部分を“傾斜”させたクロック信号ｃｋ１，ｃｋ２を生成して、出力する。
尚、本実施形態においては、図７に示すように、クロック信号ｃｋ１，ｃｋ２の立ち上がり部分は、傾斜形状を有しない、急峻に立ち上がる波形としている。これは、このシフトレジスタを走査ドライバに適用した場合に、各表示画素に対する書き込み率を向上させるためである。即ち、クロック信号をこのような波形とすることにより、出力信号ｏｕｔを比較的急峻に立ち上がる波形とすることができる。この出力信号ｏｕｔは、走査ドライバにおいては走査信号（ゲートパルス）となるため、走査信号をこのような波形とすることで、各画素の薄膜トランジスタＴＦＴがオン状態となっている時間を長くして、書き込み率を向上させることができる。 These clock signals ck1 and ck2 are generated by the system controller 40 based on the timing signal supplied from the display signal generation circuit 50, the number of scanning lines of the liquid crystal display panel 10, and the like, and each shift circuit of the shift register is used as a vertical control signal. Supplied to RS. In the system controller 40, the configuration for generating the clock signals ck1 and ck2 whose slopes are inclined is not particularly limited. For example, the generated clock signal having a predetermined frequency is passed through a capacitor having a predetermined capacity. Then, clock signals ck1 and ck2 are generated and output with the slopes of the falling edges of the pulses “tilted”.
In the present embodiment, as shown in FIG. 7, the rising portions of the clock signals ck1 and ck2 have a waveform that does not have an inclined shape and rises sharply. This is to improve the writing rate for each display pixel when this shift register is applied to a scan driver. That is, by setting the clock signal to such a waveform, the output signal out can be made a waveform that rises relatively steeply. Since this output signal out becomes a scanning signal (gate pulse) in the scanning driver, by setting the scanning signal to such a waveform, the time during which the thin film transistor TFT of each pixel is in the ON state is lengthened. The writing rate can be improved.

そして、図８は、本実施形態における出力信号ｏｕｔの波形図である。同図（ａ）は、常温且つ動作開始直後（初期状態）での波形図であり、同図（ｂ）は、低温動作時、或いは、長時間動作後での波形図である。 FIG. 8 is a waveform diagram of the output signal out in the present embodiment. FIG. 4A is a waveform diagram at normal temperature and immediately after the start of operation (initial state), and FIG. 4B is a waveform diagram at the time of low temperature operation or after long time operation.

同図（ａ）に示すように、常温且つ動作開始直後の出力信号ｏｕｔは、立ち上がり部分においては急峻な変化をしているが、立ち下がり部分においては、一定時間Ｔ_ＣをかけてＨｉｇｈレベルからＬｏｗレベルに変化している。これは、クロック信号ｃｋの各パルスの立ち下がり部分が“傾斜”しているためであり、この出力信号ｏｕｔの“傾斜”の程度は、クロック信号ｃｋの各パルスの立ち下がり部分における“傾斜”の程度にほぼ等しい。即ち、出力信号ｏｕｔの立ち下がりに要する時間Ｔ_Ｃは、クロック信号ｃｋの立ち下がりに要する時間Ｔ_Ａにほぼ等しい。 As shown in FIG. 6 (a), the output signal out immediately after cold and the start of the operation, although the sharp change in the rising portion, in the falling portion, from the High level over a period time T _C It has changed to the Low level. This is because the falling part of each pulse of the clock signal ck is “sloped”, and the degree of “slope” of the output signal out is “slope” in the falling part of each pulse of the clock signal ck. Is approximately equal to That is, the time T _C required for the fall of the output signal out is approximately equal to the time T _A required for the fall of the clock signal ck.

また、同図（ｂ）に示すように、低温動作時、或いは、長時間動作後の出力信号ｏｕｔは、立ち上がり部分が鈍った波形となっている。これは、図６に示した従来のクロック信号ｃｋの場合と同様、シフト回路ＲＳのＴＦＴ１７，１８を構成するａ−ＳｉＴＦＴのオン電流特性の劣化によるものである。 Further, as shown in FIG. 4B, the output signal out during the low temperature operation or after the long time operation has a waveform in which the rising portion is dull. This is due to the deterioration of the on-current characteristics of the a-Si TFTs constituting the TFTs 17 and 18 of the shift circuit RS, as in the case of the conventional clock signal ck shown in FIG.

更に、図８（ｂ）において、出力信号ｏｕｔの立ち下がり部分も鈍っているが、これは、シフト回路ＲＳのＴＦＴ１７，１８を構成するａ−ＳｉＴＦＴのオン電流特性の影響を受けてはいるが、その主な原因は、クロック信号ｃｋの各パルスの立ち下がり部分の“傾斜”によるものである。即ち、クロック信号ｃｋの各パルスの立ち下がり部分の“傾斜”が、シフト回路ＲＳのＴＦＴ１７，１８のオン抵抗値の変化が殆ど影響しない程度に大きい値に設定されているため、このオン抵抗値の変化が生じても、出力信号ｏｕｔの立ち下がり部分の傾斜の程度は殆ど変化しない。尚、立ち下がりの終了部分において、ａ−ＳｉＴＦＴのオン電流特性の劣化による影響が現われている。 Further, in FIG. 8B, the falling portion of the output signal out is also dull, but this is influenced by the on-current characteristics of the a-Si TFTs constituting the TFTs 17 and 18 of the shift circuit RS. The main cause is the “slope” of the falling portion of each pulse of the clock signal ck. That is, since the “slope” of the falling portion of each pulse of the clock signal ck is set to a large value so that the change in the on-resistance value of the TFTs 17 and 18 of the shift circuit RS is hardly affected, this on-resistance value is set. Even if the change occurs, the degree of inclination of the falling portion of the output signal out hardly changes. Note that, at the end of the fall, an influence due to deterioration of the on-current characteristics of the a-Si TFT appears.

つまり、同図（ａ）に示した常温且つ動作開始直後での出力信号ｏｕｔの立ち下がり部分、同図（ｂ）に示した低温動作時、或いは、長時間動作後での出力信号ｏｕｔの立ち下がり部分、それぞれにおける傾斜の程度、即ち立ち下がり特性はほぼ等しい。従って、動作温度の変動や動作時間の経過に対して出力信号ｏｕｔの立ち下がり特性が殆ど変化しないので、フィールドスルー電圧ΔＶが初期状態から殆ど変動しない。このため、共通電圧Ｖｃｏｍを初期状態で最適な値に設定して、そのまま一定としても、液晶表示パネル１０におけるフリッカーや焼き付きの発生を抑制することができる。 In other words, the falling portion of the output signal out at normal temperature and immediately after the start of operation shown in FIG. 10A, the rising edge of the output signal out after the low temperature operation shown in FIG. The degree of inclination in the falling part, that is, the falling characteristics are substantially equal. Accordingly, since the falling characteristic of the output signal out hardly changes with the change of the operating temperature or the operating time, the field through voltage ΔV hardly changes from the initial state. For this reason, even if the common voltage Vcom is set to an optimum value in the initial state and is kept as it is, the occurrence of flicker and image sticking in the liquid crystal display panel 10 can be suppressed.

また、図７の時間Ｔ_Ｂは、図８（ｂ）における出力信号ｏｕｔの立ち下がりの開始時点から終了時点までの時間Ｔ_Ｃが、「Ｔ_Ａ＋Ｔ_Ｂ」以下となるように設定される。つまり、低温動作時、或いは、長時間動作後での出力信号ｏｕｔの立ち下がりに要する時間によって、クロック信号ｃｋのパルス間隔が設定される。そして、このようにクロック信号ｃｋのパルス間隔を設定することで、縦続接続された前後２つのシフト回路ＲＳからの出力信号ｏｕｔが重なってしまうこと、即ち２本の走査ラインＬｇが同時に印加されることが防止される。 The time _{T B} in FIG. 7, the time _{T C} up to the end time from the start of the fall of the output signal out in FIG. 8 (b) is set to be equal to or less than _"T A + _{T B".} That is, the pulse interval of the clock signal ck is set according to the time required for the falling edge of the output signal out during the low temperature operation or after a long time operation. Then, by setting the pulse interval of the clock signal ck in this way, output signals out from the two shift circuits RS connected in cascade are overlapped, that is, two scanning lines Lg are simultaneously applied. It is prevented.

［作用・効果］
以上、本実施形態によれば、走査ドライバ３０を構成するシフトレジスタの各シフト回路ＲＳに、クロック信号ｃｋとして、パルスの立ち下がり部分が所定時間かけて立ち下がる傾斜形状のパルス信号が入力される。このため、各シフト回路ＲＳからの出力信号ｏｕｔが、立ち下がり部分の特性が動作温度や使用時間によって殆ど変化しない信号となる。従って、低温動作時や長時間動作後であっても立ち下がり部分の特性が殆ど変化しない走査信号を走査ラインＬｇに出力することができるので、液晶表示パネル１０におけるフィールドスルー電圧ΔＶの変動を抑えることができ、その結果、フリッカーや焼き付きを防止することができる。 [Action / Effect]
As described above, according to the present embodiment, the pulse signal having an inclined shape in which the falling portion of the pulse falls over the predetermined time is input as the clock signal ck to each shift circuit RS of the shift register constituting the scan driver 30. . For this reason, the output signal out from each shift circuit RS is a signal in which the characteristics of the falling portion hardly change depending on the operating temperature and the use time. Accordingly, a scanning signal whose characteristics of the falling portion hardly change even during a low temperature operation or after a long time operation can be output to the scanning line Lg. As a result, flicker and burn-in can be prevented.

［変形例］
尚、本発明の適用は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更可能なのは勿論である。 [Modification]
The application of the present invention is not limited to the above-described embodiment, and it is needless to say that the application can be appropriately changed without departing from the gist of the present invention.

例えば、図４に示したシフト回路ＲＳを、次のように構成しても良い。図９は、シフト回路の変形例を示す回路図である。同図に示すシフト回路は、図４に示したシフト回路ＲＳにおいて、ＴＦＴ１９を追加した構成である。ＴＦＴ１９は、ゲート端子がリセット端子ＲＳＴに接続されて次段のシフト回路からの出力信号ｏｕｔが入力され、ドレイン端子が高電位電源Ｖｄｄに接続され、ソース端子がノードＢに接続されている。そして、リセット端子ＲＳＴに次段のシフト回路ＲＳから所定レベル以上の出力信号ｏｕｔが入力されると、このＴＦＴ１９がオン動作し、ノードＢの電位を上昇させる。従って、このＴＦＴ１９によりノードＢの電位を迅速に上昇させることができるので、クロック周波数をある程度高くした場合においても、回路動作が不安定になることなく、安定した回路動作を得ることができる。 For example, the shift circuit RS shown in FIG. 4 may be configured as follows. FIG. 9 is a circuit diagram showing a modification of the shift circuit. The shift circuit shown in the figure has a configuration in which a TFT 19 is added to the shift circuit RS shown in FIG. The TFT 19 has a gate terminal connected to the reset terminal RST, the output signal out from the next-stage shift circuit is input, a drain terminal connected to the high potential power supply Vdd, and a source terminal connected to the node B. When an output signal out of a predetermined level or higher is input to the reset terminal RST from the shift circuit RS at the next stage, the TFT 19 is turned on to raise the potential of the node B. Therefore, since the potential of the node B can be quickly raised by the TFT 19, even when the clock frequency is increased to some extent, the circuit operation does not become unstable and a stable circuit operation can be obtained.

また、図１０は、シフト回路の他の変形例を示す回路図である。同図に示すシフト回路は、図４に示したシフト回路ＲＳからＴＦＴ１５を除き、ＴＦＴ１９，ＴＦＴ２１，ＴＦＴ２２，ＴＦＴ２３を追加した構成である。ＴＦＴ２１は、ゲート端子及びドレイン端子が高電位電源Ｖｄｄに接続され、ソース端子がＴＦＴ２３のドレイン端子に接続されている。ＴＦＴ２２は、ゲート端子がＴＦＴ２１のソース端子とＴＦＴ２３のドレイン端子との接続点に接続され、ドレイン端子が高電位電源Ｖｄｄに接続され、ソース端子がノードＢに接続されている。ＴＦＴ２３は、ゲート端子がノードＡに接続され、ドレイン端子がＴＦＴ２１のソース端子に接続され、ソース端子が低電位電源Ｖｓｓに接続されている。この回路においても、図９に示したシフト回路とほぼ同様の回路動作となる。従って、図９に示した回路と同様に、ＴＦＴ１９によりノードＢの電位を迅速に上昇させることができるので、クロック周波数をある程度高くした場合においても、回路動作が不安定になることなく、安定した回路動作を得ることができる。 FIG. 10 is a circuit diagram showing another modification of the shift circuit. The shift circuit shown in the figure has a configuration in which the TFT 15, the TFT 21, the TFT 22, and the TFT 23 are added to the shift circuit RS shown in FIG. The TFT 21 has a gate terminal and a drain terminal connected to the high potential power supply Vdd, and a source terminal connected to the drain terminal of the TFT 23. The TFT 22 has a gate terminal connected to a connection point between the source terminal of the TFT 21 and the drain terminal of the TFT 23, a drain terminal connected to the high potential power supply Vdd, and a source terminal connected to the node B. The TFT 23 has a gate terminal connected to the node A, a drain terminal connected to the source terminal of the TFT 21, and a source terminal connected to the low potential power supply Vss. In this circuit, the circuit operation is almost the same as that of the shift circuit shown in FIG. Accordingly, as in the circuit shown in FIG. 9, the potential of the node B can be quickly raised by the TFT 19, so that even when the clock frequency is increased to some extent, the circuit operation is not unstable and stable. Circuit operation can be obtained.

液晶表示装置の全体構成図。1 is an overall configuration diagram of a liquid crystal display device. 液晶表示装置の要部構成図。FIG. 3 is a main part configuration diagram of a liquid crystal display device. シフトレジスタの回路図。The circuit diagram of a shift register. シフト回路の一実施例を示す回路図。The circuit diagram which shows one Example of a shift circuit. 従来のクロック信号及び出力信号の波形図。FIG. 6 is a waveform diagram of a conventional clock signal and output signal. 従来のクロック信号及び出力信号の波形図。FIG. 6 is a waveform diagram of a conventional clock signal and output signal. 本実施形態におけるクロック信号の波形図。The wave form diagram of the clock signal in this embodiment. 本実施形態における出力信号の波形図。The wave form diagram of the output signal in this embodiment. シフト回路の変形例を示す回路図。The circuit diagram which shows the modification of a shift circuit. シフト回路の変形例を示す回路図。The circuit diagram which shows the modification of a shift circuit. 従来の液晶表示装置における各信号の波形図。The wave form diagram of each signal in the conventional liquid crystal display device.

Explanation of symbols

１０液晶表示パネル
Ｌｇ信号ライン
Ｌｄ走査ライン
２０信号ドライバ
３０走査ドライバ（シフトレジスタ）
ＲＳ（１）〜ＲＳ（ｎ）シフト回路
１１〜２３ＴＦＴ（ａ−ＳｉＴＦＴ）
４０システムコントローラ
ｃｋ１，ｃｋ２クロック信号
ｓｔａｒｔ開始信号
ｏｕｔ１，ｏｕｔ２出力信号 10 Liquid Crystal Display Panel Lg Signal Line Ld Scan Line 20 Signal Driver 30 Scan Driver (Shift Register)
RS (1) to RS (n) Shift circuit 11 to 23 TFT (a-Si TFT)
40 System controller ck1, ck2 clock signal start start signal out1, out2 output signal

Claims

A shift register having a plurality of stages connected in cascade is provided to each scan line of a display panel in which display pixels are arranged in a matrix in the vicinity of each intersection of a plurality of scan lines and a plurality of signal lines. A scan driver for outputting sequentially output signals as scan signals,
Each stage of the shift register includes an output unit having an output terminal for outputting the output signal,
The output unit, at least, has a first thin film transistor that having a first current path other end clock signal is applied to one end is connected to said output terminal, said first thin film transistor, the front the oN operation when the output signal is input, and outputs a signal corresponding to said clock signal as said output signal to said output terminal of,
Said clock signal, Ri falling pulse signal der falling portion of the pulse has an inclined shape, having first and second clock signals whose phases are shifted from each other by half a cycle, the first and second Are alternately applied to each stage of the shift register, and the fall time from the start to the end of the fall of the first and second clock signals is the initial state of the first thin film transistor. The time constant is equal to or more than 20 times the time constant formed by the product of the on-resistance and the parasitic capacitance of the scan line, and one falling period and the other rising period of the first and second clock signals do not overlap. scanning driver characterized that you have been set to the time the timing.

The output unit includes a second thin film transistor having a second current path having one end connected to the output terminal and the other end set to a predetermined constant potential ,
2. The scan driver according to claim 1 , wherein the second thin film transistor is turned on when the output signal from the next stage is input to reduce the signal level of the output signal.

Said first and second clock signal, the scan driver according to claim 1 or 2, characterized in that the rising portion is a pulse signal having no inclined shape.

Scan driver according to any one of claims 1 to 3, wherein the thin film transistor is an amorphous silicon thin film transistor.