JP4718387B2

JP4718387B2 - Frequency comparison circuit, PLL frequency synthesizer test circuit, and test method therefor

Info

Publication number: JP4718387B2
Application number: JP2006204524A
Authority: JP
Inventors: 一志清山
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2006-07-27
Filing date: 2006-07-27
Publication date: 2011-07-06
Anticipated expiration: 2026-07-27
Also published as: JP2008035048A

Description

本発明は、周波数比較回路、ＰＬＬ周波数シンセサイザテスト回路及びそのテスト方法に関するものである。 The present invention relates to a frequency comparison circuit, a PLL frequency synthesizer test circuit, and a test method therefor.

図６は、第１従来例を示す図である。集積化されたＰＬＬ周波数シンセサイザをテストするための方法としては、例えば図６に示すような構成が従来から知られている。なお、図６に示す構成としては、例えば特開２００２−３０００２９号公報が参照される。
図６を参照すると、ＰＬＬ回路２０の入力信号Ｘ１の所定サイクル期間にわたり、アップダウンカウンタ２４で前記出力信号Φのサイクル数を計数した計数結果が、ＰＬＬ回路２０の逓倍数と前記計数期間とで定められる値（逓倍数保持レジスタ２２の値）と一致するか否か比較し、前記計数結果から、前記入力信号Ｘ１の次の前記計数期間にわたり、前記出力信号Φを１サイクル計数する毎に減算していった結果が、零値（“０”値保持レジスタ２１の値）と一致するか否か比較し、両方の結果が共に一致する時、ロック状態であることを示す判定信号が比較回路２３より出力される。 FIG. 6 is a diagram showing a first conventional example. As a method for testing an integrated PLL frequency synthesizer, for example, a configuration as shown in FIG. 6 is conventionally known. For example, Japanese Patent Application Laid-Open No. 2002-300029 is referred to as the configuration shown in FIG.
Referring to FIG. 6, the counting result obtained by counting the number of cycles of the output signal Φ by the up / down counter 24 over the predetermined cycle period of the input signal X1 of the PLL circuit 20 is the multiplication number of the PLL circuit 20 and the counting period. It is compared whether or not it matches a predetermined value (value of multiplication number holding register 22), and is subtracted from the counting result every time the output signal Φ is counted for one cycle over the counting period next to the input signal X1. It is compared whether or not the result is equal to the zero value (the value of the “0” value holding register 21). When both the results match, a determination signal indicating that the lock state is established is a comparison circuit. 23.

一方、図７は、第２従来例を示す図である。少ない素子数で、２系統の入力信号の周波数比較を簡単に行う周波数比較回路としては、例えば、図７に示すような構成が従来から知られている。図８は、図７に示した回路の動作を説明するためのタイミイグ図である。なお、図７に示す構成としては、例えば特公平７−９５０８３号公報が参照される。
図７を参照すると、第１の入力端子Ａと第２の入力端子Ｂにはそれぞれ周波数を比較するための基準入力信号と被比較入力信号が印加される。第１の入力端子Ａに基準入力信号のリーディングエッジ（即ち、パルスの立ち上がり）が到来し、第２の入力端子Ｂに印加される被比較入力信号のレベルが‘１’に移行しないうちに、基準入力信号のリーディングエッジが再び到来する場合は、ＳＲフリップフロップ３０がセットされ端子Ｇは‘１’のレベルとなる（図８の実線）。また、図８の破線で示すように、基準入力信号のリーディングエッジが到来して、さらに次のリーディングエッジが到来するまでの間に被比較入力信号のリーディングエッジが到来する場合は、ＳＲフリップフロップ３０がセットされることはなく、端子Ｇは‘０’のレベルとなる。
特開２００２−３０００２９号公報特公平７−９５０８３号公報 On the other hand, FIG. 7 is a diagram showing a second conventional example. For example, a configuration as shown in FIG. 7 is conventionally known as a frequency comparison circuit that easily compares the frequencies of two input signals with a small number of elements. FIG. 8 is a timing diagram for explaining the operation of the circuit shown in FIG. For example, Japanese Patent Publication No. 7-95083 is referred to as the configuration shown in FIG.
Referring to FIG. 7, a reference input signal and a compared input signal for comparing frequencies are applied to the first input terminal A and the second input terminal B, respectively. Before the leading edge of the reference input signal (that is, the rising edge of the pulse) arrives at the first input terminal A and the level of the input signal to be compared applied to the second input terminal B does not shift to '1', When the leading edge of the reference input signal comes again, the SR flip-flop 30 is set and the terminal G is set to the level “1” (solid line in FIG. 8). In addition, as shown by the broken line in FIG. 8, when the leading edge of the reference input signal arrives and the leading edge of the compared input signal arrives before the next leading edge arrives, the SR flip-flop 30 is never set, and the terminal G is at a level of “0”.
JP 2002-300029 A Japanese Patent Publication No. 7-95083

ところで、第１の従来例では、逓倍数が大きくなるに従い回路規模が大きくなるという問題点を有している。集積化された回路においては、より少ない素子数で実現されることが望まれている（第１の問題点）。
また、第２の従来例では、図９に示すように、被比較入力信号が‘１’のレベルとなった後で基準入力信号のリーディングエッジが到達し、被比較入力信号が‘０’のレベルとなる前に基準入力信号のトレーリングエッジ（即ち、パルスの立下り）が到達するようなタイミングで、基準入力信号及び被比較入力信号が入力端子Ａ及びＢにそれぞれ入力されると、これら各信号の周波数が一致しているにも関わらず出力がセットされる（即ち、‘１’のレベルを出力する）期間が発生し、周波数を正しく比較できないおそれがあった（問題点２）。 Incidentally, the first conventional example has a problem that the circuit scale increases as the multiplication number increases. An integrated circuit is desired to be realized with a smaller number of elements (first problem).
In the second conventional example, as shown in FIG. 9, the leading edge of the reference input signal arrives after the input signal to be compared reaches the level “1”, and the input signal to be compared is “0”. When the reference input signal and the input signal to be compared are input to the input terminals A and B, respectively, at the timing when the trailing edge of the reference input signal (that is, the falling edge of the pulse) arrives before the level is reached. Although the frequency of each signal is the same, a period in which the output is set (that is, the level of “1” is output) occurs, and there is a possibility that the frequencies cannot be compared correctly (Problem 2).

そこで本発明は、上記の問題点１、２に鑑みてなされたものであって、周波数比較回路を少ない素子数で構成できるようにすると共に、第１、第２の信号（例えば、ＮＣＬＫ信号およびＭＣＬＫ信号）の周波数が一致しているか否かを正しく判定できるようにした周波数比較回路、ＰＬＬ周波数シンセサイザテスト回路及びそのテスト方法の提供を目的とする。 Therefore, the present invention has been made in view of the above problems 1 and 2. The frequency comparison circuit can be configured with a small number of elements, and the first and second signals (for example, NCLK signal and An object of the present invention is to provide a frequency comparison circuit, a PLL frequency synthesizer test circuit, and a test method thereof that can correctly determine whether or not the frequency of the MCLK signal matches.

上記課題を解決するために、発明１の周波数比較回路は、第１の信号と第２の信号とを比較してその周波数が一致しているか否かを判定する周波数比較回路であって、前記第１の信号を分周し、第１の分周信号を生成する第１の分周手段と、前記第２の信号を分周し、第２の分周信号を生成する第２の分周手段と、前記第１の信号が入力され、前記第２の分周信号が論理値レベルの一方のときは前記第１の信号をアップ信号としてカウントアップし、前記第２の分周信号が論理値レベルの他方のときは前記第１の信号をダウン信号としてカウントダウンし、そのカウント値を第１の２ビットカウント信号として出力する第１の２ビットアップダウンカウンタと、前記第２の信号が入力され、前記第１の分周信号が論理値レベルの一方のときは前記第２の信号をアップ信号としてカウントアップし、前記第１の分周信号が論理値レベルの他方のときは前記第２の信号をダウン信号としてカウントダウンし、そのカウント値を第２の２ビットカウント信号として出力する第２の２ビットアップダウンカウンタと、前記第１の２ビットカウント信号と前記第２の２ビットカウント信号とに基づいて、前記第１の信号の周波数と前記第２の信号の周波数とが一致しているか否かを判定する判定手段と、を有することを特徴とするものである。 In order to solve the above problem, a frequency comparison circuit according to a first aspect of the present invention is a frequency comparison circuit that compares a first signal with a second signal and determines whether or not the frequencies match, A first frequency dividing unit that divides the first signal and generates a first frequency-divided signal; and a second frequency-dividing unit that divides the second signal and generates a second frequency-divided signal. And the first signal is input, and when the second frequency-divided signal is one of the logic value levels, the first signal is counted up as an up signal, and the second frequency-divided signal is logic when the value level other counts down the first signal as a down signal, a first 2-bit up-down counter which outputs the count value as the first 2-bit count signal, the second signal When the first divided signal is one of the logic level, Serial counts up the second signal as an up signal, said first time division signal is of the other logical value level by counting down the second signal as a down signal, the count value second 2 Based on the second 2-bit up / down counter that outputs as a bit count signal, the first 2-bit count signal, and the second 2-bit count signal, the frequency of the first signal and the second Determining means for determining whether or not the frequency of the signal matches.

発明２の周波数比較回路は、発明１の周波数比較回路において、前記判定手段によって得られた判定結果を信号として外部に出力する出力手段、をさらに有することを特徴とするものである。
発明３のＰＬＬ周波数シンセサイザテスト回路は、ＰＬＬ周波数シンセサイザに付随してＰＬＬループの引き込み状態をテストするテスト回路であって、発明１または発明２に記載の周波数比較回路、を有することを特徴とするものである。 A frequency comparison circuit according to a second aspect of the present invention is the frequency comparison circuit according to the first aspect, further comprising output means for outputting the determination result obtained by the determination means to the outside as a signal.
A PLL frequency synthesizer test circuit according to a third aspect of the present invention is a test circuit for testing a pull-in state of a PLL loop accompanying the PLL frequency synthesizer, and includes the frequency comparison circuit according to the first or second aspect. Is.

発明４のＰＬＬ周波数シンセサイザのテスト方法は、ＰＬＬ周波数シンセサイザに付随してＰＬＬループの引き込み状態をテストする方法であって、前記ＰＬＬ周波数シンセサイザによって周波数が制御される第１の信号を分周し、第１の分周信号を生成するステップと、前記ＰＬＬ周波数シンセサイザの電圧制御発信器から出力された第２の信号を分周し、第２の分周信号を生成するステップと、前記第２の分周信号が論理値レベルの一方のときは前記第１の信号をアップ信号としてカウントアップし、前記第２の分周信号が論理値レベルの他方のときは前記第１の信号をダウン信号としてカウントダウンし、そのカウント値を第１の２ビットカウント信号として出力するステップと、前記第１の分周信号が論理値レベルの一方のときは前記第２の信号をアップ信号としてカウントアップし、前記第１の分周信号が論理値レベルの他方のときは前記第２の信号をダウン信号としてカウントダウンし、そのカウント値を第２の２ビットカウント信号として出力するステップと、
前記第１の２ビットカウント信号と前記第２の２ビットカウント信号とに基づいて、前記第１の信号の周波数と前記第２の信号の周波数とが一致しているか否かを判定するステップと、を有することを特徴とするものである。 A test method for a PLL frequency synthesizer according to a fourth aspect of the present invention is a method for testing a pull-in state of a PLL loop accompanying the PLL frequency synthesizer, and divides a first signal whose frequency is controlled by the PLL frequency synthesizer, Generating a first divided signal; dividing a second signal output from the voltage-controlled oscillator of the PLL frequency synthesizer; generating a second divided signal; and When the frequency-divided signal is one of the logic value levels, the first signal is counted up as an up signal, and when the frequency-divided signal is the other of the logic value levels, the first signal is counted as a down signal. count down, its and outputting the count value as the first 2-bit count signal, when the first divided signal is one of the logical value level before Counts up the second signal as an up signal, said first time division signal is of the other logical value level by counting down the second signal as a down signal, the count value second 2-bit Outputting as a count signal;
Determining whether the frequency of the first signal and the frequency of the second signal match based on the first 2-bit count signal and the second 2-bit count signal; , Characterized by having.

本発明よれば、周波数比較回路側（即ち、ＰＬＬ周波数シンセサイザをテストする側）で、信号の立ち上がりエッジを検出するためのエッジ検出手段や、アップダウンカウンタのアップ信号とアップダウンカウンタのダウン信号とを同期化し、アップダウンカウンタを動作させるための同期クロックの入力を省略することが可能であり、周波数比較回路を少ない素子数で構成することができる。また、第１、第２の信号の周波数が一致しているか否かを正しく判定することもできる。 According to the present invention, on the frequency comparison circuit side (that is, the side that tests the PLL frequency synthesizer), the edge detection means for detecting the rising edge of the signal, the up signal of the up / down counter, and the down signal of the up / down counter The synchronization clock for operating the up / down counter can be omitted, and the frequency comparison circuit can be configured with a small number of elements. It is also possible to correctly determine whether or not the frequencies of the first and second signals match.

以下、本発明の実施の形態について図面を参照しながら説明する。
図１は、本発明に係るＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄｌｏｏｐ）周波数シンセサイザ１０の構成例を示す図である。
図１に示すように、ＰＬＬ周波数シンセサイザ１０は、第１の分周期（ＤＩＶ１）１０１と、第２の分周期（ＤＩＶ２）１０２と、位層周波数比較器（ＰＦＣ）１０３と、チャージポンプ（ｃｈａｒｇｅｐｕｍｐ）１０４と、ループフィルタ（ＬＰＦ）１０５と、電圧制御発振器（ＶＣＯ）１０６とを含んだ構成となっている。このＰＬＬ周波数シンセサイザ１０は、基準クロック（基準信号）を分周器（ＤＩＶ１）１０１で分周することによってＮＣＬＫ信号を生成すると共に、電圧制御発振器（ＶＣＯ）１０６の出力Φを分周器（ＤＩＶ２）１０２で分周することによってＭＣＬＫ信号を生成する。そして、これらＮＣＬＫ信号とＭＣＬＫ信号とを位層周波数比較器（ＰＦＣ）１０３で比較し、この比較の結果に基づいて前記ＮＣＬＫ信号と前記ＭＣＬＫ信号との位相及び周波数が一致するように出力Φを制御する。
また、この実施形態では、ＰＬＬ周波数シンセサイザ１０から周波数比較回路１２にＮＣＬＫ信号及びＭＣＬＫ信号が入力されるようになっており、これらＮＣＬＫ信号及びＭＣＬＫ信号の周波数が一致しているか否かの判定信号が周波数比較回路１２から出力されるようになっている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a diagram showing a configuration example of a PLL (phase-locked loop) frequency synthesizer 10 according to the present invention.
As shown in FIG. 1, the PLL frequency synthesizer 10 includes a first divided period (DIV1) 101, a second divided period (DIV2) 102, a layer frequency comparator (PFC) 103, a charge pump (charge). pump) 104, loop filter (LPF) 105, and voltage controlled oscillator (VCO) 106. The PLL frequency synthesizer 10 divides a reference clock (reference signal) by a frequency divider (DIV1) 101 to generate an NCLK signal and also outputs an output Φ of a voltage controlled oscillator (VCO) 106 to a frequency divider (DIV2). ) The MCLK signal is generated by dividing by 102. Then, the NCLK signal and the MCLK signal are compared with each other by a layer frequency comparator (PFC) 103, and the output Φ is set so that the phase and frequency of the NCLK signal and the MCLK signal coincide with each other based on the comparison result. Control.
In this embodiment, the NCLK signal and the MCLK signal are input from the PLL frequency synthesizer 10 to the frequency comparison circuit 12, and a determination signal for determining whether the frequencies of the NCLK signal and the MCLK signal are the same. Is output from the frequency comparison circuit 12.

図２は、周波数比較回路１２の構成例を示す図である。図２に示すように、周波数比較回路１２は、２分周回路１２１と、２ビットアップダウンカウンタ１２２、１２３と、検出回路１２４、１２５と、ＮＯＴ回路１２７、１２８やＯＲ回路１２９等の論理回路と、を含んだ構成となっている。２分周回路１２１は、ＰＬＬ周波数シンセサイザ１０に接続されており、初期化信号と、ＮＣＬＫ信号及びＭＣＬＫ信号がそれぞれ入力可能となっている。２分周回路１２１は、例えば（比較するそれぞれの信号である）ＮＣＬＫ信号とＭＣＬＫ信号のそれぞれの立ち上がりエッジで動作し、それぞれの２分周信号であるＮＣＬＫ２信号とＭＣＬＫ２信号とを生成する。 FIG. 2 is a diagram illustrating a configuration example of the frequency comparison circuit 12. As shown in FIG. 2, the frequency comparison circuit 12 includes a divide-by-2 circuit 121, 2-bit up / down counters 122, 123, detection circuits 124, 125, NOT circuits 127, 128, an OR circuit 129, and other logic circuits. And, it has a configuration that includes. The divide-by-2 circuit 121 is connected to the PLL frequency synthesizer 10 and can receive an initialization signal, an NCLK signal, and an MCLK signal. The divide-by-2 circuit 121 operates, for example, at the rising edges of the NCLK signal and the MCLK signal (which are respective signals to be compared), and generates the NCLK2 signal and the MCLK2 signal which are the respective divide-by-2 signals.

また、図２に示すように、第１の２ビットアップダウンカウンタ１２２は、ＰＬＬ周波数シンセサイザ１０と２分周回路１２１とに接続されており、初期化信号と、ＮＣＬＫ＿Ｂ（即ち、ＮＣＬＫの反転信号）や、ＭＣＬＫ信号の２分周信号であるＭＣＬＫ２信号がそれぞれ入力可能となっている。ＮＣＬＫ＿Ｂは、ＮＯＴ回路１２７で生成される。第２の２ビットアップダウンカウンタ１２３は、ＰＬＬ周波数シンセサイザ１０と２分周回路１２１とに接続されており、初期化信号と、ＭＣＬＫ＿Ｂ（ＭＣＬＫの反転信号）や、ＮＣＬＫ信号の２分周信号であるＮＣＬＫ２信号がそれぞれ入力可能となっている。ＭＣＬＫ＿ＢはＮＯＴ回路１２８で生成される。 Further, as shown in FIG. 2, the first 2-bit up / down counter 122 is connected to the PLL frequency synthesizer 10 and the divide-by-2 circuit 121, and an initialization signal and NCLK_B (ie, an inverted signal of NCLK) ) And the MCLK2 signal, which is a signal obtained by dividing the MCLK signal by 2, can be input. NCLK_B is generated by the NOT circuit 127. The second 2-bit up / down counter 123 is connected to the PLL frequency synthesizer 10 and the divide-by-2 circuit 121, and includes an initialization signal, MCLK_B (inverted signal of MCLK), and a divide-by-2 signal of the NCLK signal. A certain NCLK2 signal can be input. MCLK_B is generated by the NOT circuit 128.

さらに、第１の検出回路１２４は、ＰＬＬ周波数シンセサイザ１０と、第１の２ビットアップダウンカウンタ１２２とに接続されており、初期化信号と、ＮＣＬＫ＿Ｂ、２ビットアップダウンカウンタ１２２からの２出力ＱＮ_１、ＱＮ_０がそれぞれ入力可能となっている。第２の検出回路１２５は、ＰＬＬ周波数シンセサイザ１０と、第２の２ビットアップダウンカウンタ１２３とに接続されており、初期化信号と、ＭＣＬＫ＿Ｂ、２ビットアップダウンカウンタ１２２からの２出力ＱＭ_１、ＱＭ_０がそれぞれ入力可能となっている。そして、検出回路１２４、１２５の後段にはＯＲ回路１２９が配置されており、検出回路１２４から出力されるＥＲＲ１信号と、検出回路１２５から出力されるＥＲＲ２信号とがＯＲ回路１２９に入力するようになっている。
このような構成を有する周波数比較回路１２では、一方の信号の分周信号を、（他方の信号で動作する）２ビットアップダウンカウンタのアップダウン制御信号に用いることで、周波数を比較する動作が実現される。 Further, the first detection circuit 124 is connected to the PLL frequency synthesizer 10 and the first 2-bit up / down counter 122. The first detection circuit 124 receives the initialization signal and the 2-output QN from the NCLK_B, 2-bit up / down counter 122. ₁ and QN ₀ can be input. The second detection circuit 125 is connected to the PLL frequency synthesizer 10 and the second 2-bit up / down counter 123, and includes an initialization signal, two outputs QM ₁ from the MCLK_B, 2-bit up / down counter 122, QM ₀ can be input. Then, an OR circuit 129 is arranged at the subsequent stage of the detection circuits 124 and 125 so that the ERR1 signal output from the detection circuit 124 and the ERR2 signal output from the detection circuit 125 are input to the OR circuit 129. It has become.
In the frequency comparison circuit 12 having such a configuration, the frequency comparison operation is performed by using the divided signal of one signal as the up / down control signal of the 2-bit up / down counter (operating with the other signal). Realized.

例えば、図２において、（比較するそれぞれの信号である）ＮＣＬＫ信号とＭＣＬＫ信号のそれぞれの立ち上がりエッジで動作する２分周回路１２１によって、それぞれの２分周信号であるＮＣＬＫ２信号とＭＣＬＫ２信号とが生成される。第１の２ビットアップダウンカウンタ１２２は、ＮＣＬＫ信号の立ち下がりエッジでカウント動作を行い、ＭＣＬＫ２信号の状態によってアップ、ダウン動作を行う。例えば、ＭＣＬＫ信号が‘０’状態の場合、２ビットアップダウンカウンタ１２２はＮＣＬＫ信号の立ち下がりでカウントダウンを行う。また、ＭＣＬＫ２信号が‘１’状態の場合、２ビットアップダウンカウンタ１２２はＮＣＬＫ信号の立ち下がりでカウントアップを行う。 For example, in FIG. 2, the NCLK2 signal and the MCLK2 signal, which are the respective two-divided signals, are obtained by the divide-by-2 circuit 121 that operates at the rising edges of the NCLK signal and the MCLK signal (respective signals to be compared). Generated. The first 2-bit up / down counter 122 performs a count operation at the falling edge of the NCLK signal and performs an up / down operation according to the state of the MCLK2 signal. For example, when the MCLK signal is in the “0” state, the 2-bit up / down counter 122 counts down at the falling edge of the NCLK signal. When the MCLK2 signal is in the “1” state, the 2-bit up / down counter 122 counts up at the falling edge of the NCLK signal.

同様に、第２の２ビットアップダウンカウンタ１２３はＭＣＬＫ信号の立ち下がりエッジでカウント動作を行い、ＮＣＬＫ２信号の状態によってアップ、ダウン動作を行う。例えば、ＮＣＬＫ２信号が‘０’状態の場合、２ビットアップダウンカウンタ１２３はＭＣＬＫ信号の立ち下がりでカウントダウンを行う。また、ＮＣＬＫ２信号が‘１’状態の場合、２ビットアップダウンカウンタ１２３はＭＣＬＫ信号の立ち下がりでカウントアップを行う。 Similarly, the second 2-bit up / down counter 123 performs a count operation at the falling edge of the MCLK signal, and performs an up / down operation according to the state of the NCLK2 signal. For example, when the NCLK2 signal is in the “0” state, the 2-bit up / down counter 123 counts down at the falling edge of the MCLK signal. When the NCLK2 signal is in the “1” state, the 2-bit up / down counter 123 counts up at the falling edge of the MCLK signal.

第１の検出回路１２４は、２ビットアップダウンカウンタ１２２の出力ＱＮ_１、ＱＮ_０が共に‘１’となった時、ＮＣＬＫの立ち下がりに同期して ‘１’レベルとなるＥＲＲ１信号を出力する。また、第２の検出回路１２５は、２ビットアップダウンカウンタ１２３の出力ＱＭ_１、ＱＭ_０が共に‘１’となった時、ＭＣＬＫ信号の立ち下がりに同期して‘１’レベルとなるＥＲＲ２信号を出力する。図２に示すように、判定信号はＥＲＲ１信号とＥＲＲ２信号のＯＲ論理により生成される。 When both the outputs QN ₁ and QN ₀ of the 2-bit up / down counter 122 become “1”, the first detection circuit 124 outputs the ERR1 signal that becomes “1” level in synchronization with the fall of NCLK. . In addition, the second detection circuit 125 receives the ERR2 signal that becomes the “1” level in synchronization with the fall of the MCLK signal when the outputs QM ₁ and QM ₀ of the 2-bit up / down counter 123 both become “1”. Is output. As shown in FIG. 2, the determination signal is generated by OR logic of the ERR1 signal and the ERR2 signal.

図３（ａ）及び（ｂ）は検出回路１２４、１２５の構成例を示す図である。図３（ａ）に示すように、検出回路１２４は、２ビットアップダウンカウンタ１２２の出力ＱＮ_１、ＱＮ_０が共に‘１’となったとき、ＮＣＬＫ＿Ｂ（ＮＣＬＫの反転信号）に同期して信号‘１’を出力し保持するようになっている。また、図３（ｂ）に示すように、検出回路１２５は、２ビットアップダウンカウンタ１２３の出力ＱＭ_１、ＱＭ_０が共に‘１’となったとき、ＭＣＬＫ＿Ｂ（ＭＣＬＫの反転信号）に同期して信号‘１’を出力し保持するようになっている。 3A and 3B are diagrams showing a configuration example of the detection circuits 124 and 125. FIG. As shown in FIG. 3A, when the outputs QN ₁ and QN ₀ of the 2-bit up / down counter 122 are both “1”, the detection circuit 124 is synchronized with NCLK_B (an inverted signal of NCLK). '1' is output and held. As shown in FIG. 3B, the detection circuit 125 synchronizes with MCLK_B (inverted signal of MCLK) when the outputs QM ₁ and QM ₀ of the 2-bit up / down counter 123 both become “1”. The signal “1” is output and held.

次に、上述した周波数比較回路１２の動作例を説明する。
図４は、ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが一致しているときの、周波数比較回路１２の回路動作例を示すタイミング図である。図４に示すように、各信号の周波数が一致している場合、ＭＣＬＫ２信号のＮＣＬＫ信号の立ち下がりエッジにおける状態は、‘１’、‘０’を交互に繰り返す。つまり、２ビットアップダウンカウンタ１２２の出力ＱＮ_１、ＱＮ_０は初期値（ＱＮ_１＝‘０’、ＱＮ_０＝‘１’）の±１の値で変化することになり、ＱＮ_１＝‘１’かつＱＮ_０＝‘１’の状態に遷移することはない。そのため、図３（ａ）に示した検出回路１２４の出力信号ＥＲＲ１は常に‘０’出力となる。 Next, an operation example of the above-described frequency comparison circuit 12 will be described.
FIG. 4 is a timing chart showing an example of the circuit operation of the frequency comparison circuit 12 when the frequency of the NCLK signal matches the frequency of the MCLK signal. As shown in FIG. 4, when the frequency of each signal matches, the state of the MCLK2 signal at the falling edge of the NCLK signal repeats “1” and “0” alternately. That is, the outputs QN ₁ and QN ₀ of the 2-bit up / down counter 122 change with ± 1 values of the initial values (QN ₁ = “0”, QN ₀ = “1”), and QN ₁ = “1”. There is no transition to the state of 'and QN ₀ =' 1 '. For this reason, the output signal ERR1 of the detection circuit 124 shown in FIG. 3A is always “0” output.

また、ＮＣＬＫ２信号のＭＣＬＫ信号の立ち下がりエッジにおける状態も、‘１’、‘０’を交互に繰り返す。２ビットアップダウンカウンタ１２３の出力ＱＭは初期値（ＱＭ_１＝‘０’、ＱＭ_０＝‘１’）の±１の値で変化することになり、ＱＭ_１＝‘１’かつＱＭ_０＝‘１’の状態に遷移することはない。そのため、図３（ｂ）に示した検出回路２（１２５）の出力信号ＥＲＲ２は常に‘０’出力となる。それゆえ、ＥＲＲ１信号とＥＲＲ２信号のＯＲ出力である判定信号は常に‘０’が出力されることになる。 Further, the state at the falling edge of the MCLK signal of the NCLK2 signal also repeats “1” and “0” alternately. The output QM of the 2-bit up / down counter 123 changes with a value of ± 1 of the initial value (QM ₁ = '0', QM ₀ = '1'), and QM ₁ = '1' and QM ₀ = ' There is no transition to the 1 'state. Therefore, the output signal ERR2 of the detection circuit 2 (125) shown in FIG. 3B is always “0” output. Therefore, the determination signal that is the OR output of the ERR1 signal and the ERR2 signal always outputs “0”.

次に、ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが異なる場合を説明する。
図５は、ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが一致していない（即ち、異なる）ときの、周波数比較回路１２の回路動作例を示すタイミング図である。図５に示すように、ＮＣＬＫ信号の周波数がＭＣＬＫ信号の周波数よりも高い場合、ＭＣＬＫ２信号のＮＣＬＫ信号の立ち下がりエッジにおける状態は、‘１’あるいは‘０’が連続する状態が存在することになり、２ビットアップダウンカウンタ１２２はアップ動作あるいはダウン動作を連続して行うことになる。つまり、２ビットアップダウンカウンタ１２２はＱＮ_１＝‘１’かつＱＮ_０＝‘１’を出力することになり、これを受けて検出回路１２４は出力信号ＥＲＲ１＝‘１’を出力し保持することとなる。これにより、検出回路１２４の後段に配置されているＯＲ回路１２９は判定信号‘１’を出力することになるので、ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが一致していないことが検知可能となる。 Next, a case where the frequency of the NCLK signal is different from the frequency of the MCLK signal will be described.
FIG. 5 is a timing diagram showing an example of the circuit operation of the frequency comparison circuit 12 when the frequency of the NCLK signal and the frequency of the MCLK signal do not match (that is, they are different). As shown in FIG. 5, when the frequency of the NCLK signal is higher than the frequency of the MCLK signal, the state of the falling edge of the NCLK signal of the MCLK2 signal is a state where “1” or “0” continues. Accordingly, the 2-bit up / down counter 122 continuously performs the up operation or the down operation. That is, the 2-bit up / down counter 122 outputs QN ₁ = “1” and QN ₀ = “1”, and in response to this, the detection circuit 124 outputs and holds the output signal ERR1 = “1”. It becomes. As a result, the OR circuit 129 arranged at the subsequent stage of the detection circuit 124 outputs the determination signal “1”, and therefore it is possible to detect that the frequency of the NCLK signal does not match the frequency of the MCLK signal. Become.

このように、本発明の実施の形態によれば、周波数比較回路１２側（即ち、ＰＬＬ周波数シンセサイザ１０をテストする側）で、パルスの立ち上がりエッジを検出するためのエッジ検出手段や、アップダウンカウンタのアップ信号とアップダウンカウンタのダウン信号とを同期化し、アップダウンカウンタを動作させるための同期クロックの入力を省略することが可能であり、周波数比較回路１２を少ない素子数で構成することができる。周波数比較回路１２にエッジ検出手段や、同期クロックを必要としないため、ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが一致しているか否かを正しく判定することができる。 As described above, according to the embodiment of the present invention, the edge detection means for detecting the rising edge of the pulse on the frequency comparison circuit 12 side (that is, the side that tests the PLL frequency synthesizer 10), and the up / down counter It is possible to synchronize the up signal and the down signal of the up / down counter, omit the input of a synchronous clock for operating the up / down counter, and the frequency comparison circuit 12 can be configured with a small number of elements. . Since edge detection means and a synchronous clock are not required for the frequency comparison circuit 12, it is possible to correctly determine whether or not the frequency of the NCLK signal matches the frequency of the MCLK signal.

つまり、周波数比較回路１２では、一方の信号の分周信号を、（他方の信号で動作する）２ビットアップダウンカウンタのアップダウン制御信号に用いることで、周波数比較動作が実現される。エッジ検出回路および同期クロックを必要とせず、ＮＣＬＫ２信号、ＭＣＬＫ２信号がＨｉｇｈかＬｏｗかを検出するだけでよいため、回路規模の縮小、および、同期クロックの省略といった効果を実現することが可能である。 That is, in the frequency comparison circuit 12, the frequency comparison operation is realized by using the divided signal of one signal as the up / down control signal of the 2-bit up / down counter (operating with the other signal). Since it is only necessary to detect whether the NCLK2 signal and the MCLK2 signal are High or Low without requiring an edge detection circuit and a synchronization clock, it is possible to realize effects such as reduction in circuit scale and omission of the synchronization clock. .

この実施の形態では、ＮＣＬＫ信号が本発明の「第１の信号」に対応し、ＭＣＬＫ信号が本発明の「第２の信号」に対応している。また、ＮＣＬＫ２信号が本発明の「第１の分周信号」に対応し、ＭＣＬＫ２信号が本発明の「第２の分周信号」に対応している。さらに、‘１’状態（即ち、Ｈｉｇｈレベル）が本発明の「論理値レベルの一方」に対応し、‘０’状態（即ち、Ｌｏｗレベル）が本発明の「論理値レベルの他方」に対応している。また、ＱＮ_１、ＱＮ_０が本発明の「第１のカウント信号」に対応し、ＱＭ_１、ＱＭ_０が本発明の「第２のカウント信号」に対応している。また、２分周回路１２１が本発明の「第１の分周手段」および「第２の分周手段」に対応し、２ビットアップダウンカウンタ１２２及びＮＯＴ回路１２７が本発明の「第１のカウント信号出力手段」に対応し、２ビットアップダウンカウンタ１２３及びＮＯＴ回路１２８が本発明の「第２のカウント信号出力手段」に対応している。また、検出回路１２４、１２５およびＯＲ回路１２９が、本発明の「判定手段」と「出力手段」の両方に対応している。さらに、周波数比較回路１２が、本発明の「周波数比較回路」と「ＰＬＬ周波数シンセサイザテスト回路」の両方に対応している。 In this embodiment, the NCLK signal corresponds to the “first signal” of the present invention, and the MCLK signal corresponds to the “second signal” of the present invention. The NCLK2 signal corresponds to the “first divided signal” of the present invention, and the MCLK2 signal corresponds to the “second divided signal” of the present invention. Furthermore, the “1” state (ie, High level) corresponds to “one of the logical level” of the present invention, and the “0” state (ie, Low level) corresponds to “the other of the logical level” of the present invention. is doing. QN ₁ and QN ₀ correspond to the “first count signal” of the present invention, and QM ₁ and QM ₀ correspond to the “second count signal” of the present invention. Further, the divide-by-2 circuit 121 corresponds to the “first divider” and “second divider” of the present invention, and the 2-bit up / down counter 122 and the NOT circuit 127 of the present invention Corresponding to “count signal output means”, the 2-bit up / down counter 123 and the NOT circuit 128 correspond to “second count signal output means” of the present invention. The detection circuits 124 and 125 and the OR circuit 129 correspond to both “determination means” and “output means” of the present invention. Further, the frequency comparison circuit 12 corresponds to both the “frequency comparison circuit” and the “PLL frequency synthesizer test circuit” of the present invention.

ＰＬＬ周波数シンセサイザ１０の構成例を示す図。1 is a diagram illustrating a configuration example of a PLL frequency synthesizer 10. FIG. 周波数比較回路１２の構成例を示す図。FIG. 4 is a diagram illustrating a configuration example of a frequency comparison circuit 12. 検出回路１２４、１２５の構成例を示す図。FIG. 6 is a diagram illustrating a configuration example of detection circuits 124 and 125. ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが一致しているときの、周波数比較回路１２の回路動作例を示すタイミング図。FIG. 6 is a timing chart showing an example of circuit operation of the frequency comparison circuit 12 when the frequency of the NCLK signal and the frequency of the MCLK signal match. ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが一致していない（即ち、異なる）ときの、周波数比較回路１２の回路動作例を示すタイミング図。FIG. 5 is a timing chart showing an example of circuit operation of the frequency comparison circuit 12 when the frequency of the NCLK signal and the frequency of the MCLK signal do not match (that is, they are different). 第１従来例を示す図。The figure which shows a 1st prior art example. 第２従来例を示す図。The figure which shows a 2nd prior art example. 図７に示した回路の動作を説明するためのタイミイグ図。FIG. 8 is a timing diagram for explaining the operation of the circuit shown in FIG. 7. 第２従来例の問題点を示すタイミング図。The timing diagram which shows the problem of a 2nd prior art example.

Explanation of symbols

１０ＰＬＬ周波数シンセサイザ
１２周波数比較回路
２０ＰＬＬ回路
２１ “０”値保持レジスタ
２２逓倍数保持レジスタ
２３比較回路
２４アップダウンカウンタ
３０ＳＲフリップフロップ
１０１分周器（ＤＩＶ１）
１０２分周器（ＤＩＶ２）
１０３位相周波数比較器（ＰＦＣ）
１０４チャージポンプ（ＣｈａｒｇｅＰｕｍｐ）
１０５ループフィルタ（ＬＰＦ）
１０６電圧制御発振器（ＶＣＯ）
１２１２分周回路
１２２（第１の）２ビットアップダウンカウンタ１
１２３（第２の）２ビットアップダウンカウンタ２
１２４（第１の）検出回路
１２５（第２の）検出回路
１２７、１２８ＮＯＴ回路
１２９ＯＲ回路 DESCRIPTION OF SYMBOLS 10 PLL frequency synthesizer 12 Frequency comparison circuit 20 PLL circuit 21 "0" value holding register 22 Multiplication number holding register 23 Comparison circuit 24 Up / down counter 30 SR flip-flop 101 Frequency divider (DIV1)
102 Divider (DIV2)
103 Phase frequency comparator (PFC)
104 Charge Pump (Charge Pump)
105 Loop filter (LPF)
106 Voltage controlled oscillator (VCO)
121 Divide-by-2 circuit 122 (first) 2-bit up / down counter 1
123 (second) 2-bit up / down counter 2
124 (first) detection circuit 125 (second) detection circuit 127, 128 NOT circuit 129 OR circuit

Claims

A frequency comparison circuit that compares a first signal with a second signal to determine whether or not the frequencies match,
First dividing means for dividing the first signal and generating a first divided signal;
Second frequency dividing means for frequency-dividing the second signal and generating a second frequency-divided signal;
When the first signal is input and the second frequency-divided signal is at one of the logic value levels, the first signal is counted up as an up signal, and the second frequency-divided signal is at the logic value level. when the other counts down the first signal as a down signal, a first 2-bit up-down counter which outputs the count value as the first 2-bit count signal,
When the second signal is input and the first frequency-divided signal is at one of the logic value levels, the second signal is counted up as an up signal, and the first frequency-divided signal is at the logic value level. when the other counts down the second signal as a down signal, a second 2-bit up-down counter which outputs the count value as a second 2-bit count signal,
Determination means for determining whether the frequency of the first signal and the frequency of the second signal match based on the first 2-bit count signal and the second 2-bit count signal And a frequency comparison circuit.

2. The frequency comparison circuit according to claim 1, further comprising output means for outputting the determination result obtained by the determination means to the outside as a signal.

A test circuit for testing a pull-in state of a PLL loop accompanying a PLL frequency synthesizer,
A PLL frequency synthesizer test circuit comprising the frequency comparison circuit according to claim 1.

A method for testing the pull-in state of a PLL loop associated with a PLL frequency synthesizer, comprising:
Dividing a first signal whose frequency is controlled by the PLL frequency synthesizer to generate a first divided signal;
Dividing the second signal output from the voltage controlled oscillator of the PLL frequency synthesizer to generate a second divided signal;
When the second frequency-divided signal is at one of the logic value levels, the first signal is counted up as an up signal, and when the second frequency-divided signal is at the other logic value level, the first signal is counted up. a step of counting down, and outputs the count value as the first 2-bit count signal as a down signal,
When the first frequency-divided signal is at one of the logic value levels, the second signal is counted up as an up signal, and when the first frequency-divided signal is at the other logic value level, the second signal is counted up. the counted down as a down signal, on the basis of the steps and, the first 2-bit count signal of said second 2-bit count signal and outputs the count value as a second 2-bit count signal, said first Determining whether or not the frequency of the second signal matches the frequency of the second signal. A test method for a PLL frequency synthesizer, comprising: