JP4711623B2 - 光学素子の製造方法および関連する改良 - Google Patents

Description

本発明は、光学素子の製造方法、特に、集積光学素子または光電子素子、例えば、レーザダイオード、光変調器、光増幅器、光スイッチ、光検出器などの半導体光電子素子の製造方法に関するが、これらに限定されない。さらに、本発明は、そのような素子を含む光電子集積回路（ＯＥＩＣＳ）およびフォトニック集積回路（ＰＩＣ）に関する。

特に、本発明は、新規かつ改良された不純物誘発量子井戸インターミキシング（ＱＷＩ）プロセスを使用して、光学素子を製造する方法に関するが、これらに限定されない。

様々な光学部品を単一エピタキシャル層にモノリシック集積させることは、光通信システムにおいて非常に望ましい。モノリシック集積に対する基本的要求の一つは、一つのエピタキシャル層内に異なる半導体バンドギャップを実現することである。例えば、半導体光増幅器、受動導波路スプリッタ、および電子吸収（ＥＡ）変調器を組み込んだ２×２クロスポイントスイッチは、一般的に三つのバンドギャップを必要とする。スイッチの、したがって増幅器の動作波長は、一般的に１．５５μｍであるが、導波路に沿った光伝搬の吸収を最小化するために、受動導波路に対してずっと広いバンドギャップが必要である。さらに、低い挿入損失および高い消光比を実現するために、ＥＡ変調器の最適吸収バンドギャップは、増幅器のそれより約２０〜５０ｎｍ短い。また、マルチバンドギャップエネルギ構造も、ＷＤＭ（波長分割多重方式）システムおよび光検出器における多波長光源のような装置に用途がある。

現在、多くの技術がそのような目的のために開発中されている。選択的再成長に基づくものは有望のようであるが、全生産工程中に、有機金属化学気相成長（ＭＯＣＶＤ）など費用のかかる施設が必要であり、バンドギャップの二次元パターン形成は不可能である。他の手法は量子井戸インターミキシング（ＱＷＩ；量子井戸層の無秩序化）に基づく。

量子井戸インターミキシング（ＱＷＩ）は、モノリシック光電子集積に途を開く可能性を提供するものとして報告されてきたプロセスである。ＱＷＩは、二成分系基板、例えば、ガリウムヒ素（ＧａＡｓ）またはインジウムリン（ＩｎＰ）上に成長させられる、ＩＩＩ−Ｖ族半導体材料、例えば、アルミ二ウムガリウムヒ素（ＡｌＧａＡｓ）およびインジウムガリウムヒ素リン（ＩｎＧａＡｓＰ）において実行される。ＱＷＩは、as-grown（成長）構造のバンドギャップを、量子井戸（ＱＷ）および関連障壁の元素を相互拡散させることにより変化させて、構成成分の合金を生成する。該合金はas-grownＱＷのバンドギャップより大きいバンドギャップを有する。したがって、ＱＷＩが起こらなかったＱＷ内で生成された光学的放射（光）は、ＱＷＩまたは前記光学的放射を事実上透過させる合金の「インターミックスされた」領域を通過することができる。

様々なＱＷＩ技術が文献に報告されている。例えば、ＱＷＩは、ＱＷを含む半導体材料に、亜鉛などの元素を高温で拡散することによって実行することができる。

また、ＱＷＩは、ケイ素などの元素をＱＷ半導体材料に注入することによっても実行することができる。そのような技術では、注入元素は半導体材料の構造に点欠陥を導入し、点欠陥は半導体材料中を移動して、高温のアニールステップによって、ＱＷ構造にインターミキシングを誘発する。

このようなＱＷＩ技術が、Marshらによる「Applications of Neutral Impurity Disordering in Fabricating Low-Loss Optical Waveguides and Integrated Waveguide Devices」、Optical and Quantum Electronics, 23, 1991, s941-s957 に報告されており、その内容は参照により本明細書に含められる。

このような技術には、ＱＷＩが半導体材料のバンドギャップを成長後に変化（増大）させる一方、残留拡散または注入ドーパントが、これらのドーパント元素の自由キャリア吸収係数のため大きな損失をもたらしうるという問題が存在する。

インターミキシングを達成するＱＷＩ技術がさらに報告されているが、該技術は、不純物自由空孔拡散（ＩＦＶＤ）である。ＩＦＶＤを実行する場合、ＩＩＩ−Ｖ族半導体構造の頂部キャップ層は、一般的にＧａＡｓまたはインジウムガリウムヒ素（ＩｎＧａＡｓ）である。頂部層の上にシリカ（ＳｉＯ₂）膜が堆積される。半導体材料をその後に急速熱アニール処理することで、シリカ（ＳｉＯ₂）に敏感な半導体合金およびガリウムイオンまたは原子内の結合が切断されて、シリカに溶解させられるので、キャップ層に空孔が残る。次いで、空孔は半導体構造中に拡散し、例えばＱＷ構造内で層のインターミキシングを誘発する。

ＩＦＶＤは、Helmyらによる「Quantitative Model for the Kinetics of Composition Intermixing in GaAs-AlGaAs Quantum "Confined Heterostructures"」、IEEE Journal of Selected Topiculy / August 1998, pp653-660 に報告されており、その内容は参照により本明細書に含められる。

報告されたＱＷＩ、特にＩＦＶＤ法は、例えば、ガリウムが半導体材料からシリカ（ＳｉＯ₂）膜に外方拡散する際の温度などにおいて、多くの課題を有する。
「Applications of Neutral Impurity Disordering in Fabricating Low-Loss Optical Waveguides and Integrated Waveguide Devices」、Marshら、Optical and Quantum Electronics, 23, 1991, s941-s957 「Quantitative Model for the Kinetics of Composition Intermixing in GaAs-AlGaAs Quantum "Confined Heterostructures"」、Helmyら、IEEE Journal of Selected Topiculy / August 1998, pp653-660

本発明の少なくとも一態様の目的は、先行技術における上述した不都合や／問題の少なくとも一つを防止もしくは軽減することにある。

また、本発明の少なくとも一態様の目的は、改良されたＱＷＩプロセスを使用して、光学素子を製造する改良された方法を提供することにある。

本発明の第一態様は、素子を形成する素子本体部分が少なくとも一つの量子井戸（ＱＷ）を含んでいる光学素子の製造方法であって、
少なくとも銅（Ｃｕ）を含む不純物材料を、少なくとも一つの量子井戸とインターミックスさせるステップ、
を含む方法を提供する。

不純物材料は、実質的に銅またはその合金を含むことができる。

驚くべきことに、銅は、従来より使用されている亜鉛（Ｚｎ）などの不純物と比べて約１０⁶倍も高速で拡散することが判明した。

該方法は、素子本体部分上に、またはそれに隣接して、不純物材料を含む層を堆積する先行ステップを含むことが好ましい。

第一の実施形態では、不純物材料はキャリア材料に組み込まれる。該キャリアは、シリカ（ＳｉＯ₂）または酸化アルミニウム（Ａｌ₂Ｏ₃）などの誘電体材料でよい。この場合、例えばスパッタリングによって、素子本体部分の表面上に、前記層を直接堆積させることができる。

この第一の実施形態では、ダイオードまたはマグネトロンスパッタリング装置を使用することによって、前記層を堆積することができる。

第二の実施形態では、前記層に、素子本体部分の表面に隣接してスペーサ層上に堆積される不純物材料の層を含みうる。該スペーサ層は、シリカ（ＳｉＯ₂）または酸化アルミニウム（Ａｌ₂Ｏ₃）などの誘電体材料を含みうる。

前記層上に、例えばさらなる誘電体層などの層をさらに堆積させてもよい。

この第二の実施形態では、該層をスパッタリングを使用することによって堆積させることができ、スペーサ層／さらなる層を、スパッタリングその他の技術、例えば、プラズマＣＶＤ（ＰＥＣＶＤ）を使用することによって堆積させうる。

また、該製造方法は、
基板を準備し、
該基板上に、
第一の光学クラッド層と、
少なくとも一つの量子井戸（ＱＷ）を含むコア導波層と、
第二の光学クラッド層と、および、
任意選択的にコンタクト層と、
を成長させる、
さらなる先行ステップをも含むことが好ましい。

第一の光学クラッド層、コア導波層、第二の光学クラッド層、およびコンタクト層は、分子線エピタキシ（ＭＢＥ）または有機金属化学気相成長（ＭＯＣＤＶ）によって成長させることができる。

第一の実施形態の変形として、インターミキシングの前に、素子本体部分から前記層を除去してもよい。

不純物材料を、素子本体部分を、予め定められた時間、高温まで昇温させることによって、少なくとも量子井戸（ＱＷ）とインターミックスさせることが好ましい。

昇温は７００℃から９５０℃の範囲でよく、また、予め定められた時間は３０秒から３００秒の範囲でよい。

素子本体部分を高温まで昇温させるステップには、素子本体部分をアニーリングすることが含まれ、該アニーリングにより、不純物材料の少なくとも一つの量子井戸への拡散、および、量子井戸からキャリア材料またはスペーサ層へのイオンまたは原子の外方拡散が引き起こされる。

本発明の第二態様は、素子を形成する素子本体部分が少なくとも一つの量子井戸（ＱＷ）を含んでいる光学素子の製造方法であって、
第一材料を素子本体部分に拡散させ、かつ、素子本体部分の材料（例えば、イオンまたは原子）を第二材料に外方拡散させるステップ、
を含む方法を提供する。

この態様は不純物誘発インターミキシングと不純物を含まないインターミキシングとを組み合わせる点で、有利である。

一実施形態では、第一材料は銅（Ｃｕ）を含む不純物材料でよく、第二材料はシリカ（ＳｉＯ₂）または酸化アルミニウム（Ａｌ₂Ｏ₃）などの誘電体材料でよい。

本発明の第三態様は、素子を形成する素子本体部分が少なくとも一つの量子井戸（ＱＷ）を含んでいる光学素子の製造方法であって、
素子本体部分の表面に、複数の不純物材料の領域をパターン形成し、少なくとも二つの不純物材料の領域を前記表面から異なる量だけ分離させ、
複数の領域の不純物材料を少なくとも一つの量子井戸とインターミックスさせ、前記少なくとも二つの領域でインターミックスされた少なくとも一つの量子井戸のバンドギャップが異なる値に調整されるステップ、
を含む方法を提供する。

不純物材料は、少なくとも銅（Ｃｕ）を含むことが好ましい。

本発明の第四態様は、本発明の第一、第二、または第三態様のいずれかに係る方法から作製される光学素子を提供する。

該光学素子は、集積光学素子または光電子素子とすることができる。

素子本体部分は、ＩＩＩ−Ｖ族半導体材料系により作製されうる。

ＩＩＩ−ＩＶ族半導体材料系は、ガリウムヒ素（ＧａＡｓ）をベースとする系でよく、この場合、実質的に６００ｎｍから１３００ｎｍの間の波長で作用する。代替的にＩＩＩ−ＩＶ族半導体材料系は、インジウムリンをベースとする系でもよく、この場合、実質的に１２００ｎｍから１７００ｎｍの間の波長で作用する。素子本体部分は、少なくとも部分的に、アルミ二ウムガリウムヒ素（ＡｌＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、インジウムガリウムヒ素リン（ＩｎＧａＡｓＰ）、インジウムガリウムアルミ二ウムヒ素（ＩｎＧａＡｌＡｓ）および／またはインジウムガリウムアルミ二ウムリン（ＩｎＧａＡｌＰ）から作製されうる。

素子本体部分は、第一の光学クラッド層、コア導波層、および第二の光学クラッド層、ならびに任意選択的にコンタクト層がその上に設けられた基板を含むことができる。

少なくとも一つの量子井戸（ＱＷ）を、コア導波層内に設けることができる。

代替的に、または追加的に、少なくとも一つの量子井戸（ＱＷ）を、クラッド層の一つまたは両方の内部に設けることができる。後者の場合、クラッド層のバンドギャップよりむしろ屈折率の調整の方におそらくより大きい関心が向けられると考えられる。

as-grownコア導波層は、第一および第二の光学層より小さいバンドギャップおよび高い屈折率を持つことができる。

本発明の第五態様は、本発明の第四態様に係る光学素子を少なくとも一つ含む光学集積回路、光電子集積回路（ＯＥＩＣ）、またはフォトニック集積回路（ＰＩＣ）を提供する。

本発明の第六態様は、本発明の第一または第二態様のいずれかに係る方法で使用される素子本体部分（「サンプル」）を提供する。

本発明の第七態様は、本発明の第一、第二、または第三態様のいずれかに係る方法で使用される、少なくとも一つの素子本体部分を含む材料のウェハを提供する。

以下、本発明の実施形態について、実施例として、添付の図面を参照しながら説明する。

最初に、図１（ａ）ないし（ｆ）を参照すると、本発明の第一実施形態に係る光学素子の製造方法が示されている。素子本体部分は、概略的に５ａで示され、素子がこれより作製される。該素子本体部分は、少なくとも一つの量子井戸（ＱＷ）構造１０ａを含む。該方法は、不純物材料を少なくとも一つの量子井戸１０ａとインターミックスさせるステップを含み、ここで不純物材料には銅（Ｃｕ）を含む（図１（ｅ）参照）。不純物材料は、この実施形態では、実質的に銅またはその合金で構成される。驚くべきことに、銅は、従来使用されてきた亜鉛（Ｚｎ）などの不純物より約１０⁶倍高速で拡散することが判明した。

図１（ｄ）から分かるように、該方法は、素子本体部分５ａ上に、またはそれに隣接して、不純物材料を含む層１５ａを堆積する先行ステップを含む。

この実施形態では、不純物材料はキャリア材料内に組み込まれる。この実施形態では、キャリア材料は、シリカ（ＳｉＯ₂）または酸化アルミニウム（Ａｌ₂Ｏ₃）などの誘電体材料である。この場合、層１５ａは、素子本体部分５ａの表面上に直接堆積される。層１５ａは、ダイオードまたはマグネトロンスパッタリング装置（図示せず）を使用することによって堆積することが好都合である。

該方法は、最初のステップとして、基板２０を準備し、該基板２０ａ上に、第一の光学クラッド層２５ａ、少なくとも一つの量子井戸構造１０ａを含むコア導波層３０ａ、第二の光学クラッド層３５ａ、および任意選択的にコンタクト層４０ａを成長させる。基板２０ａは一般的にｎ⁺をドープされる一方、第一の光学クラッド層２５ａはｎ型をドープされ、コア導波層３０ａは実質的に真性であり、第二の光学クラッド層３５ａはｐ型を、コンタクト層４０ａはｐ⁺ をドープされる。

理解されているように、第一の光学クラッド層２５ａ、コア導波層３０ａ、第二の光学クラッド層３５ａ、およびコンタクト層４０ａは、分子線エピタキシ（ＭＢＥ）または有機金属化学気相成長（ＭＯＣＶＤ）など、任意の適切な成長技術によって成長させることができる。

図１（ｅ）に示すように、素子本体部分５ａを、予め定められた時間、高温に昇温させることによって、不純物材料１５ａは、少なくとも一つの量子井戸１０ａとインターミックスさせられる。一般的に、昇温は７００℃から９５０℃までの範囲であり、予め定められた時間は、３０秒から３００秒の範囲である。この実施形態では、素子本体部分５ａを高温に昇温させることには、素子本体部分５ａのアニーリングを含むことができ、該アニーリングにより、銅は少なくとも一つの量子井戸１０ａに拡散し、かつ、さらに少なくとも一つの量子井戸１０ａからキャリア材料１５ａ内に、ガリウムなどのイオンまたは原子が外方拡散する。したがって、この実施形態は、少なくとも一つの量子井戸１０ａの不純物誘発インターミキシングと不純物を含まないインターミキシングとを組み合わせている。

要約すると、この第一実施形態の方法は、
（ａ）素子本体部分５ａを準備する（図１（ａ）参照）、
（ｂ）素子本体部分５ａに、ＰＥＣＶＤによってシリカ層を堆積し、ＰＥＣＶＤシリカ層上にフォトレジスト層をスピンコーティングする（図１（ｂ）参照）、
（ｃ）フォトレジストおよびＰＥＣＶＤシリカ層を、リソグラフィ技術、例えば、ＨＦエッチングまたはＣ₂Ｆ₆ドライエッチングによって、パターン形成する（図１（ｃ）参照）、
（ｄ）パターン形成された素子本体部分５ａ上に、不純物材料を含む層１５ａを堆積する（図１（ｄ）参照）、
（ｅ）素子本体部分５ａを、予め定められた時間、予め定められた温度に急速熱アニール処理して、予め定められたパターン形成領域で、少なくとも一つの量子井戸１０ａを部分的にインターミックスさせる（図１（ｅ）参照）、
（ｆ）素子本体部分５ａから種々の層を除去し、素子本体部分５ａ上にメタライズ化を生じさせ、そこに電気的接触を形成する（図１（ｆ）参照）。

図２には、本発明の第二実施形態に係る光学素子の製造方法が示されている。この第二実施形態では、第一実施形態において、図１（ｄ）のステップで、インターミックスする材料を含む材料の単層１５ａを堆積しているのと異なり、不純物材料の層を含む層１５ｂは、素子本体部分５ｂの表面に隣接して、スペーサ層１６ｂの上に堆積される。スペーサ層１６ｂは、シリカ（ＳｉＯ₂）または酸化アルミニウム（Ａｌ₂Ｏ₃）などの誘電体材料を含むことが好都合である。さらなる層１７ｂ、例えばさらなる誘電体層が、層１５ａの上に堆積される。この第二実施形態では、層１５ｂをスパッタリングの使用によって堆積させることが有利であり、スペーサ層１６ｂおよび／またはさらなる層１７ｂをスパッタリングまたはＰＥＣＶＤの使用によって堆積させることが有利である。

図３には、本発明の第三実施形態に係る光学素子の製造方法が示されている。第三実施形態に係る方法は、図１（ｄ）のステップ後に、層１５ｃを含む種々の層が素子本体部分５ｃから除去され、ＰＥＣＶＤシリカ層が素子本体部分５ｃの表面上に堆積されることを除いては、第一実施形態に係る方法と同様である。素子本体部分５ｃは、その後、図１（ｅ）のように急速熱処理される。驚くべきことに、急速熱処理の前に層１５ｃを除去しても、インターミックス材料（例えば銅）による、少なくとも一つの量子井戸１０ｃのインターミキシングが、図３の実施形態でも発生することが判明した。

図４には、本発明の第四実施形態に係る光学素子の製造方法に含まれる処理ステップの断面側面図が示されている。図４に示されるように、この実施形態では、素子本体部分５ｄは、繰返しパターン形成を施され、複数のＰＥＣＶＤシリカ層が設けられて、段付きのシリカパターンが得られる。ＰＥＣＶＤシリカ層がなく、素子本体部分５ｄの表面が露出した領域を含むパターンが、図４に示されている。ＰＥＣＶＤシリカ層のパターン上には、スパッタリングによって不純物材料を含む層１５ｄが堆積される。この実施形態では、層１５ｄは、銅などの不純物材料を含むシリカなどのキャリア材料で構成される。このようにパターン形成された素子本体部分５ｄは、次いで図１（ｅ）に示すように、急速熱アニール処理されて、素子本体部分５ｄ内に複数のインターミックスされた量子井戸領域４５ｄ、５０ｄ、５５ｄ、６０ｄ、６５ｄが設けられる。各々のインターミックスされた量子井戸領域は異なるバンドギャップに調整される。これは、各量子井戸インターミックス領域４５ｄないし６５ｄがＰＥＣＶＤシリカ段層によって層１５ｄから異なる量だけ離されるので、銅不純物材料によって誘発されるインターミキシングが各量子井戸インターミックス領域で異なるためである。

要約すると、本発明の不純物誘発量子井戸インターミキシング法またはプロセスは、制御された量の不純物を半導体に導入するために、Ｃｕをドープしたシリカ膜を使用する。銅は、不純物が誘発する無秩序化に、特に効果的な不純物であることが判明した。これは、銅が格子間位置および置換位置の両方に着座し、「キックアウト」メカニズムによりそれらの間を動き回るからである。これは、極めて高い拡散係数を持ち、インターミキシングが高速で行なわれることを意味し、さらに、銅は急激に拡散してインターミックスされた層に低い残留濃度を残す。さらに、ＳｉＯ₂キャップ内に銅を組み込むことによって、ＩＩＩ族元素のキャップへの外方拡散の効果が高温アニール中に誘発され、それによってＩＩＩ族空孔が追加的に生成され、インターミキシングの速度がさらに高まる。この技術は、広範囲のＩＩＩ−Ｖ族材料系で大きい差分のバンドギャップシフトを達成する効果的な手段として実証されており、非吸収鏡付き高出力レーザ、延長空洞レーザ、およびクロスポイントスイッチをはじめとする多数のモノリシック集積素子において、低い受動セクションの損失をもたらすために利用される。

量子井戸インターミキシングを誘発するために、非常に少量の銅（約１単分子層）が必要なだけである。一層の銅を半導体表面に直接蒸着させることは、銅の局所的濃度が非常に高くなり、高濃度により結果的にスパイクおよびクラスタ化などの非線形的拡散効果が発生するおそれがあるので、望ましくないと考えられる。さらに、半導体表面はアニーリング中に誘電体キャップによって保護される必要があり、ＳｉＯ₂封入の使用は、原子の外方拡散によりＩＩＩ族の空孔形成を促進する利点を追加的にもたらす。

本発明による方法では、銅をドープしたシリカの層からの拡散によって、銅を半導体に導入することができる。該層はダイオードまたはマグネトロンスパッタリング装置を使用して堆積され、銅およびＳｉＯ₂を同時にスパッタすることによって均一にドープすることができ（第一実施形態）、あるいは、ＳｉＯ₂薄膜によって半導体表面から後退した単一純粋層に銅を組み込むこともできる（第二実施形態）。後者の手法は、半導体内での銅の組込みレベルに対し、より大きい制御をもたらすようである。一般的に、アンドープシリカの薄い層（２０〜２０００ｎｍ）が堆積され、その後、約１〜３単分子層の銅が堆積される。次いで、該構造は、アンドープシリカのさらなる堆積によって完成する。さらに、該サンプルは、材料に応じて、７００℃ないし９５０℃の範囲の温度で、３０ないし３００秒間アニールされる。アニール段階中に、銅はシリカ層から半導体へ拡散する。銅は、半導体における極めて高い拡散係数を持ち、これによりインターミキシングが急激に生じる。さらに、銅は素子本体内に急速に拡散し、インターミックス層における残留濃度が低くなる。

上述した第一ないし第三実施形態に該当する方法によって作製した実験サンプルの多数の例を、以下に提示する。

検討した全てのサンプルは、分子線エピタキシ（ＭＢＥ）または有機金属気相エピタキシ（ＭＯＶＰＥ）のいずれかによって、ＧａＡｓまたはＩｎＰ基板上に成長させた全ｐ−ｉ−ｎ多層レーザ構造であった。エピ層は一般的に、ｐドープおよびｎドープクラッド層によって取り囲まれた２５０〜１０００ｎｍ厚さの高バンドギャップ導波路コア内に、略３〜１０ｎｍ厚さの一つまたはそれ以上の量子井戸（ＱＷ）を含む活性領域を備えていた。該構造は全て、概して１００〜３００ｎｍ厚さの高濃度にｐドープされた（１×１０¹⁹ｃｍ^-3）コンタクト層で被覆された。

（実施例１）
最初のサンプルにより、以下の結果が得られた。銅およびＳｉＯ₂の両方を同時にスパッタすることによって、概して厚さ２００ｎｍのＳｉＯ₂マトリックスに銅を組み込んだ。これは、ターゲット銅バッキングプレートの一部のエロージョンが行なわれるように、ターゲット周囲のアースシールドの高さを低減することによって達成した。このプロセスによって誘発された量子井戸インターミキシングの程度を、アニーリング後のフォトルミネセンス（ＰＬ）エネルギの変化を測定することによって決した。全ての場合に、実施例のサンプルをＰＥＣＶＤによりＳｉＯ₂を被覆した対照サンプルに照らして比較した。また特に明記しない限り、アニーリングは全て６０秒間実施した。

図５は、ＰＥＣＶＤによりＳｉＯ₂を被覆したサンプルと、スパッタによりＣｕ：ＳｉＯ₂を被覆したサンプルについて、１５５０ｎｍで発光するＭＯＶＰＥ成長したＩｎＧａＡｓ−ＩｎＧａＡｓＰで得られた初期結果を示す。ＰＥＣＶＤによりＳｉＯ₂を被覆したサンプルは、６５０℃の温度で最初のバンドギャップシフトを示すが、Ｃｕ：ＳｉＯ₂を被覆した材料では、約１００℃低い温度で有意なバンドギャップシフトが得られ、６５０℃〜６７５℃のアニール温度で８０ｍｅＶの差分バンドギャップシフトを得ることが可能になる。

（実施例２）
ＭＢＥによって成長させた材料の場合、図６に示すように、１５５０ｎｍで発光するＩｎＧａＡｓ−ＩｎＡｌＧａＡｓ材料系で同様の実施形態が得られる。この材料は、ＰＥＣＶＤによるＳｉＯ₂の下で得られた無視できるほど小さいシフトから分かるように、ＩｎＧａＡｓＰより大きい熱安定性を持つ。しかしＣｕ：ＳｉＯ₂を使用すると、最初に６００℃でシフトが得られ、７００℃のアニール温度では１００ｍｅＶを超えるまで増加した。

（実施例３および４）
同様の大きさのバンドギャップシフトは、図７に示すように、ＧａＡｓ−ＡｌＧａＡｓ（８５０〜８６０ｎｍ）およびＧａＩｎＰ−ＡｌＧａＩｎＰ（６７０ｎｍ）の多量子井戸（ＭＱＷ）構造においてスパッタによるＣｕ：ＳｉＯ₂膜を使用した場合にも得られた。ここでも、ＰＥＣＶＤによりＳｉＯ₂をした被覆サンプルは、使用した温度範囲全体で無視できるほどの小さいバンドギャップシフトを生じるが、簡明化のために図７では省略する。ＰＥＣＶＤによりＳｉＯ₂を被覆した場合には、いずれの材料でも同じ温度範囲全体にわたって無視できるほど小さいシフトが得られた。

（実施例５および６）
調査は、高温アニールの前に、スパッタによるＣｕ：ＳｉＯ₂被覆を除去し、ＰＥＣＶＤによるＳｉＯ₂と置換した後も、大きいバンドギャップシフトを得られることを示した。ＩｎＧａＡｓ−ＩｎＡｌＧａＡｓにおいて観察された典型的な効果を図８に示す。調査は、二次イオン質量分析（ＳＩＭＳ）測定およびスパッタリグシステムでの実験を通して、スパッタリングの初期段階中に半導体表面内への有意レベルのＣｕの組込みが増強に対する支配的メカニズムであることを示した。これを図９に示す。図９は、スパッタによりＳｉＯ₂を被覆したサンプル、およびＣｕ：ＳｉＯ₂の両方を被覆したサンプルについて、ＩｎＡｌＧａＡｓ材で得られたバンドギャップシフトを、PＥＣＶＤによるＳｉＯ₂および非ドープのＳｉＯ₂、ＰＥＣＶＤによるＳｉＯ₂を被覆したサンプルと比較して示す。ＰＥＣＶＤによるＳｉＯ₂被覆サンプルおよび非ドープのＳｉＯ₂を被覆したサンプルの場合、非常によく似た挙動を示すが、スパッタによりＣｕ：ＳｉＯ₂を被覆したサンプルを使用すると、大きい差分シフト（＞１００ｎｍ）が得られることを示す。

（実施例７）
インターミキシングの抑制は、スパッタリングプロセス中に、ＰＥＣＶＤによるＳｉＯ₂層で、サンプル表面を保護することによって可能であることが判明した。抑制の程度は保護被膜が厚いほど大きい。これを、ＩｎＧａＡｓ−ＩｎＡｌＧａＰの場合について、図１０に示す。この観察は、高温アニール中に、これらの薄いＳｉＯ₂層中にＣｕが拡散し、サンプルの上部層内がかなりの濃度になることを示す。この堆積技術は、Ｃｕ濃度に対し高度の制御をもたらし、サンプルの適切なパターン形成によって、一回のスパッタおよびアニールで様々なバンドギャップを得るのに有用であることが立証された。この手法は、おそらく半導体の活性領域内のＣｕ濃度を低下させ、処理される材料の品質の改善をもたらすと考えられる。図１０に示すように、フォトレジストの比較的厚い層を使用して、完全なインターミキシングの抑制が可能である。レジスト保護された材料の場合のシフトは、ＰＥＣＶＤによるＳｉＯ₂被覆材料で得られたものと同一である。抑制のこの改善は、拡散障壁の厚さの増加、およびレジスト内の銅拡散率の低下の両方に起因する。

ＳｉＯ_２膜の原子組成を決定し、ＳｉＯ₂膜の内部におけるＩＩＩ族の外方拡散の程度を測定するために、二次イオン質量分析（ＳＩＭＳ）およびラザフォード後方散乱（ＲＢＳ）測定も使用した。ＩｎＧａＡｓＰおよびＩｎＡｌＧａＡｓ材料の両方について、ＰＥＣＶＤによるＳｉＯ₂被覆では外方拡散が観察されなかった温度において、ＩｎおよびＧａの両方が半導体表面からスパッタによるＳｉＯ₂：Ｃｕ被覆へ外方拡散する明らかな兆候が示された。これは明らかに、ＩｎＧａＡｓＰの場合、銅の拡散によって誘発された点欠陥密度の増加による、Ｃｕをドープした材料における外方拡散に対する活性化温度の低下に起因する。

図１１は、ＰＥＣＶＤによるＳｉＯ₂およびスパッタＣｕ：ＳｉＯ₂を被覆したＩｎＧａＡｓＰ多量子井戸（ＭＱＷ）材料における６８０℃のアニーリング後のＳＩＭＳプロファイルを示す。スパッタ被覆材料の場合、ＩｎおよびＧａの外方拡散が明瞭に観察されるが、ＰＥＣＶＤによるＳｉＯ₂被覆では明らかでない。

その後の測定は、銅はＳｉＯ₂膜全体に１×１０²¹ｃｍ^-3の平均濃度で分布し、同様の密度が半導体表面で観察され、図１２に示すように、３００μｍの深さで１×１０¹⁸ｃｍ^-3にまで急速に低下することを示した。

図１２は、スパッタＣｕ：ＳｉＯ₂被覆を除去した後の非アニールＩｎＡｌＧａＡｓ多量子井戸（ＭＱＷ）サンプルのＳＩＭＳプロファイルを示す。Ｃｕ濃度は、約３００ｎｍの深さで５×１０¹⁷ｃｍ^-3のノイズリミットまで急速に低下する。

アニーリング後に、Ｃｕの顕著な拡散が発生したと考えられ、図１３に示すように、クラッド層全体および導波路領域内で、１ｎｍを越える深さまで、１×１０¹⁸ｃｍ^-3の濃度が得られた。

図１３は、７００℃でアニールし、Ｃｕ：ＳｉＯ₂被覆を除去した後のＩｎＡｌＧａＡｓサンプルのＳＩＳＭプロファイルを示す。

一部の実施例では、Ａｒ：Ｏ₂（９：１）プロセスガスおよび１ｋＶの直流セルフバイアスに対応する１１０ＷのＲＦパワーで、２×１０^-3ｍｂａｒのスパッタ圧により、第一の単一ターゲットダイオードスパッタリングシステムで、Ｃｕ：ＳｉＯ₂のスパッタリングを実行した。スパッタリング条件に対する銅誘発インターミキシングプロセスの依存性について、プロセス開発の早期段階で調査された。一部の初期の結果は、膜の厚さに対するシフトのほぼ線形の依存性を示唆したが、多数の矛盾する初期の報告があり、後の研究は、スパッタ層の厚さに対する依存性がほとんど無いことを示した。これは前記スパッタ層の厚さと矛盾しない。また、前記したスパッタキャップの除去後に観察されるインターミキシングと矛盾せず、これにより、この効果が主に、銅が半導体に直接導入される膜成長の早期段階によって制御されることが示される。１１０Ｗ未満のパワーの場合、ＲＦスパッタリングパワーに対する従属性はほとんど無いと思われる（より高いパワーは、ＳｉＯ₂ターゲットを破損する可能性があるので、調査することが不可能であった）。このことは、ＳｉＯ₂に比べて銅のスパッタ収率が著しく高いことを前提とすれば、あまり驚くことではないが、スパッタリング圧力に対するＱＷＩ率の強い従属性は観察された。しかし、アースシールドの領域内のスパッタリングおよびその結果としてのバッキングプレートのエロージョンを防止する、圧力の低下を伴う高電圧シースの厚さの増加による、同時Ｃｕ：ＳｉＯ₂堆積プロセスの影響である可能性が高い。スパッタリングガスとしての純粋Ａｒの使用も調査したが、インターミキシングの速度に対する明白な効果は無かった。

（実施例８）
他のサンプルでは、アースシールドの高さを操作することによって、ＳｉＯ₂およびＣｕの同時スパッタリングの使用を含む、第二スパッタリングシステムを使用した。上述したのと同様のスパッタリング条件を使用した。これにより、ＰＥＣＶＤによるＳｉＯ₂と比較して、大きい差分バンドギャップシフトの発生が可能となった。この点が、ＩｎＡｌＧａＡｓについて図１４に示されている。第一スパッタリングシステムで得られたバンドギャップシフトとも比較している。図１４は、ＰＥＣＶＤによるＳｉＯ₂、スパッタによるＳｉＯ₂、および第二スパッタリングシステムで堆積したＣｕ：ＳｉＯ₂、ならびに第一スパッタリングシステムで堆積したスパッタＣｕ：ＳｉＯ₂をそれぞれ被覆したＩｎＡｌＧａＡｓに対して得られたＰＬのシフトを示す。これは、銅が組み込まれない場合、バンドギャップシフトがＰＥＣＶＤによるＳｉＯ₂で得られたものと同じであるが、銅を意図的に組み込んだ場合には大きい差分シフトが得られることを示す。バンドギャップシフトの程度は、第一スパッタリングシステムで得られたものよりわずかに低いようであった。それは、おそらくスパッタリングプラズマへのバッキングプレートの暴露の程度が低減したために、銅の組込みレベルがわずかに低くなったことによって説明することができる。

（実施例９）
次に、多層手法を利用した第三実施形態について説明する。前述の通り、これは半導体表面に近接しているが、スパッタＳｉＯ₂の薄い層によって表面から後退した薄膜内に銅を組み込むことを含む。ＳｉＯ₂層は前述した標準的条件を用いてスパッタしたが、銅層は、同じ圧力であるが、スパッタリング速度を低下して、含まれる銅の濃度に対して、より大きい制御を達成するために、２５Ｗの低いＲＦパワーで堆積した。図１５は、この方法を使用したＩｎＡｌＧａＡｓの幾つかの典型的結果、特にＩｎＡｌＧａＡｓにおけるＳｉＯ₂／Ｃｕ／ＳｉＯ₂多層堆積技術により達成されたバンドギャップシフトを示す。ここで、第二の数字は銅層の堆積時間を指し、第一および第三の値は周囲のＳｉＯ₂層の厚さを指す。これは、半導体表面から２００ｎｍ後退した銅の薄い層（２〜３分子層）が、ＰＥＣＶＤによるＳｉＯ₂被覆サンプルに比較して、大きく、明らかに飽和したバンドギャップシフトを達成できることを示している。銅膜の厚さを増加しても、差分シフトに明らかな増加は得られないようである。しかし、同一厚さの銅層を使用するが、後退を４００ｎｍに倍化すると、ＱＷＩプロセスに対する活性化温度が上がるので、７７５℃で２００ｎｍの場合のおよそ半分の差分シフトになる。該技術のさらなる最適化には、充分な不純物の組込みを確実にして、最小限の残留銅濃度で、大きい差分バンドギャップシフトが達成されるように、後退の程度と銅膜の厚さをバランスさせることが要求される。

（実施例１０）
上記の手法は、図１６に示すように、９８０ｎｍで発光するＩｎＧａＡｓ−ＧａＡｓ ＱＷ材料でも十分に実現された。図１６は、ＰＥＣＶＤによるＳｉＯ₂、および第一ＳｉＯ₂層の厚さを変化させてスパッタＳｉＯ₂／Ｃｕ／ＳｉＯ₂を被覆したときの９８０ｎｍ材料のフォトルミネセンス（ＰＬ）のシフトを示す。ここで、銅がサンプル表面上に直接堆積された層の場合、差分バンドギャップシフトは最大であり、ＳｉＯ₂後退層の厚さが増加するにつれて低下することが明らかであった。後退厚さを増加できる程度は、材料の低い熱安定性によって制限され、これにより、達成可能な差分バンドギャップシフトの大きさを制限する。差分シフトの増大は、単にアニール時間を増加させることによって達成することができ、銅ドープ膜のインターミキシングを劇的に増大させることができる。しかし、これは、ＰＥＣＶＤによるＳｉＯ₂層にはほとんど影響しない。

上述した本発明の実施形態は単なる例として挙げたものであって、本発明の範囲を限定するものではない。特に、開示した実施形態に対し、本発明の範囲において、変形を施すことが可能である。

本発明の第一実施形態に係る光学素子の製造方法に含まれる処理ステップの一連の略側面断面図である。 本発明の第一実施形態に係る光学素子の製造方法に含まれる処理ステップの一連の略側面断面図である。 本発明の第一実施形態に係る光学素子の製造方法に含まれる処理ステップの一連の略側面断面図である。 本発明の第一実施形態に係る光学素子の製造方法に含まれる処理ステップの一連の略側面断面図である。 本発明の第一実施形態に係る光学素子の製造方法に含まれる処理ステップの一連の略側面断面図である。 本発明の第一実施形態に係る光学素子の製造方法に含まれる処理ステップの一連の略側面断面図である。 本発明の第二実施形態に係る光学素子の製造方法に含まれる処理ステップの略側面断面図である。 本発明の第三実施形態に係る光学素子の製造方法に含まれる処理ステップの略側面断面図である。 本発明の第四実施形態に係る光学素子の製造方法に含まれる処理ステップの略側面断面図である。 本発明の実施形態に係る第一サンプルのアニール温度に対するバンドギャップのシフトを示す。 本発明の実施形態に係る第二サンプルのアニール温度に対するバンドギャップのシフトを示す。 本発明の実施形態に係る第三および第四サンプルのアニール温度に対するバンドギャップのシフトを示す。 本発明の実施形態に係る第五サンプルのアニール温度に対するバンドギャップのシフトを示す。 本発明の実施形態に係る第六サンプルのアニール温度に対するバンドギャップのシフトを示す。 本発明の実施形態に係る第七サンプルのアニール温度に対するバンドギャップのシフトを示す。 （ａ）および（ｂ） 本発明の実施形態に係るサンプルの深さに対するイオンカウントを示す。 本発明の実施形態に係るサンプルの深さに対するイオン／原子カウントを示す。 本発明の実施形態に係るサンプルの深さに対するイオン／原子カウントを示す。 本発明の第八実施形態に係るサンプルのアニール温度に対するバンドギャップシフトを示す。 本発明の第九実施形態に係る第八サンプルのアニール温度に対するバンドギャップシフトを示す。 本発明の第十実施形態に係る第九サンプルのアニール温度に対するバンドギャップシフトを示す。

Claims (29)

1. 基板の上に、第一の光学クラッド層、コア導波層、および第二の光学クラッド層を含み、かつ、少なくとも一つの量子井戸を有する構造を成長させ、該構造の上にコンタクト層を成長させて、光学素子を形成する素子本体部分を得るステップと、
   該素子本体部分の上に、または該素子本体部分に隣接して、少なくとも銅を有する不純物材料を含む層を堆積するステップと、および、
   前記不純物材料を、前記少なくとも一つの量子井戸とインターミックスさせるステップと、
   を含む、光学素子の製造方法。
2. 前記コア導波層が、前記少なくとも一つの量子井戸を含む、請求項１に記載の光学素子の製造方法。
3. 前記第一の光学クラッド層、および／または前記第二の光学クラッド層が、前記少なくとも一つの量子井戸を含む、請求項１または２に記載の光学素子の製造方法。
4. 前記不純物材料は、実質的に銅またはその合金からなる、請求項１に記載の光学素子の製造方法。
5. 前記不純物材料がキャリア材料に組み込まれている、請求項１〜４のいずれかに記載の光学素子の製造方法。
6. 前記キャリア材料が誘電体材料である、請求項５に記載の光学素子の製造方法。
7. 前記コンタクト層の表面上に、前記不純物材料を含む層を直接堆積させる、請求項５または６に記載の光学素子の製造方法。
8. スパッタリング装置の使用により、前記不純物材料を含む層を堆積する、請求項７に記載の光学素子の製造方法。
9. 前記不純物材料を含む層を、前記素子本体部分の表面に隣接してスペーサ層上に堆積させる、請求項１〜３のいずれかに記載の光学素子の製造方法。
10. 前記スペーサ層が、誘電体材料を含む、請求項９に記載の光学素子の製造方法。
11. 前記不純物材料を含む層上に、さらなる誘電体層を堆積させる、請求項９または１０に記載の光学素子の製造方法。
12. 前記不純物材料を含む層をスパッタリング装置の使用により堆積させ、前記スペーサ層および／またはさらなる誘電体層をスパッタリング装置の使用により堆積させる、請求項９〜１１のいずれかに記載の光学素子の製造方法。
13. 前記不純物材料を含む層が、１〜３単分子層の銅からなる、請求項９〜１２のいずれかに記載の光学素子の製造方法。
14. 前記コンタクト層の表面上に、前記不純物材料を含む層を直接堆積させる、請求項１〜４のいずれかに記載の光学素子の製造方法。
15. 前記不純物材料を含む層上に、さらなる誘電体層を堆積させる、請求項１４に記載の光学素子の製造方法。
16. 前記不純物材料を含む層をスパッタリング装置の使用により堆積させ、前記さらなる誘電体層をスパッタリング装置の使用により堆積させる、請求項１４または１５に記載の光学素子の製造方法。
17. 前記不純物材料を含む層が、１単分子層の銅からなる、請求項１４〜１６のいずれかに記載の光学素子の製造方法。
18. 前記第一の光学クラッド層、前記コア導波層、前記第二の光学クラッド層、および前記コンタクト層を、分子線エピタキシまたは有機金属化学気相成長によって成長させる、請求項１〜１７のいずれかに記載の光学素子の製造方法。
19. 前記インターミキシングの前に、前記素子本体部分から前記不純物材料を含む層を除去する、請求項５〜８のいずれかに記載の光学素子の製造方法。
20. 前記素子本体部分を、予め定められた時間、高温まで昇温させることによって、前記不純物材料を前記少なくとも一つの量子井戸とインターミックスさせる、請求項１〜１９のいずれかに記載の光学素子の製造方法。
21. 前記昇温が７００℃〜９５０℃の範囲までなされ、前記予め定められた時間は３０秒〜３００秒の範囲である、請求項２０に記載の光学素子の製造方法。
22. 前記素子本体部分を高温まで昇温させるステップに、該素子本体部分をアニーリングすることが含まれ、該アニーリングにより、前記不純物材料の前記少なくとも一つの量子井戸への拡散、および、該量子井戸から前記キャリア材料、前記スペーサ層、または前記さらなる誘電体層へのイオンまたは原子の外方拡散が引き起こされる、請求項５〜１３、１５〜１７、１９に従属する、請求項２０または２１に記載の光学素子の製造方法。
23. 請求項１〜２２のいずれかに記載の方法により作製された光学素子。
24. 前記光学素子が、集積光学素子または光電子素子である、請求項２３に記載の光学素子。
25. 前記素子本体部分が、ＩＩＩ−Ｖ族半導体材料系により形成されている、請求項２３に記載の光学素子。
26. 前記ＩＩＩ−Ｖ族半導体材料系が、ガリウムヒ素をベースとする系であり、実質的に６００ｎｍ〜１３００ｎｍの間の波長で作用する、請求項２５に記載の光学素子。
27. 前記ＩＩＩ−Ｖ族半導体材料系が、インジウムリンをベースとする系であり、実質的に１２００ｎｍ〜１７００ｎｍの間の波長で作用する、請求項２５に記載の光学素子。
28. 前記素子本体部分が、少なくとも部分的に、アルミ二ウムガリウムヒ素、インジウムガリウムヒ素、インジウムガリウムヒ素リン、インジウムガリウムアルミ二ウムヒ素、および／またはインジウムガリウムアルミ二ウムリンにより形成されている、請求項２５に記載の光学素子。
29. 請求項２３〜２８のいずれかに記載の光学素子を少なくとも一つ含む光学集積回路、光電子集積回路（ＯＥＩＣ）、またはフォトニック集積回路（ＰＩＣ）。

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