JP4710112B2

JP4710112B2 - Semiconductor device

Info

Publication number: JP4710112B2
Application number: JP2000241995A
Authority: JP
Inventors: 順齋藤; 直樹熊谷
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2000-08-10
Filing date: 2000-08-10
Publication date: 2011-06-29
Anticipated expiration: 2020-08-10
Also published as: JP2002057349A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にパワーデバイスの制御駆動用の高耐圧ＩＣに用いられる高耐圧ダイオード構造を持った半導体装置に関する。
【０００２】
【従来の技術】
３相交流モータを制御駆動する装置として、直流を３相交流に変換するインバータ装置が知られている。この電力変換装置の一例を図４に示す。
【０００３】
図４はインバータ装置の構成例を示す図である。
このインバータ装置は、端子Ｐ，Ｎに印加された直流電圧を３相交流に変換して３相交流モータ１０に供給するもので、グランド電位あるいはこれに近い低電位を基準電位としてスイッチング動作を行う下アーム基準回路またはグランド基準回路２０と、３相交流モータ１０の端子Ｕ，Ｖ，Ｗにおいて、インバータ装置の直流中間電位に相当し、スイッチング動作に応じて低電位と高電位との間で大きく変動する変動電位を基準電位としてスイッチング動作を行う上アーム基準回路３０とから構成されている。
【０００４】
グランド基準回路２０は、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）とする半導体スイッチ２１〜２３と、ＦＷＤ（Free Wheel Diode）２４〜２６と、駆動回路２７〜２９とで構成されている。
【０００５】
上アーム基準回路３０も、たとえばＩＧＢＴとする半導体スイッチ３１〜３３と、ＦＷＤ３４〜３６と、駆動回路３７〜３９とで構成されている。
グランド基準回路２０および上アーム基準回路３０の駆動回路２７〜２９，３７〜３９はインタフェース回路（Ｉ／Ｆ）４０を介して制御部５０に接続されている。
【０００６】
制御部５０は、たとえばＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などによって構成される。この制御部５０は、インタフェース回路４０を介して各駆動回路２７〜２９，３７〜３９を制御することにより、半導体スイッチ２１〜２３，３１〜３３をスイッチング動作させ、直流電圧から３相交流モータ１０に供給する３相交流を発生させる。制御部５０は、また、各駆動回路２７〜２９，３７〜３９から電源電圧異常、過電流状態、過熱状態などの不具合の発生を表すアラーム信号が送られてきた場合に、グランド基準回路２０および上アーム基準回路３０の動作を停止するよう制御する。
【０００７】
インタフェース回路４０は、グランド基準回路２０と制御部５０との間で情報の仲介を行うとともに、基準電位が異なる上アーム基準回路３０と制御部５０との間でも情報の仲介を行うよう構成されている。
【０００８】
図５は１相分の駆動回路およびその周辺部の詳細な構成を示す図である。
この図において、駆動回路として、グランド基準回路２０の駆動回路２７および上アーム基準回路３０の駆動回路３７を示してある。グランド基準回路２０の駆動回路２７は、電源監視部２７ａ、異常検出部２７ｂ、インタフェース部２７ｃおよびドライバ２７ｄによって構成され、上アーム基準回路３０の駆動回路３７も、同様に、電源監視部３７ａ、異常検出部３７ｂ、インタフェース部３７ｃおよびドライバ３７ｄによって構成されている。
【０００９】
まず、グランド基準回路２０の駆動回路２７において、電源監視部２７ａは、駆動回路２７に供給される電源電圧が正常範囲であるか否かを判定し、異常と判定した場合には、インタフェース部２７ｃおよびインタフェース回路４０を介して制御部５０へ通知する。
【００１０】
異常検出部２７ｂは、半導体スイッチ２１に流れる電流と半導体スイッチ２１の温度とを監視しており、半導体スイッチ２１に過大な電流が流れた場合または半導体スイッチ２１が過熱した場合に、インタフェース部２７ｃおよびインタフェース回路４０を介して制御部５０へ通知する。
【００１１】
インタフェース部２７ｃは、インタフェース回路４０を介して駆動回路２７と制御部５０との間でアラーム信号や半導体スイッチ２１を駆動する制御信号の受け渡しを行う。
【００１２】
ドライバ２７ｄは、インタフェース部２７ｃを介して制御部５０から供給された制御信号に応じて半導体スイッチ２１を駆動する。
上アーム基準回路３０の駆動回路３７において、電源監視部３７ａは、駆動回路３７に供給される電源電圧が正常範囲であるか否かを判定し、異常と判定した場合には、インタフェース部３７ｃおよびインタフェース回路４０を介して制御部５０へ通知する。
【００１３】
異常検出部３７ｂは、半導体スイッチ３１に流れる電流と半導体スイッチ３１の温度とを監視しており、半導体スイッチ３１に過大な電流が流れた場合または半導体スイッチ３１が過熱した場合に、インタフェース部３７ｃおよびインタフェース回路４０を介して制御部５０へ通知する。
【００１４】
インタフェース部３７ｃは、インタフェース回路４０を介して駆動回路３７と制御部５０との間でアラーム信号や半導体スイッチ３１を駆動する制御信号の受け渡しを行う。この場合、基準電位が一定でない駆動回路３７とグランドレベルを基準電位とする制御部５０との間で情報の授受ができるようインタフェース回路４０と協働して物理特性の整合を図るようにしている。
【００１５】
なお、グランド基準回路２０は、基準電位がグランドレベルであるため、駆動回路２７〜２９における電源監視は１箇所でよく、この例では、駆動回路２７に電源監視部２７ａを備えるようにしている。これに対し、上アーム基準回路３０の駆動回路３７〜３９では、基準電位がそれぞれ異なるため、各駆動回路３７〜３９に供給される電源は個別に検出する必要があり、したがって、他の駆動回路３８，３９も同じ電源監視部を備えている。
【００１６】
図６は上アーム基準回路からアラーム信号を伝達する部分の詳細を示す回路図である。
上アーム基準回路３０の駆動回路３７に設けられるインタフェース部３７ｃは、たとえばＮチャネルＭＯＳ型ＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）とするトランジスタ３７ｃａと、インバータ３７ｃｂと、電源３７ｃｃと、フリップフロップ３７ｃｄとから構成されている。また、インタフェース回路４０は、電源４０ａと、インバータ４０ｂと、抵抗４０ｃとによって構成されている。さらに、インタフェース部３７ｃとインタフェース回路４０とは、ダイオード６０によって接続されている。
【００１７】
インタフェース部３７ｃにおいて、電源３７ｃｃのプラス側は、インバータ３７ｃｂに接続され、マイナス側はインバータ３７ｃｂ、トランジスタ３７ｃａのソース、および駆動回路３７の基準電位部分（グランドパターン）に接続されている。フリップフロップ３７ｃｄの入力端子Ｓは、電源監視部３７ａおよび異常検出部３７ｂのアラーム信号を受けるようそれらの出力に接続され、出力端子Ｑは、インバータ３７ｃｂの入力に接続されている。インバータ３７ｃｂの出力は、トランジスタ３７ｃａのゲートに接続されている。
【００１８】
トランジスタ３７ｃａのドレインは、ダイオード６０のカソードに接続され、ダイオード６０のアノードは、インタフェース回路４０のインバータ４０ｂの入力および抵抗４０ｃの一端に接続されている。電源４０ａのプラス側は、インバータ４０ｂと抵抗４０ｃの他端に接続され、マイナス側は、インバータ４０ｂとインタフェース回路４０の基準電位部分（グランドパターン）に接続されている。
【００１９】
以上の構成において、トランジスタ３７ｃａのドレインの電位がインバータ４０ｂの入力側の電位より高いとき、ダイオード６０は逆バイアスとなって遮断状態となる。一方、トランジスタ３７ｃａのドレインの電位がインバータ４０ｂの入力側の電位より低いとき、ダイオード６０は順バイアスとなって導通状態となる。
【００２０】
ここで、電源監視部３７ａまたは異常検出部３７ｂが電源電圧の異常または半導体スイッチ３１の過電流状態または過熱状態を検出してアラーム信号を出したとする。このアラーム信号は、フリップフロップ３７ｃｄによってラッチされ、記憶される。すると、フリップフロップ３７ｃｄの出力信号はインバータ３７ｃｂを介してトランジスタ３７ｃａを駆動し、ＯＮ状態にする。
【００２１】
このとき、ダイオード６０が順バイアスの状態になっているか、逆バイアスから順バイアスの状態に遷移すると、”Ｈ”の状態であったインバータ４０ｂの入力は”Ｌ”の状態になり、インバータ４０ｂの出力が”Ｈ”の状態になってアラーム信号が制御部５０へ伝達される。制御部５０は、アラーム信号を受けると、すべての駆動回路２７〜２９，３７〜３９に対し半導体スイッチ２１〜２３，３１〜３３をＯＦＦにする制御信号を出力する。
【００２２】
このダイオードを利用して上アーム基準回路３０とインタフェース回路４０とを接続する構成は、本願出願人によって提案されたもので（特願平１１−３０３２４８号）、トランジスタ３７ｃａのドレインの電位がインバータ４０ｂの入力側の電位より高くダイオード６０が逆バイアス状態となった場合に、そのドレインとインバータ４０ｂの入力側との電位差がすべてダイオード６０にかかることから、信号伝達用のトランジスタ３７ｃａとして、耐圧の低いＮチャネルＭＯＳ型ＦＥＴの使用が可能になり、したがって、高耐圧にする必要がなく、小さなサイズで形成することができるという利点を有しているものである。
【００２３】
以上のようなインバータ装置において、半導体スイッチ２１〜２３，３１〜３３とＦＷＤ２４〜２６，３４〜３６で構成されるパワー部に、これらのドライブ機能、電源電圧検出・保護、過電流検出・保護、過熱検出・保護などのインテリジェント機能を組み合わせて、ＩＰＭ（Intelligent Power Module）と呼ばれるパワーモジュールを構成することが行われている。
【００２４】
そして、近年、このようなＩＰＭの小型化、高機能化、低コスト化、低消費電流化のために、高耐圧ＩＣ（ＨＶＩＣ：High Voltage Integrated Circuit）が、上下アームのドライバ機能や各種保護機能、インタフェース機能などを有するＩＣとして、使用されつつある。
【００２５】
高耐圧ＩＣは、半導体スイッチとして使用しているＩＧＢＴの素子耐圧である６００Ｖあるいは１２００Ｖといった高電圧を制御できる構造を有するＩＣであり、グランド電位を基準としたグランド基準回路２０の部分と、スイッチング動作に応じて変動する電位を基準とした上アーム基準回路３０の部分とが共存した構成となっている。
【００２６】
一般的に、高耐圧ＩＣは、上アーム基準回路とグランド基準回路との電位を分離するために耐圧構造を形成し、上アーム基準回路を耐圧構造で囲むような構成をしている。この耐圧構造の例として、ダブルリサーフ構造の断面概略を図７に示す。
【００２７】
図７はダブルリサーフ構造を用いた耐圧構造の断面概略図である。
このダブルリサーフ構造は、Ｐ基板７１の表面にＮ−領域７２を形成し、さらにその表面にＰ−領域７３を形成し、ＰＮ接合の逆バイアスを用いて、上アーム基準回路とグランド基準回路との電位を分離する構造である。この図において、ＧＮＤはグランド基準回路の基準電位、ＬＯＣＯＳは熱酸化膜、ＶＤＤＰは上アーム基準回路の電源、ＧＮＤＰは上アーム基準回路の基準電位を示している。
【００２８】
また、高耐圧ＩＣは、グランド基準回路と上アーム基準回路との間でアラーム信号の伝達を行うための高耐圧レベルシフタを有する。
高耐圧レベルシフタの内、特にレベルダウン機能について述べる。
【００２９】
レベルダウン回路は、上アーム基準回路のアラーム信号などをグランド基準回路の信号に変換する回路である。このレベルダウン回路には、たとえば特開平９−５５４９８号公報、特開平１０−２７８５３号公報などに示されているように、高耐圧のＰチャネルＭＯＳ型ＦＥＴを用いる構造が一般的に用いられている。このレベルダウン回路を高耐圧ＩＣの上面から見た状態を図８に示す。
【００３０】
図８は高耐圧のＰチャネルＭＯＳ型ＦＥＴを用いた高耐圧ＩＣのレベルダウン回路を上面から見た概略図である。
この図において、上アーム基準回路領域７５とグランド基準回路領域７６とは耐圧構造部７７にて分離されており、上アーム基準回路領域７５の中にレベルダウン回路の高耐圧のＰチャネルＭＯＳ型ＦＥＴ７８が形成されている。この例では、上アーム基準回路領域７５の中に２個のＰチャネルＭＯＳ型ＦＥＴ７８を形成した場合を示している。ＰチャネルＭＯＳ型ＦＥＴ７８のドレインは、レベルダウン回路の出力７９を構成している。
【００３１】
ここで、以上のようなレベルダウン回路に高耐圧のＰチャネルＭＯＳ型ＦＥＴではなく、上アーム基準回路７５とグランド基準回路７６とを接続する上述したダイオードを形成しようとする場合、ダイオードは上アーム基準回路領域７５の外側のグランド基準回路領域７６に形成される。このダイオードの形成例を図９に示す。
【００３２】
図９は高耐圧ダイオードを用いた高耐圧ＩＣのレベルダウン回路を上面から見た概略図である。
上アーム基準回路７５とグランド基準回路７６とを接続する高耐圧ダイオード８０は、上アーム基準回路領域７５の外側のグランド基準回路領域７６において、カソード８０ａおよびアノード８０ｂが耐圧構造部８０ｃにより分離されて形成される。
【００３３】
【発明が解決しようとする課題】
しかしながら、従来構成の高耐圧ＩＣでは、高耐圧のＰチャネルＭＯＳ型ＦＥＴのドレインは、グランド基準信号の出力となるため、さらに耐圧構造部７８ａを形成する必要がある。あるいは高耐圧ダイオードをグランド基準回路領域に形成するとすると、さらにその分、素子形成のための面積が必要になり、高耐圧ＩＣが大型化してしまうという問題点があった。
【００３４】
また、特開平９−５５４９８号公報に記載の図１３、図１４および特開平１０−２７８５３号公報に記載の図１０では、高耐圧のＰチャネルＭＯＳ型ＦＥＴを上アーム基準回路を分離する耐圧構造部の位置に形成しているが、高耐圧のＰチャネルＭＯＳ型ＦＥＴの耐圧構造部と上アーム基準回路を分離する耐圧構造部とを共用しているだけで、この場合も高耐圧ＩＣの面積が増大する。
【００３５】
さらに、特開平９−５５４９８号公報、特開平１０−２７８５３号公報のレベルダウン回路は、上アーム基準回路の電位が変動している間も信号の伝達を行うため、スイッチング時の瞬間的な電圧変動によって発生するノイズが誤ってアラーム信号として検出される可能性があり、誤動作が発生する問題がある。
【００３６】
本発明はこのような点に鑑みてなされたものであり、よりサイズが小さくしかも誤動作が発生し難いレベルダウン回路を持った半導体装置を提供することを目的とする。
【００３７】
【課題を解決するための手段】
本発明では上記問題を解決するために、第一導電形の第一領域、前記第一領域の主表面に選択的に形成された第二導電形の第二領域および前記第二領域の主表面に基準電位の異なる回路を分離するように選択的に形成された前記第一導電形の第三領域で構成される耐圧構造部を備えた半導体装置において、前記耐圧構造部の前記第三領域に隣接して前記第二領域の主表面に選択的に形成された前記第一導電形の第四領域と前記耐圧構造部の前記第三領域の主表面に選択的に形成された前記第二導電形の第五領域とを電極とし、前記耐圧構造部によって分離された基準電位の異なる回路同士の信号伝達に用いられるダイオードを備えていることを特徴とする半導体装置が提供される。
【００３８】
このような半導体装置によれば、基準電位の異なる回路を分離している耐圧構造部にダイオードを作り込むようにしことにより、レベルダウン回路の耐圧構造部を挟んで形成される回路同士の信号伝達のためのダイオードを回路内に形成する必要がなく、チップ面積を小さくすることができる。また、ダイオードは一方の回路が他方の回路よりも高電位に変動しているときには信号伝達を行わないため、スイッチング時の瞬間的な電圧変動によって発生するノイズの影響を受けない構成にすることが可能になる。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態として、図６に示した高耐圧ダイオードを用いたレベルダウン回路を高耐圧ＩＣに適用した場合を例に図面を参照して詳細に説明する。
【００４０】
図１は本発明による半導体装置の構造を有する高耐圧ＩＣの断面概略図である。
この図において、グランド基準回路８１と上アーム基準回路８２とは、Ｐ基板８３の表面にＮ−領域８４を形成し、その表面にＰ−領域８５を形成し、さらにその表面に熱酸化膜ＬＯＣＯＳを形成してダブルリサーフ構造を有する耐圧構造部８６によって分離されている。グランド基準回路８１および上アーム基準回路８２には、図示はしないが、前記した半導体スイッチ、ＦＷＤ、駆動回路などが形成されている。
【００４１】
グランド基準回路８１には、その基準電位ＧＮＤに接続するＰ＋領域８７が形成され、上アーム基準回路８２には、その電源ＶＤＤＰに接続するＮ＋領域８８および基準電位ＧＮＤＰに接続するＰ＋領域８９が形成されている。さらに、耐圧構造部８６のＰ−領域８５の上アーム基準回路８２側の端にＮ＋領域９０を形成し、Ｐ−領域８５に隣接するグランド基準回路８１にＰ＋領域９１を形成している。ここで、上アーム基準回路８２側のＰ−領域８５内に形成されたＮ＋領域９０をカソード、グランド基準回路８１側のＰ＋領域９１をアノードとする高耐圧ダイオードを構成している。この高耐圧ダイオードが、図６に例示したレベルダウン回路のダイオード６０に対応する。
【００４２】
図２は高耐圧ＩＣの高耐圧ダイオード周囲を上面から見た概略図である。
この図において、上アーム基準回路領域８２ａとグランド基準回路領域８１ａとは、ダブルリサーフ構造の耐圧構造部８６にて分離されている。そして、この耐圧構造部８６に高耐圧ダイオード９２〜９５が形成されている。なお、この図示の例では、耐圧構造部８６に４つの高耐圧ダイオード９２〜９５を形成した場合を示したが、この数は必要に応じて増減することができる。高耐圧ダイオード９２〜９５は、上アーム基準回路領域８２ａと接している側がカソード、グランド基準回路領域８１ａと接している側がアノードになっている。
【００４３】
図示はしないが、この上アーム基準回路領域８２ａの中にレベルダウン回路の低耐圧のＮチャネルＭＯＳ型ＦＥＴが形成され、そのドレインが高耐圧ダイオード９２〜９５のカソードに接続され、アノードがレベルダウン回路の出力９６〜９９を構成している。
【００４４】
次に、高耐圧ダイオード同士の電位的な分離および高耐圧ダイオードと耐圧構造部との電位的な分離について説明する。
図３は高耐圧ダイオードの分離の説明図である。
【００４５】
まず、高耐圧ダイオード同士の電位的な分離は、図１に示したアノードの下のＰ＋領域９１、Ｐ領域９１ａ、熱酸化膜ＬＯＣＯＳの下のＰ−領域８５、カソードを形成するＮ＋領域９０を分離することで行われる。すなわち、図３において、高耐圧ダイオード９３，９４が隣接配置されているが、これらの間に位置する分離領域１００には、上述のアノードの下のＰ＋領域９１、Ｐ領域９１ａ、熱酸化膜ＬＯＣＯＳの下のＰ−領域８５、カソードを形成するＮ＋領域９０は形成されておらず、高耐圧ダイオード９３，９４を互いに分離している。
【００４６】
また、高耐圧ダイオードと耐圧構造部との電位的な分離も、図１に示したアノードの下のＰ＋領域９１、Ｐ領域９１ａ、熱酸化膜ＬＯＣＯＳの下のＰ−領域８５を分離することで行われる。すなわち、図３において、高耐圧ダイオード９４と耐圧構造部８６とが隣接配置されているが、これらの間に位置する分離領域１０１には、図１に示したアノードの下のＰ＋領域９１、Ｐ領域９１ａおよび図７に示したグランド基準回路の基準電位ＧＮＤの下のＰ＋領域、Ｐ領域を形成しないようにし、また、熱酸化膜ＬＯＣＯＳの下のＰ−領域８５も形成しないようにすることで、高耐圧ダイオード９４と耐圧構造部８６とを分離することができる。高耐圧ダイオード９４のカソードを形成するＮ＋領域９０もこの分離領域１０１で終端となる。
【００４７】
なお、図３の耐圧構造部は曲率部に形成されているが、直線部分に形成することもできる。
本実施の形態によれば、高耐圧ダイオードは、図７に示した上アーム基準回路とグランド基準回路とを分離するために形成したダブルリサーフ構造の耐圧構造部に作り込むことができるため、耐圧構造部によって隔てられた上アーム基準回路の外側のグランド基準回路の領域に高耐圧ダイオードを形成する必要がないため、その分、チップ面積を大幅に縮小することが可能となる。
【００４８】
また、高耐圧ダイオードを図６に示したようなレベルダウン回路に適用した場合には、上アーム基準回路の基準電位が下がった時のみ信号を伝達するという機能を有するため、半導体スイッチのスイッチングによる上アーム基準回路の電位の変動に応じた電圧変動により発生するノイズでインバータ装置が誤動作してしまうというような心配はない。
【００４９】
また、同様に高耐圧ＩＣにおいて、耐圧構造部にＰ−領域を持たないリサーフ構造を用いているような場合には、図１に示すようなＰ−領域８５およびカソードのＮ＋領域９０を加えることで、高耐圧ダイオードを形成することが可能となる。
【００５０】
【発明の効果】
以上説明したように、本発明では、パワーデバイスの制御駆動用などに用いられる高耐圧ＩＣにおいて、上アーム基準回路とグランド基準回路とを分離する耐圧構造部をダブルリサーフ構造あるいはリサーフ構造とし、その耐圧構造部に高耐圧ダイオードを形成する構成にした。これにより、チップサイズの縮小によるコストダウンと、上アーム基準回路の電位変動による誤動作の防止を実現することが可能となる。
【図面の簡単な説明】
【図１】本発明による半導体装置の構造を有する高耐圧ＩＣの断面概略図である。
【図２】高耐圧ＩＣの高耐圧ダイオード周囲を上面から見た概略図である。
【図３】高耐圧ダイオードの分離の説明図である。
【図４】インバータ装置の構成例を示す図である。
【図５】１相分の駆動回路およびその周辺部の詳細な構成を示す図である。
【図６】上アーム基準回路からアラーム信号を伝達する部分の詳細を示す回路図である。
【図７】ダブルリサーフ構造を用いた耐圧構造の断面概略図である。
【図８】高耐圧のＰチャネルＭＯＳ型ＦＥＴを用いた高耐圧ＩＣのレベルダウン回路を上面から見た概略図である。
【図９】高耐圧ダイオードを用いた高耐圧ＩＣのレベルダウン回路を上面から見た概略図である。
【符号の説明】
１０相交流モータ
２０グランド基準回路
２１〜２３半導体スイッチ
２４〜２６ＦＷＤ
２７〜２９駆動回路
２７ａ電源監視部
２７ｂ異常検出部
２７ｃインタフェース部
２７ｄドライバ
３０上アーム基準回路
３１〜３３半導体スイッチ
３４〜３６ＦＷＤ
３７〜３９駆動回路
３７ａ電源監視部
３７ｂ異常検出部
３７ｃインタフェース部
３７ｃａトランジスタ
３７ｃｂインバータ
３７ｃｃ電源
３７ｃｄフリップフロップ
３７ｄドライバ
４０インタフェース回路
４０ａ電源
４０ｂインバータ
４０ｃ抵抗
５０制御部
６０ダイオード
７１Ｐ基板
７２Ｎ−領域
７３Ｐ−領域
７５上アーム基準回路領域
７６グランド基準回路領域
７７耐圧構造部
７８ＰチャネルＭＯＳ型ＦＥＴ
７８ａ耐圧構造部
７９レベルダウン回路の出力
８０高耐圧ダイオード
８０ａカソード
８０ｂアノード
８０ｃ耐圧構造部
８１グランド基準回路
８１ａグランド基準回路領域
８２上アーム基準回路
８２ａ上アーム基準回路領域
８３Ｐ基板
８４Ｎ−領域
８５Ｐ−領域
８６耐圧構造部
８７Ｐ＋領域
８８Ｎ＋領域
８９Ｐ＋領域
９０Ｎ＋領域
９１Ｐ＋領域
９１ａＰ領域
９２〜９５高耐圧ダイオード
９６〜９９レベルダウン回路の出力
１００，１０１分離領域
ＬＯＣＯＳ熱酸化膜
ＧＮＤグランド基準回路の基準電位
ＧＮＤＰ上アーム基準回路の基準電位
ＶＤＤＰ上アーム基準回路の電源[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a high breakdown voltage diode structure used in a high breakdown voltage IC for controlling and driving a power device.
[0002]
[Prior art]
As an apparatus for controlling and driving a three-phase AC motor, an inverter apparatus that converts DC to three-phase AC is known. An example of this power converter is shown in FIG.
[0003]
FIG. 4 is a diagram illustrating a configuration example of the inverter device.
This inverter device converts a DC voltage applied to terminals P and N into a three-phase AC and supplies it to the three-phase AC motor 10 and performs a switching operation using a ground potential or a low potential close thereto as a reference potential. The lower arm reference circuit or ground reference circuit 20 and the terminals U, V, and W of the three-phase AC motor 10 correspond to the DC intermediate potential of the inverter device, and increase between a low potential and a high potential according to the switching operation. The upper arm reference circuit 30 is configured to perform a switching operation using a varying potential that varies as a reference potential.
[0004]
The ground reference circuit 20 includes semiconductor switches 21 to 23, which are IGBTs (Insulated Gate Bipolar Transistors), FWDs (Free Wheel Diodes) 24 to 26, and drive circuits 27 to 29, for example.
[0005]
The upper arm reference circuit 30 is also composed of semiconductor switches 31 to 33, for example IGBTs, FWDs 34 to 36, and drive circuits 37 to 39.
Drive circuits 27 to 29 and 37 to 39 of the ground reference circuit 20 and the upper arm reference circuit 30 are connected to the control unit 50 via an interface circuit (I / F) 40.
[0006]
The control unit 50 includes, for example, a CPU (Central Processing Unit), a ROM (Read Only Memory), a RAM (Random Access Memory), and the like. The control unit 50 controls the drive circuits 27 to 29 and 37 to 39 through the interface circuit 40 to switch the semiconductor switches 21 to 23 and 31 to 33 so that the three-phase AC motor 10 can be operated from a DC voltage. The three-phase alternating current supplied to is generated. The control unit 50 also receives the ground reference circuit 20 and the alarm signal when an alarm signal indicating the occurrence of a malfunction such as a power supply voltage abnormality, an overcurrent state, or an overheat state is sent from each of the drive circuits 27 to 29 and 37 to 39. Control is performed to stop the operation of the upper arm reference circuit 30.
[0007]
The interface circuit 40 is configured to mediate information between the ground reference circuit 20 and the control unit 50 and also mediate information between the upper arm reference circuit 30 and the control unit 50 having different reference potentials. Yes.
[0008]
FIG. 5 is a diagram showing a detailed configuration of a driving circuit for one phase and its peripheral portion.
In this figure, a drive circuit 27 of the ground reference circuit 20 and a drive circuit 37 of the upper arm reference circuit 30 are shown as drive circuits. The drive circuit 27 of the ground reference circuit 20 includes a power supply monitoring unit 27a, an abnormality detection unit 27b, an interface unit 27c, and a driver 27d, and the drive circuit 37 of the upper arm reference circuit 30 similarly includes a power supply monitoring unit 37a and an abnormality. The detection unit 37b, the interface unit 37c, and the driver 37d are included.
[0009]
First, in the drive circuit 27 of the ground reference circuit 20, the power supply monitoring unit 27a determines whether or not the power supply voltage supplied to the drive circuit 27 is within a normal range. And notifies the control unit 50 via the interface circuit 40.
[0010]
The abnormality detection unit 27b monitors the current flowing through the semiconductor switch 21 and the temperature of the semiconductor switch 21, and when an excessive current flows through the semiconductor switch 21 or when the semiconductor switch 21 is overheated, the interface unit 27c and This is notified to the control unit 50 via the interface circuit 40.
[0011]
The interface unit 27 c exchanges an alarm signal and a control signal for driving the semiconductor switch 21 between the drive circuit 27 and the control unit 50 via the interface circuit 40.
[0012]
The driver 27d drives the semiconductor switch 21 in accordance with a control signal supplied from the control unit 50 via the interface unit 27c.
In the drive circuit 37 of the upper arm reference circuit 30, the power supply monitoring unit 37a determines whether or not the power supply voltage supplied to the drive circuit 37 is in a normal range. If the power supply voltage is determined to be abnormal, the interface unit 37c and This is notified to the control unit 50 via the interface circuit 40.
[0013]
The abnormality detection unit 37b monitors the current flowing through the semiconductor switch 31 and the temperature of the semiconductor switch 31, and when an excessive current flows through the semiconductor switch 31 or when the semiconductor switch 31 is overheated, the interface unit 37c and This is notified to the control unit 50 via the interface circuit 40.
[0014]
The interface unit 37 c transfers an alarm signal and a control signal for driving the semiconductor switch 31 between the drive circuit 37 and the control unit 50 via the interface circuit 40. In this case, physical characteristics are matched in cooperation with the interface circuit 40 so that information can be exchanged between the drive circuit 37 whose reference potential is not constant and the control unit 50 having the ground level as the reference potential. .
[0015]
Since the ground reference circuit 20 has the reference potential at the ground level, the power supply monitoring in the drive circuits 27 to 29 may be performed at one location. In this example, the drive circuit 27 includes the power supply monitoring unit 27a. On the other hand, since the reference potentials of the drive circuits 37 to 39 of the upper arm reference circuit 30 are different from each other, the power supplied to each of the drive circuits 37 to 39 needs to be detected individually. 38 and 39 also have the same power supply monitoring unit.
[0016]
FIG. 6 is a circuit diagram showing details of a portion for transmitting an alarm signal from the upper arm reference circuit.
The interface unit 37c provided in the drive circuit 37 of the upper arm reference circuit 30 includes, for example, a transistor 37ca that is an N-channel MOS FET (Metal-Oxide Semiconductor Field Effect Transistor), an inverter 37cb, a power source 37cc, and a flip-flop 37cd. It is composed of The interface circuit 40 includes a power source 40a, an inverter 40b, and a resistor 40c. Further, the interface unit 37 c and the interface circuit 40 are connected by a diode 60.
[0017]
In the interface unit 37c, the positive side of the power source 37cc is connected to the inverter 37cb, and the negative side is connected to the inverter 37cb, the source of the transistor 37ca, and the reference potential portion (ground pattern) of the drive circuit 37. The input terminal S of the flip-flop 37cd is connected to their outputs so as to receive the alarm signal of the power supply monitoring unit 37a and the abnormality detection unit 37b, and the output terminal Q is connected to the input of the inverter 37cb. The output of the inverter 37cb is connected to the gate of the transistor 37ca.
[0018]
The drain of the transistor 37ca is connected to the cathode of the diode 60, and the anode of the diode 60 is connected to the input of the inverter 40b of the interface circuit 40 and one end of the resistor 40c. The positive side of the power source 40a is connected to the other ends of the inverter 40b and the resistor 40c, and the negative side is connected to the reference potential portion (ground pattern) of the inverter 40b and the interface circuit 40.
[0019]
In the above configuration, when the potential of the drain of the transistor 37ca is higher than the potential on the input side of the inverter 40b, the diode 60 is reverse-biased and enters a cut-off state. On the other hand, when the potential of the drain of the transistor 37ca is lower than the potential on the input side of the inverter 40b, the diode 60 becomes forward biased and becomes conductive.
[0020]
Here, it is assumed that the power supply monitoring unit 37a or the abnormality detection unit 37b detects an abnormality in the power supply voltage or an overcurrent state or an overheat state of the semiconductor switch 31 and issues an alarm signal. This alarm signal is latched and stored by the flip-flop 37cd. Then, the output signal of the flip-flop 37cd drives the transistor 37ca through the inverter 37cb to turn it on.
[0021]
At this time, when the diode 60 is in the forward bias state or transitions from the reverse bias state to the forward bias state, the input of the inverter 40b which has been in the “H” state becomes the “L” state, and the inverter 40b The output becomes “H” and an alarm signal is transmitted to the control unit 50. When receiving the alarm signal, the control unit 50 outputs a control signal for turning off the semiconductor switches 21 to 23 and 31 to 33 to all the drive circuits 27 to 29 and 37 to 39.
[0022]
The configuration in which the upper arm reference circuit 30 and the interface circuit 40 are connected using this diode has been proposed by the present applicant (Japanese Patent Application No. 11-303248), and the drain potential of the transistor 37ca is the inverter 40b. Since the potential difference between the drain and the input side of the inverter 40b is all applied to the diode 60 when the diode 60 is in a reverse bias state higher than the potential on the input side, the signal transmission transistor 37ca has a low breakdown voltage. N-channel MOS type FETs can be used, and therefore, there is an advantage that they can be formed in a small size without requiring a high breakdown voltage.
[0023]
In the inverter device as described above, the drive unit including the semiconductor switches 21 to 23 and 31 to 33 and the FWDs 24 to 26 and 34 to 36 includes these drive functions, power supply voltage detection / protection, overcurrent detection / protection, A power module called IPM (Intelligent Power Module) is configured by combining intelligent functions such as overheat detection and protection.
[0024]
In recent years, high voltage IC (HVIC: High Voltage Integrated Circuit) has been developed in order to reduce the size, increase the functionality, reduce the cost, and reduce the current consumption of the IPM. It is being used as an IC having an interface function.
[0025]
The high withstand voltage IC is an IC having a structure capable of controlling a high voltage such as 600 V or 1200 V, which is an element withstand voltage of an IGBT used as a semiconductor switch, and includes a portion of the ground reference circuit 20 based on the ground potential and a switching operation. In this configuration, the upper arm reference circuit 30 portion coexists with a potential that varies according to the above.
[0026]
Generally, a high voltage IC has a configuration in which a voltage withstanding structure is formed to separate the potentials of the upper arm reference circuit and the ground reference circuit, and the upper arm reference circuit is surrounded by the voltage withstanding structure. As an example of this pressure-resistant structure, a schematic cross section of a double RESURF structure is shown in FIG.
[0027]
FIG. 7 is a schematic cross-sectional view of a pressure-resistant structure using a double RESURF structure.
In this double RESURF structure, an N-region 72 is formed on the surface of a P substrate 71, a P-region 73 is further formed on the surface, and a reverse bias of a PN junction is used to make an upper arm reference circuit and a ground reference circuit. It is a structure which isolate | separates the electric potential with. In this figure, GND is the reference potential of the ground reference circuit, LOCOS is the thermal oxide film, VDDP is the power supply of the upper arm reference circuit, and GND is the reference potential of the upper arm reference circuit.
[0028]
The high breakdown voltage IC has a high breakdown voltage level shifter for transmitting an alarm signal between the ground reference circuit and the upper arm reference circuit.
Among the high voltage level shifters, the level down function will be described in particular.
[0029]
The level down circuit is a circuit that converts an alarm signal or the like of the upper arm reference circuit into a signal of the ground reference circuit. As this level down circuit, a structure using a high breakdown voltage P-channel MOS type FET is generally used as disclosed in, for example, Japanese Patent Application Laid-Open Nos. 9-55498 and 10-27853. Yes. FIG. 8 shows the level down circuit as viewed from the top surface of the high voltage IC.
[0030]
FIG. 8 is a schematic view of a high voltage IC level down circuit using a high voltage P channel MOS type FET as seen from above.
In this figure, an upper arm reference circuit region 75 and a ground reference circuit region 76 are separated by a breakdown voltage structure 77, and a high breakdown voltage P-channel MOS FET 78 of a level down circuit is included in the upper arm reference circuit region 75. Is formed. In this example, two P-channel MOS FETs 78 are formed in the upper arm reference circuit region 75. The drain of the P-channel MOS FET 78 constitutes the output 79 of the level down circuit.
[0031]
Here, when the above-described diode for connecting the upper arm reference circuit 75 and the ground reference circuit 76 is formed in the level down circuit as described above, instead of the high breakdown voltage P-channel MOS type FET, the diode is the upper arm. It is formed in the ground reference circuit region 76 outside the reference circuit region 75. An example of forming this diode is shown in FIG.
[0032]
FIG. 9 is a schematic view of a level down circuit of a high voltage IC using a high voltage diode as viewed from above.
The high breakdown voltage diode 80 that connects the upper arm reference circuit 75 and the ground reference circuit 76 has the cathode 80a and the anode 80b separated by the breakdown voltage structure 80c in the ground reference circuit region 76 outside the upper arm reference circuit region 75. It is formed.
[0033]
[Problems to be solved by the invention]
However, in the conventional high voltage IC, the drain of the high voltage P-channel MOS FET serves as the output of the ground reference signal, so that it is necessary to further form the voltage structure 78a. Alternatively, when a high voltage diode is formed in the ground reference circuit region, there is a problem that an area for forming an element is further required and the high voltage IC is increased in size.
[0034]
13 and 14 described in Japanese Patent Laid-Open No. 9-55498, and FIG. 10 described in Japanese Patent Laid-Open No. 10-27853, a high-voltage P channel MOS type FET is separated from the upper arm reference circuit. However, in this case as well, the area of the high voltage IC can be obtained only by sharing the voltage structure of the high voltage P channel MOS FET and the voltage structure separating the upper arm reference circuit. Will increase.
[0035]
Further, since the level down circuits of JP-A-9-55498 and JP-A-10-27853 transmit signals while the potential of the upper arm reference circuit fluctuates, an instantaneous voltage at the time of switching is obtained. There is a possibility that noise generated due to fluctuation may be erroneously detected as an alarm signal, resulting in a malfunction.
[0036]
The present invention has been made in view of these points, and an object of the present invention is to provide a semiconductor device having a level-down circuit that is smaller in size and less likely to malfunction.
[0037]
[Means for Solving the Problems]
In the present invention, in order to solve the above problem, the first region of the first conductivity type, the second region of the second conductivity type selectively formed on the main surface of the first region, and the main surface of the second region in the semiconductor device having a voltage withstanding structure portion constituted by a third region of the selectively formed the first conductivity type so as to isolate the different circuits of reference potential, said third region of the pressure-resistant structure portion The fourth region of the first conductivity type that is selectively formed adjacent to the main surface of the second region and the second conductivity that is selectively formed on the main surface of the third region of the breakdown voltage structure portion. There is provided a semiconductor device characterized in that a diode used for signal transmission between circuits having different reference potentials separated by the breakdown voltage structure portion is provided using the fifth region of the shape as an electrode.
[0038]
According to such a semiconductor device, a signal is transmitted between circuits formed by sandwiching the breakdown voltage structure portion of the level-down circuit by forming a diode in the breakdown voltage structure portion separating circuits having different reference potentials. Therefore, it is not necessary to form a diode for the circuit in the circuit, and the chip area can be reduced. In addition, since the diode does not transmit a signal when one of the circuits fluctuates to a higher potential than the other circuit, the diode should be configured not to be affected by noise generated by instantaneous voltage fluctuation during switching. It becomes possible.
[0039]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, as an embodiment of the present invention, a case where the level down circuit using the high voltage diode shown in FIG. 6 is applied to a high voltage IC will be described in detail with reference to the drawings.
[0040]
FIG. 1 is a schematic cross-sectional view of a high voltage IC having the structure of a semiconductor device according to the present invention.
In this figure, a ground reference circuit 81 and an upper arm reference circuit 82 have an N− region 84 formed on the surface of a P substrate 83, a P− region 85 formed on the surface, and a thermal oxide film LOCOS on the surface. Are separated by a pressure-resistant structure 86 having a double RESURF structure. Although not shown, the ground reference circuit 81 and the upper arm reference circuit 82 are formed with the semiconductor switch, FWD, drive circuit, and the like.
[0041]
The ground reference circuit 81 has a P + region 87 connected to the reference potential GND, and the upper arm reference circuit 82 has an N + region 88 connected to the power supply VDDP and a P + region 89 connected to the reference potential GNDP. Has been. Further, an N + region 90 is formed at the end of the P− region 85 on the upper arm reference circuit 82 side of the breakdown voltage structure 86, and a P + region 91 is formed in the ground reference circuit 81 adjacent to the P− region 85. Here, a high breakdown voltage diode is formed in which the N + region 90 formed in the P− region 85 on the upper arm reference circuit 82 side is a cathode and the P + region 91 on the ground reference circuit 81 side is an anode. This high breakdown voltage diode corresponds to the diode 60 of the level-down circuit illustrated in FIG.
[0042]
FIG. 2 is a schematic view of the periphery of the high voltage diode of the high voltage IC as viewed from above.
In this figure, the upper arm reference circuit region 82a and the ground reference circuit region 81a are separated by a withstand voltage structure portion 86 having a double RESURF structure. High breakdown voltage diodes 92 to 95 are formed in the breakdown voltage structure 86. In the illustrated example, the case where four high voltage diodes 92 to 95 are formed in the voltage structure 86 is shown, but this number can be increased or decreased as necessary. In the high voltage diodes 92 to 95, the side in contact with the upper arm reference circuit region 82a is the cathode, and the side in contact with the ground reference circuit region 81a is the anode.
[0043]
Although not shown, a low breakdown voltage N-channel MOS FET of a level down circuit is formed in the upper arm reference circuit region 82a, its drain is connected to the cathodes of the high breakdown voltage diodes 92 to 95, and the anode is level down. The circuit outputs 96 to 99 are configured.
[0044]
Next, potential separation between the high voltage diodes and potential separation between the high voltage diode and the voltage structure will be described.
FIG. 3 is an explanatory diagram of the separation of the high voltage diode.
[0045]
First, the high breakdown voltage diodes are separated from each other by dividing the P + region 91 and P region 91a below the anode, the P− region 85 below the thermal oxide film LOCOS, and the N + region 90 forming the cathode shown in FIG. It is done by separating. That is, in FIG. 3, high breakdown voltage diodes 93 and 94 are disposed adjacent to each other, but in the isolation region 100 located between them, the P + region 91, the P region 91a, and the thermal oxide film LOCOS under the above-described anode are provided. The lower P− region 85 and the N + region 90 forming the cathode are not formed, and the high voltage diodes 93 and 94 are separated from each other.
[0046]
Further, the potential isolation between the high breakdown voltage diode and the breakdown voltage structure is also achieved by separating the P + region 91 and the P region 91a below the anode and the P− region 85 below the thermal oxide film LOCOS shown in FIG. Done. That is, in FIG. 3, the high breakdown voltage diode 94 and the breakdown voltage structure 86 are disposed adjacent to each other, but the isolation region 101 located between them has a P + region 91, P below the anode shown in FIG. By preventing the formation of the P + region and the P region under the reference potential GND of the region 91a and the ground reference circuit shown in FIG. 7, and also avoiding the formation of the P− region 85 under the thermal oxide film LOCOS. The high breakdown voltage diode 94 and the breakdown voltage structure 86 can be separated. The N + region 90 that forms the cathode of the high voltage diode 94 also terminates in this isolation region 101.
[0047]
In addition, although the pressure | voltage resistant structure part of FIG. 3 is formed in the curvature part, it can also be formed in a linear part.
According to the present embodiment, the high breakdown voltage diode can be built in the breakdown voltage structure portion of the double RESURF structure formed to separate the upper arm reference circuit and the ground reference circuit shown in FIG. Since it is not necessary to form a high breakdown voltage diode in the ground reference circuit region outside the upper arm reference circuit separated by the breakdown voltage structure, it is possible to greatly reduce the chip area.
[0048]
Further, when the high voltage diode is applied to the level down circuit as shown in FIG. 6, it has a function of transmitting a signal only when the reference potential of the upper arm reference circuit is lowered. There is no concern that the inverter device malfunctions due to noise generated by voltage fluctuations in accordance with fluctuations in the potential of the upper arm reference circuit.
[0049]
Similarly, in the high breakdown voltage IC, when a RESURF structure having no P− region is used in the breakdown voltage structure portion, a P− region 85 and a cathode N + region 90 as shown in FIG. 1 are added. Thus, a high voltage diode can be formed.
[0050]
【The invention's effect】
As described above, in the present invention, in a high voltage IC used for control drive of a power device or the like, the withstand voltage structure part that separates the upper arm reference circuit and the ground reference circuit is a double resurf structure or a resurf structure. A high breakdown voltage diode is formed in the breakdown voltage structure. As a result, it is possible to realize cost reduction by reducing the chip size and prevention of malfunction due to potential fluctuation of the upper arm reference circuit.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of a high voltage IC having a structure of a semiconductor device according to the present invention.
FIG. 2 is a schematic view of the periphery of a high voltage diode of a high voltage IC as viewed from above.
FIG. 3 is an explanatory diagram of isolation of a high voltage diode.
FIG. 4 is a diagram illustrating a configuration example of an inverter device.
FIG. 5 is a diagram showing a detailed configuration of a driving circuit for one phase and its peripheral part.
FIG. 6 is a circuit diagram showing details of a portion for transmitting an alarm signal from an upper arm reference circuit.
FIG. 7 is a schematic cross-sectional view of a pressure-resistant structure using a double RESURF structure.
FIG. 8 is a schematic view of a high-breakdown-voltage IC level-down circuit using a high-breakdown-voltage P-channel MOS FET as viewed from above.
FIG. 9 is a schematic view of a level down circuit of a high voltage IC using a high voltage diode as viewed from above.
[Explanation of symbols]
10-phase AC motor 20 Ground reference circuit 21-23 Semiconductor switch 24-26 FWD
27-29 Drive circuit 27a Power supply monitoring unit 27b Abnormality detection unit 27c Interface unit 27d Driver 30 Upper arm reference circuit 31-33 Semiconductor switch 34-36 FWD
37 to 39 Drive circuit 37a Power supply monitoring unit 37b Abnormality detection unit 37c Interface unit 37ca Transistor 37cb Inverter 37cc Power supply 37cd Flip-flop 37d Driver 40 Interface circuit 40a Power supply 40b Inverter 40c Resistance 50 Control unit 60 Diode 71 P substrate 72 N-region 73 P -Region 75 Upper arm reference circuit region 76 Ground reference circuit region 77 Withstand voltage structure 78 P-channel MOS type FET
78a Withstand voltage structure 79 Output of level down circuit 80 High withstand voltage diode 80a Cathode 80b Anode 80c Withstand voltage structure 81 Ground reference circuit 81a Ground reference circuit region 82 Upper arm reference circuit 82a Upper arm reference circuit region 83 P substrate 84 N-region 85 P− region 86 breakdown voltage structure 87 P + region 88 N + region 89 P + region 90 N + region 91 P + region 91a P region 92 to 95 High breakdown voltage diode 96 to 99 Output of level down circuit 100, 101 Isolation region LOCOS Thermal oxide film GND Ground Reference potential GNDP of reference circuit Reference potential VDDP of upper arm reference circuit Power supply of upper arm reference circuit

Claims

The first region of the first conductivity type, the second region of the second conductivity type selectively formed on the main surface of the first region, and the circuit having a different reference potential are separated from the main surface of the second region. In a semiconductor device including a withstand voltage structure portion formed of a third region of the first conductivity type formed selectively,
The fourth region of the first conductivity type selectively formed on the main surface of the second region adjacent to the third region of the breakdown voltage structure portion and the main surface of the third region of the breakdown voltage structure portion A diode used for signal transmission between circuits having different reference potentials separated by the withstand voltage structure portion is provided with the selectively formed fifth region of the second conductivity type as an electrode. Semiconductor device.

The diode of claim 1, wherein the constituting said fourth region and the fifth region a high breakdown voltage diode disposed on the side of the two circuits are separated by the voltage withstanding structure portion Semiconductor device.

3. The semiconductor device according to claim 2, wherein a high breakdown voltage integrated circuit is configured by including a plurality of circuits having different reference potentials separated by the breakdown voltage structure.

The first region of the first conductivity type, the second region of the second conductivity type selectively formed on the main surface of the first region, and the circuit having a different reference potential are separated from the main surface of the second region. A withstand voltage structure including a third region of the first conductivity type formed selectively;
A fourth region of the first conductivity type, which is selectively formed adjacent to the third region on one side of the main surface of the second region sandwiching the pressure-resistant structure, and constitutes an electrode; ,
A fifth region of the second conductivity type that is selectively formed at the other side end of the main surface of the third region across the breakdown voltage structure portion and constitutes an electrode, and the breakdown voltage structure A high-breakdown-voltage diode used for signal transmission between circuits having different reference potentials separated by each other.