JP4698001B2

JP4698001B2 - Semiconductor memory device

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Publication number: JP4698001B2
Application number: JP2000209230A
Authority: JP
Inventors: 直人堀口
Original assignee: スパンションエルエルシー
Priority date: 2000-07-11
Filing date: 2000-07-11
Publication date: 2011-06-08
Anticipated expiration: 2020-07-11
Also published as: JP2002026155A

Description

【０００１】
【発明の属する技術分野】
本発明は、フローティング・ゲート・メモリの読み出し破壊を抑制するのに有効な半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
現在、情報社会の進展が著しいことは云うまでもないことであり、その影響から、半導体記憶装置には更なる高密度化が希求されている。
【０００３】
近年、フラッシュ・メモリはリフレッシュが不要である旨の利点をもつことから、多くの電子機器に用いられようとしている状態にあり、このフラッシュ・メモリの高密度化を進め、また、低電圧動作化を実現するには、その高い書き込み電圧及び消去電圧がネックになっている。
【０００４】
通常、フラッシュ・メモリでは、厚さが１０〔ｎｍ〕程度のトンネル酸化膜を介してチャネルとフローティング・ゲートとの間でキャリヤをトンネリングさせる為に±１０〔Ｖ〕程度の高い電圧を印加しなければならない。
【０００５】
このような高い電圧を印加しなければならない問題を解消する為、薄いトンネル酸化膜を用いたフローティング・ゲート・メモリも提案され、そのトンネル酸化膜の膜厚は３〔ｎｍ〕程度であって、その膜厚であれば、低電圧、例えば±５〔Ｖ〕若しくはそれ以下でキャリヤが直接トンネリングできる。
【０００６】
然しながら、フラッシュ・メモリに於いて、単純にトンネル・ゲート酸化膜を薄くした場合、フローティング・ゲートに蓄積したキャリヤがソース領域及びドレイン領域のエクステンション部分にトンネリングして失われてしまうから、記憶情報の保持時間が短くなってしまう。
【０００７】
このような問題を回避する為、フローティング・ゲートとソース領域及びドレイン領域のエクステンション部分とのオーバラップがないようにしたフラッシュ・メモリが提案されている。
【０００８】
図２４は薄いトンネル酸化膜をもつフローティング・ゲート・メモリを表す要部切断側面図であり、図に於いて、１は基板、２は薄いゲート酸化膜、３はフローティング・ゲート、４はコントロール・ゲート、５はソース領域、５Ａはソース領域のエクステンション部分、６はドレイン領域、６Ａはドレイン領域のエクステンション部分をそれぞれ示している。
【０００９】
図２５はフローティング・ゲート・メモリの動作を説明する為の線図であり、横軸にコントロール・ゲート電圧Ｖ_g〔Ｖ〕を、縦軸にドレイン電流Ｉ_D〔Ａ〕をそれぞれ採ってある。尚、図中で余分な電子とは、熱平衡状態に比較した場合のことである。
【００１０】
このフローティング・ゲート・メモリでは、ソース領域のエクステンション部分５Ａとドレイン領域のエクステンション部分６Ａ間に在るチャネルとフローティング・ゲート３との間で薄いゲート酸化膜２を介して電子の出し入れを行う。
【００１１】
読み出しを行うには、コントロール・ゲート電圧Ｖ_g＝１〔Ｖ〕程度にしたときのフローティング・ゲート３中の電子の多少に起因する電流の大小を検知するようにしている。
【００１２】
このフローティング・ゲート・メモリに於ける問題点の一つは、フローティング・ゲートに余分な電子が無い状態を読みだすとき、即ち、メモリに電流が流れるとき、トンネル酸化膜が薄い為、チャネルの電子がフローティング・ゲートにトンネリングし、余分な電子としてフローティング・ゲートに蓄積されてしまうことであり、つまり、読み出し破壊に依って誤書き込みが起こってしまう。
【００１３】
図２６は読み出し破壊を説明する為のエネルギ・バンド・ダイヤグラムであって、図２４に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１４】
図では、簡明にする為、伝導帯の下端のみを表してあり、読み出し時にチャネルを流れる電子は、薄いトンネル酸化膜２を介してフローティング・ゲート３にトンネリングしてしまい、しきい値は正にシフトする。
【００１５】
【発明が解決しようとする課題】
本発明では、ゲートのトンネル絶縁膜をキャリヤが低電圧でトンネリングできるように薄くしても、読み出し破壊に結び付く誤書き込みを生じないフローティング・ゲート・メモリを提供しようとする。
【００１６】
【課題を解決するための手段】
本発明では、書き込み時及び消去時に電流が流れるチャネルはしきい値電圧が高く、且つ、トンネル絶縁膜は薄くしてあり、また、読み出し時に電流が流れるチャネルはしきい値電圧が低く、且つ、トンネル絶縁膜は厚くしてある半導体記憶装置が基本になっている。
【００１７】
図１は本発明の原理を説明する為の半導体記憶装置を表す要部説明図であり、（Ａ）は要部切断側面、（Ｂ）は要部平面であり、（Ａ）は（Ｂ）に見られる線Ｙ−Ｙに沿う切断面を表している。
【００１８】
図に於いて、１１は基板、１２は絶縁層、１３Ａは第一のチャネル部分（基板上面側チャネル）、１３Ｂは第二のチャネル部分（シャロウ・トレンチ側チャネル）、１４Ａは薄いトンネル絶縁膜（第一のトンネル絶縁膜）、１４Ｂは厚いトンネル絶縁膜（第二のトンネル絶縁膜）、１５はフローティング・ゲート、１６はコントロール・ゲート絶縁膜、１７はコントロール・ゲート、１９は絶縁膜、２０Ｐはゲート・パッド、２０Ｗは多結晶Ｓｉからなるサイド・ウォール、２３ＷはＳｉＯ₂からなるサイド・ウォール、２４Ｓはソース領域、２４Ｄはドレイン領域、２５はコントロール・ゲート・コンタクト電極をそれぞれ示している。
【００１９】
図１の半導体記憶装置に於いて、薄いトンネル絶縁膜１４Ａと接する基板１１の表面には、濃いチャネル・ドーピングが施されている為、しきい値は高く、また、厚いトンネル絶縁膜１４Ｂと接する基板１１の表面には、薄いチャネル・ドーピングが施されている為、しきい値は低くなっている。
【００２０】
従って、図１に於いて、第一のチャネル部分（基板上面側チャネル）１３Ａは高いしきい値を示し、また、第二のチャネル部分（シャロウ・トレンチ側チャネル）１３Ｂは低いしきい値を示す構成になっている。
【００２１】
図２は図１に見られる半導体記憶装置の動作を説明する為の要部切断側面図であり、（Ａ）は読み出し時、（Ｂ）は書き込み時、（Ｃ）は消去時をそれぞれ示し、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００２２】
読み出し時（図２（Ａ）参照）
ソース及びドレイン間に例えば１．０〔Ｖ〕の電圧を印加し、コントロール・ゲート・コンタクト電極２５、従って、コントロール・ゲート１７に例えば１．０〔Ｖ〕の電圧を印加する。
【００２３】
前記ゲート電圧が印加された場合、第二のチャネル部分１３Ｂがオンとなるのであるが、第二のチャネル部分１３Ｂを流れるキャリヤは、トンネル絶縁膜１４Ｂが厚いので、フローティング・ゲート１５に流入することはなく、従って、誤書き込みは起こらない。
【００２４】
ここで、フローティング・ゲート１５に電子が蓄積されている場合にはソース・ドレイン間に流れる電流は小さく、電子が蓄積されていない場合には流れる電流は大きくなるので、書き込み情報の読み出しを行うことができる。
【００２５】
書き込み時（図２（Ｂ）参照）
コントロール・ゲート１５に３〔Ｖ〕〜５〔Ｖ〕の正電圧を印加し、ソース・ドレイン間は０〔Ｖ〕にするバイアス条件にした場合、第一のチャネル部分１３Ａもオンとなる為、キャリヤは薄いトンネル絶縁膜１４Ａをトンネリングしてフローティング・ゲート１５に入り込むので書き込みが行われる。
【００２６】
消去時（図２（Ｃ）参照）
書き込み時とは逆にコントロール・ゲート１５に−３〔Ｖ〕〜−５〔Ｖ〕の負電圧を印加し、ソース・ドレイン間は０〔Ｖ〕にするバイアス条件にした場合、フローティング・ゲート１５に蓄積された電子が薄いトンネル絶縁膜１４Ａを介してチャネルにトンネリングするので消去が行われる。
【００２７】
前記したところから明らかなように、本発明に依るフローティング・ゲート・メモリに於いては、薄いトンネル絶縁膜をもつチャネルの作用で比較的低い電圧で書き込み及び消去を行うことができ、しかも、読み出しには厚いトンネル絶縁膜をもつチャネルが作用するので、読み出し破壊に結び付くような誤書き込みは生じない。
【００２８】
【発明の実施の形態】
図３乃至図１３は実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図であり、（Ａ）は要部平面、（Ｂ）は（Ａ）の線Ｘ−Ｘに沿う要部切断側面、（Ｃ）は（Ａ）の線Ｙ−Ｙに沿う要部切断側面を示し、以下、これ等の図を参照しつつ説明する。
【００２９】
図３参照
３−（１）
リソグラフィ技術に於けるレジスト・プロセス、及び、エッチング・ガスをＨＢｒとするＲＩＥ（ｒｅａｃｔｉｖｅｉｏｎｅｔｃｈｉｎｇ）法を適用することに依り、レジスト膜（図示せず）をマスクとしてＳｉ半導体基板１１のエッチングを行って深さが１００〔ｎｍ〕程度のシャロウ・トレンチ１１Ａを形成する。尚、図では隣接部分を省略してある為、シャロウ・トレンチ１１Ａは切り欠きのように表されている。
【００３０】
図４参照
４−（１）
ＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、厚さが１００〔ｎｍ〕程度のＳｉＯ₂からなる絶縁層１２を形成する。
【００３１】
図５参照
５−（１）
エッチング・ガスをＣＦ₄とするＲＩＥ法を適用することに依り、絶縁層１２のエッチングを行うが、この場合、オーバ・エッチングを行って、Ｓｉ基板１１の表面は勿論、シャロウ・トレンチ１１Ａ内に側面を表出させる。
【００３２】
ここで表出されたＳｉ半導体基板１１の表面は、後にしきい値調整用の不純物が導入されて基板上面側チャネル、即ち、第一のチャネル部分１３Ａとなり、また、側面の深さは５０〔ｎｍ〕程度であって、この部分が後にしきい値調整用の不純物が導入されてシャロウ・トレンチ側チャネル、即ち、第二のチャネル部分１３Ｂとなる。
【００３３】
図６参照
６−（１）
イオン注入法を適用することに依り、イオン加速エネルギを５〔ｋｅＶ〕、ドーズ量を１．２×１０¹³〔cm^-2〕程度としてＢ⁺の打ち込みを行うのであるが、この際、Ｓｉ半導体基板１１に垂直な方向から７０°程度傾いた方向から注入を実施する。
【００３４】
前記のようにした場合、Ｂ⁺の入射角度は、Ｓｉ半導体基板１１の表面に比較してシャロウ・トレンチの側面の方が大きいので、注入されたＢの濃度は、Ｓｉ半導体基板基板１１の表面で高く、そして、シャロウ・トレンチの側面で低くなる。
【００３５】
図７参照
７−（１）
熱酸化法を適用することに依り、Ｓｉ半導体基板１１の表面及びシャロウ・トレンチの側面にキャリヤが直接トンネリング可能な絶縁膜を形成するが、この際、シャロウ・トレンチの側面には、エッチング時に於けるダメージが在る為、Ｓｉ半導体基板１１の表面に比較して酸化レートが大きく、従って、Ｓｉ半導体基板１１の表面、即ち、第一のチャネル部分１３Ａ上に形成される薄いトンネル絶縁膜１４Ａが３〔ｎｍ〕程度であれば、第二のチャネル部分１３Ｂ上では自然発生的に５〔ｎｍ〕程度となって、厚いトンネル絶縁膜１４Ｂとなる。
【００３６】
７−（２）
ＣＶＤ法を適用することに依り、薄いトンネル絶縁膜１４Ａ上の厚さが１００〔ｎｍ〕程度であるｎ⁺多結晶Ｓｉからなるフローティング・ゲート１５を形成する。
【００３７】
７−（３）
熱酸化法を適用することに依り、多結晶Ｓｉからなるフローティング・ゲート１５上に厚さが５〔ｎｍ〕程度のＳｉＯ₂からなるコントロール・ゲート絶縁膜１６を形成する。
【００３８】
７−（４）
ＣＶＤ法を適用することに依り、コントロール・ゲート絶縁膜１６上に厚さが１００〔ｎｍ〕程度のｎ⁺多結晶Ｓｉからなるコントロール・ゲート１７を形成する。
【００３９】
図８参照
８−（１）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、埋め込みの絶縁層１２から積層されて表面に至るまでの部分をストライプのメサ状にする為のレジスト層１８を形成する。
【００４０】
８−（２）
エッチング・ガスをＨＢｒ（Ｓｉ用）、ＣＦ₄（ＳｉＯ₂用）とするＲＩＥ法を適用することに依り、コントロール・ゲート１７の表面から埋め込み絶縁層１２の表面に達するエッチングを行う。
【００４１】
図９参照
９−（１）
メサ化エッチングのマスクとして用いたレジスト層１８を除去してから、熱酸化法を適用することに依り、厚さが５〔ｎｍ〕程度のＳｉＯ₂からなる絶縁層１９を形成する。
【００４２】
９−（２）
ＣＶＤ法を適用することに依り、絶縁層１９上に平坦な部分に於ける厚さが８０〔ｎｍ〕程度のｎ⁺多結晶Ｓｉ層２０を形成する。
【００４３】
図１０参照
１０−（１）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート・パッド形成予定部分を覆うレジスト膜２１を形成する。
【００４４】
１０−（２）
エッチング・ガスをＨＢｒ（Ｓｉ用）並びにＣＦ₄（ＳｉＯ₂用）とするＲＩＥ法を適用することに依り、ｎ⁺多結晶Ｓｉ層２０及び絶縁層１９の異方性エッチングを行ってｎ⁺多結晶Ｓｉからなるサイド・ウォール２０Ｗを形成する。尚、このサイド・ウォール２０Ｗもコントロール・ゲートとして作用し、フローティング・ゲートとソース・ドレインとのオーバラップを解消する役割を果たす。
【００４５】
図１１参照
１１−（１）
ゲート・パッド形成予定部分を覆っていたレジスト膜２１を除去してゲート・パッド２０Ｐを表出させる。
１１−（２）
イオン注入法を適用することに依り、イオン加速エネルギを５〔ｋｅＶ〕、ドーズ量を４×１０¹⁴〔cm^-2〕程度としてＡｓ⁺の打ち込みを行ってエクステンション・ソース領域２２Ｓ及びエクステンション・ドレイン領域２２Ｄを形成する。
【００４６】
図１２参照
１２−（１）
ＣＶＤ法を適用することに依り、厚さ８０〔ｎｍ〕のＳｉＯ₂からなる絶縁膜を形成してから、エッチング・ガスをＣＦ₄とするＲＩＥ法を適用することに依り、該絶縁膜を異方性エッチングしてサイド・ウォール２３Ｗとする。
【００４７】
１２−（２）
イオン注入法を適用することに依り、イオン加速エネルギを４０〔ｋｅＶ〕程度、ドーズ量を２×１０¹⁵〔cm^-2〕程度としてＡｓ⁺の打ち込みを行ってソース領域２４Ｓ及びドレイン領域２４Ｄを形成する。
【００４８】
図１３参照
１３−（２）
スパッタリング法、リソグラフィ技術に於けるレジスト・プロセス、エッチング・ガスをＣｌ系ガスとするＲＩＥ法を適用することに依り、厚さが例えば５０〔ｎｍ〕であるＴｉＮ及び厚さが例えば４００〔ｎｍ〕であるＡｌからなる電極２５を形成し、コントロール・ゲート１７とゲート・パッド２０Ｐとを導電接続する。尚、ゲート・パッド２０Ｐはコントロール・ゲートとして作用するｎ⁺多結晶Ｓｉからなるサイド・ウォール２０Ｗとも結合している。
【００４９】
前記の工程を経て作成した半導体記憶装置に於いては、チャネル・ドーピングの関係から、シャロウ・トレンチ側チャネル、即ち、第二のチャネル部分１３Ｂの方がトンネル絶縁膜１４Ｂが厚く形成されているにも拘わらず、しきい値電圧は低くなっている。
【００５０】
この為、読み出し時のゲート電圧を第二のチャネル部分１３Ｂのしきい値電圧と基板上面側チャネル、即ち、第一のチャネル部分１３Ａのしきい値電圧の間の電圧値にすれば、第二のチャネル部分１３Ｂのみに電流が流れ、そして、第二のチャネル部分１３Ｂ上のトンネル絶縁膜１４Ｂは厚いのでフローティング・ゲート１５へのキャリヤのトンネルは発生せず、読み出し破壊は起こらない。
【００５１】
また、書き込み時のゲート電圧を第一のチャネル部分１３Ａのしきい値電圧に比較して高い電圧にすることで、第一のチャネル部分１３Ａと第二のチャネル部分１３Ｂの両方に電流が流れ、キャリヤは薄いトンネル絶縁膜１４Ａを介してフローティング・ゲート１５へトンネリングする。
【００５２】
図１４乃至図２３は実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図であり、（Ａ）は要部平面、（Ｂ）は（Ａ）の線Ｘ−Ｘに沿う要部切断側面、（Ｃ）は（Ａ）の線Ｙ−Ｙに沿う要部切断側面を示し、以下、これ等の図を参照しつつ説明するのであるが、実施の形態１の説明に於いて、図３乃至図６について説明した工程は実施の形態２においても全く変わりないので説明を省略し、次の段階の工程から説明する。
【００５３】
図１４参照
１４−（１）
熱酸化法を適用することに依り、Ｓｉ半導体基板１１の表面及びシャロウ・トレンチの側面にキャリヤが直接トンネリング可能な絶縁膜を形成するが、この際、シャロウ・トレンチの側面、即ち、第二のチャネル部分１３Ｂ上で厚さが５〔ｎｍ〕程度の厚いトンネル絶縁膜２６Ｂが形成されるようにする。
【００５４】
１４−（２）
ＣＶＤ法を適用することに依り、シャロウ・トレンチが充分に埋め込まれる程度の厚さをもつｎ⁺多結晶Ｓｉ層２７を形成する。
【００５５】
１４−（３）
エッチング・ガスをＨＢｒとするＲＩＥ法を適用することに依り、厚いトンネル絶縁膜２６Ｂの形成と同時にＳｉ半導体基板１１の表面に形成された薄いトンネル絶縁膜が表出するまで多結晶Ｓｉ層２７をエッチングする。
【００５６】
１４−（４）
フッ酸系エッチング液中に浸漬してＳｉ半導体基板１１の表面に形成された薄いトンネル絶縁膜を除去する。
【００５７】
図１５参照
１５−（１）
熱酸化法を適用することに依り、Ｓｉ半導体基板１１の表面及びシャロウ・トレンチを埋めたｎ⁺多結晶Ｓｉ層２７の表面に厚さが３〔ｎｍ〕程度の薄いトンネル絶縁膜２６Ａを形成する。
【００５８】
１５−（２）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、シャロウ・トレンチを埋めたｎ⁺多結晶Ｓｉ層２７に対応する開口２８Ａをもち、且つ、活性領域を覆うレジスト層２８を形成する。
【００５９】
図１６参照
１６−（１）
フッ酸系エッチング液をエッチャントとするウエット・エッチング法を適用することに依り、レジスト膜２８をマスクとして薄いトンネル絶縁膜２６Ａのエッチングを行い、シャロウ・トレンチを埋めたｎ⁺多結晶Ｓｉ層２７を表出させる。
【００６０】
１６−（２）
レジスト膜２８を除去してから、ＣＶＤ法を適用することに依り、厚さが１００〔ｎｍ〕程度のＷからなるフローティング・ゲート２９を形成する。
【００６１】
図１７参照
１７−（１）
ＣＶＤ法を適用することに依り、Ｗからなるフローティング・ゲート２９上に厚さが１０〔ｎｍ〕程度のＴａ₂Ｏ₅からなるコントロール・ゲート絶縁膜３０を形成する。
【００６２】
１７−（２）
ＣＶＤ法を適用することに依り、コントロール・ゲート絶縁膜３０上に厚さが１００〔ｎｍ〕程度のｎ⁺多結晶Ｓｉからなるコントロール・ゲート３１を形成する。
【００６３】
図１８参照
１８−（１）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、埋め込みの絶縁層１２から積層されて表面に至るまでの部分をストライプのメサ状にする為のレジスト・パターン３２を形成する。
【００６４】
１８−（２）
エッチング・ガスをＨＢｒ（Ｓｉ用）、ＣＦ₄（Ｔａ₂Ｏ₅用）、Ｃｌ₂（Ｗ用）とするＲＩＥ法を適用することに依り、コントロール・ゲート３１の表面から埋め込み絶縁層１２の表面に達するエッチングを行う。
【００６５】
図１９参照
１９−（１）
メサ化エッチングのマスクとして用いたレジスト・パターン３２を除去してから、ＣＶＤ法を適用することに依り、厚さが５〔ｎｍ〕程度のＴａ₂Ｏ₅からなる絶縁層３３を形成する。
【００６６】
１９−（２）
ＣＶＤ法を適用することに依り、絶縁層３３上に平坦な部分に於ける厚さが８０〔ｎｍ〕程度のｎ⁺多結晶Ｓｉ層３４を形成する。
【００６７】
図２０参照
２０−（１）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート・パッド形成予定部分を覆うレジスト膜３５を形成する。
【００６８】
２０−（２）
エッチング・ガスをＨＢｒとするＲＩＥ法を適用することに依り、ｎ⁺多結晶Ｓｉ層３４の異方性エッチングを行ってｎ⁺多結晶Ｓｉからなるサイド・ウォール３４Ｗを形成する。尚、このサイド・ウォール３４Ｗもコントロール・ゲートとして作用し、フローティング・ゲートとソース・ドレインとのオーバラップを解消する役割を果たすことは云うまでもない。また、基板１１上及び絶縁層１２上に形成されたＴａ₂Ｏ₅からなる絶縁層３３はそのまま残る。
【００６９】
図２１参照
２１−（１）
ゲート・パッド形成予定部分を覆っていたレジスト膜３５を除去してゲート・パッド３４Ｐを表出させる。
【００７０】
２１−（２）
イオン注入法を適用することに依り、イオン加速エネルギを５〔ｋｅＶ〕、ドーズ量を４×１０¹⁴〔cm^-2〕程度としてＡｓ⁺の打ち込みを行ってエクステンション・ソース領域３６Ｓ及びエクステンション・ドレイン領域３６Ｄを形成する。
【００７１】
図２２参照
２２−（１）
ＣＶＤ法を適用することに依り、厚さ８０〔ｎｍ〕のＳｉＯ₂からなる絶縁膜を形成してから、エッチング・ガスをＣＦ₄とするＲＩＥ法を適用することに依り、該絶縁膜を異方性エッチングしてサイド・ウォール３７Ｗとする。この際、基板１１上に在ったＴａ₂Ｏ₅らなる絶縁層３３はＳｉＯ₂と共に除去される。
【００７２】
２２−（２）
イオン注入法を適用することに依り、イオン加速エネルギを４０〔ｋｅＶ〕程度、ドーズ量を２×１０¹⁵〔cm^-2〕程度としてＡｓ⁺の打ち込みを行ってソース領域３８Ｓ及びドレイン領域３８Ｄを形成する。
【００７３】
図２３参照
２３−（２）
スパッタリング法、リソグラフィ技術に於けるレジスト・プロセス、エッチング・ガスをＣｌ₂系ガスとするＲＩＥ法を適用することに依り、厚さが５０〔ｎｍ〕程度のＴｉＮ及び厚さが４００〔ｎｍ〕程度のＡｌからなる電極３９を形成してコントロール・ゲート３１とゲート・パッド３４Ｐとを導電接続する。尚、ゲート・パッド３４Ｐはコントロール・ゲートとして作用するｎ⁺多結晶Ｓｉからなるサイド・ウォール３４Ｗとも結合している。
【００７４】
前記の工程を経て作成した実施の形態２の半導体記憶装置に於いては、基板上面側チャネル、即ち、第一のチャネル部分１３Ａに対向するフローティング・ゲート２９の材料としてＷが用いられている。
【００７５】
このようにした場合、ＳｉとＷとの仕事関数の違いから、第一のチャネル部分１３Ａ及びシャロウ・トレンチ側チャネル、即ち、第二のチャネル部分１３Ｂのドーピング・プロファイルが全く同じであっても、第一のチャネル部分１３Ａに於けるしきい値電圧の方が高くなる。
【００７６】
従って、実施の形態１に関し、図６について説明したチャネル・ドーピングの手段を実施の形態２に於いても適用し、第一のチャネル部分１３Ａと第二のチャネル部分１３Ｂとのドーピング・プロファイルを異ならせた場合には、実施の形態２の半導体記憶装置は、実施の形態１の半導体記憶装置に比較し、しきい値電圧の違いは大きくなって動作マージンが大きくなる。
【００７７】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができ、以下、それを付記として例示する。
【００７８】
（付記１）
ソース（例えばソース領域２４Ｓ）及びドレイン（例えばドレイン領域２４Ｄ）間に在って情報の書き込み及び消去を行う際に作用しチャネル・ドーピングが施された第一のチャネル部分（例えば第一のチャネル部分１３Ａ）と、
該第一のチャネル部分を覆い且つキャリヤが直接トンネリング可能な厚さをもつ第一のトンネル絶縁膜（例えば第一のトンネル絶縁膜１４Ａ）と、
ソース及びドレイン間に在って情報の読み出しを行う際に作用し該第一のチャネル部分に比較して低濃度にドーピングが施された第二のチャネル部分（例えば第二のチャネル部分１３Ｂ）と、
該第二のチャネル部分を覆い且つ該第一のトンネル絶縁膜に比較して厚い第二のトンネル絶縁膜（例えば第二のトンネル絶縁膜１４Ｂ）と、
該第一及び第二のトンネル絶縁膜上に形成されたフローティング・ゲート（例えばフローティング・ゲート１５）と、
該フローティング・ゲート上にコントロール・ゲート絶縁膜（例えばコントロール・ゲート絶縁膜１６）を介して形成されたコントロール・ゲート（例えばコントロール・ゲート１７）と
を備えてなることを特徴とする半導体記憶装置。（１）
【００７９】
（付記２）
ソース及びドレイン間に在って情報の書き込み及び消去を行う際に作用する第一のチャネル部分と、
該第一のチャネル部分を覆い且つキャリヤが直接トンネリング可能な厚さをもつ第一のトンネル絶縁膜と、
ソース及びドレイン間に在って情報の読み出しを行う際に作用する第二のチャネル部分と、
該第二のチャネル部分を覆い且つ該第一のトンネル絶縁膜に比較して厚い第二のトンネル絶縁膜と、
該第一及び第二のトンネル絶縁膜上に形成されて該第一のトンネル絶縁膜上に在る部分と該第二のトンネル絶縁膜上に在る部分とが仕事関数を異にする材料（例えばＷとＳｉ）で構成され第一のチャネル部分のしきい値電圧が第二のチャネル部分のしきい値電圧に比較して大きいフローティング・ゲートと、
該フローティング・ゲート上にコントロール・ゲート絶縁膜を介して形成されたコントロール・ゲートと
を備えてなることを特徴とする半導体記憶装置。（２）
【００８０】
（付記３）
該第一のチャネル部分が基板上面に在り、且つ、該第二のチャネル部分が該基板上面に連なるシャロウ・トレンチの側面に在ること
を特徴とする（付記１）或いは（付記２）記載の半導体記憶装置。（３）
【００８１】
【発明の効果】
本発明に依る半導体記憶装置に於いては、書き込み時及び消去時に電流が流れるチャネルはしきい値電圧が高く、且つ、トンネル絶縁膜は薄くしてあり、そして、読み出し時に電流が流れるチャネルはしきい値電圧が低く、且つ、トンネル絶縁膜は厚くしてあることが基本になっている。
【００８２】
前記構成を採ることに依り、薄いトンネル絶縁膜をもつチャネルの作用で比較的低い電圧で書き込み及び消去を行うことができ、しかも、読み出しには厚いトンネル絶縁膜をもつチャネルが作用するので、読み出し破壊に結び付くような誤書き込みは生じない。
【図面の簡単な説明】
【図１】本発明の原理を説明する為の半導体記憶装置を表す要部説明図である。
【図２】図１に見られる半導体記憶装置の動作を説明する為の要部切断側面図である。
【図３】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図４】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図５】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図６】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図７】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図８】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図９】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１０】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１１】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１２】実施の形態１である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１３】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１４】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１５】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１６】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１７】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１８】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図１９】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図２０】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図２１】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図２２】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図２３】実施の形態２である半導体記憶装置を製造する工程を説明する為の工程要所に於ける半導体記憶装置を表す要部説明図である。
【図２４】薄いトンネル酸化膜をもつフローティング・ゲート・メモリを表す要部切断側面図である。
【図２５】フローティング・ゲート・メモリの動作を説明する為の線図である。
【図２６】読み出し破壊を説明する為のエネルギ・バンド・ダイヤグラムである。
【符号の説明】
１１基板
１１Ａシャロウ・トレンチ
１２絶縁層
１３Ａ第一のチャネル部分
１３Ｂ第二のチャネル部分
１４Ａ薄いトンネル絶縁膜（第一のトンネル絶縁膜）
１４Ｂ厚いトンネル絶縁膜（第二のトンネル絶縁膜）
１５フローティング・ゲート
１６コントロール・ゲート絶縁膜
１７コントロール・ゲート
１８レジスト層
１９絶縁層
２０ｎ⁺多結晶Ｓｉ層
２０Ｐゲート・パッド
２０Ｗサイド・ウォール
２１レジスト膜
２２Ｓエクステンション・ソース領域
２２Ｄエクステンション・ドレイン領域
２３Ｗサイド・ウォール
２４Ｓソース領域
２４Ｄドレイン領域
２５コントロール・ゲート・コンタクト電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor memory device effective for suppressing read breakdown of a floating gate memory and a manufacturing method thereof.
[0002]
[Prior art]
It is needless to say that the progress of the information society is remarkable at present, and due to the influence, further increase in the density of semiconductor memory devices is desired.
[0003]
In recent years, flash memory has the advantage that it does not require refreshing, so it is being used in many electronic devices. The density of flash memory has been increased, and low-voltage operation has been promoted. Therefore, the high write voltage and erase voltage are the bottleneck.
[0004]
Normally, in a flash memory, a high voltage of about ± 10 [V] must be applied in order to tunnel carriers between a channel and a floating gate through a tunnel oxide film having a thickness of about 10 [nm]. I must.
[0005]
In order to solve the problem of applying such a high voltage, a floating gate memory using a thin tunnel oxide film has also been proposed, and the thickness of the tunnel oxide film is about 3 nm. With this film thickness, carriers can be directly tunneled at a low voltage, for example, ± 5 [V] or less.
[0006]
However, in a flash memory, when the tunnel gate oxide film is simply thinned, carriers accumulated in the floating gate are lost by tunneling to the extension portions of the source region and the drain region. Holding time is shortened.
[0007]
In order to avoid such a problem, a flash memory has been proposed in which there is no overlap between the floating gate and the extension portions of the source region and the drain region.
[0008]
FIG. 24 is a side sectional view showing a main part of a floating gate memory having a thin tunnel oxide film, in which 1 is a substrate, 2 is a thin gate oxide film, 3 is a floating gate, and 4 is a control gate. The gate 5 indicates the source region, 5A indicates the extension portion of the source region, 6 indicates the drain region, and 6A indicates the extension portion of the drain region.
[0009]
FIG. 25 is a diagram for explaining the operation of the floating gate memory. The horizontal axis represents the control gate voltage V. _g [V], drain current I on the vertical axis _D Each [A] is taken. In the figure, the extra electrons are those in comparison with the thermal equilibrium state.
[0010]
In this floating gate memory, electrons are taken in and out through the thin gate oxide film 2 between the channel between the extension portion 5A of the source region and the extension portion 6A of the drain region and the floating gate 3.
[0011]
To perform reading, control gate voltage V _g The magnitude of the current caused by the amount of electrons in the floating gate 3 when about = 1 [V] is detected.
[0012]
One of the problems with this floating gate memory is that when reading the state where there are no extra electrons in the floating gate, that is, when a current flows through the memory, the tunnel oxide film is thin, so the electrons in the channel Is tunneled to the floating gate and accumulated as extra electrons in the floating gate, that is, erroneous writing occurs due to read destruction.
[0013]
FIG. 26 is an energy band diagram for explaining read breakdown, and the same symbols as those used in FIG. 24 represent the same parts or have the same meaning.
[0014]
In the figure, for the sake of simplicity, only the lower end of the conduction band is shown, and electrons flowing through the channel at the time of reading are tunneled to the floating gate 3 through the thin tunnel oxide film 2, and the threshold is positive. shift.
[0015]
[Problems to be solved by the invention]
The present invention seeks to provide a floating gate memory in which even if the tunnel insulating film of the gate is thinned so that carriers can be tunneled at a low voltage, erroneous writing that leads to read breakdown does not occur.
[0016]
[Means for Solving the Problems]
In the present invention, the channel through which current flows during writing and erasing has a high threshold voltage, the tunnel insulating film is thinned, and the channel through which current flows during reading has a low threshold voltage, and The tunnel insulating film is basically a semiconductor memory device that is thickened.
[0017]
1A and 1B are main part explanatory views showing a semiconductor memory device for explaining the principle of the present invention, wherein FIG. 1A is a cut side view of the main part, FIG. 1B is a main part plane, and FIG. The cut surface along line YY seen in FIG.
[0018]
In the drawing, 11 is a substrate, 12 is an insulating layer, 13A is a first channel portion (substrate upper surface side channel), 13B is a second channel portion (shallow trench side channel), and 14A is a thin tunnel insulating film ( (First tunnel insulating film), 14B is a thick tunnel insulating film (second tunnel insulating film), 15 is a floating gate, 16 is a control gate insulating film, 17 is a control gate, 19 is an insulating film, and 20P is Gate pad, 20W is a side wall made of polycrystalline Si, 23W is SiO ₂ 24S is a source region, 24D is a drain region, and 25 is a control gate contact electrode.
[0019]
In the semiconductor memory device of FIG. 1, since the surface of the substrate 11 in contact with the thin tunnel insulating film 14A is subjected to deep channel doping, the threshold is high and the surface is in contact with the thick tunnel insulating film 14B. Since the surface of the substrate 11 is subjected to thin channel doping, the threshold value is low.
[0020]
Accordingly, in FIG. 1, the first channel portion (substrate upper surface side channel) 13A shows a high threshold value, and the second channel portion (shallow trench side channel) 13B shows a low threshold value. It is configured.
[0021]
2 is a cutaway side view of the main part for explaining the operation of the semiconductor memory device shown in FIG. 1. FIG. 2A shows reading, FIG. 2B shows writing, and FIG. 2C shows erasing. The symbols used in FIG. 1 represent the same parts or have the same meaning.
[0022]
During reading (see FIG. 2A)
A voltage of, for example, 1.0 [V] is applied between the source and the drain, and a voltage of, for example, 1.0 [V] is applied to the control gate contact electrode 25 and, therefore, the control gate 17.
[0023]
When the gate voltage is applied, the second channel portion 13B is turned on. However, carriers flowing through the second channel portion 13B flow into the floating gate 15 because the tunnel insulating film 14B is thick. Therefore, erroneous writing does not occur.
[0024]
Here, when electrons are accumulated in the floating gate 15, the current flowing between the source and the drain is small, and when the electrons are not accumulated, the flowing current is large. Can do.
[0025]
When writing (refer to FIG. 2 (B))
When a positive voltage of 3 [V] to 5 [V] is applied to the control gate 15 and the bias condition is set to 0 [V] between the source and drain, the first channel portion 13A is also turned on. Since the carrier tunnels through the thin tunnel insulating film 14A and enters the floating gate 15, writing is performed.
[0026]
When erasing (see Fig. 2 (C))
Contrary to writing, when a negative voltage of -3 [V] to -5 [V] is applied to the control gate 15 and the bias condition is set to 0 [V] between the source and drain, the floating gate 15 Erasing is performed because electrons accumulated in the tunneling tunnel to the channel through the thin tunnel insulating film 14A.
[0027]
As is apparent from the above, in the floating gate memory according to the present invention, writing and erasing can be performed at a relatively low voltage by the action of a channel having a thin tunnel insulating film, and reading is also possible. Since a channel having a thick tunnel insulating film acts on, no erroneous writing that leads to read breakdown occurs.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
FIGS. 3 to 13 are main part explanatory views showing the semiconductor memory device in process key points for explaining the process of manufacturing the semiconductor memory device according to the first embodiment, and FIG. (B) shows the main part cutting side surface along the line XX of (A), (C) shows the main part cutting side surface along the line YY of (A), and hereinafter, referring to these figures explain.
[0029]
See Figure 3
3- (1)
The Si semiconductor substrate 11 is etched using a resist film (not shown) as a mask by applying a resist process in lithography technology and an RIE (reactive ion etching) method using HBr as an etching gas. Then, a shallow trench 11A having a depth of about 100 nm is formed. In the figure, since the adjacent portion is omitted, the shallow trench 11A is represented as a notch.
[0030]
See Figure 4
4- (1)
By applying CVD (Chemical Vapor Deposition) method, SiO with a thickness of about 100 [nm] ₂ An insulating layer 12 made of is formed.
[0031]
See Figure 5
5- (1)
Etching gas CF _Four The insulating layer 12 is etched by applying the RIE method. In this case, over etching is performed to expose the side surface in the shallow trench 11A as well as the surface of the Si substrate 11.
[0032]
The surface of the Si semiconductor substrate 11 exposed here becomes a channel on the substrate upper surface side, that is, the first channel portion 13A after the impurity for threshold adjustment is introduced later, and the depth of the side surface is 50 [ nm], and this portion later becomes a shallow trench side channel, that is, a second channel portion 13B by introducing an impurity for threshold adjustment.
[0033]
See FIG.
6- (1)
By applying the ion implantation method, the ion acceleration energy is 5 [keV] and the dose amount is 1.2 × 10. ¹³ 〔cm ^-2 ] As a degree B ⁺ At this time, implantation is performed from a direction inclined by about 70 ° from a direction perpendicular to the Si semiconductor substrate 11.
[0034]
In the above case, B ⁺ Is larger at the side surface of the shallow trench than at the surface of the Si semiconductor substrate 11, so that the concentration of implanted B is higher at the surface of the Si semiconductor substrate substrate 11, and Lower on the side.
[0035]
See FIG.
7- (1)
By applying the thermal oxidation method, an insulating film capable of directly tunneling carriers is formed on the surface of the Si semiconductor substrate 11 and the side surface of the shallow trench. At this time, the side surface of the shallow trench is not etched. Therefore, the oxidation rate is higher than that of the surface of the Si semiconductor substrate 11, and accordingly, the thin tunnel insulating film 14A formed on the surface of the Si semiconductor substrate 11, that is, on the first channel portion 13A. If it is about 3 [nm], it will naturally be about 5 [nm] on the second channel portion 13B, resulting in a thick tunnel insulating film 14B.
[0036]
7- (2)
By applying the CVD method, the thickness on the thin tunnel insulating film 14A is about 100 nm. ⁺ A floating gate 15 made of polycrystalline Si is formed.
[0037]
7- (3)
By applying the thermal oxidation method, SiO having a thickness of about 5 nm is formed on the floating gate 15 made of polycrystalline Si. ₂ A control gate insulating film 16 is formed.
[0038]
7- (4)
By applying the CVD method, n having a thickness of about 100 nm is formed on the control gate insulating film 16. ⁺ A control gate 17 made of polycrystalline Si is formed.
[0039]
See FIG.
8- (1)
By applying a resist process in the lithography technique, a resist layer 18 is formed so that a portion from the buried insulating layer 12 to the surface is formed into a striped mesa shape.
[0040]
8- (2)
Etching gas is HBr (for Si), CF _Four (SiO ₂ Etching that reaches the surface of the buried insulating layer 12 from the surface of the control gate 17 is performed by applying the RIE method.
[0041]
See FIG.
9- (1)
By removing the resist layer 18 used as a mask for mesa etching and then applying a thermal oxidation method, a SiO film having a thickness of about 5 nm is applied. ₂ An insulating layer 19 made of is formed.
[0042]
9- (2)
By applying the CVD method, the thickness of the flat portion on the insulating layer 19 is about 80 [nm]. ⁺ A polycrystalline Si layer 20 is formed.
[0043]
See FIG.
10- (1)
By applying a resist process in the lithography technique, a resist film 21 that covers the gate pad formation scheduled portion is formed.
[0044]
10- (2)
Etching gas as HBr (for Si) and CF _Four (SiO ₂ N) by applying the RIE method ⁺ The anisotropic etching of the polycrystalline Si layer 20 and the insulating layer 19 is performed to make n ⁺ A side wall 20W made of polycrystalline Si is formed. The side wall 20W also functions as a control gate and serves to eliminate the overlap between the floating gate and the source / drain.
[0045]
See FIG.
11- (1)
The resist film 21 covering the gate pad formation planned portion is removed to expose the gate pad 20P.
11- (2)
By applying the ion implantation method, the ion acceleration energy is 5 [keV], and the dose is 4 × 10. ¹⁴ 〔cm ^-2 As As ⁺ Then, the extension / source region 22S and the extension / drain region 22D are formed.
[0046]
See FIG.
12- (1)
By applying the CVD method, SiO with a thickness of 80 [nm] ₂ After forming an insulating film made of, etching gas is CF _Four The insulating film is anisotropically etched to form the side wall 23W by applying the RIE method.
[0047]
12- (2)
By applying the ion implantation method, the ion acceleration energy is about 40 [keV], and the dose amount is 2 × 10. ¹⁵ 〔cm ^-2 As As ⁺ To form a source region 24S and a drain region 24D.
[0048]
See FIG.
13- (2)
By applying sputtering method, resist process in lithography technology, RIE method using etching gas as Cl-based gas, TiN having a thickness of, for example, 50 nm and thickness of, for example, 400 nm. The electrode 25 made of Al is formed, and the control gate 17 and the gate pad 20P are conductively connected. The gate pad 20P functions as a control gate. ⁺ It is also bonded to the side wall 20W made of polycrystalline Si.
[0049]
In the semiconductor memory device manufactured through the above steps, the tunnel insulating film 14B is formed thicker in the shallow trench side channel, that is, in the second channel portion 13B, due to channel doping. Nevertheless, the threshold voltage is low.
[0050]
Therefore, if the gate voltage at the time of reading is set to a voltage value between the threshold voltage of the second channel portion 13B and the channel on the substrate upper surface side, that is, the first channel portion 13A, the second voltage Current flows only in the first channel portion 13B, and since the tunnel insulating film 14B on the second channel portion 13B is thick, no carrier tunnels to the floating gate 15 occur, and read breakdown does not occur.
[0051]
Further, by making the gate voltage at the time of writing higher than the threshold voltage of the first channel portion 13A, current flows in both the first channel portion 13A and the second channel portion 13B, The carriers are tunneled to the floating gate 15 through the thin tunnel insulating film 14A.
[0052]
FIGS. 14 to 23 are main part explanatory views showing the semiconductor memory device in process key points for explaining the process of manufacturing the semiconductor memory device according to the second embodiment. FIG. (B) shows the main part cutting side surface along the line XX of (A), (C) shows the main part cutting side surface along the line YY of (A), and hereinafter, referring to these figures As will be described, in the description of the first embodiment, the steps described with reference to FIGS. 3 to 6 are not changed at all in the second embodiment, so that the description thereof will be omitted and the following steps will be described.
[0053]
See FIG.
14- (1)
By applying a thermal oxidation method, an insulating film capable of directly tunneling carriers is formed on the surface of the Si semiconductor substrate 11 and the side surface of the shallow trench. A thick tunnel insulating film 26B having a thickness of about 5 nm is formed on the channel portion 13B.
[0054]
14- (2)
By applying the CVD method, n having a thickness sufficient to sufficiently fill the shallow trench ⁺ A polycrystalline Si layer 27 is formed.
[0055]
14- (3)
By applying the RIE method in which the etching gas is HBr, the polycrystalline Si layer 27 is formed until the thin tunnel insulating film formed on the surface of the Si semiconductor substrate 11 appears simultaneously with the formation of the thick tunnel insulating film 26B. Etch.
[0056]
14- (4)
The thin tunnel insulating film formed on the surface of the Si semiconductor substrate 11 is removed by dipping in a hydrofluoric acid etching solution.
[0057]
See FIG.
15- (1)
N by filling the surface of the Si semiconductor substrate 11 and the shallow trenches by applying a thermal oxidation method ⁺ A thin tunnel insulating film 26 </ b> A having a thickness of about 3 nm is formed on the surface of the polycrystalline Si layer 27.
[0058]
15- (2)
N by filling a shallow trench by applying a resist process in lithography technology ⁺ A resist layer 28 having an opening 28A corresponding to the polycrystalline Si layer 27 and covering the active region is formed.
[0059]
See FIG.
16- (1)
By applying a wet etching method using a hydrofluoric acid-based etchant as an etchant, the thin tunnel insulating film 26A is etched using the resist film 28 as a mask to fill the shallow trench. ⁺ The polycrystalline Si layer 27 is exposed.
[0060]
16- (2)
After removing the resist film 28, a floating gate 29 made of W having a thickness of about 100 nm is formed by applying the CVD method.
[0061]
See FIG.
17- (1)
By applying the CVD method, Ta having a thickness of about 10 nm is formed on the floating gate 29 made of W. ₂ O _Five A control gate insulating film 30 is formed.
[0062]
17- (2)
By applying the CVD method, n having a thickness of about 100 nm is formed on the control gate insulating film 30. ⁺ A control gate 31 made of polycrystalline Si is formed.
[0063]
See FIG.
18- (1)
By applying a resist process in the lithography technique, a resist pattern 32 is formed for forming a striped mesa shape from the buried insulating layer 12 to the surface.
[0064]
18- (2)
Etching gas is HBr (for Si), CF _Four (Ta ₂ O _Five For), Cl ₂ By applying the RIE method (for W), etching reaching the surface of the buried insulating layer 12 from the surface of the control gate 31 is performed.
[0065]
See FIG.
19- (1)
By removing the resist pattern 32 used as a mask for mesa etching and then applying the CVD method, Ta having a thickness of about 5 nm is applied. ₂ O _Five An insulating layer 33 made of is formed.
[0066]
19- (2)
By applying the CVD method, the thickness of the flat portion on the insulating layer 33 is about 80 nm. ⁺ A polycrystalline Si layer 34 is formed.
[0067]
See FIG.
20- (1)
By applying a resist process in the lithography technique, a resist film 35 is formed to cover a portion where a gate pad is to be formed.
[0068]
20- (2)
By applying the RIE method in which the etching gas is HBr, n ⁺ An anisotropic etching of the polycrystalline Si layer 34 is performed to make n ⁺ A side wall 34W made of polycrystalline Si is formed. Needless to say, this side wall 34W also acts as a control gate and serves to eliminate the overlap between the floating gate and the source / drain. In addition, Ta formed on the substrate 11 and the insulating layer 12 ₂ O _Five The insulating layer 33 made of remains as it is.
[0069]
See FIG.
21- (1)
The resist film 35 covering the gate pad formation scheduled portion is removed to expose the gate pad 34P.
[0070]
21- (2)
By applying the ion implantation method, the ion acceleration energy is 5 [keV], and the dose is 4 × 10. ¹⁴ 〔cm ^-2 As As ⁺ Then, an extension / source region 36S and an extension / drain region 36D are formed.
[0071]
See FIG.
22- (1)
By applying the CVD method, SiO with a thickness of 80 [nm] ₂ After forming an insulating film made of, etching gas is CF _Four By applying the RIE method, the insulating film is anisotropically etched to form side walls 37W. At this time, Ta on the substrate 11 ₂ O _Five The insulating layer 33 is made of SiO. ₂ Is removed.
[0072]
22- (2)
By applying the ion implantation method, the ion acceleration energy is about 40 [keV], and the dose amount is 2 × 10. ¹⁵ 〔cm ^-2 As As ⁺ Are implanted to form the source region 38S and the drain region 38D.
[0073]
See FIG.
23- (2)
Sputtering, resist process in lithography, etching gas is Cl ₂ The control gate 31 and the gate pad are formed by forming an electrode 39 made of TiN having a thickness of about 50 nm and Al having a thickness of about 400 nm by applying the RIE method as a system gas. 34P is conductively connected. The gate pad 34P functions as a control gate. ⁺ It is also bonded to the side wall 34W made of polycrystalline Si.
[0074]
In the semiconductor memory device of the second embodiment formed through the above steps, W is used as the material of the floating gate 29 facing the substrate upper surface side channel, that is, the first channel portion 13A.
[0075]
In this case, because of the work function difference between Si and W, even if the doping profile of the first channel portion 13A and the shallow trench side channel, that is, the second channel portion 13B is exactly the same, The threshold voltage in the first channel portion 13A is higher.
[0076]
Therefore, regarding the first embodiment, the channel doping means described with reference to FIG. 6 is also applied to the second embodiment, so that the first channel portion 13A and the second channel portion 13B have different doping profiles. In this case, the semiconductor memory device of the second embodiment has a larger threshold voltage difference and a larger operation margin than the semiconductor memory device of the first embodiment.
[0077]
In the present invention, the present invention can be implemented in many forms including the above-described embodiment, which will be exemplified below as supplementary notes.
[0078]
(Appendix 1)
A first channel portion (for example, a first channel portion) which is provided between the source (for example, the source region 24S) and the drain (for example, the drain region 24D) and which is used for writing and erasing information and is subjected to channel doping. 13A)
A first tunnel insulating film (for example, the first tunnel insulating film 14A) covering the first channel portion and having a thickness that allows carriers to be directly tunneled;
A second channel portion (for example, the second channel portion 13B) which is present between the source and the drain and acts when reading information and is doped at a lower concentration than the first channel portion; ,
A second tunnel insulating film (for example, the second tunnel insulating film 14B) that covers the second channel portion and is thicker than the first tunnel insulating film;
A floating gate (eg, floating gate 15) formed on the first and second tunnel insulating films;
A control gate (eg, control gate 17) formed on the floating gate via a control gate insulating film (eg, control gate insulating film 16);
A semiconductor memory device comprising: (1)
[0079]
(Appendix 2)
A first channel portion between the source and drain that acts in writing and erasing information;
A first tunnel insulating film covering the first channel portion and having a thickness that allows carriers to tunnel directly;
A second channel portion between the source and drain that acts when reading information;
A second tunnel insulating film that covers the second channel portion and is thicker than the first tunnel insulating film;
A material formed on the first and second tunnel insulating films and having a work function different between a portion on the first tunnel insulating film and a portion on the second tunnel insulating film ( For example, a floating gate composed of W and Si and having a threshold voltage of the first channel portion larger than that of the second channel portion;
A control gate formed on the floating gate via a control gate insulating film;
A semiconductor memory device comprising: (2)
[0080]
(Appendix 3)
The first channel portion is on the upper surface of the substrate, and the second channel portion is on the side surface of the shallow trench connected to the upper surface of the substrate.
A semiconductor memory device according to (Appendix 1) or (Appendix 2). (3)
[0081]
【The invention's effect】
In the semiconductor memory device according to the present invention, the channel through which current flows at the time of writing and erasing has a high threshold voltage, the tunnel insulating film is thin, and the channel through which current flows at the time of reading. Basically, the threshold voltage is low and the tunnel insulating film is thick.
[0082]
By adopting the above configuration, writing and erasing can be performed with a relatively low voltage by the action of a channel having a thin tunnel insulating film, and a channel having a thick tunnel insulating film acts for reading. There is no erroneous writing that leads to destruction.
[Brief description of the drawings]
FIG. 1 is a main part explanatory view showing a semiconductor memory device for explaining the principle of the present invention;
2 is a cutaway side view of a main part for explaining the operation of the semiconductor memory device seen in FIG. 1; FIG.
FIG. 3 is a main part explanatory view showing the semiconductor memory device in process key points for explaining the process of manufacturing the semiconductor memory device according to the first embodiment;
FIG. 4 is a main part explanatory view showing the semiconductor memory device in the process key for explaining the process for manufacturing the semiconductor memory device according to the first embodiment;
FIG. 5 is a main part explanatory view showing the semiconductor memory device in the process key for explaining the process for manufacturing the semiconductor memory device according to the first embodiment;
FIG. 6 is a main part explanatory view showing the semiconductor memory device in the process key for explaining the process for manufacturing the semiconductor memory device according to the first embodiment;
FIG. 7 is a cutaway side view showing a main part of the semiconductor memory device at a process key point for explaining a process of manufacturing the semiconductor memory device according to the first embodiment;
FIG. 8 is a main part explanatory view showing the semiconductor memory device in process key points for explaining the process of manufacturing the semiconductor memory device according to the first embodiment;
FIG. 9 is a main part explanatory view showing the semiconductor memory device in the process key for explaining the process of manufacturing the semiconductor memory device according to the first embodiment;
FIG. 10 is a main part explanatory view showing the semiconductor memory device in the process key for explaining the process for manufacturing the semiconductor memory device according to the first embodiment;
FIG. 11 is a main part explanatory diagram showing the semiconductor memory device at a process key point for explaining a process of manufacturing the semiconductor memory device according to the first embodiment;
12 is a main part explanatory view showing the semiconductor memory device in the process key for explaining the process of manufacturing the semiconductor memory device according to the first embodiment; FIG.
13 is a main part explanatory view showing the semiconductor memory device in the process key for explaining the process of manufacturing the semiconductor memory device according to the second embodiment; FIG.
FIG. 14 is a main part explanatory view showing the semiconductor memory device in the process key for explaining the process for manufacturing the semiconductor memory device according to the second embodiment;
FIG. 15 is a main part explanatory diagram showing the semiconductor memory device in process key points for explaining the process of manufacturing the semiconductor memory device according to the second embodiment;
FIG. 16 is a main part explanatory view showing the semiconductor memory device in the process key for explaining the process for manufacturing the semiconductor memory device according to the second embodiment;
FIG. 17 is a main part explanatory diagram showing the semiconductor memory device at a process key point for explaining a process of manufacturing the semiconductor memory device according to the second embodiment;
FIG. 18 is a main part explanatory view showing a semiconductor memory device at a process key point for explaining a process of manufacturing a semiconductor memory device according to a second embodiment;
FIG. 19 is an explanatory diagram of relevant parts showing a semiconductor memory device in process key points for explaining a process of manufacturing a semiconductor memory device according to a second embodiment;
FIG. 20 is a main part explanatory view showing the semiconductor memory device in the process key for explaining the process for manufacturing the semiconductor memory device according to the second embodiment;
FIG. 21 is a main part explanatory view showing the semiconductor memory device in the process key for explaining the process for manufacturing the semiconductor memory device according to the second embodiment;
FIG. 22 is an explanatory diagram of relevant parts showing a semiconductor memory device in process key points for explaining a process of manufacturing a semiconductor memory device according to a second embodiment;
FIG. 23 is an explanatory diagram of relevant parts showing a semiconductor memory device in process key points for explaining a process of manufacturing a semiconductor memory device according to a second embodiment;
FIG. 24 is a cutaway side view of a main part showing a floating gate memory having a thin tunnel oxide film.
FIG. 25 is a diagram for explaining the operation of the floating gate memory;
FIG. 26 is an energy band diagram for explaining read destruction.
[Explanation of symbols]
11 Substrate
11A Shallow Trench
12 Insulation layer
13A First channel portion
13B Second channel portion
14A Thin tunnel insulating film (first tunnel insulating film)
14B Thick tunnel insulating film (second tunnel insulating film)
15 Floating gate
16 Control gate insulation film
17 Control Gate
18 resist layer
19 Insulating layer
20 n ⁺ Polycrystalline Si layer
20P gate pad
20W side wall
21 resist film
22S extension source area
22D extension drain region
23W side wall
24S source area
24D drain region
25 Control gate contact electrode

Claims

A first channel portion between the source and drain that acts when writing and erasing information and is channel doped;
A first tunnel insulating film covering the first channel portion and having a thickness that allows carriers to tunnel directly;
A second channel portion that acts when reading information between the source and drain and is doped at a lower concentration than the first channel portion;
A second tunnel insulating film that covers the second channel portion and is thicker than the first tunnel insulating film;
A floating gate formed on the first and second tunnel insulating films;
A control gate formed on the floating gate via a control gate insulating film ,
The first channel portion and the second channel portion are aligned in the channel width direction, the first channel portion and the second channel portion extend continuously from the source to the drain, and The semiconductor memory device , wherein one channel portion has a threshold value higher than that of the second channel portion .

A first channel portion between the source and drain that acts in writing and erasing information;
A first tunnel insulating film covering the first channel portion and having a thickness that allows carriers to tunnel directly;
A second channel portion between the source and drain that acts when reading information;
A second tunnel insulating film that covers the second channel portion and is thicker than the first tunnel insulating film;
A material formed on the first and second tunnel insulating films and having a work function different between a portion on the first tunnel insulating film and a portion on the second tunnel insulating film. A floating gate configured, wherein the threshold voltage of the first channel portion is greater than the threshold voltage of the second channel portion;
A control gate formed on the floating gate via a control gate insulating film ,
The semiconductor memory device , wherein the first channel portion and the second channel portion are aligned in a channel width direction, and the first channel portion and the second channel portion extend continuously from the source to the drain .

3. The semiconductor memory according to claim 1, wherein the first channel portion is on the upper surface of the substrate, and the second channel portion is on a side surface of the shallow trench connected to the upper surface of the substrate. apparatus.