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Description

【０００１】
【発明の属する技術分野】
本発明は、発光素子を用いた表示装置及びその駆動方法に関する。特に、画素毎に発光素子を配置し、該発光素子の発光を制御するトランジスタが設けられたアクティブマトリクス型の表示装置及びその駆動方法に関する。
【０００２】
【従来の技術】
発光素子を有する表示装置の開発が近年進められている。特に、画素毎に発光素子と、該発光素子の発光を制御するトランジスタが設けられたアクティブマトリクス型の表示装置の開発が進められている。
【０００３】
アクティブマトリクス型の表示装置には、各画素への輝度情報の入力を電圧信号で行う手法と電流信号で行う手法のいずれかが主に用いられている。前者は電圧書き込み型、後者は電流書き込み型と呼ばれる。これらの構成及び駆動方法について、以下に詳しく説明する。
【０００４】
始めに、電圧書き込み型の画素の一例を図２６に示し、その構成及び駆動方法について説明する。各画素には、２つのＴＦＴ（選択ＴＦＴ３００１及び駆動ＴＦＴ３００４）と、保持容量３００７と、ＥＬ素子３００６とが設けられている。ここで、ＥＬ素子３００６の第１の電極３００６ａを画素電極と呼び、第２の電極３００６ｂを対向電極と呼ぶ。
【０００５】
上記画素の駆動方法について説明する。ゲート信号線３００２に入力される信号によって選択ＴＦＴ３００１がオンの状態になると、ソース信号線３００３に入力される映像信号の電圧によって、保持容量３００７に電荷が蓄積され、保持される。保持容量３００７に保持された電荷に応じた量の電流が、電源線３００５からＥＬ素子３００６に駆動ＴＦＴ３００４を介して流れ、ＥＬ素子３００６が発光する。
【０００６】
電圧書き込み型の画素において、ソース信号線３００３に入力される映像信号は、アナログ方式の場合と、デジタル方式の場合とがある。アナログ方式の映像信号を用いた場合の駆動をアナログ方式、デジタル方式の映像信号を用いた場合の駆動をデジタル方式と呼ぶ。
【０００７】
電圧書き込み型アナログ方式では、各画素の駆動ＴＦＴ３００４のゲート電圧（ゲート・ソース間電圧）は、アナログの映像信号によって制御される。そして該ゲート電圧に見合った値のドレイン電流がＥＬ素子３００６に流れることで、輝度を制御し、階調を表示している。このため、一般的に電圧書き込み型アナログ方式では、中間調を表示するために、ゲート電圧に対してドレイン電流の変化が大きな領域において、駆動ＴＦＴ３００４を動作させる。
【０００８】
一方、電圧書き込み型デジタル方式では、ＥＬ素子３００６を発光させるか否かをデジタルの映像信号により選択することで、ＥＬ素子の発光期間を制御し、階調を表示している。つまり駆動ＴＦＴ３００４は、スイッチとしての働きを担うことになる。このため一般的に電圧書き込み型デジタル方式では、ＥＬ素子３００６を発光させる際に、駆動ＴＦＴ３００４を線型領域、より詳しくは線型領域の中でも特にゲート電圧の絶対値が大きな領域で動作させる。
【０００９】
電圧書き込み型デジタル方式及び電圧書き込み型アナログ方式での、駆動ＴＦＴの動作領域について、図２７を用いて詳しく説明する。図２７（Ａ）は、簡単のため、図２６に示す画素のうち駆動ＴＦＴ３００４、電源線３００５及びＥＬ素子３００６のみを示した図である。図２７（Ｂ）における曲線３１０１ａ、曲線３１０１ｂそれぞれは、駆動ＴＦＴ３００４のゲート電圧Ｖｇｓに対するドレイン電流Ｉｄの値を示している。曲線３１０１ａに対して曲線３１０１ｂは、駆動ＴＦＴ３００４の閾値電圧が変化した場合の特性を示している。
【００１０】
電圧書き込み型アナログ方式では、駆動ＴＦＴ３００４は図中（１）で示した動作領域において動作する。動作領域（１）では、ゲート電圧Ｖgs1を印加したときに、駆動ＴＦＴ３００４の電流特性が３１０１ａから３１０１ｂへばらつくと、ドレイン電流がＩd1からＩd2へと変化する。つまり、電圧書き込み型アナログ方式は、駆動ＴＦＴ３００４の電流特性がばらつくとドレイン電流がばらつくため、ＥＬ素子３００６の輝度が画素間でばらつくという問題がある。
【００１１】
一方、電圧書き込み型デジタル方式における駆動ＴＦＴは図中（２）で示した動作領域において動作する。動作領域（２）は線型領域に相当する。線型領域で動作する駆動ＴＦＴ３００４は、同じゲート電圧Ｖgs2が印加されている場合には、移動度や閾値電圧等の特性のばらつきに起因したドレイン電流のばらつきは小さく、ほぼ一定の電流Ｉd3を流す。よって、駆動用ＴＦＴ３００４が動作領域（２）で動作する電圧書き込み型デジタル方式では、駆動ＴＦＴ３００４の電流特性が３１０１ａから３１０１ｂへばらついても、ＥＬ素子３００６を流れる電流がばらつきにくく、発光輝度のばらつきも抑えられる。
【００１２】
よって、駆動ＴＦＴ３００４の電流特性のばらつきに起因するＥＬ素子の輝度のバラツキは、電圧書き込み型アナログ方式よりも電圧書き込み型デジタル方式の方が小さいと言える。
【００１３】
次いで、電流書き込み型の画素の構成及び駆動方法について説明する。
【００１４】
電流書き込み型の表示装置では、ソース信号線より各画素に映像信号の電流（信号電流）が入力される。当該信号電流は、輝度情報に線型に対応する電流値を有する。当該入力された信号電流は、画素の有するＴＦＴのドレイン電流となる。当該ＴＦＴのゲート電圧を、画素の有する容量部において保持する。信号電流が入力されなくなった後も、該保持されたゲート電圧によってＴＦＴのドレイン電流が一定に保たれ、該ドレイン電流をＥＬ素子に入力することによりＥＬ素子が発光する。このように、電流書き込み型の表示装置では、前記信号電流の大きさを変化させることによってＥＬ素子に流れる電流を変化させ、ＥＬ素子の発光輝度を制御して階調を表現する。
【００１５】
以下に、電流書き込み型の画素の構成を２つ例示し、その構成と駆動方法についてより詳細に説明する。
【００１６】
【特許文献１】
特表２００２−５１７８０６号公報
【非特許文献１】
ＩＤＷ‘００ p235−p238:Active Matrix PolyLED Displays
【００１７】
図２８に、特許文献１や非特許文献１に記載されている画素の構成を示す。図２８に示す画素は、ＥＬ素子３３０６、選択ＴＦＴ３３０１、駆動ＴＦＴ３３０３、保持容量３３０５、保持ＴＦＴ３３０２、発光ＴＦＴ３３０４を有する。また、３３０７はソース信号線、３３０８は第１のゲート信号線、３３０９は第２のゲート信号線、３３１０は第３のゲート信号線、３３１１は電源線である。ソース信号線３３０７に入力する信号電流の電流値は、映像信号入力電流源３３１２により制御される。
【００１８】
図２８の画素の駆動方法について図２９を用いて説明する。なお、図２９において選択ＴＦＴ３３０１、保持ＴＦＴ３３０２及び発光ＴＦＴ３３０４は、スイッチとして図示する。
【００１９】
期間ＴＡ１において、選択ＴＦＴ３３０１及び保持ＴＦＴ３３０２がオンの状態となる。このとき、電源線３３１１が駆動ＴＦＴ３３０３及び保持容量３３０５を介してソース信号線３３０７と接続される。ソース信号線３３０７には、映像信号入力電流源３３１２によって定められた電流量ＩVideoが流れる。そのため時間が経過し定常状態となると、駆動ＴＦＴ３３０３のドレイン電流はＩVideoとなる。またドレイン電流ＩVideoに対応するゲート電圧は、保持容量３３０５に保持される。駆動ＴＦＴ３３０３のドレイン電流がＩVideoに定まった後、期間ＴＡ２が開始され、保持ＴＦＴ３３０２がオフの状態となる。
【００２０】
次に期間ＴＡ３が開始され、選択ＴＦＴ３３０１がオフの状態となる。更に期間ＴＡ４において、発光ＴＦＴ３３０４がオンの状態となると、信号電流ＩVideoが電源線３３１１より駆動ＴＦＴ３３０３を介してＥＬ素子３３０６に入力される。こうして、ＥＬ素子３３０６は信号電流ＩVideoに応じた輝度で発光する。図２８に示す画素では、信号電流ＩVideoをアナログ的に変化させることによって、階調を表現することができる。
【００２１】
上記の電流書き込み型の表示装置では、駆動ＴＦＴ３３０３のドレイン電流は、ソース信号線３３０７より入力される信号電流によって定められており、なおかつ駆動ＴＦＴ３３０３は飽和領域で動作する。そのため、駆動ＴＦＴ３３０３の特性にバラツキがあっても発光素子に一定のドレイン電流を流す様に、駆動ＴＦＴ３３０３のゲート電圧は自動的に変化する。こうして、電流書き込み型の表示装置では、ＴＦＴの特性がばらついてもＥＬ素子に流れる電流のばらつきを抑制することができる。その結果、発光輝度のばらつきを抑えることができる。
【００２２】
次に、電流書き込み型の画素の、図２８とは異なるもう１つの例について説明する。図３０（Ａ）に、下記特許文献２に記載されている画素を示す。
【００２３】
【特許文献２】
特開２００１−１４７６５９号公報
【００２４】
図３０（Ａ）に示す画素は、ＥＬ素子２９０６、選択ＴＦＴ２９０１、駆動ＴＦＴ２９０３、カレントＴＦＴ２９０４、保持容量２９０５、保持ＴＦＴ２９０２、ソース信号線２９０７、第１のゲート信号線２９０８、第２のゲート信号線２９０９、電源線２９１１によって構成される。駆動ＴＦＴ２９０３とカレントＴＦＴ２９０４は同じ極性を有する必要がある。ここでは簡単のため、駆動ＴＦＴ２９０３とカレントＴＦＴ２９０４のＩd−Ｖgs特性（ドレイン電流とゲート・ソース間電圧の関係）が同じであると仮定する。また、ソース信号線２９０７に入力する信号電流の電流値は、映像信号入力電流源２９１２により制御される。
【００２５】
図３０（Ａ）に示した画素の駆動方法について、図３０（Ｂ）〜（Ｄ）を用いて説明する。なお、図３０（Ｂ）〜（Ｄ）において選択ＴＦＴ２９０１及び保持ＴＦＴ２９０２は、スイッチとして示す。
【００２６】
期間ＴＡ１において、選択ＴＦＴ２９０１及び保持ＴＦＴ２９０２がオンの状態となると、電源線２９１１は、カレントＴＦＴ２９０４、選択ＴＦＴ２９０１、保持ＴＦＴ２９０２及び保持容量２９０５を介してソース信号線２９０７と接続される。ソース信号線２９０７には、映像信号入力電流源２９１２によって定められた電流量ＩVideoが流れる。そのため十分に時間が経過し定常状態となるとカレントＴＦＴ２９０４のドレイン電流はＩVideoとなり、ドレイン電流ＩVideoに対応するゲート電圧が保持容量２９０５に保持される。
【００２７】
カレントＴＦＴ２９０４のドレイン電流がＩVideoに定まった後、期間ＴＡ２が開始され、保持ＴＦＴ２９０２がオフの状態となる。このとき駆動ＴＦＴ２９０３には、ＩVideoのドレイン電流が流れている。こうして信号電流ＩVideoが、電源線２９１１から駆動ＴＦＴ２９０３を介してＥＬ素子２９０６に入力される。ＥＬ素子２９０６は信号電流ＩVideoに応じた輝度で発光する。
【００２８】
次に期間ＴＡ３が開始されると、選択ＴＦＴ２９０１がオフの状態となる。選択ＴＦＴ２９０１がオフ状態となった後も、信号電流ＩVideoが、電源線２９１１から駆動ＴＦＴ２９０３を介してＥＬ素子２９０６に入力され続け、ＥＬ素子２９０６は発光し続ける。図３０（Ａ）に示した画素は、信号電流ＩVideoをアナログ的に変化させることによって、階調を表現することができる。
【００２９】
図３０（Ａ）に示した画素では、駆動ＴＦＴ２９０３は飽和領域で動作する。駆動ＴＦＴ２９０３のドレイン電流は、ソース信号線２９０７より入力される信号電流によって定められている。そのため、同じ画素内の駆動ＴＦＴ２９０３とカレントＴＦＴ２９０４の電流特性が揃っていれば、駆動ＴＦＴ２９０３の特性にバラツキがあっても発光素子に一定のドレイン電流を流し続ける様に、駆動ＴＦＴ２９０３のゲート電圧は自動的に変化する。
【００３０】
【発明が解決しようとする課題】
ＥＬ素子において、その両電極間の電圧と流れる電流量の関係（Ｉ−Ｖ特性）は、環境温度や経時劣化等の影響によって変化する。そのため、上述した電圧書き込み型デジタル方式のような駆動ＴＦＴを線型領域で動作させる表示装置では、ＥＬ素子の両電極間の電圧値が同じであっても、ＥＬ素子の両電極間を流れる電流量は変動してしまう。
【００３１】
図３１は、電圧書き込み型デジタル方式において、ＥＬ素子のＩ−Ｖ特性が劣化等により変化した場合の動作点の変化を示した図である。なお図３１において、図２６と同じ部分は同じ符号を付す。
【００３２】
図３１（Ａ）は、図２６における駆動ＴＦＴ３００４とＥＬ素子３００６のみ抽出して示した図である。駆動ＴＦＴ３００４のソース・ドレイン間電圧をＶdsで示す。ＥＬ素子３００６の両電極間の電圧をＶELで示す。ＥＬ素子３００６を流れる電流をIELで示す。電流IELは、駆動ＴＦＴ３００４のドレイン電流Ｉdに等しい。電源線３００５の電位をＶddで示す。また、ＥＬ素子３００６の対向電極の電位は０（Ｖ）とする。
【００３３】
図３１（Ｂ）において、３２０２ａは、劣化前のＥＬ素子３００６の電圧ＶELと、電流量IELの関係（Ｉ−Ｖ特性）を示す曲線である。一方、３２０２ｂは劣化後のＥＬ素子３００６のＩ−Ｖ特性を示す曲線である。３２０１は、図２７（Ｂ）におけるゲート電圧がＶgs2の場合の駆動ＴＦＴ３００４のソース・ドレイン間電圧Ｖdsとドレイン電流Ｉd（IEL）の関係を示す曲線である。駆動ＴＦＴ３００４及びＥＬ素子３００６の動作条件（動作点）は、この２つの曲線の交点によって定まる。つまり、図中に示す線型領域での曲線３２０２ａと曲線３２０１の交点３２０３ａによって、ＥＬ素子３００６の劣化前の駆動ＴＦＴ３００４及びＥＬ素子３００６の動作条件が定まる。また、図中に示す線型領域での曲線３２０２ｂと曲線３２０１の交点３２０３ｂによって、ＥＬ素子３００６の劣化後の駆動ＴＦＴ３００４及びＥＬ素子３００６の動作条件が定まる。動作点３２０３ａ及び３２０３ｂを比較する。
【００３４】
発光状態を選択された画素において、駆動ＴＦＴ３００４はオンの状態である。このときＥＬ素子３００６の両電極間の電圧はＶA1である。ＥＬ素子３００６が劣化しそのＩ−Ｖ特性が変化すると、ＥＬ素子３００６の両電極間の電圧がＶA1とほぼ同じであっても、流れる電流がＩEL1からＩEL2に変化する。つまり、各画素のＥＬ素子３００６の劣化の度合いにより、ＥＬ素子３００６に流れる電流がＩEL1からＩEL2に変化するため、発光輝度がバラついてしまう。
【００３５】
その結果、駆動ＴＦＴを線型領域で動作させるタイプの画素を有する表示装置では、画像の焼きつきが生じやすい。
【００３６】
一方、図２８や図３０に示した電流書き込み型の画素では、上記画像の焼きつきは低減される。これは、電流書き込み型の画素においては、駆動ＴＦＴは常にほぼ一定の電流を流すように動作するためである。
【００３７】
電流書き込み型の画素において、ＥＬ素子のＩ−Ｖ特性が劣化等によって変化した場合の動作点の変化について、図２８の画素を例に挙げ説明する。図３２は、電流書き込み型において、ＥＬ素子のＩ−Ｖ特性が劣化等により変化した場合の動作点の変化を示した図である。なお図３２において、図２８と同じ部分は同じ符号を付す。
【００３８】
図３２（Ａ）は、図２８における駆動ＴＦＴ３３０３とＥＬ素子３３０６のみ抽出して示した図である。駆動ＴＦＴ３３０３のソース・ドレイン間電圧をＶdsで示す。ＥＬ素子３３０６の陰極と陽極間の電圧をＶELで示す。ＥＬ素子３３０６を流れる電流をＩELで示す。電流ＩELは、駆動ＴＦＴ３３０３のドレイン電流Ｉdに等しい。電源線３３０５の電位をＶddで示す。また、ＥＬ素子３３０６の対向電極の電位は０（Ｖ）とする。
【００３９】
図３２（Ｂ）において、３７０１は駆動ＴＦＴ３３０３のソース・ドレイン間電圧とドレイン電流の関係を示す曲線である。３７０２ａは劣化前のＥＬ素子３３０６のＩ−Ｖ特性を示す曲線である。一方、３７０２ｂは劣化後のＥＬ素子３３０６のＩ−Ｖ特性を示す曲線である。ＥＬ素子３３０６の劣化前の駆動ＴＦＴ３３０３及びＥＬ素子３３０６の動作条件は、曲線３７０２ａと曲線３７０１の交点３７０３ａで定まる。ＥＬ素子３３０６の劣化後の駆動ＴＦＴ３３０３及びＥＬ素子３３０６の動作条件は、曲線３７０２ｂと曲線３７０１の交点３７０３ｂで定まる。ここで、動作点３７０３ａ及び３７０３ｂを比較する。
【００４０】
電流書き込み型の画素では、駆動ＴＦＴ３３０３は飽和領域で動作している。ＥＬ素子３３０６の劣化前後において、ＥＬ素子３３０６の両電極間の電圧はＶB1からＶB2に変化するが、ＥＬ素子３３０６を流れる電流はほぼ一定のＩEL1に保たれる。こうしてＥＬ素子３３０６の劣化に対しても、ＥＬ素子３３０６に流れる電流はほぼ一定に保たれる。よって画像の焼きつきの問題は低減される。
【００４１】
しかし、従来の電流書き込み型の駆動方法では、信号電流に応じた電荷を各画素の保持容量に保持する必要がある。保持容量に所定の電荷を保持する動作は、当該信号電流を流す配線の交差容量等のために、信号電流が小さな場合ほど長い時間を必要とする。そのため、信号電流の素早い書き込みが困難である。また信号電流が小さな場合は、信号電流の書き込みが行われる画素と同じソース信号線に接続された複数の画素から生じる漏れ電流等のノイズの影響が大きい。そのため、正確な輝度で画素を発光させることができない危険性が高い。
【００４２】
また図３０に示した画素に代表されるカレントミラー回路を有する画素では、カレントミラー回路を構成する１対のＴＦＴの電流特性が揃うことが望ましい。しかし実際には、これらの対となるＴＦＴの電流特性を完全に揃えることは難しく、ばらつきが生じてしまう。
【００４３】
図３０に示す画素において、駆動ＴＦＴ２９０３とカレントＴＦＴ２９０４の閾値がそれぞれＶtha、Ｖthbであるとする。両トランジスタの閾値Ｖtha、Ｖthbがばらついて、Ｖthaの絶対値｜Ｖtha｜が、Ｖthbの絶対値｜Ｖthb｜より小さくなってしまったときに、黒表示を行う場合について考察する。カレントＴＦＴ２９０４を流れるドレイン電流は、映像信号入力電流源２９１２によって定められた電流値ＩVideoに相当し、０であるとする。しかし、カレントＴＦＴ２９０４にドレイン電流が流れなくても、保持容量２９０５には｜Ｖthb｜よりやや小さい程度の電圧が保持されている可能性がある。ここで｜Ｖthb｜＞｜Ｖtha｜であるため、駆動ＴＦＴ２９０３のドレイン電流は０ではない可能性がある。こうして黒表示を行う場合においても、駆動ＴＦＴ２９０３にはドレイン電流が流れＥＬ素子２９０６が発光してしまう可能性があり、コントラストが低下するという問題が生じる。
【００４４】
更に、従来の電流書き込み型の表示装置では、各画素に信号電流を入力する映像信号入力電流源は列毎（画素列毎）に設けられる。それら全ての映像信号入力電流源の電流特性を揃えて、且つ、出力する電流値をアナログ的に正確に変化させる必要がある。しかしながら、多結晶半導体などを用いたトランジスタでは、トランジスタの特性のばらつきが大きいため、電流特性の揃った映像信号入力電流源を作製するのは困難である。よって従来の電流書き込み型の表示装置では、映像信号入力電流源は単結晶ＩＣ基板上に作製される。一方、画素が形成される基板は、コスト等の面からガラス等の絶縁基板上に作製されるのが一般的である。そこで、画素が形成された基板上に、映像信号入力電流源が作製された単結晶ＩＣ基板を貼り付ける必要がある。このような構成の表示装置は、コストが高い、単結晶ＩＣ基板の貼り付けの際に必要となる面積が大きく額縁の面積を小さくすることができない等の問題がある。
【００４５】
上述の実情を鑑み、本発明は、経時劣化の影響を受けずに一定の輝度で発光素子を発光させることができる表示装置及びその駆動方法の提供を課題とする。また本発明は、正確な階調表現が可能で、また、各画素に対する映像信号の書き込みを高速化することが可能で、且つ、漏れ電流等のノイズの影響を抑制した表示装置及びその駆動方法を提供する。さらに本発明は、低コストで、且つ、額縁面積を小さくして小型化を実現した表示装置及びその駆動方法の提供を課題とする。
【００４６】
【課題を解決するための手段】
本発明は上記課題を解決するために以下の手段を講じた。
【００４７】
まず本発明の概要について説明する。本発明の表示装置の有する各画素は、複数のスイッチ部と複数の電流源回路とを有する。１つのスイッチ部と１つの電流源回路はペアになって動作する。以下、スイッチ部と電流源回路のペアは１画素中に複数存在する。
【００４８】
複数のスイッチ部の各々は、デジタルの映像信号によってオン・オフが選択される。スイッチ部がオン（導通状態）になると、該スイッチ部に対応する電流源回路から発光素子に電流が供給され、発光素子は発光する。１つの電流源回路から発光素子に供給される電流は一定である。キルヒホッフの電流法則に従い、発光素子に流れる電流値は、導通状態のスイッチ部に対応する全ての電流源回路から発光素子にそれぞれ供給される電流を加算した値に相当する。本発明の画素は、複数のスイッチ部のうちどのスイッチ部を導通状態とするかによって、発光素子に流れる電流値を変化させ、階調を表現することができる。一方、電流源回路は、常にある一定の電流を出力するように設定される。そのため、発光素子に流れる電流のばらつきを防ぐことができる。
【００４９】
本発明の画素の構成及びその動作について、本発明の表示装置の画素の構成を模式的に示した図１を用いて説明する。図１において、画素は、２つの電流源回路（図１中、電流源回路ａ、電流源回路ｂ）と、２つのスイッチ部（図１中、スイッチ部ａ、スイッチ部ｂ）と、発光素子とを有する。なお、図１では１画素中にスイッチ部と電流源回路のペアが２組ある画素を例示したが、１画素中のスイッチ部と電流源回路のペアの数は任意の数とすることができる。
【００５０】
スイッチ部（スイッチ部ａ、スイッチ部ｂ）は、入力端子と出力端子を有する。デジタルの映像信号によって、スイッチ部の入力端子と出力端子間の導通・非導通が制御される。スイッチ部の入力端子と出力端子間が導通の状態にあることをスイッチ部がオンすると呼ぶ。また、スイッチ部の入力端子と出力端子間が非導通の状態にあることをスイッチ部をオフすると呼ぶ。各スイッチ部は、対応するデジタル映像信号によってオン・オフが制御される。
【００５１】
電流源回路（電流源回路ａ、電流源回路ｂ）は、入力端子と出力端子とを有し、入力端子と出力端子の間に一定電流を流す機能を有する。電流源回路ａは、制御信号ａにより、一定の電流Ｉaを流すように制御されている。また電流源回路ｂは、制御信号ｂにより、一定の電流Ｉbを流すように制御されている。当該制御信号は、映像信号とは異なる信号であっても良い。また制御信号は、電流信号であってもよいし電圧信号であってもよい。このように制御信号によって電流源回路を流れる電流を定める動作を、電流源回路の設定動作もしくは画素の設定動作と呼ぶ。電流源回路の設定動作を行うタイミングは、スイッチ部の動作と同期していても、非同期であってもよく、任意のタイミングで設定することができる。また設定動作は、１つの電流源回路に対してのみ行ない、設定動作を行なった電流源回路の情報を、他の電流源回路と共有させるようにしても良い。電流源回路の設定動作により、電流源回路が出力する電流のばらつきを抑制することができる。
【００５２】
例えば、電流源回路に入力される制御信号を電流信号とした場合の本発明の表示装置の画素の例を挙げる。画素は、制御電流が供給され、前記制御電流に対応した一定電流を出力電流とする複数の電流源回路と、デジタルの映像信号によって、前記複数の電流源回路各々から発光素子への前記出力電流の入力を選択する複数のスイッチ部とを有する。
【００５３】
ここで、前記複数の電流源回路それぞれは、第１のトランジスタ及び第２のトランジスタと、前記第１のトランジスタのドレイン電流として前記制御電流を選択的に入力する第１の手段と、前記第１のトランジスタのゲート電圧を保持する第２の手段と、前記第１のトランジスタのゲートとドレインの接続を選択する第３の手段と、前記保持された第１のトランジスタのゲート電圧をゲート電圧とした前記第２のトランジスタのドレイン電流を前記出力電流とする第４の手段とを有する構成とすることができる。
【００５４】
または、前記複数の電流源回路それぞれは、ゲートとドレインが接続された第１のトランジスタと、第２のトランジスタと、前記第１のトランジスタのドレイン電流として前記制御電流を選択的に入力する第１の手段と、前記第１のトランジスタのゲート電圧を保持する第２の手段と、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートの接続を選択する第３の手段と、前記保持された第１のトランジスタのゲート電圧をゲート電圧とした前記第２のトランジスタのドレイン電流を前記出力電流とする第４の手段とを有する構成とすることができる。
【００５５】
または、前記複数の電流源回路のうち１つは、第１のトランジスタ及び第２のトランジスタと、前記第１のトランジスタのドレイン電流として前記制御電流を選択的に入力する第１の手段と、
前記第１のトランジスタのゲート電圧を保持する第２の手段と、
前記第１のトランジスタのゲートとドレインの接続を選択する第３の手段と、前記保持された第１のトランジスタのゲート電圧をゲート電圧とした前記第２のトランジスタのドレイン電流を前記出力電流とする第４の手段とを有し、
前記複数の電流源回路のうち別の１つは、ゲートとドレインが接続された第３のトランジスタと、第４のトランジスタと、前記第３のトランジスタのドレイン電流として前記制御電流を選択的に入力する第５の手段と、前記第３のトランジスタのゲート電圧を保持する第６の手段と、前記第３のトランジスタのゲートと前記第４のトランジスタのゲートの接続を選択する第７の手段と、前記保持された第３のトランジスタのゲート電圧をゲート電圧とした前記第４のトランジスタのドレイン電流を前記出力電流とする第８の手段とを有する構成とすることができる。
【００５６】
発光素子とは、その両電極間に流れる電流量によって輝度が変化する素子を意味する。発光素子としては、ＥＬ（エレクトロルミネッセンス）素子や、ＦＥ（Field Emission）素子等が挙げられる。ただし、発光素子のかわりに、電流や電圧などによって、状態を制御する任意の素子を用いた場合にも、本発明を応用することが可能である。
【００５７】
発光素子の２つの電極（陽極と陰極）のうち、一方の電極（第１の電極）は、スイッチ部ａ及び電流源回路ａを順に介して電源線に電気的に接続される。さらに当該第１の電極は、スイッチ部ｂ及び電流源回路ｂを順に介して電源線に電気的に接続される。なお、スイッチ部ａがオフになった際、電流源回路ａによって定まる電流が発光素子間に流れないようにし、且つ、スイッチ部ｂがオフになった際、電流源回路ｂによって定まる電流が発光素子間に流れないようにする回路構成であれば、図１の回路構成に限定されない。
【００５８】
本発明では、１つの電流源回路と１つのスイッチ部とはペアとなっており、それらは直列に接続されている。図１の画素では、そのようなスイッチ部と電流源回路のペアが２組あり、この２組のペアは互いに並列に接続されている。
【００５９】
次いで、図１に示した画素の動作について説明する。
【００６０】
図１に示すように、２つのスイッチ部と２つの電流源回路とを有する画素では、発光素子に入力される電流の経路は全部で３通り存在する。１つ目の経路は、２つのうちいずれか一方の電流源回路から供給される電流が発光素子に入力される経路である。２つ目の経路は、１つ目の経路において電流を供給した電流源回路と異なるもう一方の電流源回路から供給される電流が発光素子に入力される経路である。３つ目の経路は、２つの電流源回路から供給される電流が、共に発光素子に入力される経路である。３つ目の経路の場合、各電流源回路から供給される電流を加算した電流が、発光素子に供給されることになる。
【００６１】
より具体的に説明すると、１つ目の経路は、電流源回路ａを流れる電流Ｉaのみ発光素子に入力される経路である。この経路は、デジタルの映像信号ａ及びデジタルの映像信号ｂによって、スイッチ部ａがオン、スイッチ部ｂがオフとなった場合に選択される。２つ目の経路は、電流源回路ｂを流れる電流Ｉbのみ発光素子に入力される経路である。この経路は、デジタルの映像信号ａ及びデジタルの映像信号ｂによって、スイッチ部ａがオフ、スイッチ部ｂがオンとなった場合に選択される。３つ目の経路は、電流源回路ａを流れる電流Ｉaと電流源回路ｂを流れる電流Ｉbとを加算した電流Ｉa＋Ｉbが、発光素子に入力される経路である。この経路は、デジタルの映像信号ａ及びデジタルの映像信号ｂによって、スイッチ部ａおよびスイッチ部ｂが両方ともオンとなった場合に選択される。即ち、デジタルの映像信号ａ及びデジタルの映像信号ｂによって電流Ｉa＋Ｉbが発光素子に流れるようになるため、画素はデジタル/アナログ変換と同様の動作を行っていることになる。
【００６２】
続いて、本発明の表示装置における階調表現のための基本的な手法について説明する。まず、電流源回路の設定動作によって各電流源回路を流れる一定の電流が適宜定められる。各画素が有する複数の電流源回路は、電流源回路毎に異なる電流値を設定することが可能である。発光素子は流れる電流量（電流密度）に応じた輝度で発光するので、どの電流源回路から電流を供給するか制御することによって、発光素子の輝度を設定することができる。ゆえに、発光素子に入力される電流の経路を選択することによって、発光素子の輝度を複数の輝度レベルから選択することができる。こうして、各画素の発光素子の輝度をデジタルの映像信号によって、複数の輝度レベルから選択する（以下、各発光状態を選択するという）ことができる。なお、デジタルの映像信号によって全てのスイッチ部をオフにした場合、発光素子に電流が入力されないため、輝度をゼロとする（以下、非発光状態を選択するという）ことができる。こうして、各画素の発光素子の輝度を変化させ階調を表現することができる。
【００６３】
しかし、上述の方法だけでは階調数が少ない場合がある。そこで多階調化を図るために、他の階調方式と組み合わせることもできる。その方式には大きく分けて２つある。
【００６４】
１つ目は時間階調方式と組み合わせる手法である。時間階調方式は、１フレーム期間内に発光する期間を制御することによって、階調を表現する方法である。１フレーム期間とは１画面分の画像を表示する期間に相当する。具体的には、１フレーム期間を複数のサブフレーム期間に分割し、サブフレーム期間毎に各画素の発光状態または非発光状態を選択する。こうして、画素の発光した期間及び発光輝度の組み合わせによって、階調を表現する。２つ目は、面積階調方式と組み合わせる手法である。面積階調方式は、１画素中の発光する部分の面積を変化させることによって、階調を表現する方法である。例えば、各画素を複数のサブ画素によって構成する。ここで、各サブ画素の構成は上述した本発明の表示装置の画素構成と同じである。各サブ画素において、発光状態または非発光状態を選択する。こうして、画素の発光する部分の面積及び発光輝度の組み合わせによって、階調を表現する。なお、時間階調方式と組み合わせる手法と面積階調方式と組み合わせる手法とを、組み合わせてもよい。
【００６５】
次いで、上述の階調表示の手法において、輝度ばらつきを更に低減するのに有効な手法を示す。これは、例えばノイズなどによって、画素間において同じ階調を表現する場合にも輝度がばらついてしまう場合に有効な手法である。
【００６６】
各画素の有する複数の電流源回路のうち２つ以上の各電流源回路が、互いに同じ一定の電流を出力するように設定する。そして、同じ階調を表現する際に、同じ一定の電流を出力する電流源回路を使い分ける。このようにすれば、仮に電流源回路の出力電流がばらついても、発光素子に流れる電流は時間的に平均化される。そのため、各画素間の電流源回路の出力電流のばらつきによる輝度のばらつきを視覚的に低減することができる。
【００６７】
本発明では、画像表示を行う際に発光素子に流れる電流は所定の一定電流に保たれるため、発光素子を劣化等による電流特性の変化によらず一定の輝度で発光させることができる。デジタルの映像信号でスイッチ部のオン・オフ状態を選択することによって各画素の各発光状態または非発光状態を選択するので、画素への映像信号の書き込みを速くすることができる。映像信号により非発光状態が選択された画素においては、スイッチ部によって発光素子に入力される電流は完全に遮断されるので、正確な階調を表現することができる。つまり、漏れ電流によって起こる、黒表示をする際のコントラスト低下の問題を解消することができる。また本発明は、電流源回路を流れる一定電流の電流値をある程度大きく設定することができるため、小さな信号電流を書き込む際に生じるノイズの影響を低減することができる。さらに本発明の表示装置は、各画素に配置した電流源回路を流れる電流の値を変化させるための駆動回路は必要無く、単結晶ＩＣ基板等の別基板上に作製された外付けの駆動回路は必要ないため、低コスト化及び小型化を実現することができる。
【００６８】
【発明の実施の形態】
（実施の形態１）
本発明の実施の形態について、図２を用いて説明する。本実施の形態では、１画素にスイッチ部と電流源回路のペアが２つある場合について説明する。
【００６９】
図２（Ａ）において、各画素１００は、スイッチ部１０１ａ、１０１ｂ、電流源回路１０２ａ、１０２ｂ、発光素子１０６、映像信号入力線Ｓａ、Ｓｂ、走査線Ｇａ、Ｇｂ、電源線Ｗを有する。スイッチ部１０１ａと電流源回路１０２ａは直列に接続され、１つのペアを形成する。スイッチ部１０１ｂと電流源回路１０２ｂが直列に接続され、１つのペアを形成する。この２つのペアが並列に接続されている。また、この２つの並列な回路は、発光素子１０６と直列に接続されている。
【００７０】
図２に示す画素には２つのペアが設けられているが、以下、スイッチ部１０１ａと電流源回路１０２ａのペアに注目し、該電流源回路１０２ａと該スイッチ部１０１ａの構成について図２を用いて説明する。
【００７１】
まず、電流源回路１０２ａについて、図２（Ａ）を用いて説明する。図２（Ａ）において、電流源回路１０２ａは、円と円の中の矢印とによって示される。矢印の向きに正の電流が流れると定義する。また端子Ａの電位は、端子Ｂの電位より高いと定義する。次いで、電流源回路１０２ａの詳しい構成について、図２（Ｂ）を用いて説明する。電流源回路１０２ａは、電流源トランジスタ１１２、電流源容量１１１を有する。なお、電流源容量１１１は、電流源トランジスタ１１２のゲート容量等を用いることにより、省略することも可能である。ゲート容量とは、トランジスタのゲートとチャネルの間で形成される容量とする。電流源トランジスタ１１２のドレイン電流は、電流源回路１０２ａの出力電流となる。電流源容量１１１は、電流源トランジスタ１１２のゲート電位を保持する。
【００７２】
電流源トランジスタ１１２のソース端子およびドレイン端子の一方は、端子Ａと電気的に接続され、もう一方は端子Ｂと電気的に接続される。また電流源トランジスタ１１２のゲート電極は、電流源容量１１１の一方の電極に電気的に接続されている。電流源容量１１１のもう一方の電極は、端子Ａ'に電気的に接続されている。なお、電流源回路１０２ａを構成する電流源トランジスタ１１２は、Ｎチャネル型でもＰチャネル型でもよい。
【００７３】
電流源トランジスタ１１２としてＰチャネル型トランジスタを用いる場合には、そのソース端子は端子Ａと電気的に接続され、ドレイン端子は端子Ｂと電気的に接続される。また、電流源トランジスタ１１２のゲートとソース間の電圧を保持させるため、端子Ａ'は、電流源トランジスタ１１２のソース端子と電気的に接続されることが望ましい。よって、端子Ａ'は端子Ａと電気的に接続されることが望ましい。
【００７４】
一方、電流源トランジスタ１１２としてＮチャネル型トランジスタを用いる場合には、電流源トランジスタ１１２のドレイン端子は端子Ａと電気的に接続され、ソース端子は端子Ｂと電気的に接続される。また、電流源トランジスタ１１２のゲートとソース間の電圧を保持させるため、端子Ａ'は、電流源トランジスタ１１２のソース端子と電気的に接続されることが望ましい。よって、端子Ａ'は端子Ｂと電気的に接続されることが望ましい。
【００７５】
なお、電流源トランジスタ１１２としてＰチャネル型トランジスタを用いる場合もＮチャネル型トランジスタを用いる場合も、端子Ａ'は、電流源トランジスタ１１２のゲート電極の電位を保持できる様に接続されていれば良い。よって、端子Ａ'は、少なくとも所定の期間は一定の電位に保たれた配線に接続されていてもよい。ここでいう一定の時間とは、電流源回路が電流を出力する期間、及び、電流源回路の出力する電流を定める制御電流が電流源回路に入力される期間である。
【００７６】
なお実施の形態１では、電流源トランジスタ１１２として、Ｐチャネル型トランジスタを用いる場合について説明する。
【００７７】
続いて、スイッチ部１０１ａについて、図２（Ａ）を用いて説明する。スイッチ部１０１ａは、端子Ｃと端子Ｄを有する。デジタルの映像信号によって、端子Ｃと端子Ｄの間の導通・非導通状態が選択される。端子Ｃと端子Ｄの間の導通・非導通状態を選択することによって、発光素子１０６に流す電流を変化させる。ここで、スイッチ部１０１ａをオンするとは、端子Ｃと端子Ｄの間の導通状態を選択することをいう。スイッチ部１０１ａをオフするとは、端子Ｃと端子Ｄ間の非導通状態を選択することをいう。次いで、スイッチ部１０１ａの詳しい構成について、図２（Ｃ）を用いて説明する。スイッチ部１０１ａは、第１のスイッチ１８１、第２のスイッチ１８２及び保持手段１８３を有する。
【００７８】
図２（Ｃ）において、第１のスイッチ１８１は、制御端子ｒと、端子ｅと、端子ｆとを有する。第１のスイッチ１８１では、制御端子ｒに入力される信号によって、端子ｅと端子ｆの間における導通・非導通状態が選択される。ここで、端子ｅと端子ｆ間が導通状態となる場合は、第１のスイッチ１８１がオンすると呼ぶ。また、端子ｅと端子ｆ間が非導通状態となる場合は、第１のスイッチ１８１がオフすると呼ぶ。第２のスイッチ１８２についても同様である。
【００７９】
前記第１のスイッチ１８１は、画素へのデジタルの映像信号の入力を制御する。つまり、走査線Ｇａの信号を第１のスイッチ１８１の制御端子ｒに入力して、第１のスイッチ１８１のオン・オフが選択される。
【００８０】
第１のスイッチ１８１がオンすると、映像信号入力線Ｓａから画素にデジタルの映像信号が入力される。画素に入力されたデジタルの映像信号は、保持手段１８３によって保持される。なお、保持手段１８３は、第２のスイッチ１８２を構成するトランジスタのゲート容量などを利用することにより、省略することが可能である。また、画素に入力されたデジタルの映像信号は、第２のスイッチ１８２の制御端子ｒに入力される。こうして、第２のスイッチ１８２のオン・オフが選択される。第２のスイッチ１８２がオンすると、端子Ｃと端子Ｄ間が導通状態となり、電流源回路１０２ａから発光素子１０６に電流が供給される。第１のスイッチ１８１がオフした後も、保持手段１８３にはデジタルの映像信号が保持され続け、第２のスイッチ１８２はオン状態を維持する。
【００８１】
次いで、発光素子１０６の構成について説明する。発光素子１０６は２つの電極（陽極および陰極）を有する。発光素子１０６は、２つの電極間に流れる電流に応じた輝度で発光する。発光素子１０６の２つの電極のうち、一方は電源基準線（図示せず）に電気的に接続される。電源基準線によって電位Ｖcomが与えられている電極を対向電極１０６ｂと呼び、もう一方の電極を画素電極１０６ａと呼ぶ。
【００８２】
発光素子として、エレクトロルミネッセンスを利用したＥＬ素子が注目されている。ＥＬ素子は、陽極と、陰極と、陽極と陰極に間に挟まれたＥＬ層とを有する構成である。陽極と陰極間に電圧を印加することによって、ＥＬ素子は発光する。ＥＬ層は有機物によって形成されていても良いし、無機物によって形成されていても良い。また、有機物と無機物の両方より形成されていてもよい。また、ＥＬ素子は１重項励起子からの発光（蛍光）を利用するものと、３重項励起子からの発光（燐光）を利用するものの一方、又は両方を含むものとする。
【００８３】
続いて、画素の構成要素の接続関係について図２（Ａ）を用いて説明する。再び、スイッチ部１０１ａと電流源回路１０２ａのペアに注目する。端子Ａは電源線Ｗに電気的に接続され、端子Ｂは端子Ｃに電気的に接続され、端子Ｄは発光素子１０６の画素電極１０６ａに電気的に接続される。発光素子には、画素電極１０６ａから対向電極１０６ｂの方向に電流が流れる。画素電極１０６ａは陽極であり、対向電極１０６ｂは陰極である。電源線Ｗの電位は、電位Ｖcomより高く設定される。
【００８４】
なお画素の構成要素の接続関係は、図２（Ａ）に図示した構成に限定されない。スイッチ部１０１ａと電流源回路１０２ａは直列に接続されていればよい。また、発光素子１０６の陽極と陰極が反転した構成であってもよい。つまり、画素電極１０６ａが陰極、対向電極１０６ｂが陽極となった構成であってもよい。なお、端子Ａから端子Ｂに正の電流が流れると定義したため、画素電極１０６ａが陰極、対向電極１０６ｂが陽極となった構成では、端子Ａと端子Ｂが入れ替わった構成となる。即ち、端子Ａがスイッチ部１０１ａの端子Ｃと電気的に接続され、端子Ｂが電源線Ｗと電気的に接続された構成となる。電源線Ｗの電位は、電位Ｖcomより低く設定される。
【００８５】
なお本実施の形態では、各画素にはスイッチ部と電流源回路のペアが２つ設けられる。スイッチ部と電流源回路のペア各々の構成は上記のとおりであるが、これらのペア同士の接続は、次の点を考慮する必要がある。それは、電流源回路１０２ａと電流源回路１０２ｂの各電流源回路から供給される電流の総和が発光素子に入力されるようにする点、つまり、スイッチ部と電流源回路のペア２つは互いに並列に接続され、更に発光素子と直列に接続される点である。なお、電流源回路１０２ａの電流を流す方向と電流源回路１０２ｂの電流を流す方向とは、同じ方向であることが望ましい。つまり、電流源回路１０２ａを流れる正の電流と電流源回路１０２ｂを流れる正の電流との加算が、発光素子に流れることが望ましい。このようにすると、画素においてデジタル/アナログ変換と同様の動作を行うことができる。
【００８６】
次いで、画素の動作の概要について説明する。デジタルの映像信号によって、端子Ｃと端子Ｄ間の導通・非導通状態が選択される。電流源回路は一定の電流を流すように設定されている。電流源回路から供給される電流は、端子Ｃと端子Ｄ間の導通状態となったスイッチ部を介して、発光素子に入力される。なお、１つのデジタルの映像信号は、１つのスイッチ部を制御する。従って、スイッチ部と電流源回路のペアが複数ある場合は、複数のスイッチ部各々に対応したデジタルの映像信号によって複数のスイッチ部が制御される。複数のスイッチ部のうち、どのスイッチ部がオンとなるかによって、発光素子に流れる電流値が異なる。こうして、発光素子に流れる電流を変化させて、階調を表現し、画像表示を行う。
【００８７】
続いて、上述の画素の動作についてより詳細に説明する。説明では、スイッチ部１０１ａと電流源回路１０２ａのペアを例に挙げ、その動作について説明する。
【００８８】
まず、スイッチ部１０１ａの動作について説明する。スイッチ部１０１ａには、走査線Ｇａから行選択信号が入力される。行選択信号は、画素にデジタルの映像信号を入力するタイミングを制御する信号である。また、走査線Ｇａが選択されているときに、デジタルの映像信号は映像信号入力線Ｓａから画素に入力される。つまりオン状態となった第１のスイッチ１８１を介して、デジタルの映像信号は第２のスイッチ１８２に入力される。第２のスイッチ１８２のオン又はオフ状態は、該デジタルの映像信号によって選択される。また、保持手段１８３によってデジタルの映像信号は保持されるため、第２のスイッチ１８２のオン又はオフ状態は維持される。
【００８９】
次いで電流源回路１０２ａの動作について説明する。特に、制御信号が入力された際の電流源回路１０２ａの動作について説明する。制御信号によって、電流源トランジスタ１１２のドレイン電流が定まる。電流源トランジスタ１１２のゲート電圧は電流源容量１１１によって保持される。電流源トランジスタ１１２は飽和領域で動作する。飽和領域で動作するトランジスタは、ゲート電圧が同じであれば、ドレイン・ソース間電圧が変わってもドレイン電流は一定に保たれる。従って、電流源トランジスタ１１２は一定の電流を出力する。このようにして、電流源回路１０２ａは制御信号によって定まる一定の電流を流す。電流源回路１０２ａの一定の出力電流は発光素子に入力される。一旦、画素の設定動作を行った後は、電流源容量１１１の放電に応じて画素の設定動作を繰り返す。
【００９０】
スイッチ部と電流源回路のペア複数の各々の動作は上記のとおりである。なお、本発明の表示装置において、画素の有するスイッチ部と電流源回路のペア複数の各々のスイッチ部に入力されるデジタルの映像信号は、同じでも異なっていてもよい。また、スイッチ部と電流源回路のペア複数の各々の電流源回路に入力される制御信号は同じでも異なっていてもよい。
【００９１】
（実施の形態２）
本実施の形態では、本発明の表示装置において、画素の有するスイッチ部と電流源回路のペア複数の各々のスイッチ部の具体的な構成例を示す。また、そのスイッチ部を有する画素の動作について説明する。
【００９２】
スイッチ部の構成例を、図３に示す。スイッチ部１０１は、選択トランジスタ３０１、駆動トランジスタ３０２、消去トランジスタ３０４と、保持容量３０３とを有する。なお、保持容量３０３は、駆動トランジスタ３０２のゲート容量などを用いることにより省略することも可能である。スイッチ部１０１を構成するトランジスタは、単結晶トランジスタでも、多結晶トランジスタでも、非晶質トランジスタでもよい。また、ＳＯＩトランジスタでもよい。バイポーラトランジスタでもよい。有機物、例えばカーボンナノチューブを用いたトランジスタでもよい。
【００９３】
選択トランジスタ３０１のゲート電極は走査線Ｇに接続されている。選択トランジスタ３０１のソース端子とドレイン端子の一方は、映像信号入力線Ｓに接続されて、もう一方は駆動トランジスタ３０２のゲート電極に接続されている。駆動トランジスタ３０２のソース端子とドレイン端子の一方は、端子Ｃに接続され、もう一方は端子Ｄに接続されている。保持容量３０３の一方の電極は、駆動トランジスタ３０２のゲート電極に接続され、もう一方の電極は配線Ｗcoに接続されている。なお保持容量３０３は駆動トランジスタ３０２のゲート電位を保持できればよい。よって、図３において保持容量３０３の電極のうち配線Ｗcoに接続された電極は、配線Ｗco以外の、少なくともある一定期間中は電圧が一定である配線に接続されていてもよい。消去トランジスタ３０４のゲート電極は、消去用信号線ＲＧに接続される。消去トランジスタ３０４のソース端子とドレイン端子の一方は、駆動トランジスタ３０２のゲート電極に接続され、もう一方は配線Ｗcoに接続されている。なお、消去トランジスタ３０４をオンすることによって、駆動トランジスタ３０２がオフすればよいので、配線Ｗco以外に接続していてもよい。
【００９４】
次いで、このスイッチ部１０１の基本的な動作について、図３を参照して説明する。消去トランジスタ３０４が非導通の状態で、走査線Ｇに入力される行選択信号によって選択トランジスタ３０１がオン状態となると、映像信号入力線Ｓよりデジタルの映像信号は駆動トランジスタ３０２のゲート電極に入力される。入力されたデジタルの映像信号の電圧は保持容量３０３において保持される。入力されたデジタルの映像信号によって、駆動トランジスタ３０２のオン・オフが選択され、スイッチ部１０１の端子Ｃと端子Ｄ間の導通・非導通状態が選択される。次に、消去トランジスタ３０４がオンになると、保持容量３０３に保持された電荷が放電され、駆動トランジスタ３０２はオフ状態となり、スイッチ部１０１の端子Ｃと端子Ｄ間は非導通状態となる。なお、上記動作において、選択トランジスタ３０１、駆動トランジスタ３０２、消去トランジスタ３０４は、単なるスイッチとして働く。よって、これらのトランジスタは、オン状態において線型領域で動作する。
【００９５】
なお、駆動トランジスタ３０２は、飽和領域で動作させてもよい。駆動トランジスタ３０２を飽和領域で動作させることによって、電流源トランジスタ１１２の飽和領域特性を補うことが可能である。ここで、飽和領域特性とは、ソース・ドレイン端子間電圧に対してドレイン電流が一定に保たれる特性を示すものとする。また、飽和領域特性を補うとは、飽和領域で動作する電流源トランジスタ１１２においても、ソース・ドレイン端子間電圧が増加するに従ってドレイン電流が増加してしまうのを抑制することを意味する。なお、上記効果を得るためには、駆動トランジスタ３０２と電流源トランジスタ１１２は同極性でなくてはならない。
【００９６】
上記の飽和領域特性を補う効果について以下に説明する。例えば、電流源トランジスタ１１２のソース・ドレイン端子間電圧が増加する場合に注目する。電流源トランジスタ１１２と駆動トランジスタ３０２は直列に接続されている。よって、電流源トランジスタ１１２のソース・ドレイン端子間電圧の変化によって、駆動トランジスタ３０２のソース端子の電位が変化する。電流源トランジスタ１１２のソース・ドレイン端子間電圧が増加すると、駆動トランジスタ３０２のソース・ゲート間電圧の絶対値は小さくなる。すると、駆動トランジスタ３０２のＩ―Ｖ曲線が変化する。この変化の方向は、ドレイン電流が減少する方向である。こうして、駆動トランジスタ３０２に直列に接続された電流源トランジスタ１１２のドレイン電流は減少する。同様に、電流源トランジスタのソース・ドレイン端子間電圧が減少すると、電流源トランジスタのドレイン電流は増加する。このようにして、電流源トランジスタを流れる電流を一定に保つような効果が得られる。
【００９７】
なお、スイッチ部と電流源回路のペア１つのスイッチ部に注目しその基本的な動作について説明したが、その他のスイッチ部の動作についても同様である。各画素がスイッチ部と電流源回路のペアを複数有する場合、それぞれのペアに応じて走査線及び映像信号入力線が設けられる。
【００９８】
次に、階調表示の手法について説明する。本発明の表示装置において階調の表現は、スイッチ部のオン・オフの制御により行なわれる。例えば、各画素の有する複数の電流源回路の出力する電流の大きさの比を２0：２1：２2：２3：…とすることによって、Ｄ／Ａ変換の役割を画素に持たせることが出来、多階調を表現することが可能となる。ここで、スイッチ部と電流源回路のペアが、１画素中に十分な数設けられれば、これらによる制御のみによって階調を十分に表現できる。その場合、後述する時間階調方式と組み合わせた動作を行う必要がないため、各スイッチ部に消去トランジスタを設けなくとも良い。
【００９９】
次いで、上記階調表示の手法と時間階調方式とを組み合わせ、更に多階調化する手法について、図３及び図４を用いて説明する。
【０１００】
図４に示すように、１フレーム期間Ｆを第１のサブフレーム期間ＳＦ1〜第ｎ（ｎは自然数）のサブフレーム期間ＳＦnに分割する。各サブフレーム期間において、各画素の走査線Ｇが順に選択される。選択された走査線Ｇに対応する画素では、映像信号入力線Ｓよりデジタルの映像信号が入力される。ここで、表示装置が有する全ての画素にデジタルの映像信号を入力する期間をアドレス期間Ｔａと表記する。特に、第ｋ（ｋはｎ以下の自然数）のサブフレーム期間に対応するアドレス期間をＴａkと表記する。アドレス期間において入力されたデジタルの映像信号によって、各画素は発光状態または非発光状態となる。この期間を表示期間Ｔｓと表記する。特に、第ｋのサブフレーム期間に対応する表示期間をＴｓkと表記する。図４中、第１のサブフレーム期間ＳＦ1〜第ｋ―１のサブフレーム期間ＳＦk-1それぞれにおいて、アドレス期間と表示期間が設けられている。
【０１０１】
異なる画素行の走査線Ｇを同時に選択しデジタルの映像信号の入力を行うことはできないため、アドレス期間を重複させることはできない。そこで以下の手法を用いることによって、アドレス期間を重複させずにアドレス期間よりも表示期間を短くすることが可能になる。
【０１０２】
各画素にデジタルの映像信号が書き込まれ、所定の表示期間が経過した後、消去用信号線ＲＧを順に選択する。消去用信号線を選択する信号を消去用信号と呼ぶ。消去用信号により消去トランジスタ３０４をオンにすると、各画素行を順に非発光状態にすることができる。このようにして全ての消去用信号線ＲＧを選択し、全ての画素を非発光の状態にするまでの期間をリセット期間Ｔｒと表記する。特に、第ｋのサブフレーム期間に対応するリセット期間をＴｒkと表記する。また、リセット期間Ｔｒ後画素が一律に非発光となる期間を、非表示期間Ｔｕｓと表記する。特に、第ｋのサブフレーム期間に対応する非表示期間をＴｕｓkと表記する。上記リセット期間及び非表示期間を設けることによって、次のサブフレーム期間が始まる前に画素を非発光の状態とすることができる。こうして、アドレス期間より短い表示期間を設定することができる。図４では、第ｋのサブフレーム期間ＳＦk〜第ｎのサブフレーム期間ＳＦnにおいてリセット期間及び非表示期間を設け、アドレス期間より短い表示期間Ｔｓk〜Ｔｓnを設定している。ここで各サブフレーム期間の表示期間の長さは、適宜定めることが出来る。
【０１０３】
こうして、１フレーム期間を構成する各サブフレーム期間の表示期間の長さを設定する。このように、本発明の表示装置は、時間階調方式と組み合わせて多階調化を図ることができる。
【０１０４】
次いで、図３に示したスイッチ部と、消去トランジスタ３０４の配置の仕方が異なる構成、及び消去トランジスタを設けない構成について説明する。図３と同じ部分は、同じ符号を用いて示し説明は省略する。
【０１０５】
図５（Ａ）にスイッチ部の一例を示す。図５（Ａ）では、消去トランジスタ３０４を発光素子に電流を入力する経路上に直列に配置し、消去トランジスタ３０４をオフすることによって発光素子に電流が流れないようにする。なお、発光素子に電流を入力する経路上に直列であれば、消去トランジスタ３０４はどこに配置してもよい。消去トランジスタ３０４をオフ状態とすることによって、画素を一律に非発光の状態とすることができる。こうして、リセット期間及び非表示期間を設定することができる。なお図５（Ａ）に示したような構成のスイッチ部の場合、画素が有するスイッチ部と電流源回路のペア複数の各々のスイッチ部に消去トランジスタ３０４を配置せず、まとめて配置することもできる。こうして、画素内のトランジスタの数を抑えることができる。図３５に、スイッチ部と電流源回路のペア複数で消去トランジスタ３０４を共有している場合の画素の構成を示す。なおここでは、スイッチ部と電流源回路のペアを２つ有する画素を例に説明するが、これに限定されない。図３５において、図２（Ａ）及び図３と同じ部分は同じ符号を用いて示す。なお、スイッチ部１０１ａに対応する部分には、図３の符号の後にａをつけて表記する。また、スイッチ部１０１ｂに対応する部分には、図３の符号の後にｂをつけて表記する。図３５では、消去トランジスタ３０４をオフすることによって、電流源回路１０２ａ及び電流源回路１０２ｂから出力される電流の両方を同時に遮断することができる。
【０１０６】
なお、複数のスイッチ部で共有した消去トランジスタ３０４は、電源線Ｗと電流源回路１０２ａ及び１０２ｂとを接続する経路上に配置してもよい。つまり、電源線Ｗと電流源回路１０２ａ及び１０２ｂとが、複数のスイッチ部で共有した消去トランジスタ３０４を介して接続されていてもよい。複数のスイッチ部で共有した消去トランジスタ３０４は、電流源回路１０２ａ及び電流源回路１０２ｂから出力される電流の両方が同時に遮断される位置であれば、どこに設けてもよい。例えば、図３５中経路Ｘの部分に消去トランジスタ３０４を配置しても良い。つまり、消去トランジスタ３０４によって、電源線Ｗと電流源回路１０２ａの端子Ａ及び電流源回路１０２ｂの端子Ａとの接続を選択する構成としてもよい。
【０１０７】
図５（Ｂ）に、スイッチ部の別の構成を示す。図５（Ｂ）では、消去トランジスタ３０４のソース・ドレイン端子間を介して駆動トランジスタ３０２のゲート電極に所定の電圧を印加し、駆動トランジスタをオフ状態とする手法である。この例では、消去トランジスタ３０４のソース端子またはドレイン端子の一方は、駆動トランジスタのゲート電極に接続され、もう一方は配線Ｗｒに接続される。配線Ｗｒの電位を適当に定める。こうして、消去トランジスタを介して配線Ｗｒの電位がゲート電極に入力された駆動トランジスタは、オフ状態となるようにする。
【０１０８】
また、図５（Ｂ）に示す構成において、消去トランジスタ３０４の代わりに、ダイオードを用いても良い。この構成を図５（Ｃ）に示す。配線Ｗｒの電位を変化させる。こうして、ダイオード３０４０の２つの電極のうち、駆動トランジスタ３０２のゲート電極に接続されていない側の電極の電位を変化させる。これによって、駆動トランジスタのゲート電圧を変化させ、駆動トランジスタをオフ状態とすることができる。なお、ダイオード３０４０はダイオード接続（ゲート電極とドレイン端子を電気的に接続）したトランジスタを用いてもよい。この際、トランジスタとしてはＮチャネル型トランジスタでもＰチャネル型トランジスタでもよい。
【０１０９】
なお、配線Ｗｒの代わりに、走査線Ｇを用いてもよい。図５（Ｄ）に、図５（Ｂ）において配線Ｗｒの代わりに走査線Ｇを用いた構成を示す。ただしこの場合、走査線Ｇの電位を考慮して、選択トランジスタ３０１の極性に注意する必要がある。
【０１１０】
次いで、消去トランジスタを設けずに、リセット期間及び非表示期間を設ける手法について説明する。
【０１１１】
１つ目の手法は、保持容量３０３において駆動トランジスタ３０２のゲート電極と接続されていない側の電極の電位を変化させることによって、駆動トランジスタ３０２を非導通状態とする手法である。この構成を図６（Ａ）に示す。保持容量３０３において駆動トランジスタ３０２のゲート電極と接続されていない側の電極は、配線Ｗcoに接続されている。配線Ｗcoの信号を変化させ、保持容量３０３の一方の電極の電位を変化させる。すると保持容量に保持された電荷は保存されるため、保持容量３０３のもう一方の電極の電位も変化する。こうして、駆動トランジスタ３０２のゲート電極の電位を変化させて、駆動トランジスタ３０２をオフ状態とすることが出来る。
【０１１２】
２つ目の手法について説明する。１本の走査線Ｇが選択される期間を前半と後半に分割する。前半（ゲート選択期間前半と表記）には、映像信号入力線Ｓにデジタルの映像信号を入力し、後半（ゲート選択期間後半と表記）には、映像信号入力線Ｓに消去用信号を入力することを特徴とする。本手法での消去用信号とは、駆動トランジスタ３０２のゲート電極に入力された際に、駆動トランジスタ３０２をオフ状態とするような信号であるとする。こうして、書き込み期間より短い表示期間を設定することが可能となる。以下、この２つ目の手法についてより詳細に説明する。
【０１１３】
まず、上記手法を用いる際の表示装置全体の構成について説明する。説明には、図６（Ｂ）を用いる。表示装置は、マトリクス状に配置された複数の画素を有する画素部９０１と、画素部９０１に信号を入力する映像信号入力線駆動回路９０２と、第１の走査線駆動回路９０３Ａと、第２の走査線駆動回路９０３Ｂと、切り換え回路９０４Ａと、切り換え回路９０４Ｂとを有する。画素部９０１の有する各画素は、図６（Ａ）に示すようなスイッチ部１０１と電流源回路とを複数有している。ここで、第１の走査線駆動回路９０３Ａは、ゲート選択期間前半に各走査線Ｇに信号を出力する回路であるとする。また、第２の走査線駆動回路９０３Ｂは、ゲート選択期間後半に各走査線Ｇに信号を出力する回路であるとする。切り換え回路９０４Ａと切り換え回路９０４Ｂによって、第１の走査線駆動回路９０３Ａと各画素の走査線Ｇとの接続または、第２の走査線駆動回路９０３Ｂと各画素の走査線Ｇとの接続が選択される。映像信号入力線駆動回路９０２は、ゲート選択期間前半では映像信号を出力する。一方、ゲート選択期間後半では、消去用信号を出力する。
【０１１４】
次いで、上記構成の表示装置の駆動方法について説明する。説明には、図６（Ｃ）のタイミングチャートを用いる。なお、図４と同じ部分は同じ符号を用いて示し、説明は省略する。図６（Ｃ）において、ゲート選択期間９９１は、ゲート選択期間前半９９１Ａとゲート選択期間後半９９１Ｂに分割される。書き込み期間Ｔａに相当する９０３Ａにおいて、第１の走査線駆動回路によって各走査線が選択され、デジタルの映像信号が入力される。リセット期間Ｔｒに相当する９０３Ｂにおいて、第２の走査線駆動回路によって各走査線が選択され、消去用信号が入力される。こうして、アドレス期間Ｔａより短い表示期間Ｔｓを設定することができる。
【０１１５】
なお、図６（Ｃ）ではゲート選択期間後半に消去用信号が入力されているが、そのかわりに次のサブフレーム期間のデジタルの映像信号を入力してもよい。
【０１１６】
３つ目の手法について説明する。３つ目の手法は、発光素子の対向電極の電位を変化させることによって、非表示期間を設ける手法である。つまり、表示期間は、対向電極の電位を電源線の電位との間に所定の電位差を有する様に設定する。一方、非表示期間では、対向電極の電位を電源線の電位とほぼ同じ電位に設定する。こうして、非表示期間では、画素に保持されたデジタルの映像信号に関わらず、画素を一律に非発光の状態とすることができる。なお、この手法では、非表示期間に全画素にデジタルの映像信号を入力する。即ち、非表示期間中にアドレス期間を設ける。
【０１１７】
上記構成のスイッチ部を有する画素において、各配線は共有することができる。こうして、画素の構成を簡単にし、また、画素の開口率を増大させることができる。以下に、各配線を共有する例について説明する。説明では、図３に示した構成を有するスイッチ部を、図２に示した画素に適用した構成において、配線を共有した例を用いる。なお以下の構成は、図５や図６に示した構成を有するスイッチ部に対しても、自由に適用することができる。
【０１１８】
以下、配線の共有について説明する。配線の共有の例を６つ挙げる。なお、説明には図７及び図８を用いる。図７及び図８において、図２及び図３と同じ部分は同じ符号を用いて示し、説明は省略する。
【０１１９】
図７（Ａ）に、複数のスイッチ部の配線Ｗcoを共有した画素の構成を例示する。図７（Ｂ）に、配線Ｗcoと電源線Ｗを共有した画素の構成を例示する。図７（Ｃ）に、配線Ｗcoのかわりに他の画素行の走査線を使用した画素の構成を例示する。図７（Ｃ）の構成は、映像信号の書き込みを行っていない間、走査線Ｇａ、Ｇｂの電位が一定の電位に保たれることを利用している。図７（Ｃ）では、配線Ｗcoのかわりに、１つ前の画素行の走査線Ｇａi-1及びＧｂi-1を用いている。ただしこの場合、走査線Ｇａ、Ｇｂの電位を考慮して、選択トランジスタ３０１の極性に注意する必要がある。図８（Ａ）に、信号線ＲＧａと信号線ＲＧｂを共有した画素の構成を例示する。これは、第１のスイッチ部及び第２のスイッチ部を、同時にオフさせてもよいためである。共有した信号線をまとめてＲＧａと表記する。図８（Ｂ）に、走査線Ｇａと走査線Ｇｂを共有した画素の構成を例示する。共有した走査線をまとめてＧａと表記する。図８（Ｃ）に、映像信号入力線Ｓａと映像信号入力線Ｓｂを共有した画素の構成を例示する。共有した映像信号入力線をまとめてＳａと表記する。
【０１２０】
図７（Ａ）〜図７（Ｃ）と図８（Ａ）〜図８（Ｃ）を組み合わせることも可能である。なお、これに限定されず、画素を構成する各配線は適宜共有することができる。また、画素間の各配線を適宜共有することができる。
【０１２１】
なお、本実施の形態は、実施の形態１と自由に組み合わせて実施することが可能である。
【０１２２】
（実施の形態３）
本実施の形態では、本発明の表示装置の各画素が有する電流源回路の構成及び動作について詳細に説明する。
【０１２３】
各画素が有するスイッチ部と電流源回路のペア複数のうち、１つのペアの電流源回路について注目し、構成を詳細に説明する。本実施の形態では、電流源回路の構成例を５つ挙げるが、電流源として動作する回路であれば別の構成例でもよい。なお、電流源回路を構成するトランジスタは、単結晶トランジスタでも、多結晶トランジスタでも、非晶質トランジスタでもよい。また、ＳＯＩトランジスタでもよい。バイポーラトランジスタでもよい。有機物、例えばカーボンナノチューブを用いたトランジスタでもよい。
【０１２４】
まず第１の構成の電流源回路について図９（Ａ）を用いて説明する。なお、図９（Ａ）において、図２と同じ部分は同じ符号を用いて示す。
【０１２５】
図９（Ａ）に示した第１の構成の電流源回路は、電流源トランジスタ１１２と、該電流源トランジスタ１１２と対になってカレントミラー回路を構成するカレントトランジスタ１４０５とを有する。スイッチとして機能する電流入力トランジスタ１４０３、電流保持トランジスタ１４０４を有する。ここで、電流源トランジスタ１１２、カレントトランジスタ１４０５、電流入力トランジスタ１４０３、電流保持トランジスタ１４０４は、Ｐチャネル型でもＮチャネル型でもよい。しかし、電流源トランジスタ１１２とカレントトランジスタ１４０５は、極性が揃っていることが望まれる。ここでは、電流源トランジスタ１１２とカレントトランジスタ１４０５は、Ｐチャネル型トランジスタの例を示す。また、電流源トランジスタ１１２とカレントトランジスタ１４０５の電流特性も揃っていることが望ましい。電流源トランジスタ１１２及びカレントトランジスタ１４０５のゲート電位を保持する電流源容量１１１を有する。なお、トランジスタのゲート容量等を積極的に用いることによって、電流源容量１１１を省略することも可能である。さらに、電流入力トランジスタ１４０３のゲート電極に信号を入力する信号線ＧＮ、電流保持トランジスタ１４０４のゲート電極に信号を入力する信号線ＧＨを有する。また、制御信号が入力される電流線ＣＬを有する。
【０１２６】
これらの構成要素の接続関係を説明する。電流源トランジスタ１１２とカレントトランジスタ１４０５のゲート電極が接続されている。電流源トランジスタ１１２のソース端子は端子Ａに接続され、ドレイン端子は端子Ｂに接続されている。電流源容量１１１の一方の電極は、電流源トランジスタ１１２のゲート電極に接続され、もう一方の電極は端子Ａに接続されている。カレントトランジスタ１４０５のソース端子は端子Ａに接続され、ドレイン端子は電流入力トランジスタ１４０３を介して電流線ＣＬと接続されている。また、カレントトランジスタ１４０５のゲート電極とドレイン端子は、電流保持トランジスタ１４０４を介して接続されている。電流保持トランジスタ１４０４のソース端子またはドレイン端子は、電流源容量１１１及びカレントトランジスタ１４０５のドレイン端子と接続されている。しかし、電流保持トランジスタ１４０４のソース端子またはドレイン端子で電流源容量１１１と接続されていない側が、電流線ＣＬに接続された構成であってもよい。この構成を図３６に示す。なお図３６において、図９（Ａ）と同じ部分は同じ符号を用いて示す。この構成によって、電流保持トランジスタ１４０４がオフ状態のときに電流線ＣＬの電位を調節することによって、電流保持トランジスタ１４０４のソース・ドレイン端子間電圧を小さくすることができる。その結果、電流保持トランジスタ１４０４のオフ電流を小さくすることができる。こうして、電流源容量１１１からの電荷の漏れを小さくすることができる。
【０１２７】
また、図９（Ａ）に示した電流源回路の構成において、電流源トランジスタ１１２とカレントトランジスタ１４０５をＮチャネル型トランジスタとした場合の例を、図３３（Ａ）に示す。なお、図９（Ａ）に示した構成の電流源回路に対して、図３３（Ａ）に示した構成の電流源回路では、電流源回路１０２の設定動作の際にカレントトランジスタ１４０５のソース・ドレイン間を介して電流線ＣＬと端子Ａ間を流れる電流を、電流源トランジスタ１１２のソース・ドレイン間や端子Ｂに流れないようにするため、トランジスタ１４４１、１４４２を設ける必要がある。また、表示動作において端子Ａ・端子Ｂ間に一定の電流を流す際にカレントトランジスタ１４０５のソース・ドレイン間に電流が流れないようにするため、トランジスタ１４４３を設ける必要がある。こうして、電流源回路１０２は、所定の電流値の電流を正確に出力することができる。
【０１２８】
また、図９（Ａ）に示した構成の回路において、電流保持トランジスタ１４０４の配置を変え、図９（Ｂ）に示すような回路構成としてもよい。図９（Ｂ）では、カレントトランジスタ１４０５のゲート電極と電流源容量１１１の一方の電極とが、電流保持トランジスタ１４０４を介して接続される。このときカレントトランジスタ１４０５のゲート電極とドレイン端子とは配線によって接続されている。
【０１２９】
次いで、上記第１の構成の電流源回路の設定動作について説明する。なお図９（Ａ）と図９（Ｂ）ではその設定動作は同様である。ここでは図９（Ａ）に示す回路を例にその設定動作について説明する。説明には図９（Ｃ）〜図９（Ｆ）を用いる。第１の構成の電流源回路では、図９（Ｃ）〜図９（Ｆ）の状態を順に経て設定動作が行われる。説明では簡単のため、電流入力トランジスタ１４０３及び電流保持トランジスタ１４０４をスイッチとして表記した。ここで、電流源回路１０２を設定する制御信号は制御電流である例を示す。また図において電流が流れる経路を太矢印で示す。
【０１３０】
図９（Ｃ）に示す期間ＴＤ１において、電流入力トランジスタ１４０３および電流保持トランジスタ１４０４をオン状態とする。この段階ではカレントトランジスタ１４０５のソース・ゲート間電圧が小さく、カレントトランジスタ１４０５がオフしているので、電流線ＣＬより図示した経路より電流が流れて、電流源容量１１１に電荷が保持される。
【０１３１】
図９（Ｄ）に示す期間ＴＤ２において、電流源容量１１１に保持された電荷によってカレントトランジスタ１４０５のゲート・ソース間の電圧が閾値電圧以上となる。すると、カレントトランジスタ１４０５のソース・ドレイン端子間を介して電流が流れる。
【０１３２】
十分時間が経過し定常状態となると、図９（Ｅ）に示す期間ＴＤ３のように、カレントトランジスタ１４０５のソース・ドレイン端子間を流れる電流が、制御電流に定まる。こうして、制御電流をドレイン電流とする際のゲート電圧は電流源容量１１１に保持される。
【０１３３】
図９（Ｆ）に示す期間ＴＤ４において、電流保持トランジスタ１４０４及び電流入力トランジスタ１４０３がオフ状態となる。こうして、画素に制御電流が入力されなくなる。なお、電流保持トランジスタ１４０４をオフするタイミングは、電流入力トランジスタ１４０３をオフするタイミングに対して、早いかまたは同時であることが好ましい。これは、電流源容量１１１に保持された電荷を放電させないようにするためである。期間ＴＤ４の後、電流源トランジスタ１１２のソース・ドレイン端子間に電圧が印加されると、制御電流に対応したドレイン電流が流れる。つまり、端子Ａと端子Ｂ間に電圧が印加されると、電流源回路１０２は、制御電流に対応した電流を出力する。
【０１３４】
ここで、電流源トランジスタ１１２のチャネル幅とチャネル長の比Ｗ１／Ｌ１を、カレントトランジスタ１４０５のチャネル幅とチャネル長の比Ｗ２／Ｌ２に対して変化させてもよい。こうして、画素に入力される制御電流に対して、電流源回路１０２が出力する電流の電流値を変化させることができる。例えば、電流源回路１０２が出力する電流に対して、画素に入力する制御電流が大きくなるように各トランジスタを設計する。こうして、大きな電流値の制御電流を用いて電流源回路１０２の設定動作を行う。その結果、電流源回路の設定動作を速くすることができる。また、ノイズの影響の低減に対しても有効である。
【０１３５】
こうして、電流源回路１０２は所定の電流を出力する。
【０１３６】
なお、上記構成の電流源回路では、信号線ＧＨに信号が入力され電流保持トランジスタがオン状態である場合に、電流線ＣＬは常に一定電流を流すように設定されていなくてはならない。これは、電流線ＣＬに電流が入力されていない期間に、電流保持トランジスタ１４０４及び電流入力トランジスタ１４０３が両方オン状態となると、電流源容量１１１に保持された電荷が放電してしまうためである。そのため、全ての画素に対応する複数の電流線ＣＬに選択的に一定電流を入力し画素の設定動作を行う場合、つまり、電流線ＣＬに一定の電流が常には入力されていない場合には、以下の構成の電流源回路を用いる。
【０１３７】
図９（Ａ）や図９（Ｂ）において示した電流源回路において、電流源トランジスタ１１２のゲート電極とドレイン端子の接続を選択するためのスイッチング素子を追加する。このスイッチング素子は、信号線ＧＨに入力される信号とは異なる信号によって、オン・オフが選択される。図３３（Ｂ）に上記構成の一例を示す。図３３（Ｂ）では、点順次トランジスタ１４４３及び点順次線ＣＬＰを設けている。こうして、任意の画素を１画素ずつ選択し、少なくとも、当該選択された画素の電流線ＣＬには一定の電流が入力されるようにして、画素の設定動作を行う。
【０１３８】
第１の構成の電流源回路の各信号線は、共有することができる。例えば図９（Ａ）や図９（Ｂ）及び図３３に示す構成において、電流入力トランジスタ１４０３と電流保持トランジスタ１４０４は、同じタイミングでオン・オフが切りかえられれば動作上問題無い。そのため、電流入力トランジスタ１４０３と電流保持トランジスタ１４０４の極性を同じとし、信号線ＧＨと信号線ＧＮを共有することができる。
【０１３９】
次いで、第２の構成の電流源回路について説明する。なお、説明には図１０を参照する。図１０（Ａ）において、図２と同じ部分は同じ符号を用いて示す。
【０１４０】
第２の構成の電流源回路の構成要素について説明する。第２の構成の電流源回路は、電流源トランジスタ１１２を有する。また、スイッチとして機能する電流入力トランジスタ２０３、電流保持トランジスタ２０４、電流停止トランジスタ２０５を有する。ここで、電流源トランジスタ１１２、電流入力トランジスタ２０３、電流保持トランジスタ２０４、電流停止トランジスタ２０５は、Ｐチャネル型でもＮチャネル型でもよい。ここでは、電流源トランジスタ１１２はＰチャネル型トランジスタの例を示す。さらに、電流源トランジスタ１１２のゲート電位を保持する電流源容量１１１を有する。なお、トランジスタのゲート容量等を積極的に用いることによって、電流源容量１１１を省略することも可能である。また、電流停止トランジスタ２０５のゲート電極に信号を入力する信号線ＧＳと、電流保持トランジスタ２０４のゲート電極に信号を入力する信号線ＧＨと、電流入力トランジスタ２０３のゲート電極に信号を入力する信号線ＧＮとを有する。また、制御電流を入力する電流線ＣＬを有する。
【０１４１】
これらの構成要素の接続関係を説明する。電流源トランジスタ１１２のゲート電極は、電流源容量１１１の一方の電極に接続されている。電流源容量１１１のもう一方の電極は、端子Ａに接続されている。電流源トランジスタ１１２のソース端子は端子Ａに接続されている。電流源トランジスタ１１２のドレイン端子は、電流停止トランジスタ２０５を介して端子Ｂと接続され、また、電流入力トランジスタ２０３を介して電流線ＣＬと接続されている。電流源トランジスタ１１２のゲート電極とドレイン端子は、電流保持トランジスタ２０４を介して接続されている。
【０１４２】
なお、図１０（Ａ）に示した構成において、電流保持トランジスタ２０４のソース端子またはドレイン端子は、電流源容量１１１及び電流源トランジスタ１１２のドレイン端子と接続されている。しかし、電流保持トランジスタ２０４の電流源容量１１１と接続されていない側が、電流線ＣＬに接続された構成であっても良い。上記構成を、図３４（Ａ）に示す。この構成によって、電流保持トランジスタ２０４がオフ状態のときに電流線ＣＬの電位を調節することによって、電流保持トランジスタ２０４のソース・ドレイン端子間電圧を小さくすることができる。その結果、電流保持トランジスタ２０４のオフ電流を小さくすることができる。こうして、電流源容量１１１からの電荷の漏れを小さくすることができる。
【０１４３】
次いで、図１０（Ａ）に示した第２の構成の電流源回路の設定方法について説明する。説明には図１０（Ｂ）〜図１０（Ｅ）を用いる。第２の構成の電流源回路では、図１０（Ｂ）〜図１０（Ｅ）の状態を順に経て設定動作が行われる。説明では簡単のため、電流入力トランジスタ２０３、電流保持トランジスタ２０４及び電流停止トランジスタ２０５をスイッチとして表記した。ここで、電流源回路１０２を設定する制御信号は制御電流である例を示す。また図において、電流が流れる経路を太矢印で示す。
【０１４４】
図１０（Ｂ）に示す期間ＴＤ１において、電流入力トランジスタ２０３および電流保持トランジスタ２０４をオン状態とする。また、電流停止トランジスタ２０５はオフ状態である。こうして、電流線ＣＬから図示した経路より電流が流れて、電流源容量１１１に電荷が保持される。
【０１４５】
図１０（Ｃ）に示す期間ＴＤ２において、保持された電荷によって電流源トランジスタ１１２のゲート・ソース間電圧が閾値電圧以上となる。すると、電流源トランジスタ１１２にドレイン電流が流れる。
【０１４６】
十分時間が経過し定常状態となると、図１０（Ｄ）に示す期間ＴＤ３のように、電流源トランジスタ１１２のドレイン電流が制御電流に定まる。こうして、制御電流をドレイン電流とする際の電流源トランジスタ１１２のゲート電圧が、電流源容量１１１に保持される。
【０１４７】
図１０（Ｅ）に示す期間ＴＤ４において、電流入力トランジスタ２０３および電流保持トランジスタ２０４がオフ状態となる。こうして、画素に制御電流が入力されなくなる。なお、電流保持トランジスタ２０４をオフするタイミングは、電流入力トランジスタ２０３をオフするタイミングに対して、早いかまたは同時であることが好ましい。これは、電流源容量１１１に保持された電荷を放電させないようにするためである。更に、電流停止トランジスタ２０５がオン状態となる。期間ＴＤ４の後、電流源トランジスタ１１２のソース・ドレイン端子間に電圧が印加されると、制御電流に対応したドレイン電流が流れる。つまり、端子Ａと端子Ｂ間に電圧が印加されると、電流源回路１０２は、制御電流に対応したドレイン電流を流す。こうして、電流源回路１０２は所定の電流を出力する。
【０１４８】
なお、電流停止トランジスタ２０５は必ずしも必要ない。例えば、端子Ａまたは端子Ｂの少なくとも一方が開放状態にある時にのみ設定動作を行う場合は、電流停止トランジスタ２０５は必要ない。具体的には、ペアとなるスイッチ部がオフの状態の場合のみ設定動作を行う電流源回路では、電流停止トランジスタ２０５は必要ない。
【０１４９】
また、上記構成の電流源回路では、信号線ＧＨに信号が入力され電流保持トランジスタ２０４がオン状態である場合に、電流線ＣＬは常に一定電流を流すように設定されていなくてはならない。これは、電流線ＣＬに電流が入力されていない期間に、電流保持トランジスタ２０４及び電流入力トランジスタ２０３が両方オン状態となると、電流源容量１１１に保持された電荷が放電してしまうためである。そのため、全ての画素に対応する複数の電流線ＣＬに選択的に一定電流を入力し画素の設定動作を行う場合には、つまり、電流線ＣＬに一定の電流が常には入力されていない場合には、以下の構成の電流源回路を用いる。
【０１５０】
電流源トランジスタ１１２のゲート電極とドレイン端子の接続を選択するためのスイッチング素子を追加する。このスイッチング素子は、信号線ＧＨに入力される信号とは異なる信号によって、オン・オフが選択される。図３４（Ｂ）に上記構成の一例を示す。図３４（Ｂ）では、点順次トランジスタ２４５及び点順次線ＣＬＰを設けている。こうして、任意の画素を１画素ずつ選択し、少なくとも、当該選択された画素の電流線ＣＬには一定の電流が入力されるようにして、画素の設定動作を行う。
【０１５１】
第２の構成の電流源回路の各信号線は、共有することができる。例えば、電流入力トランジスタ２０３と電流保持トランジスタ２０４は、同じタイミングでオン・オフが切りかえられれば動作上問題無い。そのため、電流入力トランジスタ２０３と電流保持トランジスタ２０４の極性を同じとし、信号線ＧＨと信号線ＧＮを共有することができる。また、電流停止トランジスタ２０５は、電流入力トランジスタ２０３がオフになると同時に、オンになっても動作上問題ない。そのため、電流入力トランジスタ２０３と電流停止トランジスタ２０５の極性を異ならせ、信号線ＧＮと信号線ＧＳを共有することができる。
【０１５２】
また、電流源トランジスタ１１２がＮチャネル型トランジスタの場合の構成例を図３７に示す。なお、図１０と同じ部分は同じ符号を用いて示す。
【０１５３】
次いで、第３の構成の電流源回路について説明する。なお、説明には図１１を参照する。図１１（Ａ）において、図２と同じ部分は同じ符号を用いて示す。
【０１５４】
第３の構成の電流源回路の構成要素について説明する。第３の構成の電流源回路は、電流源トランジスタ１１２を有する。また、スイッチとして機能する電流入力トランジスタ１４８３、電流保持トランジスタ１４８４、発光トランジスタ１４８６、電流基準トランジスタ１４８８を有する。ここで、電流源トランジスタ１１２、電流入力トランジスタ１４８３、電流保持トランジスタ１４８４、発光トランジスタ１４８６、電流基準トランジスタ１４８８は、Ｐチャネル型でもＮチャネル型でもよい。ここでは、電流源トランジスタ１１２は、Ｐチャネル型トランジスタの例を示す。さらに、電流源トランジスタ１１２のゲート電位を保持する電流源容量１１１を有する。なお、トランジスタのゲート容量等を積極的に用いることによって、電流源容量１１１を省略することも可能である。また、電流入力トランジスタ１４８３のゲート電極に信号を入力する信号線ＧＮ、電流保持トランジスタ１４８４のゲート電極に信号を入力する信号線ＧＨ、発光トランジスタ１４８６のゲート電極に信号を入力する信号線ＧＥ、電流基準トランジスタ１４８８のゲート電極に信号を入力する信号線ＧＣとを有する。さらに、制御信号が入力される電流線ＣＬと、一定の電位に保たれた電流基準線ＳＣＬとを有する。
【０１５５】
これらの構成要素の接続関係を説明する。電流源トランジスタ１１２のゲート電極とソース端子は、電流源容量１１１を介して接続されている。電流源トランジスタ１１２のソース端子は、発光トランジスタ１４８６を介して端子Ａと接続され、また、電流入力トランジスタ１４８３を介して電流線ＣＬと接続されている。電流源トランジスタ１１２のゲート電極とドレイン端子は、電流保持トランジスタ１４８４を介して接続されている。電流源トランジスタ１１２のドレイン端子は端子Ｂと接続され、また、電流基準トランジスタ１４８８を介して電流基準線ＳＣＬと接続されている。
【０１５６】
なお、電流保持トランジスタ１４８４のソース端子またはドレイン端子の電流源容量１１１と接続されていない側は、電流源トランジスタ１１２のドレイン端子と接続されているが、電流基準線ＳＣＬに接続されていても良い。上記構成を、図３８に示す。この構成によって、電流保持トランジスタ１４８４がオフ状態のときに電流基準線ＳＣＬの電位を調節することによって、電流保持トランジスタ１４８４のソース・ドレイン端子間電圧を小さくすることができる。その結果、電流保持トランジスタ１４８４のオフ電流を小さくすることができる。こうして、電流源容量１１１から漏れる電荷を小さくすることができる。
【０１５７】
次いで、上記第３の構成の電流源回路の設定方法について説明する。説明には図１１（Ｂ）〜図１１（Ｅ）を用いる。第３の構成の電流源回路では、図１１（Ｂ）〜図１１（Ｅ）の状態を順に経て設定動作が行われる。説明では簡単のため、電流入力トランジスタ１４８３、電流保持トランジスタ１４８４、発光トランジスタ１４８６及び電流基準トランジスタ１４８８をスイッチとして表記した。ここで、電流源回路１０２を設定する制御信号は、制御電流である例を示す。また図において、電流が流れる経路を太矢印で示す。
【０１５８】
図１１（Ｂ）に示す期間ＴＤ１において、電流入力トランジスタ１４８３、電流保持トランジスタ１４８４及び電流基準トランジスタ１４８８をオン状態とする。こうして、図示した経路より電流が流れて、電流源容量１１１に電荷が保持される。なお、発光トランジスタ１４８６はオフ状態である。
【０１５９】
図１１（Ｃ）に示す期間ＴＤ２において、電流源容量１１１に保持された電荷によって電流源トランジスタ１１２のゲート・ソース間電圧が閾値電圧以上となる。すると、電流源トランジスタ１１２にドレイン電流が流れる。
【０１６０】
十分時間が経過し定常状態となると、図１１（Ｄ）に示す期間ＴＤ３のように、電流源トランジスタ１１２のドレイン電流が制御電流に定まる。こうして、制御電流をドレイン電流とする際のゲート電圧が、電流源容量１１１に保持される。
【０１６１】
図１１（Ｅ）に示す期間ＴＤ４において、電流入力トランジスタ１４８３、電流保持トランジスタ１４８４がオフ状態となる。こうして、画素に制御電流が入力されなくなる。なお、電流保持トランジスタ１４８４をオフするタイミングは、電流入力トランジスタ１４８３をオフするタイミングに対して、早いかまたは同時であることが好ましい。これは、電流源容量１１１に保持された電荷を放電させないようにするためである。さらに、電流基準トランジスタ１４８８がオフ状態となる。その後、発光トランジスタ１４８６がオン状態となる。期間ＴＤ４の後、電流源トランジスタ１１２のソース・ドレイン端子間に電圧が印加されると、電流源トランジスタ１１２には制御電流に対応したドレイン電流が流れる。つまり、端子Ａと端子Ｂ間に電圧が印加されると、電流源回路１０２は制御電流に対応した電流を流す。こうして、電流源回路１０２は所定の電流を出力する。
【０１６２】
なお、電流基準トランジスタ１４８８及び電流基準線ＳＣＬは必ずしも必要ない。例えば、ペアとなるスイッチ部がオンの状態の場合のみ設定動作を行う電流源回路では、期間ＴＤ１〜期間ＴＤ３において電流基準線ＳＣＬに電流を流すのではなく端子Ｂに電流を流せばよいので、電流基準トランジスタ１４８８及び電流基準線ＳＣＬは必要ない。
【０１６３】
第３の構成の電流源回路の各信号線は共有することができる。例えば、電流入力トランジスタ１４８３と電流保持トランジスタ１４８４は、同じタイミングでオン・オフが切り替えられれば動作上問題無い。そのため、電流入力トランジスタ１４８３と電流保持トランジスタ１４８４の極性を同じとし、信号線ＧＨと信号線ＧＮを共有することができる。また、電流基準トランジスタ１４８８と電流入力トランジスタ１４８３は、同じタイミングでオン・オフが切り替えられれば動作上問題無い。そのため、電流基準トランジスタ１４８８と電流入力トランジスタ１４８３の極性を同じとし、信号線ＧＮと信号線ＧＣを共有することができる。さらに、発光トランジスタ１４８６がオン状態となると同時に、電流入力トランジスタ１４８３がオフ状態となっても動作上問題ない。そこで、発光トランジスタ１４８６と電流入力トランジスタ１４８３の極性を異ならせ、信号線ＧＥと信号線ＧＮを共有することができる。
【０１６４】
また、電流源トランジスタ１１２がＮチャネル型トランジスタの場合の構成例を図３９（Ａ）に示す。なお、図１１と同じ部分は同じ符号を用いて示す。なお図３９（Ａ）の構成において、電流保持トランジスタ１４８４のソース端子またはドレイン端子の電流源容量１１１と接続されていない側は、電流源トランジスタ１１２のドレイン端子と接続されているが、電流線ＣＬに接続されていても良い。上記構成を、図３９（Ｂ）に示す。この構成によって、電流保持トランジスタ１４８４がオフ状態のときに電流線ＣＬの電位を調節することによって、電流保持トランジスタ１４８４のソース・ドレイン端子間電圧を小さくすることができる。その結果、電流保持トランジスタ１４８４のオフ電流を小さくすることができる。こうして、電流源容量１１１からの電荷の漏れを小さくすることができる。
【０１６５】
次いで、第４の構成の電流源回路について説明する。なお、説明には図１２を参照する。図１２（Ａ）において、図２と同じ部分は同じ符号を用いて示す。
【０１６６】
第４の構成の電流源回路の構成要素について説明する。第４の構成の電流源回路は、電流源トランジスタ１１２と電流停止トランジスタ８０５を有する。また、スイッチとして機能する電流入力トランジスタ８０３、電流保持トランジスタ８０４を有する。ここで、電流源トランジスタ１１２、電流停止トランジスタ８０５、電流入力トランジスタ８０３、電流保持トランジスタ８０４は、Ｐチャネル型でもＮチャネル型でもよい。但し、電流源トランジスタ１１２と電流停止トランジスタ８０５は、同じ極性である必要がある。ここでは、電流源トランジスタ１１２及び電流停止トランジスタ８０５は、Ｐチャネル型トランジスタの例を示す。また、電流源トランジスタ１１２と電流停止トランジスタ８０５は、電流特性が等しいことが望まれる。さらに、電流源トランジスタ１１２のゲート電位を保持する電流源容量１１１を有する。なお、トランジスタのゲート容量等を積極的に用いることによって、電流源容量１１１を省略することも可能である。また、電流入力トランジスタ８０３のゲート電極に信号を入力する信号線ＧＮと、電流保持トランジスタ８０４のゲート電極に信号を入力する信号線ＧＨを有する。さらに、制御信号が入力される電流線ＣＬを有する。
【０１６７】
これらの構成要素の接続関係を説明する。電流源トランジスタ１１２のソース端子は端子Ａと接続されている。電流源トランジスタ１１２のゲート電極とソース端子は、電流源容量１１１を介して接続されている。電流源トランジスタ１１２のゲート電極は、電流停止トランジスタ８０５のゲート電極と接続され、また、電流保持トランジスタ８０４を介して電流線ＣＬと接続されている。電流源トランジスタ１１２のドレイン端子は、電流停止トランジスタ８０５のソース端子と接続され、また、電流入力トランジスタ８０３を介して、電流線ＣＬに接続されている。電流停止トランジスタ８０５のドレイン端子は、端子Ｂに接続されている。
【０１６８】
なお、図１２（Ａ）において、電流保持トランジスタ８０４の配置を変え、図１２（Ｂ）に示すような回路構成としてもよい。図１２（Ｂ）では、電流保持トランジスタ８０４は、電流源トランジスタ１１２のゲート電極とドレイン端子の間に接続されている。
【０１６９】
次いで、上記第４の構成の電流源回路の設定方法について説明する。なお図１２（Ａ）と図１２（Ｂ）では、その設定動作は同様である。ここでは図１２（Ａ）に示す回路を例に、その設定動作について説明する。説明には図１２（Ｃ）〜図１２（Ｆ）を用いる。第４の構成の電流源回路では、図１２（Ｃ）〜図１２（Ｆ）Ｓの状態を順に経て設定動作が行われる。説明では簡単のため、電流入力トランジスタ８０３、電流保持トランジスタ８０４をスイッチとして表記した。ここで、電流源回路を設定する制御信号は、制御電流である例を示す。また図において、電流が流れる経路を太矢印で示す。
【０１７０】
図１２（Ｃ）に示す期間ＴＤ１において、電流入力トランジスタ８０３及び電流保持トランジスタ８０４をオン状態とする。なおこの際、電流停止トランジスタ８０５はオフ状態である。これは、オン状態となった電流保持トランジスタ８０４及び電流入力トランジスタ８０３によって、電流停止トランジスタ８０５のソース端子とゲート電極の電位が等しく保たれているためである。つまり、ソース・ゲート間電圧がゼロのときにオフ状態となるトランジスタを電流停止トランジスタ８０５に用いることで、期間ＴＤ１において電流停止トランジスタ８０５をオフ状態とする。こうして、図示した経路より電流が流れて、電流源容量１１１に電荷が保持される。
【０１７１】
図１２（Ｄ）に示す期間ＴＤ２において、保持された電荷によって電流源トランジスタ１１２のゲート・ソース間電圧が閾値電圧以上となる。すると、電流源トランジスタ１１２にドレイン電流が流れる。
【０１７２】
十分時間が経過し定常状態となると、図１２（Ｅ）に示す期間ＴＤ３のように、電流源トランジスタ１１２のドレイン電流が制御電流に定まる。こうして、制御電流をドレイン電流とする際の電流源トランジスタ１１２のゲート電圧が、電流源容量１１１に保持される。その後、電流保持トランジスタ８０４がオフ状態となる。すると、電流源容量１１１に保持された電荷が、電流停止トランジスタ８０５のゲート電極にも分配される。こうして、電流保持トランジスタ８０４がオフ状態となると同時に、自動的に電流停止トランジスタ８０５がオン状態となる。
【０１７３】
図１２（Ｆ）に示す期間ＴＤ４において、電流入力トランジスタ８０３がオフ状態となる。こうして、画素に制御電流が入力されなくなる。なお、電流保持トランジスタ８０４をオフするタイミングは、電流入力トランジスタ８０３をオフするタイミングに対して、早いかまたは同時であることが好ましい。これは、電流源容量１１１に保持された電荷を放電させないようにするためである。期間ＴＤ４の後、端子Ａと端子Ｂの間に電圧が印加されている場合、電流源トランジスタ１１２及び電流停止トランジスタ８０５を介して、一定の電流が出力される。つまり、電流源回路１０２が一定の電流を出力する際は、電流源トランジスタ１１２と電流停止トランジスタ８０５が、１つのマルチゲート型トランジスタのように機能する。そのため、入力する制御電流に対して、出力する一定電流の値を小さく設定することができる。従って、電流源回路の設定動作を速くすることができる。なお、電流停止トランジスタ８０５と電流源トランジスタ１１２の極性は同じとする必要がある。また、電流停止トランジスタ８０５と電流源トランジスタ１１２の電流特性は同じとすることが望ましい。これは、第４の構成を有する各電流源回路１０２において、電流停止トランジスタ８０５と電流源トランジスタ１１２の特性が揃っていない場合、電流源回路の出力電流にばらつきを生じるためである。
【０１７４】
なお、第４の構成の電流源回路では、電流停止トランジスタ８０５だけではなく、制御電流が入力され、入力された制御電流を対応するゲート電圧に変換するトランジスタ（電流源トランジスタ１１２）も用いて、電流源回路１０２から電流を出力している。一方、第１の構成の電流源回路では、制御電流が入力され、入力された制御電流を対応するゲート電圧に変換するトランジスタ（カレントトランジスタ）と、該ゲート電圧をドレイン電流に変換するトランジスタ（電流源トランジスタ）が全く別であった。よって、第１の構成よりは、第４の構成の方がトランジスタの電流特性ばらつきが電流源回路１０２の出力電流へ与える影響を低減することができる。
【０１７５】
第４の構成の電流源回路の各信号線は、共有することができる。例えば、電流入力トランジスタ８０３と電流保持トランジスタ８０４は、同じタイミングでオン・オフが切り替えられれば動作上問題無い。そのため、電流入力トランジスタ８０３と電流保持トランジスタ８０４の極性を同じとし、信号線ＧＨと信号線ＧＮを共有することができる。
【０１７６】
次いで、第５の構成の電流源回路について説明する。なお、説明には図１３を参照する。図１３（Ａ）において、図２と同じ部分は同じ符号を用いて示す。
【０１７７】
第５の構成の電流源回路の構成要素について説明する。第５の構成の電流源回路は、電流源トランジスタ１１２と発光トランジスタ８８６を有する。また、スイッチとして機能する電流入力トランジスタ８８３、電流保持トランジスタ８８４、電流基準トランジスタ８８８を有する。ここで、電流源トランジスタ１１２、発光トランジスタ８８６、電流入力トランジスタ８８３、電流保持トランジスタ８８４、電流基準トランジスタ８８８は、Ｐチャネル型でもＮチャネル型でもよい。但し、電流源トランジスタ１１２と発光トランジスタ８８６は、同じ極性である必要がある。ここでは、電流源トランジスタ１１２及び発光トランジスタ８８６は、Ｐチャネル型トランジスタの例を示す。また、電流源トランジスタ１１２と発光トランジスタ８８６は、電流特性が等しいことが望まれる。さらに、電流源トランジスタ１１２のゲート電位を保持する電流源容量１１１を有する。なお、トランジスタのゲート容量等を積極的に用いることによって、電流源容量１１１を省略することも可能である。また、電流入力トランジスタ８８３のゲート電極に信号を入力する信号線ＧＮと、電流保持トランジスタ８８４のゲート電極に信号を入力する信号線ＧＨを有する。更に、制御信号が入力される電流線ＣＬと、一定の電位に保たれる電流基準線ＳＣＬとを有する。
【０１７８】
これらの構成要素の接続関係を説明する。電流源トランジスタ１１２のソース端子は端子Ｂに接続され、また、電流基準トランジスタ８８８を介して電流基準線ＳＣＬに接続されている。電流源トランジスタ１１２のドレイン端子は、発光トランジスタ８８６のソース端子に接続され、また、電流入力トランジスタ８８３を介して電流線ＣＬに接続されている。電流源トランジスタ１１２のゲート電極とソース端子は、電流源容量１１１を介して接続されている。電流源トランジスタ１１２のゲート電極と発光トランジスタ８８６のゲート電極は接続され、電流保持トランジスタ８８４を介して電流線ＣＬと接続されている。発光トランジスタ８８６のドレイン端子は、端子Ａに接続されている。
【０１７９】
なお、図１３（Ａ）において、電流保持トランジスタ８８４の配置を変え、図１３（Ｂ）に示すような回路構成としてもよい。図１３（Ｂ）では、電流保持トランジスタ８８４は、電流源トランジスタ１１２のゲート電極とドレイン端子の間に接続されている。
【０１８０】
次いで、上記第５の構成の電流源回路の設定方法について説明する。なお図１３（Ａ）と図１３（Ｂ）では、その設定動作は同様である。ここでは図１３（Ａ）に示す回路を例に、その設定動作について説明する。説明には図１３（Ｃ）〜図１３（Ｆ）を用いる。第５の構成の電流源回路では、図１３（Ｃ）〜図１３（Ｆ）の状態を順に経て設定動作が行われる。説明では簡単のため、電流入力トランジスタ８８３、電流保持トランジスタ８８４、電流基準トランジスタ８８８をスイッチとして表記した。ここで、電流源回路を設定する制御信号は、制御電流である例を示す。また図において、電流が流れる経路を太矢印で示す。
【０１８１】
図１３（Ｃ）に示す期間ＴＤ１において、電流入力トランジスタ８８３、電流保持トランジスタ８８４及び電流基準トランジスタ８８８をオン状態とする。なお、この際発光トランジスタ８８６はオフ状態である。これは、オン状態となった電流保持トランジスタ８８４及び電流入力トランジスタ８８３によって、発光トランジスタ８８６のソース端子とゲート電極の電位が等しく保たれているためである。つまり、ソース・ゲート間電圧がゼロのときオフ状態となるトランジスタを発光トランジスタ８８６に用いることで、期間ＴＤ１において発光トランジスタ８８６をオフ状態とする。こうして、図示した経路より電流が流れて、電流源容量１１１に電荷が保持される。
【０１８２】
図１３（Ｄ）に示す期間ＴＤ２において、電流源容量１１１に保持された電荷によって電流源トランジスタ１１２のゲート・ソース間電圧が閾値電圧以上となる。すると、電流源トランジスタ１１２にドレイン電流が流れる。
【０１８３】
十分時間が経過し定常状態となると、図１３（Ｅ）に示す期間ＴＤ３のように、電流源トランジスタ１１２のドレイン電流が制御電流に定まる。こうして、制御電流をドレイン電流とする際の電流源トランジスタ１１２のゲート電圧が、電流源容量１１１に保持される。その後、電流保持トランジスタ８８４はオフ状態となる。すると、電流源容量１１１に保持された電荷が、発光トランジスタ８８６のゲート電極にも分配される。こうして、電流保持トランジスタ８８４がオフ状態となると同時に、自動的に発光トランジスタ８８６がオン状態となる。
【０１８４】
図１３（Ｆ）に示す期間ＴＤ４において、電流基準トランジスタ８８８及び電流入力トランジスタ８８３がオフ状態となる。こうして、画素に制御電流が入力されなくなる。なお、電流保持トランジスタ８８４をオフするタイミングは、電流入力トランジスタ８８３をオフするタイミングに対して、早いかまたは同時であることが好ましい。これは、電流源容量１１１に保持された電荷を放電させないようにするためである。期間ＴＤ４の後、端子Ａと端子Ｂの間に電圧が印加されると、電流源トランジスタ１１２及び発光トランジスタ８８６を介して、一定の電流が出力される。つまり、電流源回路１０２が一定の電流を出力する際は、電流源トランジスタ１１２と発光トランジスタ８８６が、１つのマルチゲート型トランジスタのように機能する。そのため、入力する制御電流に対して、出力する一定電流の値を小さく設定することができる。こうして、電流源回路の設定動作を速くすることができる。なお、発光トランジスタ８８６と電流源トランジスタ１１２の極性は同じとする必要がある。また、発光トランジスタ８８６と電流源トランジスタ１１２の電流特性は同じとすることが望ましい。これは、第５の構成を有する各電流源回路１０２において、発光トランジスタ８８６と電流源トランジスタ１１２の特性が揃っていない場合、出力電流にばらつきを生じるためである。
【０１８５】
なお、第５の構成の電流源回路では、制御電流が入力され、入力された制御電流を対応するゲート電圧に変換するトランジスタ（電流源トランジスタ１１２）も用いて、電流源回路１０２からの電流を出力している。一方、第１の構成の電流源回路では、制御電流が入力され、入力された制御電流を対応するゲート電圧に変換するトランジスタ（カレントトランジスタ）と、該ゲート電圧をドレイン電流に変換するトランジスタ（電流源トランジスタ）が全く別であった。よって、第１の構成よりは、トランジスタの電流特性ばらつきが電流源回路１０２の出力電流へ与える影響を低減することができる。
【０１８６】
なお、設定動作の際の期間ＴＤ１〜期間ＴＤ３において端子Ｂに電流を流す場合は、電流基準線ＳＣＬ及び電流基準トランジスタ８８８は必要ない。
【０１８７】
第５の構成の電流源回路の各信号線は、共有することができる。例えば、電流入力トランジスタ８８３と電流保持トランジスタ８８４は、同じタイミングでオン・オフが切りかえられれば動作上問題無い。そのため、電流入力トランジスタ８８３と電流保持トランジスタ８８４の極性を同じとし、信号線ＧＨと信号線ＧＮを共有することができる。また、電流基準トランジスタ８８８と電流入力トランジスタ８８３は、同じタイミングでオン・オフが切りかえられれば動作上問題無い。そのため、電流基準トランジスタ８８８と電流入力トランジスタ８８３の極性を同じとし、信号線ＧＮと信号線ＧＣを共有することができる。
【０１８８】
次いで、上述した第１の構成乃至第５の構成の電流源回路を、特徴毎にもう少し大きな枠組みでまとめる。
【０１８９】
上述の５つの電流源回路は、大きく分けて、カレントミラー型の電流源回路と、同一トランジスタ型の電流源回路と、マルチゲート型の電流源回路に分類される。これらについて、以下に説明する。
【０１９０】
カレントミラー型の電流源回路としては、第１の構成の電流源回路が挙げられる。カレントミラー型の電流源回路において、発光素子に入力される信号は、画素に入力される制御電流を所定の倍率で増減した電流である。そのため、制御電流をある程度大きく設定することが可能となる。よって、各画素の電流源回路の設定動作を早く行うことが可能である。しかし、電流源回路の有するカレントミラー回路を構成する一対のトランジスタの電流特性が異なると、画像表示がばらつく問題がある。
【０１９１】
同一トランジスタ型の電流源回路としては、第２の構成及び第３の構成の電流源回路が挙げられる。同一トランジスタ型の電流源回路において、発光素子に入力される信号は、画素に入力される制御電流の電流値と等しい。ここで、同一トランジスタ型の電流源回路では、制御電流が入力されるトランジスタと、発光素子に電流を出力するトランジスタが同一である。そのため、トランジスタの電流特性のばらつきによる画像むらは低減される。
【０１９２】
マルチゲート型の電流源回路としては、第４の構成及び第５の構成の電流源回路が挙げられる。マルチゲート型の電流源回路において、発光素子に入力される信号は、画素に入力される制御電流を所定の倍率で増減した電流である。そのため、制御電流をある程度大きく設定することが可能となる。よって、各画素の電流源回路の設定動作を早く行うことが可能である。また、制御電流が入力されるトランジスタと、発光素子に電流を出力するトランジスタの一部を共有している。そのため、トランジスタの電流特性のばらつきによる画像むらは、カレントミラー型の電流源回路と比較して低減される。
【０１９３】
次いで、上述した３つの分類の電流源回路それぞれにおいて、その設定動作と、ペアとなるスイッチ部の動作との関連について説明する。
【０１９４】
カレントミラー型の電流源回路の場合の設定動作と、対応するスイッチ部の動作との関連を以下に示す。カレントミラー方式の電流源回路の場合、制御電流が入力されている間も、所定の一定電流を出力することができる。そのため、ペアとなるスイッチ部の動作と電流源回路の設定動作を同期させて行う必要がない。
【０１９５】
同一トランジスタ型の電流源回路の場合の設定動作と、対応するスイッチ部の動作との関連を以下に示す。同一トランジスタ型の電流源回路の場合、制御電流が入力される間は、一定電流を出力することができない。そのため、ペアとなるスイッチ部の動作と電流源回路の設定動作を同期させて行う必要が生じる。例えば、スイッチ部がオフの状態にのみ、電流源回路の設定動作を行うことが可能である。
【０１９６】
マルチゲート型の電流源回路の場合の設定動作と、対応するスイッチ部の動作との関連を以下に示す。マルチゲート型の電流源回路の場合、制御電流が入力される間は、一定電流を出力することができない。そのため、ペアとなるスイッチ部の動作と電流源回路の設定動作を同期させて行う必要が生じる。例えば、スイッチ部がオフの状態にのみ、電流源回路の設定動作を行うことが可能である。
【０１９７】
次いで、電流源回路の設定動作とペアとなるスイッチ部の動作とを同期させる場合に、時間階調方式と組み合わせる際の動作について詳細に説明する。
【０１９８】
ここでは、スイッチ部がオフ状態の場合のみ、電流源回路の設定動作を行う場合に注目する。なお、時間階調方式の詳細な説明については、実施の形態２に示した手法と同様であるので、ここでは説明は省略する。時間階調方式を用いる場合、スイッチ部が常にオフ状態となるのは非表示期間である。よって、非表示期間において、電流源回路の設定動作を行うことができる。
【０１９９】
非表示期間は、リセット期間において各画素行を順に選択することによって始まる。ここで、走査線を順に選択する周波数と同じ周波数で、各画素行の設定動作を行うことができる。例えば、図３に示した構成のスイッチ部を用いる場合に注目する。走査線Ｇや消去用信号線ＲＧを順に選択する周波数と同じ周波数で、各画素行を選択し電流源回路の設定動作を行うことができる。
【０２００】
ただし、１行分の選択期間の長さでは、電流源回路の設定動作を十分に行うことが難しい場合がある。そのときは、複数行分の選択期間を用いて、ゆっくりと電流源回路の設定動作を行ってもよい。ゆっくりと電流源回路の設定動作を行うとは、電流源回路が有する電流源容量に、所定の電荷を蓄積する動作を長い時間をかけてゆっくりと行うことを示すものとする。
【０２０１】
このように、複数行分の選択期間を用いて、且つ、リセット期間での消去用信号線ＲＧ等を選択する周波数と同じ周波数を用いて、各行を選択していくため、行をとびとびに選択していくことになる。よって、全ての行の画素の設定動作を行うためには、複数の非表示期間において設定動作を行う必要がある。
【０２０２】
次いで、上記手法を用いる際の表示装置の構成及び駆動方法について詳細に説明する。まず、複数本の走査線が選択される期間と同じ長さの期間を用いて、１行の画素の設定動作を行う駆動方法について説明する。説明には、図１４を用いる。図では例として、１０本の走査線が選択される期間に、１行の画素の設定動作を行うタイミングチャートを示した。
【０２０３】
図１４（Ａ）に、各フレーム期間における各行の動作を示す。なお、実施の形態２において図４で示したタイミングチャートと同じ部分は、同じ符号を用いて示し説明は省略する。ここでは、１フレーム期間を３つのサブフレーム期間ＳＦ1〜ＳＦ3に分割した例を示した。なお、サブフレーム期間ＳＦ2及びＳＦ3においてそれぞれ、非表示期間Ｔｕｓが設けられる構成とする。非表示期間Ｔｕｓ中に、画素の設定動作が行われる（図中期間Ａ及び期間Ｂ）。
【０２０４】
次いで、期間Ａ及び期間Ｂの動作について、詳細に説明する。説明には、図１４（Ｂ）を用いる。なお図中では、画素の設定動作を行う期間を、信号線ＧＮが選択される期間で示した。一般に、ｉ（ｉは自然数）行目の画素の信号線ＧＮをＧＮiで示した。まず、第１のフレーム期間Ｆ1の期間Ａにおいて、ＧＮ1、ＧＮ11、ＧＮ21、…ととびとびに選択される。こうして、１行目、１１行目、２１行目、…の画素の設定動作が行われる（期間１）。次いで、第１のフレーム期間Ｆ1の期間Ｂにおいて、ＧＮ2、ＧＮ12、ＧＮ22、…が選択される。こうして、２行目、１２行目、２２行目、…の画素の設定動作が行われる（期間２）。上記動作を５フレーム期間繰り返すことによって、全ての画素の設定動作が一通り行われる。
【０２０５】
ここで、１行の画素の設定動作に用いることができる期間をＴｃと表記する。上記駆動方法を用いる場合、Ｔｃを走査線Ｇの選択期間の１０倍に設定することが可能である。こうして、１画素あたりの設定動作に用いる時間を長くすることができる。また、効率良く、正確に、画素の設定動作を行うことができる。
【０２０６】
なお、一通りの設定動作では十分でない場合に、上記動作を複数回繰り返し、徐々に画素の設定動作を行っても良い。
【０２０７】
次いで、上記駆動方法を用いる際の駆動回路の構成について、図１５を用いて説明する。なお、図１５では信号線ＧＮに信号を入力する駆動回路を示した。しかし、電流源回路が有するその他の信号線に入力される信号についても同様である。画素の設定動作を行うための駆動回路の構成例を２つ挙げる。
【０２０８】
第１の例は、シフトレジスタの出力を切り替え信号によって切り替え、信号線ＧＮに出力する構成の駆動回路である。この駆動回路（設定動作用駆動回路）の構成の例を、図１５（Ａ）に示す。設定動作用駆動回路５８０１は、シフトレジスタ５８０２と、ＡＮＤ回路と、インバータ回路（ＩＮＶ）等によって構成される。なおここでは、シフトレジスタ５８０２のパルス出力期間の４倍の期間、１本の信号線ＧＮを選択する構成の駆動回路を例に示した。
【０２０９】
設定動作用駆動回路５８０１の動作について説明する。シフトレジスタ５８０２の出力は、切り替え信号５８０３によって選択され、ＡＮＤ回路を介して信号線ＧＮに出力される。
【０２１０】
第２の例は、シフトレジスタの出力により、特定の行を選択する信号をラッチする構成の駆動回路である。この駆動回路（設定動作用駆動回路）の構成の例を図１５（Ｂ）に示す。設定動作用駆動回路５８１１は、シフトレジスタ５８１２と、ラッチ１回路５８１３と、ラッチ２回路５８１４とを有する。
【０２１１】
設定動作用駆動回路５８１１の動作について説明する。シフトレジスタ５８１２の出力により、ラッチ１回路５８１３は行選択信号５８１５を順に保持する。ここで、行選択信号５８１５は、シフトレジスタ５８１２の出力のうち任意の出力を選択する信号である。ラッチ１回路５８１３に保持された信号は、ラッチ信号５８１６によってラッチ２回路５８１４に転送される。こうして、特定の信号線ＧＮに信号が入力される。
【０２１２】
なお、表示期間中であっても、カレントミラー型の電流源回路の場合は、設定動作を行うことができる。また、同一トランジスタ型の電流源回路やマルチゲート型の電流源回路でも、表示期間を一旦中断して、電流源回路の設定動作を行い、その後、表示期間を再開するような駆動方法を用いても良い。
【０２１３】
本実施の形態は、実施の形態１及び実施の形態２と自由に組み合わせて実施することが可能である。
【０２１４】
（実施の形態４）
本実施の形態では、各画素の構成と動作について説明する。なお、各画素がスイッチ部と電流源回路のペアを２つ有する場合を例にする。そして、この２つのペアの２つの電流源回路の構成を、実施の形態３に示した５つの電流源回路の構成から選択し組み合わせる場合を例に説明する。
【０２１５】
第１の組み合わせ例を示す。第１の組み合わせ例では、画素が有する２つの電流源回路（第１の電流源回路と第２の電流源回路）はどちらも、図９（Ａ）に示した第１の構成の電流源回路である。なお、これら電流源回路の構成は、実施の形態３と同様であるので、詳細な説明は省略する。
【０２１６】
図１６に、第１の組み合わせ例の画素の構成を示す。なお、図１６において図９（Ａ）と同じ部分は同じ符号を用いて示す。なお、第１の電流源回路に対応する部分は、図９（Ａ）の符号の後にａを付けて示した。また、第２の電流源回路に対応する部分は、図９（Ａ）の符号の後にｂを付けて示した。また、各画素の有するスイッチ部と電流源回路のペア２つのスイッチ部（第１のスイッチ部及び第２のスイッチ部）の構成は、実施の形態２を参照し、ここでは説明は省略する。
【０２１７】
第１の電流源回路１０２ａと第２の電流源回路１０２ｂで、配線や素子を共有することができる。例えば、カレントトランジスタ１４０５ａと１４０５ｂを共有し、また、電流源容量１１１ａと１１１ｂを共有することができる。この構成例を図１７（Ａ）に示す。なお、異なる画素間で、カレントトランジスタや電流源容量を共有することも可能である。また、信号線を共有することができる。例えば、信号線ＧＮａと信号線ＧＮｂを共有することができる。また、信号線ＧＨａと信号線ＧＨｂを共有することができる。この構成を図１７（Ｂ）に示す。または、電流線ＣＬａと電流線ＣＬｂを共有することができる。この構成を図１７（Ｃ）に示す。なお、図１７（Ａ）〜図１７（Ｃ）の構成は自由に組み合わせることができる。
【０２１８】
電流源回路１０２ａと１０２ｂそれぞれの設定の仕方は、実施の形態３と同様である。電流源回路１０２ａと１０２ｂは、カレントミラー型の電流源回路である。よって、その設定動作は、スイッチ部の動作とは非同期に行うことができる。
【０２１９】
本実施の形態は、実施の形態１乃至実施の形態３と自由に組み合わせて実施することが可能である。
【０２２０】
（実施の形態５）
本実施の形態では、各画素の構成と動作について説明する。なお、各画素がスイッチ部と電流源回路のペア２つを有する場合を例にする。そして、２つのペアの２つの電流源回路の構成を、実施の形態３に示した５つの電流源回路の構成から選択し組み合わせる場合を例に説明する。
【０２２１】
なお、実施の形態４に示した第１の組み合わせ例とは異なる、第２の組み合わせ例について説明する。第２の組み合わせ例では、画素が有する２つの電流源回路のうちの１つ（第１の電流源回路）は、図９（Ａ）に示した第１の構成の電流源回路である。もう１つの電流源回路（第２の電流源回路）は、図１０（Ａ）に示した第２の構成の電流源回路である。なお、これら電流源回路の構成は、実施の形態３と同様であるので、詳細な説明は省略する。
【０２２２】
図１８に、第２の組み合わせ例の画素の構成を示す。なお、図１８において図９（Ａ）及び図１０（Ａ）と同じ部分は同じ符号を用いて示す。なお、第１の電流源回路に対応する部分は、図９（Ａ）の符号の後にａを付けて示した。また、第２の電流源回路に対応する部分は、図１０（Ａ）の符号の後にｂを付けて示した。また、各画素の有するスイッチ部と電流源回路のペア２つのスイッチ部（第１のスイッチ部及び第２のスイッチ部）の構成は、実施の形態２を参照することができるので、ここでは説明は省略する。
【０２２３】
ここで、第１の電流源回路１０２ａと第２の電流源回路１０２ｂで、配線や素子を共有することができる。例えば、第１の電流源回路１０２ａと第２の電流源回路１０２ｂで電流源容量１１１を共有することができる。この構成を、図４０に示す。なお、図１８と同じ部分は同じ符号を用いて示す。また例えば、異なる画素間で、カレントトランジスタを共有することも可能である。また、信号線を共有することができる。また例えば、信号線ＧＮａと信号線ＧＮｂを共有することができる。また、信号線ＧＨａと信号線ＧＨｂを共有することができる。この構成を図１９（Ａ）に示す。また、電流線ＣＬａと電流線ＣＬｂを共有することができる。この構成を図１９（Ｂ）に示す。また、電流線ＣＬｂの代わりに、信号線Ｓｂを用いることができる。この構成を図１９（Ｃ）に示す。なお、図４０、図１９（Ａ）〜図１９（Ｃ）の構成は自由に組み合わせることができる。
【０２２４】
電流源回路１０２ａと１０２ｂそれぞれの設定の仕方は、実施の形態３と同様である。電流源回路１０２ａは、カレントミラー型の電流源回路である。よって、その設定動作は、スイッチ部の動作とは非同期に行うことができる。一方、電流源回路１０２ｂは、同一トランジスタ型の電流源回路である。よって、その設定動作は、スイッチ部の動作と同期させて行うことが望ましい。
【０２２５】
本実施の形態の画素構成において、各画素の同一トランジスタ型の電流源回路、及びカレントミラー型の電流源回路それぞれが出力する電流の電流値を異ならせる場合、同一トランジスタ型の電流源回路の出力電流の電流値をカレントミラー型の電流源回路の出力電流の電流値と比較して、大きく設定するのが望ましい。その理由を以下に説明する。
【０２２６】
実施の形態３において説明したように、同一トランジスタ型の電流源回路では出力電流との電流値の等しい制御電流を入力する必要があるが、カレントミラー型の電流源回路では出力電流の電流値に対して大きい電流値の制御電流を入力することが可能である。大きい電流値の制御電流を用いることによって、速く、また、ノイズの影響等を受けにくいため正確に、電流源回路の設定動作が可能である。そのため、仮に同じ電流値の出力電流を設定した場合、カレントミラー型の電流源回路よりも同一トランジスタ型の電流源回路の方が、電流源回路の設定動作が遅くなる。そこで、同一トランジスタ型の電流源回路では、カレントミラー型の電流源回路よりも出力電流の電流値を大きくして、制御電流の電流値を大きくし、速く且つ正確に電流源回路の設定動作をすることが望ましい。
【０２２７】
また実施の形態３において説明したように、カレントミラー型の電流源回路は、同一トランジスタ型の電流源回路と比較して、出力電流のばらつきが大きい。電流源回路の出力電流は、その電流値が大きいほど、ばらつきの影響が大きく現れる。そのため、仮に同じ電流値の出力電流を設定した場合、同一トランジスタ型の電流源回路よりもカレントミラー型の電流源回路の方が、出力電流のばらつきが大きくなる。そこで、カレントミラー型の電流源回路では、同一トランジスタ型の電流源回路よりも出力電流の電流値を小さくして、出力電流のばらつきを小さくすることが望ましい。
【０２２８】
以上により、本実施の形態の画素構成において、各画素の同一トランジスタ型の電流源回路、及びカレントミラー型の電流源回路それぞれが出力する電流の電流値を異ならせる場合、同一トランジスタ型の電流源回路の出力電流の電流値をカレントミラー型の電流源回路の出力電流の電流値と比較して、大きく設定するのが望ましい。
【０２２９】
また、図４０の画素構成を用いる場合は、電流源回路１０２ａの出力電流は、電流源回路１０２ｂの出力電流よりも大きく設定するのが望ましい。こうして、設定動作を行う電流源回路１０２ａの出力電流を大きくして、速く設定動作を行うことができる。また、制御電流が入力されるトランジスタと異なるトランジスタ１１２ｂのドレイン電流を出力電流とする電流源回路１０２ｂでは、出力電流を小さく設定することによってばらつきの影響を小さくすることができる。
【０２３０】
本実施の形態は、実施の形態１乃至実施の形態３と自由に組み合わせて実施することが可能である。
【０２３１】
（実施の形態６）
本実施の形態では、各画素の構成と動作について説明する。なお、各画素がスイッチ部と電流源回路のペア２つを有する場合を例にする。そして、この２つのペアの２つの電流源回路の構成を、実施の形態３に示した５つの電流源回路の構成から選択し組み合わせる場合を例に説明する。
【０２３２】
なお、実施の形態４及び実施の形態５に示した第１の組み合わせ例及び第２の組み合わせ例とは異なる、第３の組み合わせ例について説明する。第３の組み合わせ例では、画素が有する２つの電流源回路のうちの１つ（第１の電流源回路）は、図９（Ａ）に示した第１の構成の電流源回路である。もう１つの電流源回路（第２の電流源回路）は、図１１（Ａ）に示した第３の構成の電流源回路である。なお、これら電流源回路の構成は、実施の形態３と同様であるので、詳細な説明は省略する。
【０２３３】
図２０に、第３の組み合わせ例の画素の構成を示す。なお、図２０において図９（Ａ）及び図１１（Ａ）と同じ部分は同じ符号を用いて示す。なお、第１の電流源回路に対応する部分は、図９（Ａ）の符号の後にａを付けて示した。また、第２の電流源回路に対応する部分は、図１１（Ａ）の符号の後にｂを付けて示した。また、各画素の有するスイッチ部と電流源回路のペア２つのスイッチ部（第１のスイッチ部及び第２のスイッチ部）の構成は、実施の形態２を参照し、ここでは説明は省略する。
【０２３４】
ここで、第１の電流源回路１０２ａと第２の電流源回路１０２ｂで、配線や素子を共有することができる。例えば、第１の電流源回路１０２ａと第２の電流源回路１０２ｂで電流源容量を共有することができる。この構成は、図４０と同じとなる。なお、図２０と同じ部分は同じ符号を用いて示す。また例えば、異なる画素間で、カレントトランジスタを共有することも可能である。また、信号線を共有することができる。例えば、信号線ＧＮａと信号線ＧＮｂを共有することができる。また、信号線ＧＨａと信号線ＧＨｂを共有することができる。この構成を図２１（Ａ）に示す。または、電流線ＣＬａと電流線ＣＬｂを共有することができる。この構成を図２１（Ｂ）に示す。なお、図４０、図２１（Ａ）、図２１（Ｂ）の構成は自由に組み合わせることができる。
【０２３５】
電流源回路１０２ａと１０２ｂそれぞれの設定の仕方は、実施の形態３と同様である。電流源回路１０２ａは、カレントミラー型の電流源回路である。よって、その設定動作は、スイッチ部の動作とは非同期に行うことができる。一方、電流源回路１０２ｂは、同一トランジスタ型の電流源回路である。よって、その設定動作は、スイッチ部の動作と同期させて行うことが望ましい。
【０２３６】
本実施の形態の画素構成において、各画素の同一トランジスタ型の電流源回路、及びカレントミラー型の電流源回路それぞれが出力する電流の電流値を異ならせる場合、同一トランジスタ型の電流源回路の出力電流の電流値をカレントミラー型の電流源回路の出力電流の電流値と比較して、大きく設定するのが望ましい。その理由は、実施の形態５で示したのと同じであるから、説明は省略する。
【０２３７】
本実施の形態は、実施の形態１乃至実施の形態３と自由に組み合わせて実施することが可能である。
【０２３８】
（実施の形態７）
本実施の形態では、各画素の構成と動作について説明する。なお、各画素がスイッチ部と電流源回路のペア２つを有する場合を例にする。そして、２つのペアの２つの電流源回路の構成を、実施の形態３に示した５つの電流源回路の構成から選択し組み合わせる場合を例に説明する。
【０２３９】
なお、実施の形態４乃至実施の形態６に示した第１の組み合わせ例乃至第３の組み合わせ例とは異なる、第４の組み合わせ例について説明する。第４の組み合わせ例では、画素が有する２つの電流源回路のうちの１つ（第１の電流源回路）は、図９（Ａ）に示した第１の構成の電流源回路である。もう１つの電流源回路（第２の電流源回路）は、図１２（Ａ）に示した第４の構成の電流源回路である。なお、これら電流源回路の構成は、実施の形態３と同様であるので、詳細な説明は省略する。
【０２４０】
図２２に、第４の組み合わせ例の画素の構成を示す。なお、図２２において図９（Ａ）及び図１２（Ａ）と同じ部分は同じ符号を用いて示す。なお、第１の電流源回路に対応する部分は、図９（Ａ）の符号の後にａを付けて示した。また、第２の電流源回路に対応する部分は、図１２（Ａ）の符号の後にｂを付けて示した。また、各画素の有するスイッチ部と電流源回路のペア２つのスイッチ部（第１のスイッチ部及び第２のスイッチ部）の構成は、実施の形態２を参照することができるので、ここでは説明は省略する。
【０２４１】
ここで、第１の電流源回路１０２ａと第２の電流源回路１０２ｂで、配線や素子を共有することができる。例えば、異なる画素間で、カレントトランジスタを共有することも可能である。また、信号線を共有することができる。例えば、信号線ＧＮａと信号線ＧＮｂを共有することができる。また、信号線ＧＨａと信号線ＧＨｂを共有することができる。この構成を図２３（Ａ）に示す。または、電流線ＣＬａと電流線ＣＬｂを共有することができる。この構成を図２３（Ｂ）に示す。また、電流線ＣＬｂの代わりに、信号線Ｓｂを用いることができる。この構成を図２３（Ｃ）に示す。なお、図２３（Ａ）〜図２３（Ｃ）の構成は自由に組み合わせることができる。
【０２４２】
電流源回路１０２ａと１０２ｂそれぞれの設定の仕方は、実施の形態３と同様である。電流源回路１０２ａは、カレントミラー型の電流源回路である。よって、その設定動作は、スイッチ部の動作とは非同期に行うことができる。一方、電流源回路１０２ｂは、マルチゲート型の電流源回路である。よって、その設定動作は、スイッチ部の動作と同期させて行うことが望ましい。
【０２４３】
本実施の形態の画素構成において、各画素のマルチゲート型の電流源回路、及びカレントミラー型の電流源回路それぞれが出力する電流の電流値を異ならせる場合、マルチゲート型の電流源回路の出力電流の電流値をカレントミラー型の電流源回路の出力電流の電流値と比較して、大きく設定するのが望ましい。その理由を以下に説明する。
【０２４４】
実施の形態３において説明したように、マルチゲート型の電流源回路では制御電流が入力されるトランジスタと、発光素子に電流を出力するトランジスタの一部を共有しているが、カレントミラー型の電流源回路ではこれらのトランジスタは別である。そのため、マルチゲート型の電流源回路よりもカレントミラー型の電流源回路の方が出力電流の電流値に対して大きい電流値の制御電流を入力することが可能である。大きい電流値の制御電流を用いることによって、速く、また、ノイズの影響等を受けにくいため正確に、電流源回路の設定動作が可能である。そのため、仮に同じ電流値の出力電流を設定した場合、カレントミラー型の電流源回路よりもマルチゲート型の電流源回路の方が、電流源回路の設定動作が遅くなる。そこで、マルチゲート型の電流源回路では、カレントミラー型の電流源回路よりも出力電流の電流値を大きくして、制御電流の電流値を大きくし、速く且つ正確に電流源回路の設定動作をすることが望ましい。
【０２４５】
また実施の形態３において説明したように、カレントミラー型の電流源回路は、マルチゲート型の電流源回路と比較して、出力電流のばらつきが大きい。電流源回路の出力電流は、その電流値が大きいほど、ばらつきの影響が大きく現れる。そのため、仮に同じ電流値の出力電流を設定した場合、マルチゲート型の電流源回路よりもカレントミラー型の電流源回路の方が、出力電流のばらつきが大きくなる。そこで、カレントミラー型の電流源回路では、マルチゲート型の電流源回路よりも出力電流の電流値を小さくして、出力電流のばらつきを小さくすることが望ましい。
【０２４６】
以上により、本実施の形態の画素構成において、各画素のマルチゲート型の電流源回路、及びカレントミラー型の電流源回路それぞれが出力する電流の電流値を異ならせる場合、マルチゲート型の電流源回路の出力電流の電流値をカレントミラー型の電流源回路の出力電流の電流値と比較して、大きく設定するのが望ましい。
【０２４７】
本実施の形態は、実施の形態１乃至実施の形態３と自由に組み合わせて実施することが可能である。
【０２４８】
（実施の形態８）
本実施の形態では、各画素の構成と動作について説明する。なお、各画素がスイッチ部と電流源回路のペア２つを有する場合を例にする。そして、２つのペアの２つの電流源回路の構成を、実施の形態３に示した５つの電流源回路の構成から選択し組み合わせる場合を例に説明する。
【０２４９】
なお、実施の形態４乃至実施の形態７に示した第１の組み合わせ例乃至第４の組み合わせ例とは異なる、第５の組み合わせ例について説明する。第５の組み合わせ例では、画素が有する２つの電流源回路のうちの１つ（第１の電流源回路）は、図９（Ａ）に示した第１の構成の電流源回路である。もう１つの電流源回路（第２の電流源回路）は、図１３（Ａ）に示した第５の構成の電流源回路である。なお、これら電流源回路の構成は、実施の形態３と同様であるので、詳細な説明は省略する。
【０２５０】
図２４に、第５の組み合わせ例の画素の構成を示す。なお、図２４において図９（Ａ）及び図１３（Ａ）と同じ部分は同じ符号を用いて示す。なお、第１の電流源回路に対応する部分は、図９（Ａ）の符号の後にａを付けて示した。また、第２の電流源回路に対応する部分は、図１３（Ａ）の符号の後にｂを付けて示した。また、各画素の有するスイッチ部と電流源回路のペア２つのスイッチ部（第１のスイッチ部及び第２のスイッチ部）の構成は、実施の形態２を参照することができるので、ここでは説明は省略する。
【０２５１】
ここで、第１の電流源回路１０２ａと第２の電流源回路１０２ｂで、配線や素子を共有することができる。例えば、異なる画素間で、カレントトランジスタを共有することも可能である。また、信号線を共有することができる。例えば、信号線ＧＮａと信号線ＧＮｂを共有することができる。また、信号線ＧＨａと信号線ＧＨｂを共有することができる。この構成を図２５（Ａ）に示す。または、電流線ＣＬａと電流線ＣＬｂを共有することができる。この構成を図２５（Ｂ）に示す。なお、図２５（Ａ）、図２５（Ｂ）の構成は自由に組み合わせることができる。
【０２５２】
電流源回路１０２ａと１０２ｂそれぞれの設定の仕方は、実施の形態３と同様である。電流源回路１０２ａは、カレントミラー型の電流源回路である。よって、その設定動作は、スイッチ部の動作とは非同期に行うことができる。一方、電流源回路１０２ｂは、マルチゲート型の電流源回路である。よって、その設定動作は、スイッチ部の動作と同期させて行うことが望ましい。
【０２５３】
本実施の形態の画素構成において、各画素のカレントミラー型の電流源回路、及びマルチゲート型の電流源回路それぞれが出力する電流の電流値を異ならせる場合、カレントミラー型の電流源回路の出力電流の電流値をマルチゲート型の電流源回路の出力電流の電流値と比較して、大きく設定するのが望ましい。その理由は実施の形態７と同様であるので、説明は省略する。
【０２５４】
本実施の形態は、実施の形態１乃至実施の形態３と自由に組み合わせて実施することが可能である。
【０２５５】
（実施の形態９）
本実施の形態では、本発明の画素構成において、時間階調方式と組み合わせて階調を表現する場合の具体例を４つ示す。なお時間階調方式に関する基本的な説明は、実施の形態２で行ったのでここでは説明は省略する。本実施の形態では、６４階調を表現する場合を例示する。
【０２５６】
第１の例を示す。各画素の有する複数の電流源回路の出力電流を適当に定めることによって、発光素子に流れる電流の電流値（Ｉ）を１：２の比に変化させる。このとき、１フレーム期間を３つのサブフレーム期間に分割し、各サブフレーム期間の表示期間の長さ（Ｔ）の比が１：４：１６となるように設定する。こうして表１に示すように、発光素子に流れる電流（電流Ｉと表記）と表示期間の長さ（期間Ｔと表記）の組み合わせによって、６４階調を表現することができる。
【０２５７】
【表１】

Figure 0004693338
【０２５８】
第２の例を示す。各画素の有する複数の電流源回路の出力電流を適当に定めることによって、発光素子に流れる電流の電流値（Ｉ）を１：４の比に変化させる。このとき、１フレーム期間を３つのサブフレーム期間に分割し、各サブフレーム期間の表示期間の長さ（Ｔ）の比が１：２：１６となるように設定する。こうして、表２に示すように、発光素子に流れる電流Ｉと期間Ｔの組み合わせによって、６４階調を表現することができる。
【０２５９】
【表２】
Figure 0004693338
【０２６０】
第３の例を示す。各画素の有する複数の電流源回路の出力電流を適当に定めることによって、発光素子に流れる電流の電流値（Ｉ）を１：２：４の比に変化させる。このとき、１フレーム期間を２つのサブフレーム期間に分割し、各サブフレーム期間の表示期間の長さ（Ｔ）の比が１：８となるように設定する。こうして、表３に示すように、発光素子に流れる電流Ｉと期間Ｔの組み合わせによって、６４階調を表現することができる。
【表３】
Figure 0004693338
【０２６１】
第４の例を示す。各画素の有する複数の電流源回路の出力電流を適当に定めることによって、発光素子に流れる電流の電流値（Ｉ）を１：４：１６の比に変化させる。このとき、１フレーム期間を２つのサブフレーム期間に分割し、各サブフレーム期間の表示期間の長さ（Ｔ）の比が１：２となるように設定する。こうして、表４に示すように、発光素子に流れる電流Ｉと期間Ｔの組み合わせによって、６４階調を表現することができる。
【０２６２】
【表４】
Figure 0004693338
【０２６３】
なお、本実施の形態は、実施の形態１〜実施の形態８と自由に組み合わせて実施することができる。
【０２６４】
（実施の形態１０）
実施の形態１〜実施の形態９では、各画素が、電流源回路とスイッチ部のペアを複数有する構成を示した。しかし、各画素が電流源回路とスイッチ部のペアを１つだけ有する構成としてもよい。
【０２６５】
各画素にスイッチ部と電流源回路のペアが１つの場合は、２階調が表現できる。なお、他の階調表示方法と組み合わせることによって多階調化も可能である。例えば、時間階調方式と組み合わせて階調表示を行うことも可能である。
【０２６６】
本実施の形態は、実施の形態１〜実施の形態９と自由に組み合わせて実施することができる。
【０２６７】
（実施の形態１１）
各画素が、３つ以上の電流源回路を有する構成としてもよい。例えば、実施の形態４〜実施の形態８に示した、第１の組み合わせ例〜第５の組み合わせ例において、実施の形態３で示した５つの構成の電流源回路のうち任意の回路を追加することができる。
【０２６８】
本実施の形態は、実施の形態１〜実施の形態１０と自由に組み合わせて実施することができる。
【０２６９】
（実施の形態１２）
本実施の形態では、本発明の表示装置において、各画素に制御電流を入力する駆動回路の構成について説明する。
【０２７０】
各画素に入力する制御電流がばらつくと、各画素の電流源回路が出力する電流の電流値もばらついてしまう。そのため、各電流線にほぼ一定の制御電流を出力する構成の駆動回路が必要となる。そのような駆動回路の例を以下に示す。
【０２７１】
例えば、特願２００１―３３３４６２号、特願２００１―３３３４６６号、特願２００１―３３３４７０号、特願２００１―３３５９１７号または特願２００１―３３５９１８号に示す構成の信号線駆動回路を用いることができる。つまり、該信号線駆動回路の出力電流を制御電流として各画素に入力することができる。
【０２７２】
本発明の表示装置において、上記の信号線駆動回路を適用することによって、各画素にほぼ一定の制御電流を入力することができる。こうして、画像の輝度のばらつきを更に低減することが可能である。
【０２７３】
本実施の形態は、実施の形態１〜実施の形態１１と自由に組み合わせて実施することが可能である。
【０２７４】
（実施の形態１３）
本実施の形態では、本発明を応用した表示システムについて説明する。
【０２７５】
ここで表示システムとは、表示装置に入力される映像信号を記憶するメモリや、表示装置の各駆動回路に入力する制御信号（クロックパルス、スタートパルス等）を出力する回路、それらを制御するコントローラ等を含むものとする。
【０２７６】
表示システムの例を図４１に示す。表示システムは、表示装置の他に、Ａ／Ｄ変換回路、メモリ選択スイッチＡ、メモリ選択スイッチＢ、フレームメモリ１、フレームメモリ２、コントローラ、クロック信号発生回路、電源発生回路を有する。
【０２７７】
表示システムの動作について説明する。Ａ／Ｄ変換回路は、表示システムに入力された映像信号をデジタルの映像信号に変換する。フレームメモリＡまたはフレームメモリＢは、該デジタルの映像信号が記憶される。ここで、フレームメモリＡまたはフレームメモリＢを期間毎（１フレーム期間毎、サブフレーム期間毎）に使い分けることによって、メモリへの信号の書き込み及びメモリからの信号の読み出しに余裕を持たせることができる。フレームメモリＡまたはフレームメモリＢの使い分けは、コントローラによってメモリ選択スイッチＡ及びメモリ選択スイッチＢを切りかえることによって行われる。また、クロック発生回路はコントローラからの信号によってクロック信号等を発生させる。電源発生回路はコントローラからの信号によって、所定の電源を発生させる。メモリから読み出された信号、クロック信号、電源等は、ＦＰＣを介して表示装置に入力される。
【０２７８】
なお、本発明を応用した表示システムは、図４１に示した構成に限定されない。公知のあらゆる構成の表示システムにおいて、本発明を応用することができる。
【０２７９】
本実施の形態は、実施の形態１〜実施の形態１２と自由に組み合わせて実施することが可能である。
【０２８０】
（実施の形態１４）
本発明は、様々な電子機器に適用することができる。つまり、様々な電子機器が有する画像表示を行う部分（表示部）に本発明の構成要素を適用することができる。
【０２８１】
本発明の電子機器の一例として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDVD等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）等が挙げられる。
【０２８２】
なお、上記電子機器に限定されず様々な電子機器に本発明を適用することが可能である。
【０２８３】
本実施の形態は、実施の形態１〜実施の形態１３と自由に組み合わせて実施することが可能である。
【０２８４】
（実施の形態１５）
本発明の表示装置では、電流源トランジスタは飽和領域で動作する。そこで、本実施の形態では、表示装置の消費電力を抑えることができ、なおかつ電流源トランジスタの飽和領域における動作の線形性を保つことができる、電流源トランジスタのチャネル長の最適な範囲について説明する。
【０２８５】
本発明の表示装置の有する電流源トランジスタは、飽和領域で動作し、そのドレイン電流Ｉdは以下の式１で表される。なお、Ｖgsをゲート電圧、μを移動度、Ｃ0を単位面積あたりのゲート容量、Ｗをチャネル幅、Ｌをチャネル長、Ｖthを閾値、ドレイン電流をＩdとする。
【０２８６】
【式１】
Ｉd＝μＣ0Ｗ／Ｌ（Ｖgs−Ｖth）2／２
【０２８７】
式１から、μ、Ｃ0、Ｖth、Ｗの値が固定されている場合、ＩdがＶdsの値に依存せずに、ＬとＶgsの値で定まることがわかる。
【０２８８】
ところで、消費電力は電流と電圧の積に相当する。またＩdは発光素子の輝度に比例するので、輝度が定まるとＩdの値は固定される。よって消費電力の低減を考慮した場合、｜Ｖgs｜は低い方が望ましく、したがってＬは小さい値が望ましいことがわかる。
【０２８９】
しかしＬの値が小さくなると、アーリー効果またはキンク効果により徐々に飽和領域の線形性が保たれなくなる。つまり、電流源トランジスタの動作が上記式１に従わなくなり、Ｉdの値が次第にＶdsに依存するようになる。Ｖdsの値は発光素子の劣化によるＶELの減少に伴って増加するため、連鎖的にＩdの値が発光素子の劣化に左右されやすくなる。
【０２９０】
つまりＬの値は、飽和領域の線形性を考慮すると小さすぎるのは望ましくなく、かといって大きすぎると消費電力を抑えることができない。Ｌの値は、飽和領域の線形性が保たれる範囲内でより小さくするのが最も好ましい。
【０２９１】
図４２に、Ｗ＝４μｍ、Ｖds＝１０Ｖのときの、Ｐチャネル型ＴＦＴにおけるＬとΔＩdの関係を示す。ΔＩdはＩdをＬで微分した値であり、Ｌに対するＩdの傾きに相当する。よってΔＩdの値が小さいほど飽和領域におけるＩdの線形性が保たれることを意味する。そして図４２に示すように、Ｌを大きくしていくと、Ｌが１００μｍ程度からΔＩdの値が飛躍的に小さくなっているのがわかる。よって飽和領域の線形性を保つためには、Ｌが１００μｍ程度かそれより大きい値が望ましいことがわかる。
【０２９２】
そして消費電力を考慮するとＬは小さい方がより望ましいので、両方の条件を満たすために、Ｌは１００±１０μｍとするのが最も望ましい。つまりＬの範囲を９０μｍ≦Ｌ≦１１０μｍとすることで、電流源トランジスタを有する表示装置の消費電力を抑えなおかつ電流源トランジスタの飽和領域における線形性を保つことができる。
【０２９３】
本実施の形態は、実施の形態１〜実施の形態１４と自由に組み合わせて実施することが可能である。
【０２９４】
（実施の形態１６）
本実施の形態では、課題を解決する手段において述べた輝度ばらつきを更に低減する駆動方法、即ち、同じ階調を表現する際に、同じ出力電流に設定された複数の電流源回路を使い分ける駆動方法を用いる画素の構成例を示す。
【０２９５】
本実施の形態で示す画素は、電流源回路を複数有し、当該複数の電流源回路とペアになるスイッチ部を共有した構成である。各画素に１つのデジタルの映像信号を入力し、複数の電流源回路を選択的に用いて画像表示を行う。こうして、各画素の有する素子の数を減らし、開口率を増大させることができる。なお、スイッチ部を共有した複数の電流源回路は、互いに同じ一定の電流を出力するように設定される。そして、同じ階調を表現する際に、同じ一定の電流を出力する電流源回路を使い分ける。このようにすれば、仮に電流源回路の出力電流がばらついても、発光素子に流れる電流は時間的に平均化される。そのため、各画素間の電流源回路の出力電流のばらつきによる輝度のばらつきを視覚的に低減することができる。
【０２９６】
図４３に、本実施の形態の画素の構成を示す。なお、図７や図８と同じ部分は、同じ符号を用いて示し、説明は省略する。
【０２９７】
図４３（Ａ）は、電流源回路に対応するスイッチ部１０１ａ、１０１ｂにおいて、選択トランジスタ３０１を共有した構成である。また、図４３（Ｂ）は、電流源回路１０２ａ、１０２ｂに対応するスイッチ部１０１ａ、１０１ｂにおいて、選択トランジスタ３０１及び駆動トランジスタ３０２を共有した構成である。なお、図４３では図示しないが、実施の形態２で示したような消去トランジスタ３０４を設けてもよい。画素中での消去トランジスタ３０４の接続の仕方は、実施の形態２と同様にすることができる。
【０２９８】
電流源回路１０２ａ、１０２ｂとして、実施の形態３に示した第１の構成乃至第５の構成の電流源回路を自由に適用することができる。ただし、本実施の形態のように複数の電流源回路とペアになるスイッチ部を共有した構成では、電流源回路１０２ａ、１０２ｂ自体それぞれに、端子Ａ・端子Ｂ間の導通・非導通を選択する機能が必要である。その理由は、複数の電流源回路に対して１つ配置されたスイッチ部によって、複数の電流源回路１０２ａ、１０２ｂの中から発光素子に電流を供給する電流源回路を選択することはできないからである。
【０２９９】
例えば、実施の形態３において図１０、図１１、図１２、図１３等に示した第２の構成乃至第５の構成の電流源回路は、電流源回路１０２自体に端子Ａ・端子Ｂ間の導通・非導通を選択する機能がある。即ち、このような構成の電流源回路では、電流源回路の設定動作の際には端子Ａ・端子Ｂ間を非導通とし、画像表示を行う際には端子Ａ・端子Ｂ間を導通とすることができる。一方、実施の形態３において、図９等に示した第１の構成の電流源回路は、電流源回路１０２自体に端子Ａ・端子Ｂ間の導通・非導通を選択する機能は無い。即ち、このような構成に電流源回路では、電流源回路の設定動作の際にも画像表示を行う際にも、端子Ａ・端子Ｂ間は導通状態である。よって、図４３に示したような本実施の形態の画素の電流源回路として、図９に示したような構成の電流源回路を用いる場合、デジタルの映像信号とは別の信号によって、各電流源回路の端子Ａ・端子Ｂ間の導通・非導通を制御する手段を設ける必要がある。
【０３００】
本実施の形態の構成の画素では、スイッチ部を共有した複数の電流源回路のうち、１つの電流源回路の設定動作をしている間に、別の電流源回路を用いて表示動作を行うことができる。そのため、本実施の形態の画素構成であれば、電流源回路の設定動作と電流出力とを同時に行うことができない第２の構成乃至第５の構成の電流源回路を用いる場合も、電流源回路の設定動作と表示動作とを同時に行うことができる。
【０３０１】
本実施の形態は、実施の形態１〜実施の形態１５と自由に組み合わせて実施することが可能である。
【発明の効果】
本発明の表示装置では、画像表示を行う際に発光素子を流れる電流は所定の一定電流に保たれるため、発光素子を劣化等による電流特性の変化によらず一定の輝度で発光させることが可能である。また、デジタルの映像信号でスイッチ部のオン・オフ状態を選択することによって、各画素の各発光状態または非発光状態を選択する。そのため、画素への映像信号の書き込みを速くすることができる。更に、映像信号により非発光状態が選択された画素においては、スイッチ部によって発光素子に入力される電流は完全に遮断されるので、正確な階調表現が可能である。
【０３０２】
従来の電流書き込み型アナログ方式の画素構成では、画素に入力する電流を輝度に応じて小さくする必要があった。そのため、ノイズの影響が大きいという問題があった。一方、本発明の表示装置の画素構成では、電流源回路を流れる一定電流の電流値をある程度大きく設定すれば、ノイズの影響を低減することができる。
【０３０３】
また、発光素子を、劣化等による電流特性の変化によらず一定の輝度で発光させることが可能で、且つ、各画素への信号の書き込み速度が速く、正確な階調が表現可能で、また、低コストで、小型化可能な表示装置及びその駆動方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の表示装置の画素の構成を示す模式図。
【図２】本発明の表示装置の画素の構成を示す模式図。
【図３】本発明の表示装置の画素のスイッチ部の構成を示す図。
【図４】本発明の表示装置の駆動方法を示す図。
【図５】本発明の表示装置の画素のスイッチ部の構成を示す図。
【図６】本発明の表示装置の画素のスイッチ部の構成及び駆動方法を示す図。
【図７】本発明の表示装置の画素の構成を示す図。
【図８】本発明の表示装置の画素の構成を示す図。
【図９】本発明の表示装置の画素の電流源回路の構成及び駆動方法を示す図。
【図１０】本発明の表示装置の画素の電流源回路の構成及び駆動方法を示す図。
【図１１】本発明の表示装置の画素の電流源回路の構成及び駆動方法を示す図。
【図１２】本発明の表示装置の画素の電流源回路の構成及び駆動方法を示す図。
【図１３】本発明の表示装置の画素の電流源回路の構成及び駆動方法を示す図。
【図１４】本発明の表示装置の駆動方法を示す図。
【図１５】本発明の表示装置の駆動回路の構成を示す図。
【図１６】本発明の表示装置の画素の構成を示す図。
【図１７】本発明の表示装置の画素の構成を示す図。
【図１８】本発明の表示装置の画素の構成を示す図。
【図１９】本発明の表示装置の画素の構成を示す図。
【図２０】本発明の表示装置の画素の構成を示す図。
【図２１】本発明の表示装置の画素の構成を示す図。
【図２２】本発明の表示装置の画素の構成を示す図。
【図２３】本発明の表示装置の画素の構成を示す図。
【図２４】本発明の表示装置の画素の構成を示す図。
【図２５】本発明の表示装置の画素の構成を示す図。
【図２６】従来の表示装置の画素の構成を示す図。
【図２７】従来の表示装置の駆動ＴＦＴの動作領域を示す図。
【図２８】従来の表示装置の画素の構成を示す図。
【図２９】従来の表示装置の画素の動作を示す図。
【図３０】従来の表示装置の画素の構成及び動作を示す図。
【図３１】従来の表示装置の駆動ＴＦＴの動作領域を示す図。
【図３２】従来の表示装置の駆動ＴＦＴの動作領域を示す図。
【図３３】本発明の表示装置の画素の電流源回路の構成を示す図。
【図３４】本発明の表示装置の画素の電流源回路の構成を示す図。
【図３５】本発明の表示装置の画素の構成を示す図。
【図３６】本発明の表示装置の画素の電流源回路の構成を示す図。
【図３７】本発明の表示装置の画素の電流源回路の構成を示す図。
【図３８】本発明の表示装置の画素の電流源回路の構成を示す図。
【図３９】本発明の表示装置の画素の電流源回路の構成を示す図。
【図４０】本発明の表示装置の画素の構成を示す図。
【図４１】本発明の表示システムの構成を示す模式図。
【図４２】チャネル長ＬとΔＩdの関係を示すグラフ。
【図４３】本発明の表示装置の画素の構成を示す図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display device using a light emitting element and a driving method thereof. In particular, the present invention relates to an active matrix display device in which a light emitting element is provided for each pixel and a transistor for controlling light emission of the light emitting element is provided, and a driving method thereof.
[0002]
[Prior art]
Development of a display device having a light emitting element has been advanced in recent years. In particular, development of an active matrix display device in which a light-emitting element and a transistor for controlling light emission of the light-emitting element are provided for each pixel is underway.
[0003]
In the active matrix display device, either a method of inputting luminance information to each pixel by a voltage signal or a method of using a current signal is mainly used. The former is called a voltage writing type, and the latter is called a current writing type. These configurations and driving methods will be described in detail below.
[0004]
First, an example of a voltage writing type pixel is shown in FIG. 26, and its configuration and driving method will be described. Each pixel is provided with two TFTs (selection TFT 3001 and drive TFT 3004), a storage capacitor 3007, and an EL element 3006. Here, the first electrode 3006a of the EL element 3006 is referred to as a pixel electrode, and the second electrode 3006b is referred to as a counter electrode.
[0005]
A method for driving the pixel will be described. When the selection TFT 3001 is turned on by a signal input to the gate signal line 3002, charges are accumulated and held in the storage capacitor 3007 by the voltage of the video signal input to the source signal line 3003. An amount of current corresponding to the charge held in the storage capacitor 3007 flows from the power supply line 3005 to the EL element 3006 through the driving TFT 3004, and the EL element 3006 emits light.
[0006]
In a voltage writing type pixel, a video signal input to the source signal line 3003 may be an analog method or a digital method. Driving using an analog video signal is called an analog system, and driving using a digital video signal is called a digital system.
[0007]
In the voltage writing analog method, the gate voltage (gate-source voltage) of the driving TFT 3004 of each pixel is controlled by an analog video signal. Then, a drain current having a value corresponding to the gate voltage flows to the EL element 3006, whereby the luminance is controlled and the gray scale is displayed. Therefore, in general, in the voltage writing type analog method, in order to display a halftone, the driving TFT 3004 is operated in a region where the change of the drain current is large with respect to the gate voltage.
[0008]
On the other hand, in the voltage writing digital method, the EL element 3006 is selected to emit light by using a digital video signal, thereby controlling the light emission period of the EL element and displaying the gradation. That is, the driving TFT 3004 serves as a switch. Therefore, in general, in the voltage writing digital method, when the EL element 3006 is caused to emit light, the driving TFT 3004 is operated in a linear region, more specifically, in a region where the absolute value of the gate voltage is particularly large in the linear region.
[0009]
The operation region of the driving TFT in the voltage writing digital method and the voltage writing analog method will be described in detail with reference to FIG. FIG. 27A illustrates only the driving TFT 3004, the power supply line 3005, and the EL element 3006 in the pixel illustrated in FIG. 26 for simplicity. Each of the curves 3101a and 3101b in FIG. 27B indicates the value of the drain current Id with respect to the gate voltage Vgs of the driving TFT 3004. A curve 3101b indicates a characteristic when the threshold voltage of the driving TFT 3004 changes with respect to the curve 3101a.
[0010]
In the voltage writing analog method, the driving TFT 3004 operates in the operation region indicated by (1) in the figure. In the operating region (1), the gate voltage V gs1 When the current characteristics of the driving TFT 3004 vary from 3101a to 3101b when the voltage is applied, the drain current becomes I d1 To I d2 To change. That is, the voltage writing analog method has a problem that the luminance of the EL element 3006 varies between pixels because the drain current varies when the current characteristics of the driving TFT 3004 vary.
[0011]
On the other hand, the driving TFT in the voltage writing type digital system operates in the operation region indicated by (2) in the figure. The operation area (2) corresponds to a linear area. The driving TFT 3004 operating in the linear region has the same gate voltage V gs2 Is applied, the variation in drain current due to the variation in characteristics such as mobility and threshold voltage is small, and a substantially constant current I d3 Shed. Therefore, in the voltage writing digital method in which the driving TFT 3004 operates in the operation region (2), even if the current characteristics of the driving TFT 3004 vary from 3101a to 3101b, the current flowing through the EL element 3006 is difficult to vary, and the emission luminance varies. It can be suppressed.
[0012]
Therefore, it can be said that the variation in luminance of the EL element due to the variation in the current characteristics of the driving TFT 3004 is smaller in the voltage writing digital method than in the voltage writing analog method.
[0013]
Next, a structure and a driving method of a current writing type pixel will be described.
[0014]
In a current writing type display device, a current (signal current) of a video signal is input to each pixel from a source signal line. The signal current has a current value corresponding to a linear shape in luminance information. The input signal current becomes a drain current of a TFT included in the pixel. The gate voltage of the TFT is held in the capacitor portion of the pixel. Even after no signal current is input, the drain current of the TFT is kept constant by the held gate voltage, and the EL element emits light by inputting the drain current to the EL element. As described above, in the current writing type display device, the current flowing through the EL element is changed by changing the magnitude of the signal current, and the light emission luminance of the EL element is controlled to express gradation.
[0015]
Hereinafter, two configurations of the current writing type pixel will be exemplified, and the configuration and the driving method will be described in more detail.
[0016]
[Patent Document 1]
JP-T-2002-517806
[Non-Patent Document 1]
IDW'00 p235-p238: Active Matrix PolyLED Displays
[0017]
FIG. 28 shows a configuration of a pixel described in Patent Document 1 and Non-Patent Document 1. A pixel illustrated in FIG. 28 includes an EL element 3306, a selection TFT 3301, a driving TFT 3303, a storage capacitor 3305, a storage TFT 3302, and a light emitting TFT 3304. Reference numeral 3307 denotes a source signal line, 3308 denotes a first gate signal line, 3309 denotes a second gate signal line, 3310 denotes a third gate signal line, and 3311 denotes a power supply line. The current value of the signal current input to the source signal line 3307 is controlled by the video signal input current source 3312.
[0018]
A driving method of the pixel in FIG. 28 will be described with reference to FIG. In FIG. 29, the selection TFT 3301, the holding TFT 3302, and the light emitting TFT 3304 are illustrated as switches.
[0019]
In the period TA1, the selection TFT 3301 and the holding TFT 3302 are turned on. At this time, the power supply line 3311 is connected to the source signal line 3307 through the driving TFT 3303 and the storage capacitor 3305. The source signal line 3307 has a current amount I determined by the video signal input current source 3312. Video Flows. Therefore, when the time has passed and the steady state is reached, the drain current of the driving TFT 3303 is I Video It becomes. The drain current I Video The gate voltage corresponding to is held in the holding capacitor 3305. The drain current of the driving TFT 3303 is I Video Then, the period TA2 is started and the holding TFT 3302 is turned off.
[0020]
Next, a period TA3 is started, and the selection TFT 3301 is turned off. Further, when the light emitting TFT 3304 is turned on in the period TA4, the signal current I Video Is input to the EL element 3306 from the power supply line 3311 through the driving TFT 3303. Thus, the EL element 3306 has the signal current I Video It emits light with a brightness corresponding to. In the pixel shown in FIG. 28, the signal current I Video The gradation can be expressed by changing the signal in an analog manner.
[0021]
In the above current writing type display device, the drain current of the driving TFT 3303 is determined by the signal current input from the source signal line 3307, and the driving TFT 3303 operates in the saturation region. Therefore, the gate voltage of the driving TFT 3303 automatically changes so that a constant drain current flows through the light emitting element even if the characteristics of the driving TFT 3303 vary. Thus, in the current writing type display device, variation in current flowing through the EL element can be suppressed even if the TFT characteristics vary. As a result, variation in emission luminance can be suppressed.
[0022]
Next, another example of the current writing type pixel which is different from FIG. 28 will be described. FIG. 30A shows a pixel described in Patent Document 2 below.
[0023]
[Patent Document 2]
JP 2001-147659 A
[0024]
A pixel illustrated in FIG. 30A includes an EL element 2906, a selection TFT 2901, a driving TFT 2903, a current TFT 2904, a storage capacitor 2905, a storage TFT 2902, a source signal line 2907, a first gate signal line 2908, and a second gate signal line 2909. The power line 2911 is configured. The driving TFT 2903 and the current TFT 2904 need to have the same polarity. Here, for simplicity, I of the driving TFT 2903 and the current TFT 2904 d -V gs Assume that the characteristics (relationship between drain current and gate-source voltage) are the same. The current value of the signal current input to the source signal line 2907 is controlled by the video signal input current source 2912.
[0025]
A method for driving the pixel illustrated in FIG. 30A will be described with reference to FIGS. Note that in FIGS. 30B to 30D, the selection TFT 2901 and the holding TFT 2902 are illustrated as switches.
[0026]
When the selection TFT 2901 and the holding TFT 2902 are turned on in the period TA1, the power supply line 2911 is connected to the source signal line 2907 through the current TFT 2904, the selection TFT 2901, the holding TFT 2902, and the holding capacitor 2905. The source signal line 2907 has a current amount I determined by the video signal input current source 2912. Video Flows. For this reason, when sufficient time has passed and the steady state is reached, the drain current of the current TFT 2904 becomes I Video And the drain current I Video Is held in the holding capacitor 2905.
[0027]
The drain current of the current TFT 2904 is I Video Then, the period TA2 is started and the holding TFT 2902 is turned off. At this time, the driving TFT 2903 has I Video The drain current is flowing. Thus, the signal current I Video Is input to the EL element 2906 from the power supply line 2911 through the driving TFT 2903. The EL element 2906 has a signal current I Video It emits light with a brightness corresponding to.
[0028]
Next, when the period TA3 is started, the selection TFT 2901 is turned off. Even after the selection TFT 2901 is turned off, the signal current I Video Is continuously input to the EL element 2906 from the power supply line 2911 through the driving TFT 2903, and the EL element 2906 continues to emit light. The pixel shown in FIG. 30A has a signal current I Video The gradation can be expressed by changing the signal in an analog manner.
[0029]
In the pixel illustrated in FIG. 30A, the driving TFT 2903 operates in a saturation region. The drain current of the driving TFT 2903 is determined by the signal current input from the source signal line 2907. Therefore, if the current characteristics of the drive TFT 2903 and current TFT 2904 in the same pixel are aligned, the gate voltage of the drive TFT 2903 is automatically set so that a constant drain current continues to flow through the light emitting element even if the characteristics of the drive TFT 2903 vary. Changes.
[0030]
[Problems to be solved by the invention]
In an EL element, the relationship between the voltage between the electrodes and the amount of current flowing (IV characteristics) changes due to the influence of environmental temperature, deterioration with time, and the like. Therefore, in a display device that operates the driving TFT in the linear region as in the voltage writing type digital method described above, even if the voltage value between both electrodes of the EL element is the same, the amount of current flowing between both electrodes of the EL element Will fluctuate.
[0031]
FIG. 31 is a diagram showing a change in operating point when the IV characteristic of the EL element is changed due to deterioration or the like in the voltage writing digital system. In FIG. 31, the same parts as those in FIG.
[0032]
FIG. 31A illustrates only the driving TFT 3004 and the EL element 3006 in FIG. The source-drain voltage of the driving TFT 3004 is V ds It shows with. The voltage between both electrodes of the EL element 3006 is V EL It shows with. The current flowing through the EL element 3006 is I EL It shows with. Current I EL Is the drain current I of the drive TFT 3004 d be equivalent to. The potential of the power supply line 3005 is V dd It shows with. In addition, the potential of the counter electrode of the EL element 3006 is 0 (V).
[0033]
In FIG. 31B, 3202a indicates the voltage V of the EL element 3006 before deterioration. EL And current amount I EL It is a curve which shows the relationship (IV characteristic). On the other hand, 3202b is a curve showing the IV characteristics of the EL element 3006 after deterioration. 3201 indicates that the gate voltage in FIG. gs2 The voltage V between the source and drain of the driving TFT 3004 in the case of ds And drain current I d (I EL ). The operating conditions (operating points) of the driving TFT 3004 and the EL element 3006 are determined by the intersection of these two curves. That is, the operating conditions of the driving TFT 3004 and the EL element 3006 before deterioration of the EL element 3006 are determined by the intersection 3203a of the curve 3202a and the curve 3201 in the linear region shown in the drawing. In addition, the operating conditions of the drive TFT 3004 and the EL element 3006 after deterioration of the EL element 3006 are determined by the intersection 3203b of the curve 3202b and the curve 3201 in the linear region shown in the drawing. The operating points 3203a and 3203b are compared.
[0034]
In the pixel for which the light emitting state is selected, the driving TFT 3004 is on. At this time, the voltage between both electrodes of the EL element 3006 is V A1 It is. When the EL element 3006 deteriorates and its IV characteristic changes, the voltage between both electrodes of the EL element 3006 becomes V. A1 Is almost the same as EL1 To I EL2 To change. In other words, the current flowing through the EL element 3006 depends on the degree of deterioration of the EL element 3006 of each pixel. EL1 To I EL2 Therefore, the emission luminance varies.
[0035]
As a result, image sticking tends to occur in a display device having a type of pixel in which the driving TFT is operated in a linear region.
[0036]
On the other hand, in the current writing type pixels shown in FIGS. 28 and 30, the image burn-in is reduced. This is because in a current writing type pixel, the driving TFT always operates so as to pass a substantially constant current.
[0037]
In the current writing type pixel, the change in the operating point when the IV characteristic of the EL element changes due to deterioration or the like will be described by taking the pixel in FIG. 28 as an example. FIG. 32 is a diagram showing a change in the operating point when the IV characteristic of the EL element is changed due to deterioration or the like in the current writing type. In FIG. 32, the same parts as those in FIG.
[0038]
FIG. 32A illustrates only the driving TFT 3303 and the EL element 3306 in FIG. The voltage between the source and drain of the driving TFT 3303 is V ds It shows with. The voltage between the cathode and anode of the EL element 3306 is V EL It shows with. The current flowing through the EL element 3306 is expressed as I EL It shows with. Current I EL Is the drain current I of the driving TFT 3303 d be equivalent to. The potential of the power supply line 3305 is V dd It shows with. In addition, the potential of the counter electrode of the EL element 3306 is 0 (V).
[0039]
In FIG. 32B, reference numeral 3701 denotes a curve showing the relationship between the source-drain voltage and the drain current of the driving TFT 3303. 3702a is a curve showing the IV characteristic of the EL element 3306 before deterioration. On the other hand, 3702b is a curve showing the IV characteristic of the EL element 3306 after deterioration. The operating conditions of the driving TFT 3303 and the EL element 3306 before deterioration of the EL element 3306 are determined by an intersection 3703a of the curve 3702a and the curve 3701. The operating conditions of the driving TFT 3303 and the EL element 3306 after deterioration of the EL element 3306 are determined by an intersection 3703b of the curve 3702b and the curve 3701. Here, the operating points 3703a and 3703b are compared.
[0040]
In the current writing type pixel, the driving TFT 3303 operates in a saturation region. Before and after the deterioration of the EL element 3306, the voltage between both electrodes of the EL element 3306 is V B1 To V B2 However, the current flowing through the EL element 3306 is substantially constant I EL1 To be kept. Thus, even when the EL element 3306 deteriorates, the current flowing through the EL element 3306 is kept substantially constant. Therefore, the problem of image burn-in is reduced.
[0041]
However, in the conventional current writing type driving method, it is necessary to hold the charge corresponding to the signal current in the holding capacitor of each pixel. The operation of holding a predetermined charge in the holding capacitor requires a longer time as the signal current is smaller due to the cross capacitance of the wiring through which the signal current flows. Therefore, it is difficult to write signal current quickly. When the signal current is small, the influence of noise such as leakage current generated from a plurality of pixels connected to the same source signal line as the pixel to which the signal current is written is large. Therefore, there is a high risk that the pixel cannot emit light with accurate luminance.
[0042]
Further, in a pixel having a current mirror circuit typified by the pixel shown in FIG. 30, it is desirable that current characteristics of a pair of TFTs constituting the current mirror circuit are uniform. However, in practice, it is difficult to completely align the current characteristics of these paired TFTs, resulting in variations.
[0043]
In the pixel shown in FIG. 30, the threshold values of the driving TFT 2903 and the current TFT 2904 are V tha , V thb Suppose that Threshold V of both transistors tha , V thb Scatter, V tha Absolute value | V tha | Is V thb Absolute value | V thb Consider the case where black display is performed when it becomes smaller than |. The drain current flowing through the current TFT 2904 is a current value I determined by the video signal input current source 2912. Video And 0. However, even if the drain current does not flow through the current TFT 2904, | V thb There is a possibility that a voltage slightly lower than | is held. Where | V thb ｜ ＞ ｜ V tha Therefore, there is a possibility that the drain current of the driving TFT 2903 is not zero. Even in the case of performing black display in this way, a drain current flows through the driving TFT 2903 and the EL element 2906 may emit light, resulting in a problem that the contrast is lowered.
[0044]
Further, in a conventional current writing type display device, a video signal input current source for inputting a signal current to each pixel is provided for each column (each pixel column). It is necessary to make the current characteristics of all these video signal input current sources uniform and to accurately change the output current value in an analog manner. However, a transistor using a polycrystalline semiconductor or the like has a large variation in transistor characteristics, and it is difficult to manufacture a video signal input current source having uniform current characteristics. Therefore, in the conventional current writing type display device, the video signal input current source is manufactured on a single crystal IC substrate. On the other hand, a substrate on which pixels are formed is generally manufactured on an insulating substrate such as glass from the viewpoint of cost and the like. Therefore, it is necessary to paste a single crystal IC substrate on which a video signal input current source is manufactured on a substrate on which pixels are formed. The display device having such a structure has a problem that the cost is high, the area required for attaching the single crystal IC substrate is large, and the area of the frame cannot be reduced.
[0045]
In view of the above circumstances, an object of the present invention is to provide a display device that can emit light from a light-emitting element with constant luminance without being affected by deterioration with time, and a driving method thereof. In addition, the present invention is capable of accurate gradation expression, can speed up video signal writing to each pixel, and suppresses the influence of noise such as leakage current, and a driving method thereof. I will provide a. Furthermore, it is an object of the present invention to provide a display device and a driving method thereof that are low in cost and have a small frame area to realize a reduction in size.
[0046]
[Means for Solving the Problems]
In order to solve the above problems, the present invention has taken the following measures.
[0047]
First, the outline of the present invention will be described. Each pixel included in the display device of the present invention includes a plurality of switch portions and a plurality of current source circuits. One switch unit and one current source circuit operate as a pair. Hereinafter, a plurality of pairs of switch units and current source circuits exist in one pixel.
[0048]
Each of the plurality of switch units is selected to be turned on / off by a digital video signal. When the switch unit is turned on (conductive state), a current is supplied from the current source circuit corresponding to the switch unit to the light emitting element, and the light emitting element emits light. The current supplied from one current source circuit to the light emitting element is constant. In accordance with Kirchhoff's current law, the value of the current flowing through the light emitting element corresponds to a value obtained by adding the currents supplied to the light emitting elements from all the current source circuits corresponding to the conductive switch portions. The pixel of the present invention can express gradation by changing the value of the current flowing through the light-emitting element depending on which of the plurality of switch portions is in a conductive state. On the other hand, the current source circuit is set so as to always output a certain current. Therefore, variation in current flowing through the light emitting element can be prevented.
[0049]
The configuration and operation of the pixel of the present invention will be described with reference to FIG. 1 schematically showing the configuration of the pixel of the display device of the present invention. In FIG. 1, the pixel includes two current source circuits (current source circuit a and current source circuit b in FIG. 1), two switch portions (switch portion a and switch portion b in FIG. 1), and a light emitting element. And have. In FIG. 1, a pixel having two pairs of switch units and current source circuits in one pixel is illustrated, but the number of pairs of switch units and current source circuits in one pixel can be any number. .
[0050]
The switch part (switch part a, switch part b) has an input terminal and an output terminal. The conduction / non-conduction between the input terminal and the output terminal of the switch unit is controlled by the digital video signal. A state in which the input terminal and the output terminal of the switch unit are in a conductive state is referred to as turning on the switch unit. In addition, a state where the input terminal and the output terminal of the switch unit are in a non-conductive state is referred to as turning off the switch unit. Each switch unit is controlled to be turned on / off by a corresponding digital video signal.
[0051]
The current source circuit (current source circuit a, current source circuit b) has an input terminal and an output terminal, and has a function of flowing a constant current between the input terminal and the output terminal. The current source circuit a receives a constant current I by a control signal a. a Is controlled to flow. Further, the current source circuit b is supplied with a constant current I by the control signal b. b Is controlled to flow. The control signal may be a signal different from the video signal. The control signal may be a current signal or a voltage signal. The operation for determining the current flowing through the current source circuit by the control signal in this way is called a current source circuit setting operation or a pixel setting operation. The timing for performing the setting operation of the current source circuit may be synchronized with the operation of the switch unit or may be asynchronous, and can be set at an arbitrary timing. The setting operation may be performed only for one current source circuit, and information on the current source circuit that has performed the setting operation may be shared with other current source circuits. The setting operation of the current source circuit can suppress variations in the current output from the current source circuit.
[0052]
For example, an example of a pixel of the display device of the present invention when a control signal input to the current source circuit is a current signal will be given. The pixel is supplied with a control current, a plurality of current source circuits that output a constant current corresponding to the control current as an output current, and the output current from each of the plurality of current source circuits to the light emitting element by a digital video signal And a plurality of switch units for selecting the input of.
[0053]
Here, each of the plurality of current source circuits includes a first transistor and a second transistor, a first means for selectively inputting the control current as a drain current of the first transistor, and the first transistor A second means for holding the gate voltage of the transistor, a third means for selecting a connection between the gate and the drain of the first transistor, and the gate voltage of the held first transistor as a gate voltage. And a fourth means for using the drain current of the second transistor as the output current.
[0054]
Alternatively, each of the plurality of current source circuits selectively inputs the control current as a drain current of the first transistor having the gate and the drain connected thereto, the second transistor, and the first transistor. Means, second means for holding the gate voltage of the first transistor, third means for selecting connection between the gate of the first transistor and the gate of the second transistor, and And a fourth means for setting the drain current of the second transistor as the output current using the gate voltage of the first transistor as the gate voltage.
[0055]
Alternatively, one of the plurality of current source circuits includes a first transistor and a second transistor, and first means for selectively inputting the control current as a drain current of the first transistor,
Second means for holding a gate voltage of the first transistor;
Third means for selecting connection between the gate and drain of the first transistor, and the drain current of the second transistor having the gate voltage of the held first transistor as the gate voltage is used as the output current. A fourth means,
Another one of the plurality of current source circuits is configured to selectively input the control current as the drain current of the third transistor having the gate and the drain connected thereto, the fourth transistor, and the third transistor. A fifth means for holding, a sixth means for holding a gate voltage of the third transistor, a seventh means for selecting a connection between the gate of the third transistor and the gate of the fourth transistor; And an eighth means for setting the drain current of the fourth transistor as the output current using the held gate voltage of the third transistor as the gate voltage.
[0056]
A light emitting element means an element whose luminance changes depending on the amount of current flowing between the electrodes. Examples of the light emitting element include an EL (electroluminescence) element and an FE (Field Emission) element. However, the present invention can also be applied to the case where an arbitrary element whose state is controlled by current, voltage, or the like is used instead of the light emitting element.
[0057]
Of the two electrodes (anode and cathode) of the light emitting element, one electrode (first electrode) is electrically connected to the power line via the switch part a and the current source circuit a in this order. Further, the first electrode is electrically connected to the power supply line through the switch part b and the current source circuit b in this order. When the switch part a is turned off, the current determined by the current source circuit a is prevented from flowing between the light emitting elements, and when the switch part b is turned off, the current determined by the current source circuit b emits light. The circuit configuration is not limited to the circuit configuration in FIG. 1 as long as it does not flow between elements.
[0058]
In the present invention, one current source circuit and one switch unit are paired, and they are connected in series. In the pixel of FIG. 1, there are two pairs of such switch units and current source circuits, and these two pairs are connected in parallel to each other.
[0059]
Next, the operation of the pixel shown in FIG. 1 will be described.
[0060]
As shown in FIG. 1, in a pixel having two switch units and two current source circuits, there are a total of three paths of currents input to the light emitting elements. The first path is a path through which a current supplied from one of the two current source circuits is input to the light emitting element. The second path is a path through which the current supplied from the other current source circuit different from the current source circuit that supplied the current in the first path is input to the light emitting element. The third path is a path through which currents supplied from two current source circuits are input to the light emitting element. In the case of the third path, a current obtained by adding the currents supplied from the current source circuits is supplied to the light emitting element.
[0061]
More specifically, the first path is the current I flowing through the current source circuit a. a Only the path that is input to the light emitting element. This path is selected when the switch part a is turned on and the switch part b is turned off by the digital video signal a and the digital video signal b. The second path is the current I flowing through the current source circuit b. b Only the path that is input to the light emitting element. This path is selected when the switch part a is turned off and the switch part b is turned on by the digital video signal a and the digital video signal b. The third path is the current I flowing through the current source circuit a. a Current I flowing through the current source circuit b b And the current I a + I b Is a path inputted to the light emitting element. This path is selected when both the switch unit a and the switch unit b are turned on by the digital video signal a and the digital video signal b. That is, the current I is expressed by the digital video signal a and the digital video signal b. a + I b Will flow to the light emitting element, so that the pixel performs the same operation as the digital / analog conversion.
[0062]
Next, a basic method for gradation expression in the display device of the present invention will be described. First, a constant current flowing through each current source circuit is appropriately determined by the setting operation of the current source circuit. A plurality of current source circuits included in each pixel can set different current values for each current source circuit. Since the light emitting element emits light with luminance corresponding to the amount of current (current density) flowing, the luminance of the light emitting element can be set by controlling which current source circuit supplies the current. Therefore, the luminance of the light emitting element can be selected from a plurality of luminance levels by selecting the path of the current input to the light emitting element. Thus, the luminance of the light emitting element of each pixel can be selected from a plurality of luminance levels by the digital video signal (hereinafter, each light emitting state is selected). Note that when all the switch portions are turned off by a digital video signal, no current is input to the light emitting element, so that the luminance can be zero (hereinafter, referred to as a non-light emitting state). Thus, gradation can be expressed by changing the luminance of the light emitting element of each pixel.
[0063]
However, there are cases where the number of gradations is small by the above method alone. Therefore, in order to increase the number of gradations, it can be combined with other gradation methods. There are two main methods.
[0064]
The first is a method combined with the time gray scale method. The time gradation method is a method of expressing gradation by controlling a light emission period within one frame period. One frame period corresponds to a period for displaying an image for one screen. Specifically, one frame period is divided into a plurality of subframe periods, and the light emission state or non-light emission state of each pixel is selected for each subframe period. In this way, gradation is expressed by the combination of the light emission period of the pixel and the light emission luminance. The second is a method combined with the area gradation method. The area gradation method is a method of expressing gradation by changing the area of a light emitting portion in one pixel. For example, each pixel is composed of a plurality of subpixels. Here, the configuration of each sub-pixel is the same as the pixel configuration of the display device of the present invention described above. In each subpixel, a light emitting state or a non-light emitting state is selected. In this way, gradation is expressed by the combination of the area of the light emitting portion of the pixel and the light emission luminance. Note that a method combined with the time gray scale method and a method combined with the area gray scale method may be combined.
[0065]
Next, an effective method for further reducing the luminance variation in the above-described gradation display method will be described. This is an effective method when the luminance varies even when the same gradation is expressed between pixels due to, for example, noise.
[0066]
Two or more current source circuits among a plurality of current source circuits of each pixel are set to output the same constant current. Then, when expressing the same gradation, different current source circuits that output the same constant current are used. In this way, even if the output current of the current source circuit varies, the current flowing through the light emitting element is averaged over time. Therefore, it is possible to visually reduce the luminance variation due to the variation in the output current of the current source circuit between the pixels.
[0067]
In the present invention, the current flowing through the light-emitting element when displaying an image is kept at a predetermined constant current, so that the light-emitting element can emit light with a constant luminance regardless of a change in current characteristics due to deterioration or the like. Since each light emitting state or non-light emitting state of each pixel is selected by selecting the on / off state of the switch unit with a digital video signal, writing of the video signal to the pixel can be accelerated. In the pixel in which the non-light emitting state is selected by the video signal, the current input to the light emitting element is completely blocked by the switch unit, so that an accurate gradation can be expressed. That is, it is possible to eliminate the problem of contrast reduction caused by leakage current when displaying black. In addition, according to the present invention, the current value of the constant current flowing through the current source circuit can be set to be large to some extent, so that the influence of noise generated when writing a small signal current can be reduced. Furthermore, the display device of the present invention does not require a drive circuit for changing the value of the current flowing through the current source circuit arranged in each pixel, and is an external drive circuit manufactured on another substrate such as a single crystal IC substrate. Therefore, cost reduction and downsizing can be realized.
[0068]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
An embodiment of the present invention will be described with reference to FIG. In this embodiment, a case where there are two pairs of a switch unit and a current source circuit in one pixel will be described.
[0069]
2A, each pixel 100 includes switch portions 101a and 101b, current source circuits 102a and 102b, a light emitting element 106, video signal input lines Sa and Sb, scanning lines Ga and Gb, and a power supply line W. The switch unit 101a and the current source circuit 102a are connected in series to form one pair. The switch unit 101b and the current source circuit 102b are connected in series to form one pair. These two pairs are connected in parallel. The two parallel circuits are connected in series with the light emitting element 106.
[0070]
The pixel shown in FIG. 2 is provided with two pairs. Hereinafter, focusing on the pair of the switch unit 101a and the current source circuit 102a, the configuration of the current source circuit 102a and the switch unit 101a will be described with reference to FIG. I will explain.
[0071]
First, the current source circuit 102a will be described with reference to FIG. In FIG. 2A, the current source circuit 102a is indicated by a circle and an arrow in the circle. It is defined that a positive current flows in the direction of the arrow. Further, the potential of the terminal A is defined to be higher than the potential of the terminal B. Next, a detailed structure of the current source circuit 102a will be described with reference to FIG. The current source circuit 102 a includes a current source transistor 112 and a current source capacitor 111. Note that the current source capacitor 111 can be omitted by using the gate capacitor of the current source transistor 112 or the like. The gate capacitance is a capacitance formed between the gate and the channel of the transistor. The drain current of the current source transistor 112 becomes the output current of the current source circuit 102a. The current source capacitor 111 holds the gate potential of the current source transistor 112.
[0072]
One of a source terminal and a drain terminal of the current source transistor 112 is electrically connected to the terminal A, and the other is electrically connected to the terminal B. The gate electrode of the current source transistor 112 is electrically connected to one electrode of the current source capacitor 111. The other electrode of the current source capacitor 111 is electrically connected to the terminal A ′. Note that the current source transistor 112 constituting the current source circuit 102a may be an N-channel type or a P-channel type.
[0073]
In the case where a P-channel transistor is used as the current source transistor 112, the source terminal is electrically connected to the terminal A, and the drain terminal is electrically connected to the terminal B. In addition, in order to hold the voltage between the gate and the source of the current source transistor 112, the terminal A ′ is preferably electrically connected to the source terminal of the current source transistor 112. Therefore, it is desirable that the terminal A ′ is electrically connected to the terminal A.
[0074]
On the other hand, when an N-channel transistor is used as the current source transistor 112, the drain terminal of the current source transistor 112 is electrically connected to the terminal A, and the source terminal is electrically connected to the terminal B. In addition, in order to hold the voltage between the gate and the source of the current source transistor 112, the terminal A ′ is preferably electrically connected to the source terminal of the current source transistor 112. Therefore, it is desirable that the terminal A ′ is electrically connected to the terminal B.
[0075]
Note that, regardless of whether a P-channel transistor or an N-channel transistor is used as the current source transistor 112, the terminal A ′ may be connected so that the potential of the gate electrode of the current source transistor 112 can be held. Therefore, the terminal A ′ may be connected to a wiring maintained at a constant potential for at least a predetermined period. The certain time here is a period during which the current source circuit outputs a current and a period during which a control current that determines the current output from the current source circuit is input to the current source circuit.
[0076]
Note that in Embodiment 1, a case where a P-channel transistor is used as the current source transistor 112 will be described.
[0077]
Next, the switch unit 101a will be described with reference to FIG. The switch unit 101a has a terminal C and a terminal D. A conduction / non-conduction state between the terminal C and the terminal D is selected by the digital video signal. By selecting a conduction / non-conduction state between the terminal C and the terminal D, a current flowing through the light emitting element 106 is changed. Here, turning on the switch unit 101a means selecting a conduction state between the terminal C and the terminal D. Turning off the switch unit 101a means selecting a non-conduction state between the terminal C and the terminal D. Next, a detailed configuration of the switch portion 101a will be described with reference to FIG. The switch unit 101 a includes a first switch 181, a second switch 182, and a holding unit 183.
[0078]
In FIG. 2C, the first switch 181 includes a control terminal r, a terminal e, and a terminal f. In the first switch 181, a conduction / non-conduction state between the terminal e and the terminal f is selected by a signal input to the control terminal r. Here, when the terminal e and the terminal f are in a conductive state, it is said that the first switch 181 is turned on. Further, when the terminal e and the terminal f are in a non-conduction state, the first switch 181 is called off. The same applies to the second switch 182.
[0079]
The first switch 181 controls input of a digital video signal to the pixel. That is, the signal of the scanning line Ga is input to the control terminal r of the first switch 181, and the on / off of the first switch 181 is selected.
[0080]
When the first switch 181 is turned on, a digital video signal is input to the pixel from the video signal input line Sa. The digital video signal input to the pixel is held by the holding unit 183. Note that the holding unit 183 can be omitted by using a gate capacitance of a transistor included in the second switch 182 or the like. The digital video signal input to the pixel is input to the control terminal r of the second switch 182. Thus, on / off of the second switch 182 is selected. When the second switch 182 is turned on, the terminal C and the terminal D are brought into conduction, and current is supplied from the current source circuit 102 a to the light emitting element 106. Even after the first switch 181 is turned off, the digital video signal is continuously held in the holding means 183, and the second switch 182 is kept in the on state.
[0081]
Next, the structure of the light-emitting element 106 is described. The light emitting element 106 has two electrodes (anode and cathode). The light emitting element 106 emits light with luminance according to the current flowing between the two electrodes. One of the two electrodes of the light emitting element 106 is electrically connected to a power supply reference line (not shown). Potential V by power supply reference line com Is referred to as a counter electrode 106b, and the other electrode is referred to as a pixel electrode 106a.
[0082]
As a light-emitting element, an EL element using electroluminescence has attracted attention. The EL element has a structure including an anode, a cathode, and an EL layer sandwiched between the anode and the cathode. By applying a voltage between the anode and the cathode, the EL element emits light. The EL layer may be formed of an organic material or an inorganic material. Moreover, you may form from both organic substance and inorganic substance. In addition, the EL element includes one or both of one that uses light emission (fluorescence) from singlet excitons and one that uses light emission (phosphorescence) from triplet excitons.
[0083]
Next, the connection relation of the pixel components will be described with reference to FIG. Again, pay attention to the pair of the switch unit 101a and the current source circuit 102a. The terminal A is electrically connected to the power supply line W, the terminal B is electrically connected to the terminal C, and the terminal D is electrically connected to the pixel electrode 106 a of the light emitting element 106. A current flows through the light-emitting element from the pixel electrode 106a to the counter electrode 106b. The pixel electrode 106a is an anode, and the counter electrode 106b is a cathode. The potential of the power line W is the potential V com Set higher.
[0084]
Note that the connection relation between the components of the pixel is not limited to the structure illustrated in FIG. The switch unit 101a and the current source circuit 102a may be connected in series. Further, the anode and the cathode of the light emitting element 106 may be reversed. That is, the pixel electrode 106a may be a cathode and the counter electrode 106b may be an anode. Note that since it is defined that a positive current flows from the terminal A to the terminal B, in the configuration in which the pixel electrode 106a is a cathode and the counter electrode 106b is an anode, the terminal A and the terminal B are interchanged. That is, the terminal A is electrically connected to the terminal C of the switch unit 101a, and the terminal B is electrically connected to the power supply line W. The potential of the power line W is the potential V com Set lower.
[0085]
Note that in this embodiment, each pixel is provided with two pairs of a switch unit and a current source circuit. The configuration of each pair of the switch unit and the current source circuit is as described above, but the connection between these pairs needs to consider the following points. That is, the sum of the currents supplied from the current source circuits 102a and 102b is input to the light emitting element, that is, two pairs of the switch unit and the current source circuit are parallel to each other. And further connected in series with the light emitting element. Note that the direction in which the current of the current source circuit 102a flows and the direction in which the current of the current source circuit 102b flows are preferably the same direction. That is, it is desirable that the addition of the positive current flowing through the current source circuit 102a and the positive current flowing through the current source circuit 102b flows to the light emitting element. In this way, an operation similar to digital / analog conversion can be performed in the pixel.
[0086]
Next, an outline of the operation of the pixel will be described. A conduction / non-conduction state between the terminal C and the terminal D is selected by the digital video signal. The current source circuit is set to flow a constant current. The current supplied from the current source circuit is input to the light emitting element through the switch unit that is in a conductive state between the terminal C and the terminal D. One digital video signal controls one switch unit. Therefore, when there are a plurality of pairs of switch units and current source circuits, the plurality of switch units are controlled by digital video signals corresponding to the plurality of switch units. The value of the current flowing through the light emitting element varies depending on which of the plurality of switch units is turned on. In this way, the current flowing through the light emitting element is changed to express gradation and display an image.
[0087]
Next, the operation of the above-described pixel will be described in detail. In the description, the operation of the pair of the switch unit 101a and the current source circuit 102a will be described as an example.
[0088]
First, the operation of the switch unit 101a will be described. A row selection signal is input from the scanning line Ga to the switch unit 101a. The row selection signal is a signal that controls the timing of inputting a digital video signal to the pixel. Further, when the scanning line Ga is selected, a digital video signal is input to the pixel from the video signal input line Sa. That is, the digital video signal is input to the second switch 182 through the first switch 181 that is turned on. The on / off state of the second switch 182 is selected by the digital video signal. In addition, since the digital video signal is held by the holding unit 183, the on / off state of the second switch 182 is maintained.
[0089]
Next, the operation of the current source circuit 102a will be described. In particular, the operation of the current source circuit 102a when a control signal is input will be described. The drain current of the current source transistor 112 is determined by the control signal. The gate voltage of the current source transistor 112 is held by the current source capacitor 111. The current source transistor 112 operates in the saturation region. In the transistor operating in the saturation region, if the gate voltage is the same, the drain current is kept constant even if the drain-source voltage changes. Therefore, the current source transistor 112 outputs a constant current. In this way, the current source circuit 102a passes a constant current determined by the control signal. A constant output current of the current source circuit 102a is input to the light emitting element. Once the pixel setting operation is performed, the pixel setting operation is repeated according to the discharge of the current source capacitor 111.
[0090]
The operation of each of the plurality of pairs of the switch unit and the current source circuit is as described above. Note that in the display device of the present invention, digital video signals input to each of a plurality of pairs of switch units and current source circuits of a pixel may be the same or different. Further, the control signals input to each of the plurality of current source circuits in the pair of the switch unit and the current source circuit may be the same or different.
[0091]
(Embodiment 2)
In this embodiment mode, a specific configuration example of each switch portion of a plurality of pairs of a switch portion and a current source circuit included in a pixel in the display device of the present invention is shown. The operation of the pixel having the switch portion will be described.
[0092]
A configuration example of the switch unit is shown in FIG. The switch unit 101 includes a selection transistor 301, a driving transistor 302, an erasing transistor 304, and a storage capacitor 303. Note that the storage capacitor 303 can be omitted by using a gate capacitor of the driving transistor 302 or the like. The transistor included in the switch portion 101 may be a single crystal transistor, a polycrystalline transistor, or an amorphous transistor. Alternatively, an SOI transistor may be used. A bipolar transistor may be used. A transistor using an organic material such as a carbon nanotube may be used.
[0093]
The gate electrode of the selection transistor 301 is connected to the scanning line G. One of the source terminal and the drain terminal of the selection transistor 301 is connected to the video signal input line S, and the other is connected to the gate electrode of the driving transistor 302. One of the source terminal and the drain terminal of the driving transistor 302 is connected to the terminal C, and the other is connected to the terminal D. One electrode of the storage capacitor 303 is connected to the gate electrode of the driving transistor 302, and the other electrode is a wiring W co It is connected to the. Note that the storage capacitor 303 only needs to hold the gate potential of the driving transistor 302. Therefore, in FIG. co The electrode connected to the wiring W co Other than the above, it may be connected to a wiring having a constant voltage at least for a certain period. The gate electrode of the erasing transistor 304 is connected to the erasing signal line RG. One of the source terminal and the drain terminal of the erasing transistor 304 is connected to the gate electrode of the driving transistor 302, and the other is the wiring W co It is connected to the. Note that since the driving transistor 302 may be turned off by turning on the erasing transistor 304, the wiring W co You may connect other than.
[0094]
Next, the basic operation of the switch unit 101 will be described with reference to FIG. When the selection transistor 301 is turned on by a row selection signal input to the scanning line G while the erasing transistor 304 is non-conductive, a digital video signal is input from the video signal input line S to the gate electrode of the driving transistor 302. The The voltage of the input digital video signal is held in the holding capacitor 303. On / off of the driving transistor 302 is selected by the input digital video signal, and a conduction / non-conduction state between the terminal C and the terminal D of the switch unit 101 is selected. Next, when the erasing transistor 304 is turned on, the charge held in the holding capacitor 303 is discharged, the driving transistor 302 is turned off, and the terminal C and the terminal D of the switch unit 101 are turned off. In the above operation, the selection transistor 301, the driving transistor 302, and the erasing transistor 304 function as simple switches. Thus, these transistors operate in a linear region in the on state.
[0095]
Note that the driving transistor 302 may be operated in a saturation region. By operating the driving transistor 302 in the saturation region, the saturation region characteristic of the current source transistor 112 can be supplemented. Here, the saturation region characteristic indicates a characteristic that the drain current is kept constant with respect to the voltage between the source and drain terminals. Complementing the saturation region characteristic means that, even in the current source transistor 112 operating in the saturation region, the drain current is prevented from increasing as the source-drain terminal voltage increases. In order to obtain the above effect, the driving transistor 302 and the current source transistor 112 must have the same polarity.
[0096]
The effect of supplementing the above saturation region characteristics will be described below. For example, attention is paid to a case where the voltage between the source and drain terminals of the current source transistor 112 increases. The current source transistor 112 and the drive transistor 302 are connected in series. Therefore, the potential of the source terminal of the driving transistor 302 changes due to a change in the voltage between the source and drain terminals of the current source transistor 112. When the voltage between the source and drain terminals of the current source transistor 112 increases, the absolute value of the source-gate voltage of the driving transistor 302 decreases. Then, the IV curve of the drive transistor 302 changes. The direction of this change is the direction in which the drain current decreases. Thus, the drain current of the current source transistor 112 connected in series with the driving transistor 302 is reduced. Similarly, when the voltage between the source and drain terminals of the current source transistor decreases, the drain current of the current source transistor increases. In this way, the effect of keeping the current flowing through the current source transistor constant can be obtained.
[0097]
The basic operation of the switch unit and the current source circuit pair has been described focusing on one switch unit, but the same applies to the operation of the other switch units. When each pixel has a plurality of pairs of switch units and current source circuits, a scanning line and a video signal input line are provided according to each pair.
[0098]
Next, a gradation display method will be described. In the display device of the present invention, gradation is expressed by on / off control of the switch unit. For example, the ratio of the magnitudes of currents output from a plurality of current source circuits of each pixel is 2 0 : 2 1 : 2 2 : 2 Three ... Allows the pixel to have the role of D / A conversion, and can express multiple gradations. Here, if a sufficient number of pairs of switch units and current source circuits are provided in one pixel, gradation can be sufficiently expressed only by the control by these. In that case, it is not necessary to perform an operation combined with a time gray scale method, which will be described later.
[0099]
Next, a method for further increasing the number of gradations by combining the gradation display method and the time gradation method will be described with reference to FIGS.
[0100]
As shown in FIG. 4, one frame period F is changed to the first subframe period SF. 1 To n-th (n is a natural number) subframe period SF n Divide into In each subframe period, the scanning line G of each pixel is selected in order. In the pixel corresponding to the selected scanning line G, a digital video signal is input from the video signal input line S. Here, a period during which a digital video signal is input to all pixels of the display device is referred to as an address period Ta. In particular, the address period corresponding to the k-th subframe period (k is a natural number equal to or less than n) is Ta. k Is written. Each pixel enters a light emitting state or a non-light emitting state depending on a digital video signal input in the address period. This period is referred to as a display period Ts. In particular, the display period corresponding to the kth subframe period is Ts. k Is written. In FIG. 4, the first subframe period SF 1 ~ K-1 subframe period SF k-1 In each, an address period and a display period are provided.
[0101]
Since it is impossible to simultaneously select scanning lines G of different pixel rows and input digital video signals, the address periods cannot be overlapped. Therefore, by using the following method, the display period can be made shorter than the address period without overlapping the address period.
[0102]
After a digital video signal is written to each pixel and a predetermined display period has elapsed, the erasing signal line RG is sequentially selected. A signal for selecting an erasing signal line is called an erasing signal. When the erasing transistor 304 is turned on by the erasing signal, each pixel row can be sequentially brought into a non-light emitting state. A period until all the erasing signal lines RG are selected in this way and all the pixels are brought into a non-light emitting state is referred to as a reset period Tr. In particular, the reset period corresponding to the kth subframe period is defined as Tr. k Is written. In addition, a period in which pixels after the reset period Tr uniformly emit no light is referred to as a non-display period Tus. In particular, the non-display period corresponding to the kth subframe period is Tus. k Is written. By providing the reset period and the non-display period, the pixel can be brought into a non-light emitting state before the next subframe period starts. Thus, a display period shorter than the address period can be set. In FIG. 4, the k-th subframe period SF k To n-th subframe period SF n Provides a reset period and a non-display period, and a display period Ts shorter than the address period. k ~ Ts n Is set. Here, the length of the display period of each subframe period can be determined as appropriate.
[0103]
In this way, the length of the display period of each subframe period constituting one frame period is set. As described above, the display device of the present invention can achieve multiple gradations in combination with the time gradation method.
[0104]
Next, a configuration in which the switch unit illustrated in FIG. 3 is different from the arrangement method of the erasing transistor 304 and a configuration in which the erasing transistor is not provided will be described. The same parts as those in FIG. 3 are denoted by the same reference numerals and description thereof is omitted.
[0105]
FIG. 5A shows an example of the switch portion. In FIG. 5A, the erasing transistor 304 is arranged in series on a path for inputting current to the light emitting element, and the erasing transistor 304 is turned off so that no current flows through the light emitting element. Note that the erasing transistor 304 may be arranged anywhere as long as it is in series on a path for inputting current to the light emitting element. By turning off the erasing transistor 304, the pixels can be brought into a non-light emitting state uniformly. Thus, a reset period and a non-display period can be set. Note that in the case of a switch portion having a structure as shown in FIG. 5A, the erase transistor 304 may not be placed in each switch portion of a plurality of pairs of switch portions and current source circuits included in the pixel, but may be placed together. it can. Thus, the number of transistors in the pixel can be suppressed. FIG. 35 shows a pixel configuration when the erase transistor 304 is shared by a plurality of pairs of the switch portion and the current source circuit. Note that here, a pixel having two pairs of a switch unit and a current source circuit will be described as an example, but the present invention is not limited to this. 35, the same portions as those in FIGS. 2A and 3 are denoted by the same reference numerals. It should be noted that the part corresponding to the switch part 101a is indicated by adding a after the reference numeral in FIG. Further, the part corresponding to the switch part 101b is indicated by adding b after the reference numeral in FIG. In FIG. 35, by turning off the erasing transistor 304, both currents output from the current source circuit 102a and the current source circuit 102b can be simultaneously cut off.
[0106]
Note that the erase transistor 304 shared by a plurality of switch units may be arranged on a path connecting the power supply line W and the current source circuits 102a and 102b. That is, the power supply line W and the current source circuits 102a and 102b may be connected via the erase transistor 304 shared by a plurality of switch units. The erasing transistor 304 shared by the plurality of switch units may be provided anywhere as long as both currents output from the current source circuit 102a and the current source circuit 102b are simultaneously cut off. For example, the erasing transistor 304 may be arranged at the path X in FIG. In other words, the erasing transistor 304 may select the connection between the power supply line W and the terminal A of the current source circuit 102a and the terminal A of the current source circuit 102b.
[0107]
FIG. 5B illustrates another structure of the switch portion. In FIG. 5B, a predetermined voltage is applied to the gate electrode of the driving transistor 302 via the source and drain terminals of the erasing transistor 304 to turn off the driving transistor. In this example, one of the source terminal and the drain terminal of the erasing transistor 304 is connected to the gate electrode of the driving transistor, and the other is connected to the wiring Wr. The potential of the wiring Wr is appropriately determined. Thus, the driving transistor in which the potential of the wiring Wr is input to the gate electrode through the erasing transistor is turned off.
[0108]
In the structure shown in FIG. 5B, a diode may be used instead of the erasing transistor 304. This structure is shown in FIG. The potential of the wiring Wr is changed. Thus, the potential of the electrode not connected to the gate electrode of the driving transistor 302 among the two electrodes of the diode 3040 is changed. As a result, the gate voltage of the driving transistor can be changed, and the driving transistor can be turned off. Note that a diode-connected transistor (a gate electrode and a drain terminal are electrically connected) may be used as the diode 3040. At this time, the transistor may be an N-channel transistor or a P-channel transistor.
[0109]
Note that the scanning line G may be used instead of the wiring Wr. FIG. 5D illustrates a structure in which the scanning line G is used instead of the wiring Wr in FIG. However, in this case, it is necessary to pay attention to the polarity of the selection transistor 301 in consideration of the potential of the scanning line G.
[0110]
Next, a method of providing a reset period and a non-display period without providing an erase transistor will be described.
[0111]
The first method is a method in which the driving transistor 302 is turned off by changing the potential of the electrode on the side of the storage capacitor 303 that is not connected to the gate electrode of the driving transistor 302. This structure is shown in FIG. The electrode on the side of the storage capacitor 303 that is not connected to the gate electrode of the driving transistor 302 is a wiring W co It is connected to the. Wiring W co , And the potential of one electrode of the storage capacitor 303 is changed. Then, since the charge held in the storage capacitor is stored, the potential of the other electrode of the storage capacitor 303 also changes. In this manner, the potential of the gate electrode of the driving transistor 302 can be changed so that the driving transistor 302 is turned off.
[0112]
The second method will be described. A period in which one scanning line G is selected is divided into the first half and the second half. A digital video signal is input to the video signal input line S in the first half (denoted as the first half of the gate selection period), and an erasure signal is input to the video signal input line S in the second half (denoted as the second half of the gate selection period). It is characterized by that. The erasing signal in this method is a signal that turns off the driving transistor 302 when input to the gate electrode of the driving transistor 302. Thus, a display period shorter than the writing period can be set. Hereinafter, the second method will be described in more detail.
[0113]
First, the configuration of the entire display device when using the above method will be described. FIG. 6B is used for the description. The display device includes a pixel portion 901 having a plurality of pixels arranged in a matrix, a video signal input line driver circuit 902 that inputs a signal to the pixel portion 901, a first scanning line driver circuit 903A, A scan line driver circuit 903B, a switching circuit 904A, and a switching circuit 904B are included. Each pixel included in the pixel portion 901 includes a plurality of switch portions 101 and a current source circuit as illustrated in FIG. Here, the first scanning line driving circuit 903A is a circuit that outputs a signal to each scanning line G in the first half of the gate selection period. The second scan line driver circuit 903B is a circuit that outputs a signal to each scan line G in the second half of the gate selection period. The switching circuit 904A and the switching circuit 904B select the connection between the first scanning line driving circuit 903A and the scanning line G of each pixel or the connection between the second scanning line driving circuit 903B and the scanning line G of each pixel. The The video signal input line driver circuit 902 outputs a video signal in the first half of the gate selection period. On the other hand, an erasing signal is output in the second half of the gate selection period.
[0114]
Next, a method for driving the display device having the above structure will be described. The timing chart in FIG. 6C is used for the description. In addition, the same part as FIG. 4 is shown using the same code | symbol, and description is abbreviate | omitted. In FIG. 6C, the gate selection period 991 is divided into a gate selection period first half 991A and a gate selection period second half 991B. In 903A corresponding to the writing period Ta, each scanning line is selected by the first scanning line driving circuit, and a digital video signal is input. In 903B corresponding to the reset period Tr, each scanning line is selected by the second scanning line driving circuit, and an erasing signal is input. Thus, a display period Ts shorter than the address period Ta can be set.
[0115]
In FIG. 6C, an erasing signal is input in the latter half of the gate selection period, but a digital video signal in the next subframe period may be input instead.
[0116]
The third method will be described. The third method is a method of providing a non-display period by changing the potential of the counter electrode of the light emitting element. That is, in the display period, the potential of the counter electrode is set so as to have a predetermined potential difference between the potential of the power supply line. On the other hand, in the non-display period, the potential of the counter electrode is set to substantially the same potential as that of the power supply line. Thus, in the non-display period, the pixels can be brought into a non-light emitting state uniformly regardless of the digital video signal held in the pixels. In this method, a digital video signal is input to all pixels during a non-display period. That is, an address period is provided during the non-display period.
[0117]
In the pixel having the switch portion having the above structure, each wiring can be shared. Thus, the pixel configuration can be simplified and the aperture ratio of the pixel can be increased. Hereinafter, an example in which each wiring is shared will be described. In the description, an example in which wiring is shared in a configuration in which the switch unit having the configuration illustrated in FIG. 3 is applied to the pixel illustrated in FIG. 2 is used. The following configuration can be freely applied to the switch unit having the configuration shown in FIGS.
[0118]
Hereinafter, wiring sharing will be described. There are six examples of wiring sharing. 7 and 8 are used for the description. 7 and 8, the same parts as those in FIGS. 2 and 3 are denoted by the same reference numerals, and description thereof is omitted.
[0119]
FIG. 7A shows wiring W of a plurality of switch portions. co An example of the configuration of a pixel sharing the above. In FIG. 7B, the wiring W co And a configuration of a pixel sharing the power supply line W. In FIG. 7C, the wiring W co Instead, a configuration of a pixel using a scanning line of another pixel row is illustrated. The structure in FIG. 7C utilizes the fact that the potentials of the scanning lines Ga and Gb are kept constant while the video signal is not written. In FIG. 7C, the wiring W co Instead of the scanning line Ga of the previous pixel row i-1 And Gb i-1 Is used. However, in this case, it is necessary to pay attention to the polarity of the selection transistor 301 in consideration of the potentials of the scanning lines Ga and Gb. FIG. 8A illustrates a structure of a pixel sharing the signal line RGa and the signal line RGb. This is because the first switch unit and the second switch unit may be turned off simultaneously. The shared signal lines are collectively referred to as RGa. FIG. 8B illustrates a structure of a pixel sharing the scan line Ga and the scan line Gb. The shared scanning lines are collectively expressed as Ga. FIG. 8C illustrates a configuration of a pixel sharing the video signal input line Sa and the video signal input line Sb. The shared video signal input lines are collectively referred to as Sa.
[0120]
It is also possible to combine FIG. 7 (A) to FIG. 7 (C) and FIG. 8 (A) to FIG. 8 (C). Note that the present invention is not limited to this, and each wiring included in the pixel can be shared as appropriate. Moreover, each wiring between pixels can be shared as appropriate.
[0121]
Note that this embodiment mode can be freely combined with Embodiment Mode 1.
[0122]
(Embodiment 3)
In this embodiment mode, a structure and an operation of a current source circuit included in each pixel of the display device of the present invention will be described in detail.
[0123]
Focusing on one pair of current source circuits among a plurality of pairs of switch units and current source circuits included in each pixel, the configuration will be described in detail. In this embodiment, five configuration examples of the current source circuit are given, but another configuration example may be used as long as the circuit operates as a current source. Note that the transistor forming the current source circuit may be a single crystal transistor, a polycrystalline transistor, or an amorphous transistor. Alternatively, an SOI transistor may be used. A bipolar transistor may be used. A transistor using an organic material such as a carbon nanotube may be used.
[0124]
First, a current source circuit having a first structure will be described with reference to FIG. Note that in FIG. 9A, the same portions as those in FIG. 2 are denoted by the same reference numerals.
[0125]
The current source circuit having the first configuration illustrated in FIG. 9A includes a current source transistor 112 and a current transistor 1405 that forms a current mirror circuit in a pair with the current source transistor 112. A current input transistor 1403 and a current holding transistor 1404 functioning as switches are included. Here, the current source transistor 112, the current transistor 1405, the current input transistor 1403, and the current holding transistor 1404 may be a P-channel type or an N-channel type. However, it is desirable that the current source transistor 112 and the current transistor 1405 have the same polarity. Here, the current source transistor 112 and the current transistor 1405 are examples of P-channel transistors. It is desirable that the current source transistor 112 and the current transistor 1405 have the same current characteristics. A current source capacitor 111 that holds the gate potentials of the current source transistor 112 and the current transistor 1405 is provided. Note that the current source capacitor 111 can be omitted by positively using the gate capacitor of the transistor. Further, a signal line GN for inputting a signal to the gate electrode of the current input transistor 1403 and a signal line GH for inputting a signal to the gate electrode of the current holding transistor 1404 are provided. Moreover, it has the current line CL into which a control signal is input.
[0126]
The connection relationship of these components will be described. The gate electrodes of the current source transistor 112 and the current transistor 1405 are connected. The source terminal of the current source transistor 112 is connected to the terminal A, and the drain terminal is connected to the terminal B. One electrode of the current source capacitor 111 is connected to the gate electrode of the current source transistor 112, and the other electrode is connected to the terminal A. The source terminal of the current transistor 1405 is connected to the terminal A, and the drain terminal is connected to the current line CL via the current input transistor 1403. The gate electrode and drain terminal of the current transistor 1405 are connected via a current holding transistor 1404. The source terminal or drain terminal of the current holding transistor 1404 is connected to the current source capacitor 111 and the drain terminal of the current transistor 1405. However, the side of the current holding transistor 1404 that is not connected to the current source capacitor 111 at the source terminal or drain terminal may be connected to the current line CL. This configuration is shown in FIG. 36, the same portions as those in FIG. 9A are denoted by the same reference numerals. With this configuration, the voltage between the source and drain terminals of the current holding transistor 1404 can be reduced by adjusting the potential of the current line CL when the current holding transistor 1404 is off. As a result, the off-state current of the current holding transistor 1404 can be reduced. Thus, charge leakage from the current source capacitor 111 can be reduced.
[0127]
FIG. 33A shows an example in which the current source transistor 112 and the current transistor 1405 are N-channel transistors in the structure of the current source circuit shown in FIG. Note that the current source circuit having the configuration shown in FIG. 33A is different from the current source circuit having the configuration shown in FIG. 9A in the setting operation of the current source circuit 102. In order to prevent the current flowing between the current line CL and the terminal A through the drain from flowing between the source and drain of the current source transistor 112 and the terminal B, the transistors 1441 and 1442 need to be provided. Further, in order to prevent a current from flowing between the source and the drain of the current transistor 1405 when a constant current is passed between the terminal A and the terminal B in the display operation, the transistor 1443 needs to be provided. Thus, the current source circuit 102 can accurately output a current having a predetermined current value.
[0128]
Further, in the circuit having the structure shown in FIG. 9A, the arrangement of the current holding transistors 1404 may be changed to have a circuit structure as shown in FIG. 9B. In FIG. 9B, the gate electrode of the current transistor 1405 and one electrode of the current source capacitor 111 are connected through a current holding transistor 1404. At this time, the gate electrode and the drain terminal of the current transistor 1405 are connected by wiring.
[0129]
Next, the setting operation of the current source circuit having the first configuration will be described. 9A and 9B, the setting operation is the same. Here, the setting operation will be described using the circuit shown in FIG. 9A as an example. 9C to 9F are used for the description. In the current source circuit having the first configuration, the setting operation is performed through the states of FIGS. 9C to 9F in order. In the description, for simplicity, the current input transistor 1403 and the current holding transistor 1404 are described as switches. Here, an example is shown in which the control signal for setting the current source circuit 102 is a control current. In the figure, a path through which current flows is indicated by a thick arrow.
[0130]
In a period TD1 illustrated in FIG. 9C, the current input transistor 1403 and the current holding transistor 1404 are turned on. At this stage, since the source-gate voltage of the current transistor 1405 is small and the current transistor 1405 is off, a current flows from the current line CL through the path shown in the figure, and the charge is held in the current source capacitor 111.
[0131]
In a period TD2 illustrated in FIG. 9D, the voltage between the gate and the source of the current transistor 1405 becomes equal to or higher than the threshold voltage due to the charge held in the current source capacitor 111. Then, a current flows through between the source and drain terminals of the current transistor 1405.
[0132]
When sufficient time elapses and a steady state is reached, a current flowing between the source and drain terminals of the current transistor 1405 is determined as a control current as in a period TD3 shown in FIG. Thus, the gate voltage when the control current is the drain current is held in the current source capacitor 111.
[0133]
In a period TD4 illustrated in FIG. 9F, the current holding transistor 1404 and the current input transistor 1403 are turned off. Thus, no control current is input to the pixel. Note that the timing for turning off the current holding transistor 1404 is preferably earlier or at the same time as the timing for turning off the current input transistor 1403. This is to prevent the electric charge held in the current source capacitor 111 from being discharged. When a voltage is applied between the source and drain terminals of the current source transistor 112 after the period TD4, a drain current corresponding to the control current flows. That is, when a voltage is applied between the terminal A and the terminal B, the current source circuit 102 outputs a current corresponding to the control current.
[0134]
Here, the channel width / channel length ratio W1 / L1 of the current source transistor 112 may be changed with respect to the channel width / channel length ratio W2 / L2 of the current transistor 1405. Thus, the current value of the current output from the current source circuit 102 can be changed with respect to the control current input to the pixel. For example, each transistor is designed so that the control current input to the pixel is larger than the current output from the current source circuit 102. Thus, the setting operation of the current source circuit 102 is performed using the control current having a large current value. As a result, the setting operation of the current source circuit can be speeded up. It is also effective for reducing the influence of noise.
[0135]
Thus, the current source circuit 102 outputs a predetermined current.
[0136]
In the current source circuit configured as described above, when a signal is input to the signal line GH and the current holding transistor is in the on state, the current line CL must be set to always flow a constant current. This is because if the current holding transistor 1404 and the current input transistor 1403 are both turned on during a period when no current is input to the current line CL, the charge held in the current source capacitor 111 is discharged. Therefore, when a constant current is selectively input to a plurality of current lines CL corresponding to all pixels to perform a pixel setting operation, that is, when a constant current is not always input to the current line CL, A current source circuit having the following configuration is used.
[0137]
In the current source circuit shown in FIGS. 9A and 9B, a switching element for selecting connection between the gate electrode and the drain terminal of the current source transistor 112 is added. This switching element is turned on / off by a signal different from the signal input to the signal line GH. FIG. 33B illustrates an example of the above structure. In FIG. 33B, a dot sequential transistor 1443 and a dot sequential line CLP are provided. Thus, an arbitrary pixel is selected pixel by pixel, and a pixel setting operation is performed so that at least a constant current is input to the current line CL of the selected pixel.
[0138]
Each signal line of the current source circuit of the first configuration can be shared. For example, in the configurations shown in FIGS. 9A, 9B, and 33, there is no problem in operation if the current input transistor 1403 and the current holding transistor 1404 are switched on and off at the same timing. Therefore, the current input transistor 1403 and the current holding transistor 1404 can have the same polarity, and the signal line GH and the signal line GN can be shared.
[0139]
Next, a current source circuit having a second configuration will be described. Refer to FIG. 10 for the description. 10A, the same portions as those in FIG. 2 are denoted by the same reference numerals.
[0140]
The components of the current source circuit having the second configuration will be described. The current source circuit having the second configuration includes a current source transistor 112. In addition, a current input transistor 203, a current holding transistor 204, and a current stop transistor 205 functioning as a switch are included. Here, the current source transistor 112, the current input transistor 203, the current holding transistor 204, and the current stop transistor 205 may be a P-channel type or an N-channel type. Here, the current source transistor 112 is an example of a P-channel transistor. Further, it has a current source capacitor 111 that holds the gate potential of the current source transistor 112. Note that the current source capacitor 111 can be omitted by positively using the gate capacitor of the transistor. In addition, a signal line GS for inputting a signal to the gate electrode of the current stop transistor 205, a signal line GH for inputting a signal to the gate electrode of the current holding transistor 204, and a signal line for inputting a signal to the gate electrode of the current input transistor 203 GN. Moreover, it has the current line CL which inputs a control current.
[0141]
The connection relationship of these components will be described. The gate electrode of the current source transistor 112 is connected to one electrode of the current source capacitor 111. The other electrode of the current source capacitor 111 is connected to the terminal A. The source terminal of the current source transistor 112 is connected to the terminal A. The drain terminal of the current source transistor 112 is connected to the terminal B through the current stop transistor 205, and is connected to the current line CL through the current input transistor 203. The gate electrode and the drain terminal of the current source transistor 112 are connected via the current holding transistor 204.
[0142]
In the structure shown in FIG. 10A, the source terminal or drain terminal of the current holding transistor 204 is connected to the current source capacitor 111 and the drain terminal of the current source transistor 112. However, the side of the current holding transistor 204 that is not connected to the current source capacitor 111 may be connected to the current line CL. The above structure is shown in FIG. With this configuration, the voltage between the source and drain terminals of the current holding transistor 204 can be reduced by adjusting the potential of the current line CL when the current holding transistor 204 is off. As a result, the off-state current of the current holding transistor 204 can be reduced. Thus, charge leakage from the current source capacitor 111 can be reduced.
[0143]
Next, a setting method of the current source circuit having the second structure illustrated in FIG. FIG. 10B to FIG. 10E are used for the description. In the current source circuit having the second configuration, the setting operation is performed through the states shown in FIGS. 10B to 10E in order. In the description, for simplicity, the current input transistor 203, the current holding transistor 204, and the current stop transistor 205 are described as switches. Here, an example is shown in which the control signal for setting the current source circuit 102 is a control current. In the figure, a path through which current flows is indicated by a thick arrow.
[0144]
In a period TD1 illustrated in FIG. 10B, the current input transistor 203 and the current holding transistor 204 are turned on. Further, the current stop transistor 205 is in an off state. In this way, a current flows from the current line CL through the path shown in the figure, and the electric charge is held in the current source capacitor 111.
[0145]
In the period TD2 illustrated in FIG. 10C, the gate-source voltage of the current source transistor 112 becomes equal to or higher than the threshold voltage due to the held charges. Then, a drain current flows through the current source transistor 112.
[0146]
When a sufficient time has elapsed and a steady state is reached, the drain current of the current source transistor 112 is determined as the control current as in a period TD3 shown in FIG. In this way, the gate voltage of the current source transistor 112 when the control current is the drain current is held in the current source capacitor 111.
[0147]
In a period TD4 illustrated in FIG. 10E, the current input transistor 203 and the current holding transistor 204 are turned off. Thus, no control current is input to the pixel. Note that the timing for turning off the current holding transistor 204 is preferably earlier or at the same time as the timing for turning off the current input transistor 203. This is to prevent the electric charge held in the current source capacitor 111 from being discharged. Further, the current stop transistor 205 is turned on. When a voltage is applied between the source and drain terminals of the current source transistor 112 after the period TD4, a drain current corresponding to the control current flows. That is, when a voltage is applied between the terminal A and the terminal B, the current source circuit 102 flows a drain current corresponding to the control current. Thus, the current source circuit 102 outputs a predetermined current.
[0148]
Note that the current stop transistor 205 is not necessarily required. For example, when the setting operation is performed only when at least one of the terminal A or the terminal B is in an open state, the current stop transistor 205 is not necessary. Specifically, the current stop transistor 205 is not necessary in the current source circuit that performs the setting operation only when the paired switch units are in the OFF state.
[0149]
In the current source circuit having the above-described configuration, when a signal is input to the signal line GH and the current holding transistor 204 is in the on state, the current line CL must be set to always flow a constant current. This is because if the current holding transistor 204 and the current input transistor 203 are both turned on during a period when no current is input to the current line CL, the charge held in the current source capacitor 111 is discharged. Therefore, when a constant current is selectively input to a plurality of current lines CL corresponding to all pixels to perform a pixel setting operation, that is, when a constant current is not always input to the current line CL. Uses a current source circuit having the following configuration.
[0150]
A switching element for selecting connection between the gate electrode and the drain terminal of the current source transistor 112 is added. This switching element is turned on / off by a signal different from the signal input to the signal line GH. FIG. 34B illustrates an example of the above structure. In FIG. 34B, a dot sequential transistor 245 and a dot sequential line CLP are provided. Thus, an arbitrary pixel is selected pixel by pixel, and a pixel setting operation is performed so that at least a constant current is input to the current line CL of the selected pixel.
[0151]
Each signal line of the current source circuit of the second configuration can be shared. For example, if the current input transistor 203 and the current holding transistor 204 are switched on and off at the same timing, there is no problem in operation. Therefore, the current input transistor 203 and the current holding transistor 204 can have the same polarity, and the signal line GH and the signal line GN can be shared. In addition, the current stop transistor 205 does not have a problem in operation even if the current input transistor 203 is turned on at the same time. Therefore, the polarity of the current input transistor 203 and the current stop transistor 205 can be made different so that the signal line GN and the signal line GS can be shared.
[0152]
FIG. 37 shows a structural example in the case where the current source transistor 112 is an N-channel transistor. The same parts as those in FIG. 10 are denoted by the same reference numerals.
[0153]
Next, a current source circuit having a third configuration will be described. Refer to FIG. 11 for the description. In FIG. 11A, the same portions as those in FIG. 2 are denoted by the same reference numerals.
[0154]
The components of the current source circuit having the third configuration will be described. The current source circuit having the third configuration includes a current source transistor 112. In addition, a current input transistor 1483, a current holding transistor 1484, a light emitting transistor 1486, and a current reference transistor 1488 functioning as a switch are included. Here, the current source transistor 112, the current input transistor 1483, the current holding transistor 1484, the light emitting transistor 1486, and the current reference transistor 1488 may be either a P-channel type or an N-channel type. Here, the current source transistor 112 is an example of a P-channel transistor. Further, it has a current source capacitor 111 that holds the gate potential of the current source transistor 112. Note that the current source capacitor 111 can be omitted by positively using the gate capacitor of the transistor. In addition, a signal line GN for inputting a signal to the gate electrode of the current input transistor 1483, a signal line GH for inputting a signal to the gate electrode of the current holding transistor 1484, a signal line GE for inputting a signal to the gate electrode of the light emitting transistor 1486, and a current A signal line GC for inputting a signal to the gate electrode of the reference transistor 1488; Furthermore, it has a current line CL to which a control signal is input and a current reference line SCL maintained at a constant potential.
[0155]
The connection relationship of these components will be described. The gate electrode and the source terminal of the current source transistor 112 are connected via a current source capacitor 111. The source terminal of the current source transistor 112 is connected to the terminal A through the light emitting transistor 1486 and is connected to the current line CL through the current input transistor 1483. The gate electrode and the drain terminal of the current source transistor 112 are connected via a current holding transistor 1484. The drain terminal of the current source transistor 112 is connected to the terminal B, and is also connected to the current reference line SCL via the current reference transistor 1488.
[0156]
Note that the side of the current holding transistor 1484 that is not connected to the current source capacitor 111 of the source terminal or drain terminal is connected to the drain terminal of the current source transistor 112, but may be connected to the current reference line SCL. . The above configuration is shown in FIG. With this configuration, the voltage between the source and drain terminals of the current holding transistor 1484 can be reduced by adjusting the potential of the current reference line SCL when the current holding transistor 1484 is in the off state. As a result, the off-state current of the current holding transistor 1484 can be reduced. Thus, the charge leaking from the current source capacitor 111 can be reduced.
[0157]
Next, a method for setting the current source circuit having the third configuration will be described. 11B to 11E are used for the description. In the current source circuit of the third configuration, the setting operation is performed through the states of FIGS. 11B to 11E in order. In the description, for simplicity, the current input transistor 1483, the current holding transistor 1484, the light emitting transistor 1486, and the current reference transistor 1488 are described as switches. Here, an example in which the control signal for setting the current source circuit 102 is a control current is shown. In the figure, a path through which current flows is indicated by a thick arrow.
[0158]
In a period TD1 illustrated in FIG. 11B, the current input transistor 1483, the current holding transistor 1484, and the current reference transistor 1488 are turned on. In this way, a current flows from the illustrated path, and electric charge is held in the current source capacitor 111. Note that the light-emitting transistor 1486 is off.
[0159]
In the period TD2 illustrated in FIG. 11C, the voltage between the gate and the source of the current source transistor 112 becomes equal to or higher than the threshold voltage due to the charge held in the current source capacitor 111. Then, a drain current flows through the current source transistor 112.
[0160]
When a sufficient time elapses and a steady state is reached, the drain current of the current source transistor 112 is determined as the control current as in a period TD3 shown in FIG. Thus, the gate voltage when the control current is the drain current is held in the current source capacitor 111.
[0161]
In a period TD4 illustrated in FIG. 11E, the current input transistor 1483 and the current holding transistor 1484 are turned off. Thus, no control current is input to the pixel. Note that the timing for turning off the current holding transistor 1484 is preferably earlier or at the same time as the timing for turning off the current input transistor 1483. This is to prevent the electric charge held in the current source capacitor 111 from being discharged. Further, the current reference transistor 1488 is turned off. After that, the light-emitting transistor 1486 is turned on. When a voltage is applied between the source and drain terminals of the current source transistor 112 after the period TD4, a drain current corresponding to the control current flows through the current source transistor 112. That is, when a voltage is applied between the terminal A and the terminal B, the current source circuit 102 flows a current corresponding to the control current. Thus, the current source circuit 102 outputs a predetermined current.
[0162]
Note that the current reference transistor 1488 and the current reference line SCL are not necessarily required. For example, in a current source circuit that performs a setting operation only when a pair of switch units is in an on state, it is only necessary to pass a current to the terminal B instead of a current to the current reference line SCL in the periods TD1 to TD3. The current reference transistor 1488 and the current reference line SCL are not necessary.
[0163]
Each signal line of the current source circuit of the third configuration can be shared. For example, the current input transistor 1483 and the current holding transistor 1484 have no operational problem as long as they are switched on and off at the same timing. Therefore, the current input transistor 1483 and the current holding transistor 1484 can have the same polarity, and the signal line GH and the signal line GN can be shared. In addition, the current reference transistor 1488 and the current input transistor 1483 have no operational problem as long as they are switched on and off at the same timing. Therefore, the current reference transistor 1488 and the current input transistor 1483 have the same polarity, and the signal line GN and the signal line GC can be shared. Further, there is no problem in operation even if the light-emitting transistor 1486 is turned on and the current input transistor 1483 is turned off at the same time. Thus, the signal line GE and the signal line GN can be shared by making the light emitting transistor 1486 and the current input transistor 1483 have different polarities.
[0164]
FIG. 39A shows a structural example in the case where the current source transistor 112 is an N-channel transistor. In addition, the same part as FIG. 11 is shown using the same code | symbol. In the configuration of FIG. 39A, the side of the current holding transistor 1484 that is not connected to the current source capacitor 111 of the source terminal or drain terminal is connected to the drain terminal of the current source transistor 112, but the current line CL It may be connected to. The above structure is shown in FIG. With this structure, the voltage between the source and drain terminals of the current holding transistor 1484 can be reduced by adjusting the potential of the current line CL when the current holding transistor 1484 is in the off state. As a result, the off-state current of the current holding transistor 1484 can be reduced. Thus, charge leakage from the current source capacitor 111 can be reduced.
[0165]
Next, a current source circuit having a fourth configuration will be described. Refer to FIG. 12 for the description. In FIG. 12A, the same portions as those in FIG. 2 are denoted by the same reference numerals.
[0166]
Components of the current source circuit having the fourth configuration will be described. The current source circuit having the fourth configuration includes a current source transistor 112 and a current stop transistor 805. Further, a current input transistor 803 and a current holding transistor 804 functioning as switches are provided. Here, the current source transistor 112, the current stop transistor 805, the current input transistor 803, and the current holding transistor 804 may be a P-channel type or an N-channel type. However, the current source transistor 112 and the current stop transistor 805 need to have the same polarity. Here, the current source transistor 112 and the current stop transistor 805 are examples of P-channel transistors. Further, it is desirable that the current source transistor 112 and the current stop transistor 805 have the same current characteristics. Further, it has a current source capacitor 111 that holds the gate potential of the current source transistor 112. Note that the current source capacitor 111 can be omitted by positively using the gate capacitor of the transistor. Further, a signal line GN for inputting a signal to the gate electrode of the current input transistor 803 and a signal line GH for inputting a signal to the gate electrode of the current holding transistor 804 are provided. Furthermore, it has a current line CL to which a control signal is input.
[0167]
The connection relationship of these components will be described. The source terminal of the current source transistor 112 is connected to the terminal A. The gate electrode and the source terminal of the current source transistor 112 are connected via a current source capacitor 111. The gate electrode of the current source transistor 112 is connected to the gate electrode of the current stop transistor 805, and is connected to the current line CL via the current holding transistor 804. The drain terminal of the current source transistor 112 is connected to the source terminal of the current stop transistor 805, and is connected to the current line CL via the current input transistor 803. The drain terminal of the current stop transistor 805 is connected to the terminal B.
[0168]
Note that in FIG. 12A, the arrangement of the current holding transistors 804 may be changed to have a circuit configuration as shown in FIG. In FIG. 12B, the current holding transistor 804 is connected between the gate electrode and the drain terminal of the current source transistor 112.
[0169]
Next, a method for setting the current source circuit having the fourth configuration will be described. In FIG. 12A and FIG. 12B, the setting operation is the same. Here, the setting operation will be described using the circuit shown in FIG. 12A as an example. 12C to 12F are used for the description. In the current source circuit of the fourth configuration, the setting operation is performed through the states of FIGS. 12C to 12F in order. In the description, for simplicity, the current input transistor 803 and the current holding transistor 804 are shown as switches. Here, an example in which the control signal for setting the current source circuit is a control current is shown. In the figure, a path through which current flows is indicated by a thick arrow.
[0170]
In a period TD1 illustrated in FIG. 12C, the current input transistor 803 and the current holding transistor 804 are turned on. At this time, the current stop transistor 805 is off. This is because the potentials of the source terminal and the gate electrode of the current stop transistor 805 are kept equal by the current holding transistor 804 and the current input transistor 803 that are turned on. In other words, the transistor that is turned off when the source-gate voltage is zero is used as the current stopping transistor 805, so that the current stopping transistor 805 is turned off in the period TD1. In this way, a current flows from the illustrated path, and electric charge is held in the current source capacitor 111.
[0171]
In the period TD2 illustrated in FIG. 12D, the gate-source voltage of the current source transistor 112 becomes equal to or higher than the threshold voltage due to the held charges. Then, a drain current flows through the current source transistor 112.
[0172]
When a sufficient time has elapsed and a steady state is reached, the drain current of the current source transistor 112 is determined as the control current as in a period TD3 shown in FIG. In this way, the gate voltage of the current source transistor 112 when the control current is the drain current is held in the current source capacitor 111. Thereafter, the current holding transistor 804 is turned off. Then, the charge held in the current source capacitor 111 is also distributed to the gate electrode of the current stop transistor 805. In this way, the current holding transistor 804 is turned off, and at the same time, the current stop transistor 805 is automatically turned on.
[0173]
In the period TD4 illustrated in FIG. 12F, the current input transistor 803 is turned off. Thus, no control current is input to the pixel. Note that the timing for turning off the current holding transistor 804 is preferably earlier or simultaneous with the timing for turning off the current input transistor 803. This is to prevent the electric charge held in the current source capacitor 111 from being discharged. When a voltage is applied between the terminal A and the terminal B after the period TD4, a constant current is output via the current source transistor 112 and the current stop transistor 805. That is, when the current source circuit 102 outputs a constant current, the current source transistor 112 and the current stop transistor 805 function as one multi-gate transistor. Therefore, the value of the constant current to be output can be set small with respect to the input control current. Therefore, the setting operation of the current source circuit can be speeded up. Note that the current stop transistor 805 and the current source transistor 112 must have the same polarity. It is desirable that the current stop transistor 805 and the current source transistor 112 have the same current characteristics. This is because, in each current source circuit 102 having the fourth configuration, when the characteristics of the current stop transistor 805 and the current source transistor 112 are not uniform, the output current of the current source circuit varies.
[0174]
In the current source circuit of the fourth configuration, not only the current stop transistor 805 but also a transistor (current source transistor 112) that receives a control current and converts the input control current into a corresponding gate voltage is used. A current is output from the current source circuit 102. On the other hand, in the current source circuit of the first configuration, a control current is input, a transistor (current transistor) that converts the input control current into a corresponding gate voltage, and a transistor (current) that converts the gate voltage into a drain current. Source transistor) was completely different. Therefore, the influence of the variation in the current characteristics of the transistors on the output current of the current source circuit 102 can be reduced in the fourth configuration than in the first configuration.
[0175]
Each signal line of the current source circuit of the fourth configuration can be shared. For example, the current input transistor 803 and the current holding transistor 804 have no problem in operation if they are switched on / off at the same timing. Therefore, the current input transistor 803 and the current holding transistor 804 can have the same polarity, and the signal line GH and the signal line GN can be shared.
[0176]
Next, a current source circuit having a fifth configuration will be described. Refer to FIG. 13 for the description. In FIG. 13A, the same portions as those in FIG. 2 are denoted by the same reference numerals.
[0177]
The components of the current source circuit having the fifth configuration will be described. The current source circuit having the fifth configuration includes a current source transistor 112 and a light emitting transistor 886. In addition, a current input transistor 883, a current holding transistor 884, and a current reference transistor 888 functioning as a switch are included. Here, the current source transistor 112, the light emitting transistor 886, the current input transistor 883, the current holding transistor 884, and the current reference transistor 888 may be P-channel type or N-channel type. However, the current source transistor 112 and the light emitting transistor 886 need to have the same polarity. Here, the current source transistor 112 and the light emitting transistor 886 are examples of P-channel transistors. Further, it is desirable that the current source transistor 112 and the light emitting transistor 886 have the same current characteristics. Further, it has a current source capacitor 111 that holds the gate potential of the current source transistor 112. Note that the current source capacitor 111 can be omitted by positively using the gate capacitor of the transistor. Further, a signal line GN for inputting a signal to the gate electrode of the current input transistor 883 and a signal line GH for inputting a signal to the gate electrode of the current holding transistor 884 are provided. Furthermore, it has a current line CL to which a control signal is input and a current reference line SCL that is kept at a constant potential.
[0178]
The connection relationship of these components will be described. The source terminal of the current source transistor 112 is connected to the terminal B, and is connected to the current reference line SCL via the current reference transistor 888. The drain terminal of the current source transistor 112 is connected to the source terminal of the light emitting transistor 886, and is connected to the current line CL via the current input transistor 883. The gate electrode and the source terminal of the current source transistor 112 are connected via a current source capacitor 111. The gate electrode of the current source transistor 112 and the gate electrode of the light emitting transistor 886 are connected, and are connected to the current line CL via the current holding transistor 884. The drain terminal of the light emitting transistor 886 is connected to the terminal A.
[0179]
Note that in FIG. 13A, the arrangement of the current holding transistors 884 may be changed to have a circuit configuration as shown in FIG. In FIG. 13B, the current holding transistor 884 is connected between the gate electrode and the drain terminal of the current source transistor 112.
[0180]
Next, a method for setting the current source circuit having the fifth configuration will be described. In FIG. 13A and FIG. 13B, the setting operation is the same. Here, the setting operation will be described using the circuit shown in FIG. 13A as an example. 13C to 13F are used for the description. In the current source circuit of the fifth configuration, the setting operation is performed through the states of FIGS. 13C to 13F in order. In the description, for simplicity, the current input transistor 883, the current holding transistor 884, and the current reference transistor 888 are represented as switches. Here, an example in which the control signal for setting the current source circuit is a control current is shown. In the figure, a path through which current flows is indicated by a thick arrow.
[0181]
In a period TD1 illustrated in FIG. 13C, the current input transistor 883, the current holding transistor 884, and the current reference transistor 888 are turned on. At this time, the light-emitting transistor 886 is in an off state. This is because the potentials of the source terminal and the gate electrode of the light-emitting transistor 886 are kept equal by the current holding transistor 884 and the current input transistor 883 which are turned on. In other words, the transistor that is turned off when the source-gate voltage is zero is used for the light-emitting transistor 886, so that the light-emitting transistor 886 is turned off in the period TD1. In this way, a current flows from the illustrated path, and electric charge is held in the current source capacitor 111.
[0182]
In a period TD2 illustrated in FIG. 13D, the voltage between the gate and the source of the current source transistor 112 becomes equal to or higher than the threshold voltage due to the charge held in the current source capacitor 111. Then, a drain current flows through the current source transistor 112.
[0183]
When a sufficient time elapses and a steady state is reached, the drain current of the current source transistor 112 is determined as the control current as in a period TD3 shown in FIG. In this way, the gate voltage of the current source transistor 112 when the control current is the drain current is held in the current source capacitor 111. Thereafter, the current holding transistor 884 is turned off. Then, the charge held in the current source capacitor 111 is also distributed to the gate electrode of the light emitting transistor 886. Thus, the current holding transistor 884 is turned off, and at the same time, the light emitting transistor 886 is automatically turned on.
[0184]
In a period TD4 illustrated in FIG. 13F, the current reference transistor 888 and the current input transistor 883 are turned off. Thus, no control current is input to the pixel. Note that the timing for turning off the current holding transistor 884 is preferably earlier or at the same time as the timing for turning off the current input transistor 883. This is to prevent the electric charge held in the current source capacitor 111 from being discharged. When a voltage is applied between the terminal A and the terminal B after the period TD4, a constant current is output through the current source transistor 112 and the light emitting transistor 886. That is, when the current source circuit 102 outputs a constant current, the current source transistor 112 and the light emitting transistor 886 function as one multi-gate transistor. Therefore, the value of the constant current to be output can be set small with respect to the input control current. Thus, the setting operation of the current source circuit can be speeded up. Note that the polarities of the light emitting transistor 886 and the current source transistor 112 need to be the same. The current characteristics of the light emitting transistor 886 and the current source transistor 112 are preferably the same. This is because in each current source circuit 102 having the fifth configuration, when the characteristics of the light emitting transistor 886 and the current source transistor 112 are not uniform, the output current varies.
[0185]
In the current source circuit of the fifth configuration, a current from the current source circuit 102 is also obtained by using a transistor (current source transistor 112) that receives the control current and converts the input control current into a corresponding gate voltage. Output. On the other hand, in the current source circuit of the first configuration, a control current is input, a transistor (current transistor) that converts the input control current into a corresponding gate voltage, and a transistor (current) that converts the gate voltage into a drain current. Source transistor) was completely different. Therefore, the influence of variations in transistor current characteristics on the output current of the current source circuit 102 can be reduced as compared with the first configuration.
[0186]
Note that the current reference line SCL and the current reference transistor 888 are not required when a current is supplied to the terminal B in the period TD1 to the period TD3 in the setting operation.
[0187]
Each signal line of the current source circuit of the fifth configuration can be shared. For example, the current input transistor 883 and the current holding transistor 884 have no operational problem as long as they are switched on and off at the same timing. Therefore, the current input transistor 883 and the current holding transistor 884 can have the same polarity, and the signal line GH and the signal line GN can be shared. In addition, the current reference transistor 888 and the current input transistor 883 have no problem in operation as long as they are switched on and off at the same timing. Therefore, the current reference transistor 888 and the current input transistor 883 have the same polarity, and the signal line GN and the signal line GC can be shared.
[0188]
Next, the current source circuits having the first to fifth configurations described above are grouped together in a slightly larger framework for each feature.
[0189]
The five current source circuits described above are roughly classified into a current mirror type current source circuit, an identical transistor type current source circuit, and a multi-gate type current source circuit. These will be described below.
[0190]
An example of the current mirror type current source circuit is a current source circuit having a first configuration. In the current mirror type current source circuit, the signal input to the light emitting element is a current obtained by increasing or decreasing the control current input to the pixel by a predetermined magnification. For this reason, it is possible to set the control current large to some extent. Therefore, the setting operation of the current source circuit of each pixel can be performed quickly. However, if the current characteristics of a pair of transistors constituting the current mirror circuit included in the current source circuit are different, there is a problem that image display varies.
[0191]
Examples of the same transistor type current source circuit include a current source circuit having a second configuration and a third configuration. In the same transistor type current source circuit, the signal input to the light emitting element is equal to the current value of the control current input to the pixel. Here, in the same transistor type current source circuit, the transistor to which the control current is input and the transistor that outputs the current to the light emitting element are the same. Therefore, image unevenness due to variation in current characteristics of transistors is reduced.
[0192]
Examples of the multi-gate type current source circuit include a current source circuit having a fourth configuration and a fifth configuration. In the multi-gate type current source circuit, the signal input to the light emitting element is a current obtained by increasing or decreasing the control current input to the pixel by a predetermined magnification. For this reason, it is possible to set the control current large to some extent. Therefore, the setting operation of the current source circuit of each pixel can be performed quickly. In addition, a part of the transistor that outputs current to the light emitting element is shared with the transistor to which the control current is input. Therefore, image unevenness due to variations in current characteristics of transistors is reduced as compared with a current mirror type current source circuit.
[0193]
Next, the relationship between the setting operation and the operation of the paired switch units in each of the above-described three categories of current source circuits will be described.
[0194]
The relationship between the setting operation in the case of the current mirror type current source circuit and the operation of the corresponding switch unit is shown below. In the case of a current mirror type current source circuit, a predetermined constant current can be output even while a control current is being input. Therefore, it is not necessary to synchronize the operation of the paired switch units and the setting operation of the current source circuit.
[0195]
The relationship between the setting operation in the case of the same transistor type current source circuit and the operation of the corresponding switch unit is shown below. In the case of the same transistor type current source circuit, a constant current cannot be output while the control current is input. Therefore, it is necessary to synchronize the operation of the paired switch units and the setting operation of the current source circuit. For example, the setting operation of the current source circuit can be performed only when the switch unit is in an off state.
[0196]
The relationship between the setting operation in the case of the multi-gate type current source circuit and the operation of the corresponding switch unit is shown below. In the case of a multi-gate current source circuit, a constant current cannot be output while a control current is input. Therefore, it is necessary to synchronize the operation of the paired switch units and the setting operation of the current source circuit. For example, the setting operation of the current source circuit can be performed only when the switch unit is in an off state.
[0197]
Next, in the case where the setting operation of the current source circuit and the operation of the paired switch unit are synchronized, the operation when combined with the time gray scale method will be described in detail.
[0198]
Here, attention is paid to the case where the setting operation of the current source circuit is performed only when the switch unit is in the OFF state. Note that the detailed description of the time gray scale method is the same as the method described in the second embodiment, and thus the description thereof is omitted here. When the time gray scale method is used, it is a non-display period that the switch portion is always in an off state. Therefore, the setting operation of the current source circuit can be performed in the non-display period.
[0199]
The non-display period starts by sequentially selecting each pixel row in the reset period. Here, the setting operation of each pixel row can be performed at the same frequency as the frequency for sequentially selecting the scanning lines. For example, attention is paid to the case where the switch section having the configuration shown in FIG. 3 is used. Each pixel row can be selected and the setting operation of the current source circuit can be performed at the same frequency as the frequency for sequentially selecting the scanning line G and the erasing signal line RG.
[0200]
However, it may be difficult to sufficiently perform the setting operation of the current source circuit with the length of the selection period for one row. In that case, the setting operation of the current source circuit may be performed slowly using a selection period for a plurality of rows. Slowly performing the setting operation of the current source circuit indicates that the operation of accumulating a predetermined charge in the current source capacity of the current source circuit is performed slowly over a long time.
[0201]
As described above, each row is selected using a selection period for a plurality of rows and using the same frequency as the frequency for selecting the erasing signal line RG and the like in the reset period. Will do. Therefore, in order to perform the setting operation for pixels in all rows, it is necessary to perform the setting operation in a plurality of non-display periods.
[0202]
Next, a configuration of the display device and a driving method when the above method is used will be described in detail. First, a driving method for performing a setting operation for pixels in one row using a period having the same length as a period in which a plurality of scanning lines are selected will be described. FIG. 14 is used for the description. In the figure, as an example, a timing chart for performing the setting operation of pixels in one row during a period in which ten scanning lines are selected is shown.
[0203]
FIG. 14A shows the operation of each row in each frame period. Note that the same portions as those in the timing chart shown in FIG. 4 in the second embodiment are denoted by the same reference numerals, and description thereof is omitted. Here, one frame period is divided into three subframe periods SF. 1 ~ SF Three An example of the division is shown. The subframe period SF 2 And SF Three In each case, a non-display period Tus is provided. A pixel setting operation is performed during the non-display period Tus (period A and period B in the figure).
[0204]
Next, operations in the period A and the period B will be described in detail. FIG. 14B is used for the description. In the drawing, the period during which the pixel setting operation is performed is shown as the period during which the signal line GN is selected. In general, the signal line GN of the pixel in the i-th row (i is a natural number) is GN i It showed in. First, the first frame period F 1 In period A, GN 1 , GN 11 , GN twenty one , ... selected one after another. Thus, the pixel setting operation for the first row, the eleventh row, the twenty-first row,... Is performed (period 1). Then, the first frame period F 1 In period B of GN 2 , GN 12 , GN twenty two , ... are selected. Thus, the pixel setting operation for the second row, the twelfth row, the twenty-second row,... Is performed (period 2). By repeating the above operation for a period of 5 frames, the setting operation for all the pixels is performed in a single operation.
[0205]
Here, a period that can be used for the setting operation of pixels in one row is denoted as Tc. When the above driving method is used, Tc can be set to 10 times the selection period of the scanning line G. Thus, the time used for the setting operation per pixel can be lengthened. In addition, the pixel setting operation can be performed efficiently and accurately.
[0206]
If a single setting operation is not sufficient, the above operation may be repeated a plurality of times to gradually perform the pixel setting operation.
[0207]
Next, a structure of a driver circuit when the above driving method is used will be described with reference to FIG. FIG. 15 shows a drive circuit for inputting a signal to the signal line GN. However, the same applies to signals input to other signal lines of the current source circuit. Two configuration examples of a driving circuit for performing a pixel setting operation are given.
[0208]
The first example is a driving circuit configured to switch the output of the shift register by a switching signal and output the signal to the signal line GN. An example of the structure of this drive circuit (setting operation drive circuit) is shown in FIG. The setting operation drive circuit 5801 includes a shift register 5802, an AND circuit, an inverter circuit (INV), and the like. Note that here, an example of a driver circuit having a structure in which one signal line GN is selected is four times the pulse output period of the shift register 5802.
[0209]
The operation of the setting operation drive circuit 5801 will be described. The output of the shift register 5802 is selected by the switching signal 5803 and is output to the signal line GN through the AND circuit.
[0210]
The second example is a driving circuit configured to latch a signal for selecting a specific row by the output of the shift register. An example of the structure of this drive circuit (setting operation drive circuit) is shown in FIG. The setting operation drive circuit 5811 includes a shift register 5812, a latch 1 circuit 5813, and a latch 2 circuit 5814.
[0211]
The operation of the setting operation drive circuit 5811 will be described. Based on the output of the shift register 5812, the latch 1 circuit 5813 holds the row selection signal 5815 in order. Here, the row selection signal 5815 is a signal for selecting an arbitrary output among the outputs of the shift register 5812. The signal held in the latch 1 circuit 5813 is transferred to the latch 2 circuit 5814 by the latch signal 5816. Thus, a signal is input to the specific signal line GN.
[0212]
Even in the display period, the setting operation can be performed in the case of a current mirror type current source circuit. Even in the same transistor type current source circuit or multi-gate type current source circuit, a driving method is used in which the display period is temporarily interrupted, the setting operation of the current source circuit is performed, and then the display period is restarted. Also good.
[0213]
This embodiment mode can be implemented by being freely combined with Embodiment Mode 1 and Embodiment Mode 2.
[0214]
(Embodiment 4)
In this embodiment, the structure and operation of each pixel will be described. Note that a case where each pixel has two pairs of a switch unit and a current source circuit is taken as an example. An example will be described in which the configurations of the two current source circuits of the two pairs are selected from the configurations of the five current source circuits shown in the third embodiment and combined.
[0215]
A first combination example is shown. In the first combination example, each of the two current source circuits (the first current source circuit and the second current source circuit) included in the pixel is the current source circuit having the first configuration illustrated in FIG. It is. Note that the configuration of these current source circuits is the same as that of the third embodiment, and thus detailed description thereof is omitted.
[0216]
FIG. 16 shows the configuration of the pixels of the first combination example. Note that in FIG. 16, the same portions as those in FIG. 9A are denoted by the same reference numerals. Note that the part corresponding to the first current source circuit is indicated by adding a after the reference in FIG. Further, the part corresponding to the second current source circuit is indicated by adding b after the reference numeral in FIG. In addition, the configuration of two switch units (a first switch unit and a second switch unit) of a pair of a switch unit and a current source circuit included in each pixel is referred to Embodiment Mode 2, and the description thereof is omitted here.
[0217]
The first current source circuit 102a and the second current source circuit 102b can share wiring and elements. For example, the current transistors 1405a and 1405b can be shared, and the current source capacitors 111a and 111b can be shared. An example of this configuration is shown in FIG. It is possible to share the current transistor and the current source capacitance between different pixels. Further, the signal line can be shared. For example, the signal line GNa and the signal line GNb can be shared. Further, the signal line GHa and the signal line GHb can be shared. This structure is shown in FIG. Alternatively, the current line CLa and the current line CLb can be shared. This structure is shown in FIG. Note that the structures in FIGS. 17A to 17C can be freely combined.
[0218]
The setting method of each of the current source circuits 102a and 102b is the same as that in the third embodiment. The current source circuits 102a and 102b are current mirror type current source circuits. Therefore, the setting operation can be performed asynchronously with the operation of the switch unit.
[0219]
This embodiment mode can be implemented freely combining with Embodiment Modes 1 to 3.
[0220]
(Embodiment 5)
In this embodiment, the structure and operation of each pixel will be described. Note that a case where each pixel has two pairs of a switch unit and a current source circuit is taken as an example. An example will be described in which the configurations of the two current source circuits of the two pairs are selected from the configurations of the five current source circuits shown in the third embodiment and combined.
[0221]
A second combination example that is different from the first combination example shown in the fourth embodiment will be described. In the second combination example, one of the two current source circuits included in the pixel (first current source circuit) is the current source circuit having the first configuration illustrated in FIG. Another current source circuit (second current source circuit) is the current source circuit having the second configuration shown in FIG. Note that the configuration of these current source circuits is the same as that of the third embodiment, and thus detailed description thereof is omitted.
[0222]
FIG. 18 shows a pixel configuration of the second combination example. Note that in FIG. 18, the same portions as those in FIGS. 9A and 10A are denoted by the same reference numerals. Note that the part corresponding to the first current source circuit is indicated by adding a after the reference in FIG. Further, the part corresponding to the second current source circuit is indicated by adding b after the reference in FIG. In addition, since the configuration of the two switch units (first switch unit and second switch unit) of the switch unit and the current source circuit included in each pixel can be referred to the second embodiment, it will be described here. Is omitted.
[0223]
Here, the first current source circuit 102a and the second current source circuit 102b can share wirings and elements. For example, the current source capacitor 111 can be shared by the first current source circuit 102a and the second current source circuit 102b. This configuration is shown in FIG. In addition, the same part as FIG. 18 is shown using the same code | symbol. Further, for example, it is possible to share a current transistor between different pixels. Further, the signal line can be shared. For example, the signal line GNa and the signal line GNb can be shared. Further, the signal line GHa and the signal line GHb can be shared. This structure is shown in FIG. Further, the current line CLa and the current line CLb can be shared. This structure is shown in FIG. Further, the signal line Sb can be used instead of the current line CLb. This structure is shown in FIG. Note that the configurations in FIGS. 40 and 19A to 19C can be freely combined.
[0224]
The setting method of each of the current source circuits 102a and 102b is the same as that in the third embodiment. The current source circuit 102a is a current mirror type current source circuit. Therefore, the setting operation can be performed asynchronously with the operation of the switch unit. On the other hand, the current source circuit 102b is the same transistor type current source circuit. Therefore, the setting operation is desirably performed in synchronization with the operation of the switch unit.
[0225]
In the pixel configuration of this embodiment, when different current values are output from the same transistor type current source circuit and the current mirror type current source circuit of each pixel, the output of the same transistor type current source circuit It is desirable to set the current value larger than the current value of the output current of the current mirror type current source circuit. The reason will be described below.
[0226]
As described in the third embodiment, it is necessary to input a control current having the same current value as the output current in the same transistor type current source circuit, but in the current mirror type current source circuit, the current value of the output current is changed. On the other hand, it is possible to input a control current having a large current value. By using a control current having a large current value, the setting operation of the current source circuit can be performed accurately because it is fast and hardly affected by noise. Therefore, if an output current having the same current value is set, the setting operation of the current source circuit is slower in the same transistor type current source circuit than in the current mirror type current source circuit. Therefore, in the same transistor type current source circuit, the current value of the output current is made larger than the current mirror type current source circuit, the current value of the control current is increased, and the setting operation of the current source circuit is performed quickly and accurately. It is desirable to do.
[0227]
Further, as described in the third embodiment, the current mirror type current source circuit has a larger variation in output current than the same transistor type current source circuit. The larger the current value of the output current of the current source circuit, the greater the influence of variation. Therefore, if output currents having the same current value are set, the output current varies more in the current mirror type current source circuit than in the same transistor type current source circuit. Therefore, in the current mirror type current source circuit, it is desirable that the current value of the output current is made smaller than that of the same transistor type current source circuit to reduce the variation in the output current.
[0228]
As described above, in the pixel configuration of this embodiment, when different current values are output from the same transistor type current source circuit and the current mirror type current source circuit of each pixel, the same transistor type current source It is desirable that the current value of the output current of the circuit is set larger than the current value of the output current of the current mirror type current source circuit.
[0229]
When the pixel configuration of FIG. 40 is used, it is desirable that the output current of the current source circuit 102a be set larger than the output current of the current source circuit 102b. Thus, the setting operation can be performed quickly by increasing the output current of the current source circuit 102a that performs the setting operation. Further, in the current source circuit 102b in which the drain current of the transistor 112b different from the transistor to which the control current is input is used as the output current, the influence of the variation can be reduced by setting the output current small.
[0230]
This embodiment mode can be implemented freely combining with Embodiment Modes 1 to 3.
[0231]
(Embodiment 6)
In this embodiment, the structure and operation of each pixel will be described. Note that a case where each pixel has two pairs of a switch unit and a current source circuit is taken as an example. An example will be described in which the configurations of the two current source circuits of the two pairs are selected from the configurations of the five current source circuits shown in the third embodiment and combined.
[0232]
Note that a third combination example different from the first combination example and the second combination example shown in the fourth and fifth embodiments will be described. In the third combination example, one of the two current source circuits (first current source circuit) included in the pixel is the current source circuit having the first configuration illustrated in FIG. Another current source circuit (second current source circuit) is the current source circuit having the third configuration shown in FIG. Note that the configuration of these current source circuits is the same as that of the third embodiment, and thus detailed description thereof is omitted.
[0233]
FIG. 20 shows the configuration of the pixels of the third combination example. Note that in FIG. 20, the same portions as those in FIGS. 9A and 11A are denoted by the same reference numerals. Note that the part corresponding to the first current source circuit is indicated by adding a after the reference in FIG. Further, the part corresponding to the second current source circuit is indicated by adding b after the reference numeral in FIG. In addition, the configuration of two switch units (a first switch unit and a second switch unit) of a pair of a switch unit and a current source circuit included in each pixel is referred to Embodiment Mode 2, and the description thereof is omitted here.
[0234]
Here, the first current source circuit 102a and the second current source circuit 102b can share wirings and elements. For example, the current source capacitance can be shared between the first current source circuit 102a and the second current source circuit 102b. This configuration is the same as FIG. In addition, the same part as FIG. 20 is shown using the same code | symbol. Further, for example, it is possible to share a current transistor between different pixels. Further, the signal line can be shared. For example, the signal line GNa and the signal line GNb can be shared. Further, the signal line GHa and the signal line GHb can be shared. This structure is shown in FIG. Alternatively, the current line CLa and the current line CLb can be shared. This structure is shown in FIG. 40, FIG. 21A, and FIG. 21B can be freely combined.
[0235]
The setting method of each of the current source circuits 102a and 102b is the same as that in the third embodiment. The current source circuit 102a is a current mirror type current source circuit. Therefore, the setting operation can be performed asynchronously with the operation of the switch unit. On the other hand, the current source circuit 102b is the same transistor type current source circuit. Therefore, the setting operation is desirably performed in synchronization with the operation of the switch unit.
[0236]
In the pixel configuration of this embodiment, when different current values are output from the same transistor type current source circuit and the current mirror type current source circuit of each pixel, the output of the same transistor type current source circuit It is desirable to set the current value larger than the current value of the output current of the current mirror type current source circuit. The reason is the same as that shown in the fifth embodiment, and thus the description thereof is omitted.
[0237]
This embodiment mode can be implemented freely combining with Embodiment Modes 1 to 3.
[0238]
(Embodiment 7)
In this embodiment, the structure and operation of each pixel will be described. Note that a case where each pixel has two pairs of a switch unit and a current source circuit is taken as an example. An example will be described in which the configurations of the two current source circuits of the two pairs are selected from the configurations of the five current source circuits shown in the third embodiment and combined.
[0239]
Note that a fourth combination example different from the first to third combination examples shown in the fourth to sixth embodiments will be described. In the fourth combination example, one of the two current source circuits included in the pixel (first current source circuit) is the current source circuit having the first configuration illustrated in FIG. Another current source circuit (second current source circuit) is the current source circuit having the fourth configuration shown in FIG. Note that the configuration of these current source circuits is the same as that of the third embodiment, and thus detailed description thereof is omitted.
[0240]
FIG. 22 shows the configuration of the pixels of the fourth combination example. Note that in FIG. 22, the same portions as those in FIGS. 9A and 12A are denoted by the same reference numerals. Note that the part corresponding to the first current source circuit is indicated by adding a after the reference in FIG. Further, the part corresponding to the second current source circuit is indicated by adding b after the reference in FIG. In addition, since the configuration of the two switch units (first switch unit and second switch unit) of the switch unit and the current source circuit included in each pixel can be referred to the second embodiment, it will be described here. Is omitted.
[0241]
Here, the first current source circuit 102a and the second current source circuit 102b can share wirings and elements. For example, a current transistor can be shared between different pixels. Further, the signal line can be shared. For example, the signal line GNa and the signal line GNb can be shared. Further, the signal line GHa and the signal line GHb can be shared. This structure is shown in FIG. Alternatively, the current line CLa and the current line CLb can be shared. This structure is shown in FIG. Further, the signal line Sb can be used instead of the current line CLb. This structure is shown in FIG. Note that the structures in FIGS. 23A to 23C can be freely combined.
[0242]
The setting method of each of the current source circuits 102a and 102b is the same as that in the third embodiment. The current source circuit 102a is a current mirror type current source circuit. Therefore, the setting operation can be performed asynchronously with the operation of the switch unit. On the other hand, the current source circuit 102b is a multi-gate type current source circuit. Therefore, the setting operation is desirably performed in synchronization with the operation of the switch unit.
[0243]
In the pixel configuration of this embodiment, when different current values are output from the multi-gate current source circuit and the current mirror-type current source circuit of each pixel, the output of the multi-gate current source circuit It is desirable to set the current value larger than the current value of the output current of the current mirror type current source circuit. The reason will be described below.
[0244]
As described in Embodiment 3, the multi-gate type current source circuit shares a part of the transistor that outputs current to the light emitting element and the transistor to which the control current is input. These transistors are separate in the source circuit. For this reason, the current mirror type current source circuit can input a control current having a larger current value than the output current value than the multi-gate type current source circuit. By using a control current having a large current value, the setting operation of the current source circuit can be performed accurately because it is fast and hardly affected by noise. Therefore, if an output current having the same current value is set, the setting operation of the current source circuit is slower in the multi-gate type current source circuit than in the current mirror type current source circuit. Therefore, in the multi-gate type current source circuit, the current value of the output current is made larger than the current mirror type current source circuit, the current value of the control current is increased, and the setting operation of the current source circuit is performed quickly and accurately. It is desirable to do.
[0245]
As described in the third embodiment, the current mirror type current source circuit has a large variation in output current compared to the multi-gate type current source circuit. The larger the current value of the output current of the current source circuit, the greater the influence of variation. Therefore, if output currents having the same current value are set, the current mirror type current source circuit has a larger variation in output current than the multi-gate type current source circuit. Therefore, in the current mirror type current source circuit, it is desirable to reduce the variation in the output current by reducing the current value of the output current compared to the multi-gate type current source circuit.
[0246]
As described above, in the pixel configuration of this embodiment, when the current values of the currents output from the multi-gate type current source circuit and the current mirror type current source circuit of each pixel are different, the multi-gate type current source It is desirable that the current value of the output current of the circuit is set larger than the current value of the output current of the current mirror type current source circuit.
[0247]
This embodiment mode can be implemented freely combining with Embodiment Modes 1 to 3.
[0248]
(Embodiment 8)
In this embodiment, the structure and operation of each pixel will be described. Note that a case where each pixel has two pairs of a switch unit and a current source circuit is taken as an example. An example will be described in which the configurations of the two current source circuits of the two pairs are selected from the configurations of the five current source circuits shown in the third embodiment and combined.
[0249]
Note that a fifth combination example different from the first to fourth combination examples shown in the fourth to seventh embodiments will be described. In the fifth combination example, one of the two current source circuits included in the pixel (first current source circuit) is the current source circuit having the first configuration illustrated in FIG. Another current source circuit (second current source circuit) is the current source circuit having the fifth configuration shown in FIG. Note that the configuration of these current source circuits is the same as that of the third embodiment, and thus detailed description thereof is omitted.
[0250]
FIG. 24 shows the pixel configuration of the fifth combination example. 24, the same portions as those in FIGS. 9A and 13A are denoted by the same reference numerals. Note that the part corresponding to the first current source circuit is indicated by adding a after the reference in FIG. Further, the part corresponding to the second current source circuit is indicated by adding b after the reference in FIG. In addition, since the configuration of the two switch units (first switch unit and second switch unit) of the switch unit and the current source circuit included in each pixel can be referred to the second embodiment, it will be described here. Is omitted.
[0251]
Here, the first current source circuit 102a and the second current source circuit 102b can share wirings and elements. For example, a current transistor can be shared between different pixels. Further, the signal line can be shared. For example, the signal line GNa and the signal line GNb can be shared. Further, the signal line GHa and the signal line GHb can be shared. This structure is shown in FIG. Alternatively, the current line CLa and the current line CLb can be shared. This structure is shown in FIG. Note that the structures in FIGS. 25A and 25B can be freely combined.
[0252]
The setting method of each of the current source circuits 102a and 102b is the same as that in the third embodiment. The current source circuit 102a is a current mirror type current source circuit. Therefore, the setting operation can be performed asynchronously with the operation of the switch unit. On the other hand, the current source circuit 102b is a multi-gate type current source circuit. Therefore, the setting operation is desirably performed in synchronization with the operation of the switch unit.
[0253]
In the pixel configuration of this embodiment, when different current values are output from the current mirror type current source circuit and the multi-gate type current source circuit of each pixel, the output of the current mirror type current source circuit It is desirable to set the current value larger than the current value of the output current of the multi-gate type current source circuit. The reason is the same as in the seventh embodiment, and the description is omitted.
[0254]
This embodiment mode can be implemented freely combining with Embodiment Modes 1 to 3.
[0255]
(Embodiment 9)
In this embodiment mode, four specific examples in the case of expressing gradation in combination with a time gradation method in the pixel configuration of the present invention are shown. Note that the basic description of the time gray scale method has been given in Embodiment 2, and therefore the description thereof is omitted here. In this embodiment, a case where 64 gradations are expressed is illustrated.
[0256]
A first example is shown. By appropriately determining the output currents of the plurality of current source circuits of each pixel, the current value (I) of the current flowing through the light emitting element is changed to a ratio of 1: 2. At this time, one frame period is divided into three subframe periods, and the ratio of the display period length (T) of each subframe period is set to 1: 4: 16. Thus, as shown in Table 1, 64 gradations can be expressed by the combination of the current flowing through the light emitting element (denoted as current I) and the length of the display period (denoted as period T).
[0257]
[Table 1]
Figure 0004693338
[0258]
A second example is shown. By appropriately determining the output currents of the plurality of current source circuits of each pixel, the current value (I) of the current flowing through the light emitting element is changed to a ratio of 1: 4. At this time, one frame period is divided into three subframe periods, and the ratio of the display period lengths (T) of each subframe period is set to 1: 2: 16. Thus, as shown in Table 2, 64 gradations can be expressed by the combination of the current I flowing through the light emitting element and the period T.
[0259]
[Table 2]
Figure 0004693338
[0260]
A third example is shown. By appropriately determining the output currents of the plurality of current source circuits of each pixel, the current value (I) of the current flowing through the light emitting element is changed to a ratio of 1: 2: 4. At this time, one frame period is divided into two subframe periods, and the ratio of the length (T) of the display period of each subframe period is set to 1: 8. Thus, as shown in Table 3, 64 gradations can be expressed by the combination of the current I flowing through the light emitting element and the period T.
[Table 3]
Figure 0004693338
[0261]
A fourth example is shown. By appropriately determining the output currents of the plurality of current source circuits included in each pixel, the current value (I) of the current flowing through the light emitting element is changed to a ratio of 1: 4: 16. At this time, one frame period is divided into two subframe periods, and the ratio of the display period length (T) of each subframe period is set to 1: 2. Thus, as shown in Table 4, 64 gradations can be expressed by the combination of the current I flowing through the light emitting element and the period T.
[0262]
[Table 4]
Figure 0004693338
[0263]
Note that this embodiment mode can be implemented by being freely combined with Embodiment Modes 1 to 8.
[0264]
(Embodiment 10)
In the first to ninth embodiments, each pixel has a plurality of pairs of current source circuits and switch units. However, each pixel may have only one pair of a current source circuit and a switch unit.
[0265]
If each pixel has one switch unit and current source circuit pair, two gradations can be expressed. Note that multiple gradations are possible by combining with other gradation display methods. For example, gradation display can be performed in combination with the time gradation method.
[0266]
This embodiment mode can be implemented by being freely combined with Embodiment Modes 1 to 9.
[0267]
(Embodiment 11)
Each pixel may have three or more current source circuits. For example, in the first combination example to the fifth combination example shown in the fourth to eighth embodiments, an arbitrary circuit is added among the current source circuits having the five configurations shown in the third embodiment. be able to.
[0268]
This embodiment mode can be implemented by being freely combined with Embodiment Modes 1 to 10.
[0269]
(Embodiment 12)
In this embodiment mode, a structure of a driver circuit that inputs a control current to each pixel in the display device of the present invention will be described.
[0270]
If the control current input to each pixel varies, the current value of the current output from the current source circuit of each pixel also varies. Therefore, a drive circuit configured to output a substantially constant control current to each current line is required. An example of such a drive circuit is shown below.
[0271]
For example, a signal line driver circuit having a configuration shown in Japanese Patent Application No. 2001-333462, Japanese Patent Application No. 2001-333466, Japanese Patent Application No. 2001-333470, Japanese Patent Application No. 2001-335917, or Japanese Patent Application No. 2001-335918 can be used. That is, the output current of the signal line driver circuit can be input to each pixel as a control current.
[0272]
In the display device of the present invention, by applying the signal line driver circuit, a substantially constant control current can be input to each pixel. In this way, it is possible to further reduce variations in image brightness.
[0273]
This embodiment mode can be implemented by being freely combined with Embodiment Modes 1 to 11.
[0274]
(Embodiment 13)
In this embodiment mode, a display system to which the present invention is applied will be described.
[0275]
Here, the display system means a memory for storing a video signal input to the display device, a circuit for outputting a control signal (clock pulse, start pulse, etc.) input to each drive circuit of the display device, and a controller for controlling them. Etc.
[0276]
An example of the display system is shown in FIG. In addition to the display device, the display system includes an A / D conversion circuit, a memory selection switch A, a memory selection switch B, a frame memory 1, a frame memory 2, a controller, a clock signal generation circuit, and a power generation circuit.
[0277]
The operation of the display system will be described. The A / D conversion circuit converts the video signal input to the display system into a digital video signal. The frame memory A or the frame memory B stores the digital video signal. Here, by using the frame memory A or the frame memory B for each period (every one frame period, every subframe period), it is possible to provide a margin for writing a signal to the memory and reading a signal from the memory. . The frame memory A or the frame memory B is selectively used by switching the memory selection switch A and the memory selection switch B by the controller. The clock generation circuit generates a clock signal or the like by a signal from the controller. The power generation circuit generates a predetermined power according to a signal from the controller. A signal read from the memory, a clock signal, a power supply, and the like are input to the display device via the FPC.
[0278]
Note that the display system to which the present invention is applied is not limited to the configuration shown in FIG. The present invention can be applied to display systems having any known configuration.
[0279]
This embodiment mode can be implemented by being freely combined with Embodiment Modes 1 to 12.
[0280]
(Embodiment 14)
The present invention can be applied to various electronic devices. That is, the components of the present invention can be applied to a portion (display unit) that performs image display of various electronic devices.
[0281]
As an example of the electronic apparatus of the present invention, a video camera, a digital camera, a goggle type display (head-mounted display), a navigation system, an audio playback device (car audio, audio component, etc.), a notebook type personal computer, a game machine, a portable information terminal (Mobile computer, mobile phone, portable game machine, electronic book or the like), image playback device provided with a recording medium (specifically, a device provided with a display that can play back a recording medium such as a DVD and display the image) ) And the like.
[0282]
Note that the present invention can be applied to various electronic devices without being limited to the above electronic devices.
[0283]
This embodiment mode can be implemented by being freely combined with Embodiment Modes 1 to 13.
[0284]
(Embodiment 15)
In the display device of the present invention, the current source transistor operates in the saturation region. Therefore, in this embodiment, an optimum range of the channel length of the current source transistor that can suppress the power consumption of the display device and can maintain the linearity of the operation in the saturation region of the current source transistor will be described. .
[0285]
The current source transistor included in the display device of the present invention operates in the saturation region, and its drain current I d Is represented by Equation 1 below. V gs Is the gate voltage, μ is the mobility, C 0 Is the gate capacitance per unit area, W is the channel width, L is the channel length, V th Is the threshold and drain current is d And
[0286]
[Formula 1]
I d = ΜC 0 W / L (V gs -V th ) 2 / 2
[0287]
From Equation 1, μ, C 0 , V th , W is fixed, I d Is V ds L and V without depending on the value of gs It can be seen that it is determined by the value of.
[0288]
Incidentally, power consumption corresponds to the product of current and voltage. I d Is proportional to the luminance of the light-emitting element, so when the luminance is determined, I d The value of is fixed. Therefore, when considering reduction of power consumption, | V gs It can be seen that a lower | is desirable, and therefore a smaller value of L is desirable.
[0289]
However, as the value of L decreases, the linearity of the saturation region is not gradually maintained due to the Early effect or the kink effect. That is, the operation of the current source transistor does not follow the above equation 1, and I d Value of V gradually ds Depends on. V ds The value of V is due to deterioration of the light emitting element. EL In order to increase with decreasing d The value of is easily affected by the deterioration of the light emitting element.
[0290]
In other words, it is not desirable that the value of L is too small in consideration of the linearity of the saturation region, and if it is too large, power consumption cannot be suppressed. Most preferably, the value of L is made smaller as long as the linearity of the saturation region is maintained.
[0291]
In FIG. 42, W = 4 μm, V ds L and ΔI in a P-channel TFT when = 10V d The relationship is shown. ΔI d Is I d Is a value obtained by differentiating L with respect to L. d It corresponds to the slope of. Therefore ΔI d The smaller the value, the more I d This means that the linearity is maintained. Then, as shown in FIG. 42, when L is increased, L is increased from about 100 μm to ΔI. d It can be seen that the value of has decreased dramatically. Therefore, in order to maintain the linearity of the saturation region, it can be seen that L is preferably about 100 μm or larger.
[0292]
In view of power consumption, it is more desirable that L is smaller. Therefore, in order to satisfy both conditions, it is most desirable that L is 100 ± 10 μm. That is, by setting the range of L to 90 μm ≦ L ≦ 110 μm, it is possible to suppress power consumption of a display device having a current source transistor and maintain linearity in a saturation region of the current source transistor.
[0293]
This embodiment mode can be implemented by being freely combined with Embodiment Modes 1 to 14.
[0294]
(Embodiment 16)
In the present embodiment, the driving method for further reducing the luminance variation described in the means for solving the problem, that is, the driving method for selectively using a plurality of current source circuits set to the same output current when expressing the same gradation. The structural example of the pixel which uses is shown.
[0295]
The pixel shown in this embodiment has a structure in which a plurality of current source circuits are provided and a switch unit paired with the plurality of current source circuits is shared. One digital video signal is input to each pixel, and an image is displayed by selectively using a plurality of current source circuits. Thus, the number of elements included in each pixel can be reduced and the aperture ratio can be increased. The plurality of current source circuits sharing the switch unit are set to output the same constant current. Then, when expressing the same gradation, different current source circuits that output the same constant current are used. In this way, even if the output current of the current source circuit varies, the current flowing through the light emitting element is averaged over time. Therefore, it is possible to visually reduce the luminance variation due to the variation in the output current of the current source circuit between the pixels.
[0296]
FIG. 43 shows a structure of the pixel of this embodiment mode. 7 and 8 are denoted by the same reference numerals, and description thereof is omitted.
[0297]
FIG. 43A shows a configuration in which the selection transistor 301 is shared in the switch portions 101a and 101b corresponding to the current source circuit. FIG. 43B shows a configuration in which the selection transistor 301 and the driving transistor 302 are shared in the switch portions 101a and 101b corresponding to the current source circuits 102a and 102b. Note that although not shown in FIG. 43, an erasing transistor 304 as shown in Embodiment Mode 2 may be provided. The connection method of the erasing transistor 304 in the pixel can be the same as that in the second embodiment.
[0298]
As the current source circuits 102a and 102b, the current source circuits having the first to fifth configurations described in Embodiment 3 can be freely applied. However, in the configuration in which a switch unit paired with a plurality of current source circuits is shared as in the present embodiment, conduction / non-conduction between terminal A and terminal B is selected for each of the current source circuits 102a and 102b. A function is necessary. The reason is that it is not possible to select a current source circuit that supplies current to the light emitting element from the plurality of current source circuits 102a and 102b by one switch unit arranged for the plurality of current source circuits. is there.
[0299]
For example, in the third embodiment, the current source circuits having the second to fifth configurations shown in FIGS. 10, 11, 12, and 13 are connected between the terminals A and B in the current source circuit 102 itself. There is a function to select conduction / non-conduction. That is, in the current source circuit having such a configuration, the terminal A and the terminal B are made non-conductive during the setting operation of the current source circuit, and the terminal A and the terminal B are made conductive when performing image display. be able to. On the other hand, in the third embodiment, the current source circuit having the first configuration shown in FIG. 9 or the like does not have a function of selecting conduction / non-conduction between the terminal A and the terminal B in the current source circuit 102 itself. That is, in the current source circuit having such a configuration, the terminal A and the terminal B are in a conductive state both when the current source circuit is set and when an image is displayed. Therefore, when the current source circuit having the configuration shown in FIG. 9 is used as the current source circuit of the pixel of this embodiment mode shown in FIG. 43, each current is generated by a signal different from the digital video signal. It is necessary to provide means for controlling conduction / non-conduction between the terminal A and the terminal B of the source circuit.
[0300]
In the pixel having the configuration of this embodiment, a display operation is performed using another current source circuit while the setting operation of one current source circuit is being performed among a plurality of current source circuits sharing the switch unit. be able to. Therefore, in the case of using the current source circuits of the second configuration to the fifth configuration in which the setting operation of the current source circuit and the current output cannot be performed simultaneously with the pixel configuration of the present embodiment, the current source circuit The setting operation and the display operation can be performed simultaneously.
[0301]
This embodiment mode can be implemented by being freely combined with Embodiment Modes 1 to 15.
【The invention's effect】
In the display device of the present invention, the current flowing through the light emitting element is maintained at a predetermined constant current when performing image display. Therefore, the light emitting element can emit light with a constant luminance regardless of changes in current characteristics due to deterioration or the like. Is possible. In addition, by selecting the on / off state of the switch unit with a digital video signal, each light emitting state or non-light emitting state of each pixel is selected. Therefore, the writing of the video signal to the pixel can be accelerated. Further, in the pixel in which the non-light emitting state is selected by the video signal, the current input to the light emitting element is completely cut off by the switch unit, so that accurate gradation expression is possible.
[0302]
In the conventional current writing type analog system pixel configuration, it is necessary to reduce the current input to the pixel in accordance with the luminance. Therefore, there is a problem that the influence of noise is large. On the other hand, in the pixel configuration of the display device of the present invention, the influence of noise can be reduced if the current value of the constant current flowing through the current source circuit is set to be large to some extent.
[0303]
In addition, the light-emitting element can emit light with a constant luminance regardless of changes in current characteristics due to deterioration, etc., and the signal writing speed to each pixel is fast, and an accurate gradation can be expressed. Thus, a display device that can be reduced in size at low cost and a driving method thereof can be provided.
[Brief description of the drawings]
FIG. 1 is a schematic diagram illustrating a structure of a pixel of a display device of the present invention.
FIG. 2 is a schematic diagram illustrating a structure of a pixel of a display device of the present invention.
FIG. 3 is a diagram showing a structure of a switch portion of a pixel of a display device of the present invention.
FIG. 4 is a diagram showing a driving method of a display device of the present invention.
FIG. 5 is a diagram showing a structure of a switch portion of a pixel of a display device of the present invention.
FIGS. 6A and 6B are diagrams illustrating a structure and a driving method of a switch portion of a pixel of a display device of the present invention. FIGS.
FIG. 7 is a diagram showing a structure of a pixel of a display device of the present invention.
FIG. 8 illustrates a structure of a pixel of a display device of the present invention.
9A and 9B are diagrams showing a structure and a driving method of a current source circuit of a pixel of a display device of the present invention.
10A and 10B are diagrams illustrating a structure and a driving method of a current source circuit of a pixel of a display device of the present invention.
11A and 11B illustrate a structure and a driving method of a current source circuit of a pixel in a display device of the present invention.
12A and 12B illustrate a structure and a driving method of a current source circuit of a pixel in a display device of the present invention.
FIGS. 13A and 13B illustrate a structure and a driving method of a current source circuit of a pixel of a display device of the present invention. FIGS.
FIG 14 is a diagram showing a driving method of a display device of the present invention;
FIG. 15 is a diagram showing a structure of a driver circuit of a display device of the present invention.
FIG 16 is a diagram showing a structure of a pixel of a display device of the present invention;
FIG. 17 is a diagram showing a structure of a pixel of a display device of the present invention.
FIG. 18 is a diagram showing a structure of a pixel of a display device of the present invention.
FIG 19 is a diagram showing a structure of a pixel of a display device of the present invention.
FIG. 20 is a diagram showing a structure of a pixel of a display device of the present invention.
FIG. 21 is a diagram showing a structure of a pixel of a display device of the present invention.
FIG 22 shows a structure of a pixel of a display device of the present invention.
FIG 23 shows a structure of a pixel of a display device of the present invention.
FIG 24 is a diagram showing a structure of a pixel of a display device of the present invention.
FIG. 25 is a diagram showing a structure of a pixel of a display device of the present invention.
FIG. 26 shows a structure of a pixel of a conventional display device.
FIG. 27 is a diagram showing an operation region of a driving TFT of a conventional display device.
FIG. 28 is a diagram showing a structure of a pixel of a conventional display device.
FIG. 29 is a diagram showing an operation of a pixel of a conventional display device.
30 is a diagram showing a configuration and operation of a pixel of a conventional display device.
FIG. 31 is a diagram showing an operation region of a driving TFT of a conventional display device.
FIG. 32 is a diagram showing an operation region of a driving TFT of a conventional display device.
33 is a diagram showing a structure of a current source circuit of a pixel in a display device of the present invention. FIG.
34 is a diagram showing a structure of a current source circuit of a pixel in a display device of the present invention. FIG.
FIG 35 shows a structure of a pixel of a display device of the present invention.
FIG 36 is a diagram showing a structure of a current source circuit of a pixel in a display device of the present invention.
FIG. 37 is a diagram showing a structure of a current source circuit of a pixel of a display device of the present invention.
FIG. 38 is a diagram showing a structure of a current source circuit of a pixel of a display device of the present invention.
FIG. 39 is a diagram showing a structure of a current source circuit of a pixel of a display device of the present invention.
FIG. 40 is a diagram showing a structure of a pixel of a display device of the present invention.
41 is a schematic diagram showing a configuration of a display system of the present invention. FIG.
FIG. 42 shows channel length L and ΔI. d The graph which shows the relationship.
FIG. 43 is a diagram showing a structure of a pixel of a display device of the present invention.

Claims (3)

制御電流が供給され、前記制御電流に対応した一定電流を出力電流とする複数の電流源回路と、デジタルの映像信号によって、前記複数の電流源回路各々から発光素子への前記出力電流の入力を選択する複数のスイッチ部とを有する画素を含み、
前記複数の電流源回路のうち１つは、
第１のトランジスタと、
前記第１のトランジスタのドレイン電流として前記制御電流を選択的に入力する第１の手段と、
前記第１のトランジスタのゲート電圧を保持する第２の手段と、
前記保持された第１のトランジスタのゲート電圧をゲート電圧とした第２のトランジスタと、
前記第１のトランジスタのゲートとドレインの電気的接続を選択する第３の手段と、
前記第２のトランジスタのドレイン電流を前記出力電流とする第４の手段とを有し、
前記複数の電流源回路のうち別の１つは、
ゲートとドレインが電気的に接続された第３のトランジスタと、
前記第３のトランジスタのドレイン電流として前記制御電流を選択的に入力する第５の手段と、
前記第３のトランジスタのゲート電圧を保持する第６の手段と、
前記保持された第３のトランジスタのゲート電圧をゲート電圧とした第４のトランジスタと、
前記第３のトランジスタのゲートと前記第４のトランジスタのゲートの電気的接続を選択する第７の手段と、
前記第４のトランジスタのドレイン電流を前記出力電流とする第８の手段とを有することを特徴とする表示装置。A control current is supplied, and a plurality of current source circuits that output a constant current corresponding to the control current as an output current, and a digital video signal is used to input the output current from each of the plurality of current source circuits to the light emitting element. A pixel having a plurality of switch portions to be selected,
One of the plurality of current source circuits is
A first transistor;
First means for selectively inputting the control current as a drain current of the first transistor;
Second means for holding a gate voltage of the first transistor;
A second transistor having the gate voltage of the held first transistor as a gate voltage;
A third means for selecting an electrical connection between the gate and drain of the first transistor;
And a fourth means for using the drain current of the second transistor as the output current,
Another one of the plurality of current source circuits is:
A third transistor having a gate and a drain electrically connected;
Fifth means for selectively inputting the control current as a drain current of the third transistor;
Sixth means for holding a gate voltage of the third transistor;
A fourth transistor having the gate voltage of the held third transistor as a gate voltage;
A seventh means for selecting an electrical connection between the gate of the third transistor and the gate of the fourth transistor;
And an eighth means for using the drain current of the fourth transistor as the output current. 請求項１において、
前記複数の電流源回路各々の前記出力電流の電流値は、互いに異なる値に設定されていることを特徴とする表示装置。In claim 1 ,
The display device characterized in that current values of the output currents of the plurality of current source circuits are set to different values. 請求項１又は請求項２において、
前記複数の電流源回路各々に入力される前記制御電流の電流値は、互いに異なる値に設定されていることを特徴とする表示装置。In claim 1 or claim 2 ,
The display device characterized in that current values of the control currents input to each of the plurality of current source circuits are set to different values.
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