JP4689161B2 - THIN FILM TRANSISTOR, DISPLAY DEVICE SUBSTRATE HAVING THE SAME, LIQUID CRYSTAL DISPLAY DEVICE USING THE SAME, AND DEFECT CORRECTION METHOD - Google Patents
THIN FILM TRANSISTOR, DISPLAY DEVICE SUBSTRATE HAVING THE SAME, LIQUID CRYSTAL DISPLAY DEVICE USING THE SAME, AND DEFECT CORRECTION METHOD Download PDFInfo
- Publication number
- JP4689161B2 JP4689161B2 JP2003411314A JP2003411314A JP4689161B2 JP 4689161 B2 JP4689161 B2 JP 4689161B2 JP 2003411314 A JP2003411314 A JP 2003411314A JP 2003411314 A JP2003411314 A JP 2003411314A JP 4689161 B2 JP4689161 B2 JP 4689161B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- source electrode
- display device
- drain
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000758 substrate Substances 0.000 title claims description 54
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 40
- 239000010409 thin film Substances 0.000 title claims description 36
- 230000007547 defect Effects 0.000 title claims description 35
- 238000000034 method Methods 0.000 title claims description 19
- 239000010408 film Substances 0.000 claims description 37
- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000000126 substance Substances 0.000 claims description 12
- 230000004048 modification Effects 0.000 description 20
- 238000012986 modification Methods 0.000 description 20
- 230000001681 protective effect Effects 0.000 description 16
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Electroluminescent Light Sources (AREA)
Description
本発明は、薄膜トランジスタ及びそれを備えた表示装置用基板及びそれを用いた液晶表示装置並びに欠陥修正方法に関する。 The present invention relates to a thin film transistor, a display device substrate including the same, a liquid crystal display device using the same, and a defect correcting method.
アクティブマトリクス型の液晶表示装置は、複数のゲートバスラインと、複数のゲートバスラインに絶縁膜を介して交差する複数のドレインバスラインとを有している。ゲートバスラインとドレインバスラインとの各交差部には、スイッチング素子として例えば薄膜トランジスタ(以下、TFTと略記する)が形成されている。TFTのドレイン電極はドレインバスラインに接続され、TFTのソース電極は画素に形成された画素電極に接続されている。ドレイン電極及びソース電極は所定の間隙を有して対向配置されている。 The active matrix liquid crystal display device includes a plurality of gate bus lines and a plurality of drain bus lines intersecting the plurality of gate bus lines with an insulating film interposed therebetween. For example, a thin film transistor (hereinafter abbreviated as TFT) is formed as a switching element at each intersection of the gate bus line and the drain bus line. The drain electrode of the TFT is connected to the drain bus line, and the source electrode of the TFT is connected to the pixel electrode formed in the pixel. The drain electrode and the source electrode are opposed to each other with a predetermined gap.
TFTは、ゲートバスラインに所定の電圧が印加されたときのみオン状態になり、ドレインバスラインを介して所定の階調電圧を画素電極に印加する。TFTがオフ状態になると当該階調電圧が画素電極に保持される。これにより、画素電極及び対向電極とその間に封止された液晶層とで形成される液晶容量により液晶分子が所定の傾斜状態に保持され、この傾斜状態に基づく所望の光透過率を維持して画像表示が行われる。 The TFT is turned on only when a predetermined voltage is applied to the gate bus line, and applies a predetermined gradation voltage to the pixel electrode via the drain bus line. When the TFT is turned off, the gradation voltage is held in the pixel electrode. Thereby, the liquid crystal molecules formed by the pixel electrode and the counter electrode and the liquid crystal layer sealed therebetween hold the liquid crystal molecules in a predetermined tilt state, and maintain a desired light transmittance based on the tilt state. An image is displayed.
一般に、ソース電極とドレイン電極との間隙は3〜10μm程度と狭いので、液晶表示装置の製造工程において、導電性異物がソース/ドレイン電極間に付着して短絡が発生することがある。ソース電極とドレイン電極との短絡が生じた画素は輝点や暗点の点欠陥画素になってしまう。 In general, since the gap between the source electrode and the drain electrode is as narrow as about 3 to 10 μm, a conductive foreign substance may adhere between the source / drain electrodes in the manufacturing process of the liquid crystal display device, thereby causing a short circuit. A pixel in which a short circuit between the source electrode and the drain electrode occurs becomes a point defect pixel with a bright spot or a dark spot.
ソース電極とドレイン電極との短絡が原因となって生じる点欠陥を防止するために、1つの画素に2個のTFTを形成した冗長構造を有する画素が知られている(特許文献1乃至3参照)。図8は、2個のTFT100、100’を有する画素の部分拡大図である。図8に示すように、ガラス基板等の透明絶縁基板103上には、図中左右方向に延びる複数のゲートバスライン102(図8では1本のみ図示している)が形成されている。また、透明絶縁基板103及びゲートバスライン102上には絶縁膜(不図示)が形成され、当該絶縁膜を介してゲートバスライン102に交差して図中上下方向に延びる複数のドレインバスライン104(図8では1本のみ図示している)が形成されている。ゲートバスライン102とドレインバスライン104との交差部には、TFT100、100’が形成されている。TFT100とTFT100’とは、ドレインバスライン104と画素電極106との間で電気的に並列に接続されている。
In order to prevent a point defect caused by a short circuit between the source electrode and the drain electrode, a pixel having a redundant structure in which two TFTs are formed in one pixel is known (see
TFT100、100’の形成領域のゲートバスライン102は各TFT100、100’のゲート電極として機能するようになっている。また、ゲート電極上の絶縁膜はゲート絶縁膜として機能するようになっている。ゲート絶縁膜上には動作半導体層(不図示)とチャネル保護膜116がこの順に形成されている。動作半導体層上のチャネル保護膜116の両側には、チャネル保護膜116に乗り上げて所定の間隙で対向する対向辺を有し、下層に不純物半導体層(不図示)が形成されたドレイン電極108及びソース電極110が形成されている。ドレイン電極108はドレインバスライン104に接続されている。ドレイン/ソース電極108、110上及びドレイン/ソース電極108、110の間隙に露出したチャネル保護膜116上には、保護膜(不図示)が形成されている。ソース電極110上の保護膜にコンタクトホール112が形成され、保護膜上に形成された画素電極106がコンタクトホール112を介してソース電極110に接続されている。また、仮想切断線114に沿ってドレイン電極108又はソース電極110のいずれかを切断することで、ドレイン電極108とソース電極110との間に流れる電流の電流経路を遮断できるようになっている。
The
TFT100’はTFT100と同様の構成を有している。ドレイン電極108’はドレインバスライン104に接続され、ソース電極110’はコンタクトホール112’を介して画素電極106に接続されている。また、仮想切断線114’に沿ってドレイン電極108’又はソース電極110’のいずれかを切断することで、ドレイン電極108’とソース電極110’との間に流れる電流の電流経路を遮断できるようになっている。
The TFT 100 ′ has the same configuration as the TFT 100. The
次に、画素の欠陥修正方法について図9を用いて説明する。図9は、TFT100、100’近傍の拡大図であって、TFT100’上に異物118が付着した際の欠陥修正方法を示している。図9に示すように、TFT100’のドレイン電極108’とソース電極110’との間に異物118が付着して両電極108’、110’が短絡した場合には、ソース電極110’の仮想切断線114’に沿ってレーザ光を照射してソース電極110’を切断して切断部120を形成する。切断部120でソース電極110’の電流経路は遮断されるので、電流はソース電極110’に流れなくなる。これにより、TFT100’は画素電極106から電気的に切り離される。ドレインバスライン104に印加された階調電圧は正常に動作するTFT100を介して画素電極106に印加されるので、液晶表示装置は所望の画像を表示することができる。TFT100’を画素電極106から切り離すために、ドレイン電極108’の仮想切断線114’でドレイン電極108’を切断してもよい。また、TFT100に異物が付着した場合には、TFT100の仮想切断線114でドレイン電極108又はソース電極110を切断し、TFT100を画素電極106から電気的に切り離す。これにより、正常に動作するTFT100’が画素電極106に階調電圧を印加する。
Next, a pixel defect correcting method will be described with reference to FIG. FIG. 9 is an enlarged view of the vicinity of the
TFT100’を画素電極106から電気的に切り離してもTFT100単体で画素電極106を駆動できるように、TFT100の大きさは冗長構造を有していないTFTと同程度の大きさに形成する必要がある。同様の理由で、TFT100’もTFT100と同じ大きさに形成する必要がある。また、コンタクトホール112、112’ 同士が繋がらないようにプロセスマージンをとる必要がある。このため、コンタクトホール112、112’間は所定距離だけ離す必要があり、TFT100、100’は当該距離の制約を受け、近接して形成することが困難である。このため、画素内でのTFT100、100’の占める面積の割合が大きくなり、画素の開口率の低下をもたらす。また、画素電極106上に2つのコンタクトホール112、112’を形成しなければならないので、さらに開口率の低下をもたらす。
The size of the TFT 100 needs to be the same as that of a TFT having no redundant structure so that the
画素の開口率が小さいと、液晶表示装置の画面を明るくするために、バックライトの輝度を上げなければならない。このため、液晶表示装置の消費電力が増加して、液晶表示装置の性能低下の一因となる。 If the aperture ratio of the pixels is small, the brightness of the backlight must be increased in order to brighten the screen of the liquid crystal display device. For this reason, the power consumption of a liquid crystal display device increases and it becomes a cause of the performance fall of a liquid crystal display device.
本発明の目的は、駆動能力の低下を抑制でき、画素の開口率を大きくできる薄膜トランジスタ及びそれを備えた表示装置用基板及びそれを用いた液晶表示装置並びに欠陥修正方法を提供することにある。 An object of the present invention is to provide a thin film transistor capable of suppressing a decrease in driving capability and increasing an aperture ratio of a pixel, a display device substrate including the thin film transistor, a liquid crystal display device using the thin film transistor, and a defect correcting method.
上記目的は、基板上に形成されたゲート電極と、絶縁膜を介して前記ゲート電極上に形成され、前記ゲート電極に沿って所定の間隙で対向する対向辺をそれぞれ有するドレイン電極及びソース電極と、前記ドレイン電極又は前記ソース電極に形成され、前記基板面の法線方向に見て、前記対向辺の少なくとも一方から前記ゲート電極に重ならない領域まで延びるスリットとを有することを特徴とする薄膜トランジスタによって達成される。 The object is to provide a gate electrode formed on a substrate, a drain electrode and a source electrode formed on the gate electrode via an insulating film and having opposing sides facing each other with a predetermined gap along the gate electrode, A thin film transistor formed on the drain electrode or the source electrode and extending from at least one of the opposing sides to a region that does not overlap the gate electrode when viewed in the normal direction of the substrate surface. Achieved.
本発明によれば、駆動能力の低下を抑制でき、画素の開口率を大きくできる薄膜トランジスタ及びそれを備えた表示装置用基板及びそれを用いた液晶表示装置並びに欠陥修正方法が実現できる。 According to the present invention, it is possible to realize a thin film transistor capable of suppressing a reduction in driving capability and increasing a pixel aperture ratio, a display device substrate including the thin film transistor, a liquid crystal display device using the thin film transistor, and a defect correcting method.
本発明の一実施の形態による薄膜トランジスタ及びそれを備えた表示装置用基板及びそれを用いた液晶表示装置並びに欠陥修正方法について図1乃至図7を用いて説明する。まず、本実施の形態による薄膜トランジスタ(TFT)1及びそれを備えたアレイ基板(表示装置用基板)3並びにそれを用いた液晶表示装置の概略の構成を図1及び図2を用いて説明する。図1は、アレイ基板3のTFT1近傍を画像表示面から見た拡大図を示している。図2は、アレイ基板3を用いた液晶表示装置をTFT1近傍で切断した液晶表示装置の端面形状を示し、図2(a)は図1のA−A線で切断した端面を示し、図2(b)は図1のB−B線で切断した端面を示している。
A thin film transistor, a display device substrate including the thin film transistor according to an embodiment of the present invention, a liquid crystal display device using the thin film transistor, and a defect correcting method will be described with reference to FIGS. First, a schematic configuration of a thin film transistor (TFT) 1 according to the present embodiment, an array substrate (display device substrate) 3 including the same, and a liquid crystal display device using the same will be described with reference to FIGS. FIG. 1 shows an enlarged view of the vicinity of the
図2に示すように、液晶表示装置は後程説明するTFT1、画素電極6等が形成されたアレイ基板3を有している。さらに、液晶表示装置はアレイ基板3に対向配置された対向基板5を有している。アレイ基板3と対向基板5との間には液晶が封止され、液晶層7が形成されている。
As shown in FIG. 2, the liquid crystal display device has an
図1及び図2に示すように、アレイ基板3は、ガラス基板等の透明絶縁基板20上に形成されて図1中左右方向に延びる複数のゲートバスライン2(図1では1本のみ図示している)を有している。また、透明絶縁基板20及びゲートバスライン2上には、例えばSiNx(窒化シリコン)からなる絶縁膜22が形成され、絶縁膜22を介してゲートバスライン2に交差して図1中上下方向に延びる複数のドレインバスライン4(図1では1本のみ図示している)が形成されている。ゲートバスライン2とドレインバスライン4との交差部には、TFT1が形成されている。
As shown in FIGS. 1 and 2, the
TFT1の形成領域のゲートバスライン2はTFT1のゲート電極2’として機能するようになっている。また、ゲート電極2’上の絶縁膜22はゲート絶縁膜22’として機能するようになっている。ゲート電極2’上には例えばアモルファスシリコンで形成された動作半導体層24とSiNxで形成されたチャネル保護膜16がこの順に形成されている。動作半導体層24上のチャネル保護膜16の両側には、チャネル保護膜16に乗り上げて所定の間隙で対向する対向辺を有し、下層に不純物半導体層(不図示)が形成されたドレイン電極8及びソース電極10が形成されている。ドレイン電極8はドレインバスライン4に接続されている。ドレイン/ソース電極8、10上及びドレイン/ソース電極8、10の間隙に露出したチャネル保護膜16上には、保護膜26が形成されている。ソース電極10上の保護膜26にコンタクトホール12が形成され、保護膜26上に形成された画素電極6がコンタクトホール12を介してソース電極10に接続されている。
The
ソース電極10は、透明絶縁基板20表面の法線方向に見て、ドレイン電極8に対向する対向辺からゲート電極2’に重ならない領域まで延びるスリット18を有している。スリット18はドレイン/ソース電極8、10間に導電性異物が付着して短絡した際にソース電極10の一部を切断するために用いられる。スリット18はソース電極10及び動作半導体層24を除去して形成されているので(図2(b)参照)、スリット18底部にはチャネル保護膜16と絶縁膜22とが露出している。スリット18により、ソース電極10はソース電極領域10a、10b、10cの3つの電極領域に分かれている。
The
ところで、2つのコンタクトホール112、112’を設けている従来のTFT100、100’(図8参照)と異なり、TFT1のコンタクトホール12は1つなので、スリット18のゲート電極2’に沿う方向の長さ(幅)はコンタクトホール12を形成する際の制約を受けることはない。このため、スリット18の幅は製造装置のプロセスマージンのみに制約され、可能な限り狭くすることができる。例えば、スリット18の幅は1〜3μm程度に形成できる。
By the way, unlike the
スリット18のゲート電極2’に直交する長さ(切れ込み量)はソース電極領域10cに流せる電流量に影響する。スリット18の切れ込み量が長くなる程、ソース電極領域10cでの電流の流路の幅が短くなるので、そこを流れる電流量は減少する。そこで、ソース電極領域10cに流せる電流量を可能な限り増やせ、ゲート電極2’に損傷を与えずにソース電極10が切断できるよう、スリット18の切れ込み量はゲート電極2’に重ならない領域まで延ばして形成してある。スリット18の幅及び切れ込み量を可能な限り小さく形成することで、スリット18を有するTFT1のドレイン電極8とソース電極10との間に流れる電流(ドレイン−ソース間電流)の電流量はスリット18を有しないTFTのドレイン−ソース間電流量とほぼ同じにできる。
The length (cut amount) of the
ゲート電極2’端辺に対向するスリット18の端辺(側壁18c)及びゲート電極2’端辺から側壁18cまでのスリット18の両端辺(側壁18a、18b)は、ソース電極10を切断するための開始点として用いられる。図1に示すように、側壁18a、18b、18cからソース電極10外周の側壁まで延びる仮想切断線14a、14b、14cのいずれかに沿ってソース電極10を切断することで、ドレイン−ソース間電流の電流経路の一部を遮断できるようになっている。仮想切断線14aでソース電極10を切断するとソース電極領域10aに流れる電流の電流経路を遮断でき、仮想切断線14bでソース電極10を切断するとソース電極領域10bに流れる電流の電流経路を遮断でき、仮想切断線14cでソース電極10を切断するとソース電極領域10cに流れる電流の電流経路を遮断できる。また,図中に示した仮想切断線14a、14b、14cは一例にすぎず、ソース電極領域10a、10b、10cの電流経路を遮断するように側壁18a、18b、18cからソース電極10の外周の側壁まで延びていればよい。
The end side (
次に、TFT1の欠陥修正方法について図3及び図4を用いて説明する。図3は、TFT1の欠陥修正方法を示している。図3に示すように、ソース電極領域10b側に異物28が付着してドレイン電極8とソース電極10とが短絡すると、ゲート電極2’のゲート電圧によらず、ドレイン電極8とソース電極10との間に電流が流れてしまう。こうなると、画素電極6には所定の階調電圧が印加及び保持されなくなって、当該画素は輝点や暗点の点欠陥画素になってしまう。
Next, a defect correcting method for the
そこで、異物28が付着したソース電極領域10bの仮想切断線14bに沿ってレーザ光を照射してソース電極領域10bを切断して切断部30を形成する。スリット18はゲート電極2’に重ならない領域まで延びて形成されているので、ソース電極領域10bの切断において、レーザ光でゲート電極2’を損傷してしまうことはない。切断部30でソース電極領域10bの電流経路は遮断されるので、ソース電極領域10bには電流が流れなくなる。これにより、ドレイン電極8とソース電極10との短絡部はTFT1から電気的に切り離される。また、仮想切断線14cでソース電極領域10cを切断しても、ソース電極領域10bに流れる電流をソース電極領域10cで遮断できるので、ドレイン電極8とソース電極10との短絡部をTFT1から電気的に切り離すことができる。
ソース電極領域10a側に異物が付着してドレイン電極8とソース電極10とが短絡した場合には、仮想切断線14aでソース電極領域10aを切断して、ドレイン電極8とソース電極10との短絡部をTFT1から電気的に切り離す。
Therefore, the
When a foreign substance adheres to the
図4は、ソース電極領域10bの切断前後でのドレイン−ソース間電流の電流経路の概念図を示している。図4(a)は切断前の電流経路を示し、図4(b)は切断後の電流経路を示している。図4(a)に示すように、ソース電極領域10bの切断前では、ドレイン電極8から供給された電流はドレイン電極8に対向するソース電極領域10a、10bに流入するので、動作半導体層24(図2参照)内の電流経路はほぼ長方形状になる。
FIG. 4 shows a conceptual diagram of the current path of the drain-source current before and after cutting the
ところが、図4(b)に示すように、ソース電極領域10bの切断後では、ソース電極領域10bには電流が流れない。このため、ソース電極領域10bに対向するドレイン電極8から供給された電流はソース電極領域10aに向かって流れるので、動作半導体層24内の電流経路は台形状になる。スリット18の幅を狭く形成してあるので、ソース電極領域10bに対向するドレイン電極8から供給された電流の一部はTFT1がオン状態の間にソース電極領域10aに流入できる。従って、ソース電極領域10bの切断後のTFT1の駆動能力の低下が抑制される。
However, as shown in FIG. 4B, no current flows through the
このように、本実施の形態によれば、TFT1の一部に異物28が付着してドレイン電極8とソース電極10との間で短絡欠陥が生じても、ソース電極10の一部を切断して短絡欠陥部をTFT1から電気的に切り離すことができる。
As described above, according to the present embodiment, even if the
また、短絡欠陥修正後のTFT1の駆動能力の低下を抑制できるので、TFT1の大きさは従来の冗長構造を有するTFT100、100’より小さくできる。これにより、一画素に対するTFT1の面積の占有率を小さくできる。さらに、TFT1は1つのコンタクトホール12のみで画素電極6に接続されるので、画素電極6をコンタクトホール12が占める面積の割合は従来の画素に比べて小さくなる。従って、画素の開口率は大きくなる。これにより、バックライトの輝度を下げても表示画面を十分な明るさにすることができるので、低消費電力化が図られて液晶表示装置の性能が向上する。
In addition, since it is possible to suppress a decrease in the driving capability of the
次に、本実施の形態の第1の変形例について、図5を用いて説明する。図5は、本変形例のアレイ基板3のTFT1近傍を画像表示面から見た拡大図を示している。以下の変形例において、図1に示した上記実施の形態のTFT1の構成要素と同一の作用・機能を奏する構成要素には同一の符号を付してその説明は省略する。上記実施の形態ではソース電極10にスリット18が形成されている。これに対し、本変形例ではドレイン電極8にスリット18が形成されている点に特徴を有している。
Next, a first modification of the present embodiment will be described with reference to FIG. FIG. 5 shows an enlarged view of the vicinity of the
図5に示すように、TFT1は1つのコンタクトホール12で画素電極6に接続されているので、上記実施の形態と同様に、スリット18の幅はコンタクトホール12を形成する際の制約を受けることはない。これにより、TFT1の大きさは従来の冗長構造を有するTFT100、100’より小さくでき、一画素に対するTFT1の面積の占有率を小さくできる。また、コンタクトホール12が画素電極6を占める面積の割合は従来の画素に比べて小さくなる。これにより、画素の開口率を大きくすることができる。
As shown in FIG. 5, since the
TFT1は仮想切断線32a、32b、32cのいずれか1つに沿ってドレイン電極8を切断することで、ドレイン−ソース間電流の電流経路の一部を遮断できるようになっている。異物(不図示)が付着してドレイン電極8とソース電極10との間で短絡欠陥が生じても、仮想切断線32a、32b、32cのいずれか1つでドレイン電極領域8a、8b、8cのいずれか1つを切断すれば、短絡欠陥部をTFT1から電気的に切り離すことができる。この場合、電流供給側に相当するドレイン電極8の一部が切断され、切断後のドレイン−ソース間電流量は切断前のそれより低下するが輝点や暗点には至らず、実用上の問題にはならない。
The
このように、本変形例では、TFT1の駆動能力が若干低下するものの、開口率を大きくできるので、液晶表示装置の性能を向上させることができる。
As described above, in this modified example, although the driving capability of the
次に、本実施の形態の第2の変形例について、図6を用いて説明する。図6は、本変形例のアレイ基板3のTFT1近傍を画像表示面から見た拡大図を示している。上記実施の形態ではソース電極10に1つのスリット18が形成されている。これに対し、本変形例ではソース電極10に2つのスリット18、18’が形成されている点に特徴を有している。
Next, a second modification of the present embodiment will be described with reference to FIG. FIG. 6 shows an enlarged view of the vicinity of the
ソース電極領域10a、10b、10dそれぞれ単体で画素電極6に供給できる電流量を上記実施の形態のソース電極領域10a、10bそれぞれ単体で供給できる電流量とほぼ同じにするためには、本変形例におけるTFT1の大きさは上記実施の形態のTFT1の大きさの約1.5倍にする必要がある。しかし、TFT1は1つのコンタクトホール12で画素電極6に接続されているので、スリット18、18’の幅はコンタクトホール12を形成する際の制約を受けることはない。このため、スリット18、18’は可能な限り小さくできる。これにより、従来のTFT100、100’が一画素に占める割合に比べて、TFT1が一画素に占める面積の割合を小さくできる。また、コンタクトホール12が画素電極6を占める面積の割合は従来の画素に比べて小さくなる。これにより、画素の開口率を大きくすることができる。
In order to make the amount of current that can be supplied to the
ソース電極領域10d及びこれに対向するドレイン電極8上に異物(不図示)が付着して、ソース電極10とドレイン電極8との間に短絡欠陥が生じた場合、仮想切断線14cでソース電極領域10dを切断すれば、短絡欠陥部をTFT1から電気的に切り離すことができる。この場合、ソース電極領域10a、10bで画素電極6に電流を供給できるので、上記実施の形態よりTFT1の駆動能力は高くなる。また、ソース電極領域10c、ソース電極領域10d及びこれらに対向するドレイン電極8上に異物が付着した場合、仮想切断線14b、14cでソース電極領域10b、10cを切断しても、ソース電極領域10aで画素電極6に電流を供給できる。
When a foreign substance (not shown) adheres to the
このように、本変形例では、開口率が若干低下するものの、欠陥修正後のTFT1の駆動能力の低下を抑制できるので、液晶表示装置の性能を向上させることができる。
As described above, in this modification, although the aperture ratio is slightly reduced, it is possible to suppress the decrease in the driving capability of the
次に、本実施の形態の第3の変形例について、図7を用いて説明する。図7は、本変形例のアレイ基板3のTFT1近傍を画像表示面から見た拡大図を示している。上記実施の形態ではTFT1の形成領域のゲートバスライン2がTFT1のゲート電極2’として機能するようになっている。これに対し、本変形例ではTFT1がゲートバスライン2に突出して形成されたゲート電極34を備えている点に特徴を有している。
Next, a third modification of the present embodiment will be described with reference to FIG. FIG. 7 shows an enlarged view of the vicinity of the
図7に示すように、本変形例では、ドレインバスライン4と画素電極6との間にゲート電極34を形成するため、図中左右方向の画素電極6の幅が短くなる。しかし、ゲートバスライン2上にTFT1を形成しない分だけ、図中上下方向の画素電極6の高さを長くできる。このため、本変形例での画素電極6は上記実施の形態とほぼ同じ面積に形成できる。TFT1と画素電極6とは1つのコンタクトホール12で接続されているので、コンタクトホール12が画素電極6を占める面積の割合は上記実施の形態と同じにできる。従って、本変形例の開口率は上記実施の形態の開口率とほぼ同じ大きさにすることができる。
As shown in FIG. 7, in this modification, the
また、ソース電極10にスリット18を形成することにより、TFT1の一部に異物(不図示)が付着してドレイン電極8とソース電極10との間に短絡欠陥が生じても、ソース電極10の一部を切断して短絡欠陥部をTFT1から電気的に切り離すことができる。TFT1及びスリット18の大きさを上記実施の形態のTFT1及びスリット18と同じ大きさに形成しておけば、ソース電極10の一部を切断しても、TFT1の駆動能力の低下を抑制できる。
このように、本変形例によれば、上記実施の形態と同様の効果が得られる。
Further, by forming the
Thus, according to this modification, the same effect as the above-described embodiment can be obtained.
本発明は、上記実施の形態に限らず種々の変形が可能である。
上記実施の形態では、画素電極6を駆動するTFT1を例に説明したが、本発明はこれに限られない。例えば、アレイ基板3上に一体形成され、ゲートバスライン2やドレインバスライン4を駆動する周辺駆動回路に用いる薄膜トランジスタをTFT1と同様の構成にしてもよい。この場合も、欠陥修正後の薄膜トランジスタの駆動能力の低下を抑制できる。
The present invention is not limited to the above embodiment, and various modifications can be made.
In the above embodiment, the
また、上記実施の形態の第2の変形例ではソース電極10にスリット18、18’を形成し、第3の変形例ではソース電極10にスリット18を形成しているが、本発明はこれに限られない。例えば、スリット18、18’をドレイン電極8に形成してもよい。この場合も、開口率の向上を図ることができる。
In the second modification of the above embodiment, the
また、上記実施の形態では、ソース電極10又はドレイン電極8のいずれか一方にスリット18が形成されているが、本発明はこれに限られない。例えば、ソース電極10とドレイン電極8の両方にスリット18が形成されていてもよい。この場合も、開口率の向上を図ることができる。
Moreover, in the said embodiment, although the
また、上記実施の形態では、液晶表示装置を例に説明したが、本発明はこれに限られない。例えば、有機EL(エレクトロルミネッセンス)表示装置に用いる薄膜トランジスタ及びそれを備えた表示装置用基板並びに欠陥修正方法に適用することができる。 In the above embodiment, the liquid crystal display device has been described as an example, but the present invention is not limited to this. For example, the present invention can be applied to a thin film transistor used in an organic EL (electroluminescence) display device, a display device substrate including the thin film transistor, and a defect correction method.
以上説明した実施の形態による薄膜トランジスタ及びそれを備えた表示装置用基板及びそれを用いた液晶表示装置並びに欠陥修正方法は、以下のようにまとめられる。
(付記1)
基板上に形成されたゲート電極と、
絶縁膜を介して前記ゲート電極上に形成され、前記ゲート電極に沿って所定の間隙で対向する対向辺をそれぞれ有するドレイン電極及びソース電極と、
前記ドレイン電極又は前記ソース電極に形成され、前記基板面の法線方向に見て、前記対向辺の少なくとも一方から前記ゲート電極に重ならない領域まで延びるスリットと
を有することを特徴とする薄膜トランジスタ。
(付記2)
付記1記載の薄膜トランジスタにおいて、
前記スリットの底部には、前記基板面の法線方向に見て、前記絶縁膜が露出していることを特徴とする薄膜トランジスタ。
(付記3)
付記1又は2に記載の薄膜トランジスタにおいて、
前記スリットは、複数形成されていることを特徴とする薄膜トランジスタ。
(付記4)
ゲートバスラインと、
前記ゲートバスラインに絶縁膜を介して交差して形成されたドレインバスラインと、
前記ゲートバスラインと前記ドレインバスラインとの交差部に形成された付記1乃至3のいずれか1項に記載の薄膜トランジスタと
を有することを特徴とする表示装置用基板。
(付記5)
付記4記載の表示装置用基板において、
前記薄膜トランジスタの前記ゲート電極は前記ゲートバスラインに接続され、前記ドレイン電極は前記ドレインバスラインに接続され、前記ソース電極は画素電極に接続されていることを特徴とする表示装置用基板。
(付記6)
対向配置された一対の基板と、前記基板間に封止された液晶層とを有する液晶表示装置において、
前記一対の基板の一方は、付記4又は5に記載の表示装置用基板であることを特徴とする液晶表示装置。
(付記7)
ゲート電極、ドレイン電極及びソース電極を有する薄膜トランジスタの欠陥修正方法において、
前記ドレイン電極と前記ソース電極との間に異物が付着して短絡欠陥部が生じたら、前記ドレイン電極又は前記ソース電極の少なくとも一方に設けられたスリットの側壁から前記ソース電極又は前記ドレイン電極外周の側壁まで前記ソース電極又は前記ドレイン電極の一部を切断し、
前記短絡欠陥部を前記薄膜トランジスタから電気的に切り離すこと
を特徴とする欠陥修正方法。
The thin film transistor according to the embodiment described above, the display device substrate including the thin film transistor, the liquid crystal display device using the thin film transistor, and the defect correcting method are summarized as follows.
(Appendix 1)
A gate electrode formed on the substrate;
A drain electrode and a source electrode, which are formed on the gate electrode through an insulating film and have opposing sides facing each other with a predetermined gap along the gate electrode;
A thin film transistor, comprising: a slit formed on the drain electrode or the source electrode and extending from at least one of the opposing sides to a region not overlapping with the gate electrode when viewed in a normal direction of the substrate surface.
(Appendix 2)
In the thin film transistor according to
A thin film transistor, wherein the insulating film is exposed at a bottom portion of the slit when viewed in a normal direction of the substrate surface.
(Appendix 3)
In the thin film transistor according to
A thin film transistor, wherein a plurality of the slits are formed.
(Appendix 4)
A gate bus line,
A drain bus line formed to intersect the gate bus line through an insulating film;
A display device substrate comprising: the thin film transistor according to any one of
(Appendix 5)
In the display device substrate according to attachment 4,
The display device substrate, wherein the gate electrode of the thin film transistor is connected to the gate bus line, the drain electrode is connected to the drain bus line, and the source electrode is connected to a pixel electrode.
(Appendix 6)
In a liquid crystal display device having a pair of substrates disposed opposite to each other and a liquid crystal layer sealed between the substrates,
One of said pair of board | substrates is a display apparatus substrate as described in
(Appendix 7)
In a defect correction method for a thin film transistor having a gate electrode, a drain electrode and a source electrode,
When a foreign substance adheres between the drain electrode and the source electrode and a short-circuit defect occurs, the outer periphery of the source electrode or the drain electrode is formed from a side wall of a slit provided in at least one of the drain electrode or the source electrode. Cutting a part of the source electrode or the drain electrode to the side wall;
The defect correcting method, wherein the short-circuit defect portion is electrically separated from the thin film transistor.
1、100、100’ TFT
2、102 ゲートバスライン
2’、34 ゲート電極
3 アレイ基板
4、104 ドレインバスライン
5 対向基板
6、106 画素電極
7 液晶層
8、108、108’ ドレイン電極
8a、8b、8c ドレイン電極領域
10、110、110’ ソース電極
10a、10b、10c、10d、10e ソース電極領域
12、112、112’ コンタクトホール
14a、14b、14c、32a、32b、32c、114、114’ 仮想切断線
16、116 チャネル保護膜
18 スリット
18a、18b、18c 側壁
20、103 透明絶縁基板
22 絶縁膜
22’ ゲート絶縁膜
24 動作半導体層
26 保護膜
28、118 異物
30、120 切断部
1, 100, 100 'TFT
2, 102
Claims (5)
絶縁膜を介して前記ゲート電極上に形成された動作半導体層と、
前記動作半導体層上に形成され、前記ゲート電極に沿って所定の間隙で対向する対向辺をそれぞれ有するドレイン電極及びソース電極と、
前記ドレイン電極又は前記ソース電極に形成され、前記ドレイン電極及び前記ソース電極間が短絡した際に前記ドレイン電極の一部又は前記ソース電極の一部を切断するために用いられ、前記基板面の法線方向に見て、前記対向辺の少なくとも一方から前記ゲート電極に重ならない領域まで延びるスリットと
を有することを特徴とする薄膜トランジスタ。 A gate electrode formed on the substrate;
An operating semiconductor layer formed on the gate electrode through an insulating film;
A drain electrode and a source electrode formed on the operating semiconductor layer and having opposing sides facing each other with a predetermined gap along the gate electrode;
Formed on the drain electrode or the source electrode, and used to cut a part of the drain electrode or a part of the source electrode when the drain electrode and the source electrode are short-circuited; And a slit extending from at least one of the opposing sides to a region not overlapping with the gate electrode when viewed in a line direction.
前記スリットの底部には、前記基板面の法線方向に見て、前記絶縁膜が露出していることを特徴とする薄膜トランジスタ。 The thin film transistor according to claim 1, wherein
A thin film transistor, wherein the insulating film is exposed at a bottom portion of the slit when viewed in a normal direction of the substrate surface.
前記ゲートバスラインに絶縁膜を介して交差して形成されたドレインバスラインと、
前記ゲートバスラインと前記ドレインバスラインとの交差部に形成された請求項1又は2に記載の薄膜トランジスタと
を有することを特徴とする表示装置用基板。 A gate bus line,
A drain bus line formed to intersect the gate bus line through an insulating film;
A display device substrate comprising: the thin film transistor according to claim 1, wherein the thin film transistor is formed at an intersection of the gate bus line and the drain bus line.
前記一対の基板の一方は、請求項3記載の表示装置用基板であることを特徴とする液晶表示装置。 In a liquid crystal display device having a pair of substrates disposed opposite to each other and a liquid crystal layer sealed between the substrates,
4. A liquid crystal display device, wherein one of the pair of substrates is a display device substrate according to claim 3.
前記ドレイン電極と前記ソース電極との間に異物が付着して短絡欠陥部が生じたら、前記ドレイン電極又は前記ソース電極の少なくとも一方に設けられたスリットの側壁から前記ソース電極又は前記ドレイン電極外周の側壁まで前記ソース電極の一部又は前記ドレイン電極の一部を切断し、
前記短絡欠陥部を前記薄膜トランジスタから電気的に切り離すこと
を特徴とする欠陥修正方法。 In the thin film transistor defect correction method according to claim 1 or 2 ,
When a foreign substance adheres between the drain electrode and the source electrode and a short-circuit defect occurs, the outer periphery of the source electrode or the drain electrode is formed from a side wall of a slit provided in at least one of the drain electrode or the source electrode. Cutting part of the source electrode or part of the drain electrode to the side wall;
The defect correcting method, wherein the short-circuit defect portion is electrically separated from the thin film transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003411314A JP4689161B2 (en) | 2003-12-10 | 2003-12-10 | THIN FILM TRANSISTOR, DISPLAY DEVICE SUBSTRATE HAVING THE SAME, LIQUID CRYSTAL DISPLAY DEVICE USING THE SAME, AND DEFECT CORRECTION METHOD |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003411314A JP4689161B2 (en) | 2003-12-10 | 2003-12-10 | THIN FILM TRANSISTOR, DISPLAY DEVICE SUBSTRATE HAVING THE SAME, LIQUID CRYSTAL DISPLAY DEVICE USING THE SAME, AND DEFECT CORRECTION METHOD |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005175109A JP2005175109A (en) | 2005-06-30 |
JP4689161B2 true JP4689161B2 (en) | 2011-05-25 |
Family
ID=34732087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003411314A Expired - Fee Related JP4689161B2 (en) | 2003-12-10 | 2003-12-10 | THIN FILM TRANSISTOR, DISPLAY DEVICE SUBSTRATE HAVING THE SAME, LIQUID CRYSTAL DISPLAY DEVICE USING THE SAME, AND DEFECT CORRECTION METHOD |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4689161B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007183529A (en) * | 2005-12-30 | 2007-07-19 | Lg Phillips Lcd Co Ltd | Flat display device and method for manufacturing the same |
CN100592181C (en) * | 2007-05-30 | 2010-02-24 | 北京京东方光电科技有限公司 | Recoverable image element structure |
CN101889302B (en) | 2007-12-11 | 2012-08-22 | 夏普株式会社 | Thin film transistor array substrate, display panel comprising the same, and method for manufacturing thin film transistor array substrate |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06102536A (en) * | 1992-09-22 | 1994-04-15 | Hitachi Ltd | Thin film transistor array |
JPH08190105A (en) * | 1995-01-11 | 1996-07-23 | Casio Comput Co Ltd | Display panel |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0766132B2 (en) * | 1987-09-03 | 1995-07-19 | 旭硝子株式会社 | Active matrix display device |
-
2003
- 2003-12-10 JP JP2003411314A patent/JP4689161B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06102536A (en) * | 1992-09-22 | 1994-04-15 | Hitachi Ltd | Thin film transistor array |
JPH08190105A (en) * | 1995-01-11 | 1996-07-23 | Casio Comput Co Ltd | Display panel |
Also Published As
Publication number | Publication date |
---|---|
JP2005175109A (en) | 2005-06-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7330222B2 (en) | Display device and method for fabricating the same | |
JP4044014B2 (en) | Thin film transistor for active matrix organic electroluminescence device | |
JP4349406B2 (en) | Electro-optical device substrate, electro-optical device, and electronic apparatus | |
JP6753885B2 (en) | How to fix defects in active matrix boards, display devices, and active matrix boards | |
JP2008032899A (en) | Liquid crystal display device | |
JP2007316104A (en) | Display device | |
JP2008070873A (en) | Flat panel display device | |
JP2011191791A (en) | Defect correcting method for liquid crystal display device | |
JP2007251100A (en) | Electro-optical device, electronic apparatus, and semiconductor device | |
US20110157527A1 (en) | Liquid crystal display device | |
JP2007010824A (en) | Liquid crystal display panel, and pixel defect correction method therefor | |
JP4689161B2 (en) | THIN FILM TRANSISTOR, DISPLAY DEVICE SUBSTRATE HAVING THE SAME, LIQUID CRYSTAL DISPLAY DEVICE USING THE SAME, AND DEFECT CORRECTION METHOD | |
JP2008089646A (en) | Display device | |
JP5096127B2 (en) | Display device | |
KR100648008B1 (en) | Array Panel used for a Liquid Crystal Display Device | |
JP2007241183A (en) | Display device and repairing method for display device | |
JP2007052286A (en) | Semiconductor element, liquid crystal display device, and method for repairing the same | |
US7072005B2 (en) | IPS LCD and repair method of cutting defective pixel electrode by forming window in capacitor storage circuit | |
JP5080402B2 (en) | Liquid crystal display device and manufacturing method thereof | |
CN215220723U (en) | Drive circuit structure and display panel | |
JP5162232B2 (en) | Display device | |
JP2004021087A (en) | Liquid crystal display and its manufacturing method | |
JP2011022414A (en) | Active matrix display device | |
JPH09318958A (en) | Liquid crystal display device and its manufacture | |
KR102452833B1 (en) | Image display device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050712 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050722 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060810 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080826 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080828 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081021 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081118 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081215 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090122 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20090213 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110119 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110216 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4689161 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |