JP4689161B2 - THIN FILM TRANSISTOR, DISPLAY DEVICE SUBSTRATE HAVING THE SAME, LIQUID CRYSTAL DISPLAY DEVICE USING THE SAME, AND DEFECT CORRECTION METHOD - Google Patents

THIN FILM TRANSISTOR, DISPLAY DEVICE SUBSTRATE HAVING THE SAME, LIQUID CRYSTAL DISPLAY DEVICE USING THE SAME, AND DEFECT CORRECTION METHOD Download PDF

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本発明は、薄膜トランジスタ及びそれを備えた表示装置用基板及びそれを用いた液晶表示装置並びに欠陥修正方法に関する。   The present invention relates to a thin film transistor, a display device substrate including the same, a liquid crystal display device using the same, and a defect correcting method.

アクティブマトリクス型の液晶表示装置は、複数のゲートバスラインと、複数のゲートバスラインに絶縁膜を介して交差する複数のドレインバスラインとを有している。ゲートバスラインとドレインバスラインとの各交差部には、スイッチング素子として例えば薄膜トランジスタ(以下、TFTと略記する)が形成されている。TFTのドレイン電極はドレインバスラインに接続され、TFTのソース電極は画素に形成された画素電極に接続されている。ドレイン電極及びソース電極は所定の間隙を有して対向配置されている。   The active matrix liquid crystal display device includes a plurality of gate bus lines and a plurality of drain bus lines intersecting the plurality of gate bus lines with an insulating film interposed therebetween. For example, a thin film transistor (hereinafter abbreviated as TFT) is formed as a switching element at each intersection of the gate bus line and the drain bus line. The drain electrode of the TFT is connected to the drain bus line, and the source electrode of the TFT is connected to the pixel electrode formed in the pixel. The drain electrode and the source electrode are opposed to each other with a predetermined gap.

TFTは、ゲートバスラインに所定の電圧が印加されたときのみオン状態になり、ドレインバスラインを介して所定の階調電圧を画素電極に印加する。TFTがオフ状態になると当該階調電圧が画素電極に保持される。これにより、画素電極及び対向電極とその間に封止された液晶層とで形成される液晶容量により液晶分子が所定の傾斜状態に保持され、この傾斜状態に基づく所望の光透過率を維持して画像表示が行われる。   The TFT is turned on only when a predetermined voltage is applied to the gate bus line, and applies a predetermined gradation voltage to the pixel electrode via the drain bus line. When the TFT is turned off, the gradation voltage is held in the pixel electrode. Thereby, the liquid crystal molecules formed by the pixel electrode and the counter electrode and the liquid crystal layer sealed therebetween hold the liquid crystal molecules in a predetermined tilt state, and maintain a desired light transmittance based on the tilt state. An image is displayed.

一般に、ソース電極とドレイン電極との間隙は3〜10μm程度と狭いので、液晶表示装置の製造工程において、導電性異物がソース/ドレイン電極間に付着して短絡が発生することがある。ソース電極とドレイン電極との短絡が生じた画素は輝点や暗点の点欠陥画素になってしまう。   In general, since the gap between the source electrode and the drain electrode is as narrow as about 3 to 10 μm, a conductive foreign substance may adhere between the source / drain electrodes in the manufacturing process of the liquid crystal display device, thereby causing a short circuit. A pixel in which a short circuit between the source electrode and the drain electrode occurs becomes a point defect pixel with a bright spot or a dark spot.

ソース電極とドレイン電極との短絡が原因となって生じる点欠陥を防止するために、1つの画素に2個のTFTを形成した冗長構造を有する画素が知られている(特許文献1乃至3参照)。図8は、2個のTFT100、100’を有する画素の部分拡大図である。図8に示すように、ガラス基板等の透明絶縁基板103上には、図中左右方向に延びる複数のゲートバスライン102(図8では1本のみ図示している)が形成されている。また、透明絶縁基板103及びゲートバスライン102上には絶縁膜(不図示)が形成され、当該絶縁膜を介してゲートバスライン102に交差して図中上下方向に延びる複数のドレインバスライン104(図8では1本のみ図示している)が形成されている。ゲートバスライン102とドレインバスライン104との交差部には、TFT100、100’が形成されている。TFT100とTFT100’とは、ドレインバスライン104と画素電極106との間で電気的に並列に接続されている。   In order to prevent a point defect caused by a short circuit between the source electrode and the drain electrode, a pixel having a redundant structure in which two TFTs are formed in one pixel is known (see Patent Documents 1 to 3). ). FIG. 8 is a partially enlarged view of a pixel having two TFTs 100 and 100 ′. As shown in FIG. 8, on a transparent insulating substrate 103 such as a glass substrate, a plurality of gate bus lines 102 (only one is shown in FIG. 8) extending in the left-right direction in the drawing are formed. In addition, an insulating film (not shown) is formed on the transparent insulating substrate 103 and the gate bus line 102, and a plurality of drain bus lines 104 extending in the vertical direction in the figure intersecting the gate bus line 102 through the insulating film. (Only one is shown in FIG. 8). TFTs 100 and 100 ′ are formed at the intersection between the gate bus line 102 and the drain bus line 104. The TFT 100 and the TFT 100 ′ are electrically connected in parallel between the drain bus line 104 and the pixel electrode 106.

TFT100、100’の形成領域のゲートバスライン102は各TFT100、100’のゲート電極として機能するようになっている。また、ゲート電極上の絶縁膜はゲート絶縁膜として機能するようになっている。ゲート絶縁膜上には動作半導体層(不図示)とチャネル保護膜116がこの順に形成されている。動作半導体層上のチャネル保護膜116の両側には、チャネル保護膜116に乗り上げて所定の間隙で対向する対向辺を有し、下層に不純物半導体層(不図示)が形成されたドレイン電極108及びソース電極110が形成されている。ドレイン電極108はドレインバスライン104に接続されている。ドレイン/ソース電極108、110上及びドレイン/ソース電極108、110の間隙に露出したチャネル保護膜116上には、保護膜(不図示)が形成されている。ソース電極110上の保護膜にコンタクトホール112が形成され、保護膜上に形成された画素電極106がコンタクトホール112を介してソース電極110に接続されている。また、仮想切断線114に沿ってドレイン電極108又はソース電極110のいずれかを切断することで、ドレイン電極108とソース電極110との間に流れる電流の電流経路を遮断できるようになっている。   The gate bus line 102 in the formation region of the TFTs 100 and 100 'functions as the gate electrode of each TFT 100 and 100'. The insulating film on the gate electrode functions as a gate insulating film. On the gate insulating film, an operating semiconductor layer (not shown) and a channel protective film 116 are formed in this order. On both sides of the channel protective film 116 on the operating semiconductor layer, a drain electrode 108 having opposing sides that run over the channel protective film 116 and face each other with a predetermined gap, and an impurity semiconductor layer (not shown) formed in the lower layer, and A source electrode 110 is formed. The drain electrode 108 is connected to the drain bus line 104. A protective film (not shown) is formed on the drain / source electrodes 108 and 110 and the channel protective film 116 exposed in the gap between the drain / source electrodes 108 and 110. A contact hole 112 is formed in the protective film on the source electrode 110, and the pixel electrode 106 formed on the protective film is connected to the source electrode 110 through the contact hole 112. Further, by cutting either the drain electrode 108 or the source electrode 110 along the virtual cutting line 114, the current path of the current flowing between the drain electrode 108 and the source electrode 110 can be cut off.

TFT100’はTFT100と同様の構成を有している。ドレイン電極108’はドレインバスライン104に接続され、ソース電極110’はコンタクトホール112’を介して画素電極106に接続されている。また、仮想切断線114’に沿ってドレイン電極108’又はソース電極110’のいずれかを切断することで、ドレイン電極108’とソース電極110’との間に流れる電流の電流経路を遮断できるようになっている。   The TFT 100 ′ has the same configuration as the TFT 100. The drain electrode 108 ′ is connected to the drain bus line 104, and the source electrode 110 ′ is connected to the pixel electrode 106 through the contact hole 112 ′. Further, by cutting either the drain electrode 108 ′ or the source electrode 110 ′ along the virtual cutting line 114 ′, the current path of the current flowing between the drain electrode 108 ′ and the source electrode 110 ′ can be cut off. It has become.

次に、画素の欠陥修正方法について図9を用いて説明する。図9は、TFT100、100’近傍の拡大図であって、TFT100’上に異物118が付着した際の欠陥修正方法を示している。図9に示すように、TFT100’のドレイン電極108’とソース電極110’との間に異物118が付着して両電極108’、110’が短絡した場合には、ソース電極110’の仮想切断線114’に沿ってレーザ光を照射してソース電極110’を切断して切断部120を形成する。切断部120でソース電極110’の電流経路は遮断されるので、電流はソース電極110’に流れなくなる。これにより、TFT100’は画素電極106から電気的に切り離される。ドレインバスライン104に印加された階調電圧は正常に動作するTFT100を介して画素電極106に印加されるので、液晶表示装置は所望の画像を表示することができる。TFT100’を画素電極106から切り離すために、ドレイン電極108’の仮想切断線114’でドレイン電極108’を切断してもよい。また、TFT100に異物が付着した場合には、TFT100の仮想切断線114でドレイン電極108又はソース電極110を切断し、TFT100を画素電極106から電気的に切り離す。これにより、正常に動作するTFT100’が画素電極106に階調電圧を印加する。   Next, a pixel defect correcting method will be described with reference to FIG. FIG. 9 is an enlarged view of the vicinity of the TFTs 100 and 100 ′ and shows a defect correcting method when a foreign substance 118 adheres to the TFT 100 ′. As shown in FIG. 9, when a foreign substance 118 adheres between the drain electrode 108 ′ and the source electrode 110 ′ of the TFT 100 ′ and the electrodes 108 ′ and 110 ′ are short-circuited, the source electrode 110 ′ is virtually disconnected. A laser beam is irradiated along the line 114 ′ to cut the source electrode 110 ′ to form the cut portion 120. Since the current path of the source electrode 110 ′ is cut off by the cutting part 120, no current flows to the source electrode 110 ′. As a result, the TFT 100 ′ is electrically disconnected from the pixel electrode 106. Since the gradation voltage applied to the drain bus line 104 is applied to the pixel electrode 106 via the normally operating TFT 100, the liquid crystal display device can display a desired image. In order to separate the TFT 100 ′ from the pixel electrode 106, the drain electrode 108 ′ may be cut along a virtual cutting line 114 ′ of the drain electrode 108 ′. In addition, when a foreign substance adheres to the TFT 100, the drain electrode 108 or the source electrode 110 is cut by the virtual cutting line 114 of the TFT 100, and the TFT 100 is electrically separated from the pixel electrode 106. Thereby, the normally operating TFT 100 ′ applies a gradation voltage to the pixel electrode 106.

TFT100’を画素電極106から電気的に切り離してもTFT100単体で画素電極106を駆動できるように、TFT100の大きさは冗長構造を有していないTFTと同程度の大きさに形成する必要がある。同様の理由で、TFT100’もTFT100と同じ大きさに形成する必要がある。また、コンタクトホール112、112’ 同士が繋がらないようにプロセスマージンをとる必要がある。このため、コンタクトホール112、112’間は所定距離だけ離す必要があり、TFT100、100’は当該距離の制約を受け、近接して形成することが困難である。このため、画素内でのTFT100、100’の占める面積の割合が大きくなり、画素の開口率の低下をもたらす。また、画素電極106上に2つのコンタクトホール112、112’を形成しなければならないので、さらに開口率の低下をもたらす。   The size of the TFT 100 needs to be the same as that of a TFT having no redundant structure so that the pixel electrode 106 can be driven by the TFT 100 alone even if the TFT 100 ′ is electrically disconnected from the pixel electrode 106. . For the same reason, the TFT 100 ′ needs to be formed in the same size as the TFT 100. Further, it is necessary to provide a process margin so that the contact holes 112 and 112 'are not connected to each other. For this reason, the contact holes 112 and 112 ′ need to be separated from each other by a predetermined distance, and the TFTs 100 and 100 ′ are limited by the distance and are difficult to form in close proximity. For this reason, the ratio of the area occupied by the TFTs 100 and 100 ′ in the pixel increases, resulting in a decrease in the aperture ratio of the pixel. In addition, since the two contact holes 112 and 112 'must be formed on the pixel electrode 106, the aperture ratio is further reduced.

画素の開口率が小さいと、液晶表示装置の画面を明るくするために、バックライトの輝度を上げなければならない。このため、液晶表示装置の消費電力が増加して、液晶表示装置の性能低下の一因となる。   If the aperture ratio of the pixels is small, the brightness of the backlight must be increased in order to brighten the screen of the liquid crystal display device. For this reason, the power consumption of a liquid crystal display device increases and it becomes a cause of the performance fall of a liquid crystal display device.

特開平5−341316号公報JP-A-5-341316 特開平1−169430号公報JP-A-1-169430 特開平7−104311号公報Japanese Patent Laid-Open No. 7-104311

本発明の目的は、駆動能力の低下を抑制でき、画素の開口率を大きくできる薄膜トランジスタ及びそれを備えた表示装置用基板及びそれを用いた液晶表示装置並びに欠陥修正方法を提供することにある。   An object of the present invention is to provide a thin film transistor capable of suppressing a decrease in driving capability and increasing an aperture ratio of a pixel, a display device substrate including the thin film transistor, a liquid crystal display device using the thin film transistor, and a defect correcting method.

上記目的は、基板上に形成されたゲート電極と、絶縁膜を介して前記ゲート電極上に形成され、前記ゲート電極に沿って所定の間隙で対向する対向辺をそれぞれ有するドレイン電極及びソース電極と、前記ドレイン電極又は前記ソース電極に形成され、前記基板面の法線方向に見て、前記対向辺の少なくとも一方から前記ゲート電極に重ならない領域まで延びるスリットとを有することを特徴とする薄膜トランジスタによって達成される。   The object is to provide a gate electrode formed on a substrate, a drain electrode and a source electrode formed on the gate electrode via an insulating film and having opposing sides facing each other with a predetermined gap along the gate electrode, A thin film transistor formed on the drain electrode or the source electrode and extending from at least one of the opposing sides to a region that does not overlap the gate electrode when viewed in the normal direction of the substrate surface. Achieved.

本発明によれば、駆動能力の低下を抑制でき、画素の開口率を大きくできる薄膜トランジスタ及びそれを備えた表示装置用基板及びそれを用いた液晶表示装置並びに欠陥修正方法が実現できる。   According to the present invention, it is possible to realize a thin film transistor capable of suppressing a reduction in driving capability and increasing a pixel aperture ratio, a display device substrate including the thin film transistor, a liquid crystal display device using the thin film transistor, and a defect correcting method.

本発明の一実施の形態による薄膜トランジスタ及びそれを備えた表示装置用基板及びそれを用いた液晶表示装置並びに欠陥修正方法について図1乃至図7を用いて説明する。まず、本実施の形態による薄膜トランジスタ(TFT)1及びそれを備えたアレイ基板(表示装置用基板)3並びにそれを用いた液晶表示装置の概略の構成を図1及び図2を用いて説明する。図1は、アレイ基板3のTFT1近傍を画像表示面から見た拡大図を示している。図2は、アレイ基板3を用いた液晶表示装置をTFT1近傍で切断した液晶表示装置の端面形状を示し、図2(a)は図1のA−A線で切断した端面を示し、図2(b)は図1のB−B線で切断した端面を示している。   A thin film transistor, a display device substrate including the thin film transistor according to an embodiment of the present invention, a liquid crystal display device using the thin film transistor, and a defect correcting method will be described with reference to FIGS. First, a schematic configuration of a thin film transistor (TFT) 1 according to the present embodiment, an array substrate (display device substrate) 3 including the same, and a liquid crystal display device using the same will be described with reference to FIGS. FIG. 1 shows an enlarged view of the vicinity of the TFT 1 of the array substrate 3 as seen from the image display surface. 2 shows an end face shape of the liquid crystal display device in which the liquid crystal display device using the array substrate 3 is cut in the vicinity of the TFT 1, and FIG. 2 (a) shows an end face cut along the line AA in FIG. (B) has shown the end surface cut | disconnected by the BB line of FIG.

図2に示すように、液晶表示装置は後程説明するTFT1、画素電極6等が形成されたアレイ基板3を有している。さらに、液晶表示装置はアレイ基板3に対向配置された対向基板5を有している。アレイ基板3と対向基板5との間には液晶が封止され、液晶層7が形成されている。   As shown in FIG. 2, the liquid crystal display device has an array substrate 3 on which a TFT 1, a pixel electrode 6 and the like which will be described later are formed. Further, the liquid crystal display device has a counter substrate 5 disposed to face the array substrate 3. Liquid crystal is sealed between the array substrate 3 and the counter substrate 5 to form a liquid crystal layer 7.

図1及び図2に示すように、アレイ基板3は、ガラス基板等の透明絶縁基板20上に形成されて図1中左右方向に延びる複数のゲートバスライン2(図1では1本のみ図示している)を有している。また、透明絶縁基板20及びゲートバスライン2上には、例えばSiNx(窒化シリコン)からなる絶縁膜22が形成され、絶縁膜22を介してゲートバスライン2に交差して図1中上下方向に延びる複数のドレインバスライン4(図1では1本のみ図示している)が形成されている。ゲートバスライン2とドレインバスライン4との交差部には、TFT1が形成されている。   As shown in FIGS. 1 and 2, the array substrate 3 is formed on a transparent insulating substrate 20 such as a glass substrate and extends in the left-right direction in FIG. 1 (only one is shown in FIG. 1). Have). Further, an insulating film 22 made of, for example, SiNx (silicon nitride) is formed on the transparent insulating substrate 20 and the gate bus line 2 and intersects the gate bus line 2 through the insulating film 22 in the vertical direction in FIG. A plurality of drain bus lines 4 (only one is shown in FIG. 1) are formed. A TFT 1 is formed at the intersection of the gate bus line 2 and the drain bus line 4.

TFT1の形成領域のゲートバスライン2はTFT1のゲート電極2’として機能するようになっている。また、ゲート電極2’上の絶縁膜22はゲート絶縁膜22’として機能するようになっている。ゲート電極2’上には例えばアモルファスシリコンで形成された動作半導体層24とSiNxで形成されたチャネル保護膜16がこの順に形成されている。動作半導体層24上のチャネル保護膜16の両側には、チャネル保護膜16に乗り上げて所定の間隙で対向する対向辺を有し、下層に不純物半導体層(不図示)が形成されたドレイン電極8及びソース電極10が形成されている。ドレイン電極8はドレインバスライン4に接続されている。ドレイン/ソース電極8、10上及びドレイン/ソース電極8、10の間隙に露出したチャネル保護膜16上には、保護膜26が形成されている。ソース電極10上の保護膜26にコンタクトホール12が形成され、保護膜26上に形成された画素電極6がコンタクトホール12を介してソース電極10に接続されている。   The gate bus line 2 in the formation region of the TFT 1 functions as the gate electrode 2 ′ of the TFT 1. Further, the insulating film 22 on the gate electrode 2 'functions as the gate insulating film 22'. On the gate electrode 2 ′, for example, an operating semiconductor layer 24 made of amorphous silicon and a channel protective film 16 made of SiNx are formed in this order. On both sides of the channel protective film 16 on the operating semiconductor layer 24, the drain electrode 8 has opposing sides that run over the channel protective film 16 and face each other with a predetermined gap, and an impurity semiconductor layer (not shown) is formed in the lower layer. And the source electrode 10 is formed. The drain electrode 8 is connected to the drain bus line 4. A protective film 26 is formed on the drain / source electrodes 8 and 10 and on the channel protective film 16 exposed in the gap between the drain / source electrodes 8 and 10. A contact hole 12 is formed in the protective film 26 on the source electrode 10, and the pixel electrode 6 formed on the protective film 26 is connected to the source electrode 10 through the contact hole 12.

ソース電極10は、透明絶縁基板20表面の法線方向に見て、ドレイン電極8に対向する対向辺からゲート電極2’に重ならない領域まで延びるスリット18を有している。スリット18はドレイン/ソース電極8、10間に導電性異物が付着して短絡した際にソース電極10の一部を切断するために用いられる。スリット18はソース電極10及び動作半導体層24を除去して形成されているので(図2(b)参照)、スリット18底部にはチャネル保護膜16と絶縁膜22とが露出している。スリット18により、ソース電極10はソース電極領域10a、10b、10cの3つの電極領域に分かれている。   The source electrode 10 has a slit 18 that extends from an opposite side facing the drain electrode 8 to a region not overlapping the gate electrode 2 ′ when viewed in the normal direction of the surface of the transparent insulating substrate 20. The slit 18 is used to cut a part of the source electrode 10 when a conductive foreign material adheres between the drain / source electrodes 8 and 10 and is short-circuited. Since the slit 18 is formed by removing the source electrode 10 and the operating semiconductor layer 24 (see FIG. 2B), the channel protective film 16 and the insulating film 22 are exposed at the bottom of the slit 18. The source electrode 10 is divided into three electrode regions 10 a, 10 b, and 10 c by the slit 18.

ところで、2つのコンタクトホール112、112’を設けている従来のTFT100、100’(図8参照)と異なり、TFT1のコンタクトホール12は1つなので、スリット18のゲート電極2’に沿う方向の長さ(幅)はコンタクトホール12を形成する際の制約を受けることはない。このため、スリット18の幅は製造装置のプロセスマージンのみに制約され、可能な限り狭くすることができる。例えば、スリット18の幅は1〜3μm程度に形成できる。   By the way, unlike the conventional TFTs 100, 100 ′ (see FIG. 8) in which two contact holes 112, 112 ′ are provided, the TFT 1 has only one contact hole 12, so the length of the slit 18 in the direction along the gate electrode 2 ′. The thickness (width) is not restricted when the contact hole 12 is formed. For this reason, the width of the slit 18 is limited only by the process margin of the manufacturing apparatus, and can be made as narrow as possible. For example, the width of the slit 18 can be formed to about 1 to 3 μm.

スリット18のゲート電極2’に直交する長さ(切れ込み量)はソース電極領域10cに流せる電流量に影響する。スリット18の切れ込み量が長くなる程、ソース電極領域10cでの電流の流路の幅が短くなるので、そこを流れる電流量は減少する。そこで、ソース電極領域10cに流せる電流量を可能な限り増やせ、ゲート電極2’に損傷を与えずにソース電極10が切断できるよう、スリット18の切れ込み量はゲート電極2’に重ならない領域まで延ばして形成してある。スリット18の幅及び切れ込み量を可能な限り小さく形成することで、スリット18を有するTFT1のドレイン電極8とソース電極10との間に流れる電流(ドレイン−ソース間電流)の電流量はスリット18を有しないTFTのドレイン−ソース間電流量とほぼ同じにできる。   The length (cut amount) of the slit 18 perpendicular to the gate electrode 2 ′ affects the amount of current that can flow through the source electrode region 10 c. The longer the slit 18 is cut, the shorter the width of the current flow path in the source electrode region 10c, and the smaller the amount of current flowing therethrough. Therefore, the amount of current that can be passed through the source electrode region 10c can be increased as much as possible, and the cut amount of the slit 18 is extended to a region that does not overlap the gate electrode 2 ′ so that the source electrode 10 can be cut without damaging the gate electrode 2 ′. Formed. By forming the slit 18 with the width and the cut amount as small as possible, the amount of current flowing between the drain electrode 8 and the source electrode 10 of the TFT 1 having the slit 18 (drain-source current) It can be made almost the same as the drain-source current amount of the TFT not having it.

ゲート電極2’端辺に対向するスリット18の端辺(側壁18c)及びゲート電極2’端辺から側壁18cまでのスリット18の両端辺(側壁18a、18b)は、ソース電極10を切断するための開始点として用いられる。図1に示すように、側壁18a、18b、18cからソース電極10外周の側壁まで延びる仮想切断線14a、14b、14cのいずれかに沿ってソース電極10を切断することで、ドレイン−ソース間電流の電流経路の一部を遮断できるようになっている。仮想切断線14aでソース電極10を切断するとソース電極領域10aに流れる電流の電流経路を遮断でき、仮想切断線14bでソース電極10を切断するとソース電極領域10bに流れる電流の電流経路を遮断でき、仮想切断線14cでソース電極10を切断するとソース電極領域10cに流れる電流の電流経路を遮断できる。また,図中に示した仮想切断線14a、14b、14cは一例にすぎず、ソース電極領域10a、10b、10cの電流経路を遮断するように側壁18a、18b、18cからソース電極10の外周の側壁まで延びていればよい。   The end side (side wall 18c) of the slit 18 facing the end side of the gate electrode 2 ′ and the both end sides (side walls 18a, 18b) of the slit 18 from the end side of the gate electrode 2 ′ to the side wall 18c cut the source electrode 10. Used as a starting point. As shown in FIG. 1, the drain-source current is cut by cutting the source electrode 10 along one of the virtual cutting lines 14 a, 14 b, 14 c extending from the side walls 18 a, 18 b, 18 c to the side wall on the outer periphery of the source electrode 10. A part of the current path can be cut off. Cutting the source electrode 10 with the virtual cutting line 14a can cut off the current path of the current flowing through the source electrode region 10a, and cutting the source electrode 10 with the virtual cutting line 14b can cut off the current path of the current flowing through the source electrode region 10b, When the source electrode 10 is cut by the virtual cutting line 14c, the current path of the current flowing through the source electrode region 10c can be cut off. Further, the virtual cutting lines 14a, 14b, and 14c shown in the drawing are merely examples, and the outer periphery of the source electrode 10 is separated from the side walls 18a, 18b, and 18c so as to cut off the current path of the source electrode regions 10a, 10b, and 10c. It only needs to extend to the side wall.

次に、TFT1の欠陥修正方法について図3及び図4を用いて説明する。図3は、TFT1の欠陥修正方法を示している。図3に示すように、ソース電極領域10b側に異物28が付着してドレイン電極8とソース電極10とが短絡すると、ゲート電極2’のゲート電圧によらず、ドレイン電極8とソース電極10との間に電流が流れてしまう。こうなると、画素電極6には所定の階調電圧が印加及び保持されなくなって、当該画素は輝点や暗点の点欠陥画素になってしまう。   Next, a defect correcting method for the TFT 1 will be described with reference to FIGS. FIG. 3 shows a defect correction method for the TFT 1. As shown in FIG. 3, when the foreign substance 28 adheres to the source electrode region 10b side and the drain electrode 8 and the source electrode 10 are short-circuited, the drain electrode 8 and the source electrode 10 are not affected by the gate voltage of the gate electrode 2 ′. A current flows during the period. As a result, a predetermined gradation voltage is not applied to and held in the pixel electrode 6, and the pixel becomes a point defect pixel of a bright spot or a dark spot.

そこで、異物28が付着したソース電極領域10bの仮想切断線14bに沿ってレーザ光を照射してソース電極領域10bを切断して切断部30を形成する。スリット18はゲート電極2’に重ならない領域まで延びて形成されているので、ソース電極領域10bの切断において、レーザ光でゲート電極2’を損傷してしまうことはない。切断部30でソース電極領域10bの電流経路は遮断されるので、ソース電極領域10bには電流が流れなくなる。これにより、ドレイン電極8とソース電極10との短絡部はTFT1から電気的に切り離される。また、仮想切断線14cでソース電極領域10cを切断しても、ソース電極領域10bに流れる電流をソース電極領域10cで遮断できるので、ドレイン電極8とソース電極10との短絡部をTFT1から電気的に切り離すことができる。
ソース電極領域10a側に異物が付着してドレイン電極8とソース電極10とが短絡した場合には、仮想切断線14aでソース電極領域10aを切断して、ドレイン電極8とソース電極10との短絡部をTFT1から電気的に切り離す。
Therefore, the cut portion 30 is formed by cutting the source electrode region 10b by irradiating laser light along the virtual cutting line 14b of the source electrode region 10b to which the foreign substance 28 is adhered. Since the slit 18 is formed to extend to a region that does not overlap with the gate electrode 2 ′, the gate electrode 2 ′ is not damaged by the laser beam when the source electrode region 10b is cut. Since the current path of the source electrode region 10b is cut off by the cutting part 30, no current flows through the source electrode region 10b. Thereby, the short-circuit portion between the drain electrode 8 and the source electrode 10 is electrically disconnected from the TFT 1. Further, even if the source electrode region 10c is cut by the virtual cutting line 14c, the current flowing through the source electrode region 10b can be blocked by the source electrode region 10c, so that the short-circuit portion between the drain electrode 8 and the source electrode 10 can be electrically Can be separated.
When a foreign substance adheres to the source electrode region 10a side and the drain electrode 8 and the source electrode 10 are short-circuited, the source electrode region 10a is cut by the virtual cutting line 14a, and the drain electrode 8 and the source electrode 10 are short-circuited. The part is electrically disconnected from TFT1.

図4は、ソース電極領域10bの切断前後でのドレイン−ソース間電流の電流経路の概念図を示している。図4(a)は切断前の電流経路を示し、図4(b)は切断後の電流経路を示している。図4(a)に示すように、ソース電極領域10bの切断前では、ドレイン電極8から供給された電流はドレイン電極8に対向するソース電極領域10a、10bに流入するので、動作半導体層24(図2参照)内の電流経路はほぼ長方形状になる。   FIG. 4 shows a conceptual diagram of the current path of the drain-source current before and after cutting the source electrode region 10b. FIG. 4A shows a current path before cutting, and FIG. 4B shows a current path after cutting. As shown in FIG. 4A, before the source electrode region 10b is cut, the current supplied from the drain electrode 8 flows into the source electrode regions 10a and 10b facing the drain electrode 8, so that the operating semiconductor layer 24 ( The current path in FIG. 2) is almost rectangular.

ところが、図4(b)に示すように、ソース電極領域10bの切断後では、ソース電極領域10bには電流が流れない。このため、ソース電極領域10bに対向するドレイン電極8から供給された電流はソース電極領域10aに向かって流れるので、動作半導体層24内の電流経路は台形状になる。スリット18の幅を狭く形成してあるので、ソース電極領域10bに対向するドレイン電極8から供給された電流の一部はTFT1がオン状態の間にソース電極領域10aに流入できる。従って、ソース電極領域10bの切断後のTFT1の駆動能力の低下が抑制される。   However, as shown in FIG. 4B, no current flows through the source electrode region 10b after the source electrode region 10b is cut. For this reason, since the current supplied from the drain electrode 8 facing the source electrode region 10b flows toward the source electrode region 10a, the current path in the operating semiconductor layer 24 has a trapezoidal shape. Since the width of the slit 18 is narrow, a part of the current supplied from the drain electrode 8 facing the source electrode region 10b can flow into the source electrode region 10a while the TFT 1 is in the on state. Therefore, a decrease in the driving capability of the TFT 1 after the source electrode region 10b is cut is suppressed.

このように、本実施の形態によれば、TFT1の一部に異物28が付着してドレイン電極8とソース電極10との間で短絡欠陥が生じても、ソース電極10の一部を切断して短絡欠陥部をTFT1から電気的に切り離すことができる。   As described above, according to the present embodiment, even if the foreign matter 28 adheres to a part of the TFT 1 and a short-circuit defect occurs between the drain electrode 8 and the source electrode 10, a part of the source electrode 10 is cut. Thus, the short-circuit defect portion can be electrically separated from the TFT 1.

また、短絡欠陥修正後のTFT1の駆動能力の低下を抑制できるので、TFT1の大きさは従来の冗長構造を有するTFT100、100’より小さくできる。これにより、一画素に対するTFT1の面積の占有率を小さくできる。さらに、TFT1は1つのコンタクトホール12のみで画素電極6に接続されるので、画素電極6をコンタクトホール12が占める面積の割合は従来の画素に比べて小さくなる。従って、画素の開口率は大きくなる。これにより、バックライトの輝度を下げても表示画面を十分な明るさにすることができるので、低消費電力化が図られて液晶表示装置の性能が向上する。   In addition, since it is possible to suppress a decrease in the driving capability of the TFT 1 after correcting the short-circuit defect, the size of the TFT 1 can be made smaller than the TFTs 100 and 100 ′ having the conventional redundant structure. Thereby, the occupation ratio of the area of TFT1 with respect to one pixel can be reduced. Further, since the TFT 1 is connected to the pixel electrode 6 by only one contact hole 12, the ratio of the area occupied by the contact hole 12 in the pixel electrode 6 is smaller than that of the conventional pixel. Accordingly, the aperture ratio of the pixel is increased. Thereby, even if the brightness of the backlight is lowered, the display screen can be made sufficiently bright, so that the power consumption is reduced and the performance of the liquid crystal display device is improved.

次に、本実施の形態の第1の変形例について、図5を用いて説明する。図5は、本変形例のアレイ基板3のTFT1近傍を画像表示面から見た拡大図を示している。以下の変形例において、図1に示した上記実施の形態のTFT1の構成要素と同一の作用・機能を奏する構成要素には同一の符号を付してその説明は省略する。上記実施の形態ではソース電極10にスリット18が形成されている。これに対し、本変形例ではドレイン電極8にスリット18が形成されている点に特徴を有している。   Next, a first modification of the present embodiment will be described with reference to FIG. FIG. 5 shows an enlarged view of the vicinity of the TFT 1 of the array substrate 3 of this modification as seen from the image display surface. In the following modified example, the same reference numerals are given to components having the same functions and functions as the components of the TFT 1 of the above-described embodiment shown in FIG. 1, and the description thereof is omitted. In the above embodiment, the slit 18 is formed in the source electrode 10. On the other hand, the present modification is characterized in that a slit 18 is formed in the drain electrode 8.

図5に示すように、TFT1は1つのコンタクトホール12で画素電極6に接続されているので、上記実施の形態と同様に、スリット18の幅はコンタクトホール12を形成する際の制約を受けることはない。これにより、TFT1の大きさは従来の冗長構造を有するTFT100、100’より小さくでき、一画素に対するTFT1の面積の占有率を小さくできる。また、コンタクトホール12が画素電極6を占める面積の割合は従来の画素に比べて小さくなる。これにより、画素の開口率を大きくすることができる。   As shown in FIG. 5, since the TFT 1 is connected to the pixel electrode 6 by one contact hole 12, the width of the slit 18 is restricted when the contact hole 12 is formed as in the above embodiment. There is no. As a result, the size of the TFT 1 can be made smaller than those of the conventional TFTs 100 and 100 ′ having the redundant structure, and the area occupation ratio of the TFT 1 with respect to one pixel can be reduced. Further, the ratio of the area that the contact hole 12 occupies the pixel electrode 6 is smaller than that of the conventional pixel. Thereby, the aperture ratio of the pixel can be increased.

TFT1は仮想切断線32a、32b、32cのいずれか1つに沿ってドレイン電極8を切断することで、ドレイン−ソース間電流の電流経路の一部を遮断できるようになっている。異物(不図示)が付着してドレイン電極8とソース電極10との間で短絡欠陥が生じても、仮想切断線32a、32b、32cのいずれか1つでドレイン電極領域8a、8b、8cのいずれか1つを切断すれば、短絡欠陥部をTFT1から電気的に切り離すことができる。この場合、電流供給側に相当するドレイン電極8の一部が切断され、切断後のドレイン−ソース間電流量は切断前のそれより低下するが輝点や暗点には至らず、実用上の問題にはならない。   The TFT 1 can cut off the drain electrode 8 along any one of the virtual cutting lines 32a, 32b, and 32c, thereby cutting off a part of the current path of the drain-source current. Even if a foreign substance (not shown) adheres and a short-circuit defect occurs between the drain electrode 8 and the source electrode 10, the drain electrode regions 8 a, 8 b, 8 c of any one of the virtual cutting lines 32 a, 32 b, 32 c If any one of them is cut, the short-circuit defect portion can be electrically separated from the TFT 1. In this case, a part of the drain electrode 8 corresponding to the current supply side is cut, and the drain-source current amount after cutting is lower than that before cutting, but it does not reach a bright spot or dark spot, and is practical. It doesn't matter.

このように、本変形例では、TFT1の駆動能力が若干低下するものの、開口率を大きくできるので、液晶表示装置の性能を向上させることができる。   As described above, in this modified example, although the driving capability of the TFT 1 is slightly reduced, the aperture ratio can be increased, so that the performance of the liquid crystal display device can be improved.

次に、本実施の形態の第2の変形例について、図6を用いて説明する。図6は、本変形例のアレイ基板3のTFT1近傍を画像表示面から見た拡大図を示している。上記実施の形態ではソース電極10に1つのスリット18が形成されている。これに対し、本変形例ではソース電極10に2つのスリット18、18’が形成されている点に特徴を有している。   Next, a second modification of the present embodiment will be described with reference to FIG. FIG. 6 shows an enlarged view of the vicinity of the TFT 1 of the array substrate 3 of this modification as seen from the image display surface. In the above embodiment, one slit 18 is formed in the source electrode 10. In contrast, the present modification is characterized in that two slits 18 and 18 ′ are formed in the source electrode 10.

ソース電極領域10a、10b、10dそれぞれ単体で画素電極6に供給できる電流量を上記実施の形態のソース電極領域10a、10bそれぞれ単体で供給できる電流量とほぼ同じにするためには、本変形例におけるTFT1の大きさは上記実施の形態のTFT1の大きさの約1.5倍にする必要がある。しかし、TFT1は1つのコンタクトホール12で画素電極6に接続されているので、スリット18、18’の幅はコンタクトホール12を形成する際の制約を受けることはない。このため、スリット18、18’は可能な限り小さくできる。これにより、従来のTFT100、100’が一画素に占める割合に比べて、TFT1が一画素に占める面積の割合を小さくできる。また、コンタクトホール12が画素電極6を占める面積の割合は従来の画素に比べて小さくなる。これにより、画素の開口率を大きくすることができる。   In order to make the amount of current that can be supplied to the pixel electrode 6 by each of the source electrode regions 10a, 10b, and 10d substantially the same as the amount of current that can be supplied by each of the source electrode regions 10a and 10b of the above-described embodiment, The size of the TFT 1 in the above needs to be about 1.5 times the size of the TFT 1 in the above embodiment. However, since the TFT 1 is connected to the pixel electrode 6 through one contact hole 12, the width of the slits 18, 18 ′ is not restricted when the contact hole 12 is formed. For this reason, the slits 18, 18 'can be made as small as possible. As a result, the ratio of the area occupied by the TFT1 to one pixel can be made smaller than the ratio of the conventional TFTs 100 and 100 'to one pixel. Further, the ratio of the area that the contact hole 12 occupies the pixel electrode 6 is smaller than that of the conventional pixel. Thereby, the aperture ratio of the pixel can be increased.

ソース電極領域10d及びこれに対向するドレイン電極8上に異物(不図示)が付着して、ソース電極10とドレイン電極8との間に短絡欠陥が生じた場合、仮想切断線14cでソース電極領域10dを切断すれば、短絡欠陥部をTFT1から電気的に切り離すことができる。この場合、ソース電極領域10a、10bで画素電極6に電流を供給できるので、上記実施の形態よりTFT1の駆動能力は高くなる。また、ソース電極領域10c、ソース電極領域10d及びこれらに対向するドレイン電極8上に異物が付着した場合、仮想切断線14b、14cでソース電極領域10b、10cを切断しても、ソース電極領域10aで画素電極6に電流を供給できる。   When a foreign substance (not shown) adheres to the source electrode region 10d and the drain electrode 8 opposite to the source electrode region 10d and a short-circuit defect occurs between the source electrode 10 and the drain electrode 8, the source electrode region is indicated by the virtual cutting line 14c. If 10d is cut, the short-circuit defect portion can be electrically separated from the TFT1. In this case, since the current can be supplied to the pixel electrode 6 by the source electrode regions 10a and 10b, the driving capability of the TFT 1 is higher than that in the above embodiment. In addition, when a foreign substance adheres to the source electrode region 10c, the source electrode region 10d, and the drain electrode 8 facing these, even if the source electrode regions 10b and 10c are cut by the virtual cutting lines 14b and 14c, the source electrode region 10a Thus, a current can be supplied to the pixel electrode 6.

このように、本変形例では、開口率が若干低下するものの、欠陥修正後のTFT1の駆動能力の低下を抑制できるので、液晶表示装置の性能を向上させることができる。   As described above, in this modification, although the aperture ratio is slightly reduced, it is possible to suppress the decrease in the driving capability of the TFT 1 after the defect correction, so that the performance of the liquid crystal display device can be improved.

次に、本実施の形態の第3の変形例について、図7を用いて説明する。図7は、本変形例のアレイ基板3のTFT1近傍を画像表示面から見た拡大図を示している。上記実施の形態ではTFT1の形成領域のゲートバスライン2がTFT1のゲート電極2’として機能するようになっている。これに対し、本変形例ではTFT1がゲートバスライン2に突出して形成されたゲート電極34を備えている点に特徴を有している。   Next, a third modification of the present embodiment will be described with reference to FIG. FIG. 7 shows an enlarged view of the vicinity of the TFT 1 of the array substrate 3 of this modification as seen from the image display surface. In the above embodiment, the gate bus line 2 in the formation region of the TFT 1 functions as the gate electrode 2 ′ of the TFT 1. On the other hand, the present modification is characterized in that the TFT 1 includes a gate electrode 34 that protrudes from the gate bus line 2.

図7に示すように、本変形例では、ドレインバスライン4と画素電極6との間にゲート電極34を形成するため、図中左右方向の画素電極6の幅が短くなる。しかし、ゲートバスライン2上にTFT1を形成しない分だけ、図中上下方向の画素電極6の高さを長くできる。このため、本変形例での画素電極6は上記実施の形態とほぼ同じ面積に形成できる。TFT1と画素電極6とは1つのコンタクトホール12で接続されているので、コンタクトホール12が画素電極6を占める面積の割合は上記実施の形態と同じにできる。従って、本変形例の開口率は上記実施の形態の開口率とほぼ同じ大きさにすることができる。   As shown in FIG. 7, in this modification, the gate electrode 34 is formed between the drain bus line 4 and the pixel electrode 6, so that the width of the pixel electrode 6 in the horizontal direction in the drawing is shortened. However, the height of the pixel electrode 6 in the vertical direction in the drawing can be increased by the amount that the TFT 1 is not formed on the gate bus line 2. For this reason, the pixel electrode 6 in this modification can be formed in substantially the same area as the above-described embodiment. Since the TFT 1 and the pixel electrode 6 are connected by one contact hole 12, the ratio of the area that the contact hole 12 occupies the pixel electrode 6 can be the same as in the above embodiment. Therefore, the aperture ratio of this modification can be made almost the same as the aperture ratio of the above embodiment.

また、ソース電極10にスリット18を形成することにより、TFT1の一部に異物(不図示)が付着してドレイン電極8とソース電極10との間に短絡欠陥が生じても、ソース電極10の一部を切断して短絡欠陥部をTFT1から電気的に切り離すことができる。TFT1及びスリット18の大きさを上記実施の形態のTFT1及びスリット18と同じ大きさに形成しておけば、ソース電極10の一部を切断しても、TFT1の駆動能力の低下を抑制できる。
このように、本変形例によれば、上記実施の形態と同様の効果が得られる。
Further, by forming the slit 18 in the source electrode 10, even if a foreign matter (not shown) adheres to a part of the TFT 1 and a short-circuit defect occurs between the drain electrode 8 and the source electrode 10, A short-circuit defect portion can be electrically disconnected from the TFT 1 by cutting a part. If the TFT1 and the slit 18 are formed to have the same size as the TFT1 and the slit 18 in the above embodiment, even if a part of the source electrode 10 is cut, a decrease in the driving capability of the TFT1 can be suppressed.
Thus, according to this modification, the same effect as the above-described embodiment can be obtained.

本発明は、上記実施の形態に限らず種々の変形が可能である。
上記実施の形態では、画素電極6を駆動するTFT1を例に説明したが、本発明はこれに限られない。例えば、アレイ基板3上に一体形成され、ゲートバスライン2やドレインバスライン4を駆動する周辺駆動回路に用いる薄膜トランジスタをTFT1と同様の構成にしてもよい。この場合も、欠陥修正後の薄膜トランジスタの駆動能力の低下を抑制できる。
The present invention is not limited to the above embodiment, and various modifications can be made.
In the above embodiment, the TFT 1 for driving the pixel electrode 6 has been described as an example, but the present invention is not limited to this. For example, a thin film transistor that is integrally formed on the array substrate 3 and used for a peripheral drive circuit that drives the gate bus line 2 and the drain bus line 4 may have the same configuration as the TFT 1. Also in this case, it is possible to suppress a decrease in driving capability of the thin film transistor after the defect correction.

また、上記実施の形態の第2の変形例ではソース電極10にスリット18、18’を形成し、第3の変形例ではソース電極10にスリット18を形成しているが、本発明はこれに限られない。例えば、スリット18、18’をドレイン電極8に形成してもよい。この場合も、開口率の向上を図ることができる。   In the second modification of the above embodiment, the slits 18 and 18 ′ are formed in the source electrode 10, and in the third modification, the slit 18 is formed in the source electrode 10. Not limited. For example, the slits 18 and 18 ′ may be formed in the drain electrode 8. Also in this case, the aperture ratio can be improved.

また、上記実施の形態では、ソース電極10又はドレイン電極8のいずれか一方にスリット18が形成されているが、本発明はこれに限られない。例えば、ソース電極10とドレイン電極8の両方にスリット18が形成されていてもよい。この場合も、開口率の向上を図ることができる。   Moreover, in the said embodiment, although the slit 18 is formed in either the source electrode 10 or the drain electrode 8, this invention is not limited to this. For example, the slit 18 may be formed in both the source electrode 10 and the drain electrode 8. Also in this case, the aperture ratio can be improved.

また、上記実施の形態では、液晶表示装置を例に説明したが、本発明はこれに限られない。例えば、有機EL(エレクトロルミネッセンス)表示装置に用いる薄膜トランジスタ及びそれを備えた表示装置用基板並びに欠陥修正方法に適用することができる。   In the above embodiment, the liquid crystal display device has been described as an example, but the present invention is not limited to this. For example, the present invention can be applied to a thin film transistor used in an organic EL (electroluminescence) display device, a display device substrate including the thin film transistor, and a defect correction method.

以上説明した実施の形態による薄膜トランジスタ及びそれを備えた表示装置用基板及びそれを用いた液晶表示装置並びに欠陥修正方法は、以下のようにまとめられる。
(付記1)
基板上に形成されたゲート電極と、
絶縁膜を介して前記ゲート電極上に形成され、前記ゲート電極に沿って所定の間隙で対向する対向辺をそれぞれ有するドレイン電極及びソース電極と、
前記ドレイン電極又は前記ソース電極に形成され、前記基板面の法線方向に見て、前記対向辺の少なくとも一方から前記ゲート電極に重ならない領域まで延びるスリットと
を有することを特徴とする薄膜トランジスタ。
(付記2)
付記1記載の薄膜トランジスタにおいて、
前記スリットの底部には、前記基板面の法線方向に見て、前記絶縁膜が露出していることを特徴とする薄膜トランジスタ。
(付記3)
付記1又は2に記載の薄膜トランジスタにおいて、
前記スリットは、複数形成されていることを特徴とする薄膜トランジスタ。
(付記4)
ゲートバスラインと、
前記ゲートバスラインに絶縁膜を介して交差して形成されたドレインバスラインと、
前記ゲートバスラインと前記ドレインバスラインとの交差部に形成された付記1乃至3のいずれか1項に記載の薄膜トランジスタと
を有することを特徴とする表示装置用基板。
(付記5)
付記4記載の表示装置用基板において、
前記薄膜トランジスタの前記ゲート電極は前記ゲートバスラインに接続され、前記ドレイン電極は前記ドレインバスラインに接続され、前記ソース電極は画素電極に接続されていることを特徴とする表示装置用基板。
(付記6)
対向配置された一対の基板と、前記基板間に封止された液晶層とを有する液晶表示装置において、
前記一対の基板の一方は、付記4又は5に記載の表示装置用基板であることを特徴とする液晶表示装置。
(付記7)
ゲート電極、ドレイン電極及びソース電極を有する薄膜トランジスタの欠陥修正方法において、
前記ドレイン電極と前記ソース電極との間に異物が付着して短絡欠陥部が生じたら、前記ドレイン電極又は前記ソース電極の少なくとも一方に設けられたスリットの側壁から前記ソース電極又は前記ドレイン電極外周の側壁まで前記ソース電極又は前記ドレイン電極の一部を切断し、
前記短絡欠陥部を前記薄膜トランジスタから電気的に切り離すこと
を特徴とする欠陥修正方法。
The thin film transistor according to the embodiment described above, the display device substrate including the thin film transistor, the liquid crystal display device using the thin film transistor, and the defect correcting method are summarized as follows.
(Appendix 1)
A gate electrode formed on the substrate;
A drain electrode and a source electrode, which are formed on the gate electrode through an insulating film and have opposing sides facing each other with a predetermined gap along the gate electrode;
A thin film transistor, comprising: a slit formed on the drain electrode or the source electrode and extending from at least one of the opposing sides to a region not overlapping with the gate electrode when viewed in a normal direction of the substrate surface.
(Appendix 2)
In the thin film transistor according to appendix 1,
A thin film transistor, wherein the insulating film is exposed at a bottom portion of the slit when viewed in a normal direction of the substrate surface.
(Appendix 3)
In the thin film transistor according to appendix 1 or 2,
A thin film transistor, wherein a plurality of the slits are formed.
(Appendix 4)
A gate bus line,
A drain bus line formed to intersect the gate bus line through an insulating film;
A display device substrate comprising: the thin film transistor according to any one of appendices 1 to 3 formed at an intersection of the gate bus line and the drain bus line.
(Appendix 5)
In the display device substrate according to attachment 4,
The display device substrate, wherein the gate electrode of the thin film transistor is connected to the gate bus line, the drain electrode is connected to the drain bus line, and the source electrode is connected to a pixel electrode.
(Appendix 6)
In a liquid crystal display device having a pair of substrates disposed opposite to each other and a liquid crystal layer sealed between the substrates,
One of said pair of board | substrates is a display apparatus substrate as described in appendix 4 or 5, The liquid crystal display device characterized by the above-mentioned.
(Appendix 7)
In a defect correction method for a thin film transistor having a gate electrode, a drain electrode and a source electrode,
When a foreign substance adheres between the drain electrode and the source electrode and a short-circuit defect occurs, the outer periphery of the source electrode or the drain electrode is formed from a side wall of a slit provided in at least one of the drain electrode or the source electrode. Cutting a part of the source electrode or the drain electrode to the side wall;
The defect correcting method, wherein the short-circuit defect portion is electrically separated from the thin film transistor.

本発明の一実施の形態による液晶表示装置のアレイ基板3のTFT1近傍を画像表示面から見た拡大図である。It is the enlarged view which looked at TFT1 vicinity of the array board | substrate 3 of the liquid crystal display device by one embodiment of this invention from the image display surface. 本発明の一実施の形態による液晶表示装置のTFT1近傍を切断した端面形状を示す図である。It is a figure which shows the end surface shape which cut | disconnected TFT1 vicinity of the liquid crystal display device by one embodiment of this invention. 本発明の一実施の形態による液晶表示装置のTFT1の欠陥修正方法を示す図である。It is a figure which shows the defect correction method of TFT1 of the liquid crystal display device by one embodiment of this invention. 本発明の一実施の形態による液晶表示装置のソース電極領域10bの切断前後でのドレイン−ソース間電流の電流経路の概念図である。It is a conceptual diagram of the current path of the drain-source current before and after cutting of the source electrode region 10b of the liquid crystal display device according to the embodiment of the present invention. 本発明の一実施の形態による液晶表示装置の第1の変形例のアレイ基板3のTFT1近傍を画像表示面から見た拡大図である。It is the enlarged view which looked at TFT1 vicinity of the array substrate 3 of the 1st modification of the liquid crystal display device by one embodiment of this invention from the image display surface. 本発明の一実施の形態による液晶表示装置の第2の変形例のアレイ基板3のTFT1近傍を画像表示面から見た拡大図である。It is the enlarged view which looked at TFT1 vicinity of the array substrate 3 of the 2nd modification of the liquid crystal display device by one embodiment of this invention from the image display surface. 本発明の一実施の形態による液晶表示装置の第3の変形例のアレイ基板3のTFT1近傍を画像表示面から見た拡大図である。It is the enlarged view which looked at TFT1 vicinity of the array substrate 3 of the 3rd modification of the liquid crystal display device by one embodiment of this invention from the image display surface. 従来の冗長構造を有する画素であって、画素に形成されたTFT100、100’近傍の拡大図である。It is a pixel having a conventional redundant structure, and is an enlarged view in the vicinity of TFTs 100 and 100 ′ formed in the pixel. 従来のTFT100、100’の欠陥修正方法を示す図である。It is a figure which shows the defect correction method of conventional TFT100,100 '.

符号の説明Explanation of symbols

1、100、100’ TFT
2、102 ゲートバスライン
2’、34 ゲート電極
3 アレイ基板
4、104 ドレインバスライン
5 対向基板
6、106 画素電極
7 液晶層
8、108、108’ ドレイン電極
8a、8b、8c ドレイン電極領域
10、110、110’ ソース電極
10a、10b、10c、10d、10e ソース電極領域
12、112、112’ コンタクトホール
14a、14b、14c、32a、32b、32c、114、114’ 仮想切断線
16、116 チャネル保護膜
18 スリット
18a、18b、18c 側壁
20、103 透明絶縁基板
22 絶縁膜
22’ ゲート絶縁膜
24 動作半導体層
26 保護膜
28、118 異物
30、120 切断部
1, 100, 100 'TFT
2, 102 Gate bus line 2 ', 34 Gate electrode 3 Array substrate 4, 104 Drain bus line 5 Counter substrate 6, 106 Pixel electrode 7 Liquid crystal layer 8, 108, 108' Drain electrode 8a, 8b, 8c Drain electrode region 10, 110, 110 'Source electrodes 10a, 10b, 10c, 10d, 10e Source electrode regions 12, 112, 112' Contact holes 14a, 14b, 14c, 32a, 32b, 32c, 114, 114 'Virtual cutting lines 16, 116 Channel protection Film 18 Slit 18a, 18b, 18c Side wall 20, 103 Transparent insulating substrate 22 Insulating film 22 'Gate insulating film 24 Operating semiconductor layer 26 Protective film 28, 118 Foreign matter 30, 120 Cutting part

Claims (5)

基板上に形成されたゲート電極と、
絶縁膜を介して前記ゲート電極上に形成された動作半導体層と、
前記動作半導体層上に形成され、前記ゲート電極に沿って所定の間隙で対向する対向辺をそれぞれ有するドレイン電極及びソース電極と、
前記ドレイン電極又は前記ソース電極に形成され、前記ドレイン電極及び前記ソース電極間が短絡した際に前記ドレイン電極の一部又は前記ソース電極の一部を切断するために用いられ、前記基板面の法線方向に見て、前記対向辺の少なくとも一方から前記ゲート電極に重ならない領域まで延びるスリットと
を有することを特徴とする薄膜トランジスタ。
A gate electrode formed on the substrate;
An operating semiconductor layer formed on the gate electrode through an insulating film;
A drain electrode and a source electrode formed on the operating semiconductor layer and having opposing sides facing each other with a predetermined gap along the gate electrode;
Formed on the drain electrode or the source electrode, and used to cut a part of the drain electrode or a part of the source electrode when the drain electrode and the source electrode are short-circuited; And a slit extending from at least one of the opposing sides to a region not overlapping with the gate electrode when viewed in a line direction.
請求項1記載の薄膜トランジスタにおいて、
前記スリットの底部には、前記基板面の法線方向に見て、前記絶縁膜が露出していることを特徴とする薄膜トランジスタ。
The thin film transistor according to claim 1, wherein
A thin film transistor, wherein the insulating film is exposed at a bottom portion of the slit when viewed in a normal direction of the substrate surface.
ゲートバスラインと、
前記ゲートバスラインに絶縁膜を介して交差して形成されたドレインバスラインと、
前記ゲートバスラインと前記ドレインバスラインとの交差部に形成された請求項1又は2に記載の薄膜トランジスタと
を有することを特徴とする表示装置用基板。
A gate bus line,
A drain bus line formed to intersect the gate bus line through an insulating film;
A display device substrate comprising: the thin film transistor according to claim 1, wherein the thin film transistor is formed at an intersection of the gate bus line and the drain bus line.
対向配置された一対の基板と、前記基板間に封止された液晶層とを有する液晶表示装置において、
前記一対の基板の一方は、請求項3記載の表示装置用基板であることを特徴とする液晶表示装置。
In a liquid crystal display device having a pair of substrates disposed opposite to each other and a liquid crystal layer sealed between the substrates,
4. A liquid crystal display device, wherein one of the pair of substrates is a display device substrate according to claim 3.
請求項1又は2に記載の薄膜トランジスタの欠陥修正方法において、
前記ドレイン電極と前記ソース電極との間に異物が付着して短絡欠陥部が生じたら、前記ドレイン電極又は前記ソース電極の少なくとも一方に設けられたスリットの側壁から前記ソース電極又は前記ドレイン電極外周の側壁まで前記ソース電極の一部又は前記ドレイン電極の一部を切断し、
前記短絡欠陥部を前記薄膜トランジスタから電気的に切り離すこと
を特徴とする欠陥修正方法。
In the thin film transistor defect correction method according to claim 1 or 2 ,
When a foreign substance adheres between the drain electrode and the source electrode and a short-circuit defect occurs, the outer periphery of the source electrode or the drain electrode is formed from a side wall of a slit provided in at least one of the drain electrode or the source electrode. Cutting part of the source electrode or part of the drain electrode to the side wall;
The defect correcting method, wherein the short-circuit defect portion is electrically separated from the thin film transistor.
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