JP5096127B2 - Display device - Google Patents
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- 239000010408 film Substances 0.000 claims description 65
- 239000010409 thin film Substances 0.000 claims description 51
- 239000004973 liquid crystal related substance Substances 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 230000005684 electric field Effects 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 4
- 238000003860 storage Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 description 23
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 20
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 20
- 229910004444 SUB1 Inorganic materials 0.000 description 20
- 230000001681 protective effect Effects 0.000 description 13
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 229910004438 SUB2 Inorganic materials 0.000 description 7
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 7
- 101150018444 sub2 gene Proteins 0.000 description 7
- 239000003566 sealing material Substances 0.000 description 5
- 206010027146 Melanoderma Diseases 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000155 melt Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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Description
本発明は液晶表示装置に係り、特に、アクティブ・マトリックス型の液晶表示装置に関する。 The present invention relates to a liquid crystal display device, and more particularly to an active matrix liquid crystal display device.
アクティブ・マトリックス型の液晶表示装置は、基板の表面に、ｘ方向に伸張しｙ方向に並設される複数のゲート信号線と、ｙ方向に伸張しｘ方向に並設される複数のドレイン信号線を備え、一対の隣接するゲート信号線と一対の隣接するドレイン信号線とで囲まれた領域を画素領域としている。 An active matrix type liquid crystal display device includes a plurality of gate signal lines extending in the x direction and juxtaposed in the y direction, and a plurality of drain signals extending in the y direction and juxtaposed in the x direction on the surface of the substrate. A region including a line and surrounded by a pair of adjacent gate signal lines and a pair of adjacent drain signal lines is a pixel region.
それぞれの画素領域には、一方のゲート信号線からの走査信号によってオンする薄膜トランジスタと、このオンされた薄膜トランジスタを介して一方のドレイン信号線からの映像信号が供給される画素電極を備える。 Each pixel region includes a thin film transistor that is turned on by a scanning signal from one gate signal line, and a pixel electrode that is supplied with a video signal from one drain signal line through the turned on thin film transistor.
このため、前記薄膜トランジスタは、そのドレイン電極とソース電極のうちの一方の電極は前記ドレイン信号線に接続され、他方の電極は前記画素電極に接続されている。 Therefore, in the thin film transistor, one of the drain electrode and the source electrode is connected to the drain signal line, and the other electrode is connected to the pixel electrode.
なお、前記薄膜トランジスタにあっては、そのバイアスの印加によってドレイン電極とソース電極が入れ替わるように駆動するが、その明細書の説明にあっては、便宜上、ドレイン信号線と接続される側をドレイン電極、画素電極と接続される側をソース電極と称する。 The thin film transistor is driven so that the drain electrode and the source electrode are switched by application of the bias. However, in the description of the specification, for convenience, the side connected to the drain signal line is the drain electrode. The side connected to the pixel electrode is referred to as a source electrode.
このような液晶表示装置において、製造工程において、前記薄膜トランジスタが、ドレイン電極とソース電極の間のショート、ゲート信号線とドレイン電極の間のショート、あるいはゲート信号線とソース電極の間のショート等の欠陥が生じる場合がある。 In such a liquid crystal display device, in the manufacturing process, the thin film transistor has a short circuit between the drain electrode and the source electrode, a short circuit between the gate signal line and the drain electrode, or a short circuit between the gate signal line and the source electrode. Defects may occur.
この場合、前記薄膜トランジスタを備える画素を常時黒表示（いわゆる黒点化処理）させる作業を行っている。前記薄膜トランジスタの上記欠陥によって画素が輝点として目立ってしまうのを回避させるためである。このような技術の一例として、下記特許文献１のようなものがある。
In this case, an operation for constantly displaying black pixels (so-called black spotting process) on the pixels including the thin film transistors is performed. This is to prevent the pixel from being conspicuous as a bright spot due to the defect of the thin film transistor. An example of such a technique is disclosed in
ノーマリーブラックのパネルにおいて、代表的な黒点化処理は、薄膜トランジスタのドレイン電極およびソース電極のうち、少なくとも一方の電極をたとえばレーザ光の照射（走査）によって切断することにより、前記画素電極に走査信号あるいは映像信号が供給されないようにする。 In a normally black panel, a typical black spot processing is performed by cutting a scanning signal to the pixel electrode by cutting at least one of the drain electrode and the source electrode of the thin film transistor by, for example, laser beam irradiation (scanning). Alternatively, the video signal is not supplied.
また、このように、薄膜トランジスタのドレイン電極あるいはソース電極の切断を行う際に、前記映像信号に対して基準となる信号が供給される信号線（後述する対向電圧信号線、あるいは容量信号線等）がある場合には、このような信号線と画素電極とを電気的に接続させる処理も併せて行なわれる。切断した画素電極の電位を安定させ、より確実に黒点化を行なうためである。
しかし、上述した画素の黒点化処理は、薄膜トランジスタのドレイン電極あるいはソース電極の切断と、対向電圧信号線あるいは容量信号線等と画素電極との電気的接続は、それぞれ別個の作業で行わなければならなかったため、その作業が繁雑化していた。 However, in the pixel blackening process described above, the drain electrode or the source electrode of the thin film transistor is disconnected, and the electrical connection between the counter voltage signal line or the capacitance signal line and the pixel electrode must be performed separately. Because there was not, the work was complicated.
本発明の目的は、簡単な作業によって、画素の信頼性ある黒点化処理を行うことができる液晶表示装置を提供することにある。 An object of the present invention is to provide a liquid crystal display device capable of performing a black spotting process of a pixel with a simple operation.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。 Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
本発明による液晶表示装置は、たとえば、基板上の画素領域に、少なくとも、ゲート信号線上に形成される薄膜トランジスタと、前記薄膜トランジスタを介してドレイン信号線からの映像信号が供給される画素電極と、前記映像信号に対して基準になる信号が供給される基準信号線とを備えるものであって、前記薄膜トランジスタは、前記ドレイン信号線に接続されるドレイン信号線と、前記画素電極に接続されるソース電極を有し、前記基準信号線は前記ゲート信号線に近接して平行に配置され、前記ゲート信号線の側に形成された突出部を有し、前記画素電極は、前記基準信号線をも被って形成される絶縁膜上に前記突出部の少なくとも一部を被って形成され、かつ、前記ゲート信号線の近傍にて前記ソース電極との接続部を備え、前記基準信号線の前記突出部と、前記画素電極の前記ソース電極との前記接続部は、前記ゲート信号線と平行な線上に並列されて配置されていることを特徴とする。 The liquid crystal display device according to the present invention includes, for example, at least a thin film transistor formed on a gate signal line in a pixel region on a substrate, a pixel electrode to which a video signal from a drain signal line is supplied via the thin film transistor, A thin film transistor including a drain signal line connected to the drain signal line and a source electrode connected to the pixel electrode. The reference signal line is disposed in parallel to the gate signal line, has a protrusion formed on the gate signal line side, and the pixel electrode also covers the reference signal line. An insulating film formed on the insulating film, covering at least part of the protruding portion, and provided with a connecting portion with the source electrode in the vicinity of the gate signal line, Wherein the connecting portion between the source electrode of said projecting portion of the quasi-signal line, the pixel electrode is characterized by being arranged in parallel to the gate signal line and a line parallel.
また、本発明による液晶表示装置は、たとえば、基板上の画素領域に、少なくとも、ゲート信号線上に形成される薄膜トランジスタと、前記薄膜トランジスタを介してドレイン信号線からの映像信号が供給される画素電極と、当該画素電極との間で電界を発生させる対向電極とを備えるものであって、前記対向電極は、画素領域に形成された透明導電膜の面状電極からなり、前記ゲート信号線側の一部に突出部を備え、前記画素電極は、透明導電膜からなり、前記金属膜の少なくとも一部に重畳するように形成され、かつ、前記ゲート信号線側にて前記薄膜トランジスタのソース電極との接続部を備え、前記対向電極と前記画素電極の層間であって、前記対向電極の前記突出部に重畳して島状の金属膜が形成され、前記金属膜と、前記画素電極の前記ソース電極との前記接続部は、前記ゲート信号線と平行な線上に並列されて配置されていることを特徴とする。 The liquid crystal display device according to the present invention includes, for example, a thin film transistor formed at least on a gate signal line in a pixel region on a substrate, and a pixel electrode to which a video signal from a drain signal line is supplied via the thin film transistor. A counter electrode that generates an electric field between the pixel electrode and the pixel electrode. The counter electrode includes a planar electrode of a transparent conductive film formed in a pixel region, and is provided on the gate signal line side. The pixel electrode is made of a transparent conductive film, is formed to overlap at least part of the metal film, and is connected to the source electrode of the thin film transistor on the gate signal line side An island-shaped metal film is formed between the counter electrode and the pixel electrode, overlapping the projecting portion of the counter electrode, and the metal film and the pixel electrode Wherein the connecting portion between the source electrode of the is characterized by being arranged in parallel to the gate signal line and a line parallel.
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。 In addition, this invention is not limited to the above structure, A various change is possible in the range which does not deviate from the technical idea of this invention.
このように構成した液晶表示装置は、簡単な作業によって、画素の信頼性ある黒点化処理を行うことができる構成となっている。 The liquid crystal display device configured as described above has a configuration capable of performing a reliable black spot process of pixels by a simple operation.
以下、図面を用いて本発明による液晶表示装置の実施例を説明する。 Embodiments of a liquid crystal display device according to the present invention will be described below with reference to the drawings.
〈実施例１〉
（全体の構成）
図２は、本発明による液晶表示装置の一実施例を示した全体構成図である。
<Example 1>
(Overall configuration)
FIG. 2 is an overall configuration diagram showing an embodiment of a liquid crystal display device according to the present invention.
図２において、液晶表示装置は、互いに対向して配置される一対のたとえばガラスからなる基板ＳＵＢ１、基板ＳＵＢ２を外囲器とし、該基板ＳＵＢ１、基板ＳＵＢ２の間には液晶（図示せず）が挟持されている。 In FIG. 2, the liquid crystal display device uses a pair of substrates SUB1 and SUB2 made of glass, for example, which are arranged opposite to each other as an envelope, and a liquid crystal (not shown) is interposed between the substrates SUB1 and SUB2. It is pinched.
該液晶は、基板ＳＵＢ１に対する基板ＳＵＢ２の固定を兼ねるシール材ＳＬによって封入され、該シール材ＳＬによって囲まれた領域は液晶表示領域ＡＲを構成している。 The liquid crystal is enclosed by a sealing material SL that also serves to fix the substrate SUB2 to the substrate SUB1, and a region surrounded by the sealing material SL constitutes a liquid crystal display area AR.
基板ＳＵＢ１は、基板ＳＵＢ２と比較して、その面積が大きく形成され、たとえば図中左側辺部および上側辺部において、前記基板ＳＵＢ２から露出された領域を有する。 The substrate SUB1 has a larger area than the substrate SUB2, and has regions exposed from the substrate SUB2, for example, on the left side and the upper side in the drawing.
基板ＳＵＢ１の左側辺部の前記領域には複数の並設された半導体装置ＳＣＮ（Ｖ）が搭載され、基板ＳＵＢ１の前記上側辺部の領域には複数の並設された半導体装置ＳＣＮ（Ｈｅ）が搭載されている。複数の前記半導体装置ＳＣＮ（Ｖ）は走査信号駆動回路を構成し後述のゲート信号線ＧＬに接続され、複数の前記半導体装置ＳＣＮ（Ｈｅ）は映像信号駆動回路を構成し後述のドレイン信号線ＤＬに接続されるようになっている。 A plurality of juxtaposed semiconductor devices SCN (V) are mounted in the region on the left side of the substrate SUB1, and a plurality of juxtaposed semiconductor devices SCN (He) are provided in the region on the upper side of the substrate SUB1. Is installed. The plurality of semiconductor devices SCN (V) constitute a scanning signal drive circuit and are connected to a gate signal line GL described later, and the plurality of semiconductor devices SCN (He) constitute a video signal drive circuit and constitute a drain signal line DL described later. To be connected to.
基板ＳＵＢ１の液晶側の面であって液晶表示領域ＡＲ内には、図中ｘ方向に延在しｙ方向に並設されるゲート信号線ＧＬが、また、図ｙ方向に延在しｘ方向に並設されるドレイン信号線ＤＬが形成されている。 In the liquid crystal display area AR, which is the surface on the liquid crystal side of the substrate SUB1, the gate signal line GL extending in the x direction and arranged in parallel in the y direction is also extended in the y direction and extends in the x direction. The drain signal lines DL arranged in parallel are formed.
隣接する一対のゲート信号線ＧＬと隣接する一対のドレイン信号線ＤＬで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は液晶表示領域ＡＲ内においてマトリックス状に配置されるようになる。 A rectangular region surrounded by a pair of adjacent gate signal lines GL and a pair of adjacent drain signal lines DL constitutes a region in which pixels are formed, whereby each pixel is arranged in a matrix in the liquid crystal display region AR. Will be placed.
前記各ゲート信号線ＧＬは、その左側端部がシール材ＳＬを越えて液晶表示領域ＡＲの外側にまで延在され、近接する前記半導体装置ＳＣＮ（Ｖ）の出力端子に接続され、該半導体装置ＳＣＮ（Ｖ）によって走査信号（電圧）が供給されるようになっている。 Each gate signal line GL has a left end extending beyond the sealing material SL to the outside of the liquid crystal display area AR and connected to an output terminal of the adjacent semiconductor device SCN (V). A scanning signal (voltage) is supplied by SCN (V).
前記各ドレイン信号線ＤＬは、その上側端部がシール材ＳＬを越えて液晶表示領域ＡＲの外側にまで延在され、近接する前記半導体装置ＳＣＮ（Ｈｅ）の出力端子に接続され、該半導体装置ＳＣＮ（Ｈｅ）によって映像信号（電圧）が供給されるようになっている。 Each drain signal line DL has an upper end that extends beyond the sealing material SL to the outside of the liquid crystal display area AR, and is connected to an output terminal of the adjacent semiconductor device SCN (He). A video signal (voltage) is supplied by SCN (He).
前記画素は、たとえば図中丸枠Ｐの拡大図である丸枠Ｐ'に示すように、ゲート信号線ＧＬからの走査信号(電圧)によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン信号線ＤＬからの映像信号（電圧）が供給される画素電極ＰＸと、基準信号（電圧）が印加されて前記画素電極ＰＸとの間の電位差によって電界を生じせしめる対向電極ＣＴが備えられている。画素電極ＰＸと対向電極ＣＴはともに同じ基板ＳＵＢ１に形成されており、前記電界は基板ＳＵＢ１の表面と平行な電界成分を一部に含むもので、このような電界によって液晶の分子を挙動（駆動）させるものを横電界（In-Plane-Switching）方式と称されている。 The pixel includes, for example, a thin film transistor TFT that is turned on by a scanning signal (voltage) from the gate signal line GL and a thin film transistor TFT that is turned on, as indicated by a round frame P ′ that is an enlarged view of the round frame P in the drawing. A pixel electrode PX to which a video signal (voltage) is supplied from the drain signal line DL, and a counter electrode CT for generating an electric field due to a potential difference between the pixel electrode PX to which a reference signal (voltage) is applied. ing. The pixel electrode PX and the counter electrode CT are both formed on the same substrate SUB1, and the electric field partially includes an electric field component parallel to the surface of the substrate SUB1, and the liquid crystal molecules behave (drive) by such an electric field. ) Is called the in-plane-switching method.
なお、前記対向電極ＣＴはゲート信号線ＧＬと平行に配置される対向電圧信号線ＣＬを通して前記基準信号が印加されるようになっており、該対向電圧信号線（この明細書では、基準信号線という場合がある）ＣＬは前記シール材ＳＬを越えて延在され、基板ＳＵＢ１面に形成された対向電圧端子ＣＴＭに接続されている。 The reference electrode is applied to the counter electrode CT through a counter voltage signal line CL arranged in parallel with the gate signal line GL. The counter voltage signal line (in this specification, the reference signal line) CL extends over the sealing material SL and is connected to a counter voltage terminal CTM formed on the surface of the substrate SUB1.
上述した実施例では、前記走査信号駆動回路Ｖ、映像信号駆動回路Ｈｅは基板ＳＵＢ１に搭載させて構成したものである。しかし、これに限定されず、いわゆるテープキャリア方式で構成した半導体装置（フレキシブル基板に半導体チップが搭載されている半導体装置）を前記基板ＳＵＢ１と図示しないプリント基板との間に跨って配置させるように構成してもよい。 In the embodiment described above, the scanning signal drive circuit V and the video signal drive circuit He are configured to be mounted on the substrate SUB1. However, the present invention is not limited to this, and a semiconductor device configured by a so-called tape carrier method (a semiconductor device in which a semiconductor chip is mounted on a flexible substrate) is disposed across the substrate SUB1 and a printed circuit board (not shown). It may be configured.
（画素の構成）
図３は、前記液晶表示パネルＰＮＬの基板ＳＵＢ１側において、マトリックス状に配置された各画素の一実施例を示した平面図である。図３に示す当該画素に対し上下および左右のそれぞれに配置される各画素は、当該画素と同様の構成となっている。また、図４（ａ）は図３におけるIV（ａ）−IV（ａ）線の断面図を示し、図４（ｂ）は図３におけるIV（ｂ）−IV（ｂ）線の断面図を示している。
(Pixel configuration)
FIG. 3 is a plan view showing an example of each pixel arranged in a matrix on the substrate SUB1 side of the liquid crystal display panel PNL. Each pixel arranged above and below and to the left and right of the pixel shown in FIG. 3 has the same configuration as the pixel. 4A shows a cross-sectional view taken along line IV (a) -IV (a) in FIG. 3, and FIG. 4B shows a cross-sectional view taken along line IV (b) -IV (b) in FIG. Show.
まず、基板ＳＵＢ１の液晶側の面（表面）には、図中ｘ方向に伸張するゲート信号線ＧＬがｙ方向へ並設されて形成されている。 First, on the liquid crystal side surface (front surface) of the substrate SUB1, gate signal lines GL extending in the x direction in the drawing are formed side by side in the y direction.
これら各ゲート信号線ＧＬは後述のドレイン信号線ＤＬとで囲まれる領域において画素領域を構成するようになっている。 Each of these gate signal lines GL constitutes a pixel region in a region surrounded by a drain signal line DL described later.
また、対向電圧信号線ＣＬが、前記画素領域内において、ゲート信号線ＧＬに近接し該ゲート信号線ＧＬと平行に配置されている。この対向電圧信号線ＣＬはたとえば前記ゲート信号線ＧＬの形成の際に同時に形成され、また該ゲート信号線ＧＬと同材料で構成されている。 Further, the counter voltage signal line CL is disposed in the pixel region in the vicinity of the gate signal line GL and in parallel with the gate signal line GL. The counter voltage signal line CL is formed simultaneously with the formation of the gate signal line GL, for example, and is made of the same material as the gate signal line GL.
なお、この対向電圧信号線ＣＬは、その一部に、隣接する前記ゲート信号線ＧＬ側に突出する突出部ＰＪ２を備えるが、この突出部ＰＪ２の機能については後に詳述する。 The counter voltage signal line CL includes a protruding portion PJ2 protruding toward the adjacent gate signal line GL at a part thereof. The function of the protruding portion PJ2 will be described in detail later.
そして、前記基板ＳＵＢ１の表面の画素領域にはたとえばＩＴＯ(Indium Tin Oxide)等の透明導電膜からなる対向電極ＣＴが形成されている。この対向電極ＣＴは、たとえば前記画素領域の周辺の僅かな領域を残した中央部の大部分の領域に形成された面状電極を構成している。 A counter electrode CT made of a transparent conductive film such as ITO (Indium Tin Oxide) is formed in the pixel region on the surface of the substrate SUB1. For example, the counter electrode CT constitutes a planar electrode formed in most of the central region except for a small region around the pixel region.
また、該対向電極ＣＴは、その前記対向電圧信号線ＣＬ側の辺部が該対向電圧信号線ＣＬと直接に重ねられて形成され、これにより、該対向電圧信号線ＣＬと電気的に接続されている。 The counter electrode CT is formed such that a side portion on the counter voltage signal line CL side is directly overlapped with the counter voltage signal line CL, and is thereby electrically connected to the counter voltage signal line CL. ing.
そして、基板ＳＵＢ１の表面には、前記ゲート信号線ＧＬ、対向電圧信号線ＣＬ、および対向電極ＣＴをも被うようにしてゲート絶縁膜ＧＩ（図４（ａ）、（ｂ）参照）が形成されている。このゲート絶縁膜ＧＩは、後述の薄膜トランジスタＴＦＴの形成領域において該薄膜トランジスタＴＦＴのゲート絶縁膜として機能するようになっており、それに応じて膜厚等が設定されるようになっている。 A gate insulating film GI (see FIGS. 4A and 4B) is formed on the surface of the substrate SUB1 so as to cover the gate signal line GL, the counter voltage signal line CL, and the counter electrode CT. Has been. This gate insulating film GI functions as a gate insulating film of the thin film transistor TFT in a region where the thin film transistor TFT described later is formed, and the film thickness and the like are set accordingly.
前記ゲート絶縁膜ＧＩの上面であって、前記ゲート信号線ＧＬの一部と重畳する個所に、たとえばアモルファスシリコンからなる非晶質の半導体層ＡＳが形成されている。この半導体層ＡＳは前記薄膜トランジスタＴＦＴの半導体層となるものである。 An amorphous semiconductor layer AS made of, for example, amorphous silicon is formed on the upper surface of the gate insulating film GI and at a position overlapping with a part of the gate signal line GL. The semiconductor layer AS is a semiconductor layer of the thin film transistor TFT.
そして、図中ｙ方向に伸張してドレイン信号線ＤＬが形成され、このドレイン信号線ＤＬは前記ゲート信号線ＧＬとの交差部において、ゲート信号線ＧＬ上を前記薄膜トランジスタＴＦＴの形成領域側に延在され、この延在部は前記半導体層ＡＳの上面にまで及んで該薄膜トランジスタＴＦＴのドレイン電極ＤＴを構成している。 Then, a drain signal line DL is formed extending in the y direction in the figure, and this drain signal line DL extends on the gate signal line GL to the formation region side of the thin film transistor TFT at the intersection with the gate signal line GL. The extending portion extends to the upper surface of the semiconductor layer AS and constitutes the drain electrode DT of the thin film transistor TFT.
また、該ドレイン信号線ＤＬおよびドレイン電極ＤＴと同時に形成されるソース電極ＳＴが、前記半導体層ＡＳ上にて前記ドレイン電極ＤＴと対向して形成されている。また、前記ソース電極ＳＴは、該半導体層ＡＳ上からゲート信号線ＧＬと前記対向電圧信号線ＣＬとの間の領域に至って延在され、この延在部はパッド部ＰＤを有する。このパッド部ＰＤは画素電極ＰＸと電気的および物理的に接続される部分となり、前記ソース電極ＳＴの半導体層ＡＳ上の部分よりも大きな面積で形成されている。このパッド部ＰＤについては、前記対向電圧信号線ＤＬの前述した突出部ＰＪ２とともに、後に詳述する。 A source electrode ST formed simultaneously with the drain signal line DL and the drain electrode DT is formed on the semiconductor layer AS so as to face the drain electrode DT. Further, the source electrode ST extends from above the semiconductor layer AS to a region between the gate signal line GL and the counter voltage signal line CL, and the extending part has a pad part PD. The pad portion PD is a portion that is electrically and physically connected to the pixel electrode PX, and has a larger area than the portion of the source electrode ST on the semiconductor layer AS. The pad portion PD will be described in detail later together with the above-described protruding portion PJ2 of the counter voltage signal line DL.
なお、前記半導体層ＡＳは、それを絶縁膜ＧＩ上に形成する際に、たとえば、その表面に高濃度の不純物がドープされて形成され、たとえば、前記ドレイン電極ＤＴおよびソース電極ＳＴをパターニングして形成した後に、該ドレイン電極ＤＴおよびソース電極ＳＴをマスクとして、該ドレイン電極ＤＴおよびソース電極ＳＴの形成領域以外の領域に形成された高濃度の不純物層をエッチングするようにしている。半導体層ＡＳとドレイン電極ＤＴとの間、および、半導体層ＡＳとソース電極ＳＴとの間のそれぞれに、高濃度の不純物層（図示せず）を残存させ、この不純物層をオーミックコンタクト層として形成するためである。 When the semiconductor layer AS is formed on the insulating film GI, for example, the surface thereof is formed by doping a high concentration impurity. For example, the drain electrode DT and the source electrode ST are patterned. After the formation, the high-concentration impurity layer formed in a region other than the region where the drain electrode DT and the source electrode ST are formed is etched using the drain electrode DT and the source electrode ST as a mask. A high concentration impurity layer (not shown) is left between the semiconductor layer AS and the drain electrode DT and between the semiconductor layer AS and the source electrode ST, and this impurity layer is formed as an ohmic contact layer. It is to do.
このようにすることにより、前記薄膜トランジスタＴＦＴは、ゲート信号線ＧＬの一部をゲート電極としたいわゆる逆スタガ構造のＭＩＳ（Metal Insulator Semiconductor）型のトランジスタが構成されることになる。 By doing so, the thin film transistor TFT is configured as a MIS (Metal Insulator Semiconductor) type transistor having a so-called inverted stagger structure in which a part of the gate signal line GL is a gate electrode.
なお、ＭＩＳ型のトランジスタにあっては、そのバイアスの印加によってドレイン電極ＤＴとソース電極ＳＴが入れ替わるように駆動するが、この明細書の説明にあっては、便宜上、ドレイン信号線ＤＬと接続される側をドレイン電極ＤＴ、画素電極ＰＸと接続される側をソース電極ＳＴと称していることは上述したとおりである。 Note that the MIS type transistor is driven so that the drain electrode DT and the source electrode ST are switched by application of the bias. However, in the description of this specification, the drain signal line DL is connected for convenience. As described above, the side connected to the drain electrode DT and the side connected to the pixel electrode PX are referred to as the source electrode ST.
基板ＳＵＢ１の表面には、前記薄膜トランジスタＴＦＴをも被ってたとえばシリコン窒化膜からなる保護膜ＰＡＳ（図４（ａ）、（ｂ）参照）が形成されている。 A protective film PAS (see FIGS. 4A and 4B) made of, for example, a silicon nitride film is formed on the surface of the substrate SUB1 so as to cover the thin film transistor TFT.
この保護膜ＰＡＳは、該薄膜トランジスタＴＦＴを液晶との直接の接触を回避させ、これによって該薄膜トランジスタＴＦＴの特性が劣化するのを防止する機能を有するとともに、前記対向電極ＣＴと後述の画素電極ＰＸとの間に保持容量を形成するための誘電体膜として機能するようになっている。 The protective film PAS has a function of preventing the thin film transistor TFT from coming into direct contact with the liquid crystal, thereby preventing the characteristics of the thin film transistor TFT from being deteriorated, and the counter electrode CT and a pixel electrode PX described later. It functions as a dielectric film for forming a storage capacitor between them.
そして、前記保護膜ＰＡＳの上面には、たとえばＩＴＯ（Indium-Tin-Oxide）等の透明導電膜によって画素電極ＰＸが形成されている。 A pixel electrode PX is formed on the upper surface of the protective film PAS by using a transparent conductive film such as ITO (Indium-Tin-Oxide).
前記画素電極ＰＸは、前記対向電極ＣＴに重畳されて、前記画素領域の周辺の僅かな領域を残した中央部の大部分の領域に形成され、複数のスリットＳＬＴを形成することによって形成されている。 The pixel electrode PX is formed in the most part of the central part, overlapping the counter electrode CT, leaving a small area around the pixel area, and is formed by forming a plurality of slits SLT. Yes.
画素電極ＰＸの複数のスリットＳＬＴは、画素の領域をたとえば図中上下に２分割させた一方の領域において、たとえばゲート信号線ＧＬの走行方向に対してプラス角度方向に延在するように形成され、他方の領域にはマイナス角度方向に延在するようにして形成されている。いわゆるマルチドメイン方式を採用するもので、１画素内における画素電極ＰＸに設けたスリットＳＬＴの方向が単一である場合、観る方向により色つきが生じる場合があるため、この不都合を解消した構成となっている。 The plurality of slits SLT of the pixel electrode PX are formed so as to extend in the plus angle direction with respect to the traveling direction of the gate signal line GL, for example, in one region obtained by dividing the pixel region into two vertically in the drawing. The other region is formed so as to extend in the minus angle direction. A so-called multi-domain method is adopted. When the direction of the slit SLT provided in the pixel electrode PX in one pixel is single, coloring may occur depending on the viewing direction. It has become.
このように形成された画素電極ＰＸは、前記保護膜ＰＡＳに形成されたコンタクトホールＴＨを通して、前記パッド部ＰＤ（薄膜トランジスタＴＦＴのソース電極ＳＴ）に電気的に接続されるようになっている。 The pixel electrode PX thus formed is electrically connected to the pad portion PD (source electrode ST of the thin film transistor TFT) through a contact hole TH formed in the protective film PAS.
なお、図４において、図示されていないが、前記基板ＳＵＢ１の表面には、画素電極ＰＸをも被って配向膜が形成され、この配向膜によって該配向膜と直接に接触する液晶の分子の初期配向方向を設定するようになっている。 Although not shown in FIG. 4, an alignment film is formed on the surface of the substrate SUB1 so as to cover the pixel electrode PX, and the initial liquid crystal molecules that are in direct contact with the alignment film by the alignment film. The orientation direction is set.
また、上述した実施例では、半導体層ＡＳとしてアモルファスシリコンを用いたものであるが、これに限定されることはなく、たとえばポリシリコン等であってもよい。 In the embodiment described above, amorphous silicon is used as the semiconductor layer AS. However, the present invention is not limited to this and may be, for example, polysilicon.
（パッド部ＰＤおよびその近傍の構成）
図１（ａ）は、図３に示した画素の構成のうち、薄膜トランジスタＴＦＴのソース電極ＳＴのパッド部ＰＤおよびその近傍の構成を示した拡大図である。
(Pad portion PD and its vicinity)
FIG. 1A is an enlarged view showing the configuration of the pad portion PD of the source electrode ST of the thin film transistor TFT and the vicinity thereof in the configuration of the pixel shown in FIG.
以下、前記パッド部ＰＤおよびその近傍の構成を、改めて説明する。 Hereinafter, the configuration of the pad portion PD and the vicinity thereof will be described again.
前記ゲート信号線ＧＬ上の薄膜トランジスタＴＦＴのソース電極ＳＴは、該ゲート信号線ＧＬと対向電圧信号線ＣＬとの間の領域に形成されたパッド部ＰＤにまで至り該パッド部ＰＤと一体に形成されている。 The source electrode ST of the thin film transistor TFT on the gate signal line GL reaches the pad part PD formed in a region between the gate signal line GL and the counter voltage signal line CL, and is formed integrally with the pad part PD. ing.
前記パッド部ＰＤは、前記保護膜ＰＡＳの下層に位置づけられ、該保護膜ＰＡＳに形成されたコンタクトホールＴＨによって、その周辺を除く中央部が露出されるようになっている。 The pad portion PD is positioned below the protective film PAS, and a central portion excluding its periphery is exposed by a contact hole TH formed in the protective film PAS.
前記保護膜ＰＡＳの上面には画素電極ＰＸが形成され、該画素電極ＰＸは前記コンタクトホールＴＨを通して前記パッド部ＰＤと電気的に接続されるようになっている。 A pixel electrode PX is formed on the upper surface of the protective film PAS, and the pixel electrode PX is electrically connected to the pad portion PD through the contact hole TH.
前記画素電極ＰＸは、概ね矩形状を有し、パッド部ＰＤと近接する辺には、該パッド部ＰＤと充分に重畳するように形成された突出部ＰＪ１を有する。当該突出部ＰＪ１は、前記コンタクトホールＴＨ内で前記パッド部ＰＤと接続される。これにより、前記画素電極ＰＸは前記薄膜トランジスタＴＦＴのソース電極ＳＴと電気的に接続されるようになる。 The pixel electrode PX has a substantially rectangular shape, and has a protruding portion PJ1 formed to sufficiently overlap the pad portion PD on a side close to the pad portion PD. The protruding portion PJ1 is connected to the pad portion PD in the contact hole TH. Accordingly, the pixel electrode PX is electrically connected to the source electrode ST of the thin film transistor TFT.
また、前記画素電極ＰＸの下層には、保護膜ＰＡＳ及びゲート絶縁膜ＧＩを介して対向電圧信号線ＣＬが形成される。対向電圧信号線ＣＬは、ゲート信号線ＧＬと平行に形成され、この対向電圧信号線ＣＬの画素電極ＰＸ側の辺には、前記突出部ＰＪ２が形成される。 A counter voltage signal line CL is formed below the pixel electrode PX via the protective film PAS and the gate insulating film GI. The counter voltage signal line CL is formed in parallel with the gate signal line GL, and the protruding portion PJ2 is formed on the side of the counter voltage signal line CL on the pixel electrode PX side.
前記突出部ＰＪ２は、ゲート信号線ＧＬと画素電極ＰＸ間の領域まで突出するように形成される。また、前記突出部ＰＪ１とは、比較的近い距離を隔てて形成される。即ち、突出部ＰＪ２は、画素電極ＰＸ、特に突出部ＰＪ１とは重畳しない位置に形成される。 The protrusion PJ2 is formed to protrude to a region between the gate signal line GL and the pixel electrode PX. The protrusion PJ1 is formed at a relatively close distance. In other words, the protrusion PJ2 is formed at a position that does not overlap with the pixel electrode PX, in particular, the protrusion PJ1.
（画素の黒点化処理）
上述のように構成した表示装置において、その製造完了後、前記薄膜トランジスタＴＦＴに、ドレイン電極ＤＴとソース電極ＳＴの間のショート、ゲート信号線ＧＬの一部であるゲート電極とドレイン電極ＤＴの間のショート、あるいは前記ゲート電極とソース電極ＳＴの間のショート等が生じている場合、図１（ａ）の点線枠ＬＳ内の箇所にたとえばレーザ光を照射（走査）することによって黒点化処理を行う。
(Pixel blackening process)
In the display device configured as described above, after the manufacture is completed, the thin film transistor TFT is short-circuited between the drain electrode DT and the source electrode ST, and between the gate electrode and the drain electrode DT which are part of the gate signal line GL. When a short circuit or a short circuit between the gate electrode and the source electrode ST occurs, for example, a black spot processing is performed by irradiating (scanning) a laser beam to a position within the dotted line frame LS in FIG. .
前記点線枠ＬＳは、その枠内に、前記パッド部ＰＤを含むとともに、前記対向電圧信号線ＣＬの突出部ＰＪ２、およびこの突出部ＰＪ２と重畳する画素電極ＰＸの一部（図中ハッチング部ＨＣで示す）を含むように設定される。 The dotted line frame LS includes the pad portion PD within the frame, the protruding portion PJ2 of the counter voltage signal line CL, and a part of the pixel electrode PX overlapping the protruding portion PJ2 (hatching portion HC in the drawing). To be included).
前記点線枠ＬＳ内の箇所にレーザ光を照射（走査）することにより、前記パッド部ＰＤ部分が切断される。すなわち、薄膜トランジスタＴＦＴのソース電極ＳＴと画素電極ＰＸの接続部が切断され、画素電極ＰＸへの映像信号の供給が絶たれる。 The pad portion PD is cut by irradiating (scanning) a portion of the dotted line frame LS with laser light. That is, the connection portion between the source electrode ST and the pixel electrode PX of the thin film transistor TFT is disconnected, and the supply of the video signal to the pixel electrode PX is interrupted.
また前記突出部ＰＪ２と画素電極ＰＸの一部ＨＣは、前記レーザ光の照射（走査）によって、前記突出部ＰＪ２の材料が溶融し、前記突出部ＰＪ２と画素電極ＰＸは電気的に接続されるようになる。 In addition, the protrusion PJ2 and a part HC of the pixel electrode PX melt the material of the protrusion PJ2 by the irradiation (scanning) of the laser beam, and the protrusion PJ2 and the pixel electrode PX are electrically connected. It becomes like this.
すなわち、図１（ａ）のｂ−ｂ線における断面図である図１（ｂ）に示すように、前記レーザ光の照射（走査）によって、画素電極ＰＸ、保護膜ＰＡＳ、ゲート絶縁膜ＧＩ、突出部ＰＪ２が順次蒸発し、孔ＨＬが形成される。しかし、最下層の金属材料である突出部ＰＪ２は完全に蒸発せずに、熔けた金属材料が孔ＨＬの内壁面に沿って熔け広がるようになる。その結果、図中矢印Ａで示されるように、熔け広がった金属材料が孔ＨＬの内壁面に沿って画素電極ＰＸまで到達し、突出部ＰＪ２と画素電極ＰＸが電気的に接続される。 That is, as shown in FIG. 1B, which is a cross-sectional view taken along the line bb of FIG. 1A, the pixel electrode PX, the protective film PAS, the gate insulating film GI, The protrusions PJ2 are sequentially evaporated to form the holes HL. However, the protrusion PJ2 that is the lowermost metal material does not completely evaporate, and the molten metal material melts and spreads along the inner wall surface of the hole HL. As a result, as indicated by an arrow A in the figure, the melted metal material reaches the pixel electrode PX along the inner wall surface of the hole HL, and the protrusion PJ2 and the pixel electrode PX are electrically connected.
これにより、レーザ光の一回の照射（走査）によって、前記ソース電極ＳＴと画素電極ＰＸとの切断と、該画素電極ＰＸと対向電圧信号線ＣＬの電気的接続を同時に行うことができる。また、レーザ光の照射は直線的に走査すればよい。したがって、少ない修正工程によって、信頼性ある画素の黒点化処理を行うことが可能となる。 As a result, the source electrode ST and the pixel electrode PX can be disconnected and the pixel electrode PX and the counter voltage signal line CL can be electrically connected simultaneously by one irradiation (scanning) of the laser beam. Further, the laser light irradiation may be linearly scanned. Therefore, it is possible to perform the black spotting process of a reliable pixel with a small number of correction processes.
〈実施例２〉
図５は、他の実施例を示す要部構成図で、図１（ａ）と対応した図となっている。図５において、図１（ａ）と同符号の材料は同一の機能を有する。
<Example 2>
FIG. 5 is a block diagram showing the main part of another embodiment, corresponding to FIG. In FIG. 5, the material with the same reference sign as in FIG. 1A has the same function.
図１（ａ）の場合と比較して異なる構成は、まず、薄膜トランジスタＴＦＴのドレイン電極ＤＴとドレイン信号線ＤＬとの接続パターンにある。 A configuration different from the case of FIG. 1A is a connection pattern between the drain electrode DT of the thin film transistor TFT and the drain signal line DL.
すなわち、薄膜トランジスタＴＦＴの半導体層ＡＳ上のドレイン電極ＤＴは、ゲート信号線ＧＬと対向電圧信号線ＣＬとの間の領域に延在するように第１の屈曲部ＢＤ１を有し、さらに、前記領域内において第２の屈曲部ＢＤ２を有して前記ドレイン信号線ＤＬと接続されるようになっている。 That is, the drain electrode DT on the semiconductor layer AS of the thin film transistor TFT has the first bent portion BD1 so as to extend to a region between the gate signal line GL and the counter voltage signal line CL. It has a second bent part BD2 and is connected to the drain signal line DL.
ここで、前記ドレイン電極ＤＴの延在部である第２の屈曲部ＢＤ２は、前記バッド部ＰＤおよび対向電圧信号線ＣＬの前記突出部ＰＪ２とともに、前記ゲート信号線ＧＬと平行な線上において並列して配置される関係にある。 Here, the second bent part BD2, which is the extension part of the drain electrode DT, is arranged in parallel on the line parallel to the gate signal line GL together with the pad part PD and the protruding part PJ2 of the counter voltage signal line CL. Are in a relationship.
そして、画素の修復を行わなければならない場合において、たとえばレーザ光の照射（走査）範囲を図中点線枠ＬＳの範囲、すなわち、パッド部ＰＤ、対向電圧信号線ＣＬの突出部ＰＪ２、およびドレイン電極ＤＴの前記屈曲部ＢＤ２をも含む範囲に設定する。 When the pixel must be repaired, for example, the laser beam irradiation (scanning) range is within the dotted line frame LS in the drawing, that is, the pad portion PD, the protruding portion PJ2 of the counter voltage signal line CL, and the drain electrode. A range including the bent portion BD2 of DT is set.
このようにしてレーザ光の照射（走査）をした場合、前記ソース電極ＳＴと画素電極ＰＸとの切断、該画素電極ＰＸの対向電圧信号線ＣＬとの電気的接続とともに、前記ドレイン電極ＤＴとドレイン信号線ＤＬとの切断をも同時に行うことができる。 When laser beam irradiation (scanning) is performed in this manner, the drain electrode DT and the drain are connected together with the disconnection between the source electrode ST and the pixel electrode PX and the electrical connection between the pixel electrode PX and the counter voltage signal line CL. The signal line DL can be disconnected at the same time.
なお、図５において、対向電圧信号線ＣＬの突出部ＰＪ２は、図１の場合と異なり、ドレイン信号線ＤＬとパッド部ＰＤ間に配置されている。このような構成であれば、前記ドレイン電極ＤＬとドレイン信号線ＤＬとの切断、および該画素電極ＰＸの対向電圧信号線ＣＬとの電気的接続のみを行うことも出来る（即ち、ソース電極ＳＴの切断は行わない）。 In FIG. 5, the protruding portion PJ2 of the counter voltage signal line CL is arranged between the drain signal line DL and the pad portion PD, unlike the case of FIG. With such a configuration, it is possible to disconnect only the drain electrode DL and the drain signal line DL and to electrically connect the pixel electrode PX to the counter voltage signal line CL (that is, the source electrode ST). Do not cut).
しかし、前記パッド部ＰＤと対向電圧信号線ＣＬの突出部ＰＪ２の配置は、ゲート信号線ＧＬと平行な線上において並列されて配置されていればよく、したがって、図１の場合と同様の配置関係となっていてもよい。 However, the pad portion PD and the protruding portion PJ2 of the counter voltage signal line CL need only be arranged in parallel on a line parallel to the gate signal line GL. Therefore, the same arrangement relationship as in FIG. It may be.
〈実施例３〉
図６は、他の実施例を示す要部構成図で、図３と対応した図となっている。図において、図３と同符号の材料は同一の機能を有する。また、図６のVII（ａ）−VII（ａ）線における断面図を図７（ａ）に示している。
<Example 3>
FIG. 6 is a configuration diagram of a main part showing another embodiment, and corresponds to FIG. In the figure, materials having the same reference numerals as those in FIG. 3 have the same functions. FIG. 7A shows a cross-sectional view taken along line VII (a) -VII (a) in FIG.
図６において、図３の場合と比較して異なる構成は、まず、対向電極ＣＴと接続される対向電圧信号線ＣＬは、当該画素を駆動する薄膜トランジスタＴＦＴが形成されているゲート信号線ＧＬと隣接する他のゲート信号線ＧＬに隣接して配置されている。 In FIG. 6, the configuration different from that in FIG. 3 is that the counter voltage signal line CL connected to the counter electrode CT is first adjacent to the gate signal line GL on which the thin film transistor TFT for driving the pixel is formed. Is arranged adjacent to another gate signal line GL.
そして、当該画素を駆動する薄膜トランジスタＴＦＴが形成されているゲート信号線ＧＬの側において、概ね矩形状を有する対向電極ＣＴの辺の一部に該ゲート信号線ＧＬ側に突出する突出部ＰＪ２'が形成されている。 Then, on the side of the gate signal line GL where the thin film transistor TFT for driving the pixel is formed, a protruding portion PJ2 ′ protruding toward the gate signal line GL is formed on a part of the side of the counter electrode CT having a substantially rectangular shape. Is formed.
この突出部ＰＪ２'は、前記ゲート信号線ＧＬと平行な線上において、薄膜トランジスタＴＦＴのソース電極ＳＴと画素電極ＰＸとの接続を図るパッド部ＰＤと並列して配置されている。 The protruding portion PJ2 ′ is disposed in parallel with the pad portion PD for connecting the source electrode ST of the thin film transistor TFT and the pixel electrode PX on a line parallel to the gate signal line GL.
そして、対向電極ＣＴの前記突出部ＰＪ２'と重畳する位置に、ゲート絶縁膜ＧＩを介して島状の金属膜ＭＴが形成されている。この金属膜ＭＴは、ドレイン信号線ＤＬと同層であり、該ドレイン信号線ＤＬの材料と同じ材料で形成され、該ドレイン信号線ＤＬの形成の際に同時に形成される。 An island-shaped metal film MT is formed via the gate insulating film GI at a position overlapping the protruding portion PJ2 ′ of the counter electrode CT. The metal film MT is in the same layer as the drain signal line DL, is formed of the same material as the drain signal line DL, and is formed simultaneously with the formation of the drain signal line DL.
この金属膜ＭＴは、図３に示した構成において、対向電圧信号線ＣＬの前記突出部ＰＪ２が果たす機能と同様の機能を有する。 The metal film MT has a function similar to the function performed by the protruding portion PJ2 of the counter voltage signal line CL in the configuration shown in FIG.
すなわち、図６に示す点線枠ＬＳ内にたとえばレーザ光の照射（走査）を行うことにより、図７（ａ）と対応して描かれた図７（ｂ）に示すように、画素電極ＰＸ、保護膜ＰＡＳ、ゲート絶縁膜ＧＩ、突出部ＰＪ２を順次に貫通する孔ＨＬ'が形成される。この孔ＨＬ'の内壁面に露出された前記金属膜ＭＴの材料が溶融によって該孔ＨＬ'の内壁面に熔け広がり、図中矢印Ａ'で示すような状態になる。金属膜ＭＴが内壁面全体に広がると、ゲート絶縁膜ＧＩの下層に形成されている対向電極ＣＴ、および保護膜ＰＡＳの上面に形成されている画素電極ＰＸに接続された状態になる。 That is, by performing, for example, laser light irradiation (scanning) within the dotted line frame LS shown in FIG. 6, as shown in FIG. 7B drawn corresponding to FIG. 7A, the pixel electrodes PX, A hole HL ′ that sequentially passes through the protective film PAS, the gate insulating film GI, and the protruding portion PJ2 is formed. The material of the metal film MT exposed on the inner wall surface of the hole HL ′ melts and spreads on the inner wall surface of the hole HL ′ by melting and becomes in the state indicated by an arrow A ′ in the drawing. When the metal film MT spreads over the entire inner wall surface, the metal film MT is connected to the counter electrode CT formed in the lower layer of the gate insulating film GI and the pixel electrode PX formed in the upper surface of the protective film PAS.
これにより、レーザ光の一回の照射（走査）によって、前記ソース電極ＳＴと画素電極ＰＸとの切断とともに、該画素電極ＰＸと対向電圧信号線ＣＬとの電気的接続を同時に行うことができる。 Thus, the laser electrode can be irradiated (scanned) once, and the source electrode ST and the pixel electrode PX can be disconnected and the pixel electrode PX and the counter voltage signal line CL can be electrically connected simultaneously.
なお、この実施例において、薄膜トランジスタＴＦＴのドレイン電極ＤＴとドレイン信号線ＤＬとの接続パターンを図５に示したように構成し、レーザ光の一回の照射（走査）によって、ドレイン電極ＤＴとドレイン信号線ＤＬとの切断をも同時に行うようにしてもよい。 In this embodiment, the connection pattern between the drain electrode DT of the thin film transistor TFT and the drain signal line DL is configured as shown in FIG. 5, and the drain electrode DT and the drain electrode are formed by one irradiation (scanning) of the laser beam. The signal line DL may be disconnected at the same time.
そして、このようにした場合、前記金属膜ＭＴは前記ドレイン電極ＤＴの屈曲部ＢＤ２に隣接させるようにして配置させるようにしてもよい。 In this case, the metal film MT may be disposed adjacent to the bent portion BD2 of the drain electrode DT.
〈実施例４〉
図８は、他の実施例を示す要部構成図で、図３と対応した図となっている。図８において、図３と同符号の材料は同一の機能を有するようになっている。
<Example 4>
FIG. 8 is a configuration diagram of a main part showing another embodiment, and corresponds to FIG. In FIG. 8, materials having the same reference numerals as those in FIG. 3 have the same functions.
また、図８のIV（ｂ）−IV（ｂ）線における断面は、たとえば、図４（ｂ）と同様の構成となっている。 Further, a cross section taken along line IV (b) -IV (b) in FIG. 8 has the same configuration as that in FIG. 4B, for example.
図８において、図３と比較して異なる構成は、まず、画素領域の僅かな周辺を除く中央部においてたとえばＩＴＯ等の透明導電膜からなる面状の画素電極ＰＸを備え、対向電極を備えていない構成となっている。 In FIG. 8, the configuration different from that in FIG. 3 is provided with a planar pixel electrode PX made of a transparent conductive film such as ITO in the central portion excluding a slight periphery of the pixel region, and a counter electrode. It has no configuration.
前記対向電極は、当該基板ＳＵＢ１と液晶を介して対向配置される基板ＳＵＢ２の液晶側の面に形成されており、前記画素電極ＰＸとの間に液晶を駆動させる電界を生じさせるようになっている。 The counter electrode is formed on the liquid crystal side surface of the substrate SUB2 disposed opposite to the substrate SUB1 via the liquid crystal, and generates an electric field for driving the liquid crystal between the pixel electrode PX. Yes.
そして、当該画素を駆動する薄膜トランジスタＴＦＴが形成されているゲート信号線ＧＬの側において、該ゲート信号線ＧＬに近接して容量信号線ＣＰＬが形成されている。 Then, on the side of the gate signal line GL where the thin film transistor TFT for driving the pixel is formed, a capacitance signal line CPL is formed in the vicinity of the gate signal line GL.
この容量信号線ＣＰＬは、たとえば前記ゲート信号線ＧＬと同層で形成され、該容量信号線ＣＰＬの前記画素電極ＰＸとの重畳領域において、ゲート絶縁膜ＧＩおよび保護膜ＰＡＳを誘電体膜とする保持容量が形成されるようになっている。 The capacitive signal line CPL is formed in the same layer as the gate signal line GL, for example, and the gate insulating film GI and the protective film PAS are used as dielectric films in the overlapping region of the capacitive signal line CPL with the pixel electrode PX. A storage capacitor is formed.
この容量信号線ＣＰＬに供給される信号は、たとえば、前記画素電極ＰＸに供給される映像信号（電圧）に対して基準となる信号（電圧）となっている。したがって、この明細書において、前記容量信号線ＣＰＬを基準信号線と称する場合がある。 The signal supplied to the capacitance signal line CPL is, for example, a reference signal (voltage) with respect to the video signal (voltage) supplied to the pixel electrode PX. Therefore, in this specification, the capacitance signal line CPL may be referred to as a reference signal line.
このように構成した場合において、前記容量信号線ＣＰＬには突出部ＰＪ２"が形成され、この突出部ＰＪ２"は、前記ゲート信号線ＧＬと平行な線上において、薄膜トランジスタＴＦＴのソース電極ＳＴと画素電極ＰＸとの接続を図るパッド部ＰＤと並列されて配置されている。 In this configuration, the capacitive signal line CPL is provided with a protruding portion PJ2 ″, and the protruding portion PJ2 ″ is connected to the source electrode ST and the pixel electrode of the thin film transistor TFT on a line parallel to the gate signal line GL. Arranged in parallel with the pad portion PD for connection to the PX.
すなわち、容量信号線ＣＰＬの前記突出部ＰＪ２"は、図３に示した対向電圧信号線ＣＬの突出部ＰＪ２と同様の機能を果たすようになっている。 That is, the protruding portion PJ2 ″ of the capacitive signal line CPL performs the same function as the protruding portion PJ2 of the counter voltage signal line CL shown in FIG.
なお、図７において、図５に示したように、薄膜トランジスタＴＦＴのドレイン電極ＤＴをゲート信号線ＧＬ上を越えて画素電極ＰＸの側にまで延在させ、屈曲部ＢＤ２を介してドレイン信号線ＤＬに接続させるようにして構成するようにしてもよい。 In FIG. 7, as shown in FIG. 5, the drain electrode DT of the thin film transistor TFT extends over the gate signal line GL to the pixel electrode PX side, and is connected to the drain signal line DL via the bent portion BD2. You may make it comprise so that it may connect to.
そして、このようにした場合、前記容量信号線ＣＰＬの突出部ＰＪ２"は前記ドレイン電極ＤＴの屈曲部ＢＤ２に隣接させるようにして配置させるようにしてもよい。 In such a case, the protruding portion PJ2 ″ of the capacitance signal line CPL may be arranged so as to be adjacent to the bent portion BD2 of the drain electrode DT.
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。 Each of the embodiments described above may be used alone or in combination. This is because the effects of the respective embodiments can be achieved independently or synergistically.
ＳＵＢ１、ＳＵＢ２……基板、ＳＬ……シール材、ＳＣＮ（Ｖ）、ＳＣＮ（Ｈｅ）……半導体装置、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＣＬ……対向電圧信号線、ＴＦＴ……薄膜トランジスタ、ＰＸ……画素電極、ＣＴ……対向電極、ＧＩ……ゲート絶縁膜、ＰＡＳ……保護膜、ＴＨ……コンタクトホール、ＨＬ、ＨＬ'……孔、ＭＴ……金属膜、ＣＰＬ……容量信号線、ＰＪ２"……突出部。 SUB1, SUB2 ... Substrate, SL ... Seal material, SCN (V), SCN (He) ... Semiconductor device, GL ... Gate signal line, DL ... Drain signal line, CL ... Counter voltage signal line, TFT ... Thin film transistor, PX ... Pixel electrode, CT ... Counter electrode, GI ... Gate insulating film, PAS ... Protective film, TH ... Contact hole, HL, HL '... Hole, MT ... Metal film, CPL ... Capacitance signal line, PJ2 "... Projection.
Claims (8)
前記薄膜トランジスタは、前記ドレイン信号線に接続されるドレイン電極と、前記画素電極に接続されるソース電極を有し、
前記基準信号線は前記ゲート信号線に近接して平行に配置され、前記ゲート信号線の側に形成された突出部を有し、
前記画素電極は、前記基準信号線をも被って形成される絶縁膜上に前記突出部の少なくとも一部を被って形成され、かつ、前記ゲート信号線の近傍にて前記ソース電極との接続部を備え、
前記基準信号線の前記突出部と、前記画素電極の前記ソース電極との前記接続部は、前記ゲート信号線と平行な線上に並列されて配置され、
前記基準信号線は、画素領域に形成された面状の透明導電膜からなる対向電極に電気的に接続された対向電圧信号線として用いられ、
前記画素電極は、前記対向電極に前記絶縁膜を介して重畳された複数の並設されたスリットを有する透明導電膜で構成されていることを特徴とする液晶表示装置。 In a pixel region on the substrate, at least a thin film transistor formed on a gate signal line, a pixel electrode to which a video signal from a drain signal line is supplied via the thin film transistor, and a signal serving as a reference for the video signal A reference signal line to be supplied,
The thin film transistor has a drain electrode connected to the drain signal line and a source electrode connected to the pixel electrode,
The reference signal line is disposed in parallel near the gate signal line and has a protrusion formed on the gate signal line side,
The pixel electrode is formed on an insulating film that also covers the reference signal line so as to cover at least a part of the protruding portion, and a connection portion with the source electrode in the vicinity of the gate signal line With
The connecting portion between the protruding portion of the reference signal line and the source electrode of the pixel electrode is arranged in parallel on a line parallel to the gate signal line ,
The reference signal line is used as a counter voltage signal line electrically connected to a counter electrode made of a planar transparent conductive film formed in the pixel region,
The liquid crystal display device , wherein the pixel electrode is formed of a transparent conductive film having a plurality of parallel slits superimposed on the counter electrode via the insulating film .
前記ドレイン電極の前記延在部は、前記基準信号線の前記突出部と、前記画素電極と前記ソース電極との前記接続部とともに、前記ゲート信号線と平行な線上に並列されて配置されていることを特徴とする請求項１に記載の液晶表示装置。 The drain electrode of the thin film transistor has an extending portion in a region between the gate signal line and the reference signal line and is connected to the drain signal line,
The extending part of the drain electrode is arranged in parallel on a line parallel to the gate signal line together with the protruding part of the reference signal line and the connection part of the pixel electrode and the source electrode. The liquid crystal display device according to claim 1.
前記基準信号線は、前記画素電極との重畳部において前記絶縁膜を誘電体膜とする保持容量を形成する容量信号線として用いられることを特徴とする請求項１に記載の液晶表示装置。 The pixel electrode is formed of a planar transparent conductive film formed in a pixel region,
2. The liquid crystal display device according to claim 1, wherein the reference signal line is used as a capacitor signal line that forms a storage capacitor using the insulating film as a dielectric film in an overlapping portion with the pixel electrode.
前記対向電極は、画素領域に形成された透明導電膜の面状電極からなり、前記ゲート信号線側の一部に突出部を備え、
前記対向電極と前記画素電極の層間であって、前記対向電極の前記突出部に重畳して島状の金属膜が形成され、
前記画素電極は、透明導電膜からなり、前記金属膜の少なくとも一部に重畳するように形成され、かつ、前記ゲート信号線側にて前記薄膜トランジスタのソース電極との接続部を備え、
前記金属膜と、前記画素電極の前記ソース電極との前記接続部は、前記ゲート信号線と平行な線上に並列されて配置されていることを特徴とする液晶表示装置。 In a pixel region on the substrate, an electric field is generated between at least the thin film transistor formed on the gate signal line, the pixel electrode to which the video signal from the drain signal line is supplied via the thin film transistor, and the pixel electrode. A counter electrode,
The counter electrode is formed of a planar electrode of a transparent conductive film formed in a pixel region, and includes a protrusion on a part of the gate signal line side,
Between the counter electrode and the pixel electrode, an island-shaped metal film is formed so as to overlap the protruding portion of the counter electrode,
The pixel electrode is made of a transparent conductive film, is formed so as to overlap at least part of the metal film, and includes a connection portion with the source electrode of the thin film transistor on the gate signal line side,
The liquid crystal display device, wherein the connection portion between the metal film and the source electrode of the pixel electrode is arranged in parallel on a line parallel to the gate signal line.
前記ドレイン電極の前記延在部は、前記金属膜と、前記画素電極と前記ソース電極との前記接続部とともに、前記ゲート信号線と平行な線上に並設されて配置されていることを特徴とする請求項５に記載の液晶表示装置。 The drain electrode of the thin film transistor has a portion extending to a region on the pixel electrode side and is connected to the drain signal line,
The extending portion of the drain electrode is arranged in parallel with the metal film and the connection portion between the pixel electrode and the source electrode on a line parallel to the gate signal line. The liquid crystal display device according to claim 5 .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007328797A JP5096127B2 (en) | 2007-12-20 | 2007-12-20 | Display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007328797A JP5096127B2 (en) | 2007-12-20 | 2007-12-20 | Display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009151094A JP2009151094A (en) | 2009-07-09 |
| JP5096127B2 true JP5096127B2 (en) | 2012-12-12 |
Family
ID=40920296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007328797A Active JP5096127B2 (en) | 2007-12-20 | 2007-12-20 | Display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5096127B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102078807B1 (en) * | 2013-07-03 | 2020-02-20 | 삼성디스플레이 주식회사 | Liquid crystal display |
| JP2015106129A (en) | 2013-12-02 | 2015-06-08 | パナソニック液晶ディスプレイ株式会社 | Liquid crystal display device, manufacturing method thereof and a method of correcting black spots |
| JP6512834B2 (en) * | 2015-01-19 | 2019-05-15 | 三菱電機株式会社 | Display device and member for display device for manufacturing display device |
| JP6739198B2 (en) | 2016-03-18 | 2020-08-12 | 三菱電機株式会社 | Display device array substrate, display device, display device array substrate manufacturing method, and display device manufacturing method |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04324819A (en) * | 1991-04-25 | 1992-11-13 | Seiko Epson Corp | Picture element defect correcting method for active matrix displaying body and displaying body thereof |
| JPH112828A (en) * | 1997-06-10 | 1999-01-06 | Matsushita Electric Ind Co Ltd | Liquid crystal image display device and its manufacture |
| JP2003107523A (en) * | 2001-09-28 | 2003-04-09 | Hitachi Ltd | Liquid crystal display device |
| JP2005208678A (en) * | 2005-03-28 | 2005-08-04 | Hitachi Ltd | Liquid crystal display |
| JP2007293073A (en) * | 2006-04-26 | 2007-11-08 | Epson Imaging Devices Corp | Method of manufacturing electrooptical device and electrooptical device, and electronic equipment |
-
2007
- 2007-12-20 JP JP2007328797A patent/JP5096127B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009151094A (en) | 2009-07-09 |
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