JP4685009B2 - DC-DC converter - Google Patents

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Description

本発明は、ＤＣ−ＤＣコンバータに関する、特にカレントモード制御方式のＤＣ−ＤＣコンバータに関する。   The present invention relates to a DC-DC converter, and more particularly to a current mode control type DC-DC converter.

近年、ＣＰＵ電源等に用いられるＤＣ−ＤＣコンバータの制御には、カレントモード制御方式がその高速な応答性能から、多用されている。ＤＣ−ＤＣコンバータには、電源電位と接地電位との間にハイサイドスイッチとローサイドスイッチが直列に接続されて設けられている。ハイサイドスイッチとローサイドスイッチの接続点（以後、接続点Ｌｘと称す）には、インダクタが接続されている。このＤＣ−ＤＣコンバータにおいては、ハイサイドスイッチとローサイドスイッチが交互にオン／オフ動作を繰り返すことにより、インダクタを介して出力端子へ直流電力が供給される。出力直流電圧は１スイッチング周期に占めるハイサイドスイッチのオン時間の割合にほぼ比例する。カレントモード制御方式は、ＤＣ−ＤＣコンバータのインダクタ電流若しくはスイッチ電流を検出・制御することにより、ハイサイドスイッチとローサイドスイッチのオン／オフ時間を調整し、出力電圧を安定化する方式である。   In recent years, a current mode control method is frequently used for controlling a DC-DC converter used for a CPU power source or the like because of its high-speed response performance. In the DC-DC converter, a high-side switch and a low-side switch are connected in series between a power supply potential and a ground potential. An inductor is connected to a connection point between the high side switch and the low side switch (hereinafter referred to as a connection point Lx). In this DC-DC converter, the high-side switch and the low-side switch alternately repeat on / off operations, so that DC power is supplied to the output terminal via the inductor. The output DC voltage is substantially proportional to the proportion of the on-time of the high side switch in one switching cycle. The current mode control method is a method of stabilizing the output voltage by adjusting the on / off time of the high-side switch and the low-side switch by detecting and controlling the inductor current or the switch current of the DC-DC converter.

インダクタ電流はハイサイドスイッチとローサイドスイッチのオン／オフ動作により増加・低減を繰り返す三角波状であって、通常そのピーク値若しくは谷値が制御される。   The inductor current has a triangular wave shape that repeatedly increases and decreases by the on / off operation of the high-side switch and the low-side switch, and normally its peak value or valley value is controlled.

ピーク値制御方式は、インダクタ若しくはハイサイドスイッチに流れる電流を検出する必要があり、検出回路とその周辺回路が電源電位側に設けられる。このため、変動の想定される電源電位に対し、正確な電流検出を行うには回路構成が複雑になる。これに対して、谷値制御方式は、ローサイドスイッチに流れる電流を検出すればよく、検出回路とその周辺回路は接地側に設けられるので回路構成を簡素化することができる利点がある。   In the peak value control method, it is necessary to detect the current flowing through the inductor or the high-side switch, and the detection circuit and its peripheral circuit are provided on the power supply potential side. For this reason, the circuit configuration becomes complicated in order to accurately detect the current with respect to the power supply potential assumed to fluctuate. On the other hand, the valley value control method only has to detect the current flowing through the low-side switch, and since the detection circuit and its peripheral circuit are provided on the ground side, there is an advantage that the circuit configuration can be simplified.

さらに最近の出力電圧の低下傾向に伴い、ハイサイドスイッチのオン時間は短くなる傾向にある。例えば、スイッチング周波数が２ＭＨｚで５Ｖの電源電位から１Ｖを出力する場合、ローサイドスイッチのオン時間が４００ｎｓｅｃ程度であるのに対し、ハイサイドスイッチのオン時間が１００ｎｓｅｃ程度になる。ピーク値制御方式ではハイサイドスイッチがオン状態である短時間の間に検出及び制御をしなければならない。しかし、谷値制御方式では、ローサイドスイッチがオン状態である間に検出及び制御すればよく、長い検出時間及び制御時間を確保することが可能となる。   Furthermore, with the recent trend of decreasing output voltage, the on-time of the high side switch tends to be shorter. For example, when 1 V is output from a power supply potential of 5 V at a switching frequency of 2 MHz, the on time of the low side switch is about 400 nsec, whereas the on time of the high side switch is about 100 nsec. In the peak value control method, detection and control must be performed within a short period of time when the high-side switch is on. However, in the valley control method, detection and control may be performed while the low-side switch is in the on state, and a long detection time and control time can be ensured.

以上のように谷値制御方式が利点を有しているため、例えば日本の特開２００１−１３６７３７号公報に谷値制御方式の降圧型のＤＣ−ＤＣコンバータが提案されている。   As described above, since the valley value control method has an advantage, for example, Japanese Laid-Open Patent Publication No. 2001-136737 proposes a valley value control type step-down DC-DC converter.

以下、特開２００１−１３６７３７号公報に開示された谷値制御方式の降圧型のＤＣ−ＤＣコンバータを一例として図８を参照しながら説明する。特開２００１−１３６７３７号公報には、ＭＯＳＦＥＴからなるローサイドスイッチのオン抵抗を利用して電流を検出する方式が開示されている。特開２００１−１３６７３７号公報に開示された電流検出部を簡略化して示した図８に示すように、谷値制御方式の降圧型のＤＣ−ＤＣコンバータ１１０は、ハイサイドスイッチ１０１、ローサイドスイッチ１０２、インダクタ１０３、キャパシタ１０４、電流検出器１０５、エラーアンプ１０６、制御比較器１０７及びＲＳラッチ１０８が含まれる。   Hereinafter, a valley control type step-down DC-DC converter disclosed in Japanese Patent Laid-Open No. 2001-136737 will be described as an example with reference to FIG. Japanese Patent Application Laid-Open No. 2001-136737 discloses a method of detecting current using the on-resistance of a low-side switch made of a MOSFET. As shown in FIG. 8 in which the current detection unit disclosed in Japanese Patent Application Laid-Open No. 2001-136737 is simplified, a valley-value control step-down DC-DC converter 110 includes a high-side switch 101 and a low-side switch 102. , Inductor 103, capacitor 104, current detector 105, error amplifier 106, control comparator 107, and RS latch 108 are included.

図８に示された降圧型ＤＣ−ＤＣコンバータ１１０の動作は次の通りである。   The operation of the step-down DC-DC converter 110 shown in FIG. 8 is as follows.

ハイサイドスイッチ１０１とローサイドスイッチ１０２はＲＳラッチ１０８により交互にオン／オフ動作を行う。図９は、ハイサイドスイッチ１０１とローサイドスイッチ１０２が交互にオン／オフ動作を行っているときの、接続点Ｌｘの電圧ＶＬｘ、インダクタ電流ＩＬ、及び後述する電流検出器１０５の出力信号ＶＩＬの各変化を示す波形図である。ＲＳラッチ１０８はセット信号ＳＴが入力されたとき、ハイサイドスイッチ１０１をオン状態とし、ローサイドスイッチ１０２をオフ状態とする。このように、ハイサイドスイッチ１０１がオン状態の期間をオン時間Ｔｏｎとする。オン時間Ｔｏｎの間、接続点Ｌｘの電圧ＶＬｘは、電源電位Ｖｄｄに等しくなる。また、オン時間Ｔｏｎの間、インダクタ１０３には電源電位Ｖｄｄの電源からハイサイドスイッチ１０１を介して直線的に増加する電流が流れ、電流が充電される。   The high side switch 101 and the low side switch 102 are alternately turned on / off by the RS latch 108. FIG. 9 shows each of the voltage VLx at the connection point Lx, the inductor current IL, and the output signal VIL of the current detector 105 described later when the high-side switch 101 and the low-side switch 102 are alternately performing on / off operations. It is a wave form diagram which shows a change. When the set signal ST is input, the RS latch 108 turns on the high side switch 101 and turns off the low side switch 102. In this way, a period during which the high-side switch 101 is in the on state is defined as an on time Ton. During the on-time Ton, the voltage VLx at the connection point Lx becomes equal to the power supply potential Vdd. Further, during the on-time Ton, a current that linearly increases flows from the power source of the power supply potential Vdd to the inductor 103 via the high-side switch 101, and the current is charged.

次に、ＲＳラッチ１０８はリセット信号ＲＳＴが入力されたとき、ハイサイドスイッチ１０１をオフ状態とし、ローサイドスイッチ１０２をオン状態とする。このように、ハイサイドスイッチ１０１がオフ状態の期間をオフ時間Ｔｏｆｆとする。オフ時間Ｔｏｆｆの間、接続点Ｌｘの電圧ＶＬｘは、接地電位Ｖｓｓに等しくなる。また、オフ時間Ｔｏｆｆの間、インダクタ１０３は出力負荷に電流を供給する電流源として動作し、ローサイドスイッチ１０２を介して直線的に減少する電流が流れる。したがって、図９に示すように、インダクタ電流ＩＬは三角波状に増減を繰り返す。   Next, when the reset signal RST is input, the RS latch 108 turns off the high-side switch 101 and turns on the low-side switch 102. In this way, a period in which the high-side switch 101 is in the off state is defined as an off time Toff. During the off time Toff, the voltage VLx at the connection point Lx becomes equal to the ground potential Vss. During the off time Toff, the inductor 103 operates as a current source that supplies current to the output load, and a linearly decreasing current flows through the low-side switch 102. Therefore, as shown in FIG. 9, the inductor current IL repeatedly increases and decreases in a triangular wave shape.

出力電圧Ｖｏｕｔはエラーアンプ１０６の反転入力端子にフィードバックされ、エラーアンプ１０６の非反転入力端子には基準電圧ＶＲＥＦが入力される。エラーアンプ１０６の出力信号ＶＥは制御比較器１０７の非反転入力端子に入力される。電流−電圧変換された電流検出器１０５の出力信号ＶＩＬは、制御比較器１０７の反転入力端子に入力される。図９に示すように、電流検出器１０５の出力信号ＶＩＬはオフ時間Ｔｏｆｆのみ、インダクタ電流ＩＬに比例した電圧になる。電流検出器１０５の出力信号ＶＩＬがエラーアンプ１０６の出力信号ＶＥに等しい値に低下すると、制御比較器１０７は状態を変化させてＲＳラッチ１０８のセット信号ＳＴをハイレベルにして、ハイサイドスイッチ１０１をオン状態とする。その後、インダクタ１０３の充電が開始される。図９を参照すると、降圧型のＤＣ−ＤＣコンバータ１１０の充電の開始はインダクタ電流ＩＬの谷ＩＬｖａｌｌｅｙで生じている。   The output voltage Vout is fed back to the inverting input terminal of the error amplifier 106, and the reference voltage VREF is input to the non-inverting input terminal of the error amplifier 106. The output signal VE of the error amplifier 106 is input to the non-inverting input terminal of the control comparator 107. The current-voltage converted output signal VIL of the current detector 105 is input to the inverting input terminal of the control comparator 107. As shown in FIG. 9, the output signal VIL of the current detector 105 becomes a voltage proportional to the inductor current IL only during the off time Toff. When the output signal VIL of the current detector 105 drops to a value equal to the output signal VE of the error amplifier 106, the control comparator 107 changes its state to set the set signal ST of the RS latch 108 to high level, and the high side switch 101. Is turned on. Thereafter, charging of the inductor 103 is started. Referring to FIG. 9, the start of charging of the step-down DC-DC converter 110 occurs in the valley ILvalley of the inductor current IL.

ＲＳラッチ１０８には、リセット信号ＲＳＴとして、所定の周波数のパルスが入力され、ハイサイドスイッチ１０１をオフ状態とし、ローサイドスイッチ１０２をオン状態にする。この所定の周波数がハイサイドスイッチ１０１とローサイドスイッチ１０２のスイッチング周波数となる。   A pulse having a predetermined frequency is input to the RS latch 108 as the reset signal RST, and the high side switch 101 is turned off and the low side switch 102 is turned on. This predetermined frequency becomes the switching frequency of the high-side switch 101 and the low-side switch 102.

したがって、所定のスイッチング周波数で、ハイサイドスイッチ１０１とローサイドスイッチ１０２は交互にオン／オフ動作を行い、ハイサイドスイッチ１０１がオフ状態で、ローサイドスイッチ１０２がオン状態であるオフ時間Ｔｏｆｆは、インダクタ電流ＩＬの谷値ＩＬｖａｌｌｅｙがエラーアンプ１０６の出力信号ＶＥに相当するレベルに低下するまでの時間として制御される。   Therefore, the high-side switch 101 and the low-side switch 102 alternately perform on / off operations at a predetermined switching frequency, and the off time Toff in which the high-side switch 101 is in the off state and the low-side switch 102 is in the on state is the inductor current. It is controlled as the time until the valley value ILvalley of IL drops to a level corresponding to the output signal VE of the error amplifier 106.

一方、エラーアンプ１０６の出力信号ＶＥは、出力電圧Ｖｏｕｔと基準電圧ＶＲＥＦとの誤差を増幅した信号である。例えば、出力電圧Ｖｏｕｔが基準電圧ＶＲＥＦより高くなろうとすると、エラーアンプ１０６の出力信号ＶＥは低下し、インダクタ電流ＩＬの谷値ＩＬｖａｌｌｅｙも低下する。この結果、オフ時間Ｔｏｆｆは大きくなり、出力端子への電力供給が低減されるので、出力電圧Ｖｏｕｔは低下する。出力電圧Ｖｏｕｔが基準電圧ＶＲＥＦより低くなろうとすると、逆に出力電圧は上昇するように制御される。すなわち、出力電圧Ｖｏｕｔは基準電圧ＶＲＥＦと等しくなるように制御される。   On the other hand, the output signal VE of the error amplifier 106 is a signal obtained by amplifying an error between the output voltage Vout and the reference voltage VREF. For example, when the output voltage Vout tends to be higher than the reference voltage VREF, the output signal VE of the error amplifier 106 decreases, and the valley value ILvalley of the inductor current IL also decreases. As a result, the off time Toff is increased and the power supply to the output terminal is reduced, so that the output voltage Vout decreases. When the output voltage Vout is to be lower than the reference voltage VREF, the output voltage is controlled to increase. That is, the output voltage Vout is controlled to be equal to the reference voltage VREF.

しかしながら、谷値制御方式を使う従来の技術では、出力側の短絡や過電流に対しては、この谷値に上限値を設けることにより各スイッチを保護することができる。しかし、ハイサイドスイッチとローサイドスイッチの接続点Ｌｘにおいて、地絡が発生した場合、このような地絡に対しては無防備であった。接続点Ｌｘが地絡するとハイサイドスイッチがオン状態の時に多大な電流が流れ、ハイサイドスイッチが破壊する可能性がある。そのため、地絡を検出してハイサイドスイッチを保護する地絡保護回路は必要な回路である。このような地絡保護回路として用いることが可能な過電流保護回路の一例が、日本の特開２００４−３３６８６０号公報に開示されている。図１０は特開２００４−３３６８６０号公報に開示された過電流保護回路の回路図である。図１０の過電流保護回路は、スイッチ８２のオン／オフ動作によりスイッチングトランス８１に流れる電流が過電流状態となるのを防止している。このスイッチ８２をＤＣ−ＤＣコンバータのハイサイドスイッチに置き換えることにより、図１０の過電流保護回路は、降圧型のＤＣ−ＤＣコンバータの地絡保護回路として転用することが可能である。   However, in the conventional technique using the valley value control method, each switch can be protected against an output short circuit or overcurrent by providing an upper limit value for this valley value. However, when a ground fault occurs at the connection point Lx between the high-side switch and the low-side switch, there is no defense against such a ground fault. When the connection point Lx is grounded, a large amount of current flows when the high-side switch is in an ON state, and the high-side switch may be destroyed. Therefore, a ground fault protection circuit that detects a ground fault and protects the high-side switch is a necessary circuit. An example of an overcurrent protection circuit that can be used as such a ground fault protection circuit is disclosed in Japanese Unexamined Patent Application Publication No. 2004-336860. FIG. 10 is a circuit diagram of an overcurrent protection circuit disclosed in Japanese Patent Application Laid-Open No. 2004-336860. The overcurrent protection circuit of FIG. 10 prevents the current flowing through the switching transformer 81 from entering an overcurrent state due to the on / off operation of the switch 82. By replacing the switch 82 with a high-side switch of a DC-DC converter, the overcurrent protection circuit of FIG. 10 can be diverted as a ground fault protection circuit of a step-down DC-DC converter.

以下、図１０を参照して従来の過電流保護回路について説明する。   Hereinafter, a conventional overcurrent protection circuit will be described with reference to FIG.

スイッチングトランス８１の一方の端子は、電源電位Ｖｄｄの電源に接続され、他方の端子はＮチャネル型のＭＯＳトランジスタで構成されるスイッチ８２のドレイン端子に接続される。スイッチ８２のソース端子は、電流検出抵抗８３の一方の端子に接続され、電流検出抵抗８３の他方の端子は接地電位Ｖｓｓに接続される。すなわち、スイッチングトランス８１、スイッチ８２及び電流検出抵抗８３は直列に接続される。また、スイッチ８２のゲート端子には、後述するＮＯＲゲート８９の出力端子が接続される。スイッチ８２がオン状態の時、電流は電源電位Ｖｄｄの電源から接地電位Ｖｓｓの接地点に向かって流れ、電流検出抵抗８３はこの電流を電圧に変換する。   One terminal of the switching transformer 81 is connected to the power supply of the power supply potential Vdd, and the other terminal is connected to the drain terminal of the switch 82 formed of an N-channel MOS transistor. The source terminal of the switch 82 is connected to one terminal of the current detection resistor 83, and the other terminal of the current detection resistor 83 is connected to the ground potential Vss. That is, the switching transformer 81, the switch 82, and the current detection resistor 83 are connected in series. The output terminal of a NOR gate 89 described later is connected to the gate terminal of the switch 82. When the switch 82 is in the ON state, a current flows from the power supply potential Vdd toward the ground point of the ground potential Vss, and the current detection resistor 83 converts this current into a voltage.

電流検出抵抗８３に発生する検出電圧は、比較器８４の非反転入力端子に印加される。この検出電圧の波形には、図１１の（ａ）に示すように、スイッチ８２をターンオンしたときにスパイク状のノイズが瞬間的に現れる。なお、比較器８４の反転入力端子には、図１１の（ａ）に示す基準電圧Ｖ１が印加される。比較器８４は、検出電圧と基準電圧Ｖ１とを比較し、検出電圧が基準電圧Ｖ１よりも高い場合にはハイレベル信号を出力する。また、検出電圧が基準電圧Ｖ１以下の場合にはローレベル信号を出力する。図１１の（ａ）に示すように、通常は基準電圧Ｖ１が検出電圧よりも高くなるように設定されているので、図１１の（ｂ）に示すように、比較器８４はローレベル信号を出力する。しかし、過電流がスイッチ８２に流れて、検出電圧が基準電圧Ｖ１よりも高くなると、ハイレベル信号を出力する。   The detection voltage generated in the current detection resistor 83 is applied to the non-inverting input terminal of the comparator 84. As shown in FIG. 11A, spike-like noise appears instantaneously in the detected voltage waveform when the switch 82 is turned on. A reference voltage V1 shown in FIG. 11A is applied to the inverting input terminal of the comparator 84. The comparator 84 compares the detected voltage with the reference voltage V1, and outputs a high level signal when the detected voltage is higher than the reference voltage V1. When the detection voltage is equal to or lower than the reference voltage V1, a low level signal is output. Since the reference voltage V1 is normally set to be higher than the detection voltage as shown in FIG. 11A, the comparator 84 outputs a low level signal as shown in FIG. Output. However, when an overcurrent flows through the switch 82 and the detection voltage becomes higher than the reference voltage V1, a high level signal is output.

図１１の（ｃ）に示すように、ＰＷＭ制御回路８７は所定のデューティ比を有するパルスを発生させる。そして、このパルスはモノマルチバイブレータ８６、ＲＳラッチ８８及びＮＯＲゲート８９の入力端子にそれぞれ入力される。図１１の（ｄ）に示すように、モノマルチバイブレータ８６は、ＰＷＭ制御回路８７から出力されたパルスの立ち下がりに同期して、一定期間ローレベルの信号を出力し、その他のときはハイレベルの信号を出力する。   As shown in FIG. 11C, the PWM control circuit 87 generates a pulse having a predetermined duty ratio. This pulse is input to the input terminals of the mono multivibrator 86, the RS latch 88, and the NOR gate 89, respectively. As shown in FIG. 11 (d), the mono multivibrator 86 outputs a low level signal for a certain period in synchronization with the falling edge of the pulse output from the PWM control circuit 87, and at other times the high level. The signal is output.

ＡＮＤゲート８５には比較器８４とモノマルチバイブレータ８６の各出力信号が入力される。このため、比較器８４から出力される信号がスイッチ８２のターンオンノイズに起因するハイレベル信号である時、モノマルチバイブレータ８６の出力信号がローレベルであるので、ＡＮＤゲート８５はローレベル信号を出力する。したがって、スイッチングノイズに起因するパルスによって過電流保護回路が動作することはない。しかし、図１１の（ｅ）に示すように、スイッチ８２のターンオンから所定時間経過後に過電流が流れた場合、この電流を変換した検出電圧に起因する比較器８４からのハイレベル信号は、そのままＡＮＤゲート８５の出力信号として表れる。   Each output signal of the comparator 84 and the mono multivibrator 86 is input to the AND gate 85. For this reason, when the signal output from the comparator 84 is a high level signal caused by the turn-on noise of the switch 82, the output signal of the mono multivibrator 86 is at a low level, so the AND gate 85 outputs a low level signal. To do. Therefore, the overcurrent protection circuit does not operate due to a pulse caused by switching noise. However, as shown in FIG. 11E, when an overcurrent flows after a lapse of a predetermined time from the turn-on of the switch 82, the high level signal from the comparator 84 resulting from the detected voltage converted from this current remains as it is. It appears as an output signal of the AND gate 85.

ＲＳラッチ８８のＳ端子には、ＡＮＤゲート８５の出力端子が接続され、Ｒ端子にはＰＷＭ制御回路８７の出力端子が接続される。図１１の（ｆ）に示すように、Ｓ端子にハイレベル信号が入力され、Ｒ端子にローレベル信号が入力されると、ＲＳラッチ８８のＱ端子からはハイレベル信号が出力される。このＱ端子から出力されるハイレベル信号は、次にＰＷＭ制御回路８７から出力されるパルスが立ち上がるまで続く。   The output terminal of the AND gate 85 is connected to the S terminal of the RS latch 88, and the output terminal of the PWM control circuit 87 is connected to the R terminal. As shown in FIG. 11 (f), when a high level signal is input to the S terminal and a low level signal is input to the R terminal, a high level signal is output from the Q terminal of the RS latch 88. The high level signal output from the Q terminal continues until the next pulse output from the PWM control circuit 87 rises.

ＮＯＲゲート８９の一方の入力端子には、ＲＳラッチ８８のＱ端子が接続され、他方の入力端子にはＰＷＭ制御回路８７の出力端子が接続される。図１１の（ｇ）に示すように、ＮＯＲゲート８９はＰＷＭ制御回路８７からの信号に応じて開閉する。すなわち、ＰＷＭ制御回路８７からローレベル信号が入力されたときにはＮＯＲゲート８９は開き、ＲＳラッチ８８からの出力信号を反転させて出力する。一方、ＰＷＭ制御回路８７からハイレベル信号が入力されたときは、ＮＯＲゲート８９は閉じてローレベル信号を出力する。このとき、スイッチングパルスは、ＮＯＲゲート８９でローレベル信号に変換されて消滅する。スイッチ８２のゲート端子には、ＮＯＲゲート８９の出力端子が接続される。ゲート端子にハイレベル信号が印加されたときにはスイッチ８２はオン状態となり、ゲート端子にローレベル信号が与えられたときには、スイッチ８２はオフ状態となる。   The Q terminal of the RS latch 88 is connected to one input terminal of the NOR gate 89, and the output terminal of the PWM control circuit 87 is connected to the other input terminal. As shown in FIG. 11G, the NOR gate 89 opens and closes according to a signal from the PWM control circuit 87. That is, when a low level signal is input from the PWM control circuit 87, the NOR gate 89 is opened and the output signal from the RS latch 88 is inverted and output. On the other hand, when a high level signal is input from the PWM control circuit 87, the NOR gate 89 is closed and outputs a low level signal. At this time, the switching pulse is converted into a low level signal by the NOR gate 89 and disappears. The output terminal of the NOR gate 89 is connected to the gate terminal of the switch 82. When a high level signal is applied to the gate terminal, the switch 82 is turned on, and when a low level signal is applied to the gate terminal, the switch 82 is turned off.

以上のように、スイッチ８２のターンオンから所定時間経過後に過電流が流れた場合、ＲＳラッチ８８のＱ端子はハイレベル信号を出力する。このハイレベル信号はＮＯＲゲート８９を介してスイッチ８２のゲート端子に入力され、スイッチ８２をオフ状態とする。次に、ＰＷＭ制御回路８７から出力されるパルスが立ち上がると、ＲＳラッチ８８のＱ端子はローレベル信号を出力する。しかし、ＰＷＭ制御回路８７からのハイレベル信号が、ＮＯＲゲート８９の出力信号をローレベルにし、スイッチ８２のオフ状態は続く。スイッチ８２がターンオンするのは、次にＰＷＭ制御回路８７から出力されるパルスが立ち下がる時である。
特開２００１−１３６７３７号公報 特開２００４−３３６８６０号公報 As described above, when an overcurrent flows after a predetermined time has elapsed since the switch 82 is turned on, the Q terminal of the RS latch 88 outputs a high level signal. This high level signal is input to the gate terminal of the switch 82 via the NOR gate 89, and the switch 82 is turned off. Next, when the pulse output from the PWM control circuit 87 rises, the Q terminal of the RS latch 88 outputs a low level signal. However, the high level signal from the PWM control circuit 87 changes the output signal of the NOR gate 89 to a low level, and the switch 82 remains off. The switch 82 is turned on when the pulse output from the PWM control circuit 87 falls next time.
JP 2001-136737 A JP 2004-336860 A

上記のように、特開２００４−３３６８６０号公報に開示された過電流保護回路は、スイッチ８２のターンオンから所定時間経過後に電流検出抵抗８３が基準を超えた電流を検出したとき、スイッチ８２をオフ状態として過電流から保護する。しかしながら、特開２００４−３３６８６０号公報に開示された過電流保護回路は、過電流検出のために抵抗を使用しているため、この抵抗による電力損失が発生して効率を低下させている。   As described above, the overcurrent protection circuit disclosed in Japanese Patent Application Laid-Open No. 2004-336860 turns off the switch 82 when the current detection resistor 83 detects a current exceeding the reference after a predetermined time has elapsed since the switch 82 was turned on. Protect from overcurrent as a condition. However, since the overcurrent protection circuit disclosed in Japanese Patent Application Laid-Open No. 2004-336860 uses a resistor for overcurrent detection, power loss due to this resistor is generated and the efficiency is lowered.

また、他の従来のＤＣ−ＤＣコンバータにおける接続点Ｌｘの地絡保護の技術においても、接続点Ｌｘの地絡発生時におけるハイサイドスイッチの過電流を検出し、このハイサイドスイッチをオフ状態とする過電流保護回路であった。このような構成のハイサイドスイッチの過電流保護回路を谷値制御方式のＤＣ−ＤＣコンバータに適用すると、谷値制御のために設けられたローサイドスイッチの電流検出回路に加え、さらにハイサイドスイッチにも電流検出回路が必要になる。   Also, in the technology of ground fault protection at the connection point Lx in other conventional DC-DC converters, an overcurrent of the high side switch when the ground fault occurs at the connection point Lx is detected, and the high side switch is turned off. It was an overcurrent protection circuit. When the overcurrent protection circuit of the high-side switch having such a configuration is applied to a valley-control DC-DC converter, in addition to the low-side switch current detection circuit provided for valley-value control, the high-side switch further includes a high-side switch. Requires a current detection circuit.

本発明の目的は、前記従来技術における問題を解決するものであり、ハイサイドスイッチとローサイドスイッチの接続点が地絡したときに、瞬時にその地絡を検出して、ハイサイドスイッチを保護することができる谷値制御方式のＤＣ−ＤＣコンバータを提供することである。   An object of the present invention is to solve the problems in the prior art, and when a connection point between a high-side switch and a low-side switch has a ground fault, the ground fault is instantaneously detected to protect the high-side switch. It is an object to provide a valley-control DC-DC converter.

上記の目的を達成するため、本発明のＤＣ−ＤＣコンバータは、電源と接地との間に直列に接続されたハイサイドスイッチとローサイドスイッチと、
前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタと、
一端が接地され、他端が前記インダクタの他端に接続されたキャパシタと、
前記キャパシタの前記他端に接続された出力端子と、
前記インダクタもしくはローサイドスイッチに流れる電流を検出する電流検出器と、
前記出力端子からの出力電圧と基準電圧との誤差を増幅するエラーアンプと、
前記エラーアンプの出力信号と前記電流検出器の出力信号が入力される制御比較器と、
前記ハイサイドスイッチがオン状態において、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点の電圧と所定の電圧値とを比較して、前記接続点の地絡の有無を示す信号を出力する地絡検出回路と、
前記地絡検出回路がアクティブとなったとき、またはクロック信号がアクティブとなったときに、アクティブな信号を出力する第１の回路と、
前記制御比較器の出力と前記地絡検出回路の出力とが入力され、地絡検出から所定時間経過後における制御比較器の出力信号を出力する第２の回路と、
前記第２の回路の出力がセット信号として入力され、前記第１の回路の出力がリセット信号として入力され、前記ハイサイドスイッチをオン／オフ制御するラッチ回路と、を有する。このように構成された本発明のＤＣ−ＤＣコンバータは、ハイサイドスイッチとローサイドスイッチの接続点が地絡したときに、瞬時にその地絡を検出して、ハイサイドスイッチを確実に保護することができる。 To achieve the above object, DC-DC converter of the present invention includes a high-side switch and the low-side switch connected in series between the power supply and the ground,
An inductor having one end connected to a connection point between the low-side switch and the high-side switch,
A capacitor having one end grounded and the other end connected to the other end of the inductor;
An output terminal connected to the other end of the capacitor ;
A current detector for detecting a current flowing through the inductor or the low-side switch ;
An error amplifier that amplifies an error between an output voltage from the output terminal and a reference voltage;
A control comparator to which the output signal of the error amplifier and the output signal of the current detector are input;
When the high-side switch is on, the voltage at the connection point between the high-side switch and the low-side switch is compared with a predetermined voltage value, and a ground fault that outputs a signal indicating the presence or absence of the ground fault at the connection point is output. A detection circuit;
A first circuit that outputs an active signal when the ground fault detection circuit is activated or when a clock signal is activated;
A second circuit for inputting an output of the control comparator and an output of the ground fault detection circuit, and outputting an output signal of the control comparator after a predetermined time has elapsed since the detection of the ground fault;
An output of the second circuit as a set signal; an output of the first circuit as a reset signal; and a latch circuit that controls on / off of the high-side switch . The DC-DC converter of the present invention configured as described above can detect a ground fault instantly when the connection point between the high side switch and the low side switch has a ground fault, and reliably protect the high side switch. Can do.

本発明のＤＣ−ＤＣコンバータにおいて、前記地絡保護回路は、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点の電圧を前記所定の電圧値と比較する比較器と、
前記比較器からの信号と前記ハイサイドスイッチのオン／オフ状態を示す信号が入力され、前記ハイサイドスイッチがオン状態の時に前記接続点の状態を示す信号を出力する論理回路とにより構成することができる。 In the DC-DC converter of the present invention, the ground fault protection circuit includes a comparator that compares a voltage at a connection point between the high-side switch and the low-side switch with the predetermined voltage value.
A signal from the comparator and a signal indicating the on / off state of the high-side switch, and a logic circuit that outputs a signal indicating the state of the connection point when the high-side switch is on Can do.

本発明のＤＣ−ＤＣコンバータにおいて、前記ハイサイドスイッチのオン／オフ状態を示す信号は、前記制御回路から前記ハイサイドスイッチのゲート端子に入力される前記ハイサイドスイッチをオン／オフ駆動させる駆動信号を用いても良い。   In the DC-DC converter of the present invention, the signal indicating the on / off state of the high side switch is a drive signal for driving the high side switch on / off input from the control circuit to the gate terminal of the high side switch. May be used.

本発明のＤＣ−ＤＣコンバータにおいては、前記ハイサイドスイッチのオン／オフ状態を示す信号が入力されて、一定時間遅延させた遅延信号を生成し、前記遅延信号を前記論理回路に出力する遅延回路を有する構成としても良い。   In the DC-DC converter of the present invention, a delay circuit that receives a signal indicating the on / off state of the high-side switch, generates a delayed signal delayed by a predetermined time, and outputs the delayed signal to the logic circuit It is good also as a structure which has.

本発明のＤＣ−ＤＣコンバータにおいて、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点の電圧が比較される前記所定の電圧値は、前記電源電圧を分圧して生成しても良い。
本発明のＤＣ−ＤＣコンバータにおいて、前記制御比較器の出力信号が入力されて所定時間遅延させる遅延信号を出力する制御タイマーを設け、前記制御タイマーからの前記遅延信号を前記クロック信号の代わりに第１の回路に入力するよう構成しても良い。
本発明のＤＣ−ＤＣコンバータにおいて、前記所定の電圧値は、一端を接地された電圧源が生成する構成としても良い。 In the DC-DC converter of the present invention, the predetermined voltage value to which the voltage at the connection point between the high-side switch and the low-side switch is compared may be generated by dividing the power supply voltage.
In the DC-DC converter of the present invention, a control timer that outputs a delay signal that is delayed by a predetermined time when the output signal of the control comparator is input is provided, and the delay signal from the control timer is replaced with the clock signal instead of the clock signal. It may be configured to input to one circuit.
In the DC-DC converter of the present invention, the predetermined voltage value may be generated by a voltage source having one end grounded.

本発明のＤＣ−ＤＣコンバータは、電源と接地との間に直列に接続されたハイサイドスイッチとローサイドスイッチ、
前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタ、
一端が接地され、他端が前記インダクタの他端に接続されたキャパシタ、
前記キャパシタの一端に接続された出力端子、及び
前記インダクタに流れる電流の谷値を検出し、前記ハイサイドスイッチと前記ローサイドスイッチとをオン／オフ制御する制御回路、を具備し、
前記制御回路は、前記ハイサイドスイッチがオン状態において、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点の電圧が所定の電圧値以下のとき、前記ハイサイドスイッチをオフ状態とする地絡保護回路を有しており、
前記地絡保護回路は、前記ハイサイドスイッチと前記ローサイドスイッチの接続点が一方の入力端子に接続された比較器と、
前記比較器の他方の入力端子に接続され所定の電圧を出力する電圧源と、
前記比較器の出力信号と前記ハイサイドスイッチの駆動信号が入力される第１の論理回路と、
前記第１の論理回路の出力信号と所定周期を有する信号が入力される第２の論理回路と、
前記第１の論理回路の出力信号が入力され、所定時間所定レベルの信号を出力するタイマーと、
前記タイマーの出力信号がインバータを介して一方の端子に入力される第３の論理回路と、有して構成され、
前記第２の論理回路の出力信号がリセット信号として、前記制御回路のラッチ回路に入力され、前記第３の論理回路の出力信号がセット信号として、前記制御回路の前記ラッチ回路に入力されるよう構成しても良い。 The DC-DC converter of the present invention includes a high-side switch and a low-side switch connected in series between a power source and a ground,
An inductor having one end connected to a connection point between the high-side switch and the low-side switch;
A capacitor having one end grounded and the other end connected to the other end of the inductor;
An output terminal connected to one end of the capacitor; and
A control circuit that detects a valley value of a current flowing through the inductor and controls on / off of the high-side switch and the low-side switch;
The control circuit is a ground fault protection circuit that turns off the high-side switch when a voltage at a connection point between the high-side switch and the low-side switch is equal to or lower than a predetermined voltage value when the high-side switch is on. Have
The ground fault protection circuit includes a comparator in which a connection point of the high side switch and the low side switch is connected to one input terminal;
A voltage source connected to the other input terminal of the comparator and outputting a predetermined voltage;
A first logic circuit to which an output signal of the comparator and a drive signal of the high-side switch are input;
A second logic circuit to which an output signal of the first logic circuit and a signal having a predetermined period are input;
A timer that receives an output signal of the first logic circuit and outputs a signal at a predetermined level for a predetermined time;
A third logic circuit in which the output signal of the timer is input to one terminal via an inverter; and
The output signal of the second logic circuit is input as a reset signal to the latch circuit of the control circuit, and the output signal of the third logic circuit is input as a set signal to the latch circuit of the control circuit. It may be configured.

本発明のＤＣ−ＤＣコンバータにおいて、前記制御回路は、前記ハイサイドスイッチと前記ローサイドスイッチの接続点に接続された地絡保護回路と、
前記ローサイドスイッチを流れる電流を検出する電流検出器と
基準電圧と出力電圧が入力されるエラーアンプと、
前記エラーアンプの出力信号と前記電流検出器の出力信号が入力される制御比較器と、
前記制御比較器の出力信号が前記地絡保護回路の前記第３の論理回路を介してセット信号として入力され、前記セット信号と前記地絡保護回路の前記第２の論理回路から入力されるリセット信号とにより前記ハイサイドスイッチと前記ローサイドスイッチをオン／オフ制御するラッチ回路と、を具備する構成としても良い。 In the DC-DC converter of the present invention, the control circuit includes a ground fault protection circuit connected to a connection point between the high-side switch and the low-side switch;
A current detector for detecting a current flowing through the low-side switch, an error amplifier to which a reference voltage and an output voltage are input,
A control comparator to which the output signal of the error amplifier and the output signal of the current detector are input;
An output signal of the control comparator is input as a set signal via the third logic circuit of the ground fault protection circuit, and a reset is input from the set signal and the second logic circuit of the ground fault protection circuit It may be configured to include a latch circuit that controls on / off of the high-side switch and the low-side switch according to a signal.

本発明のＤＣ−ＤＣコンバータにおいて、前記第１の論理回路が、前記比較器の出力信号と前記ハイサイドスイッチの駆動信号が所定時間遅延されて入力される構成としても良い。   In the DC-DC converter of the present invention, the first logic circuit may be configured such that the output signal of the comparator and the drive signal of the high-side switch are input after being delayed by a predetermined time.

本発明のＤＣ−ＤＣコンバータにおいて、前記比較器の入力端子に接続されて所定電圧を出力する電圧源が電源電圧を分割して生成しても良い。   In the DC-DC converter of the present invention, a voltage source connected to the input terminal of the comparator and outputting a predetermined voltage may divide and generate the power supply voltage.

本発明のＤＣ−ＤＣコンバータにおいて、前記制御比較器の出力信号が入力されて所定時間遅延させる遅延信号を出力する制御タイマーを設け、前記制御タイマーからの前記遅延信号を所定周期を有する信号の代わりに第２の論理回路に入力するよう構成しても良い。 In the DC-DC converter according to the present invention, a control timer is provided that outputs a delay signal that is delayed by a predetermined time when the output signal of the control comparator is input, and the delayed signal from the control timer is replaced with a signal having a predetermined period. Alternatively, it may be configured to input to the second logic circuit.

発明の新規な特徴は添付の請求の範囲に特に記載したものに他ならないが、構成及び内容の双方に関して本発明は、他の目的や特徴と合わせて図面と共に以下の詳細な説明を読むことにより、より良く理解され評価されるであろう。   The novel features of the invention are nonetheless specifically set forth in the appended claims, but the invention, both in terms of structure and content, should be read in conjunction with the drawings and in the detailed description that follows. Will be better understood and appreciated.

上記のように構成された本発明のＤＣ−ＤＣコンバータは、ハイサイドスイッチに流れる電流を検出することなく、ハイサイドスイッチとローサイドスイッチとの接続点が地絡したときに、この地絡状態を速やかに検出し、ハイサイドスイッチを確実に保護することができる。   The DC-DC converter of the present invention configured as described above detects this ground fault state when the connection point between the high side switch and the low side switch is grounded without detecting the current flowing through the high side switch. It can detect quickly and can protect a high side switch reliably.

以下、本発明に係るＤＣ−ＤＣコンバータの最良の形態を添付の図面を参照しつつ説明する。   Hereinafter, the best mode of a DC-DC converter according to the present invention will be described with reference to the accompanying drawings.

《第１の実施例》
本発明に係る第１の実施例のＤＣ−ＤＣコンバータの構成について図１を参照しつつ説明する。図１は本発明に係る第１の実施例の降圧型のＤＣ−ＤＣコンバータの構成を示す回路図である。 << First Example >>
The configuration of the DC-DC converter according to the first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a circuit diagram showing a configuration of a step-down DC-DC converter according to a first embodiment of the present invention.

図１に示すように、第１の実施例の降圧型のＤＣ−ＤＣコンバータ１０には、ハイサイドスイッチ１、ローサイドスイッチ２、インダクタ３、キャパシタ４、電流検出器５、エラーアンプ６、制御比較器７、ラッチ回路であるＲＳラッチ８及び地絡保護回路１１が含まれる。ただし、ＲＳラッチ８は、セット信号ＳＴとリセット信号ＲＳＴが同時に入力された場合、リセット信号を優先する。第１の実施例において、制御回路は、電流検出器５、エラーアンプ６、制御比較器７、ＲＳラッチ８及び地絡保護回路１１により構成されている。   As shown in FIG. 1, the step-down DC-DC converter 10 of the first embodiment includes a high-side switch 1, a low-side switch 2, an inductor 3, a capacitor 4, a current detector 5, an error amplifier 6, and a control comparison. 7, an RS latch 8 which is a latch circuit, and a ground fault protection circuit 11 are included. However, the RS latch 8 gives priority to the reset signal when the set signal ST and the reset signal RST are input simultaneously. In the first embodiment, the control circuit includes a current detector 5, an error amplifier 6, a control comparator 7, an RS latch 8, and a ground fault protection circuit 11.

ハイサイドスイッチ１とローサイドスイッチ２は、電源電位Ｖｄｄの電源と接地電位Ｖｓｓの接地点との間に直列に接続されている。ハイサイドスイッチ１とローサイドスイッチ２との接続点Ｌｘは、インダクタ３の一方の端子と、地絡保護回路１１の比較器１２の反転入力端子に接続されている。インダクタ３の他方の端子は、キャパシタ４の一方の端子と出力端子とに接続されており、出力電圧Ｖｏｕｔを出力する。キャパシタ４の他方の端子は接地電位Ｖｓｓである。出力電圧Ｖｏｕｔはエラーアンプ６の反転入力端子にフィードバックされ、エラーアンプ６の非反転入力端子には基準電圧ＶＲＥＦが入力される。エラーアンプ６の出力信号ＶＥは制御比較器７の非反転入力端子に入力される。電流−電圧変換された電流検出器５の出力信号ＶＩＬは、制御比較器７の反転入力端子に入力される。制御比較器７の出力信号Ｓ５は地絡保護回路１１のＡＮＤゲート１８の一方の入力端子に入力される。ＡＮＤゲート１８の他方の入力端子には、地絡保護回路１１のインバータ１７からの出力信号Ｓ４が入力される。ＡＮＤゲート１８の出力信号はＲＳラッチ８のセット信号ＳＴとしてＳ端子に入力される。一方、ＲＳラッチ８のリセット信号ＲＳＴとして、一定周波数のクロック信号ＣＬＫが後述する地絡保護回路１１のＯＲゲート１５を通してＲ端子に入力される。ＲＳラッチ８のＱ端子からの出力信号Ｓ１は、ハイサイドスイッチ１のゲート端子に入力され、ＲＳラッチ８のＮＱ端子からの出力信号はローサイドスイッチ２のゲート端子に入力される。   The high-side switch 1 and the low-side switch 2 are connected in series between the power supply of the power supply potential Vdd and the ground point of the ground potential Vss. A connection point Lx between the high-side switch 1 and the low-side switch 2 is connected to one terminal of the inductor 3 and the inverting input terminal of the comparator 12 of the ground fault protection circuit 11. The other terminal of the inductor 3 is connected to one terminal of the capacitor 4 and the output terminal, and outputs the output voltage Vout. The other terminal of the capacitor 4 is at the ground potential Vss. The output voltage Vout is fed back to the inverting input terminal of the error amplifier 6, and the reference voltage VREF is input to the non-inverting input terminal of the error amplifier 6. The output signal VE of the error amplifier 6 is input to the non-inverting input terminal of the control comparator 7. The output signal VIL of the current detector 5 subjected to current-voltage conversion is input to the inverting input terminal of the control comparator 7. The output signal S5 of the control comparator 7 is input to one input terminal of the AND gate 18 of the ground fault protection circuit 11. The output signal S4 from the inverter 17 of the ground fault protection circuit 11 is input to the other input terminal of the AND gate 18. The output signal of the AND gate 18 is input to the S terminal as the set signal ST of the RS latch 8. On the other hand, as a reset signal RST of the RS latch 8, a clock signal CLK having a constant frequency is input to the R terminal through an OR gate 15 of the ground fault protection circuit 11 described later. An output signal S 1 from the Q terminal of the RS latch 8 is input to the gate terminal of the high side switch 1, and an output signal from the NQ terminal of the RS latch 8 is input to the gate terminal of the low side switch 2.

地絡保護回路１１は、比較器１２、電圧源１３、第１の論理回路であるＡＮＤゲート１４、第２の論理回路であるＯＲゲート１５、タイマー１６、インバータ１７及び第３の論理回路であるＡＮＤゲート１８により構成される。比較器１２の反転入力端子にはハイサイドスイッチ１とローサイドスイッチ２の接続点Ｌｘが接続され、非反転入力端子には電圧源１３が接続される。比較器１２の出力信号Ｓ２はＡＮＤゲート１４の一方の入力端子に入力される。ＡＮＤゲート１４の他方の入力端子にはＲＳラッチ８の出力信号Ｓ１が入力される。ＡＮＤゲート１４の出力信号Ｓ３はＯＲゲート１５の一方の入力端子とタイマー１６に入力される。ＯＲゲート１５の他方の入力端子にはクロック信号ＣＬＫが入力される。ＯＲゲート１５の出力信号はリセット信号ＲＳＴとして、ＲＳラッチ８のＲ端子に入力される。タイマー１６はハイレベルの信号が入力されると、一定時間ハイレベルの信号を出力する。タイマー１６の出力信号はインバータ１７へ入力される。インバータ１７の出力信号Ｓ４はＡＮＤゲート１８の一方の入力端子に入力される。   The ground fault protection circuit 11 includes a comparator 12, a voltage source 13, an AND gate 14 as a first logic circuit, an OR gate 15 as a second logic circuit, a timer 16, an inverter 17, and a third logic circuit. It is composed of an AND gate 18. A connection point Lx of the high-side switch 1 and the low-side switch 2 is connected to the inverting input terminal of the comparator 12, and a voltage source 13 is connected to the non-inverting input terminal. The output signal S2 of the comparator 12 is input to one input terminal of the AND gate 14. The output signal S 1 of the RS latch 8 is input to the other input terminal of the AND gate 14. The output signal S3 of the AND gate 14 is input to one input terminal of the OR gate 15 and the timer 16. The clock signal CLK is input to the other input terminal of the OR gate 15. The output signal of the OR gate 15 is input to the R terminal of the RS latch 8 as the reset signal RST. When a high level signal is input, the timer 16 outputs a high level signal for a certain period of time. The output signal of the timer 16 is input to the inverter 17. The output signal S4 of the inverter 17 is input to one input terminal of the AND gate 18.

次に、本発明に係る第１の実施例のＤＣ−ＤＣコンバータにおける動作について、図２を参照しながら説明する。図２は、図１に示したＤＣ−ＤＣコンバータが通常動作中において、接続点Ｌｘが地絡した場合の各部の動作を示す波形図である。図２の各波形図において、横軸は時間ｔを示し、縦軸は信号レベルを示す。図２には、接続点Ｌｘの電圧ＶＬｘ、クロック信号ＣＬＫ、リセット信号ＲＳＴ、インダクタ電流ＩＬ、電流検出器５の出力信号ＶＩＬに加え、信号Ｓ１〜Ｓ５の各信号の状態を示す。   Next, the operation of the DC-DC converter according to the first embodiment of the present invention will be described with reference to FIG. FIG. 2 is a waveform diagram showing the operation of each part when the connection point Lx is grounded during normal operation of the DC-DC converter shown in FIG. In each waveform diagram of FIG. 2, the horizontal axis indicates time t, and the vertical axis indicates the signal level. FIG. 2 shows the states of the signals S1 to S5 in addition to the voltage VLx at the connection point Lx, the clock signal CLK, the reset signal RST, the inductor current IL, and the output signal VIL of the current detector 5.

まず、通常時の動作について説明する。ハイサイドスイッチ１とローサイドスイッチ２はＲＳラッチ８により交互にオン／オフ動作する。ＲＳラッチ８にセット信号ＳＴが入力されると、ハイサイドスイッチ１をオン状態とし、ローサイドスイッチ２をオフ状態とする。以下、この期間をオン時間Ｔｏｎと称す。オン時間Ｔｏｎの間、接続点Ｌｘの電圧ＶＬｘは、電源電位Ｖｄｄに等しくなる。また、オン時間Ｔｏｎの間、インダクタ３には電源電位Ｖｄｄの電源からハイサイドスイッチ１を介して直線的に増加する電流が流れる。この時、接続点Ｌｘの電圧ＶＬｘは地絡保護回路１１の電圧源１３の電位以上であるので、比較器１２の出力信号Ｓ２はローレベルであり、ＡＮＤゲート１４の出力信号Ｓ３もローレベル、インバータ１７の出力信号Ｓ４はハイレベルである。   First, the normal operation will be described. The high side switch 1 and the low side switch 2 are alternately turned on / off by the RS latch 8. When the set signal ST is input to the RS latch 8, the high side switch 1 is turned on and the low side switch 2 is turned off. Hereinafter, this period is referred to as on-time Ton. During the on-time Ton, the voltage VLx at the connection point Lx becomes equal to the power supply potential Vdd. Further, during the on-time Ton, a current that linearly increases flows through the inductor 3 from the power supply of the power supply potential Vdd via the high-side switch 1. At this time, since the voltage VLx at the connection point Lx is equal to or higher than the potential of the voltage source 13 of the ground fault protection circuit 11, the output signal S2 of the comparator 12 is low level, and the output signal S3 of the AND gate 14 is also low level. The output signal S4 of the inverter 17 is at a high level.

次に、ＲＳラッチ８にリセット信号ＲＳＴが入力されると、ハイサイドスイッチ１をオフ状態とし、ローサイドスイッチ２をオン状態とする。以下、この期間をオフ時間Ｔｏｆｆと称す。オフ時間Ｔｏｆｆの間、接続点Ｌｘの電圧ＶＬｘは、接地電位Ｖｓｓに等しくなる。また、オフ時間Ｔｏｆｆの間、インダクタ３には、ローサイドスイッチ２を介して直線的に減少する電流が流れる。この時、接続点Ｌｘの電圧ＶＬｘは地絡保護回路１１の電圧源１３の電位以下であるので、比較器１２の出力信号Ｓ２はハイレベルとなるが、ＡＮＤゲート１４へ入力されるＲＳラッチ８の出力信号Ｓ１がローレベルであるので、ＡＮＤゲート１４の出力信号Ｓ３もローレベル、インバータ１７の出力信号Ｓ４はハイレベルとなる。したがって、通常時、ＡＮＤゲート１４の出力信号Ｓ３はローレベル、インバータ１７の出力信号Ｓ４はハイレベルに維持される。   Next, when the reset signal RST is input to the RS latch 8, the high side switch 1 is turned off and the low side switch 2 is turned on. Hereinafter, this period is referred to as an off time Toff. During the off time Toff, the voltage VLx at the connection point Lx becomes equal to the ground potential Vss. Further, during the off time Toff, a current that linearly decreases flows through the inductor 3 via the low-side switch 2. At this time, since the voltage VLx at the connection point Lx is equal to or lower than the potential of the voltage source 13 of the ground fault protection circuit 11, the output signal S2 of the comparator 12 becomes high level, but the RS latch 8 input to the AND gate 14 Since the output signal S1 is low, the output signal S3 of the AND gate 14 is also low and the output signal S4 of the inverter 17 is high. Therefore, during normal times, the output signal S3 of the AND gate 14 is maintained at a low level and the output signal S4 of the inverter 17 is maintained at a high level.

図２の波形図の前半部分に示す通常時においては、インダクタ電流ＩＬは三角波状に増減を繰り返し、電流検出器５の出力信号ＶＩＬはオフ時間Ｔｏｆｆのみ、インダクタ電流ＩＬに比例した電圧になる。電流検出器５の出力信号ＶＩＬがエラーアンプ６の出力信号ＶＥに等しい値まで低下すると、制御比較器７の状態が変化する。通常時においては、ＡＮＤゲート１８のもう一方の入力となるインバータ１７の出力信号Ｓ４がハイレベルであるため、ＲＳラッチ８のセット信号ＳＴがハイレベルになり、ハイサイドスイッチ１はオン状態となる。その後、インダクタ３の充電が開始される。図２を参照すると、降圧型のＤＣ−ＤＣコンバータ１０の充電の開始は、インダクタ電流ＩＬの谷値ＩＬｖａｌｌｅｙで生じている。   In the normal time shown in the first half of the waveform diagram of FIG. 2, the inductor current IL repeatedly increases and decreases in a triangular waveform, and the output signal VIL of the current detector 5 becomes a voltage proportional to the inductor current IL only during the off time Toff. When the output signal VIL of the current detector 5 falls to a value equal to the output signal VE of the error amplifier 6, the state of the control comparator 7 changes. Under normal conditions, the output signal S4 of the inverter 17 which is the other input of the AND gate 18 is at a high level, so the set signal ST of the RS latch 8 is at a high level, and the high side switch 1 is turned on. . Thereafter, charging of the inductor 3 is started. Referring to FIG. 2, the start of charging of the step-down DC-DC converter 10 occurs at the valley value ILvalley of the inductor current IL.

通常時はＡＮＤゲート１４の出力信号Ｓ３はローレベルであるため、ＲＳラッチ８にはリセット信号ＲＳＴとして所定の周波数のクロック信号ＣＬＫが、ＯＲゲート１５を介して入力される。これにより、ハイサイドスイッチ１をオフ状態とし、ローサイドスイッチ２をオン状態とする。この所定の周波数がハイサイドスイッチ１とローサイドスイッチ２のスイッチング周波数となる。このスイッチング周波数により、ハイサイドスイッチ１とローサイドスイッチ２は交互にオン／オフ動作し、ハイサイドスイッチ１がオフ状態で、ローサイドスイッチ２がオン状態であるオフ時間Ｔｏｆｆは、インダクタ電流ＩＬの谷値ＩＬｖａｌｌｅｙがエラーアンプ６の出力信号ＶＥに相当するレベルに低下するまでの時間として制御される。   Since the output signal S3 of the AND gate 14 is normally at a low level, the clock signal CLK having a predetermined frequency is input to the RS latch 8 via the OR gate 15 as the reset signal RST. Thereby, the high side switch 1 is turned off and the low side switch 2 is turned on. This predetermined frequency becomes the switching frequency of the high-side switch 1 and the low-side switch 2. With this switching frequency, the high-side switch 1 and the low-side switch 2 are alternately turned on / off, and the off time Toff in which the high-side switch 1 is in the off state and the low-side switch 2 is in the on state is a valley value of the inductor current IL. It is controlled as the time until ILvalley falls to a level corresponding to the output signal VE of the error amplifier 6.

エラーアンプ６の出力信号ＶＥは、出力電圧Ｖｏｕｔと出力基準電圧ＶＲＥＦとの誤差を増幅した信号である。例えば、出力電圧Ｖｏｕｔが出力基準電圧ＶＲＥＦより高くなろうとすると、エラーアンプ６の出力信号ＶＥは低下し、インダクタ電流ＩＬの谷値ＩＬｖａｌｌｅｙも低下する。この結果、オフ時間Ｔｏｆｆは長くなり、出力端子への電力供給が低減されるため、出力電圧Ｖｏｕｔは低下する。反対に、出力電圧Ｖｏｕｔが出力基準電圧ＶＲＥＦより低くなろうとすると、逆に出力電圧は上昇するように制御される。このように、出力電圧Ｖｏｕｔは出力基準電圧ＶＲＥＦと等しくなるように制御される。   The output signal VE of the error amplifier 6 is a signal obtained by amplifying an error between the output voltage Vout and the output reference voltage VREF. For example, when the output voltage Vout is going to be higher than the output reference voltage VREF, the output signal VE of the error amplifier 6 decreases, and the valley value ILvalley of the inductor current IL also decreases. As a result, the off time Toff becomes longer and the power supply to the output terminal is reduced, so that the output voltage Vout decreases. On the contrary, when the output voltage Vout is to be lower than the output reference voltage VREF, the output voltage is controlled to increase. Thus, the output voltage Vout is controlled to be equal to the output reference voltage VREF.

次に、本発明の第１の実施例のＤＣ−ＤＣコンバータにおける地絡保護動作について説明する。   Next, the ground fault protection operation in the DC-DC converter according to the first embodiment of the present invention will be described.

地絡時においては、ハイサイドスイッチ１がオン状態にもかかわらず、接続点Ｌｘの電位は上昇しない。したがって、ハイサイドスイッチ１のゲート端子、即ち、ＲＳラッチ８の出力信号Ｓ１がハイレベルの時に、接続点Ｌｘの電位が電圧源１３の電位以下になる。即ち、ＲＳラッチ８の出力信号Ｓ１と比較器１２の出力信号Ｓ２が共にハイレベルになる。したがって、ＡＮＤゲート１４の出力信号Ｓ３がハイレベルの場合には、接続点Ｌｘが地絡している状態である。   In the event of a ground fault, the potential at the connection point Lx does not rise despite the high-side switch 1 being in the on state. Therefore, when the gate terminal of the high-side switch 1, that is, the output signal S1 of the RS latch 8 is at a high level, the potential at the connection point Lx becomes equal to or lower than the potential of the voltage source 13. That is, both the output signal S1 of the RS latch 8 and the output signal S2 of the comparator 12 become high level. Therefore, when the output signal S3 of the AND gate 14 is at a high level, the connection point Lx is in a ground fault.

ＯＲゲート１５は、クロック信号ＣＬＫまたはＡＮＤゲート１４の出力信号Ｓ３がハイレベルのときにリセット信号ＲＳＴをハイレベルにして、ＲＳラッチ８をリセットする。即ち、地絡保護回路１１は、接続点Ｌｘの地絡が検出された時、ハイサイドスイッチ１をオフ状態とする。その後、ＡＮＤゲート１４の出力信号Ｓ３はローレベルになる。なぜなら、ＲＳラッチ８がリセットされて、ＡＮＤゲート１４の入力にローレベルの信号Ｓ１が入力されるからである。一方、ＡＮＤゲート１４の出力信号Ｓ３はタイマー１６にも入力される。タイマー１６は地絡時にハイレベル信号が入力されると、一定時間ハイレベル信号を出力しつづけるので、インバータ１７の出力信号Ｓ４は一定時間ローレベルに維持される。したがって、ＲＳラッチ８のセット信号ＳＴは一定時間ローレベルであるため、ＲＳラッチ８のＱ出力もローレベルを維持し、ハイサイドスイッチ１はオフ状態を維持する。   The OR gate 15 resets the RS latch 8 by setting the reset signal RST to a high level when the clock signal CLK or the output signal S3 of the AND gate 14 is at a high level. That is, the ground fault protection circuit 11 turns off the high-side switch 1 when a ground fault at the connection point Lx is detected. Thereafter, the output signal S3 of the AND gate 14 becomes low level. This is because the RS latch 8 is reset and the low-level signal S1 is input to the input of the AND gate 14. On the other hand, the output signal S3 of the AND gate 14 is also input to the timer 16. When the timer 16 receives a high level signal during a ground fault, it continues to output the high level signal for a certain time, so that the output signal S4 of the inverter 17 is maintained at a low level for a certain time. Therefore, since the set signal ST of the RS latch 8 is at a low level for a certain time, the Q output of the RS latch 8 is also maintained at a low level, and the high side switch 1 is maintained in an OFF state.

上記のように、接続点Ｌｘが地絡した時において、タイマー１６にハイレベルの信号Ｓ３が入力されて、一定時間経過すると、インバータ１７の出力信号Ｓ４はローレベルになる。またこの時、インダクタ電流ＩＬはローサイドスイッチ２に流れないため、電流検出器５の出力信号ＶＩＬは接地電位Ｖｓｓに等しくなる。したがって、地絡時において、出力電圧Ｖｏｕｔは徐々に低下して、エラーアンプ６の出力信号ＶＥが上昇するため、制御比較器７の出力信号Ｓ５はハイレベルを保ちつづける。そして、地絡検出後、タイマー１６で決まる一定時間経過後にはセット信号ＳＴがハイレベルになり、ハイサイドスイッチ１のゲート信号Ｓ１もハイレベルになる。   As described above, when the connection point Lx is grounded, when the high level signal S3 is input to the timer 16 and a predetermined time elapses, the output signal S4 of the inverter 17 becomes low level. At this time, since the inductor current IL does not flow to the low-side switch 2, the output signal VIL of the current detector 5 becomes equal to the ground potential Vss. Accordingly, during a ground fault, the output voltage Vout gradually decreases and the output signal VE of the error amplifier 6 increases, so that the output signal S5 of the control comparator 7 continues to be at a high level. After the detection of the ground fault, the set signal ST becomes high level after a lapse of a fixed time determined by the timer 16, and the gate signal S1 of the high side switch 1 also becomes high level.

ただし、接続点Ｌｘの地絡状態が続いていると、以下に示すように、ハイサイドスイッチ１のゲート信号Ｓ１は瞬時にローレベルになるので、ハイサイドスイッチ１が破壊することはない。セット信号ＳＴがハイレベルになると、信号Ｓ１、信号Ｓ２がともにハイレベルになり、地絡検出信号であるＡＮＤゲート１４の出力信号Ｓ３はハイレベルとなる。そして、ＯＲゲート１５からＲＳラッチ８に入力されるリセット信号ＲＳＴがハイレベルになるため、再びＲＳラッチ８はリセットされ、信号Ｓ１をローレベルにする。一方、地絡検出信号であるＡＮＤゲート１４の出力信号Ｓ３がハイレベルになると、タイマー１６とインバータ１７を通してＡＮＤゲート１８に入力される信号Ｓ４はタイマー１６で決まる一定時間ローレベルとなる。そして、ＡＮＤゲート１８から出力されるセット信号ＳＴは、タイマー１６で決まる一定時間ローレベルになる。   However, if the ground fault state at the connection point Lx continues, the gate signal S1 of the high-side switch 1 instantaneously becomes low level as shown below, so that the high-side switch 1 is not destroyed. When the set signal ST becomes high level, both the signals S1 and S2 become high level, and the output signal S3 of the AND gate 14 which is a ground fault detection signal becomes high level. Since the reset signal RST input from the OR gate 15 to the RS latch 8 becomes high level, the RS latch 8 is reset again, and the signal S1 is set to low level. On the other hand, when the output signal S3 of the AND gate 14 which is a ground fault detection signal becomes high level, the signal S4 input to the AND gate 18 through the timer 16 and the inverter 17 becomes low level for a certain time determined by the timer 16. The set signal ST output from the AND gate 18 is at a low level for a predetermined time determined by the timer 16.

尚、図２に示すように、期間Ｔｘにおいて、一瞬ではあるが、ＲＳラッチ８に対して同時にセット信号ＳＴとリセット信号ＲＳＴが入力される場合がある。しかし、この場合にはリセット信号ＲＳＴが優先されるよう構成されているため、ＲＳラッチ８はリセットされる。以後、タイマー１６で決まる一定時間ごとに上記の動作が繰り返えされる。   As shown in FIG. 2, in the period Tx, the set signal ST and the reset signal RST may be simultaneously input to the RS latch 8 although it is instantaneous. However, in this case, since the reset signal RST is prioritized, the RS latch 8 is reset. Thereafter, the above operation is repeated at regular intervals determined by the timer 16.

以上のような構成により、通常動作時において、ハイサイドスイッチ１のオン時間Ｔｏｎのとき、接続点Ｌｘの電圧は電源電位Ｖｄｄに等しく、比較器１２の出力信号はローレベルとなるので、ＡＮＤゲート１４の出力信号Ｓ３もローレベルとなる。このため、地絡保護回路１１は通常動作時におけるＤＣ−ＤＣコンバータの動作に影響を与えない。一方、接続点Ｌｘの地絡時においては、ハイサイドスイッチ１のオン時間Ｔｏｎに接続点Ｌｘの電圧が低く抑えられるため、比較器１２の出力信号Ｓ２がハイレベルとなり、ＯＲゲート１５を介して出力されるリセット信号ＲＳＴがハイレベルとなる。この結果、ハイサイドスイッチ１はオフ状態となり、過電流から保護される。   With the configuration as described above, during normal operation, when the high-side switch 1 is on-time Ton, the voltage at the connection point Lx is equal to the power supply potential Vdd, and the output signal of the comparator 12 is at a low level. 14 output signal S3 is also at a low level. For this reason, the ground fault protection circuit 11 does not affect the operation of the DC-DC converter during normal operation. On the other hand, during a ground fault at the connection point Lx, the voltage at the connection point Lx is kept low during the on-time Ton of the high-side switch 1, so that the output signal S 2 of the comparator 12 becomes high level and passes through the OR gate 15. The output reset signal RST becomes a high level. As a result, the high side switch 1 is turned off and protected from overcurrent.

《第２の実施例》
図３は、本発明に係る第２の実施例の降圧型のＤＣ−ＤＣコンバータの構成を示す回路図である。第２の実施例のＤＣ−ＤＣコンバータにおいて、前述の第１の実施例のＤＣ−ＤＣコンバータと異なる点は、地絡保護回路に遅延回路を設けた点である。第２の実施例のＤＣ−ＤＣコンバータにおけるその他の構成は、第１の実施例のＤＣ−ＤＣコンバータにおける構成と同じであるため、同じ符号を付してその説明は第１の実施例の説明を適用する。 << Second Embodiment >>
FIG. 3 is a circuit diagram showing a configuration of a step-down DC-DC converter according to a second embodiment of the present invention. The DC-DC converter of the second embodiment is different from the above-described DC-DC converter of the first embodiment in that a delay circuit is provided in the ground fault protection circuit. Since the other configuration of the DC-DC converter of the second embodiment is the same as that of the DC-DC converter of the first embodiment, the same reference numerals are given and the description thereof is the same as that of the first embodiment. Apply.

図３に示すように、第２の実施例のＤＣ−ＤＣコンバータ２０は、地絡保護回路２１におけるＡＮＤゲート１４の入力側に遅延回路１９を設けて、ＲＳラッチ８からの信号Ｓ１が遅延回路１９を介してＡＮＤゲート１４に入力されるよう構成されている。   As shown in FIG. 3, the DC-DC converter 20 of the second embodiment is provided with a delay circuit 19 on the input side of the AND gate 14 in the ground fault protection circuit 21, and the signal S1 from the RS latch 8 is the delay circuit. It is configured to be input to the AND gate 14 via 19.

以下、第２の実施例のＤＣ−ＤＣコンバータに設けられた遅延回路１９について説明する。   Hereinafter, the delay circuit 19 provided in the DC-DC converter of the second embodiment will be described.

遅延回路１９は、ＲＳラッチ８からの信号Ｓ１がローレベルからハイレベルに変化する立ち上がりを一定時間遅らせて信号Ｓ６として出力する。遅延回路１９においては、入力された信号Ｓ１がハイレベルからローレベルに変化した時、信号Ｓ６を瞬時に変化させて出力する。   The delay circuit 19 delays the rising edge at which the signal S1 from the RS latch 8 changes from the low level to the high level for a predetermined time and outputs the delayed signal as the signal S6. In the delay circuit 19, when the input signal S1 changes from high level to low level, the signal S6 is instantaneously changed and output.

通常動作時において、ターンオン時のハイサイドスイッチ１の切り替わりが遅いと、ハイサイドスイッチ１のゲート信号である信号Ｓ１がハイレベルになっているにもかかわらず、接続点Ｌｘが接地電位Ｖｓｓ付近の電圧を示すことがあり得る。この場合、図１で説明した第１の実施例のＤＣ−ＤＣコンバータの構成であれば、接続点Ｌｘの地絡と判断してしまいハイサイドスイッチ１をオフ状態とする。しかし、図３に示した第２の実施例のＤＣ−ＤＣコンバータにおいては、所定の遅延時間を有する遅延回路１９を設けることにより、ハイサイドスイッチ１が完全にオン状態となったあとにＡＮＤゲート１４にハイレベルの信号が入力するよう構成されている。   In normal operation, if the switching of the high-side switch 1 at the time of turn-on is slow, the connection point Lx is near the ground potential Vss even though the signal S1 that is the gate signal of the high-side switch 1 is at a high level. It can indicate voltage. In this case, if the configuration of the DC-DC converter of the first embodiment described with reference to FIG. 1 is determined, it is determined that there is a ground fault at the connection point Lx, and the high-side switch 1 is turned off. However, in the DC-DC converter of the second embodiment shown in FIG. 3, by providing a delay circuit 19 having a predetermined delay time, an AND gate after the high-side switch 1 is completely turned on. 14 is configured to receive a high level signal.

本発明のＤＣ−ＤＣコンバータにおいて、遅延回路１９の遅延時間としては、１０ｎｓｅｃから１μｓｅｃの範囲が好ましく、第２の実施例では１００ｎｓｅｃの遅延時間に設定された遅延回路１９を用いた。   In the DC-DC converter of the present invention, the delay time of the delay circuit 19 is preferably in the range of 10 nsec to 1 μsec. In the second embodiment, the delay circuit 19 set to a delay time of 100 nsec is used.

上記のように、第２の実施例のＤＣ−ＤＣコンバータにおいては、遅延回路１９を設けることにより、ＡＮＤゲート１４に入力される信号のタイミングを遅らせて、誤って地絡と判断してハイサイドスイッチ１をオフ状態とする誤動作を防止している。   As described above, in the DC-DC converter of the second embodiment, by providing the delay circuit 19, the timing of the signal input to the AND gate 14 is delayed, and it is erroneously determined as a ground fault and the high side. The malfunction which makes the switch 1 an OFF state is prevented.

図４は図３のＤＣ−ＤＣコンバータの各部動作を示す波形図である。図４の各波形図において、横軸は時間ｔを示し、縦軸は信号レベルを示す。図４において、ハイサイドスイッチ１に入力されたゲート信号である信号Ｓ１に対して、ハイサイドスイッチ１のオン／オフ動作が遅れた場合、信号Ｓ１がハイレベルであるにもかかわらず、ＶＬｘが基準電圧以下で信号Ｓ２がローレベルになる。このとき、遅延回路１９がなければ通常動作であるにもかかわらずＡＮＤゲート１４からの信号Ｓ３がハイレベルとなって地絡検出状態になる。第２の実施例のＤＣ−ＤＣコンバータにおいては、遅延回路１９により、例えば１００ｎｓｅｃの遅延時間を設けることにより、ハイサイドスイッチ１が完全にオン状態となってから、遅延回路１９からＡＮＤゲート１４に入力される信号Ｓ６がハイレベルになる。このため、第２の実施例のＤＣ−ＤＣコンバータでは、ハイサイドスイッチ１のターンオン時の切り替わりが遅い場合であっても、このターンオン時におけるＡＮＤゲート１４の出力信号がローレベルのままであり、誤って地絡状態を検出することが確実に防止される。   FIG. 4 is a waveform diagram showing the operation of each part of the DC-DC converter of FIG. In each waveform diagram of FIG. 4, the horizontal axis indicates time t, and the vertical axis indicates the signal level. In FIG. 4, when the on / off operation of the high-side switch 1 is delayed with respect to the signal S1, which is the gate signal input to the high-side switch 1, the VLx is not changed even though the signal S1 is at the high level. The signal S2 becomes low level below the reference voltage. At this time, if the delay circuit 19 is not provided, the signal S3 from the AND gate 14 becomes high level to enter the ground fault detection state although the normal operation is performed. In the DC-DC converter of the second embodiment, the delay circuit 19 provides a delay time of, for example, 100 nsec so that the high-side switch 1 is completely turned on, and then the delay circuit 19 switches to the AND gate 14. The input signal S6 becomes high level. For this reason, in the DC-DC converter of the second embodiment, even when the switching of the high-side switch 1 at the turn-on time is slow, the output signal of the AND gate 14 at the turn-on time remains at the low level. It is reliably prevented that the ground fault condition is erroneously detected.

《第３の実施例》
図５は、本発明に係る第３の実施例の降圧型のＤＣ−ＤＣコンバータの構成を示す回路図である。第３の実施例のＤＣ−ＤＣコンバータにおいて、前述の第１の実施例のＤＣ−ＤＣコンバータと異なる点は、地絡保護回路の電圧源を電源電位Ｖｄｄと接地電位Ｖｓｓ間の抵抗分割により形成している点である。第３の実施例のＤＣ−ＤＣコンバータにおけるその他の構成は、第１の実施例のＤＣ−ＤＣコンバータと同じであるため、同じ符号を付してその説明は第１の実施例の説明を適用する。 << Third embodiment >>
FIG. 5 is a circuit diagram showing a configuration of a step-down DC-DC converter according to a third embodiment of the present invention. The DC-DC converter of the third embodiment is different from the DC-DC converter of the first embodiment described above in that the voltage source of the ground fault protection circuit is formed by resistance division between the power supply potential Vdd and the ground potential Vss. This is the point. Since the other configuration of the DC-DC converter of the third embodiment is the same as that of the DC-DC converter of the first embodiment, the same reference numerals are used and the description of the first embodiment is applied to the description. To do.

以下、第３の実施例のＤＣ−ＤＣコンバータにおける地絡保護回路３１の電圧源について説明する。   Hereinafter, the voltage source of the ground fault protection circuit 31 in the DC-DC converter of the third embodiment will be described.

ＤＣ−ＤＣコンバータを集積回路で構成する場合、比較器１２の電圧源はＭＯＳＦＥＴのゲート−ソース間閾値ＶＴや、バイポーラトランジスタのベース−エミッタ間閾値ＶＢＥにより作成するのが容易である。しかし、これらの電圧は０．７〜０．８Ｖ程度あり、電源電位Ｖｄｄや出力電圧Ｖｏｕｔが低い場合には、地絡保護回路が誤動作を起こす可能性がある。そこで第３の実施例では、比較器１２の電圧源を電源電位Ｖｄｄと接地電位Ｖｓｓの抵抗分割で形成することにより、電源電位Ｖｄｄの変化にしたがい、電圧源の電圧を変化させることが可能となる。地絡判断の基準となる電圧源１３の電圧は、抵抗２２の抵抗値と抵抗２３の抵抗値の比率により、０〜Ｖｄｄの間の電源電圧Ｖｄｄに比例した任意の電圧に設定することが可能である。   When the DC-DC converter is configured by an integrated circuit, the voltage source of the comparator 12 can be easily created by the MOSFET gate-source threshold VT or the base-emitter threshold VBE of the bipolar transistor. However, these voltages are about 0.7 to 0.8 V, and if the power supply potential Vdd or the output voltage Vout is low, the ground fault protection circuit may malfunction. Therefore, in the third embodiment, the voltage source of the comparator 12 is formed by resistance division of the power supply potential Vdd and the ground potential Vss, so that the voltage of the voltage source can be changed according to the change of the power supply potential Vdd. Become. The voltage of the voltage source 13 serving as a reference for ground fault determination can be set to any voltage proportional to the power supply voltage Vdd between 0 and Vdd depending on the ratio of the resistance value of the resistor 22 and the resistance value of the resistor 23. It is.

このように本発明に係る第３の実施例のＤＣ−ＤＣコンバータにおいては、比較器１２の比較基準となる電圧を電源電位Ｖｄｄに比例した電圧に設定することができるため、使用状態に応じて地絡検出を確実に行うことができ、信頼性の高いＤＣ−ＤＣコンバータを提供することができる。   As described above, in the DC-DC converter according to the third embodiment of the present invention, the voltage serving as the comparison reference of the comparator 12 can be set to a voltage proportional to the power supply potential Vdd. Ground fault detection can be performed reliably, and a highly reliable DC-DC converter can be provided.

なお、以上の本発明に係る実施例においてはラッチ回路であるＲＳラッチ８のリセット信号ＲＳＴとして所定の周波数を有するパルス信号であるクロック信号ＣＬＫを用いて説明したが、本発明はこのような構成に限定されるものではない。例えば、図６に示すように、制御比較器７の出力信号が入力されて所定の時間遅延させた信号を発生させるタイマー２４を設けても良い。図６は本発明に係る他の構成を有するＤＣ−ＤＣコンバータを示す回路図である。図６に示すように、タイマー２４からの出力パルスを固定周波数方式のクロック信号ＣＬＫのかわりにＯＲゲート１５に入力することにより、オン時間固定の谷値制御とすることができる。   In the embodiment according to the present invention, the clock signal CLK which is a pulse signal having a predetermined frequency is described as the reset signal RST of the RS latch 8 which is a latch circuit. However, the present invention has such a configuration. It is not limited to. For example, as shown in FIG. 6, a timer 24 for generating a signal delayed by a predetermined time when the output signal of the control comparator 7 is input may be provided. FIG. 6 is a circuit diagram showing a DC-DC converter having another configuration according to the present invention. As shown in FIG. 6, by inputting the output pulse from the timer 24 to the OR gate 15 instead of the fixed frequency clock signal CLK, valley control with a fixed on time can be performed.

また、上記の本発明に係る実施例において、ハイサイドスイッチ１及びローサイドスイッチ２は共にＮチャンネルＭＯＳＦＥＴで構成した例で説明したが、これらのスイッチにバイポーラトランジスタやＰチャンネルＭＯＳＦＥＴを用いることも可能である。その一例を図７に示す。図７は本発明に係るさらに他の構成を有するＤＣ−ＤＣコンバータを示す回路図である。図７に示すＤＣ−ＤＣコンバータにおいては、ハイサイドスイッチ１にＰチャンネルＭＯＳＦＥＴを用いた例である。この例においては、ハイサイドスイッチ１のゲート信号である信号Ｓ１の論理を反転させるため、ＲＳラッチ８の反転出力（ＮＱ）からハイサイドスイッチ１のゲート端子に信号Ｓ１が入力されており、この信号Ｓ１がインバータ２５を通して、ＡＮＤゲート１４に入力されている。このように、図７に示したＤＣ−ＤＣコンバータにおいては、図１に示した第１の実施例とはハイサイドスイッチ１のゲート端子に入力する信号Ｓ１の形成方法、及び信号Ｓ１の地絡保護回路における処理方法が異なっている。   In the embodiment according to the present invention, the high-side switch 1 and the low-side switch 2 are both N-channel MOSFETs. However, it is also possible to use bipolar transistors or P-channel MOSFETs for these switches. is there. An example is shown in FIG. FIG. 7 is a circuit diagram showing a DC-DC converter having still another configuration according to the present invention. The DC-DC converter shown in FIG. 7 is an example in which a P-channel MOSFET is used for the high-side switch 1. In this example, in order to invert the logic of the signal S1 which is the gate signal of the high side switch 1, the signal S1 is input from the inverted output (NQ) of the RS latch 8 to the gate terminal of the high side switch 1, The signal S1 is input to the AND gate 14 through the inverter 25. Thus, the DC-DC converter shown in FIG. 7 differs from the first embodiment shown in FIG. 1 in the formation method of the signal S1 input to the gate terminal of the high-side switch 1 and the ground fault of the signal S1. The processing method in the protection circuit is different.

なお、本発明においてはスイッチング素子としてＭＯＳＦＥＴの代わりにＭＩＳＦＥＴを使用することができることは言うまでもない。   In the present invention, it goes without saying that MISFETs can be used as switching elements instead of MOSFETs.

以上の説明から明らかなように、本発明のＤＣ−ＤＣコンバータにおいては、ローサイドスイッチ２の電流を検出し、インダクタ電流の谷値制御を行うカレントモード制御方式のＤＣ−ＤＣコンバータに地絡保護回路を設けたものである。従来のこのようなＤＣ−ＤＣコンバータに設けられた地絡保護回路においては、ハイサイドスイッチの電流を検出する構成が必要であり、回路が複雑になるという問題があった。しかし、本発明のＤＣ−ＤＣコンバータにおける地絡保護回路は、ハイサイドスイッチの電流を検出する必要が無いため、回路構成がシンプルとなり、回路設計が容易となる。このため、本発明の技術的思想はハイサイドスイッチの電流を検出する構成を有していない全てのＤＣ−ＤＣコンバータにとって有効である。   As is clear from the above description, in the DC-DC converter of the present invention, a ground fault protection circuit is added to the DC-DC converter of the current mode control system that detects the current of the low-side switch 2 and controls the valley value of the inductor current. Is provided. In the conventional ground fault protection circuit provided in such a DC-DC converter, a configuration for detecting the current of the high-side switch is required, and there is a problem that the circuit becomes complicated. However, since the ground fault protection circuit in the DC-DC converter of the present invention does not need to detect the current of the high side switch, the circuit configuration becomes simple and the circuit design becomes easy. For this reason, the technical idea of the present invention is effective for all DC-DC converters that do not have a configuration for detecting the current of the high-side switch.

発明をある程度の詳細さをもって好適な形態について説明したが、この好適形態の現開示内容は構成の細部において変化してしかるべきものであり、各要素の組合せや順序の変化は請求された発明の範囲及び思想を逸脱することなく実現し得るものである。   Although the invention has been described in its preferred form with a certain degree of detail, the present disclosure of this preferred form should vary in the details of construction, and combinations of elements and changes in order may vary in the claimed invention. It can be realized without departing from the scope and spirit.

本発明は、少なくともインダクタ電流の谷値を検出して制御するＤＣ−ＤＣコンバータに有用である。   The present invention is useful for a DC-DC converter that detects and controls at least a valley value of an inductor current.

図１は本発明に係る第１の実施例のＤＣ−ＤＣコンバータの構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a DC-DC converter according to a first embodiment of the present invention. 図２は本発明に係る第１の実施例のＤＣ−ＤＣコンバータの動作を示す波形図である。FIG. 2 is a waveform diagram showing the operation of the DC-DC converter of the first embodiment according to the present invention. 図３は本発明に係る第２の実施例のＤＣ−ＤＣコンバータの構成を示す回路図である。FIG. 3 is a circuit diagram showing the configuration of the DC-DC converter of the second embodiment according to the present invention. 図４は本発明に係る第２の実施例に係るＤＣ−ＤＣコンバータの動作を示す波形図である。FIG. 4 is a waveform diagram showing the operation of the DC-DC converter according to the second embodiment of the present invention. 図５は本発明に係る第３の実施例のＤＣ−ＤＣコンバータの構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a DC-DC converter according to a third embodiment of the present invention. 図６は本発明に係る他の実施例のＤＣ−ＤＣコンバータの構成を示す回路図であり、オン時間固定方式のＤＣ−ＤＣコンバータを示す。FIG. 6 is a circuit diagram showing a configuration of a DC-DC converter of another embodiment according to the present invention, and shows a DC-DC converter of a fixed on-time system. 図７は本発明に係るさらに他の実施例のＤＣ−ＤＣコンバータの構成を示す回路図であり、図１のハイサイドスイッチをＮチャンネルＭＯＳＦＥＴからＰチャンネルＭＯＳＦＥＴに置き換えた場合のＤＣ−ＤＣコンバータを示す。FIG. 7 is a circuit diagram showing the configuration of a DC-DC converter according to still another embodiment of the present invention. The DC-DC converter in the case where the high-side switch in FIG. 1 is replaced from an N-channel MOSFET to a P-channel MOSFET is shown. Show. 図８は従来のＤＣ−ＤＣコンバータの構成を示す回路図である。FIG. 8 is a circuit diagram showing a configuration of a conventional DC-DC converter. 図９は図８の従来のＤＣ−ＤＣコンバータの動作を示す波形図である。FIG. 9 is a waveform diagram showing the operation of the conventional DC-DC converter of FIG. 図１０は従来の過電流保護回路の構成を示す回路図である。FIG. 10 is a circuit diagram showing a configuration of a conventional overcurrent protection circuit. 図１１は図１０の従来の過電流保護回路の動作を示す波形図である。FIG. 11 is a waveform diagram showing the operation of the conventional overcurrent protection circuit of FIG.

Claims (7)

電源と接地との間に直列に接続されたハイサイドスイッチとローサイドスイッチと、
前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタと、
一端が接地され、他端が前記インダクタの他端に接続されたキャパシタと、
前記キャパシタの前記他端に接続された出力端子と、
前記インダクタもしくはローサイドスイッチに流れる電流を検出する電流検出器と、
前記出力端子からの出力電圧と基準電圧との誤差を増幅するエラーアンプと、
前記エラーアンプの出力信号と前記電流検出器の出力信号が入力される制御比較器と、
前記ハイサイドスイッチがオン状態において、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点の電圧と所定の電圧値とを比較して、前記接続点の地絡の有無を示す信号を出力する地絡検出回路と、
前記地絡検出回路がアクティブとなったとき、またはクロック信号がアクティブとなったときに、アクティブな信号を出力する第１の回路と、
前記制御比較器の出力と前記地絡検出回路の出力とが入力され、地絡検出から所定時間経過後における制御比較器の出力信号を出力する第２の回路と、
前記第２の回路の出力がセット信号として入力され、前記第１の回路の出力がリセット信号として入力され、前記ハイサイドスイッチをオン／オフ制御するラッチ回路と、
を有するＤＣ−ＤＣコンバータ。 And the high-side switch and the low-side switch connected in series between the power supply and the ground,
An inductor having one end connected to a connection point between the low-side switch and the high-side switch,
A capacitor having one end grounded and the other end connected to the other end of the inductor;
An output terminal connected to the other end of the capacitor ;
A current detector for detecting a current flowing through the inductor or the low-side switch ;
An error amplifier that amplifies an error between an output voltage from the output terminal and a reference voltage;
A control comparator to which the output signal of the error amplifier and the output signal of the current detector are input;
When the high-side switch is on, the voltage at the connection point between the high-side switch and the low-side switch is compared with a predetermined voltage value, and a ground fault that outputs a signal indicating the presence or absence of the ground fault at the connection point is output. A detection circuit;
A first circuit that outputs an active signal when the ground fault detection circuit is activated or when a clock signal is activated;
A second circuit for inputting an output of the control comparator and an output of the ground fault detection circuit, and outputting an output signal of the control comparator after a predetermined time has elapsed since the detection of the ground fault;
A latch circuit that receives the output of the second circuit as a set signal, the output of the first circuit as a reset signal, and controls on / off of the high-side switch;
A DC-DC converter. 前記地絡検出回路は、前記ハイサイドスイッチと前記ローサイドスイッチとの接続点の電圧を前記所定の電圧値と比較する比較器と、
前記比較器からの信号と前記ハイサイドスイッチのオン／オフ状態を示す信号が入力され、前記ハイサイドスイッチがオン状態の時に前記接続点の状態を示す信号を出力する論理回路と、
を有する請求項１に記載のＤＣ−ＤＣコンバータ。The ground fault detection circuit includes a comparator that compares a voltage at a connection point between the high-side switch and the low-side switch with the predetermined voltage value;
A logic circuit that receives a signal from the comparator and a signal indicating the ON / OFF state of the high-side switch, and outputs a signal indicating the state of the connection point when the high-side switch is ON;
The DC-DC converter according to claim 1, comprising: 前記ハイサイドスイッチのオン／オフ状態を示す信号は、前記ラッチ回路から前記ハイサイドスイッチのゲート端子に入力される前記ハイサイドスイッチをオン／オフ駆動させる駆動信号である請求項２に記載のＤＣ−ＤＣコンバータ。3. The DC signal according to claim 2, wherein the signal indicating the on / off state of the high side switch is a drive signal for driving the high side switch to be turned on / off, which is input from the latch circuit to the gate terminal of the high side switch. DC converter. 前記地絡検出回路は、前記ハイサイドスイッチのオン／オフ状態を示す信号が入力されて、一定時間遅延させた遅延信号を生成し、前記遅延信号を前記論理回路に出力する遅延回路を有する請求項２に記載のＤＣ−ＤＣコンバータ。 The ground fault detection circuit includes a delay circuit that receives a signal indicating an on / off state of the high-side switch, generates a delay signal delayed by a predetermined time, and outputs the delay signal to the logic circuit. Item 3. The DC-DC converter according to Item 2. 前記ハイサイドスイッチと前記ローサイドスイッチとの接続点の電圧が比較される前記所定の電圧値は、前記電源電圧を分圧して生成するよう構成された請求項１に記載のＤＣ−ＤＣコンバータ。  2. The DC-DC converter according to claim 1, wherein the predetermined voltage value to which a voltage at a connection point between the high-side switch and the low-side switch is compared is generated by dividing the power supply voltage. 前記制御比較器の出力信号が入力されて所定時間遅延させる遅延信号を出力する制御タイマーを設け、前記制御タイマーからの前記遅延信号を前記クロック信号の代わりに第１の回路に入力するよう構成された請求項１に記載のＤＣ−ＤＣコンバータ。A control timer that outputs a delay signal that is delayed by a predetermined time when an output signal of the control comparator is input is provided, and the delay signal from the control timer is input to the first circuit instead of the clock signal. The DC-DC converter according to claim 1 . 前記所定の電圧値は、一端を接地された電圧源が生成することを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。The DC-DC converter according to claim 1, wherein the predetermined voltage value is generated by a voltage source having one end grounded.
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