JP4684866B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体装置の製造技術に関し、特に、プラズマＣＶＤ（Chemical Vapor Deposition）法によってＴＥＯＳ（Tetraethoxysilane：Ｓｉ（ＯＣ２Ｈ５）4）を原料として成膜された酸化シリコン膜を備えた半導体装置の製造に適用して有効な技術に関するものである。 The present invention relates to a manufacturing technique of a semiconductor device, and in particular, a semiconductor device including a silicon oxide film formed using TEOS (Tetraethoxysilane: Si (OC 2 H 5 ) 4 ) as a raw material by a plasma CVD (Chemical Vapor Deposition) method. The present invention relates to an effective technology applied to the manufacture of
特開平６−１４０３８６号公報（特許文献１）には、ＴＥＯＳ膜の吸湿を少なくするために、プラズマＣＶＤ法によってＯ２／ＴＥＯＳのガス流量比を７３０ｃｃ／３３０ｃｃとして形成する技術が開示されている。 Japanese Patent Laid-Open No. 6-140386 (Patent Document 1) discloses a technique for forming a gas flow ratio of O 2 / TEOS to 730 cc / 330 cc by plasma CVD in order to reduce moisture absorption of the TEOS film. .
特開２００１−３４５３１５号公報（特許文献２）には、ＴＥＯＳ膜を緻密な膜質に形成するために、プラズマＣＶＤ装置に高周波電源を印加して装置内圧力を７０Ｐａ〜１３０Ｐａにして、Ｏ２／ＴＥＯＳのガス流量比を３０００ｓｃｃｍ／８０ｓｃｃｍとして形成する技術が開示されている。 Japanese Patent Laid-Open No. 2001-345315 (Patent Document 2) discloses that in order to form a TEOS film with a dense film quality, a high frequency power source is applied to a plasma CVD apparatus so that the pressure in the apparatus is 70 Pa to 130 Pa, and O 2 / A technique for forming a TEOS gas flow rate ratio of 3000 sccm / 80 sccm is disclosed.
特開平６−２３６８５３号公報（特許文献３）には、酸窒化薄膜中の窒素に対する水素の比が調整された膜形成のために、プラズマＣＶＤ装置の上下電極に４００ｋＨｚと１３．５６ＭＨｚを印加してプレート温度を４００℃に維持して膜を形成する製造技術が開示されている。 Japanese Patent Laid-Open No. 6-236853 (Patent Document 3) applies 400 kHz and 13.56 MHz to the upper and lower electrodes of a plasma CVD apparatus in order to form a film in which the ratio of hydrogen to nitrogen in the oxynitride thin film is adjusted. A manufacturing technique for forming a film while maintaining the plate temperature at 400 ° C. is disclosed.
特開２００４−１３３１８４号公報（特許文献４）には、成膜速度を向上した膜形成のために、プラズマＣＶＤ装置の上下電極に３８０ｋＨｚと１３．５６ＭＨｚを印加してＯ２／ＴＥＯＳのガス流量比を１００〜１５００ｓｃｃｍ／５〜４０ｓｃｃｍとして膜を形成する製造技術が開示されている。 In Japanese Patent Application Laid-Open No. 2004-133184 (Patent Document 4), a gas flow rate of O 2 / TEOS is applied by applying 380 kHz and 13.56 MHz to the upper and lower electrodes of a plasma CVD apparatus in order to form a film with an improved film formation rate. A manufacturing technique for forming a film with a ratio of 100 to 1500 sccm / 5 to 40 sccm is disclosed.
特開２００３−２３４３４６号公報（特許文献５）には、膜の緻密性を向上した膜形成のために、プラズマＣＶＤ装置の上下電極に３８０ｋＨｚと１３．５６ＭＨｚを印加して膜を形成する製造する技術が開示されている。 Japanese Patent Laid-Open No. 2003-234346 (Patent Document 5) manufactures a film by applying 380 kHz and 13.56 MHz to upper and lower electrodes of a plasma CVD apparatus in order to form a film with improved film density. Technology is disclosed.
特開２００５−７９２０１号公報（特許文献６）には、ＳｉＯＣ膜のドライエッチングにおいて凹状パターンの配置にかかわらず、エッチングレートのばらつきを低減するために、ＳｉＯＣ膜をフルオロカーボンガスとしてＣＦ４とＣＨ２Ｆ２を含みＡｒを含むガスによってビアをエッチング形成する技術が開示されている。 Japanese Patent Laid-Open No. 2005-79201 (Patent Document 6) discloses that in order to reduce variation in etching rate regardless of the concave pattern arrangement in the dry etching of the SiOC film, CF 4 and CH 2 with the SiOC film as a fluorocarbon gas. A technique for etching vias with a gas containing F 2 and containing Ar is disclosed.
特開２００５−３３０２７号公報（特許文献７）には、ＳｉＯＣ膜のドライエッチングにおいて、エッチングストップ現象や残渣を生じないために、ＳｉＯＣ膜をフルオロカーボンガスに窒素を３０〜９０％含むガスによりＳｉＯＣ膜中にビアをエッチング形成する技術が開示されている。 Japanese Patent Laid-Open No. 2005-33027 (Patent Document 7) discloses that an SiOC film is made of a fluorocarbon gas containing 30 to 90% of nitrogen with a gas containing 30 to 90% of nitrogen in order to prevent an etching stop phenomenon or residue in dry etching of the SiOC film. A technique for etching vias therein is disclosed.
特開２００２−８３７９８号公報（特許文献８）には、ＳｉＯＣ膜のドライエッチングにおいて、エッチングストップ現象を生じないために、ＳｉＯＣ膜をアルゴン、Ｃ４Ｆ８、酸素の混合ガスによってビアをエッチング形成する技術が開示されている。 Japanese Patent Laid-Open No. 2002-83798 (Patent Document 8) discloses that a SiOC film is etched by using a mixed gas of argon, C 4 F 8 , and oxygen in order to prevent an etching stop phenomenon in dry etching of the SiOC film. Techniques to do this are disclosed.
特開２００３−１３３２８７号公報（特許文献９）には、ＳｉＯＣ膜のドライエッチングにおいて、配線溝の底部にラフネスを生じないために、ＳｉＯＣ膜をＣＨＦ３、ＣＦ４、Ｏ２、Ａｒの混合ガスにＣＯを添加してビアをエッチング形成する技術が開示されている。 Japanese Patent Laid-Open No. 2003-133287 (Patent Document 9) discloses that, in dry etching of an SiOC film, the SiOC film is made of a mixed gas of CHF 3 , CF 4 , O 2 , and Ar in order to prevent roughness at the bottom of the wiring trench. A technique is disclosed in which vias are formed by etching by adding CO.
２００４年春季応用物理学会２８Ｐ−Ｐ３−５（非特許文献１）には、ＳｉＯＣダマシン加工において、ダメージによってＳｉＯＣが吸湿し、ＳｉＯＣ膜の吸湿による電気特性への影響が記載されている。
本発明者らは、ダマシン法を用いて、低誘電率材料を層間絶縁膜としたＣｕ（銅）多層配線構造を備えた半導体装置について検討している。図２２は、本発明者らが検討したダマシン法によるビア形成工程中の半導体装置を模式的に示す要部断面図であり、形成した後のビアが密の領域と疎の領域とを示している。ここで、ビア（Ｖｉａ）とは、多層配線における下層の金属配線（Ｍｘ−１）と上層の金属配線（Ｍｘ）とを電気的に導通させるものであって、例えばＭＩＳ（Metal Insulator Semiconductor）トランジスタと金属配線とを電気的に導通するタングステン（Ｗ）などで形成される、いわゆるコンタクト、ローカルインターコネクト、プラグではない。 The present inventors are studying a semiconductor device having a Cu (copper) multilayer wiring structure using a low dielectric constant material as an interlayer insulating film by using a damascene method. FIG. 22 is a cross-sectional view schematically showing a main part of the semiconductor device in the via forming process by the damascene method investigated by the present inventors, showing a dense region and a sparse region in which the via is formed. Yes. Here, the via (Via) electrically connects the lower layer metal wiring (M x-1 ) and the upper layer metal wiring (M x ) in the multilayer wiring. For example, MIS (Metal Insulator Semiconductor) ) It is not a so-called contact, local interconnect, or plug formed of tungsten (W) or the like that electrically connects the transistor and the metal wiring.
図２２に示すように、例えばＳｉＯＣからなる層間絶縁膜１１７には、例えばＣｕからなる金属配線（以下、Ｃｕ配線という）１１９が形成されている。また、層間絶縁膜１１７およびＣｕ配線１１９上には、順に例えばＳｉＣＮからなるバリア絶縁膜１２１、例えば低誘電率材料のＳｉＯＣからなる層間絶縁膜１２３、例えば酸化シリコンからなるキャップ絶縁膜１２４およびフォトレジスト膜１２６が形成されている。 As shown in FIG. 22, a metal wiring (hereinafter referred to as Cu wiring) 119 made of Cu, for example, is formed on the interlayer insulating film 117 made of SiOC, for example. In addition, on the interlayer insulating film 117 and the Cu wiring 119, for example, a barrier insulating film 121 made of, for example, SiCN, an interlayer insulating film 123 made of, for example, SiOC of a low dielectric constant material, a cap insulating film 124 made of, for example, silicon oxide, and a photoresist. A film 126 is formed.
フォトレジスト膜１２６は、所定の領域がパターニングされて開口部１２７ａを有しており、キャップ絶縁膜１２４の開口部１２７ｂ、および層間絶縁膜１２３の開口部１２７ｃをエッチングによって形成するためのマスクとして用いられる。なお、フォトレジスト膜１２６は、半導体装置の微細化に伴い、例えば多層配線形成、ビア形成なども微細化して形成するために、所定の領域のパターンを精度良く形成することができる高感度レジストが用いられる。 A predetermined region of the photoresist film 126 is patterned to have an opening 127a. The photoresist film 126 is used as a mask for forming the opening 127b of the cap insulating film 124 and the opening 127c of the interlayer insulating film 123 by etching. It is done. Note that the photoresist film 126 is formed of a high-sensitivity resist that can form a pattern in a predetermined region with high precision because, for example, a multilayer wiring formation, a via formation, and the like are miniaturized as the semiconductor device is miniaturized. Used.
また、キャップ絶縁膜１２４は、プラズマＣＶＤ（Chemical Vapor Deposition）法によってＴＥＯＳ（Tetraethoxysilane：Ｓｉ（ＯＣ２Ｈ５）4）を原料として成膜された酸化シリコン膜（以下、ＴＥＯＳ膜という）である。 The cap insulating film 124 is a silicon oxide film (hereinafter referred to as a TEOS film) formed using TEOS (Tetraethoxysilane: Si (OC 2 H 5 ) 4 ) as a raw material by a plasma CVD (Chemical Vapor Deposition) method.
ここで、ＴＥＯＳ膜を層間絶縁膜１２３上のキャップ絶縁膜１２４として用いる理由について、以下に説明する。まず、フォトレジスト膜１２６の剥離防止、エッチング時のダメージ防止のためである。また、ＳｉＯＣからなる層間絶縁膜１２３を保護するためである。言い換えると、２００４年春季応用物理学会２８Ｐ−Ｐ３−５（非特許文献１）のように、キャップ絶縁膜を用いない場合、ＳｉＯＣ表面にダメージが入り、例えば、ビアの抵抗値などの特性が悪化してしまうからである。また、Ｃｕ配線をＣＭＰ（Chemical Mechanical Polishing）によって除去する場合、機械強度を確保するためである。また、ＳｉＣＮからなるバリア絶縁膜１２１からＳｉＯＣからなる層間絶縁膜１２３を拡散するアミン成分が、層間絶縁膜１２３上に形成されたフォトレジスト膜１２６まで到達した場合、フォトレジスト膜１２６と化学反応し、解像度を低下させるためである。 Here, the reason why the TEOS film is used as the cap insulating film 124 on the interlayer insulating film 123 will be described below. First, it is for preventing peeling of the photoresist film 126 and preventing damage during etching. This is also for protecting the interlayer insulating film 123 made of SiOC. In other words, as in the 2004 Spring Applied Physics Society 28P-P3-5 (Non-patent Document 1), when the cap insulating film is not used, the SiOC surface is damaged, and the characteristics such as the resistance value of the via deteriorate, for example. Because it will do. Further, when the Cu wiring is removed by CMP (Chemical Mechanical Polishing), the mechanical strength is ensured. Further, when the amine component that diffuses from the SiCN barrier insulating film 121 to the SiOC interlayer insulating film 123 reaches the photoresist film 126 formed on the interlayer insulating film 123, it chemically reacts with the photoresist film 126. This is to reduce the resolution.
本発明者らが検討したダマシン法のビアホール形成工程では、図２２に示すように、フォトレジスト膜１２６をマスクとしてキャップ絶縁膜１２４および層間絶縁膜１２３を順次ドライエッチングし、バリア絶縁膜１２１に達する開口部１２７ｂ、１２７ｃを形成する。 In the via hole formation process of the damascene method investigated by the present inventors, the cap insulating film 124 and the interlayer insulating film 123 are sequentially dry etched using the photoresist film 126 as a mask to reach the barrier insulating film 121 as shown in FIG. Openings 127b and 127c are formed.
このようなビアホール形成工程を経て形成されたビアの抵抗値を測定したところ、抵抗値にバラツキが生じる場合があった。ここで、ビアの抵抗値とは、ビアを通じて連結される下層のＣｕ配線（Ｃｕ−Ｍｘ−１）と、その上層のＣｕ配線（Ｃｕ−Ｍｘ）に４端子法を用いて測定される抵抗である。なお、例えば、下層のＣｕ配線（Ｃｕ−Ｍｘ−１）は図２２のＣｕ配線１１９であり、上層のＣｕ配線（Ｃｕ−Ｍｘ）は図２２の製造工程後に、ビアと共に形成されるＣｕ配線１１９の上層のＣｕ配線（Ｃｕ−Ｍｘ）である。 When the resistance value of the via formed through such a via hole forming step was measured, there was a case where the resistance value varied. Here, the resistance value of the via is measured using a four-terminal method for the lower layer Cu wiring (Cu-M x-1 ) and the upper layer Cu wiring (Cu-M x ) connected through the via. Resistance. For example, the lower layer Cu wiring (Cu-M x-1 ) is the Cu wiring 119 of FIG. 22, and the upper layer Cu wiring (Cu-M x ) is Cu formed together with the vias after the manufacturing process of FIG. This is a Cu wiring (Cu-M x ) in the upper layer of the wiring 119.
図２３は、本発明者らが検討した半導体装置のビアの抵抗値を示す説明図であり、（ａ）はビア密度が密の領域のビア抵抗値、（ｂ）はビア密度が疎の領域のビア抵抗値を示している。なお、図２３中の抵抗値は、ある領域中における複数のビアの抵抗値の最大値、最小値、平均値を１２枚のウエハ（Wafer）毎に示している。 23A and 23B are explanatory diagrams showing the resistance value of the via of the semiconductor device examined by the present inventors. FIG. 23A is a via resistance value in a dense via area, and FIG. 23B is a sparse area in the via density. The via resistance value is shown. Note that the resistance values in FIG. 23 indicate the maximum value, the minimum value, and the average value of the resistance values of a plurality of vias in a certain region for every 12 wafers.
図２３に示すように、ビアの密度が疎の領域のビア抵抗値は、密の領域のビア抵抗値と大きく異なり、ウエハ面内バラツキ、ウエハ間バラツキも大きい。すなわち、ビア抵抗値の最小値から最大値までのバラツキは、ビア密度が疎の領域のビア抵抗値が、密の領域のビア抵抗値より大きい。また、ビアの抵抗値が高くなりすぎて非導通となった場合、すなわち導通不良となった場合には、半導体装置の製造歩留まりを低下してしまう。 As shown in FIG. 23, the via resistance value in the sparse via region is significantly different from the via resistance value in the dense region, and the in-wafer variation and the inter-wafer variation are also large. In other words, the variation in the via resistance value from the minimum value to the maximum value is larger in the via resistance value in the sparse region than in the dense region. Further, when the resistance value of the via becomes too high to be non-conductive, that is, when the conductive failure occurs, the manufacturing yield of the semiconductor device is lowered.
このビア抵抗値にバラツキが生じる原因としては、ビアの製造（加工）バラツキが考えられる。例えば、ＳｉＯＣからなる層間絶縁膜１２３の開口部１２７ｃが十分に開口しなかった場合、この開口部１２７ｃに埋め込まれる金属膜の量が少ないためにビア抵抗が高くなり、また必要以上にＳｉＯＣからなる層間絶縁膜１２３を開口して開口部１２７ｃが形成された場合、この開口部１２７ｃに埋め込まれる金属膜の量が多いためにビア抵抗が低くなることが考えられる。 As a cause of the variation in the via resistance value, the manufacturing (processing) variation of the via can be considered. For example, when the opening 127c of the interlayer insulating film 123 made of SiOC is not sufficiently opened, the via resistance is increased because the amount of the metal film embedded in the opening 127c is small, and it is made of SiOC more than necessary. In the case where the opening 127c is formed by opening the interlayer insulating film 123, it is conceivable that the via resistance is low because the amount of the metal film embedded in the opening 127c is large.
さらに、このビアの製造バラツキが生じる原因としては、ビア形成工程において、ＳｉＯＣからなる層間絶縁膜１２３のエッチングに問題があることが考えられる。すなわち、本発明者らは、層間絶縁膜１２３をエッチングガスによってエッチングするときに、ＳｉＯＣからなる層間絶縁膜１２３またはＴＥＯＳ膜からなるキャップ絶縁膜１２４からの脱ガス成分によって、エッチングガスの局所的な濃度の変化をもたらし、ビアの製造バラツキを生じさせているのではないかと考えた（図２２参照）。 Furthermore, it is conceivable that the manufacturing variation of the via is caused by a problem in the etching of the interlayer insulating film 123 made of SiOC in the via formation process. That is, when etching the interlayer insulating film 123 with an etching gas, the inventors of the present invention locally remove the etching gas due to a degassing component from the interlayer insulating film 123 made of SiOC or the cap insulating film 124 made of a TEOS film. It was thought that this resulted in a change in concentration, resulting in manufacturing variations in vias (see FIG. 22).
そこで、層間絶縁膜１２３を構成するＳｉＯＣおよびキャップ絶縁膜１２４を構成するＴＥＯＳ膜についてＴＤＳ（昇温脱離ガス分析）測定を行った。図２４は、ＳｉＯＣおよびＴＥＯＳ膜の水分に着目したＴＤＳ測定結果を示す特性図であり、（ａ）は成膜３６時間経過時のＳｉＯＣのＴＤＳ測定結果、（ｂ）は成膜５００時間経過時のＳｉＯＣのＴＤＳ測定結果、（ｃ）は成膜４８時間経過時のＴＥＯＳ膜のＴＤＳ測定結果を示す。 Therefore, TDS (temperature programmed desorption gas analysis) measurement was performed on the SiOC constituting the interlayer insulating film 123 and the TEOS film constituting the cap insulating film 124. FIG. 24 is a characteristic diagram showing a TDS measurement result focusing on moisture in the SiOC and TEOS films, (a) is a TDS measurement result of SiOC after 36 hours of film formation, and (b) is a time after 500 hours of film formation. (C) shows the TDS measurement result of the TEOS film after 48 hours of film formation.
図２４に示すように、ＳｉＯＣの成膜３６時間後の水分脱離量を１（室温から４００℃までの脱離量の積分値）とした場合（図２４（ａ））、成膜５００時間後経過したときであってもＳｉＯＣの水分脱離量が１．２（室温から４００℃までの脱離量の積分値）倍程度であるのに対し、成膜４８時間経過したときからすでにＴＥＯＳ膜の水分脱離量が２．１（室温から４００℃までの脱離量の積分値）倍程度である。したがって、開口部１２７ｃを形成するための層間絶縁膜１２３のエッチング時において、水分などの脱ガスによるエッチングガスの局所的な濃度の変化は、ＳｉＯＣよりＴＥＯＳ膜の脱ガスによる影響が大きいものと考えられる。また、図２４では、水分について着目したＴＤＳ測定結果を示したが、脱ガスには、水分の他にも、ＴＥＯＳ膜の表面および膜中に有機物が付着したものが考えられる。 As shown in FIG. 24, when the moisture desorption amount after 36 hours of SiOC film formation is 1 (integral value of desorption amount from room temperature to 400 ° C.) (FIG. 24A), film formation is 500 hours. Even after the passage of time, the amount of water desorbed from SiOC is about 1.2 times (integrated value of the amount of desorption from room temperature to 400 ° C.), whereas TEOS has already been started after 48 hours of film formation. The amount of moisture desorption from the membrane is about 2.1 times (the integrated value of the desorption amount from room temperature to 400 ° C.). Therefore, when etching the interlayer insulating film 123 for forming the opening 127c, it is considered that the local concentration change of the etching gas due to degassing of moisture or the like is more influenced by degassing of the TEOS film than SiOC. It is done. FIG. 24 shows the TDS measurement results focusing on moisture. In addition to moisture, degassing may be caused by organic substances attached to the surface of the TEOS film and the film.
本発明の目的は、水分および有機物の吸着量の少ないＴＥＯＳ膜を形成することのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of forming a TEOS film with a small amount of moisture and organic matter adsorbed.
また、本発明の他の目的は、ビアの製造バラツキを低減することのできる技術を提供することにある。 Another object of the present invention is to provide a technique capable of reducing the manufacturing variation of vias.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明は、ＴＥＯＳおよび酸素を含む混合ガスを反応室に供給する工程を有するプラズマＣＶＤ法によって、半導体基板の主面上にＴＥＯＳ膜を成膜する半導体装置の製造方法であって、前記ＴＥＯＳに対する前記酸素の流量比を３以上、１０未満とし、前記ＴＥＯＳ膜の成膜速度を、５０ｎｍ／ｍｉｎ以上、１５０ｎｍ／ｍｉｎ以下とするものである。 The present invention is a method for manufacturing a semiconductor device in which a TEOS film is formed on a main surface of a semiconductor substrate by a plasma CVD method having a step of supplying a mixed gas containing TEOS and oxygen to a reaction chamber. The oxygen flow rate ratio is 3 or more and less than 10, and the film formation rate of the TEOS film is 50 nm / min or more and 150 nm / min or less.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
本発明の半導体装置の製造技術によれば、水分吸着の少ないＴＥＯＳ膜を形成することができる。また、ビアの製造バラツキを低減させることができる。 According to the semiconductor device manufacturing technique of the present invention, a TEOS film with little moisture adsorption can be formed. Also, manufacturing variations of vias can be reduced.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
（実施の形態１）
本発明の実施の形態１では、プラズマＣＶＤ（Chemical Vapor Deposition）法によってＴＥＯＳ（Tetraethoxysilane：Ｓｉ（ＯＣ２Ｈ５）4）を原料として成膜された酸化シリコン膜（以下、ＴＥＯＳ膜という）の製造技術について説明する。
(Embodiment 1)
In Embodiment 1 of the present invention, a silicon oxide film (hereinafter referred to as a TEOS film) formed using TEOS (Tetraethoxysilane: Si (OC 2 H 5 ) 4 ) as a raw material by plasma CVD (Chemical Vapor Deposition) is used. The technology will be described.
図１は、本発明に係るＴＥＯＳ膜を成膜するためのプラズマＣＶＤ製造装置５０を模式的に示す説明図である。プラズマＣＶＤ製造装置５０は、反応室５１と、反応室内にそれぞれ対向して配置されたシャワーヘッド５２およびステージ５３と、シャワーヘッド５２の電極に高周波電力を供給する高周波電源５４、５５と、反応室５１内を真空排気するポンプ５６とを備えている。なお、高周波電源５４、５５をプラズマＣＶＤ製造装置５０に設置することによって２種類の高周波電力を供給することができ、高周波電源５４では例えば１３．５６ＭＨｚ（第１周波数）の高周波電力、高周波電源５５では高周波電源５４の周波数より低い、例えば３００ｋＨｚ以上、５００ｋＨｚ以下（第２周波数）の高周波電力を供給することができる。 FIG. 1 is an explanatory view schematically showing a plasma CVD manufacturing apparatus 50 for forming a TEOS film according to the present invention. The plasma CVD manufacturing apparatus 50 includes a reaction chamber 51, a shower head 52 and a stage 53 that are arranged to face each other in the reaction chamber, high-frequency power sources 54 and 55 that supply high-frequency power to the electrodes of the shower head 52, and a reaction chamber. And a pump 56 for evacuating the inside of the engine 51. Two types of high-frequency power can be supplied by installing the high-frequency power sources 54 and 55 in the plasma CVD manufacturing apparatus 50. The high-frequency power source 54 has a high-frequency power of, for example, 13.56 MHz (first frequency). Then, high frequency power lower than the frequency of the high frequency power supply 54, for example, 300 kHz or more and 500 kHz or less (second frequency) can be supplied.
このプラズマＣＶＤ製造装置５０を用いて、ステージ５３上に配置された半導体ウエハ１Ｗ（半導体基板）の主面上にＴＥＯＳ膜が形成される。言い換えると、プラズマＣＶＤ製造装置５０は、反応室５１の圧力、ステージ５３の温度、例えば１３．５６ＭＨｚ（第１周波数）の高周波電力、例えば３５０ｋＨｚ（第２周波数）の高周波電力、並びに混合ガス（ＴＥＯＳ、酸素（Ｏ２）およびヘリウム（Ｈｅ）を含む）の流量を調整（制御）して、ステージ５３に配置された半導体ウエハ１Ｗの主面上にＴＥＯＳ膜を成膜するものである。なお、ステージ５３の温度は、ステージ５３に備えるヒータ５７によって調整され、例えば１３．５６ＭＨｚの高周波電力は、高周波電源５４によって調整され、また例えば３５０ｋＨｚの高周波電力は、高周波電源５５によって調整される。 Using this plasma CVD manufacturing apparatus 50, a TEOS film is formed on the main surface of the semiconductor wafer 1 </ b> W (semiconductor substrate) disposed on the stage 53. In other words, the plasma CVD manufacturing apparatus 50 includes the pressure of the reaction chamber 51, the temperature of the stage 53, for example, high frequency power of 13.56 MHz (first frequency), for example, high frequency power of 350 kHz (second frequency), and mixed gas (TEOS). The TEOS film is formed on the main surface of the semiconductor wafer 1W placed on the stage 53 by adjusting (controlling) the flow rate of oxygen (O 2 ) and helium (He). The temperature of the stage 53 is adjusted by a heater 57 provided in the stage 53, for example, high frequency power of 13.56 MHz is adjusted by a high frequency power supply 54, and high frequency power of 350 kHz, for example, is adjusted by a high frequency power supply 55.
図２は、本発明に係るＴＥＯＳ膜の成膜条件を説明するための表である。なお、図２の表中に記載した各数値は好ましい数値の一例を示したものであって、これらの数値に限定されることを意味するものではない。 FIG. 2 is a table for explaining the film formation conditions of the TEOS film according to the present invention. In addition, each numerical value described in the table | surface of FIG. 2 showed an example of the preferable numerical value, Comprising: It does not mean that it is limited to these numerical values.
図２の表に示す成膜条件１によってＨＤ−ＴＥＯＳ膜、および成膜条件２によってＬＤ−ＴＥＯＳ膜が成膜される。また、これらＴＥＯＳ膜の比較対象として、ＴＥＯＳ、Ｏ２およびＨｅの混合ガスを用いずＳｉＨ４およびＮ２Ｏの混合ガスを用いた成膜条件３によってＳｉＯ膜を成膜している。なお、本願では、ＨＤ−ＴＥＯＳ膜とＬＤ−ＴＥＯＳ膜とは成膜速度において相違するため、成膜速度が高い（速い）ＴＥＯＳ膜をＨＤ（High Depo rate）−ＴＥＯＳ膜とし、成膜速度が低い（遅い）ＴＥＯＳ膜をＬＤ（Low Depo rate）−ＴＥＯＳ膜としている。また、前述の発明が解決しようとする課題のＴＥＯＳ膜は、成膜条件１で成膜されたＴＥＯＳ膜（ＨＤ−ＴＥＯＳ膜）である。 The HD-TEOS film is formed according to the film formation condition 1 shown in the table of FIG. 2, and the LD-TEOS film is formed according to the film formation condition 2. In addition, as a comparison object of these TEOS films, an SiO film is formed under film forming conditions 3 using a mixed gas of SiH 4 and N 2 O without using a mixed gas of TEOS, O 2 and He. In the present application, since the HD-TEOS film and the LD-TEOS film are different in film formation speed, the TEOS film having a high (fast) film formation speed is an HD (High Depo rate) -TEOS film, and the film formation speed is high. The low (slow) TEOS film is an LD (Low Depo rate) -TEOS film. The TEOS film which is a problem to be solved by the above-described invention is a TEOS film (HD-TEOS film) formed under the film formation condition 1.
ここで、前述のプラズマＣＶＤ製造装置５０によってＬＤ−ＴＥＯＳ膜が成膜される成膜条件２について説明する。成膜して得るＬＤ−ＴＥＯＳ膜の膜厚は、例えば１００ｎｍ程度とする。ヒータ５７を備えたステージ５３の温度を調整した成膜温度は、例えば４００℃とする。反応室５１内の圧力である成膜圧力は、例えば８．２Ｔｏｒｒとする。前述のシャワーヘッド５２の電極と、ステージ５３の電極との電極間隔は、２９０ｍｉｌとする。１３．５６ＭＨｚおよび３５０ｋＨｚの高周波電力は、それぞれ例えば５００Ｗおよび２００Ｗ程度とする。また、ＴＥＯＳ膜の原料ガス（混合ガス）であるＴＥＯＳ、酸素（Ｏ２）およびヘリウム（Ｈｅ）の流量は、それぞれ１２００ｓｃｃｍ、６０００ｓｃｃｍおよび４０００ｓｃｃｍ程度とする。これらの条件によってＬＤ−ＴＥＯＳ膜の成膜速度が１００ｎｍ／ｍｉｎとなるように制御し、実際の成膜速度は１０３ｎｍ／ｍｉｎ程度であった。 Here, the film formation condition 2 for forming the LD-TEOS film by the plasma CVD manufacturing apparatus 50 will be described. The film thickness of the LD-TEOS film obtained by film formation is, for example, about 100 nm. The film forming temperature obtained by adjusting the temperature of the stage 53 provided with the heater 57 is, for example, 400 ° C. The film forming pressure, which is the pressure in the reaction chamber 51, is, for example, 8.2 Torr. The electrode interval between the electrode of the shower head 52 and the electrode of the stage 53 is 290 mil. The high frequency power of 13.56 MHz and 350 kHz is, for example, about 500 W and 200 W, respectively. In addition, the flow rates of TEOS, oxygen (O 2 ), and helium (He), which are source gases (mixed gases) of the TEOS film, are about 1200 sccm, 6000 sccm, and 4000 sccm, respectively. Under these conditions, the deposition rate of the LD-TEOS film was controlled to be 100 nm / min, and the actual deposition rate was about 103 nm / min.
すなわち、ＬＤ−ＴＥＯＳ膜の成膜条件２では、ＴＥＯＳ流量をＨＤ−ＴＥＯＳ膜に比べ小流量とし、成膜速度を１００ｎｍ／ｍｉｎ程度としている。また、酸素（Ｏ２）の流量を、ＴＥＯＳの流量より多くし、例えば原料ガスの酸素／ＴＥＯＳ比を５程度とし、十分な酸素でＴＥＯＳを分解して成膜し、さらに比較的低周波である３５０ｋＨｚの高周波電力を印加することによって、緻密なＴＥＯＳ膜（酸化シリコン膜）を成膜している。 That is, in the deposition condition 2 of the LD-TEOS film, the TEOS flow rate is set to a smaller flow rate than that of the HD-TEOS film, and the deposition rate is set to about 100 nm / min. Further, the flow rate of oxygen (O 2 ) is made higher than the flow rate of TEOS, for example, the oxygen / TEOS ratio of the source gas is set to about 5, and TEOS is decomposed with sufficient oxygen to form a film, and at a relatively low frequency. A dense TEOS film (silicon oxide film) is formed by applying a certain high frequency power of 350 kHz.
次に、これらＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜についてＦＴ−ＩＲ（フーリエ変換赤外分光）測定を行った結果をそれぞれ図３〜図５に示す。図３〜図５は、それぞれＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜のＦＴ−ＩＲ測定結果を示す説明図であり、成膜直後（Ａ）および経時変化後（Ｂ）の測定結果が示されている。なお、図３〜図５の成膜直後（Ａ）および経時変化後（Ｂ）は、それぞれ成膜後１時間および成膜後９００時間を示している。 Next, the results of FT-IR (Fourier transform infrared spectroscopy) measurements on these HD-TEOS film, LD-TEOS film, and SiO film are shown in FIGS. 3 to 5 are explanatory diagrams showing the FT-IR measurement results of the HD-TEOS film, the LD-TEOS film, and the SiO film, respectively. The measurement results immediately after film formation (A) and after change with time (B) are shown. It is shown. 3 to FIG. 5 immediately after film formation (A) and after change with time (B) show 1 hour after film formation and 900 hours after film formation, respectively.
図３〜図５に示すように、これらＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜では、化学量論的な酸化シリコン膜のＳｉ−Ｏピーク（１０７０ｃｍ−１程度）近傍にピークを観測することができる。また、Ｓｉ−ＯＨ、Ｏ−Ｈピークも観測することができる。さらに、ＬＤ−ＴＥＯＳ膜では、ＨＤ−ＴＥＯＳ膜およびＳｉＯ膜では観測できないＣＯ２に起因すると思われるピークを観測することができる。 As shown in FIGS. 3 to 5, in these HD-TEOS film, LD-TEOS film, and SiO film, a peak is observed in the vicinity of the Si-O peak (about 1070 cm −1 ) of the stoichiometric silicon oxide film. be able to. In addition, Si—OH and O—H peaks can also be observed. Further, in the LD-TEOS film, it is possible to observe a peak that seems to be caused by CO 2 that cannot be observed in the HD-TEOS film and the SiO film.
ここで、成膜直後（Ａ）と経時変化後（Ｂ）のそれぞれの膜について観測すると、ＬＤ−ＴＥＯＳ膜では（図４参照）、成膜直後（Ａ）と経時変化後（Ｂ）とでＳｉ−ＯＨ、Ｏ−Ｈピークにほとんど差異が見られないが、ＨＤ−ＴＥＯＳ膜およびＳｉＯ膜では（図３および図５参照）、経時変化後のＳｉ−ＯＨ、Ｏ−Ｈピークが増加している。このことは、ＨＤ−ＴＥＯＳ膜およびＳｉＯ膜では水分吸着による膜質の変化が、Ｓｉ−ＯＨ、Ｏ−Ｈピークの増加として現れているものと考えられる。 Here, when the films immediately after film formation (A) and after change with time (B) are observed, in the LD-TEOS film (see FIG. 4), immediately after film formation (A) and after change with time (B). Almost no difference is observed in the Si—OH and O—H peaks, but in the HD-TEOS film and the SiO film (see FIGS. 3 and 5), the Si—OH and O—H peaks after aging increase. Yes. This is considered that the change in film quality due to moisture adsorption appears as an increase in Si—OH and O—H peaks in the HD-TEOS film and the SiO film.
したがって、ＬＤ−ＴＥＯＳ膜は、水分吸着のない、あるいは水分吸着量の少ないＴＥＯＳ膜であるといえる。すなわち、ＴＥＯＳ膜の成膜速度が、例えばＨＤ−ＴＥＯＳ膜のような８１０ｎｍ／ｍｉｎ程度のように高くなく、例えばＬＤ−ＴＥＯＳ膜のような１００ｎｍ／ｍｉｎ程度のように成膜速度の低いＴＥＯＳ膜を成膜することによって、水分吸着のない、あるいは水分吸着量の少ないＴＥＯＳ膜を得ることができる。 Therefore, it can be said that the LD-TEOS film is a TEOS film having no moisture adsorption or a small moisture adsorption amount. That is, the TEOS film has a low film formation rate, for example, about 810 nm / min, such as an HD-TEOS film, and has a low film formation rate, for example, about 100 nm / min, such as an LD-TEOS film. By forming a film, it is possible to obtain a TEOS film having no moisture adsorption or a small moisture adsorption amount.
次に、ＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜について波長６３２．８ｎｍにおける屈折率測定を行った結果を図６に示す。図６は、ＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜の屈折率測定結果を示す説明図であり、成膜からの経時変化が示されている。 Next, FIG. 6 shows the results of the refractive index measurement at a wavelength of 632.8 nm for the HD-TEOS film, the LD-TEOS film, and the SiO film. FIG. 6 is an explanatory view showing the refractive index measurement results of the HD-TEOS film, the LD-TEOS film, and the SiO film, and shows the change with time from the film formation.
図６に示すように、ＬＤ−ＴＥＯＳ膜は成膜から時間が経過しても屈折率が殆ど変化しないが、ＨＤ−ＴＥＯＳ膜およびＳｉＯ膜は屈折率の経時変化がみられ、経過時間と共に屈折率が高くなっている。このことは、ＨＤ−ＴＥＯＳ膜およびＳｉＯ膜では水分吸着および有機物吸着などによる膜質の変化が、屈折率の増加として現れているものと考えられる。 As shown in FIG. 6, the refractive index of the LD-TEOS film hardly changes over time after the film formation, but the refractive index changes with time in the HD-TEOS film and the SiO film, and the refractive index changes with time. The rate is high. This is presumably because changes in film quality due to moisture adsorption and organic substance adsorption appear as an increase in refractive index in the HD-TEOS film and the SiO film.
したがって、ＬＤ−ＴＥＯＳ膜は、水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜であるといえる。すなわち、ＴＥＯＳ膜の成膜速度が、例えばＨＤ−ＴＥＯＳ膜のような８１０ｎｍ／ｍｉｎ程度のように高くなく、例えばＬＤ−ＴＥＯＳ膜のような１００ｎｍ／ｍｉｎ程度のように成膜速度の低いＴＥＯＳ膜を成膜することによって、水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜を得ることができる。 Therefore, it can be said that the LD-TEOS film is a TEOS film that does not adsorb moisture or organic matter or has a small amount of moisture or organic matter adsorption. That is, the TEOS film has a low film formation rate, for example, about 810 nm / min, such as an HD-TEOS film, and has a low film formation rate, for example, about 100 nm / min, such as an LD-TEOS film. By forming a film, it is possible to obtain a TEOS film that does not adsorb moisture or organic matter or has a small amount of moisture or organic matter adsorbed.
次に、本実施の形態１のＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜について種々の測定を行った。図７は、ＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜の測定結果を説明するための表であり、光学式測定による屈折率、膜厚、ＦＴ−ＩＲによる化学結合情報、ＸＲＲ（Ｘ線反射率法）による膜密度、およびレーザー凹凸測定による膜応力（ストレス）の測定値による比較が示されている。なお、図７の表には、成膜１時間後（成膜直後）および成膜９００時間後（経時変化後）のそれぞれについて、ＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜の測定結果が示されている。 Next, various measurements were performed on the HD-TEOS film, the LD-TEOS film, and the SiO film of the first embodiment. FIG. 7 is a table for explaining the measurement results of the HD-TEOS film, the LD-TEOS film, and the SiO film. The refractive index and film thickness by optical measurement, chemical bond information by FT-IR, XRR (X-rays) Comparison is shown by the measured values of the film density by the reflectance method) and the film stress (stress) by the laser unevenness measurement. The table in FIG. 7 shows the measurement results of the HD-TEOS film, the LD-TEOS film, and the SiO film after 1 hour after film formation (immediately after film formation) and after 900 hours after film formation (after time change). It is shown.
図７の表からＬＤ−ＴＥＯＳ膜（成膜速度が１００ｎｍ／ｍｉｎ程度のＴＥＯＳ膜）では、以下の測定結果が得られた。まず、屈折率が１．４７以上であった。すなわち、プラズマＣＶＤ法によって成膜されるＴＥＯＳ膜としては、屈折率の高い酸化シリコン膜であるといえる。また、ＦＴ−ＩＲ測定によるＳｉ−Ｏピークが１０６０ｃｍ−１以上であった。すなわち、化学量論的な酸化シリコン膜のＳｉ−Ｏピークの１０７０ｃｍ−１に近いことから、ＬＤ−ＴＥＯＳ膜は化学量論的な酸化シリコン膜に近い膜であるといえる。さらに、ＬＤ−ＴＥＯＳ膜では、ＦＴ−ＩＲ測定でＣＯ２に起因すると思われるピークが観測されること、膜密度は２．２５ｇ／ｃｍ３以上、膜応力は圧縮応力として３００ＭＰａ以上という特徴を有していることが分かる。 From the table of FIG. 7, the following measurement results were obtained for the LD-TEOS film (TEOS film having a film formation rate of about 100 nm / min). First, the refractive index was 1.47 or more. That is, it can be said that the TEOS film formed by the plasma CVD method is a silicon oxide film having a high refractive index. Moreover, the Si-O peak by FT-IR measurement was 1060 cm < -1 > or more. That is, the LD-TEOS film is close to a stoichiometric silicon oxide film because it is close to the Si-O peak of 1070 cm −1 of the stoichiometric silicon oxide film. Furthermore, the LD-TEOS film has the characteristics that a peak considered to be caused by CO 2 is observed by FT-IR measurement, the film density is 2.25 g / cm 3 or more, and the film stress is 300 MPa or more as compressive stress. You can see that
前述したように、本実施の形態１では、ＴＥＯＳ膜の成膜速度が、例えばＨＤ−ＴＥＯＳ膜のような８１０ｎｍ／ｍｉｎ程度のように高くなく、例えばＬＤ−ＴＥＯＳ膜のような１００ｎｍ／ｍｉｎ程度のように成膜速度の低いＴＥＯＳ膜を成膜することによって、水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜を得ることができる。すなわち、ＴＥＯＳ膜の成膜速度が１００ｎｍ／ｍｉｎとなるように制御（調整）し、水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜を得ることができる。 As described above, in the first embodiment, the deposition rate of the TEOS film is not as high as about 810 nm / min as in the HD-TEOS film, for example, and is about 100 nm / min as in the LD-TEOS film. By forming a TEOS film having a low film formation rate as described above, it is possible to obtain a TEOS film that does not adsorb moisture or organic substances or has a small amount of moisture or organic substances adsorbed. That is, the TEOS film can be controlled (adjusted) so that the film formation rate is 100 nm / min, and a TEOS film that does not adsorb moisture or organic matter or has a small amount of moisture or organic matter adsorbed can be obtained.
ここで、本発明に係るＴＥＯＳ膜は、成膜条件２で示した１００ｎｍ程度の膜厚に限らず、２０〜３００ｎｍ程度の膜厚の場合に適用しても有効である。ＴＥＯＳ膜の膜厚の下限とした２０ｎｍ程度であれば、例えば層間絶縁膜、キャップ絶縁膜などとして、実際上、ＴＥＯＳ膜が役割を果たすことができる。一方、ＴＥＯＳ膜の膜厚の上限とした３００ｎｍ程度であれば、キャップ絶縁膜としてＴＥＯＳ膜を残すこともできる。すなわち、通常、キャップ絶縁膜として用いるＴＥＯＳ膜は誘電率の上昇を懸念し、その後、例えばＣＭＰ（Chemical Mechanical Polishing）などによってすべて除去してしまうが、誘電率の上昇を許容してキャップ絶縁膜を残すプロセスを採用することもできる。 Here, the TEOS film according to the present invention is not limited to the film thickness of about 100 nm shown in the film formation condition 2, and is effective when applied to a film thickness of about 20 to 300 nm. If the TEOS film has a lower limit of about 20 nm, the TEOS film can actually play a role as an interlayer insulating film, a cap insulating film, or the like. On the other hand, when the upper limit of the thickness of the TEOS film is about 300 nm, the TEOS film can be left as the cap insulating film. That is, the TEOS film normally used as a cap insulating film is concerned about an increase in the dielectric constant, and then is completely removed by, for example, CMP (Chemical Mechanical Polishing). However, the cap insulating film is allowed to increase in the dielectric constant. It is also possible to adopt a process to leave.
本発明では、ＴＥＯＳ膜の膜厚が２０〜３００ｎｍ程度の場合、それぞれの膜厚に調整した成膜速度とする。すなわち、ＴＥＯＳ膜の膜厚をｔ（ｔは自然数）とした場合、当該ＴＥＯＳ膜の成膜速度をｔ±ｔ／２（ｎｍ／ｍｉｎ）に調整することによって、水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜を得ることができる。したがって、ＴＥＯＳ膜の膜厚を２０〜３００ｎｍ程度とする場合、成膜速度を１０〜４５０ｎｍ／ｍｉｎ程度に調整することによって、水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜を得ることができる。さらに、ＴＥＯＳ膜の成膜速度の範囲を５０〜１５０ｎｍ／ｍｉｎ程度とすることによって、成膜時間を短縮でき、かつ設計値に対して誤差の少ない膜厚で成膜することができる。 In the present invention, when the thickness of the TEOS film is about 20 to 300 nm, the film formation speed is adjusted to each film thickness. That is, when the film thickness of the TEOS film is t (t is a natural number), by adjusting the film formation rate of the TEOS film to t ± t / 2 (nm / min), there is no moisture or organic matter adsorption, or A TEOS film with a small amount of moisture and organic matter adsorption can be obtained. Therefore, when the film thickness of the TEOS film is about 20 to 300 nm, the film formation rate is adjusted to about 10 to 450 nm / min, so that a TEOS film having no moisture or organic matter adsorption or a small amount of moisture or organic matter adsorption can be obtained. Obtainable. Further, by setting the TEOS film deposition rate in the range of about 50 to 150 nm / min, the film deposition time can be shortened and the film can be deposited with a film thickness with less error relative to the design value.
また、本発明に係るＴＥＯＳ膜は、成膜条件２で示したＯ２／ＴＥＯＳ比を５程度することに限らず、３以上、１０未満程度のＯ２／ＴＥＯＳ比としても良い。Ｏ２／ＴＥＯＳ比が、３以上、１０未満程度であれば、前述したＴＥＯＳ膜の成膜速度の範囲を５０〜１５０ｎｍ／ｍｉｎ程度とした場合であっても、十分な酸素（Ｏ２）でＴＥＯＳを分解して成膜することができる。例えば、ＴＥＯＳ流量を１０００〜１５００ｓｃｃｍ程度、Ｏ２流量を５０００〜７５００ｓｃｃｍ程度とすることができる。 Also, TEOS films according to the present invention is not limited to degree 5 O 2 / TEOS ratio shown in the deposition condition 2, 3 or more, may be O 2 / TEOS ratio of about less than 10. If the O 2 / TEOS ratio is about 3 or more and less than 10, even if the above-described TEOS film deposition rate range is about 50 to 150 nm / min, sufficient oxygen (O 2 ) is used. TEOS can be decomposed to form a film. For example, the TEOS flow rate can be about 1000-1500 sccm, and the O 2 flow rate can be about 5000-7500 sccm.
また、本実施の形態１では、ＴＥＯＳ膜の成膜速度が１００ｎｍ／ｍｉｎ程度となるように、成膜条件２に示したような条件を適用した。この成膜条件２に限らず、成膜温度を例えば３５０〜４５０℃、成膜圧力を１〜１０Ｔｏｒｒ程度、電極間隔を２５０〜４５０ｍｉｌ程度、１３．５６ＭＨｚの高周波電力を２００〜８００Ｗ程度、３５０ｋＨｚの高周波電力を１００〜１０００Ｗ程度、Ｈｅ流量を３０００〜５０００ｓｃｃｍ程度としても良い。このような条件の範囲内であっても、５０〜１５０ｎｍ／ｍｉｎ程度の成長速度でＴＥＯＳ膜を成膜することができる。 In the first embodiment, the conditions as shown in the film formation condition 2 are applied so that the film formation rate of the TEOS film is about 100 nm / min. Not limited to this film formation condition 2, the film formation temperature is 350 to 450 ° C., the film formation pressure is about 1 to 10 Torr, the electrode interval is about 250 to 450 mil, 13.56 MHz high-frequency power is about 200 to 800 W, and 350 kHz. The high frequency power may be about 100 to 1000 W, and the He flow rate may be about 3000 to 5000 sccm. Even within such a range of conditions, the TEOS film can be formed at a growth rate of about 50 to 150 nm / min.
（実施の形態２）
本実施の形態２では、低誘電率材料を層間絶縁膜とした多層配線構造を備えた半導体装置の製造技術について、図８〜図２１を参照して説明する。図８〜図２０は、本発明に係る製造工程中の半導体装置を模式的に示す断面図である。図２１は、本実施の形態２に係る半導体装置のビアの抵抗値を示す説明図であり、（ａ）はビア密度が密の領域のビア抵抗値、（ｂ）はビア密度が疎の領域のビア抵抗値を示している。なお、ビアの抵抗値とは、ビアを通じて連結される下層の金属配線（Ｃｕ−Ｍｘ−１、例えば図２０のＣｕ配線１９）と上層の金属配線（Ｃｕ−Ｍｘ、例えば図２０のＣｕ配線３３）に４端子法を用いて測定される抵抗値である。
(Embodiment 2)
In the second embodiment, a manufacturing technique of a semiconductor device having a multilayer wiring structure using a low dielectric constant material as an interlayer insulating film will be described with reference to FIGS. 8 to 20 are cross-sectional views schematically showing the semiconductor device during the manufacturing process according to the present invention. FIG. 21 is an explanatory diagram showing the resistance value of the via of the semiconductor device according to the second embodiment, where (a) is a via resistance value in a dense via density region, and (b) is a region in which the via density is sparse. The via resistance value is shown. Note that the resistance value of the via means the lower layer metal wiring (Cu-M x-1 , for example, Cu wiring 19 in FIG. 20) and the upper layer metal wiring (Cu-M x , for example, Cu in FIG. 20) connected through the via. It is a resistance value measured using the four-terminal method for the wiring 33).
まず、図８に示すように、例えば、単結晶シリコンからなる半導体基板（以下、単に基板という）１の主面にｎチャネル型ＭＩＳトランジスタＱｎおよびｐチャネル型ＭＩＳトランジスタＱｐを形成する。なお、図中の符号２は素子分離溝、符号４はｐ型ウエル、符号５はｎ型ウエルをそれぞれ示している。 First, as shown in FIG. 8, for example, an n-channel MIS transistor Qn and a p-channel MIS transistor Qp are formed on the main surface of a semiconductor substrate (hereinafter simply referred to as a substrate) 1 made of single crystal silicon. In the figure, reference numeral 2 denotes an element isolation groove, reference numeral 4 denotes a p-type well, and reference numeral 5 denotes an n-type well.
素子分離溝２は、基板１をエッチングして形成した溝の内部に絶縁膜として、例えば、酸化シリコン膜３を埋め込んで形成する。ｐ型ウエル４およびｎ型ウエル５は、基板１にｐ型不純物（ホウ素）およびｎ型不純物（リン）をイオン注入し、続いて基板１を熱処理してこれらの不純物を基板１中に拡散させることによって形成する。 The element isolation trench 2 is formed by embedding, for example, a silicon oxide film 3 as an insulating film in a trench formed by etching the substrate 1. In the p-type well 4 and the n-type well 5, p-type impurities (boron) and n-type impurities (phosphorus) are ion-implanted into the substrate 1, and then the substrate 1 is heat-treated to diffuse these impurities into the substrate 1. By forming.
ｎチャネル型ＭＩＳトランジスタＱｎは、ｐ型ウエル４の表面に形成された酸化シリコン膜または酸窒化シリコン膜からなるゲート絶縁膜６、ゲート絶縁膜６の上部に形成された多結晶シリコン膜などからなるゲート電極７、ゲート電極７の側壁に形成された酸化シリコン膜などからなるサイドウォールスペーサ８、ゲート電極７の両側のｐ型ウエル４に形成された一対のｎ型半導体領域（ソース、ドレイン）１１などによって構成される。ｐチャネル型ＭＩＳトランジスタＱｐは、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサ８、ゲート電極７の両側のｎ型ウエル５に形成された一対のｐ型半導体領域（ソース、ドレイン）１２などによって構成される。ｎチャネル型ＭＩＳトランジスタＱｎのゲート電極７を構成する多結晶シリコン膜中にはｎ型不純物（リン）が導入され、ｐチャネル型ＭＩＳトランジスタＱｐのゲート電極７を構成する多結晶シリコン膜中にはｐ型不純物（ホウ素）が導入される。また、ｎチャネル型ＭＩＳトランジスタＱｎのゲート電極７とｎ型半導体領域（ソース、ドレイン）１１のそれぞれの表面、およびｐチャネル型ＭＩＳトランジスタＱｐのゲート電極７とｐ型半導体領域（ソース、ドレイン）１２のそれぞれの表面には、ゲート電極７およびソース、ドレインの低抵抗化を目的としてＣｏ（コバルト）シリサイド膜９が形成される。 The n-channel type MIS transistor Qn is made of a gate insulating film 6 made of a silicon oxide film or a silicon oxynitride film formed on the surface of the p-type well 4, a polycrystalline silicon film formed on the gate insulating film 6, and the like. A gate electrode 7, a sidewall spacer 8 made of a silicon oxide film or the like formed on the side wall of the gate electrode 7, and a pair of n-type semiconductor regions (source and drain) 11 formed in the p-type well 4 on both sides of the gate electrode 7. Consists of. The p-channel type MIS transistor Qp includes a gate insulating film 6, a gate electrode 7, a sidewall spacer 8, a pair of p-type semiconductor regions (source and drain) 12 formed in the n-type well 5 on both sides of the gate electrode 7, and the like. Composed. An n-type impurity (phosphorus) is introduced into the polycrystalline silicon film constituting the gate electrode 7 of the n-channel type MIS transistor Qn, and the polycrystalline silicon film constituting the gate electrode 7 of the p-channel type MIS transistor Qp is introduced into the polycrystalline silicon film. A p-type impurity (boron) is introduced. Also, the respective surfaces of the gate electrode 7 and the n-type semiconductor region (source, drain) 11 of the n-channel type MIS transistor Qn, and the gate electrode 7 and the p-type semiconductor region (source, drain) 12 of the p-channel type MIS transistor Qp. A Co (cobalt) silicide film 9 is formed on each of the surfaces for the purpose of reducing the resistance of the gate electrode 7 and the source and drain.
続いて、図９に示すように、基板１上にＣＶＤ法で窒化シリコン膜１３と酸化シリコン膜１４とを堆積した後、酸化シリコン膜１４の表面をＣＭＰ（Chemical Mechanical Polishing）法で平坦化する。続いて、ｎチャネル型ＭＩＳトランジスタＱｎのｎ型半導体領域（ソース、ドレイン）１１およびｐチャネル型ＭＩＳトランジスタＱｐのｐ型半導体領域（ソース、ドレイン）１２のそれぞれの上部の酸化シリコン膜１４をエッチングし、続いてその下層の窒化シリコン膜１３をエッチングしてコンタクトホール１５を形成する。次に、コンタクトホール１５の内部にプラグ１６を形成する。プラグ１６は、例えばＴｉＮ膜とＷ（タングステン）膜との積層膜で構成する。ここで、ＴｉＮ膜はＷ膜のバリアメタル膜として機能する。バリアメタル膜は、窒化チタン膜とＴｉ（チタン）膜との積層膜で構成してもよい。 Subsequently, as shown in FIG. 9, after a silicon nitride film 13 and a silicon oxide film 14 are deposited on the substrate 1 by a CVD method, the surface of the silicon oxide film 14 is planarized by a CMP (Chemical Mechanical Polishing) method. . Subsequently, the silicon oxide film 14 on each of the n-type semiconductor region (source, drain) 11 of the n-channel type MIS transistor Qn and the p-type semiconductor region (source, drain) 12 of the p-channel type MIS transistor Qp is etched. Subsequently, the lower silicon nitride film 13 is etched to form a contact hole 15. Next, the plug 16 is formed inside the contact hole 15. The plug 16 is composed of, for example, a laminated film of a TiN film and a W (tungsten) film. Here, the TiN film functions as a barrier metal film of the W film. The barrier metal film may be composed of a laminated film of a titanium nitride film and a Ti (titanium) film.
続いて、図１０に示すように、酸化シリコン膜１４の上部にＣＶＤ法で膜厚２００ｎｍ程度のＳｉＯＣ膜１７と膜厚５０ｎｍ程度の酸化シリコン膜からなるキャップ絶縁膜１８とを堆積した後、フォトレジスト膜をマスクにしてキャップ絶縁膜１８およびＳｉＯＣ膜１７をドライエッチングすることにより、配線溝２０を形成する。ＳｉＯＣ膜１７は、配線間容量を低減するための低誘電率絶縁膜であり、その比誘電率は２．７程度である。ＳｉＯＣ膜１７の上部に形成するキャップ絶縁膜１８は、機械的強度が低いＳｉＯＣ膜１７がＣＭＰによって劣化するのを防ぐ保護膜として機能する。 Subsequently, as shown in FIG. 10, a SiOC film 17 having a film thickness of about 200 nm and a cap insulating film 18 made of a silicon oxide film having a film thickness of about 50 nm are deposited on the silicon oxide film 14 by a CVD method. By using the resist film as a mask, the cap insulating film 18 and the SiOC film 17 are dry-etched to form the wiring trench 20. The SiOC film 17 is a low dielectric constant insulating film for reducing the capacitance between wirings, and its relative dielectric constant is about 2.7. The cap insulating film 18 formed on the SiOC film 17 functions as a protective film that prevents the SiOC film 17 having low mechanical strength from being deteriorated by CMP.
続いて、図１１に示すように、ダマシン法を用いて配線溝２０の内部に、Ｃｕ（銅）からなる第１層目の金属配線（以下、Ｃｕ配線という）１９を形成する。 Subsequently, as shown in FIG. 11, a first-layer metal wiring (hereinafter referred to as Cu wiring) 19 made of Cu (copper) is formed in the wiring groove 20 by using a damascene method.
Ｃｕ配線１９は、バリアメタル膜とＣｕ膜との積層膜からなる。Ｃｕ配線１９を形成するには、まず、配線溝２０の内部とキャップ絶縁膜１８上に膜厚５０ｎｍ程度のＴｉＮ膜、またはＴｉＮ膜とＴｉ膜との積層膜からなるバリアメタル膜をスパッタリング法で堆積し、続いて配線溝２０の内部を完全に埋め込む厚い（８００ｎｍ〜１６００ｎｍ程度）Ｃｕ膜をスパッタリング法またはメッキ法で堆積する。すなわち、Ｃｕ配線１９は、埋め込み金属配線である。 The Cu wiring 19 is composed of a laminated film of a barrier metal film and a Cu film. In order to form the Cu wiring 19, first, a barrier metal film made of a TiN film having a film thickness of about 50 nm or a laminated film of a TiN film and a Ti film is formed on the inside of the wiring groove 20 and the cap insulating film 18 by a sputtering method. Subsequently, a thick (about 800 nm to 1600 nm) Cu film that completely fills the inside of the wiring trench 20 is deposited by sputtering or plating. That is, the Cu wiring 19 is a buried metal wiring.
バリアメタル膜は、Ｃｕ膜が周囲の絶縁膜中に拡散するのを防ぐと共に、Ｃｕ膜とＳｉＯＣ膜１７と接着性を向上させるために形成する。バリアメタル膜としては、ＴｉＮ膜の他、ＷＮ（窒化タングステン）膜やＴａＮ（窒化タンタル）膜のような窒化金属膜またはこれらにＳｉを添加した合金膜、またＴａ膜、Ｔｉ膜、Ｗ膜、ＴｉＷ膜のような高融点金属膜、もしくはこれら高融点金属膜の積層膜など、Ｃｕと反応し難い各種導電膜を使用することができる。 The barrier metal film is formed to prevent the Cu film from diffusing into the surrounding insulating film and to improve the adhesion between the Cu film and the SiOC film 17. As a barrier metal film, a TiN film, a metal nitride film such as a WN (tungsten nitride) film or a TaN (tantalum nitride) film, or an alloy film obtained by adding Si to these films, a Ta film, a Ti film, a W film, Various conductive films that do not easily react with Cu, such as a refractory metal film such as a TiW film or a laminated film of these refractory metal films, can be used.
次いで、配線溝２０の外部のＣｕ膜とバリアメタル膜とをＣＭＰ法で除去することにより、配線溝２０の内部に残ったバリアメタル膜とＣｕ膜との積層膜からなるＣｕ配線１９が形成される。なお、Ｃｕ膜は、単体のＣｕ膜の他、Ｃｕを主成分として含むＣｕ合金膜で構成してもよい。 Next, by removing the Cu film and the barrier metal film outside the wiring trench 20 by CMP, a Cu wiring 19 made of a laminated film of the barrier metal film and the Cu film remaining inside the wiring trench 20 is formed. The The Cu film may be composed of a Cu alloy film containing Cu as a main component in addition to a single Cu film.
次いで、基板１を洗浄処理部に搬送し、上記ＣＭＰ処理によって基板１の表面に付着したスラリなどの異物を除去するための洗浄を行う。この洗浄工程は、アルカリ洗浄処理とその後の酸洗浄処理とからなる。アルカリ洗浄処理では、基板１の表面に付着した酸化剤を含む酸性のスラリを中和するために弱アルカリ薬液を供給しながら基板１の表面を洗浄する。アルカリ洗浄処理後の酸洗浄処理は、残留金属の除去、絶縁膜の表面のダングリングボンドの低減および絶縁膜の表面の凹凸の除去などを目的とするもので、有機酸を含む水溶液を供給しながら基板１の表面を洗浄する。また、洗浄工程に先だって、ベンゾトリアゾール（ＢＴＡ）のような防蝕剤を含んだ薬液を基板１の表面に供給し、Ｃｕ配線１９の表面に疎水性の保護膜を形成する防食処理を行ってもよい。 Next, the substrate 1 is transferred to a cleaning processing unit, and cleaning is performed to remove foreign matters such as slurry attached to the surface of the substrate 1 by the CMP process. This cleaning step includes an alkali cleaning process and a subsequent acid cleaning process. In the alkali cleaning process, the surface of the substrate 1 is cleaned while supplying a weak alkaline chemical solution to neutralize an acidic slurry containing an oxidant attached to the surface of the substrate 1. The acid cleaning treatment after the alkali cleaning treatment is intended to remove residual metals, reduce dangling bonds on the surface of the insulating film, and remove irregularities on the surface of the insulating film, and supply an aqueous solution containing an organic acid. Then, the surface of the substrate 1 is cleaned. Further, prior to the cleaning process, a chemical solution containing an anticorrosive agent such as benzotriazole (BTA) is supplied to the surface of the substrate 1 to perform an anticorrosion treatment for forming a hydrophobic protective film on the surface of the Cu wiring 19. Good.
続いて、図１２に示すように、基板１上に膜厚５０ｎｍ〜７５ｎｍ程度の窒化シリコン膜２１を堆積することによって、Ｃｕ配線１９の表面を窒化シリコン膜２１で被覆する。窒化シリコン膜２１は、Ｃｕ配線１９の表面からＣｕイオンが拡散するのを防止するバリア絶縁膜として機能する。窒化シリコン膜２１の堆積は、Ｃｕ配線１９の表面の再酸化、腐蝕を最小限に止めるために、上記洗浄工程が完了した後、できるだけ速やかに行うことが望ましい。なお、Ｃｕ配線１９上に形成するバリア絶縁膜は、上記窒化シリコン膜２１に代えて炭窒化シリコン（ＳｉＣＮ）膜で構成することもできる。炭窒化シリコン膜は、窒化シリコン膜に比べてＣｕ配線との密着性が低い反面、窒化シリコン膜に比べて誘電率が低いので、配線間容量の低減に有効である。 Subsequently, as shown in FIG. 12, the surface of the Cu wiring 19 is covered with the silicon nitride film 21 by depositing a silicon nitride film 21 with a film thickness of about 50 nm to 75 nm on the substrate 1. The silicon nitride film 21 functions as a barrier insulating film that prevents Cu ions from diffusing from the surface of the Cu wiring 19. The silicon nitride film 21 is preferably deposited as soon as possible after the cleaning step is completed in order to minimize re-oxidation and corrosion of the surface of the Cu wiring 19. Note that the barrier insulating film formed on the Cu wiring 19 can be formed of a silicon carbonitride (SiCN) film instead of the silicon nitride film 21. The silicon carbonitride film is less adhesive to the Cu wiring than the silicon nitride film, but has a lower dielectric constant than the silicon nitride film, and is effective in reducing the capacitance between the wirings.
続いて、図１３に示すように、Ｃｕ配線１９の上層に層間絶縁膜２３およびキャップ絶縁膜２４を順次堆積する。層間絶縁膜２３は、Ｃｕ配線１９と後の工程で形成する第２層目のＣｕ配線との間に形成される容量を低減するために、誘電率が３．５未満の有機系の低誘電率材料の絶縁膜であり、例えばＳｉＯＣ膜で構成する。ＳｉＯＣ膜はＣＶＤ法で堆積し、その膜厚は４６０ｎｍ程度とする。また、層間絶縁膜２３の上部に形成するキャップ絶縁膜２４は、下層のキャップ絶縁膜１８と同じく、機械的強度が低いＳｉＯＣ膜からなる層間絶縁膜２３を保護するための絶縁膜であり、例えばプラズマＣＶＤ法で堆積した膜厚１００ｎｍ程度の酸化シリコン膜で構成する。 Subsequently, as shown in FIG. 13, an interlayer insulating film 23 and a cap insulating film 24 are sequentially deposited on the upper layer of the Cu wiring 19. The interlayer insulating film 23 is an organic low dielectric constant having a dielectric constant of less than 3.5 in order to reduce the capacitance formed between the Cu wiring 19 and the second-layer Cu wiring formed in a later step. For example, the insulating film is made of a SiOC film. The SiOC film is deposited by the CVD method, and the film thickness is about 460 nm. Further, the cap insulating film 24 formed on the interlayer insulating film 23 is an insulating film for protecting the interlayer insulating film 23 made of a SiOC film having a low mechanical strength, like the lower cap insulating film 18. A silicon oxide film having a thickness of about 100 nm deposited by a plasma CVD method is used.
ここで、キャップ絶縁膜２４の酸化シリコン膜として、例えば、前記実施の形態１で示したプラズマＣＶＤ法によってＴＥＯＳを原料として成膜された酸化シリコン膜（以下、ＴＥＯＳ膜という）を用いる。具体的には、図２の表に示した成膜条件２で成膜されたＴＥＯＳ膜（以下、ＬＤ−ＴＥＯＳ膜という）である。このＬＤ−ＴＥＯＳ膜は、例えば、成膜する膜厚を１００ｎｍ程度とし、成膜速度を１００ｎｍ／ｍｉｎ程度となるように制御して成膜されている。また、ＬＤ−ＴＥＯＳ膜は、原料ガスのＯ２／ＴＥＯＳ比を５程度とし、十分な酸素でＴＥＯＳを分解して成膜され、さらに１３．５６ＭＨｚの高周波電力と共に３５０ｋＨｚの高周波電力を印加して成膜されている。 Here, as the silicon oxide film of the cap insulating film 24, for example, a silicon oxide film (hereinafter referred to as a TEOS film) formed using TEOS as a raw material by the plasma CVD method described in the first embodiment is used. Specifically, it is a TEOS film (hereinafter referred to as an LD-TEOS film) formed under film forming conditions 2 shown in the table of FIG. The LD-TEOS film is formed, for example, by controlling the film formation rate to be about 100 nm and the film formation rate to be about 100 nm / min. The LD-TEOS film is formed by decomposing TEOS with sufficient oxygen at an O 2 / TEOS ratio of the source gas of about 5, and applying 350 kHz high frequency power together with high frequency power of 13.56 MHz. A film is formed.
前記実施の形態１で示したように、ＬＤ−ＴＥＯＳ膜は、水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜である。また、ＬＤ−ＴＥＯＳ膜は、緻密な膜となっている。このような水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜をキャップ絶縁膜２４に用いた場合、後述する層間絶縁膜２３をエッチングする際に、水分などを含む脱ガスの放出が少ないため、エッチングが安定して行われることとなる。 As shown in the first embodiment, the LD-TEOS film is a TEOS film that does not adsorb moisture or organic matter or has a small amount of moisture or organic matter adsorption. The LD-TEOS film is a dense film. When such a TEOS film that does not adsorb moisture or organic matter or has a small amount of moisture or organic matter adsorption is used for the cap insulating film 24, the degassing containing moisture is released when the interlayer insulating film 23 described later is etched. Therefore, the etching is performed stably.
続いて、図１４に示すように、キャップ絶縁膜２４上に反射防止膜２５を形成し、反射防止膜２５上にフォトレジスト膜２６を形成する。反射防止膜２５は、フォトレジスト膜２６を露光する際、Ｃｕ配線１９の表面で反射した露光光がフォトレジスト膜２６に入射して解像度を低下させるのを防ぐために形成する。フォトレジスト膜２６は、ビアホールパターンが形成されたフォトマスク（図示せず）を使って露光を行い、続いて現像を行うことにより、ビアホール形成領域が開口されたパターンを転写する。 Subsequently, as shown in FIG. 14, an antireflection film 25 is formed on the cap insulating film 24, and a photoresist film 26 is formed on the antireflection film 25. The antireflection film 25 is formed to prevent exposure light reflected by the surface of the Cu wiring 19 from entering the photoresist film 26 and lowering the resolution when the photoresist film 26 is exposed. The photoresist film 26 is exposed to light using a photomask (not shown) in which a via hole pattern is formed, and then developed to transfer the pattern in which the via hole forming region is opened.
次に、図１５に示すように、フォトレジスト膜２６をマスクにして反射防止膜２５、キャップ絶縁膜２４および層間絶縁膜２３を順次ドライエッチングすることにより、Ｃｕ配線１９の上部にビアホール２７を形成する。なお、フォトレジスト膜２６は、半導体装置の微細化に伴い、例えば多層配線形成、ビア形成なども微細化して形成するために、所定の領域のパターンを精度良く形成することができる高感度フォトレジストが用いられる。 Next, as shown in FIG. 15, the via hole 27 is formed on the Cu wiring 19 by sequentially dry-etching the antireflection film 25, the cap insulating film 24 and the interlayer insulating film 23 using the photoresist film 26 as a mask. To do. In addition, since the photoresist film 26 is formed by miniaturizing a multilayer wiring formation, via formation, and the like with the miniaturization of a semiconductor device, for example, a high-sensitivity photoresist capable of forming a pattern of a predetermined region with high accuracy. Is used.
ここで、フォトレジスト膜２６をマスクとして、反射防止膜２５、ＴＥＯＳ膜からなるキャップ絶縁膜２４およびＳｉＯＣからなる層間絶縁膜２３を例えばＣ４Ｆ８、Ｎ２、Ａｒのエッチングガスを用いてエッチングして、窒化シリコン膜２１の表面を露出するように、ビアホール２７を形成する。本実施の形態２では、キャップ絶縁膜２４に水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜を用いているので、このエッチングの際に、ＴＥＯＳ膜からなるキャップ絶縁膜２４から水分を含む脱ガスがない、あるいは少ないために、エッチングは安定して行われる。すなわち、ビアホール２７の加工が精度良く行われ、その製造バラツキを低くすることができる。 Here, using the photoresist film 26 as a mask, the antireflection film 25, the cap insulating film 24 made of TEOS film, and the interlayer insulating film 23 made of SiOC are etched using, for example, etching gas of C 4 F 8 , N 2 , Ar. Then, the via hole 27 is formed so that the surface of the silicon nitride film 21 is exposed. In the second embodiment, a TEOS film that does not adsorb moisture or organic matter or has a small amount of moisture or organic matter adsorption is used for the cap insulating film 24. Therefore, in this etching, the cap insulating film 24 made of a TEOS film is used. Etching is performed stably because there is no or little degassing including moisture. That is, the processing of the via hole 27 is performed with high accuracy, and the manufacturing variation can be reduced.
続いて、フォトレジスト膜２６と反射防止膜２５とを除去した後、図１６に示すように、ビアホール２７の内部に埋め込み剤２８を充填する。埋め込み剤２８は、反射防止膜２５とほぼ同一組成の絶縁材料からなる。埋め込み剤２８を充填するには、ビアホール２７の内部を含むキャップ絶縁膜２４上に埋め込み剤２８をスピン塗布して硬化させた後、ビアホール２７の外部の埋め込み剤２８をエッチバックにより除去する。Ｃｕ配線１９と後に形成する第２層目の金属配線とを接続するビアホール２７の径は、比較的小さい。そのため、このエッチバックを行うと、ビアホール２７に充填された埋め込み剤２８の表面は、ほぼ平坦な面となり、かつキャップ絶縁膜２４の表面とほぼ同じ高さになる。 Subsequently, after removing the photoresist film 26 and the antireflection film 25, as shown in FIG. 16, a filling agent 28 is filled in the via hole 27. The burying agent 28 is made of an insulating material having almost the same composition as the antireflection film 25. In order to fill the burying agent 28, the burying agent 28 is spin-coated on the cap insulating film 24 including the inside of the via hole 27 and cured, and then the burying agent 28 outside the via hole 27 is removed by etch back. The diameter of the via hole 27 that connects the Cu wiring 19 and the second-layer metal wiring to be formed later is relatively small. For this reason, when this etch back is performed, the surface of the filling agent 28 filled in the via hole 27 becomes a substantially flat surface and becomes almost the same height as the surface of the cap insulating film 24.
続いて、図１７に示すように、キャップ絶縁膜２４上に反射防止膜３０を形成し、反射防止膜３０上にフォトレジスト膜３１を形成する。フォトレジスト膜３１は、配線溝パターンが形成されたフォトマスク（図示せず）を使って露光を行い、続いて現像を行うことにより、配線溝形成領域が開口されたパターンを転写する。 Subsequently, as shown in FIG. 17, an antireflection film 30 is formed on the cap insulating film 24, and a photoresist film 31 is formed on the antireflection film 30. The photoresist film 31 is exposed to light using a photomask (not shown) on which a wiring groove pattern is formed, and then developed to transfer the pattern in which the wiring groove forming region is opened.
続いて、図１８に示すように、フォトレジスト膜３１をマスクにして反射防止膜３０およびキャップ絶縁膜２４を順次ドライエッチングし、続いて層間絶縁膜２３をその途中までドライエッチングすることにより、配線溝３２を形成する。 Subsequently, as shown in FIG. 18, the antireflection film 30 and the cap insulating film 24 are sequentially dry-etched using the photoresist film 31 as a mask, and then the interlayer insulating film 23 is dry-etched halfway to thereby form wiring. A groove 32 is formed.
続いて、フォトレジスト膜３１及びビアホール２７に充填された埋め込み剤２８を除去した後、図１９に示すように、キャップ絶縁膜２４上の反射防止膜３０をドライエッチングで除去する。このとき、その下層の窒化シリコン膜２１もエッチングし、ビアホール２７の底部にＣｕ配線１９の表面を露出させる。なお、窒化シリコン膜２１のエッチングには、例えば、ＣＦ４、Ｎ２のエッチングガスが用いられる。 Subsequently, after removing the photoresist film 31 and the filling agent 28 filled in the via hole 27, as shown in FIG. 19, the antireflection film 30 on the cap insulating film 24 is removed by dry etching. At this time, the underlying silicon nitride film 21 is also etched to expose the surface of the Cu wiring 19 at the bottom of the via hole 27. For etching the silicon nitride film 21, for example, an etching gas of CF 4 or N 2 is used.
続いて、図２０に示すように、配線溝３２およびビアホール２７の内部に第２層目のＣｕ配線３３を形成する。Ｃｕ配線３３を形成するには、まず、配線溝３２およびビアホール２７の内部を含むキャップ絶縁膜２４上に５０ｎｍ程度の薄いＴｉＮ膜（バリアメタル膜）をスパッタリング法で堆積する。続いて、このＴｉＮ膜上に配線溝３２およびビアホール２７の内部を完全に埋め込む厚いＣｕ膜をスパッタリング法またはメッキ法で堆積した後、配線溝３２の外部のＣｕ膜とバリアメタル膜とをＣＭＰ法によって除去する。すなわち、Ｃｕ配線３３は、埋め込み金属配線である。 Subsequently, as shown in FIG. 20, a second-layer Cu wiring 33 is formed inside the wiring trench 32 and the via hole 27. In order to form the Cu wiring 33, first, a thin TiN film (barrier metal film) of about 50 nm is deposited on the cap insulating film 24 including the inside of the wiring trench 32 and the via hole 27 by a sputtering method. Subsequently, a thick Cu film that completely fills the inside of the wiring groove 32 and the via hole 27 is deposited on the TiN film by sputtering or plating, and then the Cu film and the barrier metal film outside the wiring groove 32 are subjected to CMP. To remove. That is, the Cu wiring 33 is a buried metal wiring.
次いで、基板１を洗浄処理部に搬送し、上記ＣＭＰ処理によって基板１の表面に付着したスラリなどの異物を除去するための洗浄を行った後、基板１上に膜厚５０ｎｍ〜７５ｎｍ程度の炭窒化シリコン膜３４を堆積することによって、Ｃｕ配線３３の表面を炭窒化シリコン膜３４で被覆する。炭窒化シリコン膜３４は、Ｃｕ配線３３の表面からＣｕイオンが拡散するのを防止するバリア絶縁膜として機能する。 Next, the substrate 1 is transported to a cleaning processing unit, and after cleaning for removing foreign matters such as slurry adhering to the surface of the substrate 1 by the CMP process, carbon having a film thickness of about 50 nm to 75 nm is formed on the substrate 1. By depositing the silicon nitride film 34, the surface of the Cu wiring 33 is covered with the silicon carbonitride film 34. The silicon carbonitride film 34 functions as a barrier insulating film that prevents Cu ions from diffusing from the surface of the Cu wiring 33.
その後、同様に、例えば低誘電率材料からなる層間絶縁膜および金属配線を形成し、多層配線構造を形成して、保護膜（パッシベーション膜）で半導体装置の表面を覆うことによって、半導体装置が略完成する。 Thereafter, similarly, an interlayer insulating film and a metal wiring made of, for example, a low dielectric constant material are formed, a multilayer wiring structure is formed, and the surface of the semiconductor device is covered with a protective film (passivation film). Complete.
次に、本実施の形態２のビアの抵抗値の測定結果について説明する。ここで、本発明に係るビアとは、Ｃｕ多層配線における下層の金属配線（Ｃｕ−Ｍｘ−１）と上層の金属配線（Ｃｕ−Ｍｘ）とを電気的に導通させるものであって、例えばＭＩＳトランジスタとＣｕ配線とを電気的に導通するタングステン（Ｗ）などで形成される、いわゆるコンタクト、ローカルインターコネクト、プラグではない。また、前述したように、ビアの抵抗値とは、ビアを通じて連結される下層の金属配線（Ｃｕ−Ｍｘ−１、例えば図２０のＣｕ配線１９）と上層の金属配線（Ｃｕ−Ｍｘ、例えば図２０のＣｕ配線３３）に４端子法を用いて測定される抵抗値である。 Next, the measurement result of the resistance value of the via according to the second embodiment will be described. Here, the via according to the present invention electrically connects the lower layer metal wiring (Cu-M x-1 ) and the upper layer metal wiring (Cu-M x ) in the Cu multilayer wiring, For example, it is not a so-called contact, local interconnect, or plug formed of tungsten (W) or the like that electrically connects the MIS transistor and the Cu wiring. Further, as described above, the resistance value of the via means the lower layer metal wiring (Cu-M x-1 , for example, the Cu wiring 19 in FIG. 20) and the upper layer metal wiring (Cu-M x , For example, the resistance value is measured using the four-terminal method for the Cu wiring 33) of FIG.
図２１には、本発明に係るビアの特徴を明確にするために、成膜条件ＨＤ−ＴＥＯＳ膜およびＬＤ−ＴＥＯＳ膜からなるキャップ絶縁膜２４を適用した半導体装置のビアの抵抗値が、それぞれ示されている。なお、ウエハスロットＩＤ１〜６がＨＤ−ＴＥＯＳ膜を適用した場合、ウエハスロットＩＤ７〜１２がＬＤ−ＴＥＯＳ膜を適用した場合である。 In FIG. 21, in order to clarify the characteristics of the via according to the present invention, the resistance values of the vias of the semiconductor device to which the cap insulating film 24 made of the film formation conditions HD-TEOS film and LD-TEOS film is applied are shown respectively. It is shown. The wafer slot IDs 1 to 6 apply HD-TEOS films, and the wafer slot IDs 7 to 12 apply LD-TEOS films.
図２１に示すように、ＨＤ−ＴＥＯＳ膜およびＬＤ−ＴＥＯＳ膜を用いた場合、ビア密度が密の領域では、ビアの抵抗値のバラツキがほぼ同じであるが（図２１（ａ））、疎の領域では、ＨＤ−ＴＥＯＳ膜に比べ、ＬＤ−ＴＥＯＳ膜を適用したビアの抵抗値のバラツキが小さい（図２１（ｂ））。具体的には、ＬＤ−ＴＥＯＳ膜を適用した場合、密の領域のビア抵抗値と、疎の領域のビア抵抗値の差を０．３Ω程度以下に、疎の領域のビア抵抗値の範囲を０．５Ω程度以下にすることができる。 As shown in FIG. 21, when the HD-TEOS film and the LD-TEOS film are used, in the region where the via density is high, the via resistance variation is almost the same (FIG. 21A), but the sparseness is small. In this region, the variation in the resistance value of the via to which the LD-TEOS film is applied is smaller than that of the HD-TEOS film (FIG. 21B). Specifically, when the LD-TEOS film is applied, the difference between the via resistance value in the dense region and the via resistance value in the sparse region is about 0.3Ω or less, and the range of the via resistance value in the sparse region is It can be about 0.5Ω or less.
このような効果が得られる理由について説明する。前述の発明が解決しようとする課題で図２２を参照して示したように、ビアを形成するためのエッチングにおいて、キャップ絶縁膜１２４がエッチングされた際、ビアの疎の領域のキャップ絶縁膜１２４のエッチング断面（開口部１２７ｂの断面）から水分、有機成分などの脱ガスが多い。これはビアの密の領域の開口部１２７ｂの数より、疎の領域の開口部１２７ｂの数が圧倒的に少なく、キャップ絶縁膜１２４内部からエッチング断面へ供給されるガス成分が多くなるためであると考えられる。したがって、この脱ガス成分が、ビアを形成するためのエッチングガスの局所的な濃度の変化をもたらし、エッチング加工に変化が生じ、ビアの製造バラツキを生じさせ、さらに、ビアの抵抗値のバラツキを生じさせているものと考えられる。 The reason why such an effect is obtained will be described. As shown in FIG. 22 in the problem to be solved by the above-described invention, when the cap insulating film 124 is etched in the etching for forming the via, the cap insulating film 124 in the sparse region of the via is formed. From the etching cross section (cross section of the opening 127b), there is much degassing such as moisture and organic components. This is because the number of openings 127b in the sparse region is overwhelmingly smaller than the number of openings 127b in the dense region of the via, and the gas component supplied from the inside of the cap insulating film 124 to the etching cross section increases. it is conceivable that. Therefore, this degassing component causes a change in the local concentration of the etching gas for forming the via, a change occurs in the etching process, resulting in a manufacturing variation of the via, and a variation in the resistance value of the via. It is thought that it is caused.
また、ＴＥＯＳ膜を層間絶縁膜２３上のキャップ絶縁膜２４として用いる理由は、窒化シリコン膜２１からＳｉＯＣからなる層間絶縁膜２３を拡散するアミン成分が、層間絶縁膜２３上に形成されたフォトレジスト膜まで到達した場合、フォトレジスト膜と化学反応し、解像度を低下させるためである。すなわち、ＴＥＯＳ膜からなるキャップ絶縁膜２４は、ビアの加工時において、アミン成分のストッパーとなる。 The reason why the TEOS film is used as the cap insulating film 24 on the interlayer insulating film 23 is that the amine component that diffuses the interlayer insulating film 23 made of SiOC from the silicon nitride film 21 has a photoresist formed on the interlayer insulating film 23. This is because when it reaches the film, it chemically reacts with the photoresist film to lower the resolution. That is, the cap insulating film 24 made of the TEOS film serves as a stopper for the amine component when processing the via.
このように本実施の形態２では、前述したように、キャップ絶縁膜２４に水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜（ＬＤ−ＴＥＯＳ膜）を適用しているので、脱離水分ならびに脱離有機成分を少なくでき、ビアを形成するためのエッチングを安定して行うことができる。 As described above, in the second embodiment, as described above, the cap insulating film 24 is applied with a TEOS film (LD-TEOS film) that does not adsorb moisture or organic matter or has a small amount of moisture or organic matter adsorbed. Desorbed moisture and desorbed organic components can be reduced, and etching for forming vias can be performed stably.
また、安定したエッチングによって、ビアの製造バラツキを低減することができる。さらに、ビアの製造バラツキを低減することによって、ビアの抵抗値のバラツキを小さくすることができる。 Further, the manufacturing variation of the via can be reduced by the stable etching. Furthermore, the variation in via resistance can be reduced by reducing the manufacturing variation in vias.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
例えば、前記実施の形態２では、本発明に係るＴＥＯＳ膜を層間絶縁膜上のキャップ絶縁膜に適用した場合について説明したが、層間絶縁膜としても適用することができる。 For example, in the second embodiment, the case where the TEOS film according to the present invention is applied to the cap insulating film on the interlayer insulating film has been described, but the present invention can also be applied as an interlayer insulating film.
例えば、ビアホールを開口した後、Ｃｕ配線（Ｃｕ−Ｍｘ）層の加工をする時のパターニング時には、アミン成分はＳｉＣＮ膜からビアホールに埋め込まれた埋め込み剤を通して、Ｃｕ配線（Ｃｕ−Ｍｘ）加工のためのフォトレジスト膜に到達する。このため、アミン成分のストッパーとして、低誘電率材料であるＳｉＯＣからなる層間絶縁膜とバリア絶縁膜であるＳｉＣＮ膜との間にＴＥＯＳ膜からなる層間絶縁膜（キャップ絶縁膜）を形成することができる。この場合、ＳｉＣＮ膜をドライエッチングする時に局所的な濃度分布を引き起こさないために、本発明に係る脱ガスの少ないＴＥＯＳ膜を用いることは有効である。 For example, at the time of patterning when processing a Cu wiring (Cu-M x ) layer after opening a via hole, the amine component passes through a filling agent embedded in the via hole from the SiCN film to process the Cu wiring (Cu-M x ). Reach the photoresist film for. Therefore, an interlayer insulating film (cap insulating film) made of a TEOS film may be formed between the interlayer insulating film made of SiOC, which is a low dielectric constant material, and the SiCN film, which is a barrier insulating film, as an amine component stopper. it can. In this case, it is effective to use the TEOS film with less outgassing according to the present invention in order not to cause local concentration distribution when the SiCN film is dry-etched.
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。例えば、ビア加工時のアスペクトの大きい配線が必要なＬＳＩ（Large Scale Integration）に利用される。 The present invention is widely used in the manufacturing industry for manufacturing semiconductor devices. For example, it is used for LSI (Large Scale Integration) that requires wiring with a large aspect during via processing.
１ 基板
１Ｗ 半導体ウエハ
２ 素子分離溝
３ 酸化シリコン膜
４ ｐ型ウエル
５ ｎ型ウエル
６ ゲート絶縁膜
７ ゲート電極
８ サイドウォールスペーサ
９ Ｃｏシリサイド膜
１１ ｎ型半導体領域（ソース、ドレイン）
１２ ｐ型半導体領域（ソース、ドレイン）
１３ 窒化シリコン膜
１４ 酸化シリコン膜
１５ コンタクトホール
１６ プラグ
１７ ＳｉＯＣ膜
１８ キャップ絶縁膜
１９ Ｃｕ配線
２０ 配線溝
２１ 窒化シリコン膜
２３ 層間絶縁膜
２４ キャップ絶縁膜
２５ 反射防止膜
２６ フォトレジスト膜
２７ ビアホール
２８ 埋め込み剤
３０ 反射防止膜
３１ フォトレジスト膜
３２ 配線溝
３３ Ｃｕ配線
３４ 炭窒化シリコン膜
５０ プラズマＣＶＤ製造装置
５１ 反応室
５２ シャワーヘッド
５３ ステージ
５４、５５ 高周波電源
５６ ポンプ
５７ ヒータ
１１７ 層間絶縁膜
１１９ Ｃｕ配線
１２１ バリア絶縁膜
１２３ 層間絶縁膜
１２４ キャップ絶縁膜
１２６ フォトレジスト膜
１２７ａ、１２７ｂ、１２７ｃ 開口部
Ｑｎ ｎチャネル型ＭＩＳトランジスタ
Ｑｐ ｐチャネル型ＭＩＳトランジスタ
DESCRIPTION OF SYMBOLS 1 Substrate 1W Semiconductor wafer 2 Element isolation groove 3 Silicon oxide film 4 P-type well 5 N-type well 6 Gate insulating film 7 Gate electrode 8 Side wall spacer 9 Co silicide film 11 N-type semiconductor region (source, drain)
12 p-type semiconductor region (source, drain)
13 Silicon nitride film 14 Silicon oxide film 15 Contact hole 16 Plug 17 SiOC film 18 Cap insulating film 19 Cu wiring 20 Wiring groove 21 Silicon nitride film 23 Interlayer insulating film 24 Cap insulating film 25 Antireflection film 26 Photoresist film 27 Via hole 28 Filling Agent 30 Antireflection film 31 Photoresist film 32 Wiring groove 33 Cu wiring 34 Silicon carbonitride film 50 Plasma CVD manufacturing apparatus 51 Reaction chamber 52 Shower head 53 Stages 54 and 55 High frequency power supply 56 Pump 57 Heater 117 Interlayer insulating film 119 Cu wiring 121 Barrier insulating film 123 Interlayer insulating film 124 Cap insulating film 126 Photoresist films 127a, 127b, 127c Opening portion Qn n-channel type MIS transistor Qp p-channel type MIS transistor
Claims (13)
（ｂ）ＴＥＯＳに対する酸素の流量比を３以上、１０未満とし、前記ＴＥＯＳおよび前記酸素を含む混合ガスを前記反応室に供給する工程と、を有するプラズマＣＶＤ法によって、半導体基板の主面上にＴＥＯＳ膜を成膜する半導体装置の製造方法であって、
前記（ｂ）工程により成膜される前記ＴＥＯＳ膜の膜厚をｔ（ｔは自然数）ｎｍとした場合、前記（ｂ）工程における前記ＴＥＯＳ膜の成膜速度をｔ±ｔ／２（ｎｍ／ｍｉｎ）に制御することを特徴とする半導体装置の製造方法。 (A) supplying a high frequency power of 13.56 MHz and a high frequency power of 300 kHz or more and 500 kHz or less to an electrode disposed in the reaction chamber;
And (b) setting the flow rate ratio of oxygen to TEOS to 3 or more and less than 10, and supplying the TEOS and the mixed gas containing oxygen to the reaction chamber on the main surface of the semiconductor substrate by plasma CVD. A method of manufacturing a semiconductor device for forming a TEOS film,
When the film thickness of the TEOS film formed in the step (b) is t (t is a natural number) nm , the film formation rate of the TEOS film in the step (b) is t ± t / 2 (nm / min)). A method of manufacturing a semiconductor device, wherein
前記ＴＥＯＳ膜の成膜速度を５０ｎｍ／ｍｉｎ以上、１５０ｎｍ／ｍｉｎ以下に制御することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
A method for manufacturing a semiconductor device, wherein a deposition rate of the TEOS film is controlled to be 50 nm / min to 150 nm / min.
（ｂ）前記埋め込み金属配線上にバリア絶縁膜を形成する工程と、
（ｃ）前記バリア絶縁膜上に低誘電率材料からなる層間絶縁膜を形成する工程と、
（ｄ）ＴＥＯＳおよび酸素を含む混合ガスを用いたプラズマＣＶＤ法によって、前記層間絶縁膜上にＴＥＯＳ膜を形成する工程と、
（ｅ）前記ＴＥＯＳ膜上に所定のパターンを有するフォトレジスト膜を形成する工程と、
（ｆ）前記フォトレジスト膜をマスクとして前記ＴＥＯＳ膜および前記層間絶縁膜をエッチングし、前記バリア絶縁膜に達する開口部を形成する工程と、を有する半導体装置の製造方法であって、
前記工程（ｄ）は、
（ｄ１）第１周波数の高周波電力と前記第１周波数より低い第２周波数の高周波電力とを反応室に配置された電極に供給する工程と、
（ｄ２）前記混合ガスを前記反応室に供給する工程と、を有し、
前記（ｄ）工程により成膜される前記ＴＥＯＳ膜の膜厚をｔ（ｔは自然数）ｎｍとした場合、前記（ｄ）工程における前記ＴＥＯＳ膜の成膜速度をｔ±ｔ／２（ｎｍ／ｍｉｎ）に制御することを特徴とする半導体装置の製造方法。 (A) forming a buried metal wiring on the main surface of the semiconductor substrate;
(B) forming a barrier insulating film on the buried metal wiring;
(C) forming an interlayer insulating film made of a low dielectric constant material on the barrier insulating film;
(D) forming a TEOS film on the interlayer insulating film by a plasma CVD method using a mixed gas containing TEOS and oxygen;
(E) forming a photoresist film having a predetermined pattern on the TEOS film;
(F) etching the TEOS film and the interlayer insulating film using the photoresist film as a mask to form an opening reaching the barrier insulating film, and a method for manufacturing a semiconductor device,
The step (d)
(D1) supplying a high frequency power having a first frequency and a high frequency power having a second frequency lower than the first frequency to an electrode disposed in the reaction chamber;
(D2) supplying the mixed gas to the reaction chamber,
When the film thickness of the TEOS film formed in the step (d) is t (t is a natural number) nm , the film formation rate of the TEOS film in the step (d) is t ± t / 2 (nm / min)). A method of manufacturing a semiconductor device, wherein
前記ＴＥＯＳ膜の成膜速度を５０ｎｍ／ｍｉｎ以上、１５０ｎｍ／ｍｉｎ以下に制御することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
A method for manufacturing a semiconductor device, wherein a deposition rate of the TEOS film is controlled to be 50 nm / min to 150 nm / min.
前記酸素の流量を前記ＴＥＯＳの流量より多くすることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
A method for manufacturing a semiconductor device, wherein the flow rate of oxygen is made larger than the flow rate of TEOS.
前記ＴＥＯＳに対する前記酸素の流量比を３以上、１０未満とすることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
A method for manufacturing a semiconductor device, wherein a flow ratio of the oxygen to the TEOS is 3 or more and less than 10.
前記第１周波数を１３．５６ＭＨｚとし、前記第２周波数を３００ｋＨｚ以上、５００ｋＨｚ以下とすることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
A manufacturing method of a semiconductor device, wherein the first frequency is 13.56 MHz and the second frequency is 300 kHz or more and 500 kHz or less.
前記ＴＥＯＳ膜の波長６３２．８ｎｍにおける屈折率が、１．４７以上であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
A method for manufacturing a semiconductor device, wherein the TEOS film has a refractive index of 1.47 or more at a wavelength of 632.8 nm.
前記低誘電率材料が、誘電率が３．５未満の有機系の絶縁膜であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
The method of manufacturing a semiconductor device, wherein the low dielectric constant material is an organic insulating film having a dielectric constant of less than 3.5.
前記低誘電率材料が、ＳｉＯＣであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
The method of manufacturing a semiconductor device, wherein the low dielectric constant material is SiOC.
（ｂ）前記埋め込み金属配線上にＳｉＣＮからなるバリア絶縁膜を形成する工程と、
（ｃ）前記バリア絶縁膜上にＴＥＯＳおよび酸素を含む混合ガスを用いたプラズマＣＶＤ法によって、ＴＥＯＳ膜を形成する工程と、
（ｄ）前記ＴＥＯＳ膜上に低誘電率材料からなる層間絶縁膜を形成する工程と、
（ｅ）前記層間絶縁膜上に所定のパターンを有するフォトレジスト膜を形成する工程と、
（ｆ）前記フォトレジスト膜をマスクとして前記層間絶縁膜および前記ＴＥＯＳ膜をエッチングし、前記バリア絶縁膜に達する開口部を形成する工程と、を有する半導体装置の製造方法であって、
前記工程（ｃ）は、
（ｃ１）第１周波数の高周波電力と前記第１周波数より低い第２周波数の高周波電力とを反応室に配置された電極に供給する工程と、
（ｃ２）前記混合ガスを前記反応室に供給する工程と、を有し、
前記（ｃ）工程により成膜される前記ＴＥＯＳ膜の膜厚をｔ（ｔは自然数）ｎｍとした場合、前記（ｃ）工程における前記ＴＥＯＳ膜の成膜速度をｔ±ｔ／２（ｎｍ／ｍｉｎ）以下に制御することを特徴とする半導体装置の製造方法。 (A) forming a buried metal wiring on the main surface of the semiconductor substrate;
(B) forming a barrier insulating film made of SiCN on the embedded metal wiring;
(C) forming a TEOS film on the barrier insulating film by a plasma CVD method using a mixed gas containing TEOS and oxygen;
(D) forming an interlayer insulating film made of a low dielectric constant material on the TEOS film;
(E) forming a photoresist film having a predetermined pattern on the interlayer insulating film;
(F) etching the interlayer insulating film and the TEOS film using the photoresist film as a mask to form an opening reaching the barrier insulating film, and a method for manufacturing a semiconductor device,
The step (c)
(C1) supplying a high frequency power having a first frequency and a high frequency power having a second frequency lower than the first frequency to an electrode disposed in the reaction chamber;
(C2) supplying the mixed gas to the reaction chamber,
When the film thickness of the TEOS film formed in the step (c) is t (t is a natural number) nm , the film formation speed of the TEOS film in the step (c) is t ± t / 2 (nm / min) A method for manufacturing a semiconductor device, characterized in that the following control is performed.
前記ＴＥＯＳ膜の成膜速度を５０ｎｍ／ｍｉｎ以上、１５０ｎｍ／ｍｉｎ以下に制御することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 11.
A method for manufacturing a semiconductor device, wherein a deposition rate of the TEOS film is controlled to be 50 nm / min to 150 nm / min.
前記低誘電率材料が、ＳｉＯＣであることを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 11.
The method of manufacturing a semiconductor device, wherein the low dielectric constant material is SiOC.
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Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4978847B2 (en) * | 2007-06-01 | 2012-07-18 | Ｎｌｔテクノロジー株式会社 | Silicon oxide film, method for manufacturing the same, and semiconductor device having a gate insulating film using the same |
| JP5161506B2 (en) * | 2007-07-23 | 2013-03-13 | ルネサスエレクトロニクス株式会社 | Manufacturing method of semiconductor device |
| JP2011155077A (en) | 2010-01-26 | 2011-08-11 | Renesas Electronics Corp | Method of manufacturing semiconductor device |
| JP2013187414A (en) * | 2012-03-08 | 2013-09-19 | Asahi Kasei Electronics Co Ltd | Semiconductor device and method for manufacturing the same |
| WO2013134661A1 (en) * | 2012-03-09 | 2013-09-12 | Air Products And Chemicals, Inc. | Barrier materials for display devices |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001035845A (en) * | 1999-07-21 | 2001-02-09 | Nec Corp | Manufacturing method of semiconductor device and plasma insulating film forming device which is used for that |
| JP2001077104A (en) * | 1999-09-07 | 2001-03-23 | Miyazaki Oki Electric Co Ltd | Formation of layer insulation film of semiconductor device |
| JP2001345315A (en) * | 2000-06-02 | 2001-12-14 | Ulvac Japan Ltd | Method of manufacturing thin film |
| JP2002083798A (en) * | 2000-09-07 | 2002-03-22 | Hitachi Ltd | Surface-processing method |
| JP2003133287A (en) * | 2001-10-30 | 2003-05-09 | Matsushita Electric Ind Co Ltd | Dry-etching method |
| JP2003234346A (en) * | 2001-12-06 | 2003-08-22 | Canon Sales Co Inc | Method of manufacturing semiconductor device |
| JP2003347299A (en) * | 2002-05-24 | 2003-12-05 | Renesas Technology Corp | Method for manufacturing semiconductor integrated circuit device |
| JP2004063980A (en) * | 2002-07-31 | 2004-02-26 | Renesas Technology Corp | Semiconductor device manufacturing method, and semiconductor device |
| JP2004133184A (en) * | 2002-10-10 | 2004-04-30 | Hitachi Cable Ltd | Method for manufacturing optical waveguide and plasma enhanced cvd system |
| JP2005033027A (en) * | 2003-07-07 | 2005-02-03 | Ulvac Japan Ltd | Method of dry etching low-dielectric constant interlayer insulating film |
| JP2005079201A (en) * | 2003-08-28 | 2005-03-24 | Sanyo Electric Co Ltd | Semiconductor device and method for manufacturing the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06140386A (en) * | 1992-09-11 | 1994-05-20 | Oki Electric Ind Co Ltd | Structure of semiconductor device |
| EP0605980A3 (en) * | 1993-01-07 | 1995-08-02 | Ramtron Int Corp | Method for depositing silicon nitride and silicon oxynitride films. |
-
2005
- 2005-11-17 JP JP2005332347A patent/JP4684866B2/en not_active Expired - Fee Related
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001035845A (en) * | 1999-07-21 | 2001-02-09 | Nec Corp | Manufacturing method of semiconductor device and plasma insulating film forming device which is used for that |
| JP2001077104A (en) * | 1999-09-07 | 2001-03-23 | Miyazaki Oki Electric Co Ltd | Formation of layer insulation film of semiconductor device |
| JP2001345315A (en) * | 2000-06-02 | 2001-12-14 | Ulvac Japan Ltd | Method of manufacturing thin film |
| JP2002083798A (en) * | 2000-09-07 | 2002-03-22 | Hitachi Ltd | Surface-processing method |
| JP2003133287A (en) * | 2001-10-30 | 2003-05-09 | Matsushita Electric Ind Co Ltd | Dry-etching method |
| JP2003234346A (en) * | 2001-12-06 | 2003-08-22 | Canon Sales Co Inc | Method of manufacturing semiconductor device |
| JP2003347299A (en) * | 2002-05-24 | 2003-12-05 | Renesas Technology Corp | Method for manufacturing semiconductor integrated circuit device |
| JP2004063980A (en) * | 2002-07-31 | 2004-02-26 | Renesas Technology Corp | Semiconductor device manufacturing method, and semiconductor device |
| JP2004133184A (en) * | 2002-10-10 | 2004-04-30 | Hitachi Cable Ltd | Method for manufacturing optical waveguide and plasma enhanced cvd system |
| JP2005033027A (en) * | 2003-07-07 | 2005-02-03 | Ulvac Japan Ltd | Method of dry etching low-dielectric constant interlayer insulating film |
| JP2005079201A (en) * | 2003-08-28 | 2005-03-24 | Sanyo Electric Co Ltd | Semiconductor device and method for manufacturing the same |
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