JP4679433B2

JP4679433B2 - Oscillator circuit

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Publication number: JP4679433B2
Application number: JP2006131698A
Authority: JP
Inventors: 誠一小沢
Original assignee: THine Electronics Inc
Current assignee: THine Electronics Inc
Priority date: 2006-05-10
Filing date: 2006-05-10
Publication date: 2011-04-27
Anticipated expiration: 2026-05-10
Also published as: WO2007129709A1; JP2007306231A

Description

本発明は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む複数個のインバータがリング状に接続されてなる発振回路に関するものである。 The present invention relates to an oscillation circuit in which a plurality of inverters including a PMOS transistor and an NMOS transistor are connected in a ring shape.

多相クロックを発生することができる回路として、複数個のインバータがリング状に接続された構成を有する発振回路が知られている（特許文献１を参照）。図１１は、従来の発振回路９の回路図である。この図に示される発振回路９は、５個のインバータＩ_０〜Ｉ_４を備えている。各インバータＩ_ｍは、ＰＭＯＳトランジスタＰ_ｍのドレイン端子とＮＭＯＳトランジスタＮ_ｍのドレイン端子とが互いに接続された構成となっていて、当該接続点が出力端となっている。ここで、ｍは０以上４以下の各整数である。 As a circuit capable of generating a multiphase clock, an oscillation circuit having a configuration in which a plurality of inverters are connected in a ring shape is known (see Patent Document 1). FIG. 11 is a circuit diagram of a conventional oscillation circuit 9. The oscillation circuit 9 shown in this figure includes five inverters I _{0 to} I ₄ . Each inverter I _m is not a structure in which the drain terminals of the NMOS transistor N _m of the PMOS transistor P _m are connected to each other, the connection point is an output terminal. Here, m is an integer of 0 or more and 4 or less.

インバータＩ_０の出力端は、インバータＩ_１のＰＭＯＳトランジスタＰ_１およびＮＭＯＳトランジスタＮ_１それぞれのゲート端子に接続されている。インバータＩ_１の出力端は、インバータＩ_２のＰＭＯＳトランジスタＰ_２およびＮＭＯＳトランジスタＮ_２それぞれのゲート端子に接続されている。インバータＩ_２の出力端は、インバータＩ_３のＰＭＯＳトランジスタＰ_３およびＮＭＯＳトランジスタＮ_３それぞれのゲート端子に接続されている。インバータＩ_３の出力端は、インバータＩ_４のＰＭＯＳトランジスタＰ_４およびＮＭＯＳトランジスタＮ_４それぞれのゲート端子に接続されている。また、インバータＩ_５の出力端は、インバータＩ_０のＰＭＯＳトランジスタＰ_０およびＮＭＯＳトランジスタＮ_０それぞれのゲート端子に接続されている。このように、５個のインバータＩ_０〜Ｉ_４はリング状に接続されている。 The output terminal of the inverter I ₀ is connected to the gate terminals of the PMOS transistor P ₁ and the NMOS transistor N ₁ of the inverter I ₁ . The output terminal of the inverter _{I 1} is connected to the PMOS transistor _{P 2} and NMOS transistor _{N 2} respective gate terminals the inverter _{I 2.} The output terminal of the inverter _{I 2} is connected to the PMOS transistor _{P 3} and the gate terminals NMOS transistor _{N 3} of the inverter _{I 3.} The output terminal of the inverter _{I 3} is connected to the PMOS transistor _{P 4} and the gate terminals NMOS transistor _{N 4} of the inverter _{I 4.} The output terminal of the inverter _{I 5} is connected to the PMOS transistors _{P 0} and NMOS transistors _{N 0} the gate terminals of the inverter _{I 0.} Thus, the five inverters I _{0 to} I ₄ are connected in a ring shape.

そして、各インバータＩ_ｍにおいて、ＰＭＯＳトランジスタＰ_ｍのソース端子には高電位の基準電圧が印加されるとともに、ＮＭＯＳトランジスタＮ_ｍのソース端子には低電位の基準電圧が印加されて、これにより、ＰＭＯＳトランジスタＰ_ｍおよびＮＭＯＳトランジスタＮ_ｍそれぞれのゲート端子に入力された論理信号の論理レベルが反転されて、その反転された論理信号が出力端から出力される。その結果、５個のインバータＩ_０〜Ｉ_４がリング状に接続されて構成された発振回路９は、図１２に示される波形図のように、各インバータＩ_ｍの出力端から出力される論理信号の論理レベルが周期的に反転を繰り返して、或る発振周波数で発振する。図１２は、発振回路９の発振動作を説明する波形図である。この図は、シミュレーション結果を示しており、各インバータＩ_ｍの出力端の電圧レベルＶ_ｍの時間的変化の様子を示している。 In each inverter I _m, with a reference voltage of a high potential is applied to the source terminal of the PMOS transistor P _m, to the source terminal of the NMOS transistor N _m and reference voltage of the low potential is applied, thereby, PMOS transistors P _m and the logic level of the NMOS transistor N _m logic signals input to the gate terminal is inverted, the inverted logic signal is output from the output terminal. As a result, the oscillation circuit 9 which five inverters I ₀ ~I ₄ is configured by connecting in a ring, as the waveform diagram shown in FIG. 12, the logic output from the output terminal of each inverter I _m The logic level of the signal periodically inverts and oscillates at a certain oscillation frequency. FIG. 12 is a waveform diagram for explaining the oscillation operation of the oscillation circuit 9. This figure shows the simulation result shows how the temporal change in the voltage level V _m of the output terminal of the inverter I _m.

図１３は、発振回路９を含むシリアル-パラレル変換回路８の回路図である。この図に示されるシリアル-パラレル変換回路８は、発振回路９に加えて、５個のフリップフロップＦＦ_０〜ＦＦ_４を備えている。フリップフロップＦＦ_０は、発振回路９のインバータＩ_０の出力端から出力される電圧レベルＶ_０を、クロック信号ＣＫ_０としてクロック入力端子に入力する。フリップフロップＦＦ_１は、発振回路９のインバータＩ_２の出力端から出力される電圧レベルＶ_０を、クロック信号ＣＫ_１としてクロック入力端子に入力する。フリップフロップＦＦ_２は、発振回路９のインバータＩ_４の出力端から出力される電圧レベルＶ_０を、クロック信号ＣＫ_２としてクロック入力端子に入力する。フリップフロップＦＦ_３は、発振回路９のインバータＩ_１の出力端から出力される電圧レベルＶ_０を、クロック信号ＣＫ_３としてクロック入力端子に入力する。また、フリップフロップＦＦ_４は、発振回路９のインバータＩ_３の出力端から出力される電圧レベルＶ_０を、クロック信号ＣＫ_４としてクロック入力端子に入力する。 FIG. 13 is a circuit diagram of the serial-parallel conversion circuit 8 including the oscillation circuit 9. The serial-parallel conversion circuit 8 shown in this figure includes five flip-flops FF _{0 to} FF ₄ in addition to the oscillation circuit 9. The flip-flop FF ₀ inputs the voltage level V ₀ output from the output terminal of the inverter I ₀ of the oscillation circuit 9 to the clock input terminal as the clock signal CK ₀ . The flip-flop FF ₁ inputs the voltage level V ₀ output from the output terminal of the inverter I ₂ of the oscillation circuit 9 to the clock input terminal as the clock signal CK ₁ . Flip-flop FF ₂ is input to the voltage level V ₀ which is output from the output terminal of the inverter I ₄ of the oscillation circuit 9, to the clock input terminal as a clock signal CK _2. The flip-flop FF ₃ inputs the voltage level V ₀ output from the output terminal of the inverter I ₁ of the oscillation circuit 9 to the clock input terminal as the clock signal CK ₃ . In addition, the flip-flop FF ₄ inputs the voltage level V ₀ output from the output terminal of the inverter I ₃ of the oscillation circuit 9 to the clock input terminal as the clock signal CK ₄ .

そして、各フリップフロップＦＦ_ｍは、変換対象であるシリアルデータをＤ入力端子に入力し、クロック入力端子に入力するクロック信号ＣＫ_ｍの立上がり時刻にＤ入力端子に入力されていたデータのレベルを保持し、その保持したデータＤ_ｍをＱ出力端子から出力する。 Each flip-flop FF _m inputs serial data to be converted to the D input terminal, and holds the level of the data input to the D input terminal at the rising time of the clock signal CK _m input to the clock input terminal. The held data _Dm is output from the Q output terminal.

図１４は、発振回路９を含むシリアル-パラレル変換回路８の入出力動作の説明図である。この図は、上から順に、変換対象であるシリアルデータ、各フリップフロップＦＦ_ｍのクロック入力端子に入力されるクロック信号ＣＫ_ｍ、および、各フリップフロップＦＦ_ｍのＱ出力端子から出力されるデータＤ_ｍ、それぞれを示している。このように、複数個のインバータがリング状に接続された構成を有する発振回路は、多相クロックを発生することができる回路として、シリアル-パラレル変換回路等において用いられる。
特開昭６１−２１９２１３号公報 FIG. 14 is an explanatory diagram of the input / output operation of the serial-parallel conversion circuit 8 including the oscillation circuit 9. This figure, in order from the top, the serial data is converted, a clock signal CK m input to the clock input terminal of each flip-flop FF _{_m,} and the data D output from the Q output terminal of each flip-flop FF _m _m , respectively. Thus, an oscillation circuit having a configuration in which a plurality of inverters are connected in a ring shape is used in a serial-parallel conversion circuit or the like as a circuit capable of generating a multiphase clock.
Japanese Patent Laid-Open No. 61-219213

ところで、図１３中および図１４中に示したように、シリアル-パラレル変換回路における変換動作を高速化するには、シリアル-パラレル変換回路に供給される多相クロックの間隔（２×Ｔdelay）を小さくすることが重要であり、ひいては、発振回路の各インバータＩ_ｍにおける遅延時間Ｔdelayを小さくし、発振回路の発振周波数を高くすることが重要である。 By the way, as shown in FIG. 13 and FIG. 14, in order to speed up the conversion operation in the serial-parallel conversion circuit, the interval (2 × Tdelay) of the multiphase clocks supplied to the serial-parallel conversion circuit is set. it is important to reduce, in turn, reduce the delay time Tdelay in each inverter I _m of the oscillation circuit, it is important to increase the oscillation frequency of the oscillation circuit.

しかしながら、一般的に、ＮＭＯＳトランジスタと比較して、ＰＭＯＳトランジスタは、駆動能力が低く、動作速度が遅い。すなわち、図１２中に示したように、例えば、インバータＩ_１の出力端の電圧レベルＶ_１（すなわち、インバータＩ_２に入力される電圧レベル）がハイレベルからローレベルに転じる時刻Ｔ１に対して、インバータＩ_２の出力端の電圧レベルＶ_２がローレベルからハイレベルに転じる時刻は、時間Ｔdlだけ遅れる。この時間Ｔdlの遅れは、時刻Ｔ１において、インバータＩ_２のＮＭＯＳトランジスタＮ_２が弱いオン状態にあり、ＰＭＯＳトランジスタＰ_２の駆動能力がまだ弱いことに因る。それ故、上記の従来の発振回路９は、ＰＭＯＳトランジスタにより律速されて、発振周波数を高くすることができない。 However, in general, compared with an NMOS transistor, a PMOS transistor has a low driving capability and a low operating speed. That is, as shown in FIG. 12, for example, the voltage level V ₁ of the output terminal of the inverter I ₁ _(i.e., the voltage level input to the inverter I ₂₎ relative to the time T1 when switches from high level to low level , the time the voltage level V ₂ of the output terminal of the inverter I ₂ turns from a low level to a high level is delayed by the time Tdl. This time delay Tdl at time T1, is in the NMOS transistor _{N 2} is weak on-state of the inverter _{I 2,} due to the still weak drive capability PMOS transistor _{P 2.} Therefore, the conventional oscillation circuit 9 is limited by the PMOS transistor, and the oscillation frequency cannot be increased.

本発明は、上記問題点を解消する為になされたものであり、発振周波数を高くすることができる発振回路を提供することを目的とする。 The present invention has been made to solve the above problems, and an object of the present invention is to provide an oscillation circuit capable of increasing the oscillation frequency.

第１の発明に係る発振回路は、各々のドレイン端子が互いに接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み当該接続点を出力端とする２Ｍ個のインバータＩ_Ａ,０〜Ｉ_{Ａ,Ｍ−１}，Ｉ_Ｂ,０〜Ｉ_{Ｂ,Ｍ−１}を備え、インバータＩ_Ａ,ｍの出力端が、インバータＩ_Ａ,ｍ１のＮＭＯＳトランジスタのゲート端子に接続されるとともに、インバータＩ_Ｂ,ｍ２のＰＭＯＳトランジスタのゲート端子に接続されており、インバータＩ_Ｂ,ｍの出力端が、インバータＩ_Ｂ,ｍ１のＮＭＯＳトランジスタのゲート端子に接続されるとともに、インバータＩ_Ａ,ｍ２のＰＭＯＳトランジスタのゲート端子に接続されていることを特徴とする。ただし、Ｍは３以上の奇数であり、ｍは０以上(Ｍ−１)以下の各整数であり、ｍ１は(ｍ＋１)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数であり、ｍ２は(ｍ＋ｍ_even)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数であり、ｍ_evenは２以上(Ｍ−１)以下の偶数である。 The oscillation circuit according to the first invention includes a PMOS transistor and an NMOS transistor each having a drain terminal connected to each other, and includes 2M inverters IA _{, 0 to} IA _{, M-1} , I _{B, 0 to} I _{B, M−1} _, the output terminal of the inverter IA _{, m} is connected to the gate terminal of the NMOS transistor of the inverter IA _{, m1} _{, and} the PMOS transistor of the inverter _{IB, m2} is connected to the gate terminal, an inverter I _B, the output terminal of the _m, is connected to the gate terminal of the NMOS transistor of the inverter I _{B, m1,} is connected to the gate terminal of the PMOS transistor of the inverter I _{a, m @ 2} It is characterized by being. However, M is an odd number of 3 or more, m is an integer of 0 or more and (M−1) or less, m1 is a remainder when (m + 1) is divided by M, and is 0 or more (M−1). M2 is a remainder when (m + m _even ) is divided by M, and is an integer of 0 or more (M−1), and m _even is an _{even number} of 2 or more (M−1) or less. is there.

この第１の発明に係る発振回路においては、Ｍ個のインバータＩ_Ａ,０〜Ｉ_{Ａ,Ｍ−１}は、各インバータの出力端とＮＭＯＳトランジスタのゲート端子との接続に関してはリング状に接続されている。また、Ｍ個のインバータＩ_Ｂ,０〜Ｉ_{Ｂ,Ｍ−１}も、各インバータの出力端とＮＭＯＳトランジスタのゲート端子との接続に関してはリング状に接続されている。しかし、各インバータＩ_Ａ,ｍの出力端は、インバータＩ_Ｂ,ｍ２のＰＭＯＳトランジスタのゲート端子に接続されており、各インバータＩ_Ｂ,ｍの出力端は、インバータＩ_Ａ,ｍ２のＰＭＯＳトランジスタのゲート端子に接続されている。このように構成されることで、各インバータＩ_Ｂ,ｍの出力端電圧の遷移のタイミングを早めることができるので、この発振回路は発振周波数を高くすることができる。 In the oscillation circuit according to the first aspect of the invention, the M inverters IA _{, 0 to} IA _{, M-1} are connected in a ring shape with respect to the connection between the output terminal of each inverter and the gate terminal of the NMOS transistor. ing. The M inverters IB _{, 0 to} IB _{, M-1} are also connected in a ring with respect to the connection between the output terminal of each inverter and the gate terminal of the NMOS transistor. However, each of the inverters I _A, the output terminal of the _m is connected to the gate terminal of the PMOS transistor of the inverter I _{B, m @ 2,} each of the inverters I _B, the output terminal of the _m is, the PMOS transistor of the inverter I _{A, m @ 2} Connected to the gate terminal. With this configuration, the transition timing of the output terminal voltage of each inverter IB _{, m} can be advanced, so that this oscillation circuit can increase the oscillation frequency.

第２の発明に係る発振回路は、各々のドレイン端子が互いに接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み当該接続点を出力端とするＭ個のインバータＩ_０〜Ｉ_Ｍ−１を備え、インバータＩ_ｍの出力端が、インバータＩ_ｍ１のＮＭＯＳトランジスタのゲート端子に接続されるとともに、インバータＩ_ｍ３のＰＭＯＳトランジスタのゲート端子に接続されていることを特徴とする。ただし、Ｍは５以上の奇数であり、ｍは０以上(Ｍ−１)以下の各整数であり、ｍ１は(ｍ＋１)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数であり、ｍ３は(ｍ＋ｍ_odd)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数であり、ｍ_oddは３以上(Ｍ−２)以下の奇数である。 An oscillation circuit according to a second aspect of the present invention includes M inverters I _{0 to} I _M−1 including a PMOS transistor and an NMOS transistor each having a drain terminal connected to each other and having the connection point as an output terminal. The output terminal of _m is connected to the gate terminal of the NMOS transistor of the inverter I _m1 and to the gate terminal of the PMOS transistor of the inverter I _m3 . However, M is an odd number of 5 or more, m is an integer of 0 or more and (M−1) or less, m1 is a remainder when (m + 1) is divided by M, and is 0 or more (M−1). M3 is a remainder when (m + m _odd ) is divided by M, and is an integer of 0 to (M−1), and m _odd is an odd number of 3 to (M−2). is there.

この第２の発明に係る発振回路においては、Ｍ個のインバータＩ_０〜Ｉ_Ｍ−１は、各インバータの出力端とＮＭＯＳトランジスタのゲート端子との接続に関してはリング状に接続されている。しかし、各インバータＩ_ｍの出力端は、インバータＩ_ｍ３のＰＭＯＳトランジスタのゲート端子に接続されている。このように構成されることで、各インバータＩ_ｍの出力端電圧の遷移のタイミングを早めることができるので、この発振回路は発振周波数を高くすることができる。 In the oscillation circuit according to the second aspect of the invention, the M inverters I _{0 to} I _M-1 are connected in a ring shape with respect to the connection between the output terminal of each inverter and the gate terminal of the NMOS transistor. However, the output terminal of the inverter _{I m} is connected to the gate terminal of the PMOS transistor of the inverter _{I m3.} By such a configuration, it is possible to advance the timing of the transition of the output voltage of each inverter I _m, the oscillation circuit can increase the oscillation frequency.

本発明によれば、発振周波数を高くすることができる発振回路を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the oscillation circuit which can make an oscillation frequency high can be provided.

以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。 The best mode for carrying out the present invention will be described below in detail with reference to the accompanying drawings. In the description of the drawings, the same elements are denoted by the same reference numerals, and redundant description is omitted.

（第１実施形態）
先ず、本発明に係る発振回路の第１実施形態について説明する。図１は、第１実施形態に係る発振回路１の回路図である。この図に示される発振回路１は、共通の構成を有する１０個のインバータＩ_Ａ,０〜Ｉ_Ａ,４，Ｉ_Ｂ,０〜Ｉ_Ｂ,４を備える。 (First embodiment)
First, a first embodiment of an oscillation circuit according to the present invention will be described. FIG. 1 is a circuit diagram of an oscillation circuit 1 according to the first embodiment. The oscillation circuit 1 shown in this figure includes ten inverters I _{A, 0 to} I _{A, 4} , I _{B, 0 to} I _{B, 4} having a common configuration.

各インバータＩ_Ａ,ｍは、ＰＭＯＳトランジスタＰ_Ａ,ｍおよびＮＭＯＳトランジスタＮ_Ａ,ｍを含み、これらＰＭＯＳトランジスタＰ_Ａ,ｍおよびＮＭＯＳトランジスタＮ_Ａ,ｍそれぞれのドレイン端子が互いに接続されていて、当該接続点が出力端となっている。同様に、各インバータＩ_Ｂ,ｍは、ＰＭＯＳトランジスタＰ_Ｂ,ｍおよびＮＭＯＳトランジスタＮ_Ｂ,ｍを含み、これらＰＭＯＳトランジスタＰ_Ｂ,ｍおよびＮＭＯＳトランジスタＮ_Ｂ,ｍそれぞれのドレイン端子が互いに接続されていて、当該接続点が出力端となっている。ここで、ｍは０以上４以下の各整数である。 Each inverter I _{A, m} includes PMOS transistors P _{A, m} and NMOS transistors N _A, the _m, with the PMOS transistors P _{A, m} and NMOS transistors N _{A, m} respective drain terminals are connected to each other, the The connection point is the output end. Similarly, each of the inverters I _{B, m} is, PMOS transistors P _{B, m} and NMOS transistors N _B, wherein the _m, the PMOS transistors P _{B, m} and NMOS transistors N _{B, m} is the respective drain terminals are connected to each other The connection point is the output end. Here, m is an integer of 0 or more and 4 or less.

各インバータＩ_Ａ,ｍの出力端は、インバータＩ_Ａ,ｍ１のＮＭＯＳトランジスタＮ_Ａ,ｍ１のゲート端子に接続されるとともに、インバータＩ_Ｂ,ｍ２のＰＭＯＳトランジスタＰ_Ｂ,ｍ２のゲート端子に接続されている。同様に、各インバータＩ_Ｂ,ｍの出力端は、インバータＩ_Ｂ,ｍ１のＮＭＯＳトランジスタＮ_Ｂ,ｍ１のゲート端子に接続されるとともに、インバータＩ_Ａ,ｍ２のＰＭＯＳトランジスタＰ_Ａ,ｍ２のゲート端子に接続されている。ここで、ｍ１は、(ｍ＋１)を５で除算したときの剰余であって、０以上４以下の整数である。また、ｍ２は、(ｍ＋２)を５で除算したときの剰余であって、０以上４以下の整数である。 The output terminal of each inverter IA _{, m} is connected to the gate terminal of the NMOS transistor _{NA, m1} of the inverter IA _{, m1} , and to the gate terminal of the PMOS transistor _{PB, m2} of the inverter _IB _{, m2.} ing. Similarly, each of the inverters I _B, the output terminal of the _m is, the inverter I _{B, m1} of NMOS transistors N _{B, m1} is connected to the gate terminal of the gate terminal of the inverter I _{A, m @ 2} of PMOS transistor P _{A, m @ 2} It is connected to the. Here, m1 is a remainder when (m + 1) is divided by 5, and is an integer from 0 to 4. M2 is a remainder when (m + 2) is divided by 5, and is an integer of 0 or more and 4 or less.

すなわち、インバータＩ_Ａ,０の出力端は、インバータＩ_Ａ,１のＮＭＯＳトランジスタＮ_Ａ,１のゲート端子に接続されるとともに、インバータＩ_Ｂ,２のＰＭＯＳトランジスタＰ_Ｂ,２のゲート端子に接続されている。インバータＩ_Ａ,１の出力端は、インバータＩ_Ａ,２のＮＭＯＳトランジスタＮ_Ａ,２のゲート端子に接続されるとともに、インバータＩ_Ｂ,３のＰＭＯＳトランジスタＰ_Ｂ,３のゲート端子に接続されている。インバータＩ_Ａ,２の出力端は、インバータＩ_Ａ,３のＮＭＯＳトランジスタＮ_Ａ,３のゲート端子に接続されるとともに、インバータＩ_Ｂ,４のＰＭＯＳトランジスタＰ_Ｂ,４のゲート端子に接続されている。インバータＩ_Ａ,３の出力端は、インバータＩ_Ａ,４のＮＭＯＳトランジスタＮ_Ａ,４のゲート端子に接続されるとともに、インバータＩ_Ｂ,０のＰＭＯＳトランジスタＰ_Ｂ,０のゲート端子に接続されている。インバータＩ_Ａ,４の出力端は、インバータＩ_Ａ,０のＮＭＯＳトランジスタＮ_Ａ,０のゲート端子に接続されるとともに、インバータＩ_Ｂ,１のＰＭＯＳトランジスタＰ_Ｂ,１のゲート端子に接続されている。 That is, the output terminal of the inverter IA _{, 0} is connected to the gate terminal of the NMOS transistor NA _{, 1} of the inverter IA _{, 1 and to} the gate terminal of the PMOS transistor PB _{, 2} of the inverter IB _{, 2.} Has been. The output terminal of the inverter I _{A, 1} is connected to the gate terminal of the NMOS transistor N _{A, 2} of the inverter I _{A, 2} and to the gate terminal of the PMOS transistor P _{B, 3} of the inverter I _{B, 3.} Yes. The output terminal of the inverter I _{A, 2} is connected to the gate terminal of the inverter I _{A, 3} of the NMOS transistor N _{A, 3,} is connected to the gate terminal of the inverter I _{B, 4} of the PMOS transistor P _{B, 4} Yes. The output terminal of the inverter I _{A, 3} is connected to the gate terminal of the inverter I _{A, 4} of the NMOS transistor N _{A, 4,} is connected to the gate terminal of the inverter I _B, PMOS transistor P _{B, 0} ₀ Yes. The output terminal of the inverter I _{A, 4} is connected to the gate terminal of the NMOS transistor N _{A, 0} of the inverter I _{A, 0} and to the gate terminal of the PMOS transistor P _{B, 1} of the inverter IB _{, 1.} Yes.

同様に、インバータＩ_Ｂ,０の出力端は、インバータＩ_Ｂ,１のＮＭＯＳトランジスタＮ_Ｂ,１のゲート端子に接続されるとともに、インバータＩ_Ａ,２のＰＭＯＳトランジスタＰ_Ａ,２のゲート端子に接続されている。インバータＩ_Ｂ,１の出力端は、インバータＩ_Ｂ,２のＮＭＯＳトランジスタＮ_Ｂ,２のゲート端子に接続されるとともに、インバータＩ_Ａ,３のＰＭＯＳトランジスタＰ_Ａ,３のゲート端子に接続されている。インバータＩ_Ｂ,２の出力端は、インバータＩ_Ｂ,３のＮＭＯＳトランジスタＮ_Ｂ,３のゲート端子に接続されるとともに、インバータＩ_Ａ,４のＰＭＯＳトランジスタＰ_Ａ,４のゲート端子に接続されている。インバータＩ_Ｂ,３の出力端は、インバータＩ_Ｂ,４のＮＭＯＳトランジスタＮ_Ｂ,４のゲート端子に接続されるとともに、インバータＩ_Ａ,０のＰＭＯＳトランジスタＰ_Ａ,０のゲート端子に接続されている。インバータＩ_Ｂ,４の出力端は、インバータＩ_Ｂ,０のＮＭＯＳトランジスタＮ_Ｂ,０のゲート端子に接続されるとともに、インバータＩ_Ａ,１のＰＭＯＳトランジスタＰ_Ａ,１のゲート端子に接続されている。 Similarly, the output terminal of the inverter I _{B, 0} is connected to the gate terminal of the inverter I _{B, 1} of the NMOS transistor N _{B, 1,} to the inverter I _{A, 2} of PMOS transistor P _{A, 2} gate terminal It is connected. The output terminal of the inverter I _{B, 1} is connected to the inverter I _{B, 2} of the NMOS transistor N _{B, 2} of the gate terminal, connected to the gate terminal of the inverter I _{A, 3} of PMOS transistor P _{A, 3} Yes. The output terminal of the inverter I _{B, 2} is connected to the gate terminal of the inverter I _{B, 3} of the NMOS transistor N _{B, 3,} is connected to the gate terminal of the inverter I _{A, 4} of the PMOS transistor P _{A, 4} Yes. The output terminal of the inverter I _{B, 3} is connected to the gate terminal of the inverter I _{B, 4} of the NMOS transistor N _{B, 4,} is connected to the gate terminal of the inverter I _A, PMOS transistor P _{A, 0} ₀ Yes. The output terminal of the inverter I _{B, 4} is connected to the gate terminal of the inverter I _B, NMOS transistors N _{B, 0} _0, is connected to the gate terminal of the inverter I _{A, 1} of the PMOS transistor P _{A, 1} Yes.

各インバータＩ_Ａ,ｍのＰＭＯＳトランジスタＰ_Ａ,ｍおよび各インバータＩ_Ｂ,ｍのＰＭＯＳトランジスタＰ_Ｂ,ｍそれぞれのソース端子には、高電位の基準電圧が印加される。また、各インバータＩ_Ａ,ｍのＮＭＯＳトランジスタＮ_Ａ,ｍおよび各インバータＩ_Ｂ,ｍのＮＭＯＳトランジスタＮ_Ｂ,ｍそれぞれのソース端子には、低電位の基準電圧が印加される。これにより、発振回路１は発振動作する。 _A high potential reference voltage is applied to the source terminals of the PMOS transistors P _{A, m} of each inverter I _{A, m} and the PMOS transistors P _{B, m of} each inverter I _{B, m} . Moreover, each inverter I _A, NMOS transistors N _A of _{_m, m} and each inverter I _B, NMOS transistors N _B of _{_m, m} in each of the source terminal, the reference voltage of the low potential is applied. As a result, the oscillation circuit 1 oscillates.

図２は、第１実施形態に係る発振回路１の発振動作を説明する波形図である。この図は、シミュレーション結果を示しており、上から順に、インバータＩ_Ａ,０，Ｉ_Ｂ,０の出力端の電圧レベルＶ_Ａ,０，Ｖ_Ｂ,０、インバータＩ_Ａ,１の出力端の電圧レベルＶ_Ａ,１、インバータＩ_Ａ,２の出力端の電圧レベルＶ_Ａ,２、インバータＩ_Ａ,３の出力端の電圧レベルＶ_Ａ,３、インバータＩ_Ａ,４の出力端の電圧レベルＶ_Ａ,４、それぞれの時間的変化の様子を示している。なお、インバータＩ_Ａ,ｍの出力端の電圧レベルＶ_Ａ,ｍと、インバータＩ_Ｂ,ｍの出力端の電圧レベルＶ_Ｂ,ｍとは、ちょうど半周期だけ互いにシフトして時間的に変化する。 FIG. 2 is a waveform diagram for explaining the oscillation operation of the oscillation circuit 1 according to the first embodiment. This figure shows the simulation results. From the top, the voltage levels V _{A, 0} , V _{B, 0} of the output terminals of the inverters I _{A, 0} , I _{B, 0 and} the output terminals of the inverter I _{A, 1} are sequentially shown from the top. Voltage level V _{A, 1} , voltage level V _A, _{2 at} the output end of inverter IA _{, 2} , voltage level V _{A, 3 at} the output end of inverter IA _{, 3} , voltage level at output end of inverter IA _{, 4} V _{A, 4} shows how each time changes. The inverter I _A, the voltage level of the output terminal of the _m V _A, and _m, an inverter I _B, the voltage level of the output terminal of the _m V _B, and _m, varies exactly by the half-period shifted in time with each other .

この図２を用いて、第１実施形態に係る発振回路１の発振動作について、インバータＩ_Ａ,２の動作を中心にして説明すると、以下のとおりである。インバータＩ_Ａ,２のＰＭＯＳトランジスタＰ_Ａ,２のゲート端子には、インバータＩ_Ｂ,０の出力端の電圧レベルＶ_Ｂ,０が入力される。インバータＩ_Ａ,２のＮＭＯＳトランジスタＮ_Ａ,２のゲート端子には、インバータＩ_Ａ,１の出力端の電圧レベルＶ_Ａ,１が入力される。 The oscillation operation of the oscillation circuit 1 according to the first embodiment will be described with reference to FIG. 2 with the operation of the inverters IA _{, 2} as the center. The inverter I _{A, 2} of PMOS transistor P _{A, 2} gate terminal, the voltage level V _{B, 0} at the output terminal of the inverter I _{B, 0} is input. The inverter I _{A, 2} of the NMOS transistor N _{A, 2} gate terminal, an inverter I _A, the voltage level of the _first output terminal V _{A, 1} is input.

図２中において、インバータＩ_Ａ,０の出力端の電圧レベルＶ_Ａ,０は、時刻Ｔ１aにローレベルからハイレベルに転じ、時刻Ｔ２aにハイレベルからローレベルに転じる。インバータＩ_Ｂ,０の出力端の電圧レベルＶ_Ｂ,０は、時刻Ｔ１aにハイレベルからローレベルに転じ、時刻Ｔ２aにローレベルからハイレベルに転じる。インバータＩ_Ａ,１の出力端の電圧レベルＶ_Ａ,１は、時刻Ｔ１にハイレベルからローレベルに転じ、時刻Ｔ２にローレベルからハイレベルに転じる。なお、レベルが閾値を越える時を、レベルが転じる時とする。また、時刻Ｔ１a，Ｔ１，Ｔ２a，Ｔ２は、「Ｔ１a＜Ｔ１＜Ｔ２a＜Ｔ２」なる関係があり、発振の１周期内に含まれる。 In FIG. 2, the voltage level V _{A, 0} at the output terminal of the inverter I _{A, 0} changes from the low level to the high level at time T1a, and changes from the high level to the low level at time T2a. Voltage level V _{B, 0} at the output terminal of the inverter I _{B, 0} is time T1a turned from the high level to the low level, changes from low level to high level at time T2a. The voltage level V _{A, 1} at the output terminal of the inverter IA _{, 1} changes from high level to low level at time T1, and changes from low level to high level at time T2. The time when the level exceeds the threshold is the time when the level changes. Further, the times T1a, T1, T2a, and T2 have a relationship of “T1a <T1 <T2a <T2” and are included in one cycle of oscillation.

時刻Ｔ１aから時刻Ｔ１までの期間は、インバータＩ_Ａ,２のＰＭＯＳトランジスタＰ_Ａ,２およびＮＭＯＳトランジスタＮ_Ａ,２の双方がオン状態となっているので、インバータＩ_Ａ,２の出力欄の電圧レベルＶ_Ａ,２は、ゆっくりと高くなっていく。時刻Ｔ１において、ＮＭＯＳトランジスタＮ_Ａ,２は弱いオン状態にあるが、ＰＭＯＳトランジスタＰ_Ａ,２は完全にオン状態になっていることから、インバータＩ_Ａ,２の出力欄の電圧レベルＶ_Ａ,２は急速に高くなっていく。時刻Ｔ２aにおいて、ＰＭＯＳトランジスタＰ_Ａ,２およびＮＭＯＳトランジスタＮ_Ａ,２の双方がオフ状態となっているので、インバータＩ_Ａ,２の出力欄の電圧レベルＶ_Ａ,２の上昇は止まる。そして、時刻Ｔ２においては、ＮＭＯＳトランジスタＮ_Ａ,２がオン状態となっているので、インバータＩ_Ａ,２の出力欄の電圧レベルＶ_Ａ,２は急速に低くなっていく。 During the period from the time T1a to the time T1 _{, since both} the PMOS transistor P _{A, 2} and the NMOS transistor N _{A, 2} of the inverter IA _{, 2} are in the on state, the voltage in the output column of the inverter IA _{, 2} Level V _{A, 2} increases slowly. At time T1, the NMOS transistor N _{A, 2} is weakly turned on, but the PMOS transistor P _{A, 2} is completely turned on, so that the voltage level V _A, _{2 in} the output column of the inverter I _{A, 2} is ₂ gets higher rapidly. At time T2a, since both the PMOS transistor P _{A, 2} and the NMOS transistor N _{A, 2} are in the off state, the voltage level V _{A, 2} in the output column of the inverter I _{A, 2} stops increasing. At time T2, since the NMOS transistor N _{A, 2} is in the on state, the voltage level V _{A, 2 in} the output column of the inverter I _{A, 2} rapidly decreases.

インバータＩ_Ａ,１の出力端の電圧レベルＶ_Ａ,１が閾値を越える時刻Ｔ１に対して、インバータＩ_Ａ,２の出力端の電圧レベルＶ_Ａ,２が閾値を越える時刻Ｔ２は、時間Ｔdlだけ遅れる。しかし、図１２に示された従来の発振回路９の発振動作と比較すると、本実施形態に係る発振回路１において、各インバータの遅延時間を律速していたＰＭＯＳトランジスタは、インバータの遅延時間分早いタイミングの信号をゲート端子に受けて動作するため、ハイレベルからローレベル及びローレベルからハイレベルに転じるタイミングが早くなる。したがって、各インバータＩ_Ｂ,ｍの出力端電圧の遷移のタイミングが早まり、上記の時間Ｔdlが短いので、本実施形態に係る発振回路１の発振周波数は高くなる。 The time T2 at which the voltage level V _{A, 2} at the output end of the inverter I _{A, 2} exceeds the threshold is compared to the time T1 when the voltage level V _{A, 1} at the output end of the inverter I _{A, 1} exceeds the threshold. Only late. However, in comparison with the oscillation operation of the conventional oscillation circuit 9 shown in FIG. 12, in the oscillation circuit 1 according to the present embodiment, the PMOS transistor that controls the delay time of each inverter is earlier by the delay time of the inverter. Since the operation is performed by receiving the timing signal at the gate terminal, the timing of switching from the high level to the low level and from the low level to the high level is advanced. Therefore, the transition timing of the output terminal voltage of each inverter IB _{, m} is advanced, and the time Tdl is short, so that the oscillation frequency of the oscillation circuit 1 according to the present embodiment is increased.

（第１実施形態の変形例）
次に、上述した第１実施形態に係る発振回路１の変形例の構成について説明する。以下に説明する変形例の発振回路１Ａ〜１Ｄそれぞれは、図１に示された構成に加えて、制御用ＰＭＯＳトランジスタまたは制御用ＮＭＯＳトランジスタを備えていて、制御用ＰＭＯＳトランジスタまたは制御用ＮＭＯＳトランジスタのゲート端子に印加される制御電圧のレベルに応じて、発振周波数が制御されるものである。 (Modification of the first embodiment)
Next, a configuration of a modified example of the oscillation circuit 1 according to the first embodiment described above will be described. Each of the oscillation circuits 1A to 1D according to the modifications described below includes a control PMOS transistor or a control NMOS transistor in addition to the configuration shown in FIG. 1, and includes a control PMOS transistor or a control NMOS transistor. The oscillation frequency is controlled according to the level of the control voltage applied to the gate terminal.

図３は、第１変形例の発振回路１Ａの回路図である。この図に示される発振回路１Ａは、図１に示された構成に加えて、１個の制御用ＰＭＯＳトランジスタＰ_Ｃを更に備える。制御用ＰＭＯＳトランジスタＰ_Ｃのドレイン端子は、１０個のインバータＩ_Ａ,０〜Ｉ_Ａ,４，Ｉ_Ｂ,０〜Ｉ_Ｂ,４のＰＭＯＳトランジスタＰ_Ａ,０〜Ｐ_Ａ,４，Ｐ_Ｂ,０〜Ｐ_Ｂ,４それぞれのソース端子と共通に接続されている。制御用ＰＭＯＳトランジスタＰ_Ｃのソース端子には、高電位の基準電圧が印加される。また、制御用ＰＭＯＳトランジスタＰ_Ｃのゲート端子には、制御電圧が印加される。この第１変形例では、制御用ＰＭＯＳトランジスタＰ_Ｃのゲート端子に印加される制御電圧のレベルに応じて、各インバータＩ_Ａ,ｍおよび各インバータＩ_Ｂ,ｍの動作速度が制御されて、発振回路１Ａの発振周波数が制御される。 FIG. 3 is a circuit diagram of an oscillation circuit 1A of the first modification. The oscillation circuit 1A shown in the figures, in addition to the configuration shown in FIG. 1, further comprising one of the control PMOS transistor P _C. The drain terminal of the control PMOS transistor _{P C} is ten inverters _{_{I A, 0 ~I A, 4}} , I B, 0 ~I B, 4 of the PMOS transistor _{_{P A, 0 ~P A, 4}} , P B, _{0 to} P _{B, 4} are connected in common to the respective source terminals. The source terminal of the control PMOS transistor P _C, the reference voltage of the high potential is applied. The gate terminal of the control PMOS transistor _{P C,} the control voltage is applied. In this first modification, according to the level of the control voltage applied to the gate terminal of the control PMOS transistor P _C, each inverter I _{A, m} and the inverters I _B, the operation speed of _m is controlled, the oscillation The oscillation frequency of the circuit 1A is controlled.

図４は、第２変形例の発振回路１Ｂの回路図である。この図に示される発振回路１Ｂは、図１に示された構成に加えて、５個の制御用ＰＭＯＳトランジスタＰ_Ｃ,０〜Ｐ_Ｃ,４を更に備える。なお、この変形例２における１０個のインバータＩ_Ａ,０〜Ｉ_Ａ,４，Ｉ_Ｂ,０〜Ｉ_Ｂ,４それぞれの構成、および、これらの間の接続関係については、図１に示されたものと同様である。各制御用ＰＭＯＳトランジスタＰ_Ｃ,ｍのドレイン端子は、インバータＩ_Ａ,ｍ，Ｉ_Ｂ,ｍのＰＭＯＳトランジスタＰ_Ａ,ｍ，Ｐ_Ｂ,ｍそれぞれのソース端子と共通に接続されている。各制御用ＰＭＯＳトランジスタＰ_Ｃ,ｍのソース端子には、高電位の基準電圧が印加される。また、各制御用ＰＭＯＳトランジスタＰ_Ｃ,ｍのゲート端子には、制御電圧が印加される。この第２変形例では、制御用ＰＭＯＳトランジスタＰ_Ｃ,０〜Ｐ_Ｃ,４それぞれのゲート端子に印加される制御電圧のレベルに応じて、各インバータＩ_Ａ,ｍおよび各インバータＩ_Ｂ,ｍの動作速度が制御されて、発振回路１Ｂの発振周波数が制御される。 FIG. 4 is a circuit diagram of an oscillation circuit 1B according to a second modification. The oscillation circuit 1B shown in this figure further includes five control PMOS transistors P _{C, 0 to} P _{C, 4} in addition to the configuration shown in FIG. Note that this 10 in the modified example 2 of the inverter _{_{I A, 0 ~I A, 4}} , I B, 0 ~I B, 4 respectively configuration and connection relationship between these is shown in Figure 1 It is the same as that. Each control PMOS transistor P _C, the drain terminals of _m, inverter I _A, m, I _B, PMOS transistor P _A of _{_m,} m, is connected in common with P _{B, m} respective source terminals. A high potential reference voltage is applied to the source terminal of each control PMOS transistor PC _{, m} . A control voltage is applied to the gate terminal of each control PMOS transistor PC _{, m} . In the second modification, in accordance with the level of the control voltage applied to control PMOS transistor P _{_C, 0} ~P _C, ₄ each gate terminal, each of the inverters I _{A, m} and the inverters I _B, the _m The operation speed is controlled to control the oscillation frequency of the oscillation circuit 1B.

図５は、第３変形例の発振回路１Ｃの回路図である。この図に示される発振回路１Ｃは、図１に示された構成に加えて、５個の制御用ＮＭＯＳトランジスタＮ_Ｃ,０〜Ｎ_Ｃ,４を更に備える。なお、この変形例３における１０個のインバータＩ_Ａ,０〜Ｉ_Ａ,４，Ｉ_Ｂ,０〜Ｉ_Ｂ,４それぞれの構成、および、これらの間の接続関係については、図１に示されたものと同様である。各制御用ＮＭＯＳトランジスタＮ_Ｃ,ｍのドレイン端子は、インバータＩ_Ａ,ｍ，Ｉ_Ｂ,ｍのＮＭＯＳトランジスタＮ_Ａ,ｍ，Ｎ_Ｂ,ｍそれぞれのソース端子と共通に接続されている。各制御用ＮＭＯＳトランジスタＮ_Ｃ,ｍのソース端子には、低電位の基準電圧が印加される。また、各制御用ＮＭＯＳトランジスタＮ_Ｃ,ｍのゲート端子には、制御電圧が印加される。この第３変形例では、制御用ＮＭＯＳトランジスタＮ_Ｃ,０〜Ｎ_Ｃ,４それぞれのゲート端子に印加される制御電圧のレベルに応じて、各インバータＩ_Ａ,ｍおよび各インバータＩ_Ｂ,ｍの動作速度が制御されて、発振回路１Ｃの発振周波数が制御される。 FIG. 5 is a circuit diagram of an oscillation circuit 1C according to a third modification. The oscillation circuit 1C shown in this figure further includes five control NMOS transistors N _{C, 0 to} N _{C, 4} in addition to the configuration shown in FIG. Note that this 10 in the modified example 3 of the inverter _{_{I A, 0 ~I A, 4}} , I B, 0 ~I B, 4 respectively configuration and connection relationship between these is shown in Figure 1 It is the same as that. Each control NMOS transistor N _C, the drain terminals of _m, inverter I _A, m, I _B, NMOS transistors N _A of _{_m,} m, N _{B, m} are connected in common to respective source terminals. A low-potential reference voltage is applied to the source terminal of each control NMOS transistor NC _{, m} . A control voltage is applied to the gate terminal of each control NMOS transistor NC _{, m} . In the third modification, in accordance with the level of the control voltage applied to the control NMOS transistor N _{_C, 0} ~N _C, ₄ each gate terminal, each of the inverters I _{A, m} and the inverters I _B, the _m The operating speed is controlled to control the oscillation frequency of the oscillation circuit 1C.

図６は、第４変形例の発振回路１Ｄの回路図である。この図に示される発振回路１Ｄは、図１に示された構成に加えて、５個の制御用ＰＭＯＳトランジスタＰ_Ｃ,０〜Ｐ_Ｃ,４および５個の制御用ＮＭＯＳトランジスタＮ_Ｃ,０〜Ｎ_Ｃ,４を更に備える。なお、この変形例４における１０個のインバータＩ_Ａ,０〜Ｉ_Ａ,４，Ｉ_Ｂ,０〜Ｉ_Ｂ,４それぞれの構成、および、これらの間の接続関係については、図１に示されたものと同様である。この変形例４における制御用ＰＭＯＳトランジスタＰ_Ｃ,０〜Ｐ_Ｃ,４については、第２変形例と同様である。この変形例４における制御用ＮＭＯＳトランジスタＮ_Ｃ,０〜Ｎ_Ｃ,４については、第３変形例と同様である。この第４変形例では、制御用ＰＭＯＳトランジスタＰ_Ｃ,０〜Ｐ_Ｃ,４それぞれのゲート端子に印加される制御電圧のレベル、および、制御用ＮＭＯＳトランジスタＮ_Ｃ,０〜Ｎ_Ｃ,４それぞれのゲート端子に印加される制御電圧のレベルに応じて、各インバータＩ_Ａ,ｍおよび各インバータＩ_Ｂ,ｍの動作速度が制御されて、発振回路１Ｄの発振周波数が制御される。 FIG. 6 is a circuit diagram of an oscillation circuit 1D according to a fourth modification. In addition to the configuration shown in FIG. 1, the oscillation circuit 1D shown in this figure includes five control PMOS transistors PC _{, 0 to} PC _{, 4} and five control NMOS transistors NC _{, 0} to N _{C, 4} is further provided. Note that this 10 in the modified example 4 of the inverter _{_{I A, 0 ~I A, 4}} , I B, 0 ~I B, 4 respectively configuration and connection relationship between these is shown in Figure 1 It is the same as that. The control PMOS transistors P _{C, 0 to} P _{C, 4 in the fourth} modification are the same as in the second modification. The control NMOS transistors N _{C, 0 to} N _{C, 4 in the fourth} modification are the same as in the third modification. In the fourth modification, the level of the control voltage applied to the gate terminals of the control PMOS transistors PC _{, 0 to} PC _{, 4} , and the control NMOS transistors NC _{, 0 to} NC _{, 4,} respectively. Depending on the level of the control voltage applied to the gate terminal, the operating speed of each inverter IA _{, m} and each inverter IB _{, m} is controlled to control the oscillation frequency of the oscillation circuit 1D.

その他、図１に示された構成に加えて制御用ＰＭＯＳトランジスタまたは制御用ＮＭＯＳトランジスタを設ける態様は種々あり得る。何れの場合にも、制御用ＰＭＯＳトランジスタまたは制御用ＮＭＯＳトランジスタのゲート端子に印加される制御電圧のレベルに応じて、発振回路の発振周波数が制御される。 In addition to the configuration shown in FIG. 1, there may be various modes in which a control PMOS transistor or a control NMOS transistor is provided. In any case, the oscillation frequency of the oscillation circuit is controlled according to the level of the control voltage applied to the gate terminal of the control PMOS transistor or the control NMOS transistor.

また、上記の第１実施形態および変形例それぞれの発振回路は１０個のインバータを備えるものであったが、一般に、３以上の奇数をＭとして、各々のドレイン端子が互いに接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み当該接続点を出力端とする２Ｍ個のインバータＩ_Ａ,０〜Ｉ_{Ａ,Ｍ−１}，Ｉ_Ｂ,０〜Ｉ_{Ｂ,Ｍ−１}を備える発振回路の構成としてもよい。 Each of the oscillation circuits of the first embodiment and the modification includes 10 inverters. Generally, a PMOS transistor in which each drain terminal is connected to each other, where M is an odd number of 3 or more and 2M number of inverters I _a to output the connection point comprises a NMOS _{_{transistor, 0 ~I a, M-1}} , I B, 0 ~I B, may be configured of an oscillator circuit comprising a _M-1.

この場合には、０以上(Ｍ−１)以下の各整数をｍとし、２以上(Ｍ−１)以下の偶数をｍ_evenとしたときに、(ｍ＋１)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数をｍ１とし、(ｍ＋ｍ_even)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数をｍ２として、インバータＩ_Ａ,ｍの出力端は、インバータＩ_Ａ,ｍ１のＮＭＯＳトランジスタのゲート端子に接続されるとともに、インバータＩ_Ｂ,ｍ２のＰＭＯＳトランジスタのゲート端子に接続され、また、インバータＩ_Ｂ,ｍの出力端は、インバータＩ_Ｂ,ｍ１のＮＭＯＳトランジスタのゲート端子に接続されるとともに、インバータＩ_Ａ,ｍ２のＰＭＯＳトランジスタのゲート端子に接続される。 In this case, each integer from 0 to (M−1) is m, and an even number from 2 to (M−1) is m _even, and (m + 1) is the remainder when dividing by M. An integer between 0 and (M−1) is m1, and (m + m _even ) is a remainder when dividing by M, and an integer between 0 and (M−1) is m2, and the inverter I _{A, m} the output end is connected to the gate terminal of the NMOS transistor of the inverter I _{a, m1,} is connected to the gate terminal of the PMOS transistor of the inverter I _{B, m @ 2,} the inverter I _B, the output terminal of the _m is, the inverter It is connected to the gate terminal of the NMOS transistor of _{IB, m1} and to the gate terminal of the PMOS transistor of the inverter IA _{, m2} .

（第２実施形態）
次に、本発明に係る発振回路の第２実施形態について説明する。図７は、第２実施形態に係る発振回路２の回路図である。この図に示される発振回路２は、共通の構成を有する５個のインバータＩ_０〜Ｉ_４を備える。 (Second Embodiment)
Next, a second embodiment of the oscillation circuit according to the present invention will be described. FIG. 7 is a circuit diagram of the oscillation circuit 2 according to the second embodiment. The oscillation circuit 2 shown in this figure includes five inverters I _{0 to} I ₄ having a common configuration.

各インバータＩ_ｍは、ＰＭＯＳトランジスタＰ_ｍおよびＮＭＯＳトランジスタＮ_ｍを含み、これらＰＭＯＳトランジスタＰ_ｍおよびＮＭＯＳトランジスタＮ_ｍそれぞれのドレイン端子が互いに接続されていて、当該接続点が出力端となっている。ここで、ｍは０以上４以下の各整数である。 Each inverter _{I m} includes PMOS transistors _{P m} and an NMOS transistor _{N m,} the PMOS transistors _{P m} and an NMOS transistor _{N m} respective drain terminals are connected to each other, the connection point is an output terminal. Here, m is an integer of 0 or more and 4 or less.

各インバータＩ_ｍの出力端は、インバータＩ_ｍ１のＮＭＯＳトランジスタＮ_ｍ１のゲート端子に接続されるとともに、インバータＩ_ｍ３のＰＭＯＳトランジスタＰ_ｍ３のゲート端子に接続されている。ここで、ｍ１は、(ｍ＋１)を５で除算したときの剰余であって、０以上４以下の整数である。また、ｍ３は、(ｍ＋３)を５で除算したときの剰余であって、０以上４以下の整数である。 The output terminal of each inverter I _m is connected to the gate terminal of the NMOS transistor N _m1 of the inverter I _m1 and to the gate terminal of the PMOS transistor P _m3 of the inverter I _m3 . Here, m1 is a remainder when (m + 1) is divided by 5, and is an integer from 0 to 4. M3 is a remainder when (m + 3) is divided by 5, and is an integer of 0 or more and 4 or less.

すなわち、インバータＩ_０の出力端は、インバータＩ_１のＮＭＯＳトランジスタＮ_１のゲート端子に接続されるとともに、インバータＩ_３のＰＭＯＳトランジスタＰ_３のゲート端子に接続されている。インバータＩ_１の出力端は、インバータＩ_２のＮＭＯＳトランジスタＮ_２のゲート端子に接続されるとともに、インバータＩ_４のＰＭＯＳトランジスタＰ_４のゲート端子に接続されている。インバータＩ_２の出力端は、インバータＩ_３のＮＭＯＳトランジスタＮ_３のゲート端子に接続されるとともに、インバータＩ_０のＰＭＯＳトランジスタＰ_０のゲート端子に接続されている。インバータＩ_３の出力端は、インバータＩ_４のＮＭＯＳトランジスタＮ_４のゲート端子に接続されるとともに、インバータＩ_１のＰＭＯＳトランジスタＰ_１のゲート端子に接続されている。インバータＩ_４の出力端は、インバータＩ_０のＮＭＯＳトランジスタＮ_０のゲート端子に接続されるとともに、インバータＩ_２のＰＭＯＳトランジスタＰ_２のゲート端子に接続されている。 That is, the output terminal of the inverter I ₀ is connected to the gate terminal of the NMOS transistor N ₁ of the inverter I ₁ and to the gate terminal of the PMOS transistor P ₃ of the inverter I ₃ . The output terminal of the inverter I ₁ is connected to the gate terminal of the NMOS transistor N ₂ of the inverter I ₂ and to the gate terminal of the PMOS transistor P ₄ of the inverter I ₄ . The output terminal of the inverter _{I 2} is connected to the gate terminal of the NMOS transistor _{N 3} of the inverter _{I 3,} is connected to the gate terminal of the PMOS transistor _{P 0} of the inverter _{I 0.} The output terminal of the inverter _{I 3} is connected to the gate terminal of the NMOS transistor _{N 4} of the inverter _{I 4,} is connected to the gate terminal of the PMOS transistor _{P 1} of the inverter _{I 1.} The output terminal of the inverter I ₄ is connected to the gate terminal of the NMOS transistor N ₀ of the inverter I ₀ and to the gate terminal of the PMOS transistor P ₂ of the inverter I ₂ .

各インバータＩ_ｍのＰＭＯＳトランジスタＰ_ｍそれぞれのソース端子には、高電位の基準電圧が印加される。また、各インバータＩ_ｍのＮＭＯＳトランジスタＮ_ｍそれぞれのソース端子には、低電位の基準電圧が印加される。これにより、発振回路２は発振動作する。 The PMOS transistor P _m respective source terminals of the inverter I _m, the reference voltage of the high potential is applied. Further, the NMOS transistor N _m respective source terminals of the inverter I _m, the reference voltage of the low potential is applied. Thereby, the oscillation circuit 2 oscillates.

図８は、第２実施形態に係る発振回路２の発振動作を説明する波形図である。この図は、シミュレーション結果を示しており、上から順に、インバータＩ_０の出力端の電圧レベルＶ_０、インバータＩ_１の出力端の電圧レベルＶ_１、インバータＩ_２の出力端の電圧レベルＶ_２、インバータＩ_３の出力端の電圧レベルＶ_３、インバータＩ_４の出力端の電圧レベルＶ_４、それぞれの時間的変化の様子を示している。 FIG. 8 is a waveform diagram for explaining the oscillation operation of the oscillation circuit 2 according to the second embodiment. This figure shows a simulation result, from the top, the inverter I voltage level V ₀ which output of _{_0,} the voltage level V ₁ of the output terminal of the inverter I _{_1,} the inverter I ₂ output end voltage level V ₂ of , the voltage level V ₃ of the output terminal of the inverter I _{_3,} the voltage level V ₄ of the output terminal of the inverter I _{_4,} shows how the respective time changes.

この図８を用いて、第２実施形態に係る発振回路２の発振動作について、インバータＩ_３の動作を中心にして説明すると、以下のとおりである。インバータＩ_３のＰＭＯＳトランジスタＰ_３のゲート端子には、インバータＩ_０の出力端の電圧レベルＶ_０が入力される。インバータＩ_３のＮＭＯＳトランジスタＮ_３のゲート端子には、インバータＩ_２の出力端の電圧レベルＶ_２が入力される。 With reference to FIG. 8, the oscillation operation of the oscillation circuit 2 according to the second embodiment, it will be described about the operation of the inverter I _3, is as follows. The gate terminal of the PMOS transistor _{P 3} of the inverter _{I 3,} the voltage level _{V 0} which the output terminal of the inverter _{I 0} is input. The gate terminal of the NMOS transistor _{N 3} of the inverter _{I 3,} the voltage level _{V 2} of the output terminal of the inverter _{I 2} is input.

図８中において、インバータＩ_０の出力端の電圧レベルＶ_０は、時刻Ｔ１aにハイレベルからローレベルに転じ、時刻Ｔ２aにローレベルからハイレベルに転じる。インバータＩ_２の出力端の電圧レベルＶ_２は、時刻Ｔ１にハイレベルからローレベルに転じ、時刻Ｔ２にローレベルからハイレベルに転じる。なお、レベルが閾値を越える時を、レベルが転じる時とする。また、時刻Ｔ１a，Ｔ１，Ｔ２a，Ｔ２は、「Ｔ１a＜Ｔ１＜Ｔ２a＜Ｔ２」なる関係があり、発振の１周期内に含まれる。 In FIG. 8, the voltage level V ₀ at the output terminal of the inverter I ₀ changes from the high level to the low level at time T1a, and changes from the low level to the high level at time T2a. The voltage level V ₂ of the output end of the inverter I ₂ is turned to the time T1 from the high level to the low level at time T2 changes from the low level to the high level. The time when the level exceeds the threshold is the time when the level changes. Further, the times T1a, T1, T2a, and T2 have a relationship of “T1a <T1 <T2a <T2” and are included in one cycle of oscillation.

時刻Ｔ１aから時刻Ｔ１までの期間は、インバータＩ_３のＰＭＯＳトランジスタＰ_３およびＮＭＯＳトランジスタＮ_３の双方がオン状態となっているので、インバータＩ_３の出力欄の電圧レベルＶ_３は、ゆっくりと高くなっていく。時刻Ｔ１において、ＮＭＯＳトランジスタＮ_３は弱いオン状態にあるが、ＰＭＯＳトランジスタＰ_３は完全にオン状態になっていることから、インバータＩ_３の出力欄の電圧レベルＶ_３は急速に高くなっていく。時刻Ｔ２aにおいて、ＰＭＯＳトランジスタＰ_３およびＮＭＯＳトランジスタＮ_３の双方がオフ状態となっているので、インバータＩ_３の出力欄の電圧レベルＶ_３の上昇は止まる。そして、時刻Ｔ２においては、ＮＭＯＳトランジスタＮ_３がオン状態となっているので、インバータＩ_３の出力欄の電圧レベルＶ_３は急速に低くなっていく。 Period from time T1a to time T1, since both of the PMOS transistor _{P 3} and the NMOS transistor _{N 3} of the inverter _{I 3} is in an ON state, the voltage level _{V 3} of the output section of the inverter _{I 3} is slowly increased It will become. At time T1, although NMOS transistor _{N 3} is in the weak ON state, since the PMOS transistor _{P 3} is turned fully on, the voltage level _{V 3} of the output section of the inverter _{I 3} is gradually becoming rapidly high . At time T2a, since both of the PMOS transistor _{P 3} and the NMOS transistor _{N 3} are turned off, the increase of the voltage level _{V 3} of the output section of the inverter _{I 3} stops. Then, at time T2, the NMOS transistor _{N 3} is turned on, the voltage level _{V 3} of the output section of the inverter _{I 3} is gradually becoming rapidly lowered.

インバータＩ_２の出力端の電圧レベルＶ_２が閾値を越える時刻Ｔ１に対して、インバータＩ_３の出力端の電圧レベルＶ_３が閾値を越える時刻Ｔ２は、時間Ｔdlだけ遅れる。しかし、図１２に示された従来の発振回路９の発振動作と比較すると、本実施形態に係る発振回路２において、各インバータの遅延時間を律速していたＰＭＯＳトランジスタは、インバータの遅延時間の２倍だけ早いタイミングの信号をゲート端子に受けて動作するため、ハイレベルからローレベル及びローレベルからハイレベルに転じるタイミングが早くなる。したがって、各インバータＩ_Ｂ,ｍの出力端電圧の遷移のタイミングが早まり、上記の時間Ｔdlが短いので、本実施形態に係る発振回路２の発振周波数は高くなる。 Against time T1 when the voltage level V ₂ of the output terminal of the inverter I ₂ exceeds the threshold value, the time T2 the voltage level V ₃ of the output terminal of the inverter I ₃ exceeds the threshold is delayed by the time Tdl. However, when compared with the oscillation operation of the conventional oscillation circuit 9 shown in FIG. 12, in the oscillation circuit 2 according to the present embodiment, the PMOS transistor that has limited the delay time of each inverter is equal to 2 of the delay time of the inverter. Since the operation is performed by receiving a signal at a timing that is twice as fast at the gate terminal, the timing of switching from the high level to the low level and from the low level to the high level is advanced. Therefore, the transition timing of the output terminal voltage of each inverter IB _{, m} is advanced, and the time Tdl is short, so that the oscillation frequency of the oscillation circuit 2 according to this embodiment is high.

（第２実施形態の変形例）
次に、上述した第２実施形態に係る発振回路２の変形例の構成について説明する。以下に説明する変形例の発振回路２Ａ，２Ｂそれぞれは、図７に示された構成に加えて、制御用ＰＭＯＳトランジスタまたは制御用ＮＭＯＳトランジスタを備えていて、制御用ＰＭＯＳトランジスタまたは制御用ＮＭＯＳトランジスタのゲート端子に印加される制御電圧のレベルに応じて、発振周波数が制御されるものである。 (Modification of the second embodiment)
Next, a configuration of a modification of the oscillation circuit 2 according to the second embodiment described above will be described. Each of the oscillation circuits 2A and 2B of the modified example described below includes a control PMOS transistor or a control NMOS transistor in addition to the configuration shown in FIG. 7, and includes a control PMOS transistor or a control NMOS transistor. The oscillation frequency is controlled according to the level of the control voltage applied to the gate terminal.

図９は、第１変形例の発振回路２Ａの回路図である。この図に示される発振回路２Ａは、図７に示された構成に加えて、１個の制御用ＰＭＯＳトランジスタＰ_Ｃを更に備える。制御用ＰＭＯＳトランジスタＰ_Ｃのドレイン端子は、５個のインバータＩ_０〜Ｉ_４のＰＭＯＳトランジスタＰ_０〜Ｐ_４それぞれのソース端子と共通に接続されている。制御用ＰＭＯＳトランジスタＰ_Ｃのソース端子には、高電位の基準電圧が印加される。また、制御用ＰＭＯＳトランジスタＰ_Ｃのゲート端子には、制御電圧が印加される。この第１変形例では、制御用ＰＭＯＳトランジスタＰ_Ｃのゲート端子に印加される制御電圧のレベルに応じて、各インバータＩ_ｍの動作速度が制御されて、発振回路２Ａの発振周波数が制御される。 FIG. 9 is a circuit diagram of an oscillation circuit 2A of the first modification. The oscillator circuit 2A shown in the figures, in addition to the configuration shown in FIG. 7, further comprising one of the control PMOS transistor P _C. The drain terminal of the control PMOS transistor _{P C} is five inverters _I 0 ~I PMOS transistor _P 0 to P ₄ of ₄ are connected in common to respective source terminals. The source terminal of the control PMOS transistor P _C, the reference voltage of the high potential is applied. The gate terminal of the control PMOS transistor _{P C,} the control voltage is applied. In this first modification, according to the level of the control voltage applied to the gate terminal of the control PMOS transistor P _C, it is controlled operation speed of each inverter I _m, the oscillation frequency of the oscillation circuit 2A is controlled .

図１０は、第２変形例の発振回路２Ｂの回路図である。この図に示される発振回路２Ｂは、図７に示された構成に加えて、１個の制御用ＮＭＯＳトランジスタＮ_Ｃを更に備える。制御用ＮＭＯＳトランジスタＮ_Ｃのドレイン端子は、５個のインバータＩ_０〜Ｉ_４のＮＭＯＳトランジスタＮ_０〜Ｎ_４それぞれのソース端子と共通に接続されている。制御用ＮＭＯＳトランジスタＮ_Ｃのソース端子には、低電位の基準電圧が印加される。また、制御用ＮＭＯＳトランジスタＮ_Ｃのゲート端子には、制御電圧が印加される。この第２変形例では、制御用ＮＭＯＳトランジスタＮ_Ｃのゲート端子に印加される制御電圧のレベルに応じて、各インバータＩ_ｍの動作速度が制御されて、発振回路２Ｂの発振周波数が制御される。 FIG. 10 is a circuit diagram of an oscillation circuit 2B according to a second modification. The oscillation circuit 2B shown in the figures, in addition to the configuration shown in FIG. 7, further comprising one control NMOS transistor N _C. The drain terminal of the control NMOS transistor _{N C} is five inverters _I 0 ~I NMOS transistors _N 0 to N ₄ ₄ are connected in common to respective source terminals. The source terminal of the control NMOS transistor N _C, the reference voltage of the low potential is applied. The gate terminal of the control NMOS transistor _{N C,} the control voltage is applied. In the second modification, in accordance with the level of the control voltage applied to the gate terminal of the control NMOS transistor N _C, it is controlled operation speed of each inverter I _m, the oscillation frequency of the oscillation circuit 2B is controlled .

その他、図７に示された構成に加えて制御用ＰＭＯＳトランジスタまたは制御用ＮＭＯＳトランジスタを設ける態様は種々あり得る。何れの場合にも、制御用ＰＭＯＳトランジスタまたは制御用ＮＭＯＳトランジスタのゲート端子に印加される制御電圧のレベルに応じて、発振回路の発振周波数が制御される。 In addition to the configuration shown in FIG. 7, there may be various modes in which a control PMOS transistor or a control NMOS transistor is provided. In any case, the oscillation frequency of the oscillation circuit is controlled according to the level of the control voltage applied to the gate terminal of the control PMOS transistor or the control NMOS transistor.

また、上記の第２実施形態および変形例それぞれの発振回路は５個のインバータを備えるものであったが、一般に、５以上の奇数をＭとして、各々のドレイン端子が互いに接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み当該接続点を出力端とするＭ個のインバータＩ_０〜Ｉ_Ｍ−１を備える発振回路の構成としてもよい。 Each of the oscillation circuits of the second embodiment and the modification includes five inverters. Generally, a PMOS transistor in which each drain terminal is connected to each other, where M is an odd number of 5 or more and The oscillation circuit may include an M number of inverters I _{0 to} I _M−1 including an NMOS transistor and having the connection point as an output end.

この場合には、０以上(Ｍ−１)以下の各整数をｍとし、３以上(Ｍ−２)以下の奇数をｍ_oddとしたときに、(ｍ＋１)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数をｍ１とし、(ｍ＋ｍ_odd)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数をｍ３として、インバータＩ_ｍの出力端は、インバータＩ_ｍ１のＮＭＯＳトランジスタのゲート端子に接続されるとともに、インバータＩ_ｍ３のＰＭＯＳトランジスタのゲート端子に接続される。 In this case, each integer from 0 to (M−1) is m, and an odd number from 3 to (M−2) is m _odd, and the remainder when (m + 1) is divided by M. there are 0 or (M-1) following integers and m1, (m + m _odd) of a with 0 or the remainder when divided by M (M-1) following an integer as m3, the output of the inverter I _m The end is connected to the gate terminal of the NMOS transistor of the inverter I _m1 and to the gate terminal of the PMOS transistor of the inverter I _m3 .

第１実施形態に係る発振回路１の回路図である。1 is a circuit diagram of an oscillation circuit 1 according to a first embodiment. FIG. 第１実施形態に係る発振回路１の発振動作を説明する波形図である。FIG. 4 is a waveform diagram illustrating an oscillation operation of the oscillation circuit 1 according to the first embodiment. 第１変形例の発振回路１Ａの回路図である。FIG. 6 is a circuit diagram of an oscillation circuit 1A according to a first modification. 第２変形例の発振回路１Ｂの回路図である。It is a circuit diagram of oscillation circuit 1B of the 2nd modification. 第３変形例の発振回路１Ｃの回路図である。It is a circuit diagram of oscillation circuit 1C of the 3rd modification. 第４変形例の発振回路１Ｄの回路図である。It is a circuit diagram of oscillation circuit 1D of the 4th modification. 第２実施形態に係る発振回路２の回路図である。It is a circuit diagram of the oscillation circuit 2 which concerns on 2nd Embodiment. 第２実施形態に係る発振回路２の発振動作を説明する波形図である。It is a wave form diagram explaining the oscillation operation of the oscillation circuit 2 which concerns on 2nd Embodiment. 第１変形例の発振回路２Ａの回路図である。It is a circuit diagram of oscillation circuit 2A of the 1st modification. 第２変形例の発振回路２Ｂの回路図である。It is a circuit diagram of oscillation circuit 2B of the 2nd modification. 従来の発振回路９の回路図である。10 is a circuit diagram of a conventional oscillation circuit 9. FIG. 発振回路９の発振動作を説明する波形図である。6 is a waveform diagram illustrating an oscillation operation of the oscillation circuit 9. FIG. 発振回路９を含むシリアル-パラレル変換回路８の回路図である。3 is a circuit diagram of a serial-parallel conversion circuit 8 including an oscillation circuit 9. FIG. 発振回路９を含むシリアル-パラレル変換回路８の入出力動作の説明図である。4 is an explanatory diagram of input / output operations of a serial-parallel conversion circuit 8 including an oscillation circuit 9. FIG.

Explanation of symbols

１，１Ａ，１Ｂ，１Ｃ，１Ｄ，２、２Ａ，２Ｂ…発振回路、Ｉ_Ａ,０〜Ｉ_{Ａ,Ｍ−１}，Ｉ_Ｂ,０〜Ｉ_{Ｂ,Ｍ−１}，Ｉ_０〜Ｉ_Ｍ−１…インバータ、Ｐ_Ａ,０〜Ｐ_{Ａ,Ｍ−１}，Ｐ_Ｂ,０〜Ｐ_{Ｂ,Ｍ−１}，Ｐ_０〜Ｐ_Ｍ−１…ＰＭＯＳトランジスタ、Ｎ_Ａ,０〜Ｎ_{Ａ,Ｍ−１}，Ｎ_Ｂ,０〜Ｎ_{Ｂ,Ｍ−１}，Ｎ_０〜Ｎ_Ｍ−１…ＮＭＯＳトランジスタ、Ｐ_Ｃ，Ｐ_Ｃ,０〜Ｐ_Ｃ,４…制御用ＰＭＯＳトランジスタ、Ｎ_Ｃ，Ｎ_Ｃ,０〜Ｎ_Ｃ,４…制御用ＮＭＯＳトランジスタ。
1,1A, 1B, 1C, 1D, 2,2A, 2B ... oscillation _{_{circuit, I A, 0 ~I A,}} M-1, I B, 0 ~I B, M-1, I 0 ~I M-1 ... Inverter, P _{A, 0 to} P _{A, M-1} , P _{B, 0 to} P _{B, M-1} , P _{0 to} P _M-1 ... PMOS transistor, N _{A, 0 to} N _{A, M-1} , N _{B, 0 to} N _{B, M−1} , N _{0 to} N _M−1 ... NMOS transistor, P _C , P _{C, 0 to} P _{C, 4} ... Control PMOS transistor, N _C , N _{C, 0 to} N _{C, 4} ... NMOS transistors for control.

Claims

2M inverters IA _{, 0 to} IA _{, M-1} , IB _{, 0 to} IB _{, M-} _, each including a PMOS transistor and an NMOS transistor whose drain terminals are connected to each other and having the connection point as an output end. _{With 1}
Inverter I _A, the output terminal of the _m, is connected to the gate terminal of the NMOS transistor of the inverter I _{A, m1,} is connected to the gate terminal of the PMOS transistor of the inverter I _{B, m2,}
Inverter I _B, the output terminal of the _m is, is connected to the gate terminal of the NMOS transistor of the inverter I _{B, m1,} is connected to the gate terminal of the PMOS transistor of the inverter I _{A, m @ 2,}
An oscillation circuit characterized by
M is an odd number of 3 or more,
m is an integer of 0 or more and (M−1) or less,
m1 is a remainder when (m + 1) is divided by M, and is an integer of 0 or more and (M−1) or less,
m2 is a remainder when (m + m _even ) is divided by M, and is an integer of 0 or more and (M−1) or less,
m _even is an _{even number} between 2 and (M-1).

M drains each including a PMOS transistor and an NMOS transistor connected to each other and having the connection point as an output terminal are provided as _M inverters I _{0 to} I _M−1 .
The output terminal of the inverter _{I m} is is connected to the gate terminal of the NMOS transistor of the inverter _{I m1,} is connected to the gate terminal of the PMOS transistor of the inverter _{I m3,}
An oscillation circuit characterized by
M is an odd number greater than 5,
m is an integer of 0 or more and (M−1) or less,
m1 is a remainder when (m + 1) is divided by M, and is an integer of 0 or more and (M−1) or less,
m3 is a remainder obtained by dividing (m + m _odd ) by M, and is an integer of 0 or more and (M−1) or less,
m _odd is an _{odd number} from 3 to (M-2).