JP4671915B2 - Adaptive clock recovery apparatus and method - Google Patents
Adaptive clock recovery apparatus and method Download PDFInfo
- Publication number
- JP4671915B2 JP4671915B2 JP2006164551A JP2006164551A JP4671915B2 JP 4671915 B2 JP4671915 B2 JP 4671915B2 JP 2006164551 A JP2006164551 A JP 2006164551A JP 2006164551 A JP2006164551 A JP 2006164551A JP 4671915 B2 JP4671915 B2 JP 4671915B2
- Authority
- JP
- Japan
- Prior art keywords
- divided data
- buffer
- packet
- payload
- amount
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
本発明は、ATMセル、IPパケット、LANフレーム等により信号を送受するパケット型ネットワークを用いて、SONET(Synchronous Optical NETwork)/SDH(Synchronous Digital Hierarchy)や、PDH(Plesiochronous Digital Hierarchy)の各次群の信号の様な固定ビットレートの信号を伝送する回線エミュレーション方式における適応クロック再生技術に関する。 The present invention uses SONET (Synchronous Optical NETwork) / SDH (Synchronous Digital Hierarchy) and PDH (Pleochronous Dielectric Hierarchy Digital Group) using a packet type network that transmits and receives signals using ATM cells, IP packets, LAN frames, and the like. The present invention relates to an adaptive clock recovery technique in a circuit emulation system for transmitting a signal of a fixed bit rate such as the above signal.
回線エミュレーションとは、例えば、時分割多重(TDM:Time Division Multiplexing)信号といった、固定ビットレートの信号をパケット化し、パケット型ネットワークを介して中継する方式であり、固定ビットレートの信号をパケットにカプセル化する装置、或いは、その逆のデカプセル化を行う装置を、インターワーキングファンクション(IWF:Inter Working Function)装置と呼ぶ。IWF装置は、通常、カプセル化/デカプセル化機能の他、エラー訂正機能やクロック配信機能を備えている。 Circuit emulation is a method of packetizing a fixed bit rate signal, such as a time division multiplexing (TDM) signal, and relaying it through a packet-type network, and encapsulating the fixed bit rate signal in a packet. A device that performs de-encapsulation or a device that performs de-encapsulation is referred to as an interworking function (IWF) device. An IWF device usually has an error correction function and a clock distribution function in addition to an encapsulation / decapsulation function.
一般的に、TDM型ネットワークには、パケット型ネットワークより高い品質が要求される。したがって、回線エミュレーションを実現するIWF装置には、パケット型ネットワークにより中継される固定ビットレート信号の品質を劣化させないための様々な技術的手段が設けられる。 Generally, higher quality is required for a TDM network than for a packet network. Therefore, the IWF device that realizes circuit emulation is provided with various technical means for preventing the quality of the fixed bit rate signal relayed by the packet type network from being deteriorated.
これら技術的手段のうちの主要なものとして、固定ビットレート信号のビットエラーの低減を目的とした廃棄パケット補償技術と、固定ビットレート信号の高精度クロック供給を目的とした適応クロック再生技術があり、まず、廃棄パケット補償技術について説明する。 Among these technical means, there are the discard packet compensation technology for the purpose of reducing the bit error of the fixed bit rate signal and the adaptive clock recovery technology for the purpose of supplying a high precision clock of the fixed bit rate signal. First, the discarded packet compensation technique will be described.
図1に示す様に、固定ビットレート信号であるTDM信号は、送信側IWF装置において、そのペイロードに数百ビット〜数千ビットのデータを含むパケットに変換されてパケット網に送出される。パケット網においては、ネットワークの輻輳や、誤り検出等によりパケットの廃棄が発生する場合があり、図1においては、番号3のパケットが廃棄されている。このため、受信側IWF装置が出力するTDM信号からは、番号3のパケットに格納されていたビットが欠落し、数百ビット〜数千ビットのバースト誤りがTDM信号に発生する。バースト誤りは、TDM信号品質の重大な劣化である為、パケット網で発生するパケット廃棄を補償するパケット補償技術は重要であり、例えば、特許文献1から3及び非特許文献1には、廃棄パケットを補償して、バースト誤りを抑圧する方法が記載されている。
As shown in FIG. 1, a TDM signal, which is a fixed bit rate signal, is converted into a packet including several hundred bits to several thousand bits of data in its payload in a transmission side IWF device, and transmitted to a packet network. In the packet network, packet discard may occur due to network congestion, error detection, or the like. In FIG. 1, the packet of
上記各文献は、いずれも、送信側IWF装置においてTDM信号の誤り訂正符号を生成し、生成した誤り訂正符号もパケット化して送信することで、受信側IWF装置において廃棄されたパケットに含まれていたデータの復元を行わせている。なお、受信側IWF装置は、廃棄されたパケットの存在を、パケットに付与されたシーケンス番号から判定している。 Each of the above documents is included in the packet discarded in the receiving IWF device by generating the error correcting code of the TDM signal in the transmitting IWF device and packetizing and transmitting the generated error correcting code. Data recovery. Note that the receiving-side IWF device determines the presence of a discarded packet from the sequence number assigned to the packet.
続いて、適応クロック再生技術について説明する。TDM型ネットワークは、送信装置及び受信装置が使用するクロック周波数の一致を前提とする通信方式、つまり、同期型であるのに対して、パケット型ネットワークはクロック周波数の一致を要求しない非同期型である。回線エミュレーション方式とは、同期型ネットワーク間に、非同期型ネットワークが横たわる構成であるため、同期型と非同期型ネットワークの橋渡しを行う受信側IWF装置は、送信側IWF装置が使用するクロック周波数を、受信パケットから再現する必要があり、このための技術が適応クロック再生技術である。 Next, the adaptive clock recovery technique will be described. The TDM type network is a communication method that presupposes matching of clock frequencies used by the transmitting device and the receiving device, that is, a synchronous type, whereas the packet type network is an asynchronous type that does not require matching of clock frequencies. . Since the circuit emulation method is a configuration in which an asynchronous network lies between synchronous networks, the receiving IWF device that bridges the synchronous and asynchronous networks receives the clock frequency used by the transmitting IWF device. It is necessary to reproduce from the packet, and the technique for this is the adaptive clock recovery technique.
図2は、非特許文献2に記載の適応クロック再生技術を説明する図である。図2において、バッファは受信するパケット又はパケットに含まれるデータを蓄積し、蓄積されたパケット又はデータは、クロック制御・出力部が出力する再生クロック速度で読み出される。送信側IWF装置に入力される信号は固定ビットレートであるため、送信側IWF装置が送信するパケットレートも一定値となり、よって、パケット廃棄がないと仮定した場合には、受信側IWF装置が受信するパケットレートの平均も一定値となる。したがって、クロック制御・出力部は、バッファの蓄積量の多寡に応じて再生クロック周波数を決定することで、送信側IWF装置と同一のクロック周波数を生成している。
FIG. 2 is a diagram for explaining the adaptive clock recovery technique described in
上述した適応クロック再生技術において、パケット型ネットワーク内でパケット廃棄が発生した場合、受信側IWF装置で再生するクロック周波数は、送信側IWF装置が使用しているクロック周波数と異なるものとなってしまう。この問題を解決するため、廃棄パケット数を受信側で検知する、或いは、廃棄パケット補償技術を用いて廃棄パケットを復元することにより、パケット廃棄が生じたとしても、受信側IWF装置において、送信側IWF装置と同一クロック周波数を再生する方法が、特許文献4に記載されている。
In the above-described adaptive clock recovery technique, when packet discard occurs in the packet type network, the clock frequency recovered by the receiving side IWF device is different from the clock frequency used by the transmitting side IWF device. In order to solve this problem, even if packet discard occurs by detecting the number of discarded packets on the receiving side or restoring the discarded packets by using the discarded packet compensation technology, the receiving side IWF device can A method of reproducing the same clock frequency as that of the IWF device is described in
図3は、特許文献4に記載の構成を示すブロック図である。図3において、セル分解手段は、受信パケットのペイロードに含まれるデータを第1のバッファに出力すると共に、受信パケットのシーケンス番号の不連続により検知される廃棄パケットの存在を第1のバッファに通知する。PLLは、第1のバッファの蓄積データ量に基づきクロックを生成する。計数手段は、PLLから通知されるクロック速度に基づき、第1のバッファからのデータ読み出し用クロック、インタリーブ用メモリ及びエラー訂正手段の動作クロック、並びに、第2のバッファへの書き込み用クロックを生成する。更に、廃棄セルの存在が通知された場合に、そのペイロードに相当する期間だけ、第1のバッファからの読み出しを停止する。
FIG. 3 is a block diagram showing the configuration described in
第1のバッファから読み出されたデータは、インタリーブ用メモリ、エラー訂正手段に順次転送され、廃棄されたパケットの補償が行われてTDM信号が復元される。エラー訂正手段が出力する復元後のTDM信号は、第2のバッファに入力され、第2のバッファからはPLLが出力するクロック速度にて読み出される。 The data read from the first buffer is sequentially transferred to the interleaving memory and error correction means, and the discarded packets are compensated to restore the TDM signal. The restored TDM signal output from the error correction means is input to the second buffer, and is read from the second buffer at the clock speed output by the PLL.
図3の構成において、第1のバッファからの読出し速度は、第1のバッファのデータ蓄積量に依存するが、インタリーブ用メモリや、第2のバッファの蓄積量には依存しない。したがって、インタリーブ用メモリや、第2のバッファの蓄積量によっては、これらメモリ又はバッファにてオーバフローや、アンダフローが発生する可能性がある。また、図3の構成においては、計数手段にクロック周波数の変換機構が必要になる。特許文献4に記載の例においては、PLLが1544kHzのクロック信号を出力し、計数手段において、PLLからのクロック周波数を、128/124倍に変換して、第1のバッファからの読出しクロック等を生成している。
In the configuration of FIG. 3, the reading speed from the first buffer depends on the data accumulation amount of the first buffer, but does not depend on the accumulation amount of the interleave memory or the second buffer. Therefore, depending on the amount of storage in the interleaving memory and the second buffer, overflow or underflow may occur in these memories or buffers. In the configuration of FIG. 3, a clock frequency conversion mechanism is required for the counting means. In the example described in
なお、後に説明する本願発明と似て非なるものとして、特許文献5及び6があり、これらについて簡単に述べる。特許文献5及び6は、画像信号伝送において、伝送帯域圧縮の観点から必要性の低いパケットを送信機にて恣意的に廃棄するものであり、受信機においては廃棄パケットを補償する必要はなく、また、送信機が受信機の廃棄したパケット数の情報を通知している。
In addition, there are
本発明は、廃棄パケット補償を行ってクロックの再生を行う適応クロック再生装置及び方法であって、バッファオーバフローやアンダーフローを発生させず、生成したクロックの変換を必要としない適応クロック再生装置及び方法を提供することを目的とする。 The present invention relates to an adaptive clock recovery apparatus and method for regenerating a clock by compensating for discarded packets, and does not cause buffer overflow or underflow and does not require conversion of a generated clock. The purpose is to provide.
本発明における適応クロック再生装置によれば、
固定ビットレートの信号を所定ビット数単位で分割して分割データとし、所定数の分割データに対する誤り訂正符号を求め、ペイロードに送信順序を示すシーケンス番号と、分割データ又は誤り訂正符号とを格納することにより送信装置において生成されたパケットを受信する適応クロック再生装置であって、受信したパケットのペイロードを蓄積し、蓄積するペイロードの量が第1の閾値より大きくなったときに第1のトリガを出力すると共に、ペイロードに含まれるシーケンス番号に基づき廃棄パケットを判定して、廃棄パケットを受信していた場合における蓄積ペイロード内の分割データ量を示す補正後分割データ量を出力する第1のバッファと、第1のバッファからペイロードを読み出して、シーケンス番号と誤り訂正符号に基づき、廃棄パケットに含まれていた分割データの復元を行った後、受信した分割データ及び復元した分割データを第2のバッファに出力する、復元処理を行う廃棄パケット補償手段と、入力される分割データを蓄積し、蓄積する分割データの量が第2の閾値より小さくなったときに第2のトリガを出力する第2のバッファと、補正後分割データ量に基づき第2のバッファから分割データを読み出すクロック信号を生成する適応クロック手段とを有し、廃棄パケット補償手段は、第1のトリガ又は第2のトリガが出力されたときに、復元処理を行うことを特徴とする。
According to the adaptive clock recovery device of the present invention,
A fixed bit rate signal is divided into a predetermined number of bits to obtain divided data, an error correction code for the predetermined number of divided data is obtained, and a sequence number indicating a transmission order and divided data or an error correction code are stored in the payload. An adaptive clock recovery device for receiving a packet generated in the transmitter by storing the payload of the received packet, and when the amount of the payload to be stored becomes greater than a first threshold, A first buffer for outputting a corrected divided data amount indicating a divided data amount in an accumulated payload when a discarded packet is received and a discarded packet is received, and Read the payload from the first buffer and based on the sequence number and error correction code After restoring the divided data included in the discarded packet, the received divided data and the restored divided data are output to the second buffer. A second buffer that outputs a second trigger when the amount of divided data to be accumulated becomes smaller than the second threshold, and a clock for reading the divided data from the second buffer based on the corrected divided data amount And a discard packet compensation unit that performs a restoration process when the first trigger or the second trigger is output.
本発明の適応クロック再生装置における他の実施形態によれば、
固定ビットレートの信号を所定ビット数単位で分割して分割データとし、所定数の分割データに対する誤り訂正符号を求め、ペイロードに送信順序を示すシーケンス番号と、分割データ又は誤り訂正符号とを格納することにより送信装置において生成されたパケットを受信する適応クロック再生装置であって、受信したパケットのペイロードを蓄積し、蓄積するペイロードの量が第1の閾値より大きくなったときに第1のトリガを出力する第1のバッファと、第1のバッファからペイロードを読み出して、シーケンス番号と誤り訂正符号に基づき、廃棄パケットに含まれていた分割データの復元を行った後、受信した分割データ及び復元した分割データを第2のバッファに出力する、復元処理を行う廃棄パケット補償手段と、入力される分割データを蓄積し、蓄積する分割データの量が第2の閾値より小さくなったときに第2のトリガを出力する第2のバッファと、第2のバッファが蓄積する分割データの量に基づき第2のバッファから分割データを読み出すクロック信号を生成する適応クロック手段とを有し、廃棄パケット補償手段は、第1のトリガ又は第2のトリガが出力されたときに、復元処理を行うことを特徴とする。
According to another embodiment of the adaptive clock recovery device of the present invention,
A fixed bit rate signal is divided into a predetermined number of bits to obtain divided data, an error correction code for the predetermined number of divided data is obtained, and a sequence number indicating a transmission order and divided data or an error correction code are stored in the payload. An adaptive clock recovery device for receiving a packet generated in the transmitter by storing the payload of the received packet, and when the amount of the payload to be stored becomes greater than a first threshold, The first buffer to be output and the payload are read from the first buffer, and after the division data included in the discarded packet is restored based on the sequence number and the error correction code, the received division data and the restoration are restored. Discarded packet compensation means for performing restoration processing for outputting the divided data to the second buffer, and the inputted division A second buffer that outputs a second trigger when the amount of divided data to be accumulated becomes smaller than the second threshold, and a second buffer based on the amount of divided data accumulated by the second buffer. And an adaptive clock means for generating a clock signal for reading out the divided data from the two buffers, and the discard packet compensating means performs a restoration process when the first trigger or the second trigger is output. And
本発明における適応クロック再生方法によれば、
固定ビットレートの信号を所定ビット数単位で分割して分割データとし、所定数の分割データに対する誤り訂正符号を求め、ペイロードに送信順序を示すシーケンス番号と、分割データ又は誤り訂正符号とを格納することにより送信装置において生成されたパケットを受信してクロックを再生する適応クロック再生方法であって、受信したパケットのペイロードを第1のバッファに蓄積する第1のステップと、第1のバッファからペイロードを読み出して、シーケンス番号と誤り訂正符号に基づき、廃棄パケットに含まれていた分割データの復元を行った後、受信した分割データ及び復元した分割データを第2のバッファに出力する第2のステップと、第2のバッファに蓄積されている分割データを読み出す第3のステップとを有し、第2のバッファからの分割データの読み出しクロックは、補正後分割データ量に基づき、又は、第2のバッファが蓄積している分割データ量に基づき生成され、補正後分割データ量は、ペイロードに含まれるシーケンス番号に基づき判定した廃棄パケットを受信していた場合に、第1のバッファが蓄積しているペイロード内の分割データ量であり、第2のステップは、第1のバッファが蓄積しているペイロードの量が第1の閾値より大きくなったときに、又は、第2のバッファが蓄積している分割データの量が第2の閾値より小さくなったときに行うことを特徴とする。
According to the adaptive clock recovery method of the present invention,
A fixed bit rate signal is divided into a predetermined number of bits to obtain divided data, an error correction code for the predetermined number of divided data is obtained, and a sequence number indicating a transmission order and divided data or an error correction code are stored in the payload. An adaptive clock recovery method for receiving a packet generated by a transmitter and recovering a clock, wherein a first step of storing a payload of the received packet in a first buffer, and a payload from the first buffer A second step of outputting the received divided data and the restored divided data to the second buffer after restoring the divided data included in the discarded packet based on the sequence number and the error correction code And a third step of reading the divided data stored in the second buffer, and the second step The read clock of the divided data from the buffer is generated based on the corrected divided data amount or the divided data amount stored in the second buffer, and the corrected divided data amount is the sequence number included in the payload. Is the amount of divided data in the payload stored in the first buffer when the discard packet determined based on is received, and the second step is the amount of payload stored in the first buffer. Is performed when the value becomes larger than the first threshold value, or when the amount of divided data stored in the second buffer becomes smaller than the second threshold value.
第1のバッファが蓄積しているペイロードの量が第1の閾値より大きくなったこと、又は、第2のバッファが蓄積している分割データの量が第2の閾値より小さくなったこと、をトリガとして廃棄パケット補償手段が復元処理を行うことで、データオーバーフロー及びアンダーフローの発生を防止することができる。 The amount of payload stored in the first buffer is larger than the first threshold, or the amount of divided data stored in the second buffer is smaller than the second threshold. As a trigger, the discard packet compensation means performs restoration processing, so that occurrence of data overflow and underflow can be prevented.
また、クロックの周波数変換を必要とせず、従来技術と比較して簡易な回路構成とすることができる。 Further, it does not require clock frequency conversion, and a simple circuit configuration can be achieved as compared with the prior art.
本発明を実施するための最良の実施形態について、以下では図面を用いて詳細に説明する。図4は、本発明で共通する送信側IWF装置での処理を説明する図である。送信側IWF装置は、入力されるTDM信号を、所定ビット数単位で分割して分割データを生成する。続いて、所定数N(Nは自然数)の分割データごとに誤り訂正符号を生成する。なお、分割のための所定ビット数と、誤り訂正符号を計算する単位であるNは送信側IWF装置及び受信側IWF装置で共通であれば任意の数でよい。図4においては、N=4とし、4つの分割データごとに1つの誤り訂正符号を生成している。その後、各分割データと、誤り訂正符号にそれぞれ送信順のシーケンス番号を付与し、分割データとシーケンス番号、又は、誤り訂正符号とシーケンス番号をペイロードとするパケットを生成してパケット型ネットワークに送信する。 The best mode for carrying out the present invention will be described in detail below with reference to the drawings. FIG. 4 is a diagram for explaining processing in the transmitting side IWF device common to the present invention. The transmitting-side IWF device divides the input TDM signal by a predetermined number of bits to generate divided data. Subsequently, an error correction code is generated for each predetermined number N (N is a natural number) of divided data. Note that the predetermined number of bits for division and N, which is a unit for calculating an error correction code, may be any number as long as they are common to the transmission side IWF device and the reception side IWF device. In FIG. 4, N = 4, and one error correction code is generated for every four divided data. After that, a sequence number in the transmission order is assigned to each divided data and the error correction code, and a packet having the divided data and the sequence number or the error correction code and the sequence number as a payload is generated and transmitted to the packet network. .
図5は、本発明による適応クロック再生装置のブロック図であり、受信側IWF装置に設けられる。図5によると、適応クロック再生装置は、バッファ1と、廃棄パケット補償回路2と、バッファ3と、適応クロック回路4とを備えている。
FIG. 5 is a block diagram of an adaptive clock recovery device according to the present invention, which is provided in the receiving-side IWF device. According to FIG. 5, the adaptive clock recovery apparatus includes a
図4に示す送信側IWF装置からパケット型ネットワークに送信されたパケットが受信され、そのペイロードがバッファ1に蓄積される。バッファ1は、ペイロードに含まれるシーケンス番号から、パケット型ネットワークでの廃棄パケット数を把握し、補正後分割データ量を適応クロック回路4に通知する。ここで、補正後分割データ量とは、廃棄パケットを受信していたと仮定したときに、現在、バッファ1に蓄積されていることになる分割データ量であり、実際にバッファ1に蓄積しているペイロード中の分割データのデータ量に、廃棄されなかったとした場合、現在、バッファ1に蓄積されていることになる廃棄パケット内の分割データのデータ量を加えたものである。また、バッファ1は、第1の閾値を有し、バッファ1の蓄積量が第1の閾値より大きくなった場合には高閾値トリガを廃棄パケット補償回路2に出力する。ここで、バッファ1の蓄積量とは、実際にバッファ1に蓄積されているペイロードの量、つまり、分割データ、シーケンス番号及び誤り訂正符号の合計量である。
A packet transmitted from the transmitting side IWF device shown in FIG. 4 to the packet type network is received, and its payload is accumulated in the
廃棄パケット補償回路2は、バッファ1からの高閾値トリガ又はバッファ3からの低閾値トリガの入力により、N個の分割データを含むペイロードと、N個の分割データに対する誤り訂正符号を含むペイロードをバッファ1から読み出す。続いて、シーケンス番号からパケットの欠落を判断し、受信したパケットの分割データに生じている誤りの訂正と、欠落したパケットに含まれていた分割データの復元を誤り訂正符号に基づき行う。その後、受信した分割データと復元した分割データとを順にバッファ3に出力する。
The discard
バッファ3は、廃棄パケット補償回路2から入力される分割データを一旦蓄積する。蓄積された分割データは、適応クロック回路4が生成する再生クロック周波数にて、つまり、送信側IWF装置が受信したのと同じ固定ビットレートのTDM信号として読み出される。また、バッファ3は、第2の閾値を有し、バッファ3の蓄積量が第2の閾値より小さくなった場合には低閾値トリガを廃棄パケット補償回路2に出力する。ここで、バッファ3の蓄積量とは、バッファ3に蓄積されている分割データのデータ量である。
The
適応クロック回路4は、バッファ1から通知される補正後分割データ量に基づき、送信側IWF装置の使用クロックに同期した再生クロックを生成する。図7は、適応クロック回路4のブロック図である。図7によると、適応クロック回路4は制御器41と、周波数可変発振器42とを備えている。制御器41は、周波数可変発振器42が出力するクロック周波数を制御する制御信号を、入力されるデータ量に基づき出力する。
The
以上、適応クロック回路4は、パケット廃棄により欠落した分割データのデータ量を補正した補正後分割データ量に基づき、送信側IWF装置が使用しているクロックを再生する。また、廃棄パケット補償回路2は、バッファ1からの高閾値トリガ、又は、バッファ3からの低閾値トリガの入力によりその動作を開始するためバッファ1や3でのオーバーフロー及びアンダーフローによる信号消失を回避することができる。
As described above, the
図6は、本発明の適応クロック再生装置における他の実施形態のブロック図である。図6の構成は、クロックの再生を、バッファ1ではなく、バッファ3の蓄積量に基づき行う点で図5に示す構成と相違する。このため、バッファ3は、蓄積している分割データのデータ量を適応クロック回路4に通知し、適応クロック回路4は、バッファ3が蓄積している分割データの量に基づきクロックを生成する。その他の構成については図5と同様である。
FIG. 6 is a block diagram of another embodiment of the adaptive clock recovery apparatus of the present invention. The configuration of FIG. 6 differs from the configuration shown in FIG. 5 in that the clock is regenerated based on the accumulation amount of the
本実施形態において、適応クロック回路4は誤り訂正処理により復元されたTDM信号そのものをクロック再生に使用するため、精確なクロック再生を行うことが可能となる。また、図5の構成と同様に、廃棄パケット補償回路2は、バッファ1からの高閾値トリガ、又は、バッファ3からの低閾値トリガの入力によりその動作を開始するためバッファ1や3でのオーバーフロー及びアンダーフローによる信号消失を回避することができる。
In the present embodiment, the
最後に、本願発明と特許文献5及び6との相違点について述べる。特許文献5及び6の構成においては、送信側がパケット廃棄を行って、廃棄したパケット数そのものを直接受信側に通知している。また、受信側において廃棄パケットを補償する必要はない。本願発明は、受信側においてシーケンス番号に基づき廃棄パケットの検出及び廃棄パケット補償を行うものであり、この点において特許文献5及び6の構成とは相違する。
Finally, differences between the present invention and
1、3 バッファ
2 廃棄パケット補償回路
4 適応クロック回路
41 制御器
42 周波数可変発振器
1, 3
Claims (3)
受信したパケットのペイロードを蓄積し、蓄積するペイロードの量が第1の閾値より大きくなったときに第1のトリガを出力すると共に、ペイロードに含まれるシーケンス番号に基づき廃棄パケットを判定して、廃棄パケットを受信していた場合における蓄積ペイロード内の分割データ量を示す補正後分割データ量を出力する第1のバッファと、
第1のバッファからペイロードを読み出して、シーケンス番号と誤り訂正符号に基づき、廃棄パケットに含まれていた分割データの復元を行った後、受信した分割データ及び復元した分割データを第2のバッファに出力する、復元処理を行う廃棄パケット補償手段と、
入力される分割データを蓄積し、蓄積する分割データの量が第2の閾値より小さくなったときに第2のトリガを出力する第2のバッファと、
補正後分割データ量に基づき第2のバッファから分割データを読み出すクロック信号を生成する適応クロック手段と、
を有し、
廃棄パケット補償手段は、第1のトリガ又は第2のトリガが出力されたときに、復元処理を行うこと、
を特徴とする適応クロック再生装置。 A fixed bit rate signal is divided into a predetermined number of bits to obtain divided data, an error correction code for the predetermined number of divided data is obtained, and a sequence number indicating a transmission order and divided data or an error correction code are stored in the payload. An adaptive clock recovery device for receiving a packet generated by a transmission device,
Accumulate the payload of the received packet, output the first trigger when the amount of accumulated payload exceeds the first threshold, determine the discarded packet based on the sequence number included in the payload, and discard A first buffer for outputting a corrected divided data amount indicating a divided data amount in a stored payload when a packet is received;
After reading the payload from the first buffer and restoring the divided data included in the discarded packet based on the sequence number and the error correction code, the received divided data and the restored divided data are stored in the second buffer. Discard packet compensation means for performing restoration processing to output,
A second buffer that accumulates input divided data and outputs a second trigger when the amount of accumulated divided data becomes smaller than a second threshold;
Adaptive clock means for generating a clock signal for reading the divided data from the second buffer based on the corrected divided data amount;
Have
The discard packet compensation means performs a restoration process when the first trigger or the second trigger is output,
An adaptive clock recovery device.
受信したパケットのペイロードを蓄積し、蓄積するペイロードの量が第1の閾値より大きくなったときに第1のトリガを出力する第1のバッファと、
第1のバッファからペイロードを読み出して、シーケンス番号と誤り訂正符号に基づき、廃棄パケットに含まれていた分割データの復元を行った後、受信した分割データ及び復元した分割データを第2のバッファに出力する、復元処理を行う廃棄パケット補償手段と、
入力される分割データを蓄積し、蓄積する分割データの量が第2の閾値より小さくなったときに第2のトリガを出力する第2のバッファと、
第2のバッファが蓄積する分割データの量に基づき第2のバッファから分割データを読み出すクロック信号を生成する適応クロック手段と、
を有し、
廃棄パケット補償手段は、第1のトリガ又は第2のトリガが出力されたときに、復元処理を行うこと、
を特徴とする適応クロック再生装置。 A fixed bit rate signal is divided into a predetermined number of bits to obtain divided data, an error correction code for the predetermined number of divided data is obtained, and a sequence number indicating a transmission order and divided data or an error correction code are stored in the payload. An adaptive clock recovery device for receiving a packet generated by a transmission device,
A first buffer that accumulates the payload of the received packet and that outputs a first trigger when the amount of payload to accumulate is greater than a first threshold;
After reading the payload from the first buffer and restoring the divided data included in the discarded packet based on the sequence number and the error correction code, the received divided data and the restored divided data are stored in the second buffer. Discard packet compensation means for performing restoration processing to output,
A second buffer that accumulates input divided data and outputs a second trigger when the amount of accumulated divided data becomes smaller than a second threshold;
Adaptive clock means for generating a clock signal for reading the divided data from the second buffer based on the amount of the divided data stored in the second buffer;
Have
The discard packet compensation means performs a restoration process when the first trigger or the second trigger is output,
An adaptive clock recovery device.
受信したパケットのペイロードを第1のバッファに蓄積する第1のステップと、
第1のバッファからペイロードを読み出して、シーケンス番号と誤り訂正符号に基づき、廃棄パケットに含まれていた分割データの復元を行った後、受信した分割データ及び復元した分割データを第2のバッファに出力する第2のステップと、
第2のバッファに蓄積されている分割データを読み出す第3のステップと、
を有し、
第2のバッファからの分割データの読み出しクロックは、補正後分割データ量に基づき、又は、第2のバッファが蓄積している分割データ量に基づき生成され、
補正後分割データ量は、ペイロードに含まれるシーケンス番号に基づき判定した廃棄パケットを受信していた場合に、第1のバッファが蓄積しているペイロード内の分割データ量であり、
第2のステップは、第1のバッファが蓄積しているペイロードの量が第1の閾値より大きくなったときに、又は、第2のバッファが蓄積している分割データの量が第2の閾値より小さくなったときに行うこと、
を特徴とする方法。 A fixed bit rate signal is divided into a predetermined number of bits to obtain divided data, an error correction code for the predetermined number of divided data is obtained, and a sequence number indicating the transmission order and divided data or error correction code are stored in the payload. An adaptive clock recovery method for receiving a packet generated by a transmitter and recovering a clock,
A first step of storing the payload of the received packet in a first buffer;
After reading the payload from the first buffer and restoring the divided data included in the discarded packet based on the sequence number and the error correction code, the received divided data and the restored divided data are stored in the second buffer. A second step of outputting;
A third step of reading the divided data stored in the second buffer;
Have
The division data read clock from the second buffer is generated based on the corrected divided data amount or the divided data amount accumulated in the second buffer,
The corrected divided data amount is the divided data amount in the payload stored in the first buffer when a discard packet determined based on the sequence number included in the payload is received,
In the second step, when the amount of payload stored in the first buffer is larger than the first threshold, or the amount of divided data stored in the second buffer is the second threshold. What to do when it gets smaller,
A method characterized by.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006164551A JP4671915B2 (en) | 2006-06-14 | 2006-06-14 | Adaptive clock recovery apparatus and method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006164551A JP4671915B2 (en) | 2006-06-14 | 2006-06-14 | Adaptive clock recovery apparatus and method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007336151A JP2007336151A (en) | 2007-12-27 |
JP4671915B2 true JP4671915B2 (en) | 2011-04-20 |
Family
ID=38935211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006164551A Expired - Fee Related JP4671915B2 (en) | 2006-06-14 | 2006-06-14 | Adaptive clock recovery apparatus and method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4671915B2 (en) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03204609A (en) * | 1990-01-04 | 1991-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Optical switch |
JPH03254240A (en) * | 1990-03-02 | 1991-11-13 | Nippon Telegr & Teleph Corp <Ntt> | Cell transmitter-receiver |
JPH04207734A (en) * | 1990-11-30 | 1992-07-29 | Nippon Telegr & Teleph Corp <Ntt> | Cell transmitting/receiving equipment |
JP2003037620A (en) * | 2001-07-25 | 2003-02-07 | Matsushita Electric Ind Co Ltd | Method, equipment and system for data communication |
JP2006066965A (en) * | 2004-08-24 | 2006-03-09 | Nippon Telegr & Teleph Corp <Ntt> | Data receiver for estimating bit rate, bit rate estimating method, program and recording medium |
-
2006
- 2006-06-14 JP JP2006164551A patent/JP4671915B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03204609A (en) * | 1990-01-04 | 1991-09-06 | Nippon Telegr & Teleph Corp <Ntt> | Optical switch |
JPH03254240A (en) * | 1990-03-02 | 1991-11-13 | Nippon Telegr & Teleph Corp <Ntt> | Cell transmitter-receiver |
JPH04207734A (en) * | 1990-11-30 | 1992-07-29 | Nippon Telegr & Teleph Corp <Ntt> | Cell transmitting/receiving equipment |
JP2003037620A (en) * | 2001-07-25 | 2003-02-07 | Matsushita Electric Ind Co Ltd | Method, equipment and system for data communication |
JP2006066965A (en) * | 2004-08-24 | 2006-03-09 | Nippon Telegr & Teleph Corp <Ntt> | Data receiver for estimating bit rate, bit rate estimating method, program and recording medium |
Also Published As
Publication number | Publication date |
---|---|
JP2007336151A (en) | 2007-12-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1912361B1 (en) | Method, system and device for clock transmission between sender and receiver | |
US9001823B2 (en) | Method and system for service clock transparent transmission in optical transport network | |
US8644349B2 (en) | Clock recovery in a system which transports TDM data over a packet-switched network | |
EP2188933B1 (en) | Reverse timestamp method and network node for clock recovery | |
JP2671821B2 (en) | Data transmission equipment | |
JPH08204666A (en) | Transmission system with control circuit and control circuitwith comparator | |
EP2068471A1 (en) | Method for emulating digital trunk TDM services over synchronous ethernet packets | |
US6272138B1 (en) | Method and apparatus for reducing jitter or wander on internetworking between ATM network and PDH network | |
JP5019984B2 (en) | Communication device and source clock recovery method | |
US7028241B1 (en) | Optical transport network frame structure with dynamically allocable in-band data channel and forward error correction byte capacity | |
EP2077637B1 (en) | System and method for protecting payload information in radio transmission | |
US20120257511A1 (en) | Determination device, transmission device, determination method, and computer program | |
JP4671915B2 (en) | Adaptive clock recovery apparatus and method | |
JP4148968B2 (en) | Communications system | |
AU7741498A (en) | AAL5 jitter reduction method and apparatus | |
US6061352A (en) | ATM cell receiver system with source clock recovery | |
US7126950B2 (en) | Method and system for transmission and reception of asynchronously multiplexed signals | |
EP2443777B1 (en) | Maintaining time-division multiplexing over pseudowire connections during network outages | |
JPWO2011125285A1 (en) | Transmission system | |
CN100539688C (en) | First kind of data flow is converted to the method and apparatus of second kind of data flow | |
EP2515457B1 (en) | Transmission system, transmission device, receiving device, transmission method, and computer program | |
JP2005210623A (en) | Error correction method used to wavelength multiplex transmission system, error correction transmitter, and error correction receiver | |
JP3053749B2 (en) | Cell receiver | |
JP2006080715A (en) | Transport stream transmitter and receiver | |
JP2012114774A (en) | Transmission apparatuses and transmission system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080725 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100831 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100929 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101116 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110118 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110118 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140128 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |